KR20150138511A - 비휘발성 메모리 소자 - Google Patents

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KR20150138511A
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삼성전자주식회사
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Abstract

본 발명은 비휘발성 메모리 소자 및 그 제조방법을 제공한다. 이 비휘발성 메모리 소자의 구조는 기판 상에 수직 적층된 복수개의 게이트들, 상기 복수개의 게이트들을 수직 관통하는 채널홀에 채워진 수직 채널, 및 상기 채널홀의 내측벽상에 제공되어 수직하게 연장된 메모리막을 포함하고, 상기 수직 채널은 상기 채널홀의 하부에 채워져 상기 기판과 전기적으로 연결된 하부 채널 그리고 상기 채널홀의 상부에 채워져 상기 하부 채널과 접합된 상부 채널을 포함하고, 상기 하부 채널은 수직 적층된 복수개의 반도체막들을 포함하고, 상기 반도체막들의 산화속도가 상이할 수 있다.

Description

비휘발성 메모리 소자{NONVOLATILE MEMORY DEVICE}
본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로써, 보다 구체적으로 3차원 구조를 가지는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자 등의 메모리 소자 분야 산업이 고도로 발전함에 따라 메모리 소자의 고집적화에 대한 요구가 증가하고 있다. 종래에는 반도체 기판의 상부에 2차원적으로 배열된 메모리 셀들의 크기를 줄이는 방법을 통해 일정 면적 내에서의 메모리 소자의 집적도를 높여왔다. 그러나 메모리 셀들의 크기를 줄이는 데에는 물리적으로 한계가 있다. 이 때문에 최근에는 메모리 셀들을 반도체 기판 상부에 3차원적으로 배열하여 메모리 소자를 고집적화하는 방안이 제안되고 있다. 이와 같이 3차원적으로 메모리 셀들을 배열하면, 반도체 기판의 면적을 효율적으로 활용할 수 있고, 2차원적으로 메모리 셀들을 배열하는 경우에 비해 집적도를 향상시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 선택 트랜지스터의 누설전류와 같은 결함을 최소화할 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는 데 있다.
상술한 기술적 과제를 해결하기 위한 비휘발성 메모리 소자의 구조가 제시된다.
본 발명에 따른 비휘발성 메모리 소자는 기판 상에 수직 적층된 복수개의 게이트들, 상기 복수개의 게이트들을 수직 관통하는 채널홀에 채워진 수직 채널, 및 상기 채널홀의 내측벽상에 제공되어 수직하게 연장된 메모리막을 포함하고, 상기 수직 채널은 상기 채널홀의 하부에 채워져 상기 기판과 전기적으로 연결된 하부 채널 그리고 상기 채널홀의 상부에 채워져 상기 하부 채널과 접합된 상부 채널을 포함하고, 상기 하부 채널은 수직 적층된 복수개의 반도체막들을 포함하고, 상기 반도체막들의 산화속도가 상이할 수 있다.
일 실시예에서, 상기 반도체막들은 상기 복수개의 게이트들 중 상기 기판에 최인접한 최하층 게이트의 상부면에 인접한 상부 에지 반도체막, 상기 최하층 게이트의 하부면에 인접한 하부 에지 반도체막, 및 상기 상부 에지 반도체막과 상기 하부 반도체막 사이에 제공되어 상기 최하층 게이트의 바디에 인접한 바디 반도체막을 포함하고, 상기 상부 및 하부 에지 반도체막들은 상기 바디 반도체막에 비해 산화속도가 클 수 있다.
일 실시예에서, 상기 바디 반도체막은 불순물로 도핑되지 않은 실리콘을 포함하고, 상기 상부 및 하부 에지 반도체막들은 게르마늄이 함유된 실리콘을 포함할 수 있다.
일 실시예에서, 상기 반도체막들은 상기 상부 에지 반도체막 위에 제공된 최상부 반도체막, 그리고 상기 하부 에지 반도체막 아래에 제공된 최하부 반도체막을 더 포함하고, 상기 최상부 및 최하부 반도체막들은 불순물로 도핑되지 않은 실리콘을 포함할 수 있다.
일 실시예에서, 상기 바디 반도체막은 제 1 불순물로 도핑된 실리콘을 포함하고, 상기 상부 및 하부 에지 반도체막들은 게르마늄이 함유된 실리콘을 포함할 수 있다.
일 실시예에서, 상기 상부 에지 반도체막 위에 제공된 최상부 반도체막, 그리고 상기 하부 에지 반도체막 아래에 제공된 최하부 반도체막을 더 포함하고, 상기 최상부 및 최하부 반도체막들은 불순물로 도핑되지 않은 실리콘을 포함하거나, 또는 상기 최하부 반도체막은 상기 제 1 불순물로 도핑된 실리콘을 포함하고 상기 최상부 반도체막은 제 1 불순물과 상이한 제 2 불순물로 도핑된 실리콘을 포함할 수 있다.
일 실시예에서, 상기 바디 반도체막은 불순물로 도핑되지 않은 실리콘을 포함하고, 상기 하부 에지 반도체막은 제 1 불순물로 도핑된 실리콘을 포함하고, 상기 상부 에지 반도체막은 상기 제 1 불순물로 도핑된 실리콘 또는 상기 제 1 불순물과 상이한 제 2 불순물로 도핑된 실리콘을 포함할 수 있다.
일 실시예에서, 상기 반도체막들은 상기 상부 에지 반도체막 위에 제공된 최상부 반도체막, 그리고 상기 하부 에지 반도체막 아래에 제공된 최하부 반도체막을 더 포함하고, 상기 최상부 및 최하부 반도체막들은 불순물로 도핑되지 않은 실리콘을 포함하거나, 또는 상기 최하부 반도체막은 불순물로 도핑되지 않은 실리콘을 포함하고 상기 최상부 반도체막은 상기 제 2 불순물로 도핑된 실리콘을 포함할 수 있다.
일 실시예에서, 상기 채널홀의 내측벽상에 제공되어 수직하게 연장된 게이트 절연막을 더 포함하고, 상기 메모리막은 상기 상부 채널의 측벽 상에 제공되고, 상기 게이트 절연막은 상기 하부 채널의 측벽 상에 제공될 수 있다.
일 실시예에서, 상기 게이트 절연막은 상기 상부 에지 반도체막, 상기 하부 에지 반도체막, 및 상기 바디 반도체막의 측벽 일부들을 차지하여, 상기 최하층 게이트와 상기 하부 채널 사이에 제공될 수 있다.
본 발의 일 예에 따른 비휘발성 메모리 소자 및 그 제조방법은 선택 트랜지스터 영역의 산화막 두께가 전체 부분에서 동일하여 선택트랜지스터의 성능이 개선될 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2 내지 14는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 나타내는 단면도들이다.
도 5는 도 4의 일부를 확대 도시한 단면도이다.
도 12는 도 11의 일부를 확대 도시한 단면도이다.
도 15는 본 발명의 실시예에 따른 비휘발성 반도체 메모리 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 16은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
이하, 본 발명에 따른 비휘발성 메모리 소자 및 그 제조방법을 나타내는 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
이하, 도면들을 참조하여 본 발명의 실시예에 따른 비휘발성 메모리 소자 및 그 제조방법에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 일 실시예에 따른 비휘발성 메모리 소자(1)의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0,BL1,BL2) 및 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 공통 소오스 라인(CSL)은 복수개로 제공되고, 공통 소오스 라인들(CSL)은 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수 도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 어느 하나의 비트라인(BL1)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
메모리 셀 트랜지스터들(MCT)은 복수개의 워드라인들(WL0,WL1,WL2,WL3)을 포함할 수 있다. 스트링 선택 트랜지스터들(SST)은 복수개의 접지 선택 라인들(SSL0,SSL1,SSL2)을 포함할 수 있다. 하나의 셀 스트링(CSTR)은 접지 선택 라인(GSL)과 스트링 선택 라인(SSL0) 사이에 직렬 연결된 복수개의 워드라인들(WL0-WL3)을 포함할 수 있다.
도 2 내지 도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조방법을 나타내는 단면도들이다. 도 5는 도 4의 일부를 확대 도시한 단면도이다. 도 12는 도 11의 일부를 확대 도시한 단면도이다.
도 2를 참조하면, 반도체 기판(110) 상에 제 1 내지 제 7 절연막들(120a, 120b, 120c, 120d, 120e, 120f, 120g)과 제 1 내지 제 6 희생막들(130a, 130b, 130c, 130d, 130e, 130f)을 포함하는 적층 구조체(125)를 형성할 수 있다. 일례로, 반도체 기판(110) 상에 절연막들(120a-120g)과 희생막들(130a-130f)을 교대로 반복 적층하여 적층 구조체(125)를 형성할 수 있다. 반도체 기판(110)은 가령 실리콘, 게르마늄, 실리콘-게르마늄, 화합물 반도체, 또는 이들의 조합들 중 어느 하나일 수 있다. 반도체 기판(110)은 가령 불순물(예: B)로 도핑된 Si일 수 있다.
희생막들(130a-130f)은 절연막들(120a-120g)에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다. 예컨대, 희생막들(130a-130f)은 실리콘 질화막을 포함하고, 절연막들(120a-120g)은 실리콘 산화막을 포함할 수 있다. 절연막들(120a-120g) 및 희생막들(130a-130f)은 화학 기상 증착(CVD) 공정, 플라즈마 화학 기상 증착(PECVD) 공정, 또는 원자층 증착(ALD) 공정 중 어느 하나를 이용하여 형성할 수 있다. 이와 달리, 반도체 기판(110) 상에 직접 증착되는 제 1 절연막(120a)은 열산화 공정을 이용하여 형성할 수도 있다.
희생막들(130a-130f)은 서로 두께가 동일할 수 있다. 희생막들(130a-130f)의 층수와 두께는 도시된 것에 한정되지 않으며 다양하게 변화할 수 있다.
절연막들(120a-120g)은 두께가 동일하지 않을 수 있다. 일례로, 제 1 절연막(120a)은 제 2 내지 제 7 절연막들(120b-120g)보다 두께가 얇을 수 있다. 제 7 절연막(120g)은 제 1 내지 제 6 절연막들(120a-120f)에 비해 두께가 두꺼울 수 있다. 절연막들(120a-120g)의 층수와 두께는 도시된 것에 한정되지 않으며 다양하게 변화할 수 있다.
도 3을 참조하면, 반도체 기판(110)의 상면 일부를 노출하는 수직한 채널홀(115)을 형성할 수 있다. 채널홀(115)은 희생막들(130a-130f)과 절연막들(120a-120g)의 측벽들을 노출할 수 있다. 채널홀(115)은 희생막들(130a-130f) 및 절연막들(120a-120g)을 이방성 식각하여 형성할 수 있다. 채널홀(115)의 형성시 과도식각(over-etching)에 의해 반도체 기판(110)의 일부가 리세스 될 수 있다. 채널홀(115)은 수직 길이를 따라 그 폭이 일정하거나 달라질 수 있다. 본 명세서에서는 채널홀(115)의 폭이 일정한 경우에 대해 설명한다.
도 4를 참조하면, 채널홀(115) 내의 노출된 반도체 기판(110) 상에 하부 채널을 구성하는 하부 반도체 패턴(140)을 형성할 수 있다. 하부 반도체 패턴(140)은 노출된 반도체 기판(110)을 씨드(seed)로 이용하는 선택적인 에피텍셜 성장(selective epitaxial growing, SEG)을 이용하여 형성할 수 있다. 하부 반도체 패턴(140)의 상부면은 평평하거나 반도체 기판(110)으로부터 멀어지는 방향으로 볼록할 수 있다. 하부 반도체 패턴(140)의 상부면은 제 2 희생막(130b)의 하부면에 비해 낮은 레벨을 가질 수 있다. 하부 반도체 패턴(140)은 다결정 혹은 단결정 반도체일 수 있다.
도 5를 도 4와 같이 참조하면, 하부 반도체 패턴(140)은 반도체 기판(110) 상에 순차 적층된 제 1 내지 제 5 하부 반도체막(141, 142, 143, 144, 145)을 포함할 수 있다. 제 3 하부 반도체막(143)은 제 1 희생막(130a)의 중심부에 상당하는 위치에 형성될 수 있다. 제 2 하부 반도체막(142)은 제 1 희생막(130a)의 하부 에지에 상당하는 위치에 그리고 제 4 하부 반도체막(144)은 제 1 희생막(130a)의 상부 에지에 상당하는 위치에 형성될 수 있다. 제 1 하부 반도체막(141)은 반도체 기판(110)과 제 2 하부 반도체막(142) 사이에 그리고 제 5 하부 반도체막(145)은 제 4 하부 반도체막(144) 상에 형성될 수 있다.
제 1 내지 제 5 하부 반도체막(141-145) 중에서 적어도 어느 하나는 다른 것에 비해 산화속도가 빠른 물질을 포함할 수 있다. 반도체막의 산화속도는 구성성분이나 도핑농도에 따라 달라질 수 있다. 가령 Si에 비해 SiGe의 산화속도가 빠를 수 있다. SiGe의 산화속도는 Ge 함량이 많을수록 커질 수 있다. 도핑된 Si의 산화속도는 불순물의 농도가 클수록 증가할 수 있다.
Si을 에피택셜 성장시켜 하부 반도체 패턴(140)을 형성하는 경우, 제 1 내지 제 5 하부 반도체막(141-145) 중에서 적어도 어느 하나는 Ge를 포함하거나 불순물로 도핑될 수 있다. 제 1 내지 제 5 하부 반도체막(141-145) 중에서 적어도 어느 하나를 불순물로 도핑된 Si으로 형성하는 경우, 불순물은 반도체막의 성장과 인시츄로 또는 반도체막의 성장 이후에 주입될 수 있다.
일례로, 제 2 및 제 4 하부 반도체막(142,144)은 SiGe을 포함할 수 있다. 제 1, 3, 5 하부 반도체막(141,143,145) 중 적어도 어느 하나는 도핑되지 않은 Si을 포함하거나, 혹은 문턱전압 조절이나 기생저항 감소를 위해 불순물로 도핑된 Si을 포함할 수 있다. 가령 제 1, 3, 5 하부 반도체막(141,143,145) 모두는 도핑되지 않은 Si일 수 있다. 다르게, 제 1 및 제 5 하부 반도체막(141,145)은 도핑되지 않은 Si이고, 제 3 하부 반도체막(143)은 불순물(예:B)로 도핑된 Si일 수 있다. 또 다른 예로, 제 1 및 제 3 하부 반도체막(141,143)은 제 1 도전형의 불순물(예: B)로 도핑된 Si이고 제 5 하부 반도체막(145)은 제 2 도전형의 불순물(예: P)로 도핑된 Si일 수 있다.
다른 예로, 제 2 및 제 4 하부 반도체막(142,144)은 불순물(예: B)로 도핑된 Si을 포함할 수 있다. 제 1, 3, 5 하부 반도체막(141,143,145) 중 적어도 어느 하나는 도핑되지 않은 Si을 포함하거나 혹은 문턱전압 조절이나 기생저항 감소를 위해 불순물로 도핑된 Si를 포함할 수 있다. 가령 제 1, 3, 5 하부 반도체막(141,143,145) 모두는 도핑되지 않은 Si일 수 있다.
또 다른 예로, 제 2 하부 반도체막(142)은 제 1 도전형의 불순물(예:B)로 도핑된 Si를 포함하고 제 4 하부 반도체막(144)은 제 1 도전형과 반대되는 제 2 도전형의 불순물(예: P)로 도핑된 Si를 포함할 수 있다. 제 1, 3, 5 하부 반도체막(141,143,145) 중 적어도 어느 하나는 도핑되지 않은 Si를 포함하거나 혹은 문턱전압 조절이나 기생저항 감소를 위해 불순물로 도핑된 Si를 함유할 수 있다. 가령 제 1, 3, 5 하부 반도체막(141,143,145) 모두는 도핑되지 않은 Si일 수 있다. 다르게, 제 1 및 제 3 하부 반도체막(141,143)은 도핑되지 않은 Si이고, 제 5 하부 반도체막(145)은 제 2 도전형의 불순물(예:P)로 도핑된 Si일 수 있다.
본 실시예에 따르면 제 2 및 제 4 하부 반도체막(142,144)은 제 3 하부 반도체막(143)에 비해 산화속도가 빠른 물질을 포함할 수 있다. 이에 따라 도 12에 도시된 바와 같이 게이트 절연막(135)의 두께(W1)가 일정해질 수 있다.
도 6을 참조하면, 채널홀(115)의 내벽을 덮는 메모리막(150)과 메모리막(150)의 측벽을 덮는 수직한 스페이서 형태의 제 1 반도체막(160)을 형성할 수 있다. 메모리막(150)은 화학기상증착 혹은 원자층증착공정을 이용하여 하부 반도체 패턴(140)과 접속되는 절연막들을 증착하여 형성할 수 있다. 가령, 블록킹 절연막(예: SiO2, SiO2/Al2O3)과 트랩 절연막(예: SiN, SiON)과 터널 절연막(예: SiO2)을 순차 증착하여 메모리막(150)을 형성할 수 있다.
제 1 반도체막(160)은 반도체 기판(110) 상에 화학기상증착 또는 원자층 증착공정으로 반도체, 가령 다결정 또는 단결정 실리콘을 증착한 후 이방성 식각하여 형성할 수 있다. 일례로, 제 1 반도체막(160)은 다결정 실리콘을 화학기상증착한 후 건식식각하여 형성할 수 있다. 이방성 식각 공정에 의해 채널홀(115)의 바닥면 상에 형성된 메모리막(150)이 일부 노출될 수 있다. 이방성 식각 공정에 의해 제 7 절연막(120g) 상의 메모리막(150)이 노출될 수 있다.
도 7을 참조하면, 메모리막(150)을 패터닝하여 하부 반도체 패턴(140)의 일부를 노출시킬 수 있다. 가령, 메모리막(150)을 습식 또는 건식 식각하여 채널홀(115)의 측벽을 덮는 수직한 형태로 패터닝할 수 잇다. 메모리막(150)의 하단은 "L"자 형태를 가질 수 있다. 식각에 의해 하부 반도체 패턴(140)을 덮는 메모리막(150)의 일부가 제거되어 하부 반도체 패턴(140)이 노출될 수 있다.
도 8을 참조하면, 제 1 반도체막(160)을 제거한 후 채널홀(115)의 내벽을 덮는 상부 반도체 패턴(170) 및 충전막(180)을 순차적으로 형성할 수 있다. 예컨대, 메모리막(150)의 구성 성분(예: SiO2, SiN, SiON)에 비해 제 1 반도체막(160)의 구성 성분(예: 비정질 실리콘)의 식각선택비가 큰 에천트(예: Cl2)를 이용하여 제 1 반도체막(160)을 선택적으로 제거할 수 있다.
상부 반도체 패턴(170)은 화학기상증착을 이용하여 비정질의 실리콘을 증착하여 형성할 수 있다. 열처리를 더 진행하여 비정질의 실리콘을 결정질로 변경시킬 수 있다. 상부 반도체 패턴(170)은 채널홀(115) 내의 프로파일을 따라 콘포말하게 형성된 실린더 형태를 가질 수 있다. 다른 예로, 제 1 반도체막(160)을 제거하지 아니하고 상부 반도체 패턴(170)을 형성할 수 있다.
충전막(180)은 가령 상부 반도체 패턴(170) 상에 채널홀(115)이 채워지도록 실리콘 산화막이나 실리콘 질화막을 증착한 후 평탄화하여 형성할 수 있다. 이에 따라, 채널홀(115) 내에는 충전막(180)의 측벽을 둘러싸는 상부 반도체 패턴(170), 즉 "U"자 형태의 실린더 구조를 갖는 상부 채널이 형성될 수 있다. 하부 반도체 패턴(140)과 상부 반도체 패턴(170)은 필라 형태 및 실린더 형태가 조합된 하이브리드 형태의 수직 채널을 구성할 수 있다.
도 9를 참조하면, 인접한 수직 채널들(140,170) 사이에 반도체 기판(110)을 노출시키는 워드라인 컷(190)을 형성할 수 있다. 일례로, 절연막들(120a-120g)과 희생막들(130a-130f)을 건식 식각하여 절연막들(120a-120g)과 희생막들(130a-130f)을 관통하는 워드라인 컷(190)을 형성할 수 있다. 과도식각(over-etching)에 의해 반도체 기판(110)은 리세스될 수 있다. 워드라인 컷(190)에 의해 희생막들(130a-130f)과 절연막들(120a-120g)의 측면들이 노출될 수 있다.
도 10을 참조하면, 워드라인 컷(190)을 통해 에천트를 제공하여 희생막들(130a-130f)을 선택적으로 제거할 수 있다. 일례로, 희생막들(130a-130f)이 실리콘 질화막이고, 절연막들(120a-120g)이 실리콘 산화막인 경우 에천트는 인산(H3PO4)을 포함할 수 있다. 희생막들(130a-130f)의 제거로 인하여 절연막들(120a-120g) 사이에 리세스 영역들(195)을 형성할 수 있다. 리세스 영역들(195)은 메모리막(150)의 측벽 일부분을 노출시킬 수 있다. 또한, 리세스 영역들(195)은 하부 반도체 패턴(140)의 측벽 일부분을 노출시킬 수 있다.
도 11을 참조하면, 리세스 영역(195)에 의해 노출된 하부 반도체 패턴(140)의 측벽을 산화시켜 게이트 절연막(135)을 형성할 수 있다. 하부 반도체 패턴(140)을 산화시킬 경우 하부 반도체 패턴(140) 중에서 리세스 영역(195)에 의해 노출된 바디 부분의 산화량과 제 1 및 제 2 절연막들(120a,120b)에 인접한 에지 부분의 산화량이 균일하지 않을 수 있다. 예컨대, 하부 반도체 패턴(140)의 측벽 바디 부분이 측벽 에지 부분에 비해 산화량이 커서 불균일한 두께를 갖는 게이트 절연막(135)이 형성될 수 있다.
본 실시예에 따르면, 도 5에 도시된 바와 같이, 하부 반도체 패턴(140)은 산화속도가 상이한 막들이 적층되어 형성되기 때문에 균일한 두께를 갖는 게이트 절연막(135)을 형성할 수 있다. 이에 대해선 도 12를 참조하여 상설한다.
도 12를 도 11과 같이 참조하면, 하부 반도체 패턴(140)은 제 1 내지 제 5 하부 반도체막들(141-145)을 포함할 수 있다. 하부 반도체 패턴(140)의 에지 부분에 상당하는 제 2 및 제 4 하부 반도체막(142,144)은 하부 반도체 패턴(140)의 바디 부분에 상당하는 제 3 하부 반도체막(143)보다 산화속도가 빠른 물질, 가령 SiGe 혹은 불순물이 도핑된 Si을 포함할 수 있다. 제 2 및 제 4 하부 반도체막(142,144)의 빠른 산화속도에 의해 하부 반도체 패턴(140)의 바디 및 에지 부분들의 산화량이 균일해질 수 있다. 예컨대, 게이트 절연막(135)의 제 1 방향(예: 좌우 방향)으로의 두께(W1)가 제 1 방향과 직교하는 제 2 방향(예: 수직 방향)에 걸쳐 일정할 수 있다. 이처럼, 하부 반도체 패턴(140)의 에지 부분이 갖는 작은 산화량은 제 2 및 제 4 하부 반도체막(142,144)이 갖는 빠른 산화속도에 의해 보상되므로써, 균일한 두께(W1)를 갖는 게이트 절연막(135)이 형성될 수 있다.
도 13을 참조하면, 리세스 영역들(195)를 채우는 제 1 내지 제 6 게이트들(220a,220b,220c,220d,220e,220f)을 형성할 수 있다. 그리고 워드라인 컷(190)을 통해 노출된 반도체 기판(110)에 불순물을 주입하여 공통 소오스(210)을 형성할 수 있다. 제 1 내지 제 6 게이트들(220a-220f)은 절연막들(120a-120g)에 의해 상하 이격될 수 있다. 제 1 내지 제 6 게이트들(220a-220f)은 실리콘, 금속, 금속질화물, 금속실리사이드 등과 같은 도전체를 반도체 기판(110) 상에 증착한 후 패터닝하여 형성할 수 있다. 공통 소오스(210)는 기판과 다른 도전형으로 도핑될 수 있다. 일례로, 반도체 기판(110)이 p형 도전형으로 도핑된 경우, 공통 소오스(210)는 n형 도전형으로 도핑될 수 있다.
도 14를 참조하면, 워드라인 컷(190)을 채우는 매립 절연막(215)을 형성하고 드레인(225), 층간 절연막(230), 플러그(235), 및 비트라인(240)을 형성할 수 있다.
매립 절연막(215)은 워드라인 컷(190)을 덮도록 절연체를 증착한 후 평탄화하여 형성될 수 있다. 일례로, 매립 절연막(215)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 어느 하나일 수 있으며 평탄화 공정은 화학적-기계적 연마 기술 또는 에치백 기술과 같은 평탄화 기술을 사용할 수 있다.
수직 채널(140,170)의 상단을 제거하여 홀(270)을 형성하고, 홀(270)을 실리콘으로 채운 후에 불순물을 주입하여 공통 소오스(210)와 동일한 도전형을 갖는 드레인(225)을 형성할 수 있다.
층간 절연막(230)은 드레인(225), 매립 절연막(215), 제 7 절연막(120g)를 덮을 수 있다. 층간 절연막(230)을 관통하여 드레인(225)과 접속되는 플러그(235), 그리고 플러그(235)와 접속되어 상부 반도체 패턴(170)과 전기적으로 연결되는 비트라인(240)을 층간 절연막(230) 상에 형성할 수 있다. 상기 일련의 공정들을 통해 비휘발성 반도체 메모리 소자(1), 가령 수직 낸드 플래시 메모리 소자를 형성할 수 있다. 제 1 내지 제 6 게이트들(220a-220f)은 반도체 기판(110) 상에서 전후 방향으로 신장하고, 비트라인(240)은 기판(110) 상에서 좌우 방향으로 신장할 수 있다. 수직 채널(140,170)을 따라 수직 적층된 제 1 내지 제 6 게이트들(220a-220f)은 셀 스트링(도 1의 CSTR)을 구성할 수 있다. 제 1 게이트(220a)는 접지 선택 트랜지스터(예: 도 1의 GST)를 구성하고, 제 6 게이트(220f)는 스트링 선택 트랜지스터(예 도 1의 SST)를 구성하고, 제 2 내지 제 5 게이트들(220b-220e)은 메모리 셀 트랜지스터들(예: 도 1의 MCT)을 구성할 수 있다.
본 실시예의 반도체 메모리 소자는, 도 12에 도시된 바와 같이, 제 2 및 제 4 하부 반도체막(142,144)이 제 3 하부 반도체막(143)보다 빠른 산화속도를 가진 물질을 포함함으로써, 균일한 두께(W1)를 갖는 게이트 절연막(135)이 형성될 수 있다. 이에 따라 제 1 게이트(220a)를 포함하는 접지 선택 트랜지스터(도 1의 GST)의 누설 전류가 감소하고 사이클 측정시 불량이 발생하지 않을 수 있다.
도 15는 본 발명의 실시예에 따른 비휘발성 반도체 메모리 소자를 구비한 메모리 카드를 도시한 블록도이다. 도 16은 본 발명의 실시예에 따른 비휘발성 반도체 메모리 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 15를 참조하면, 상술한 본 발명의 실시예에 따른 비휘발성 반도체 메모리 소자(1)를 포함하는 플래시 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트(1230)와 플래시 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트(1230)의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 플래시 메모리(1210)로부터 독출되 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 플래시 메모리(1210)와 인터페이싱할 수 있다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다.
도 16을 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예에 따른 비휘발성 반도체 메모리 소자(1)를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 메모리시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 플래시 메모리(1311)와 메모리 컨트롤러(1312)를 포함하며, 도 15의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다.
정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판 상에 수직 적층된 복수개의 게이트들;
    상기 복수개의 게이트들을 수직 관통하는 채널홀에 채워진 수직 채널; 및
    상기 채널홀의 내측벽상에 제공되어 수직하게 연장된 메모리막을 포함하고,
    상기 수직 채널은 상기 채널홀의 하부에 채워져 상기 기판과 전기적으로 연결된 하부 채널 그리고 상기 채널홀의 상부에 채워져 상기 하부 채널과 접합된 상부 채널을 포함하고,
    상기 하부 채널은 수직 적층된 복수개의 반도체막들을 포함하고, 상기 반도체막들의 산화속도가 상이한 비휘발성 메모리 소자.
  2. 제 1항에 있어서,
    상기 반도체막들은:
    상기 복수개의 게이트들 중 상기 기판에 최인접한 최하층 게이트의 상부면에 인접한 상부 에지 반도체막;
    상기 최하층 게이트의 하부면에 인접한 하부 에지 반도체막; 및
    상기 상부 에지 반도체막과 상기 하부 반도체막 사이에 제공되어 상기 최하층 게이트의 바디에 인접한 바디 반도체막을 포함하고,
    상기 상부 및 하부 에지 반도체막들은 상기 바디 반도체막에 비해 산화속도가 큰 비휘발성 메모리 소자.
  3. 제 2항에 있어서,
    상기 바디 반도체막은 불순물로 도핑되지 않은 실리콘을 포함하고,
    상기 상부 및 하부 에지 반도체막들은 게르마늄이 함유된 실리콘을 포함하는 비휘발성 메모리 소자.
  4. 제 3항에 있어서,
    상기 반도체막들은:
    상기 상부 에지 반도체막 위에 제공된 최상부 반도체막; 그리고
    상기 하부 에지 반도체막 아래에 제공된 최하부 반도체막을 더 포함하고,
    상기 최상부 및 최하부 반도체막들은 불순물로 도핑되지 않은 실리콘을 포함하는 비휘발성 메모리 소자.
  5. 제 2항에 있어서,
    상기 바디 반도체막은 제 1 불순물로 도핑된 실리콘을 포함하고,
    상기 상부 및 하부 에지 반도체막들은 게르마늄이 함유된 실리콘을 포함하는 비휘발성 메모리 소자.
  6. 제 5항에 있어서,
    상기 상부 에지 반도체막 위에 제공된 최상부 반도체막; 그리고
    상기 하부 에지 반도체막 아래에 제공된 최하부 반도체막을 더 포함하고,
    상기 최상부 및 최하부 반도체막들은 불순물로 도핑되지 않은 실리콘을 포함하거나, 또는
    상기 최하부 반도체막은 상기 제 1 불순물로 도핑된 실리콘을 포함하고 상기 최상부 반도체막은 제 1 불순물과 상이한 제 2 불순물로 도핑된 실리콘을 포함하는 비휘발성 메모리 소자.
  7. 제 2항에 있어서,
    상기 바디 반도체막은 불순물로 도핑되지 않은 실리콘을 포함하고,
    상기 하부 에지 반도체막은 제 1 불순물로 도핑된 실리콘을 포함하고,
    상기 상부 에지 반도체막은 상기 제 1 불순물로 도핑된 실리콘 또는 상기 제 1 불순물과 상이한 제 2 불순물로 도핑된 실리콘을 포함하는 비휘발성 메모리 소자.
  8. 제 7항에 있어서,
    상기 반도체막들은:
    상기 상부 에지 반도체막 위에 제공된 최상부 반도체막; 그리고
    상기 하부 에지 반도체막 아래에 제공된 최하부 반도체막을 더 포함하고,
    상기 최상부 및 최하부 반도체막들은 불순물로 도핑되지 않은 실리콘을 포함하거나, 또는
    상기 최하부 반도체막은 불순물로 도핑되지 않은 실리콘을 포함하고 상기 최상부 반도체막은 상기 제 2 불순물로 도핑된 실리콘을 포함하는 비휘발성 메모리 소자.
  9. 제 2항에 있어서,
    상기 채널홀의 내측벽상에 제공되어 수직하게 연장된 게이트 절연막을 더 포함하고,
    상기 메모리막은 상기 상부 채널의 측벽 상에 제공되고, 상기 게이트 절연막은 상기 하부 채널의 측벽 상에 제공된 비휘발성 메모리 소자.
  10. 제 9항에 있어서,
    상기 게이트 절연막은 상기 상부 에지 반도체막, 상기 하부 에지 반도체막, 및 상기 바디 반도체막의 측벽 일부들을 차지하여, 상기 최하층 게이트와 상기 하부 채널 사이에 제공되는 비휘발성 메모리 소자.
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US10403638B2 (en) 2016-11-01 2019-09-03 Samsung Electronics Co., Ltd. Vertical memory devices and methods of manufacturing the same

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