KR102545165B1 - 반도체 소자의 제조 방법 - Google Patents

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    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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Abstract

본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법은, 기판 상에 절연 패턴층을 형성하는 단계, 절연 패턴층 상에 제1 도전층을 제1 두께로 컨포멀하게 형성하는 단계, 제1 두께보다 작은 소정의 제2 두께가 되도록 제1 도전층을 습식 식각하는 단계, 및 습식 식각된 제1 도전층 상에 제1 도전층과 다른 물질의 제2 도전층을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{Method for fabricating semiconductor device}
본 발명의 기술적 사상은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 구체적으로는 전기적 특성이 우수한 메모리 소자를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
최근 전자 장치의 다기능화에 따라 메모리 소자를 포함하는 반도체 소자의 대용량화 및 고집적화가 요구되고 있다. 대용량화 및 고집적화를 위한 메모리 셀 크기의 축소에 따라, 메모리 소자의 동작 및 전기적 연결을 위해 메모리 소자에 포함되는 동작 회로들 및 배선 구조도 복잡해지고 있다. 이에 따라, 집적도를 향상시키면서 전기적 특성이 우수한 메모리 소자를 포함하는 반도체 소자가 요구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 전기적 특성이 우수하고 집적도가 높은 비휘발성 수직형 메모리 소자를 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자의 제조 방법은, 기판 상에 절연 패턴층을 형성하는 단계, 상기 절연 패턴층 상에 제1 도전층을 제1 두께로 컨포멀하게 형성하는 단계, 상기 제1 두께보다 작은 소정의 제2 두께가 되도록 상기 제1 도전층을 습식 식각하는 단계, 및 상기 습식 식각된 제1 도전층 상에 상기 제1 도전층과 다른 물질의 제2 도전층을 형성하는 단계를 포함한다.
본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자의 제조 방법은, 제1 영역 및 불순물이 주입된 제2 영역을 포함하는 기판을 준비하는 단계, 상기 제1 영역에 상기 기판의 상면으로부터 수직으로 연장되는 반도체 영역을 형성하는 단계, 상기 반도체 영역의 측벽을 따라 게이트 유전층을 컨포멀하게 형성하는 단계, 상기 게이트 유전층 상에 게이트 전극층을 제1 두께로 컨포멀하게 형성하는 단계, 상기 제1 두께의 절반 이하인 제2 두께가 되도록 게이트 전극층을 습식 식각하는 단계, 상기 습식 식각된 게이트 전극층 상에 상기 게이트 전극층과 다른 물질의 게이트 도전층을 형성하는 단계, 및 상기 제2 영역에 상기 기판의 상면으로부터 수직으로 연장되는 기판 콘택 전극을 형성하는 단계를 포함한다.
본 발명의 기술적 사상에 의한 실시예에 따르면, 높은 종횡비를 가지는 홀 패턴 또는 비휘발성 수직형 메모리 소자의 기하학적인 구조를 따라 실질적으로 동일한 두께를 가지는 도전층을 초박막으로 형성할 수 있어, 전기적 특성이 우수한 메모리 소자를 포함하는 반도체 소자를 제조할 수 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 순서에 따른 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로 제조된 비휘발성 수직형 메모리 소자의 메모리 셀 어레이의 등가 회로도이다.
도 8a 내지 도 8l은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로 비휘발성 수직형 메모리 소자의 제조 방법을 설명하기 위한 공정 순서에 따른 단면도들이다.
도 9는 게이트 유전층 및 게이트 전극을 설명하기 위한 것으로서 도 8l의 AA 부분에 대한 부분 확대도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로 제조된 반도체 소자의 개략적인 블록 다이어그램이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 순서에 따른 단면도들이다.
도 1을 참조하면, 기판(10)의 상면에 절연층을 형성한 다음, 상기 기판(10)의 상면의 일부가 노출될 때까지 마스크(미도시)를 이용한 포토 리소그래피 공정 및 식각 공정을 수행하여, 홀 패턴(30)을 구비한 절연 패턴층(20)을 형성한다.
상기 기판(10)은 실리콘(Si), 예를 들어, 결정질 실리콘(Si), 다결정질 실리콘(Si), 또는 비정질 실리콘(Si)을 포함할 수 있다. 일부 실시예들에서, 상기 기판(10)은 Ge(germanium), SiGe(silicon germanium), SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 또는 InP(indium phosphide)와 같은 반도체 물질을 포함할 수 있다. 일부 실시예들에서, 상기 기판(10)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 절연 패턴층(20)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택된 어느 하나 또는 그 조합으로 이루어질 수 있다.
상기 홀 패턴(30)은 높은 종횡비를 가질 수 있다. 반도체 소자의 대용량화 및 고집적화에 따라 반도체 소자의 단위 메모리 소자 등의 면적을 최소한으로 축소하고 있으며, 이를 위하여 높은 종횡비, 예를 들어, 1:50 이상의 종횡비를 가지는 홀 패턴(30)을 형성할 수 있다.
도 2를 참조하면, 절연 패턴층(20)의 상면, 홀 패턴(30, 도 1 참조)의 내측면, 및 기판(10)의 노출된 상면에 제1 도전층(40A)을 제1 두께(T1)로 컨포멀하게 형성한다.
상기 제1 도전층(40A)을 구성하는 물질은 TiN, TiON, WN, TaN, AlN 및 MoON 중에서 선택된 어느 하나 또는 그 조합을 포함하는 것일 수 있다. 상기 제1 도전층(40A)은 사용하고자 하는 용도에 따라 구성하는 물질이 달라질 수 있다. 예를 들어, 제1 도전층(40A)은 게이트 전극층, 배리어 금속층 또는 확산 방지층 등으로 사용될 수 있고, 각각의 경우 제1 도전층(40A)을 구성하는 물질이 달라질 수 있다.
또한, 상기 제1 도전층(40A)을 형성하는 공정은 CVD(chemical vapor deposition), MOCVD(metal organic CVD), ALD(atomic layer deposition), MOALD(metal organic ALD), 또는 전기도금 공정 방식을 이용할 수 있으나, 이에 한정되는 것은 아니다. 상기 공정 방식들은 PVD(physical vapor deposition) 공정 방식에 비하여 일반적으로 우수한 단차 피복성을 갖는 공정 방식이다.
따라서, 앞서 살핀 바와 같이, 높은 종횡비를 가지는 홀 패턴(30)에 의하여 한정된 공간을 따라, 실질적으로 동일한 제1 두께(T1)로 컨포멀하게 제1 도전층(40A)을 형성하기 위하여, 우수한 단차 피복성을 갖는 공정 방식이 사용될 수 있다.
상기 제1 두께(T1)는 약 40Å 내지 약 80Å의 두께를 갖도록 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 도전층(40A)의 제1 두께(T1)는 사용하고자 하는 용도에 따라 달라질 수 있다. 다만, 제1 도전층(40A)의 제1 두께(T1)는 최종적으로 소정의 제2 두께(T2, 도 4 참조)를 얻기 위한 중간 과정이므로, 이를 고려하여 결정될 수 있다. 즉, 제1 도전층(40A)의 제1 두께(T1)는 이후 습식 식각 공정에서 제거되는 두께를 고려하여 절연 패턴층(20)의 상면 및 측면, 기판(10)의 노출된 상면을 모두 덮을 수 있도록 충분한 두께를 갖도록 형성될 수 있다.
도 3을 참조하면, 제1 도전층(40A)이 제1 두께(T1)로 형성된 기판(10)을 SC1, 황산, 인산, 초산 및 질산 중에서 선택된 어느 하나 또는 그 조합의 식각 용액(EC)이 담겨있는 케미컬 배스(Chemical Bath)에 침지시켜 습식 식각 공정을 진행한다. SC1은 암모니아(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O)를 약 1:4:20의 혼합비로 혼합한 용액으로서 일반적으로 사용되고 있다.
이방성 식각인 건식 식각 공정과는 달리, 등방성 식각인 습식 식각 공정을 이용하여 상기 제1 도전층(40A)을 식각하는 경우, 상기 제1 도전층(40A)이 식각 용액(EC)과 접하는 모든 영역에서 동일한 식각 속도로 식각이 이루어질 수 있다.
상기 식각 용액(EC)은 1분당 약 1Å 내지 약 10Å의 식각 속도로 상기 제1 도전층(40A)을 식각하도록 제조될 수 있다. 또한, 식각 속도를 조절할 수 있는 여러 가지 변수들, 예를 들어, 식각 용액(EC)의 농도, 온도, 식각 시간 및 피식각층과의 관계 등을 고려하여 선택될 수 있다. 상기 식각 용액(EC)이 약 10Å 이상의 식각 속도를 갖는 경우, 제1 도전층(40A)의 타겟 식각량을 제어하기 어려울 수 있으며, 약 1Å 이하의 식각 속도를 갖는 경우, 반도체 소자의 제조 생산성에 영향을 미칠 수 있다.
도 4를 참조하면, 제1 도전층(40A, 도 3 참조)이 식각 용액(EC)과 접하는 모든 부분에서 동일한 식각 속도로 식각이 이루어져, 소정의 제2 두께(T2)를 갖는 제1 도전층(40B)이 형성될 수 있다.
상기 제2 두께(T2)가 제1 두께(T1, 도 3 참조)의 절반 이하가 되도록 제1 도전층(40B)이 형성될 수 있다. 예를 들어, 상기 제2 두께(T2)가 약 5Å 내지 약 20Å가 되도록 상기 제1 도전층(40A)을 습식 식각할 수 있다.
제1 도전층(40A)의 제1 두께(T1)를 처음부터 5Å 내지 20Å의 두께로 형성하는 경우, 홀 패턴(30, 도 1 참조)의 기하학적인 구조, 제1 도전층(40A)의 형성 방법 및 제1 도전층(40A)을 구성하는 물질의 종류에 따라, 제1 도전층(40A)의 어느 부분에서는 다른 부분과는 다른 두께로 형성될 수 있다. 경우에 따라, 제1 도전층(40A)의 일부분에서 끊어짐 현상이 발생할 수도 있다.
또한, 본 발명의 기술적 사상은 습식 식각 공정을 사용함으로써, 제1 도전층(40A)의 모든 영역에서 동일한 양으로 식각이 이루어질 수 있다. 즉, 습식 식각된 제1 도전층(40B)의 제2 두께(T2)는 모든 영역에서 실질적으로 동일할 수 있다.
도시되지는 않았지만, 상기 습식 식각 공정 후, 탈이온수 등을 이용하여 상기 습식 식각된 제1 도전층(40B)이 형성된 기판(10)을 세정하는 수세 단계가 더 포함될 수 있다.
도 5를 참조하면, 습식 식각된 제1 도전층(40B) 상에 제2 도전층(50A)을 형성하여, 홀 패턴(30, 도 1 참조)에 의하여 한정된 공간을 완전히 매울 수 있다.
제2 도전층(50A)은 상기 제1 도전층(40B)과 서로 다른 물질을 포함할 수 있다. 예를 들어, 상기 제2 도전층(50A)을 구성하는 물질은 W, Ti, Al, Co, Cu, Ta, WSi, TiSi, TaSi 및 CoSi 중에서 선택된 어느 하나 또는 그 조합을 포함할 수 있다. 상기 제2 도전층(50A)은 사용하고자 하는 용도에 따라 구성하는 물질이 달라질 수 있다. 예를 들어, 제2 도전층(50A)은 제1 도전층(40B)과 함께 콘택 플러그, 비아 또는 금속 배선층 등으로 사용될 수 있고, 각각의 경우 제2 도전층(50A)을 구성하는 물질이 달라질 수 있다.
또한, 상기 제1 도전층(40A, 도 2 참조)을 형성하는 공정과 유사하게, 상기 제2 도전층(50A)을 형성하는 공정은 CVD, MOCVD, ALD, MOALD, 또는 전기도금 공정 방식을 이용할 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 도전층(40B) 및 상기 제2 도전층(50A)의 사이에는 제1 박막층(45A)이 형성될 수 있다. 상기 제1 박막층(45A)은 비정질 층일 수 있다. 상기 제1 박막층(45A)은 상기 습식 식각된 제1 도전층(40B)을 구성하는 원소 및 상기 제2 도전층(50A)을 구성하는 원소의 화학적 반응에 의한 금속간화합물(intermetallic compound)이 형성된 것일 수 있다. 일부 실시예들에서, 상기 제1 박막층(45A)은 형성되지 않을 수도 있고, 상기 제1 박막층(45A)은 결정질 층으로 형성될 수도 있다.
도 6을 참조하면, 절연 패턴층(20)의 상면이 노출되도록 제2 도전층(50A), 제1 박막층(45A) 및 제1 도전층(40B)의 각각의 일부를 제거할 수 있다.
예를 들어, 화학적 기계적 연마(CMP) 방식 또는 에치백(etch-back) 방식을 이용하여, 제2 도전층(50A), 제1 박막층(45A) 및 제1 도전층(40B)을 순차적으로 연마한다.
연마된 제2 도전층(50), 제1 박막층(45) 및 제1 도전층(40)은 홀 패턴(30, 도 1 참조)을 매우며, 연마된 제2 도전층(50), 제1 박막층(45) 및 제1 도전층(40)의 상면의 레벨은 절연 패턴층(20)의 상면의 레벨과 실질적으로 동일할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따르면, 높은 종횡비를 가지는 홀 패턴(30)의 측벽을 따라, 제1 도전층(40)을 실질적으로 동일한 두께를 가지는 초박막으로 형성할 수 있다. 이에 따라 제2 도전층(50)의 갭필 마진을 높이고, 반도체 소자의 전기적 특성을 향상시킬 수 있다.
최근 전자 장치의 다기능화에 따라 메모리 소자를 포함하는 반도체 소자의 대용량화 및 고집적화가 요구되고 있다. 대용량화 및 고집적화를 위한 메모리 셀 크기의 축소에 따라, 메모리 소자의 동작 및 전기적 연결을 위해 메모리 소자에 포함되는 동작 회로들 및 배선 구조도 복잡해지고 있다. 이에 따라, 집적도를 향상시키면서 전기적 특성이 우수한 메모리 소자를 포함하는 반도체 소자가 요구되고 있다. 이러한 대용량화 및 고집적화를 구현할 수 있는 메모리 구조 중 하나가 비휘발성 수직형 메모리 소자이다.
본 발명의 기술적 사상의 일 실시예에 따르면, 비휘발성 수직형 메모리 소자의 게이트 전극층과 같이 초박막을 요구하는 구조에서, 상기 게이트 전극층이 일정한 두께로 연속적으로 형성될 수 있도록 반도체 소자를 제조할 수 있다.
비휘발성 수직형 메모리 소자의 게이트 전극층의 기하학적 구조의 특성 때문에, 게이트 전극층 상에, 예를 들어, 텅스텐(W)으로 구성된 게이트 도전층을 형성하기 위하여 WF 계열의 공정 가스를 사용하게 되면, 게이트 전극층의 내부 개구부에는 상기 공정 가스의 반응 부산물인 플루오린(F) 가스가 잔류할 수 있다. 이러한 플루오린(F) 가스는 후속의 열처리 공정에 의해, 상기 게이트 도전층 주변의 절연 스페이서 및 몰드층 등을 구성하는 실리콘 산화막 등의 손상을 유발할 수 있다.
이러한 실리콘 산화막 등의 손상을 방지하고자, 상기 게이트 도전층의 갭필 마진을 확보하기 위하여 지속적으로 게이트 전극층의 두께를 줄이고 있으나, 게이트 전극층의 두께가 얇아져 초박막 형태로 형성될수록, 일정한 두께로 연속적으로 형성하기 어려워 메모리 소자의 전기적 특성의 열화가 발생할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따르면, 먼저 게이트 전극층을 두껍게 형성하고, 습식 식각 공정을 수행하여, 최종적으로 게이트 전극층은 초박막 형태이면서도 일정한 두께로 연속성을 유지할 수 있다. 따라서, 메모리 소자의 전기적 특성의 열화 없이도 게이트 전극층의 두께를 줄일 수 있고, 후속의 게이트 도전층의 갭필 마진을 확보하여 실리콘 산화막 등의 손상을 방지하고, 안정적인 게이트 전극층 및 게이트 도전층을 형성할 수 있다.
이하에서는, 본 발명의 기술적 사상의 일 실시예에 따른 비휘발성 수직형 메모리 소자에 대하여 살펴보도록 한다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로 제조된 비휘발성 수직형 메모리 소자의 메모리 셀 어레이(1000)의 등가 회로도이다.
도 7을 참조하면, 메모리 셀 어레이(1000)는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 메모리 셀 어레이(1000)는 복수의 비트 라인(BL: BL1, BL2, …, BLm), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함한다. 복수의 비트 라인(BL: BL1, BL2, …, BLm) 및 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링(MS)이 형성된다.
복수의 메모리 셀 스트링(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 포함한다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트 라인(BL: BL1, BL2, …, BLm)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결된다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역이다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 또한, 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 각각 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)에 연결될 수 있다.
메모리 셀 어레이(1000)는 3차원 구조로 배열될 수 있다. 메모리 셀 스트링(MS)을 구성하는 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 기판(100, 도 8a 내지 도 8l 참조)의 상면에 대하여 수직 방향을 따라 직렬 연결된 구조를 가질 수 있다. 이에 따라, 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn) 각각의 채널 영역이 기판(100)의 상면에 대하여 실질적으로 수직 방향으로 연장되도록 형성될 수 있다.
도 8a 내지 도 8l은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로 비휘발성 수직형 메모리 소자의 제조 방법을 설명하기 위한 공정 순서에 따른 단면도들이다.
도 8a를 참조하면, 기판(100) 상에 희생막들(180) 및 층간 절연막들(160)이 교대로 적층된다.
기판(100)은 앞서 도 1에서 살펴본 바와 같으므로, 여기서는 자세한 설명을 생략하도록 한다. 기판(100)은, 예를 들어, 실리콘 웨이퍼일 수 있다. 일부 실시예들에서, 기판(100), 그리고 희생막들(180) 및 층간 절연막들(160) 사이에는 적어도 하나의 트랜지스터를 포함하는 하부 구조체(미도시)가 배치될 수 있다.
하지만, 본 명세서에서는, 본 발명의 기술적 사상에 대한 보다 쉬운 이해를 위하여, 희생막들(180) 및 층간 절연막들(160)이 기판(100) 상에 직접 형성되는 실시예를 예시적으로 설명할 것이다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
층간 절연막들(160)은 복수의 절연막들(161 내지 166)을 포함하고, 희생막들(180)은 복수의 희생막들(181 내지 186)을 포함할 수 있으며, 복수의 절연막들(161 내지 166)과 복수의 희생막들(181 내지 186)은 도 8a에 도시된 바와 같이 최하층의 희생막(181)을 시작으로 기판(100) 상에 서로 교대로 적층될 수 있다. 희생막들(180)은 층간 절연막들(160)에 대해 식각 선택성(etch selectivity)을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 소정의 식각 레시피를 사용하여 희생막들(180)을 식각하는 공정에서, 희생막들(180)은 층간 절연막들(160)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성은 층간 절연막들(160)의 식각 속도에 대한 희생막들(180)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다.
일부 실시예들에서, 희생막들(180)은 층간 절연막들(160)에 대해 약 1:10 내지 약 1:200, 더 한정적으로는, 약 1:30 내지 약 1:100의 식각 선택비를 가지는 물질들 중의 하나일 수 있다. 예를 들어, 층간 절연막들(160)은 실리콘 산화막 및 실리콘 질화막 중에서 선택된 어느 하나 또는 그 조합일 수 있고, 희생막들(180)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택된 어느 하나 또는 그 조합으로서, 상기 층간 절연막들(160)과 서로 다른 물질일 수 있다. 다만, 본 발명의 기술적 사상에 대한 보다 쉬운 이해를 위해, 상기 층간 절연막들(160)은 실리콘 산화막이고 상기 희생막들(180)은 실리콘 질화막인 실시예를 예시적으로 설명할 것이다.
한편, 일부 실시예들에서, 제1 희생막(181) 및 제6 희생막(186)은 제2 내지 제5 희생막(182 내지 185)보다 두껍게 형성될 수 있다. 제1 희생막(181)과 제6 희생막(186)의 두께는 각각 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)의 게이트들의 두께를 결정하며, 이들은 메모리 셀 스트링에 충분한 전류가 공급될 수 있도록 제2 내지 제5 희생막(182 내지 185)의 두께에 의해 그 두께가 결정되는 메모리 셀(MC1 내지 MC4)의 게이트보다 두껍게 형성될 수 있다.
또한, 제1 층간 절연막(161)과 제5 층간 절연막(165)은 제2 내지 제4 층간 절연막들(162 내지 164)보다 두껍게 형성될 수 있다.
하지만, 층간 절연막들(160) 및 희생막들(180)의 두께는 다양하게 변형될 수 있으며, 층간 절연막들(160) 및 희생막들(180)을 구성하는 막들의 층수 역시 다양하게 변형될 수 있다.
도 8b를 참조하면, 서로 교대로 적층된 층간 절연막들(160) 및 희생막들(180)을 관통하는 제1 개구부들(H1)이 형성될 수 있다. 제1 개구부들(H1)은 반도체 영역들(120, 도 8c 참조) 및 절연층들(미도시)이 형성될 영역을 한정할 수 있다. 제1 개구부들(H1)은 Z 방향의 깊이를 가지고, Y 방향으로 연장하는 트렌치일 수 있다. 또한, 제1 개구부들(H1)은 X 방향으로 소정의 거리만큼 이격되어 반복적으로 형성될 수 있다.
제1 개구부들(H1)을 형성하는 단계는 서로 교대로 적층된 층간 절연막들(160) 및 희생막들(180) 상에 제1 개구부들(H1)의 위치를 정의하는 소정의 마스크 패턴을 형성하는 단계, 및 상기 마스크 패턴을 식각 마스크로 사용하여 층간 절연막들(160) 및 희생막들(180)을 교대로 이방성 식각하는 단계를 포함할 수 있다.
한편, 일부 실시예들에서, 층간 절연막들(160) 및 희생막들(180)이 기판(100) 상에 직접 형성되는 경우, 제1 개구부들(H1)은 도시된 바와 같이 기판(100)의 상면의 일부를 노출하도록 형성될 수 있다. 이에 더하여, 상기 이방성 식각 공정에서 과도 식각(over-etch)의 결과로서, 도 8b에 도시된 바와 같이, 제1 개구부들(H1) 아래의 기판(100)은 소정의 깊이로 리세스될 수 있다.
도 8c를 참조하면, 제1 개구부들(H1, 도 8b 참조)의 측벽 및 하면을 컨포멀하게 덮는 반도체층(122)을 형성할 수 있다. 반도체층(122)은 실리콘으로 이루어질 수 있다. 예를 들어, 반도체층(122)은 다결정 또는 단결정 구조의 실리콘 에피택셜층으로 이루어질 수도 있다. 반도체층(122)은 CVD 및 ALD 공정 방식들 중의 어느 하나를 사용하여 형성될 수 있다. 반도체층(122)은 일정한 두께, 예를 들어, 제1 개구부(H1)의 폭의 약 1/50 내지 약 1/5의 범위의 두께로 형성될 수 있으며, 그에 따라 반도체층(122)의 안쪽에도 내부 개구부가 형성될 수 있다.
상기 내부 개구부를 절연성 필라(124)로 매립할 수 있다. 절연성 필라(124)는 USG(Undoped Silica Glass), SOG(Spin On Glass) 또는 TOSZ(Tonen SilaZene) 등과 같은 산화막을 포함할 수 있다. 일부 실시예들에서, 절연성 필라(124)를 상기 내부 개구부에 매립하기 전에, 반도체층(122)이 형성된 구조물을 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 어닐링 단계가 더 실시될 수 있다. 상기 어닐링 단계에 의하여 반도체층(122) 내에 존재하는 결정 결함들 중의 많은 부분이 치유될 수 있다.
최상층의 제6 층간 절연막(166)을 덮고 있는 불필요한 반도체 물질 및 절연 물질을 제거하기 위해 제6 층간 절연막(166)이 노출될 때까지 평탄화 공정, 예를 들어, CMP 또는 에치백 공정을 수행함으로써, 제1 개구부들(H1)의 내부에 반도체층(122) 및 절연성 필라(124)가 형성될 수 있다.
또한, 식각 공정 등을 이용하여 절연성 필라(124)의 상부를 제거할 수 있으며, 절연성 필라(124)의 상부가 제거된 위치에 도전층(126)을 형성할 수 있다. 도전층(126)은 도핑된 폴리실리콘을 포함할 수 있다. 다시, 최상층의 제6 층간 절연막(166)이 노출되도록 평탄화함으로써, 절연성 필라(124) 상에 배치되고 반도체층(122)에 연결되는 도전층(126)이 형성될 수 있다.
일부 실시예들에서, 반도체층(122)이 제1 개구부들(H1)의 내부를 모두 매립하도록 형성될 수 있다. 이 경우, 절연성 필라(124)를 형성하는 단계는 생략될 수 있다. 또한, 상부에 도전층(126)을 형성하기 위해 제1 개구부들(H1)의 내부를 모두 매립하고 있는 반도체층(122)의 상부에 불순물을 주입하여, 도전층(126)에 대응하는 영역을 형성할 수도 있다.
일부 실시예들에서, 게이트 유전층을 형성하기 위해, 제1 개구부들(H1) 내에 반도체층(122)을 형성하기 전에, 예를 들어, 터널링 절연층(131, 도 9 참조)을 제1 개구부들(H1)의 측벽에 형성할 수 있다.
도 8d를 참조하면, 도 8c의 구조물에 기판(100)의 상면의 다른 일부를 노출하는 제2 개구부들(H2)을 형성할 수 있다. 제2 개구부들(H2)은 기판 콘택 전극(180, 도 8k 참조) 및 이의 양측에 배치되는 절연 영역들(110, 도 8k 참조)이 형성될 영역의 폭보다 약간 더 큰 폭을, 예를 들어, 게이트 유전층(130, 도 8k 참조)의 두께의 2배 만큼 더 큰 폭을 가질 수 있다. 제2 개구부들(H2)은 제1 개구부들(H1, 도 8b 참조) 사이에 기판(100)에 수직하게 형성될 수 있다.
제2 개구부들(H2)을 형성하는 단계는 도 8c의 구조물 상에 제2 개구부들(H2)이 정의되는 식각 마스크를 형성하는 단계, 및 기판(100)의 상면의 다른 일부가 노출될 때까지 상기 식각 마스크 아래의 층간 절연막들(160) 및 희생막들(180)을 교대로 이방성 식각하는 단계를 포함할 수 있다.
일부 실시예들에서, 도 8d에 도시된 바와 같이, 제2 개구부들(H2)은 X 방향을 따라 제1 개구부들(H1)과 교대로 형성될 수 있다. 즉, 동일한 Y 좌표를 가지면서 X 방향을 따라 배열되는 제1 개구부들(H1) 및 제2 개구부들(H2)의 수는 실질적으로 동일할 수 있다. 그러나 본 발명의 기술적 사상이 이러한 실시예로 한정되는 것은 아니며, 제1 개구부들(H1) 및 제2 개구부들(H2)의 상대적 배치는 달라질 수 있다.
도 8e를 참조하면, 제2 개구부들(H2)을 통해 노출된 희생막들(180, 도 8d 참조)을 선택적으로 제거함으로써, 층간 절연막들(160) 사이에 리세스 영역들을 형성할 수 있다. 상기 리세스 영역들은 제2 개구부들(H2)로부터 수평적으로 연장되어 형성되는 갭 영역일 수 있으며, 반도체 영역(120)의 일부 측벽들을 노출시키도록 형성될 수 있다.
상기 리세스 영역들을 형성하는 단계는 층간 절연막들(160)에 대해 식각 선택성을 갖는 식각 레시피를 사용하여 희생막들(180)을 수평적으로 식각하는 단계를 포함할 수 있다. 예를 들어, 희생막들(180)이 실리콘 질화막이고 층간 절연막들(160)이 실리콘 산화막인 경우, 상기 수평적 식각 단계는 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다.
도 8f를 참조하면, 게이트 유전층(130)이 제2 개구부들(H2) 및 상기 리세스 영역들에 의해 노출되는 반도체 영역들(120), 층간 절연막들(160) 및 기판(100)을 컨포멀하게 덮도록 형성될 수 있다. 게이트 유전층(130)은 터널링 절연층(131, 도 9 참조), 전하 저장층(132, 도 9 참조) 및 배리어 절연층(133, 도 9 참조)을 포함할 수 있다. 따라서, 터널링 절연층(131), 전하 저장층(132) 및 배리어 절연층(133)의 순서로 반도체 영역들(120), 층간 절연막들(160) 및 기판(100)을 덮도록 형성할 수 있다. 상기 터널링 절연층(131), 상기 전하 저장층(132) 및 상기 배리어 절연층(133)은 각각 CVD 또는 ALD 공정 방식을 이용하여 동일한 두께로 형성될 수 있다. 게이트 유전층(130)은 최상부 제6 층간 절연막(166)의 상면 및 도전층(126)의 상면에도 형성될 수 있으며, 이는 최상부 제6 층간 절연막(166)의 식각을 방지하는 식각 방지막의 역할을 수행할 수 있다.
게이트 유전층(130)은 소정의 두께로 컨포멀하게 형성됨으로써, 제2 개구부들(H2) 및 상기 리세스 영역들에 내부 개구부가 형성된다. 게이트 유전층(130)에 의해 둘러싸인 상기 내부 개구부를 포함하여, 상기 게이트 유전층(130) 상에 게이트 전극층(140A)을 제1 두께(T1)로 컨포멀하게 형성할 수 있다.
게이트 전극층(140A)은 앞서 도 2에서 설명한 제1 도전층(40A)과 유사한 물질로 형성될 수 있다. 예를 들어, 상기 게이트 전극층(140A)은 탄탈륨 질화막(TaN)을 포함할 수 있다. 상기 게이트 전극층(140A)은 제1 도전층(40A)과 유사한 공정 방식으로 형성될 수 있다. 예를 들어, 상기 게이트 전극층(140A)은 CVD 또는 ALD 공정 방식을 이용하여 형성될 수 있다.
게이트 전극층(140A)은 제1 두께(T1)로 게이트 유전층(130) 상에 컨포멀하게 형성됨으로써, 제2 개구부들(H2) 및 상기 리세스 영역들에 내부 개구부가 형성된다. 즉, 내부 개구부가 형성될 수 있는 제1 두께(T1)로 게이트 전극층(140A)을 형성할 수 있다. 예를 들어, 상기 제1 두께(T1)는 약 40Å 내지 약 80Å의 두께를 갖도록 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 전극층(140A)은 최상부 제6 층간 절연막(166)의 상면 및 도전층(126)의 상면에도 형성될 수 있으며, 이는 최상부 제6 층간 절연막(166)의 식각을 방지하는 식각 방지막의 역할을 수행할 수 있다.
도 8g를 참조하면, 게이트 전극층(140A, 도 8f 참조)의 일부분을 제거하는 습식 식각을 수행하여 소정의 제2 두께(T2)를 갖는 게이트 전극층(140B)이 형성될 수 있다.
상기 제2 두께(T2)가 제1 두께(T1, 도 8f 참조)의 절반 이하가 되도록 게이트 전극층(140B)이 형성될 수 있다. 예를 들어, 상기 제2 두께(T2)가 5Å 내지 20Å가 되도록 상기 게이트 전극층(140A)을 습식 식각할 수 있다. 상기 게이트 전극층(140A)을 습식 식각하는 방법 및 과정은, 앞서 도 3에서 설명한 제1 도전층(40A)의 습식 식각과 유사하므로, 여기서는 자세한 설명을 생략하도록 한다.
게이트 전극층(140A)의 제1 두께(T1)를 처음부터 5Å 내지 20Å의 두께로 형성하는 경우, 비휘발성 수직형 메모리 소자의 기하학적인 구조, 게이트 전극층(140A)의 형성 방법 및 게이트 전극층(140A)을 구성하는 물질의 종류에 따라, 게이트 전극층(140A)의 어느 영역에서는 다른 영역과는 다른 두께로 형성될 수 있다. 경우에 따라, 게이트 전극층(140A)의 일부분에서 끊어짐 현상이 발생할 수도 있다.
또한, 본 발명의 기술적 사상은 습식 식각 공정을 사용함으로써, 게이트 전극층(140A)의 모든 영역에서 동일한 양으로 식각이 이루어질 수 있다. 즉, 습식 식각된 게이트 전극층(140B)의 제2 두께(T2)는 모든 영역에서 실질적으로 동일할 수 있다.
도 8h를 참조하면, 습식 식각된 게이트 전극층(140B) 상에 게이트 도전층(150A)을 형성하여, 게이트 전극층(140B)으로 둘러싸인 내부 개구부를 완전히 매울 수 있다.
게이트 도전층(150A)은 상기 게이트 전극층(140B)과 서로 다른 물질을 포함할 수 있다. 상기 게이트 도전층(150A)은 앞서 도 5에서 설명한 제2 도전층(50A)과 유사한 물질로 형성될 수 있다. 예를 들어, 상기 게이트 도전층(150A)은 텅스텐(W)을 포함할 수 있다.
또한, 상기 제2 도전층(50A)을 형성하는 공정과 유사하게, 상기 게이트 도전층(150A)을 형성하는 공정은 CVD, MOCVD, ALD, MOALD 또는 전기도금 공정 방식을 이용할 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트 전극층(140B) 및 상기 게이트 도전층(150A)의 사이에는 계면 박막층(145A)이 형성될 수 있다. 상기 계면 박막층(145A)은 비정질 층일 수 있다. 상기 계면 박막층(145A)은 상기 습식 식각된 게이트 전극층(140B)을 구성하는 원소 및 상기 게이트 도전층(150A)을 구성하는 원소의 화학적 반응에 의한 금속간화합물이 형성된 것일 수 있다. 일부 실시예들에서, 상기 계면 박막층(145A)은 형성되지 않을 수도 있고, 상기 계면 박막층(145A)은 결정질 층으로 형성될 수도 있다.
최상부 층간 절연막(166)의 상부에 형성된 게이트 유전층(130)이 노출될 때까지 상기 게이트 전극층(140B), 상기 계면 박막층(145A) 및 상기 게이트 도전층(150A)을 평탄화할 수 있다.
도 8i를 참조하면, 기판(100)의 상면의 일부가 노출될 때까지 게이트 도전층(150A, 도 8h 참조), 계면 박막층(145A, 도 8h 참조) 및 게이트 전극층(140B, 도 8h 참조)의 일부를 제거하여 제3 개구부들(H3)을 형성할 수 있다. 상기 게이트 도전층(150A), 상기 계면 박막층(145A) 및 상기 게이트 전극층(140B)의 일부는 이방성 식각에 의해 제거될 수 있다. 따라서, 상기 리세스 영역에 매립된 게이트 전극들(150)이 형성될 수 있다.
또한, 기판(100)의 상면 상에 형성된 게이트 유전층(130)의 일부도 이방성 식각에 의해 제거될 수 있다. 일부 실시예들에서, 층간 절연막들(160)의 측면에 형성된 게이트 유전층(130)도 함께 제거할 수도 있다. 또한, 상기 게이트 도전층(150A), 상기 계면 박막층(145A) 및 상기 게이트 전극층(140B)의 식각 과정에서, 상기 리세스 영역에 매립되는 게이트 전극들(150)도 반도체 영역들(120)을 향하여 일정 부분 리세스될 수도 있다.
불순물을 제3 개구부들(H3)을 통해 기판(100)에 주입함으로써 기판(100)의 상면에 인접하게 Y 방향으로 연장되는 불순물 영역(105)이 형성될 수 있다. 불순물 영역(105)은 기판(100)의 도전성과 동일한 도전성을 갖거나, 또는 이와 반대되는 도전성을 가질 수도 있다. 불순물 영역(105)이 기판(100)의 도전성과 반대되는 도전성을 가지는 경우, 불순물 영역(105)과 기판(100)은 P-N 접합을 구성할 수 있다. 일부 실시예들에서, 불순물 영역들(105) 각각은 서로 연결되어 등전위 상태에 있을 수 있다.
도 8j를 참조하면, 제3 개구부들(H3)의 측벽에 절연 스페이서(110)를 형성할 수 있다. 절연 스페이서(110)는 게이트 전극들(150)의 물질 및 게이트 유전층(130), 특히 배리어 절연층(133, 도 9 참조)의 물질에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 절연 스페이서(110)는 절연 물질을 제3 개구부들(H3)에 매립한 후, 이방성 식각으로 상기 절연 물질의 일부를 제거함으로써 형성될 수 있다. 상기 이방성 식각에 의해 형성된 절연 스페이서(110)는 소정의 두께를 가지며, 상기 절연 스페이서(110)에 의해 한정되고 제3 개구부들(H3)보다 작은 폭을 갖는 제4 개구부들(H4)이 형성될 수 있다. 상기 이방성 식각은 과도 식각됨으로써 불순물 영역(105)의 상면을 리세스 시킬 수 있다.
도 8k를 참조하면, 도전 물질로 제4 개구부들(H4)을 매립함으로써 불순물 영역(105)과 오믹 콘택하는 배리어 금속층(172) 및 콘택 전극층(174)으로 구성된 콘택 전극(170)을 형성할 수 있다. 불순물 영역(105)과의 접촉 저항을 낮추고 콘택 전극층(174)을 구성하는 물질의 확산을 방지하기 위하여, 콘택 전극층(174)을 형성하기 전에 배리어 금속층(172)을 먼저 형성할 수 있다.
배리어 금속층(172)을 제3 두께로 형성하고, 상기 제3 두께보다 작은 소정의 제4 두께가 되도록 상기 배리어 금속층(172)을 습식 식각하고, 상기 습식 식각된 배리어 금속층(172) 상에 상기 배리어 금속층(172)과 다른 물질의 콘택 전극층(174)을 형성하는 과정을 거쳐, 상기 콘택 전극(170)을 형성할 수 있다.
상기 배리어 금속층(172)을 구성하는 물질 및 형성 방법은 앞서 도 2 내지 도 6을 통하여 설명한 제1 도전층(40)과 유사하고, 상기 콘택 전극층(174)을 구성하는 물질 및 형성 방법은 앞서 도 2 내지 도 6을 통하여 설명한 제2 도전층(50)과 유사하므로, 여기서는 자세한 설명을 생략하도록 한다.
도시되지는 않았지만, 상기 배리어 금속층(172) 및 상기 콘택 전극층(174)의 사이에는 계면 박막층이 형성될 수 있다. 상기 계면 박막층은 비정질 층일 수 있다. 상기 계면 박막층은 상기 배리어 금속층(172)을 구성하는 원소 및 상기 콘택 전극층(174)을 구성하는 원소의 화학적 반응에 의한 금속간화합물이 형성된 것일 수 있다. 일부 실시예들에서, 상기 계면 박막층은 형성되지 않을 수도 있고, 상기 계면 박막층은 결정질 층으로 형성될 수도 있다.
도 8l을 참조하면, 도 8k의 구조물 상에 캡핑층(191)을 형성할 수 있다. 반도체 영역(120)의 도전층(126) 상에 캡핑층(191)을 관통하는 비트 라인 콘택 플러그(195)가 형성될 수 있다. 비트 라인 콘택 플러그(195)는 포토 리소그래피 공정 및 식각 공정을 이용하여 형성될 수 있다. X 방향으로 배열된 비트 라인 콘택 플러그들(195)을 연결하는 비트 라인(193)이 캡핑층(191) 상에 형성될 수 있다. 비트 라인(193)도 포토 리소그래피 공정 및 식각 공정을 이용하여 라인 형상으로 형성될 수 있다. 일부 실시예들에서, 비트 라인 콘택 플러그(195)는 다층 구조로 형성될 수 있다.
일부 실시예들에서, 반도체 영역(120)을 활성 영역으로 이용하여 상기 기판(100)의 상면으로부터 수직한 복수의 메모리 셀 스트링을 3차원으로 형성할 수 있다.
이로써, 비휘발성 수직형 메모리 소자(1100)를 형성하게 된다. 본 발명의 기술적 사상의 일 실시예에 따르면, 게이트 전극층(140)을 먼저 두껍게 형성하고, 습식 식각 공정을 이용하여 초박막 전극을 형성하면, 초박막 전극이면서도 일정한 두께로 연속성을 유지할 수 있다. 따라서, 메모리 소자의 전기적 특성의 열화 없이도 게이트 전극층(140)의 두께를 줄일 수 있고, 후속의 게이트 도전층(150B)의 갭필 마진을 확보하여 실리콘 산화막의 손상을 방지하고 안정적인 게이트 전극(150)을 형성할 수 있다.
도 9는 게이트 유전층(130) 및 게이트 전극(150)을 설명하기 위한 것으로서 도 8l의 AA 부분에 대한 부분 확대도이다.
도 9를 참조하면, 메모리 셀 스트링들의 트랜지스터들이 채널로 이용할 수 있는 반도체층(122)이 도시된다. 반도체층(122)의 좌측면 상에 절연성 필라(124)가 배치될 수 있다. 반도체층(122)의 우측면 상에 게이트 전극(150)이 배치될 수 있다. 또한, 반도체층(122)의 우측면에 접하고 게이트 전극(150)의 상부와 하부에 층간 절연막들(160)이 배치될 수 있다. 게이트 유전층(130)은 상부 층간 절연막(160)의 우측면을 덮고, 게이트 전극(150)의 상면, 좌측면, 및 하면을 덮고, 다시 하부 층간 절연막(160)의 우측면을 덮도록 하나의 면을 이루면서 배치될 수 있다.
게이트 유전층(130)은 반도체층(122)의 우측면으로부터 터널링 절연층(131), 전하 저장층(132), 및 배리어 절연층(133)이 차례로 접합된 구조를 가질 수 있다.
터널링 절연층(131)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중에서 선택된 어느 하나 또는 그 조합을 포함하는 단일층 또는 복합층일 수 있다.
전하 저장층(132)은 전하 트랩층 또는 플로팅 게이트일 수 있다. 전하 저장층(132)이 플로팅 게이트인 경우, 예를 들어, LPCVD(Low Pressure CVD) 공정 방식에 의하여 폴리실리콘을 증착하여 형성할 수 있다. 전하 저장층(132)이 전하 트랩층인 경우, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 중에서 선택된 어느 하나 또는 그 조합을 포함하는 단일층 또는 복합층일 수 있다.
배리어 절연층(133)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 고유전막 중에서 선택된 어느 하나 또는 그 조합을 포함하는 단일층 또는 복합층일 수 있다. 배리어 절연층(133)은 터널링 절연층(131)보다 고유전율을 갖는 물질일 수 있으며, 고유전막은 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중에서 선택된 어느 하나 또는 그 조합을 포함할 수 있다.
게이트 전극(150)과 배리어 절연층(133)의 우측에는 절연 스페이서(110)가 배치될 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로 제조된 반도체 소자(1200)의 개략적인 블록 다이어그램이다.
도 10을 참조하면, 반도체 소자(1200)에서 NAND 셀 어레이(1230)는 코어 회로 유닛(1210)과 결합될 수 있다. 예를 들어, NAND 셀 어레이(1230)는 도 8a 내지 도 8l의 반도체 소자의 제조 방법으로 제조된 반도체 소자(1100)를 포함할 수 있다. 코어 회로 유닛(1210)은 제어 로직(1211), 로우 디코더(1212), 칼럼 디코더(1213), 감지 증폭기(1214) 및 페이지 버퍼(1215)를 포함할 수 있다.
제어 로직(1211)은 로우 디코더(1212), 칼럼 디코더(1213) 및 페이지 버퍼(1215)와 통신할 수 있다. 로우 디코더(1212)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 및 복수의 접지 선택 라인(GSL)을 통해 NAND 셀 어레이(1230)와 통신할 수 있다. 칼럼 디코더(1213)는 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(1230)와 통신할 수 있다. 감지 증폭기(1214)는 NAND 셀 어레이(1230)로부터 신호가 출력될 때 칼럼 디코더(1213)와 연결되고, NAND 셀 어레이(1230)로 신호가 전달될 때는 칼럼 디코더(1213)와 연결되지 않을 수 있다.
예를 들어, 제어 로직(1211)은 로우 어드레스 신호를 로우 디코더(1212)에 전달하고, 로우 디코더(1212)는 이러한 신호를 디코딩하여 스트링 선택 라인(SSL), 워드 라인(WL) 및 접지 선택 라인(GSL)을 통해서 NAND 셀 어레이(1230)에 로우 어드레스 신호를 전달할 수 있다. 제어 로직(1211)은 칼럼 어드레스 신호를 칼럼 디코더(1213) 또는 페이지 버퍼(1215)에 전달하고, 칼럼 디코더(1213)는 이 신호를 디코딩하여 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(1230)에 칼럼 어드레스 신호를 전달할 수 있다. NAND 셀 어레이(1230)의 신호는 칼럼 디코더(1213)를 통해서 감지 증폭기(1214)에 전달되고, 여기에서 증폭되어 페이지 버퍼(1215)를 거쳐서 제어 로직(1211)에 전달될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판, 100: 기판
20: 절연 패턴층, 130: 게이트 유전층
40: 제1 도전층, 140: 게이트 전극층
50: 제2 도전층, 150: 게이트 전극

Claims (10)

  1. 기판 상에 절연 패턴층을 형성하는 단계;
    상기 절연 패턴층 상에 제1 도전층을 제1 두께로 컨포멀하게 형성하는 단계;
    상기 제1 두께보다 작은 소정의 제2 두께가 되도록 상기 제1 도전층을 습식 식각하는 단계; 및
    상기 습식 식각된 제1 도전층 상에 상기 제1 도전층과 다른 물질의 제2 도전층을 형성하는 단계;
    를 포함하고,
    상기 제2 도전층을 형성하는 단계는, 상기 제1 도전층 및 상기 제2 도전층의 사이에 제1 박막층을 형성하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 박막층은 상기 제1 도전층을 구성하는 원소 및 상기 제2 도전층을 구성하는 원소의 화학적 반응에 의한 금속간화합물인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 도전층을 습식 식각하는 단계는,
    상기 제2 두께가 상기 제1 두께의 절반 이하가 되도록 상기 제1 도전층을 습식 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 도전층을 습식 식각하는 단계는,
    상기 제2 두께가 5Å 내지 20Å가 되도록 상기 제1 도전층을 습식 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 도전층을 습식 식각하는 단계에서,
    습식 식각에 사용되는 식각 용액은 SC1, 황산, 인산, 초산 및 질산 중에서 선택된 어느 하나 또는 그 조합을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 식각 용액은 1분당 1Å 내지 10Å의 식각 속도로 상기 제1 도전층을 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1 영역 및 불순물이 주입된 제2 영역을 포함하는 기판을 준비하는 단계;
    상기 제1 영역에 상기 기판의 상면으로부터 수직으로 연장되는 반도체 영역을 형성하는 단계;
    상기 반도체 영역의 측벽을 따라 게이트 유전층을 컨포멀하게 형성하는 단계;
    상기 게이트 유전층 상에 게이트 전극층을 제1 두께로 컨포멀하게 형성하는 단계;
    상기 제1 두께의 절반 이하인 제2 두께가 되도록 게이트 전극층을 습식 식각하는 단계;
    상기 습식 식각된 게이트 전극층 상에 상기 게이트 전극층과 다른 물질의 게이트 도전층을 형성하는 단계; 및
    상기 제2 영역에 상기 기판의 상면으로부터 수직으로 연장되는 기판 콘택 전극을 형성하는 단계;
    를 포함하고,
    상기 게이트 도전층을 형성하는 단계는, 상기 게이트 전극층 및 상기 게이트 도전층의 사이에 비정질 박막층을 형성하는 반도체 소자의 제조 방법.
  9. 삭제
  10. 제8항에 있어서,
    상기 기판 콘택 전극을 형성하는 단계는,
    배리어 금속층을 제3 두께로 형성하는 단계;
    상기 제3 두께보다 작은 소정의 제4 두께가 되도록 상기 배리어 금속층을 습식 식각하는 단계; 및
    상기 습식 식각된 배리어 금속층 상에 상기 배리어 금속층과 다른 물질의 콘택 전극층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102303302B1 (ko) * 2017-04-28 2021-09-16 삼성전자주식회사 반도체 장치 제조 방법
US20190067246A1 (en) * 2017-08-23 2019-02-28 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
JP2020031113A (ja) 2018-08-21 2020-02-27 キオクシア株式会社 半導体記憶装置およびその製造方法
US20240105455A1 (en) * 2022-09-26 2024-03-28 Tokyo Electron Limited Methods to provide uniform wet etching of material within high aspect ratio features provided on a patterned substrate

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110101539A1 (en) * 2009-10-30 2011-05-05 Oki Semiconductor Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US20160260734A1 (en) * 2015-03-06 2016-09-08 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970018086U (ko) 1995-10-26 1997-05-23 활주식 조립구조를 갖는 세탁기의 하부베이스
KR970053067U (ko) 1996-03-08 1997-10-13 송영헌 버섯 재배용 용기의 고정장치
KR100231727B1 (ko) 1996-06-28 1999-11-15 김주용 반도체 소자의 게이트 전극 형성 방법
EP1034566A1 (en) 1997-11-26 2000-09-13 Applied Materials, Inc. Damage-free sculptured coating deposition
JPH11265934A (ja) 1998-03-16 1999-09-28 Mitsubishi Electric Corp 接続部の形成方法
KR20020009265A (ko) 2000-07-25 2002-02-01 박종섭 반도체장치의 플러그 형성방법
KR100561523B1 (ko) 2003-12-31 2006-03-16 동부아남반도체 주식회사 알루미늄 배선 형성 방법
KR20060079461A (ko) 2004-12-31 2006-07-06 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성방법
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US9257274B2 (en) 2010-04-15 2016-02-09 Lam Research Corporation Gapfill of variable aspect ratio features with a composite PEALD and PECVD method
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
US9824929B2 (en) * 2015-10-28 2017-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET gate structure and method for fabricating the same
US9721663B1 (en) * 2016-02-18 2017-08-01 Sandisk Technologies Llc Word line decoder circuitry under a three-dimensional memory array
US10121797B2 (en) * 2016-02-22 2018-11-06 Toshiba Memory Corporation Semiconductor memory device
US9847345B2 (en) * 2016-03-18 2017-12-19 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110101539A1 (en) * 2009-10-30 2011-05-05 Oki Semiconductor Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US20160260734A1 (en) * 2015-03-06 2016-09-08 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same

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