KR101842741B1 - 광전 반도체 칩 - Google Patents

광전 반도체 칩 Download PDF

Info

Publication number
KR101842741B1
KR101842741B1 KR1020137029456A KR20137029456A KR101842741B1 KR 101842741 B1 KR101842741 B1 KR 101842741B1 KR 1020137029456 A KR1020137029456 A KR 1020137029456A KR 20137029456 A KR20137029456 A KR 20137029456A KR 101842741 B1 KR101842741 B1 KR 101842741B1
Authority
KR
South Korea
Prior art keywords
layer
semiconductor
electrical contact
semiconductor chip
region
Prior art date
Application number
KR1020137029456A
Other languages
English (en)
Other versions
KR20140021652A (ko
Inventor
루츠 회펠
Original Assignee
오스람 옵토 세미컨덕터스 게엠베하
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오스람 옵토 세미컨덕터스 게엠베하 filed Critical 오스람 옵토 세미컨덕터스 게엠베하
Publication of KR20140021652A publication Critical patent/KR20140021652A/ko
Application granted granted Critical
Publication of KR101842741B1 publication Critical patent/KR101842741B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H01L33/60—Reflective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/405—Reflective materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H01L33/54—Encapsulations having a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H01L33/56—Materials, e.g. epoxy or silicone resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)
  • Led Device Packages (AREA)

Abstract

본 발명은 광전 반도체 칩에 관한 것으로, 반도체 층 시퀀스(2), 캐리어 기판(10) 및 미러층(6)을 포함하고, 이 경우 제 1 전기 콘택층(7)과 제 2 전기 콘택층(8)은 적어도 부분적으로 캐리어 기판(10)과 반도체 층 시퀀스(2) 사이에 배치되고, 전기 절연층(9)에 의해 서로 전기 절연되고, 상기 미러층은 반도체 층 시퀀스(2)와 캐리어 기판(10) 사이에 배치된다. 반도체 칩(1)은 투명한 캡슐화층(13)을 포함하고, 상기 캡슐화층(13)은 반도체 층 시퀀스(2)의 측면(26), 미러층(6)의 측면(16) 및, 반도체 칩(1)의 측면(15)을 향한, 전기 절연층(9)의 측면(19)을 커버한다.

Description

광전 반도체 칩{OPTOELECTRONIC SEMICONDUCTOR CHIP}
본 발명은 광전 반도체 칩에 관한 것이다.
본 출원은 독일 특허 출원 10 2011 016 302.6의 우선권을 주장하며, 이의 개시 내용은 본문에서 참조로 포함된다.
간행물 WO 2009/106069 A1호에 광전 반도체 칩이 공지되어 있고, 상기 반도체 칩에서 제 1 및 제 2 전기 콘택층이 반도체 층 시퀀스와 캐리어 기판 사이에 배치된다. 제 1 및 제 2 전기 콘택층은 전기 절연층에 의해 서로 전기 절연된다. 이러한 반도체 칩에서, 활성 영역으로부터 캐리어 기판의 방향으로 방출되는 복사를 캐리어 기판에 대향 배치된 복사 디커플링 면을 향해 편향하기 위해, 미러층은 반도체 층 시퀀스의 캐리어 기판을 향한 측면에 인접한다.
이러한 반도체 칩의 경우에, 습기가 반도체 칩의 가장자리로부터 전기 절연층을 통해 미러층의 영역 내로 이동되는 위험이 있고, 이는 미러층의 열화 및 복사 효율의 감소를 야기할 수 있다.
본 발명의 과제는 습기의 침투로부터 미러층이 효과적으로 보호되는 동시에 비교적 낮은 제조 비용으로 반도체 칩의 효율적인 전기 접촉이 달성되는 개선된 광전 반도체 칩을 제공하는 것이다.
상기 과제는 청구범위 제 1 항의 특징을 포함하는 광전 반도체 칩에 의해 해결된다. 본 발명의 바람직한 실시예 및 개선예는 종속 청구항의 대상이다.
실시예에 따라 광전 반도체 칩은 제 1 전도형의 제 1 반도체 영역, 제 2 전도형의 제 2 반도체 영역 및, 제 1 반도체 영역과 제 2 반도체 영역 사이에 배치된 활성 영역을 포함하는 반도체 층 시퀀스를 포함한다.
또한, 광전 반도체 칩은 캐리어 기판을 포함하고, 이 경우 반도체 층 시퀀스는 캐리어 기판을 향한 제 1 메인 면과 대향 배치된 제 2 메인 면을 포함한다. 제 1 전기 콘택층과 제 2 콘택층은 적어도 부분적으로 캐리어 기판과 반도체 층 시퀀스의 제 1 메인 면 사이에 배치되고, 이 경우 제 2 전기 콘택층은 제 1 반도체 영역과 활성 영역 내의 관통구를 통해 제 2 반도체 영역 내로 안내된다. 제 1 및 제 2 전기 콘택층은 전기 절연층에 의해 서로 절연된다.
반도체 층 시퀀스와 캐리어 기판 사이에 미러층이 배치된다. 미러층은 특히 반도체 층 시퀀스의 제 1 메인 면에 인접할 수 있다. 미러층에 의해 바람직하게 활성 영역으로부터 캐리어 기판의 방향으로 방출된 복사가 복사 디커플링 면으로서 이용되는 반도체 층 시퀀스의 제 2 메인 면으로 반사된다. 미러층은 특히 제 1 전기 콘택층의 부분 영역 및 전기 절연층의 부분 영역에 인접하고, 이 경우 캐리어 기판을 향한 미러층의 경계면은 제 1 전기 콘택층에 의해 커버된다.
광전 반도체 칩은 투명한 캡슐화층을 포함하고, 상기 캡슐화층은 반도체 층 시퀀스의 측면과 미러층의 측면을 커버한다. 또한, 투명한 캡슐화층은 반도체 칩의 측면을 향한, 전기 절연층의 측면도 커버한다.
투명한 캡슐화층이 반도체 층 시퀀스와 미러층의 측면을 커버함으로써, 미러층은 습기의 침투로부터 보호된다. 투명한 캡슐화층의 이러한 보호 작용은, 투명한 캡슐화층이 반도체 칩의 측면을 향한 전기 절연층의 측면도 커버함으로써 더욱 개선된다. 이로 인해 특히 전기 절연층 내로 습기의 침투가 저지되고, 따라서 습기가 전기 절연층을 통해 미러층까지 퍼지는 위험이 방지된다.
바람직하게 전기 절연층은 어떠한 지점에서도 광전 반도체 칩의 주변 매개물에 인접하지 않는다. 따라서 바람직하게, 습기가 외부에서 전기 절연 층 내로 침투하지 않고, 반도체 칩의 층 시스템 내에서 확산될 수 없는 것이 보장된다.
투명한 캡슐화층은 바람직하게 예를 들어 Al2O3와 같은 알루미늄 산화물 또는 예를 들어 SiO2와 같은 실리콘 산화물을 포함하거나 또는 이러한 것으로 이루어진다.
특히 바람직하게 투명한 캡슐화층은 ALD 층, 즉 원자층 증착법(ALD - Atomic Layer Deposition)에 의해 제조된 층을 포함한다. 다른 바람직한 실시예에서 투명한 캡슐화층은 스핀 온 글래스(spin on glass)를 포함한다. ALD 층 또는 스핀 온 글래스는 바람직하게 저결함 밀도를 특징으로 하고, 습기 침투에 대해 양호한 보호를 제공한다. 또한, ALD에 의해 또는 스핀 온 글래스로서 투명한 캡슐화층의 제공은, 투명한 캡슐화층이 작은 간극 내로 삽입될 수 있는 장점을 갖는다.
미러층이 반도체 층 시퀀스보다 작은 가로방향 길이를 갖고 투명한 캡슐화층의 부분 영역이 반도체 층 시퀀스 아래로 연장되는 경우에 특히 바람직하다. 이로 인해 산화 및/또는 습기의 침투로부터 미러층의 양호한 보호가 달성된다. 바람직하게 반도체 층 시퀀스는 모든 측면에서 미러층 위로 돌출부를 갖는다. 미러층의 측면에 바람직하게 반도체 층 시퀀스와 캐리어 기판 위에 제공된 층 시퀀스 사이에 형성된 간극이 인접한다. 상기 간극은 바람직하게 투명한 캡슐화층에 의해 채워진다.
바람직한 실시예에서, 특히 복사 방출면으로서 이용되는 반도체 칩의 제 2 메인 면은 투명한 캡슐화층에 의해 커버된다.
반도체 층 시퀀스는 바람직하게 완전히, 즉 측면을 포함해서 투명한 캡슐화층에 의해 커버된다.
바람직한 실시예에서, 반도체 층 시퀀스는 메사 구조(mesa structure)를 갖고, 이 경우 제 1 및 제 2 전기 콘택층은 메사 구조 옆에 측면으로 배치된 반도체 칩의 영역 내에까지 연장된다.
투명한 캡슐화층은 바람직하게 메사 구조 옆에 개구를 갖고, 상기 개구 내에 제 1 전기 콘택층을 위한 접속 콘택이 배치된다. 접속 콘택은 이러한 경우에 바람직하게 반도체 층 시퀀스 옆에 배치되고, 따라서 특히 복사 방출면으로서 작용하는 반도체 층 시퀀스의 제 2 메인 면은 접속 콘택을 포함하지 않는다. 이는, 복사 방출면이 접속 콘택에 의해 가려지지 않고, 따라서 반도체 칩의 효율이 증가하는 장점을 제공한다. 접속 콘택은 바람직하게 반도체 칩의 중앙에서 벗어나서, 특히 반도체 칩의 모서리에 배치된다.
제 1 전기 콘택층은 바람직하게 한편으로는 반도체 칩의 전기 콘택을 위해 이용되고, 다른 한편으로는 미러층을 부식으로부터 보호하기 위해 이용된다. 특히, 캐리어 기판을 향한 미러층의 경계면의 적어도 일부는 제 1 전기 콘택층에 의해 커버된다.
제 1 전기 콘택층은 바람직하게 금, 티타늄, 크롬, 백금, 티타늄 질화물, 티타늄 텅스텐 질화물 또는 니켈을 포함하거나 또는 이것으로 이루어진다. 이러한 물질들은 바람직하게 한편으로는 양호한 전기 전도성 및 다른 한편으로는 확산 배리어로서 적합성을 특징으로 한다. 제 1 전기 콘택층은 다수의 부분층들을 포함하고, 상기 부분층들은 바람직하게 각각 상기 물질들 중 적어도 하나의 물질을 포함한다.
미러층은 바람직하게 은, 알루미늄 또는 은- 또는 알루미늄 합금을 포함하거나, 또는 이것으로 이루어진다. 은과 알루미늄은 가시광 스펙트럼 범위에서 높은 반사를 특징으로 한다. 또한, 상기 물질들은 양호한 전기 전도성을 갖고, 낮은 콘택 저항을 갖는 금속-반도체 콘택을 형성한다. 이는, 미러층이 바람직하게 반도체 층 시퀀스에 인접하고, 이로써 제 1 반도체 영역을 제 1 전기 콘택층에 도전 접속시키기 때문에 바람직하다.
제 2 전기 콘택층은 미러층처럼 바람직하게 은, 알루미늄 또는 은- 또는 알루미늄 합금을 포함하거나 또는 이것으로 이루어진다. 가시광 스펙트럼 범위에서 높은 반사 및 양호한 전기 전도성은 제 2 전기 콘택층 위해 바람직한데, 그 이유는 제 2 전기 콘택층도 적어도 부분적으로 반도체 층 시퀀스에 인접하고, 이로써 제 2 반도체 영역과 전기 접촉하기 때문이다.
제 1 전기 콘택층과 제 2 전기 콘택층을 서로 절연하는 전기 절연층은 바람직하게 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 알루미늄 산화물을 포함한다.
바람직한 실시예에서, 제 1 반도체 영역은 p-형 반도체 영역이고, 제 2 반도체 영역은 n-형 반도체 영역이다. 미러층은 이 실시예에서 p-형 반도체 영역에 인접하고, 제 2 전기 콘택층은 n-형 반도체 영역 내의 관통구를 통과한다. p-형 반도체 영역은 캐리어 기판을 향하고, n-형 반도체 영역은 복사 방출면으로서 이용되는 반도체 층 시퀀스의 제 2 메인 면을 향한다.
다른 바람직한 실시예에서, 광전 반도체 칩의 반도체 층 시퀀스는 성장 기판을 포함하지 않는다. 이러한 경우에 반도체 칩은 소위 박막 발광 다이오드 칩이고, 상기 박막 발광 다이오드 칩에서 반도체 층 시퀀스의 에피텍셜 성장을 위해 이용되는 성장 기판은 반도체 층 시퀀스와 캐리어 기판의 연결 후에 제거되었다.
반도체 칩은 바람직하게 땜납층에 의해 캐리어 기판에 연결된다. 특히 반도체 칩은 원래의 성장 기판에 대향 배치된 측면에서 캐리어 기판에 연결될 수 있다.
본 발명은 하기에서 실시예를 참고로 도 1 및 도 2와 관련해서 설명된다.
도 1은 실시예에 따른 광전 반도체 칩의 개략적인 횡단면도.
도 2a 내지 도 2o는 도 1에 도시된 광전 반도체 칩의 제조 방법을 중간 단계를 참고로 도시한 개략도.
동일하거나 또는 동일한 작용을 하는 구성 부분들에는 도면에서 각각 동일한 도면부호가 제공된다. 도시된 구성 부분 및 구성 부분들의 상호 크기 비율은 축척에 맞는 것으로 볼 수 없다.
도 1에서 개략적인 횡단면도에 도시된 광전 반도체 칩(1)은 제 1 전도형의 제 1 반도체 영역(3)과 제 2 전도형의 제 2 반도체 영역(5)을 포함하는 반도체 층 시퀀스(2)를 포함한다. 바람직하게 제 1 반도체 영역(3)은 p-형 반도체 영역이고, 제 2 반도체 영역(5)은 n-형 반도체 영역이다. 제 1 반도체 영역(3)과 제 2 반도체 영역(5) 사이에 활성 영역(4)이 배치된다.
광전 반도체 칩(1)의 활성 영역(4)은 특히 복사의 방출에 적합한 활성 영역일 수 있다. 이러한 경우에 광전 반도체 칩(1)은 발광 다이오드, 특히 LED이다. 대안으로서, 활성 영역(4)이 복사 검출 층인 것이 고려될 수도 있고, 이러한 경우에 광전 반도체 칩(1)은 검출 소자이다. 활성 영역(4)은 예를 들어 pn-접합부로서, 이중 헤테로 구조로서, 단독 양자 우물 구조로서 또는 다중 양자 우물 구조로서 형성될 수 있다.
반도체 칩(1)의 반도체 층 시퀀스(2)는 바람직하게 III-V족 화합물 반도체 물질, 특히 비화물-, 질화물- 또는 인화물계 화합물 반도체 물질에 기초한다. 예를 들어 반도체 층 시퀀스(2)는 0 ≤ x ≤ 1, 0 ≤ y ≤ 1이고, x + y ≤ 1인, InxAlyGa1-x-yN, InxAlyGa1 -x- yP 또는 InxAlyGa1 -x- yAs을 포함할 수 있다. 이 경우 III-V 족 화합물 반도체 물질은 반드시 상기 식들 중 하나에 따른 수학적으로 정확한 조성을 포함하지 않아도 된다. 오히려 상기 물질은 하나 이상의 도펀트 및 추가 성분을 포함할 수 있고, 이들은 상기 물질의 물리적 특성을 실질적으로 변경시키지 않는다. 결정 격자의 주요 성분들이 부분적으로 소량의 다른 성분으로 대체될 수 있더라도, 편의상 상기 식들은 결정 격자의 주요 성분만을 포함한다.
특히 금속 또는 금속 합금으로 이루어진 땜납층일 수 있는, 반도체 칩(1)의 연결층(21)은 캐리어 기판(10)에 연결된다.
전기 접촉을 위해 반도체 칩(1)은 제 1 전기 콘택층(7)과 제 2 전기 콘택층(8)을 포함한다. 제 1 전기 콘택층(7)은 제 1 반도체 영역(3)에 도전 접속되고, 제 2 전기 콘택층(8)은 제 2 반도체 영역(5)에 도전 접속된다.
제 1 전기 콘택층(7)과 제 2 전기 콘택층(8)은 적어도 부분적으로 캐리어 기판(10)을 향한 반도체 층 시퀀스(2)의 제 1 메인 면(11)과 캐리어 기판(10) 사이에 배치된다. 제 1 전기 콘택층(7)과 제 2 전기 콘택층(8)은 전기 절연층(9)에 의해 서로 전기 절연된다. 전기 절연층(9)은 바람직하게 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물을 포함하거나 또는 이것으로 이루어진다. 대안으로서 전기 절연층(9)은 다른 산화물 또는 질화물을 포함할 수 있다.
캐리어 기판(10)에 대향 배치된 반도체 층 시퀀스(2)의 제 2 메인 면(12)은 광전 반도체 칩(1)의 복사 디커플링 면으로서 이용되고, 바람직하게 전기 콘택층들을 포함하지 않는다. 복사 디커플링을 개선하기 위해, 제 2 메인 면(12)은 디커플링 구조(23) 또는 러프닝을 포함할 수 있다.
광전 반도체 칩(1)의 복사 효율을 개선하기 위해, 반도체 층 시퀀스(2)와 캐리어 기판(10) 사이에 미러층(6)이 배치된다. 미러층(6)은 캐리어 기판(10)을 향한 제 1 반도체 영역(3)의 측면 아래에 배치되고, 특히 반도체 층 시퀀스(2)의 제 1 메인 면(11)에 인접한다. 또한, 제 1 반도체 영역(3)과 미러층(6) 사이에 중간층, 예를 들어 얇은 접착제 층이 배치된다. 미러층(6)은 특히 은, 알루미늄 또는 은 또는 알루미늄을 포함하는 금속 합금을 포함한다. 상기 물질들은 가시광 스펙트럼 영역에서 높은 반사율과 양호한 전기 전도성을 특징으로 한다. 미러층(6)은 한편으로는 활성 영역(4)으로부터 캐리어 기판(10)의 방향으로 방출된 복사를 복사 디커플링 면(12)으로 반사하는 기능을 갖는다. 또한, 미러층(6)은 제 1 반도체 영역(3)의 전기 접촉에도 이용된다. 특히 미러층(6)은 캐리어 기판(10)을 향한 측면에서 제 1 전기 콘택층(7)에 인접하고, 따라서 제 1 전기 콘택층(7)에 도전 접속된다.
제 1 전기 콘택층(7)은 바람직하게 캐리어 기판(10)을 향한 미러층의 경계면을 커버한다. 제 1 전기 콘택층(7)은 바람직하게 금, 티타늄, 크롬, 백금, 티타늄 질화물, 티타늄 텅스텐 질화물 또는 니켈을 포함하거나 또는 이것으로 이루어진다. 상기 물질들은 전기 전도성이고 화학적으로 불활성인 것을 특징으로 한다. 이로 인해 미러층(6)이 제 1 전기 콘택층(7)에 의해 커버되는 영역 내의 미러층(6)은 바람직하게 부식으로부터 보호된다.
제 2 전기 콘택층(8)은 관통구(18)를 통해 제 2 반도체 영역(5)에 도전 접속되고, 상기 관통구는 제 1 반도체 영역(3)과 활성 영역(4)을 통해서 연장된다. 관통구(18)의 영역에서 활성 영역(4), 제 1 반도체 영역(3), 미러층(6) 및 제 1 전기 콘택층(7)은 전기 절연층(9) 또는 반도체 층 시퀀스(2)의 패시베이션된 영역(20)에 의해 제 2 전기 콘택층(8)과 절연된다.
제 2 전기 콘택층(8)은 상기 콘택층이 반도체 층 시퀀스(2)에 직접 인접하는 영역에서 바람직하게 콘택층으로 뿐만이 아니라 미러층으로도 작용하고, 상기 미러층은 복사 방출면으로서 이용되는 반도체 층 시퀀스(2)의 제 2 메인 면(12)을 향해 복사를 반사한다. 따라서, 제 2 전기 콘택층(8)은 바람직하게 높은 반사율을 갖는 금속 또는 금속 합금, 특히 은, 알루미늄 또는 은 또는 알루미늄 합금을 포함한다.
반도체 칩(1)에서 반도체 층 시퀀스(2)의 측면(26)과 미러층(6)의 측면(16)은 전기 절연하는 투명한 캡슐화층(13)에 의해 커버된다. 캡슐화층(13)은 미러층(6)을 부식으로부터 보호하는 기능을 한다. 특히, 미러층(6)은 캡슐화층(13)에 의해 산화 또는 습기의 침투로부터 보호된다. 미러층(6)의 측면(16)은 바람직하게 모든 측면에서 캡슐화층(13)으로 둘러싸이므로, 미러층(6)은 어떠한 지점에서도 주변 매개물에 인접하지 않는다.
또한, 투명한 캡슐화층(13)은 제 1 콘택층(7)의 측면(17)과 반도체 칩(1)의 측면(15)을 향한 전기 절연층(9)의 측면(19)을 커버한다. 이로 인해 특히 전기 절연층(9) 내로 습기의 침투가 저지된다. 특히 바람직하게 전기 절연층(9)은 어떠한 지점에서도 반도체 칩(1)의 주변 매개물에 직접 인접하지 않는다.
투명한 캡슐화층(13)은 바람직하게 알루미늄 산화물층, 특히 Al2O3층 또는 실리콘 산화물층, 특히 SiO2층이다. 투명한 캡슐화층(13)은 바람직하게 원자층 증착에 의해 또는 스핀 온 글래스로서 증착된다. ALD에 의해 또는 스핀 온 글래스로서 증착된 이러한 실리콘 산화물층은 바람직하게 부식 및 습기의 침투에 대한 높은 내구성을 갖는다.
특히 바람직한 실시예에서 미러층(6)은 반도체 층 시퀀스(2)보다 작은 가로방향 길이를 갖고, 따라서 투명한 캡슐화층(13)의 부분 영역들은 반도체 층 시퀀스(2) 아래로 연장된다. 미러층(6)의 측면(16)은 이 실시예에서 바람직하게 반도체 층 시퀀스(2)의 측면(26)과 이격 배치된다. 반도체 층 시퀀스(2)의 측면(26)과 미러층(6)의 측면(16) 사이의 간격은 바람직하게 0. 5 ㎛ 내지 5 ㎛, 특히 바람직하게 대략 3 ㎛이다. 이로써 미러층(6)이 특히 효과적으로 보호된다. 특히 원자층 증착에 의해 투명한 캡슐화층(13)이 제조됨으로써, 투명한 캡슐화층(13)은 반도체 층 시퀀스(2)와 미러층(6) 사이의 간극을 채우도록 증착될 수 있다.
투명한 캡슐화층(13)은 바람직하게 반도체 층 시퀀스(2)의 측면(26) 및 복사 방출면으로서 이용되는 제 2 메인 면(12)도 커버한다. 즉, 반도체 층 시퀀스(2)는 바람직하게 완전히 투명한 캡슐화층(13)에 의해 커버된다. 바람직하게 투명한 캡슐화층(13)에 의해 경우에 따라서 반도체 층 시퀀스(2)의 표면에 있는 미세 균열이 폐쇄될 수 있다. 따라서 반도체 층 시퀀스(2)의 완전한 캡슐화는 반도체 칩의 장시간 안정성을 위해 바람직하다.
반도체 층 시퀀스(2)는 메사 구조를 갖고, 이 경우 제 1 전기 콘택층(7)과 제 2 전기 콘택층(8)은 메사 구조 옆에 측면으로 연장된다. 투명한 캡슐화층(13)은 메사 구조 옆에 개구를 갖고, 상기 개구에 접속 콘택(14)이 배치되고, 상기 접속 콘택은 제 1 전기 콘택층에 연결된다. 접속 콘택(14)은 특히 본딩 와이어의 접속을 위해 제공된 본딩 패드일 수 있다.
접속 콘택(14)은 바람직하게 반도체 칩(1)의 중앙에서 벗어나서, 특히 반도체 칩(1)의 모서리 영역에 배치된다.
반도체 칩(1)을 위에서 볼 때, 투명한 캡슐화층(13)을 통해 메사로서 구조화된 반도체 층 시퀀스(2)의 옆으로 바람직하게 실질적으로 제 2 전기 콘택층(8)만을 볼 수 있고, 상기 콘택층은 바람직하게 예를 들어 Ag 또는 Al과 같은 고반사 금속을 포함한다. 접속 콘택(14) 주변의 작은 영역에서만 제 1 전기 콘택층(7)의 영역을 볼 수 있고, 상기 콘택층은 예를 들어 백금처럼 저반사 물질을 포함할 수 있다.
제 2 전기 콘택층(8)은 예를 들어 반도체 칩(1)의 후면을 통해, 특히 전기 전도성 캐리어 기판(10)과 땜납층(21)을 통해 외부로부터 전기 접속될 수 있다. 땜납층(21)과 제 2 전기 콘택층(8) 사이에 배리어 층(22)이 배치될 수 있고, 상기 배리어 층은 특히 제 2 전기 콘택층(8) 내로 땜납층(21)의 부분의 확산이 저지되고, 그 반대로도 저지된다.
후속해서 도 2a 내지 도 2o에 광전 반도체 칩의 제조 방법의 실시예가 설명된다. 광전 반도체 칩의 개별 구성 부분들의 전술한 바람직한 실시예들은 하기에 설명되는 방법에 동일하게 및 그 반대로도 적용된다.
도 2a에 도시된 방법의 중간 단계에서, 제 1 반도체 영역(3), 활성 영역(4) 및 제 2 반도체 영역(5)을 포함하는 반도체 층 시퀀스(2)가 성장 기판(24) 상에서 성장되었다. 성장은 바람직하게 에피텍셜하게, 특히 MOVPE에 의해 이루어진다. 반도체 층 시퀀스(2)는 예를 들어 질화물계 반도체 물질을 포함할 수 있고, 성장 기판(24)은 사파이어 기판일 수 있다. 제 1 반도체 영역(3)은 바람직하게 p-형 반도체 영역이고, 제 2 반도체 영역(5)은 바람직하게 n-형 반도체 영역이다.
도 2b에 도시된 방법 단계에서, 산화물층(25), 예를 들어 실리콘 산화물층이 제 2 반도체 영역(5) 위에 제공되었다. 산화물층(25)은 후속하는 포토리소그래피- 및 에칭 공정 시 제 1 반도체 영역(3)의 보호에 이용된다.
도 2c에 도시된 중간 단계에서, 산화물층은 예를 들어 포토리소그래피에 의해 구조화되었다. 또한, 미러층(6)과 제 1 전기 콘택층(7)이 제공되었고, 리프트 오프(lift-off) 기술에 의해 산화물층(25)으로 커버된 영역으로부터 분리되었다. 바람직하게 미러층(6)과 제 1 전기 콘택층은 동일한 방법 단계에서 구조화된다. 미러층(6)은 특히 은, 알루미늄 또는 은 또는 알루미늄 합금을 포함한다. 제 1 전기 콘택층(7)은 미러층(6)의 표면을 커버하고, 이로써 한편으로는 제 1 반도체 영역(3)에 대한 전기 접속부를 형성하고, 다른 한편으로는 미러층(6)의 물질을 위한 캡슐화부로 이용된다. 제 1 전기 콘택층(7)은 특히 금, 티타늄, 크롬, 백금, 티타늄 질화물, 티타늄 텅스텐 질화물 또는 니켈을 포함할 수 있거나 또는 이것으로 이루어질 수 있다. 또한, 제 1 전기 콘택층(7)은 다수의 부분층들을 포함하는 것도 가능하다. 예를 들어 제 1 전기 콘택층(7)은 Ti/Pt/Au/Cr-층 시퀀스를 포함할 수 있다.
도 2d에 도시된 방법 단계에서, 먼저 제공된 산화물층은 예를 들어 완충 플루오르화 수소산을 이용한 에칭(BOE - Buffered Oxide Etch)에 의해 제거되었다.
도 2e에 도시된 중간 단계에서, p-도핑된 반도체 영역(3)은 미러층(6)과 제 1 전기 콘택층(7)에 의해 커버된 반도체 층 시퀀스(2)의 영역들 외부에 및 사이에 배치된 영역(20)에서 패시베이션되었다. 패시베이션된 영역(20)은 예를 들어 p-도핑된 반도체 물질(3)에 아르곤 이온 충격에 의해 형성될 수 있다. 바람직하게 패시베이션된 영역(20)은 활성 층(4) 내에까지 연장되므로, pn-접합부는 패시베이션된 전기 절연 영역(20)에 의해 분리된다. 영역(20)을 패시베이션 하는 대신, 대안으로서 상기 영역은 스퍼터링에 의해 제거될 수도 있다.
이러한 방식으로 제조된 구조 위에 도 2f에 도시된 중간 단계에서 전기 절연층(9)이 제공되었다. 전기 절연층(9)은 특히 실리콘 산화물층 또는 실리콘 질화물층일 수 있다.
도 2g에 도시된 중간 단계에서, 전기 절연층(9)과 반도체 층 시퀀스(2) 내에 관통구(18)가 형성되었다. 관통구(18)는 예를 들어 포토리스그래피 및 반응성 이온 에칭에 의해 제공된다. 관통구(18)는 제 1 반도체 영역(3)과 반응 층(4)의 패시베이션된 영역(20)을 통해 제 2 반도체 영역(5) 내에까지 연장된다.
도 2h에 도시된 중간 단계에서, 먼저 제조된 층 구조 전체가 제 2 전기 콘택층(8)으로 커버된다. 제 2 전기 콘택층(8)은 바람직하게 은, 알루미늄 또는 은 또는 알루미늄 합금을 포함한다. 제 2 전기 콘택층(8)은 특히 n-형 반도체 영역일 수 있는 제 2 반도체 영역(5)의 전기 접촉에 이용된다. 제 2 전기 콘택층(8)은 관통구(18)를 통해 제 2 반도체 영역(5) 내에까지 연장된다.
도 2i에 도시된 중간 단계에서, 반도체 칩은 성장 기판(24)으로부터 떨어져 있는 측면에서 땜납층(21)에 의해 캐리어 기판(10)에 연결되었다. 반도체 칩에 캐리어 기판(10)을 연결하기 전에 바람직하게 배리어 층(22)이 제 2 전기 콘택층(8) 위에 제공되므로, 바람직하게 은 또는 알루미늄을 포함하는 제 2 전기 콘택층(8)은 땜납층(21)의 구성 부분의 확산으로부터 보호될 수 있다. 땜납층(21)은 특히 AuSn을 포함할 수 있다. 배리어 층(22)은 예를 들어 TiWN을 포함할 수 있다.
캐리어 기판(10)은 바람직하게 전기 전도성 기판, 예를 들어 도핑된 실리콘 또는 게르마늄 반도체 웨이퍼이다. 대안으로서 캐리어 기판(10)은 갈바니 증착된 금속층에 의해 형성될 수도 있다.
도 2j에 도시된 중간 단계에서, 성장 기판(24)은 반도체 칩으로부터 분리되었다. 반도체 칩은 이전의 도면들과 달리 180°회전되어 도시되는데, 그 이유는 원래의 성장 기판에 대향 배치된 캐리어 기판(10)이 반도체 칩의 유일한 캐리어로서 작용하기 때문이다. 성장 기판, 특히 사파이어 기판은 예를 들어 레이저 리프트 오프 공정에 의해 반도체 층 시퀀스(2)로부터 분리될 수 있다.
성장 기판(24)으로부터 분리된 반도체 층 시퀀스(2)의 메인 면(12)에 도 2k에 도시된 중간 단계에서, 예를 들어 KOH 에칭에 의해 디커플링 구조(23)가 제공된다. 이는, 완성된 광전 반도체 칩에서 반도체 층 시퀀스(2)의 제 2 메인 면(12)이 복사 디커플링 면으로서 이용되기 때문에 바람직하다.
도 2l에 도시된 중간 단계에서, 반도체 층 시퀀스(2)에 메사 구조가 제공되었다. 반도체 층 시퀀스(2)는 이를 위해 반도체 칩의 가장자리 영역에서 완전히 제거되었으므로, 소정의 형태와 크기를 갖는 반도체 층 시퀀스(2)가 제조될 수 있다. 구조화는 바람직하게 포토리소그래피에 의해 이루어지고, 이 경우 에천트(etchant)로서 예를 들어 H3PO4가 이용될 수 있고, 마스크로서 SiO2가 이용될 수 있다. 특히 반도체 층 시퀀스(2)는, 반도체 층 시퀀스(2) 옆으로 미러층(6)과 전기 절연층(9)의 일부가 노출되도록 제거되었다. 메사 구조를 갖는 반도체 층 시퀀스(2)는 경사진 측면 에지(26)를 가질 수 있다. 제 1 전기 콘택층(7)과 제 2 전기 콘택층(8)은 반도체 칩의 메사 구조 옆의 측면에 있는 영역 내에까지 연장된다.
도 2m에 도시된 방법 단계에서, 미러층(6)의 일부는 미러층(6)의 선택적인 에칭에 적합한 에천트에 의해 제거되었다. 이 경우 반도체 층 시퀀스(2)와 전기 절연층(9)은 에칭마스크로서 작용한다. 반도체 층 시퀀스는 에칭 공정 시 바람직하게 언더 에칭되므로, 반도체 층 시퀀스(2)와 제 1 전기 콘택층(7) 사이에 간극이 형성된다. 미러층(6)은 인접하는 반도체 층 시퀀스(2)보다 작은 가로방향 길이를 갖는다. 특히 미러층(6)의 측면 에지(16)는 반도체 층 시퀀스(2)의 측면 에지(26)에 대해 간격을 갖는다. 간격은 바람직하게 0.5 ㎛ 내지 5 ㎛이다.
도 2n에 도시된 중간 단계에서, 제 1 전기 콘택층(7)에 의해 커버되지 않은 전기 절연층(9)의 영역이 제거되었다. 이는 예를 들어 완충 플루오르화 수소산을 이용한 에칭에 의해 이루어질 수 있다. 이로 인해 특히, 전기 절연층(9)은 더 이상 반도체 칩의 측면(15)까지 연장되지 않는다. 에칭 공정에 의해 먼저 전기 절연층(9)으로 커버된 제 1 전기 콘택층(7)의 측면(17)이 노출된다. 또한, 제 1 전기 콘택층(7) 아래에 전기 절연층(9)의 노출된 측면(19)이 형성된다. 제 1 전기 콘택층(7)은 이 경우 바람직하게 부분적으로 언더 에칭되므로, 전기 절연층(9)의 측면(19)은 제 1 전기 콘택층(7)의 측면(17)으로부터 가로 방향으로 이격된다.
이러한 방식으로 제조된 층 구조 위에, 도 2o에 도시된 중간 단계에서 전기 절연 투명한 캡슐화층(13)이 제공되었다. 투명한 캡슐화층(13)은 바람직하게 Al2O3 또는 SiO2를 포함하거나 또는 이것으로 이루어진다. 투명한 캡슐화층(13)은 바람직하게 적어도 부분적으로 원자층 증착(ALD - Atomic Layer Deposition)에 의해 제조된다. 대안으로서 투명한 캡슐화층(13)은 적어도 부분적으로 스핀 온 글래스로서 제공될 수 있다. 층 증착을 위한 이러한 방법에 의해 바람직하게 특히 순수한 치밀층이 증착될 수 있다. 또한, 이러한 방법은 바람직하게 작은 간극에서도 층 증착이 가능한 장점을 제공한다. 특히 투명한 캡슐화층(13)은, 미러층(6)의 측면(16) 및 전기 절연층(9)의 측면(19)에 인접하는 간극을 완전히 채우도록 증착된다.
층 구조에 형성된 공동부를 채우기 위해, 우선 투명한 캡슐화층(13)의 제 1 부분층이 원자층 증착에 의해 또는 스핀 온 글래스로서 제공될 수 있다. 이러한 방식으로 제조된 제 1 부분층은 후속해서 예를 들어 CVD에 의해 제공된 제 2 부분층에 의해 보강될 수 있다. 투명한 캡슐화층(13)은 반도체 층 시퀀스(2)를 바람직하게 완전히, 즉 측면(26) 및 복사 방출면으로서 이용되는 제 2 메인 면(12)을 커버한다. 투명한 캡슐화층(13)은 경우에 따라서 반도체 층 시퀀스(2)의 표면에 있는 미세 균열이 폐쇄될 수 있으므로, 부식 또는 습기의 침투 위험이 방지되는 것이 밝혀졌다.
도 1에 도시된 광전 반도체 칩(1)을 완성하기 위해, 후속해서 메사로 구조화된 반도체 층 시퀀스(2) 옆으로 투명한 캡슐화층(13) 내에 개구가 형성되고, 상기 개구에서 제 1 전기 콘택층(7)이 노출된다. 개구의 제조는 예를 들어 포토리소그래피 및 반응성 이온 에칭에 의해 이루어진다. 상기 개구 내에 접속 콘택(14)이 제공된다. 접속 콘택(14)은 예를 들어 금 및/또는 백금을 포함할 수 있다. 접속 콘택(14)은 특히 본딩 패드일 수 있고, 상기 본딩 패드는 본딩 와이어의 접속을 위해 제공된다. 접속 콘택(14)은 바람직하게 반도체 칩(1)의 중앙에서 벗어나서, 특히 반도체 칩(1)의 모서리 영역에 배치된다. 반도체 칩(1)을 위한 다른 전기 접속부는 바람직하게 전기 전도성 캐리어 기판(10)의 후면에 제공될 수 있으므로, 이로써 제 2 전기 콘택층(8)이 전기 접속될 수 있다.
이러한 방식으로, 광전 반도체 칩의 도 1에 도시된 실시예가 이루어졌다. 제조 방법은 특히, 4개의 포토리소그래피 단계만을 필요로 하는 것을 특징으로 하므로, 반도체 칩의 복잡한 캡슐화에도 불구하고 제조 비용은 비교적 적게 든다.
본 발명은 실시예를 참고로 한 설명에 의해 제한되지 않는다. 오히려 청구범위에 포함된 특징들의 모든 조합을 포함하는 모든 새로운 특징 및 특징들의 모든 조합이 실시예 또는 청구범위에 명시적으로 제시되지 않더라도, 본 발명은 이러한 특징들 및 특징들의 모든 조합을 포함한다.
1 반도체 칩
2 반도체 층 시퀀스
3 제 1 반도체 영역
4 활성 영역
5 제 2 반도체 영역
7 제 1 전기 콘택층
8 제 2 전기 콘택층
9 전기 절연층
10 캐리어 기판
11 제 1 메인 면
12 제 2 메인면
13 캡슐화층
14 접속 콘택
18 관통구

Claims (15)

  1. 광전 반도체 칩(1)으로서,
    - 반도체 층 시퀀스(2),
    - 캐리어 기판(10),
    - 제 1 전기 콘택층(7)과 제 2 전기 콘택층(8),
    - 전기 절연층(9),
    - 미러층(6) 및,
    - 투명한 캡슐화층(13)을 포함하고,
    상기 반도체 층 시퀀스(2)는 제 1 도전형의 제 1 반도체 영역(3), 제 2 도전형의 제 2 반도체 영역(5) 및, 상기 제 1 반도체 영역(3)과 상기 제 2 반도체 영역(5) 사이에 배치된 활성 영역(4)을 포함하고,
    상기 반도체 층 시퀀스(2)는 상기 캐리어 기판(10)을 향한 제 1 메인 면(11)과, 대향 배치된 제 2 메인 면(12)을 포함하고,
    상기 제 1 전기 콘택층(7)과 제 2 전기 콘택층(8)은 상기 캐리어 기판(10)과 상기 반도체 층 시퀀스(2)의 상기 제 1 메인 면(11) 사이에서 적어도 부분적으로 배치되고, 상기 제 2 전기 콘택층(8)은 상기 제 1 반도체 영역(3)과 상기 활성 영역(4) 내의 관통구(perforation)(18)를 통해 상기 제 2 반도체 영역(5) 내로 이어지고,
    상기 전기 절연층(9)은 상기 제 1 전기 콘택층(7)과 제 2 전기 콘택층(8)을 서로 전기 절연하고,
    상기 미러층(6)은 상기 반도체 층 시퀀스(2)와 상기 캐리어 기판(10) 사이에 배치되고,
    상기 투명한 캡슐화층(13)은 상기 반도체 층 시퀀스(2)의 측면(26), 상기 미러층(6)의 측면(16) 및, 상기 반도체 칩(1)의 측면(15)을 향하는 상기 전기 절연층(9)의 측면(19)을 커버하고,
    상기 미러층의 측면은 모든 측면에서 상기 캡슐화층에 의해 둘러싸이고,
    상기 반도체 층 시퀀스는 상기 투명한 캡슐화층에 의해 완전히 커버되는 것인, 광전 반도체 칩.
  2. 제 1 항에 있어서, 상기 전기 절연층(9)은 어떠한 지점에서도 상기 광전 반도체 칩(1)의 주변 매개물에 인접하지 않는 것인, 광전 반도체 칩.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 투명한 캡슐화층(13)은 알루미늄 산화물 또는 실리콘 산화물을 포함하거나, 알루미늄 산화물과 실리콘 산화물로 이루어지는 것인, 광전 반도체 칩.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 투명한 캡슐화층(13)은 ALD 층을 포함하는 것인, 광전 반도체 칩.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 투명한 캡슐화층(13)은 스핀 온 글래스(spin-on glass)를 포함하는 것인, 광전 반도체 칩.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 미러층(6)은 상기 반도체 층 시퀀스(2)보다 작은 측면 크기(lateral extent)를 갖고, 상기 투명한 캡슐화층(13)의 일부 영역은 상기 반도체 층 시퀀스(2) 아래로 연장되는 것인, 광전 반도체 칩.
  7. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 메인 면(12)은 상기 투명한 캡슐화층(13)에 의해 커버되는 것인, 광전 반도체 칩.
  8. 제 1 항 또는 제 2 항에 있어서, 상기 반도체 층 시퀀스(2)는 메사(mesa) 구조를 갖고, 상기 제 1 전기 콘택층(7)과 제 2 전기 콘택층(8)은 상기 메사 구조 옆에 측면으로(laterally) 배치된 영역 내로 직접 연장되는 것인, 광전 반도체 칩.
  9. 제 8 항에 있어서, 상기 투명한 캡슐화층(13)은 상기 메사 구조 옆에 개구를 갖고, 상기 개구 내에 상기 제 1 전기 콘택층(7)을 위한 접속 콘택(14)이 배치되는 것인, 광전 반도체 칩.
  10. 제 9 항에 있어서, 상기 접속 콘택(14)은 상기 반도체 칩(1)의 중앙에서 벗어나서 배치되는 것인, 광전 반도체 칩.
  11. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 전기 콘택층(7)은 금, 티타늄, 크롬, 백금, 티타늄 질화물, 티타늄 텅스텐 질화물 또는 니켈을 포함하는 것인, 광전 반도체 칩.
  12. 제 1 항 또는 제 2 항에 있어서, 상기 미러층(6)은 은, 알루미늄 또는 은 합금 또는 알루미늄 합금을 포함하는 것인, 광전 반도체 칩.
  13. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 전기 콘택층(8)은 은, 알루미늄 또는 은 합금 또는 알루미늄 합금을 포함하는 것인, 광전 반도체 칩.
  14. 제 1 항 또는 제 2 항에 있어서, 상기 전기 절연층(9)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(oxynitride) 또는 알루미늄 산화물을 포함하는 것인, 광전 반도체 칩.
  15. 삭제
KR1020137029456A 2011-04-07 2012-03-15 광전 반도체 칩 KR101842741B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102011016302.6 2011-04-07
DE102011016302A DE102011016302A1 (de) 2011-04-07 2011-04-07 Optoelektronischer Halbleiterchip
PCT/EP2012/054601 WO2012136460A1 (de) 2011-04-07 2012-03-15 Optoelektronischer halbleiterchip

Publications (2)

Publication Number Publication Date
KR20140021652A KR20140021652A (ko) 2014-02-20
KR101842741B1 true KR101842741B1 (ko) 2018-03-27

Family

ID=45833427

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137029456A KR101842741B1 (ko) 2011-04-07 2012-03-15 광전 반도체 칩

Country Status (8)

Country Link
US (1) US9741912B2 (ko)
EP (1) EP2695207B1 (ko)
JP (1) JP5883118B2 (ko)
KR (1) KR101842741B1 (ko)
CN (1) CN103477452B (ko)
DE (1) DE102011016302A1 (ko)
TW (1) TWI499090B (ko)
WO (1) WO2012136460A1 (ko)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011015821B4 (de) * 2011-04-01 2023-04-20 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterchip
JP6135213B2 (ja) * 2012-04-18 2017-05-31 日亜化学工業株式会社 半導体発光素子
DE102012110775A1 (de) * 2012-11-09 2014-05-15 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
KR102008328B1 (ko) * 2013-02-15 2019-08-07 엘지이노텍 주식회사 발광소자, 발광소자 패키지 및 라이트 유닛
KR102065437B1 (ko) * 2013-02-27 2020-01-13 엘지이노텍 주식회사 발광소자, 발광소자 패키지 및 라이트 유닛
KR102008313B1 (ko) * 2013-02-14 2019-08-07 엘지이노텍 주식회사 발광소자, 발광소자 패키지 및 라이트 유닛
KR102065398B1 (ko) * 2013-02-27 2020-01-13 엘지이노텍 주식회사 발광소자, 발광소자 패키지 및 라이트 유닛
EP2755245A3 (en) 2013-01-14 2016-05-04 LG Innotek Co., Ltd. Light emitting device
DE102013100818B4 (de) 2013-01-28 2023-07-27 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
DE102013103079A1 (de) * 2013-03-26 2014-10-02 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
KR102053408B1 (ko) * 2013-07-11 2019-12-06 엘지이노텍 주식회사 발광 소자
DE102013107531A1 (de) * 2013-07-16 2015-01-22 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip
DE102014101896A1 (de) * 2014-02-14 2015-08-20 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils sowie optoelektronisches Halbleiterbauteil
JP6185415B2 (ja) * 2014-03-27 2017-08-23 株式会社東芝 半導体発光装置
DE102014107123A1 (de) * 2014-05-20 2015-11-26 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips sowie optoelektronischer Halbleiterchip
US10797188B2 (en) * 2014-05-24 2020-10-06 Hiphoton Co., Ltd Optical semiconductor structure for emitting light through aperture
DE102014108373A1 (de) * 2014-06-13 2015-12-17 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip
DE102014111482A1 (de) * 2014-08-12 2016-02-18 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zu dessen Herstellung
JP6912738B2 (ja) * 2014-12-26 2021-08-04 日亜化学工業株式会社 発光装置
CN104674162B (zh) 2015-01-29 2018-06-12 京东方科技集团股份有限公司 一种掩膜板、oled器件封装方法及oled器件
KR102350784B1 (ko) * 2015-04-07 2022-01-13 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 자외선 발광소자 및 조명시스템
DE102015114590B4 (de) * 2015-09-01 2020-01-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Bauteils
KR102460072B1 (ko) 2015-09-10 2022-10-31 삼성전자주식회사 반도체 발광 소자
DE102015116495A1 (de) * 2015-09-29 2017-03-30 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zum Herstellen eines optoelektronischen Halbleiterchips
DE102015118041A1 (de) * 2015-10-22 2017-04-27 Osram Opto Semiconductors Gmbh Leuchtdiodenchip und Verfahren zur Herstellung eines Leuchtdiodenchips
DE102016106831A1 (de) * 2016-04-13 2017-10-19 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip
DE102016106928A1 (de) * 2016-04-14 2017-10-19 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
JP6645486B2 (ja) * 2017-02-13 2020-02-14 日亜化学工業株式会社 発光装置およびその製造方法
US11177417B2 (en) * 2017-02-13 2021-11-16 Nichia Corporation Light emitting device including phosphor layer with protrusions and recesses and method for manufacturing same
KR102413330B1 (ko) * 2017-09-12 2022-06-27 엘지전자 주식회사 반도체 발광소자를 이용한 디스플레이 장치
DE102018119688A1 (de) * 2018-08-14 2020-02-20 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement mit einem ersten Kontaktelement, welches einen ersten und einen zweiten Abschnitt aufweist sowie Verfahren zur Herstellung des optoelektronischen Halbleiterbauelements
FR3090200B1 (fr) * 2018-12-13 2021-01-15 Commissariat Energie Atomique Procede de realisation d’un dispositif a diodes photo-emettrices et/ou photo-receptrices et a grille de collimation auto-alignee
JP7312056B2 (ja) * 2019-01-07 2023-07-20 日機装株式会社 半導体発光素子および半導体発光素子の製造方法
JP7307385B2 (ja) * 2019-07-17 2023-07-12 日亜化学工業株式会社 発光装置
DE102020104372A1 (de) * 2020-01-15 2021-07-15 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterchip

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110284822A1 (en) 2010-05-18 2011-11-24 Seoul Semiconductor Co., Ltd. Light emitting diode chip having wavelength converting layer and method of fabricating the same, and package having the light emitting diode chip and method of fabricating the same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6744196B1 (en) * 2002-12-11 2004-06-01 Oriol, Inc. Thin film LED
US20070295968A1 (en) * 2006-06-27 2007-12-27 Kheng Leng Tan Electroluminescent device with high refractive index and UV-resistant encapsulant
GB2447091B8 (en) 2007-03-02 2010-01-13 Photonstar Led Ltd Vertical light emitting diodes
DE102007022947B4 (de) * 2007-04-26 2022-05-05 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterkörper und Verfahren zur Herstellung eines solchen
JP2009076896A (ja) * 2007-08-31 2009-04-09 Panasonic Corp 半導体発光素子
WO2009061704A2 (en) 2007-11-06 2009-05-14 Hcf Partners, L.P. Atomic layer deposition encapsulation
US9634191B2 (en) 2007-11-14 2017-04-25 Cree, Inc. Wire bond free wafer level LED
DE102008011848A1 (de) 2008-02-29 2009-09-03 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterkörper und Verfahren zur Herstellung eines solchen
DE102008032318A1 (de) 2008-03-31 2009-10-01 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines solchen
DE102008022942A1 (de) 2008-05-09 2009-11-12 Osram Opto Semiconductors Gmbh Strahlungsemittierender Halbleiterchip
DE102008030584A1 (de) * 2008-06-27 2009-12-31 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Bauelementes und optoelektronisches Bauelement
DE102009022966A1 (de) * 2009-05-28 2010-12-02 Osram Opto Semiconductors Gmbh Oberflächenmontierbarer optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines oberflächenmontierbaren optoelektronischen Halbleiterchips
DE102009033686A1 (de) 2009-07-17 2011-01-20 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauteil und Verfahren zur Herstellung eines anorganischen optoelektronischen Halbleiterbauteils
KR100986570B1 (ko) 2009-08-31 2010-10-07 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
JP5304563B2 (ja) * 2009-09-15 2013-10-02 豊田合成株式会社 Ｉｉｉ族窒化物半導体発光素子
KR101106151B1 (ko) 2009-12-31 2012-01-20 서울옵토디바이스주식회사 발광 소자 및 그것을 제조하는 방법
KR100986560B1 (ko) * 2010-02-11 2010-10-07 엘지이노텍 주식회사 발광소자 및 그 제조방법
DE102010024079A1 (de) * 2010-06-17 2011-12-22 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
DE102010044986A1 (de) 2010-09-10 2012-03-15 Osram Opto Semiconductors Gmbh Leuchtdiodenchip und Verfahren zur Herstellung eines Leuchtdiodenchips
EP2442374B1 (en) * 2010-10-12 2016-09-21 LG Innotek Co., Ltd. Light emitting device
KR101868537B1 (ko) * 2011-11-07 2018-06-19 엘지이노텍 주식회사 발광소자 및 이를 포함하는 발광 소자 패키지
US9196807B2 (en) * 2012-10-24 2015-11-24 Nichia Corporation Light emitting element
US9190270B2 (en) * 2013-06-04 2015-11-17 Samsung Electronics Co., Ltd. Low-defect semiconductor device and method of manufacturing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110284822A1 (en) 2010-05-18 2011-11-24 Seoul Semiconductor Co., Ltd. Light emitting diode chip having wavelength converting layer and method of fabricating the same, and package having the light emitting diode chip and method of fabricating the same

Also Published As

Publication number Publication date
WO2012136460A1 (de) 2012-10-11
JP5883118B2 (ja) 2016-03-09
US20140061702A1 (en) 2014-03-06
US9741912B2 (en) 2017-08-22
JP2014513420A (ja) 2014-05-29
TWI499090B (zh) 2015-09-01
TW201244176A (en) 2012-11-01
CN103477452A (zh) 2013-12-25
CN103477452B (zh) 2016-06-29
KR20140021652A (ko) 2014-02-20
EP2695207A1 (de) 2014-02-12
DE102011016302A1 (de) 2012-10-11
EP2695207B1 (de) 2019-08-07

Similar Documents

Publication Publication Date Title
KR101842741B1 (ko) 광전 반도체 칩
KR101857426B1 (ko) 광전자 반도체칩의 제조 방법 및 광전자 반도체칩
KR101623986B1 (ko) 광전 소자，및 복수 개의 광전 소자들의 제조 방법
JP5952922B2 (ja) オプトエレクトロニクス半導体チップ
JP4929924B2 (ja) 半導体発光素子、その製造方法、及び複合半導体装置
US8866175B2 (en) Optoelectronic semiconductor chip
US6794684B2 (en) Reflective ohmic contacts for silicon carbide including a layer consisting essentially of nickel, methods of fabricating same, and light emitting devices including the same
JP5686900B2 (ja) 発光ダイオードチップおよびその製造方法
KR101549764B1 (ko) 광전 반도체 칩 및 광전 반도체 칩을 제조하기 위한 방법
EP1968124A1 (en) Semiconductor light emitting element and process for producing the same
CN101188265A (zh) 半导体发光元件及其制造方法
JP2012504875A (ja) オプトエレクトロニクス半導体素子の製造方法及びオプトエレクトロニクス半導体素子
US20160005930A1 (en) Optoelectronic semiconductor chip encapsulated with an ald layer and corresponding method of production
KR102268352B1 (ko) 광전 반도체 칩
TWI594455B (zh) Photoelectric semiconductor chip and its manufacturing method
US10910538B2 (en) Optoelectronic semiconductor component and method for producing an optoelectronic semiconductor component
US20220406757A1 (en) Method for Producing Radiation-Emitting Semiconductor Chips, Radiation-Emitting Semiconductor Chip and Radiation-Emitting Component
US20170236980A1 (en) Optoelectronic Semiconductor Chip and Method for Producing the Same
KR20060134490A (ko) 플립 칩 질화물반도체 발광 다이오드 및 그의 제조 방법
JP5682427B2 (ja) 発光素子

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant