KR101857426B1 - 광전자 반도체칩의 제조 방법 및 광전자 반도체칩 - Google Patents

광전자 반도체칩의 제조 방법 및 광전자 반도체칩 Download PDF

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Abstract

본 발명은 광전자 반도체칩의 제조 방법에 관한 것으로, 상기 방법은 하기 단계들: n-전도층(2)을 제공하는 단계, 상기 n-전도층(2) 위에 p-전도층(4)을 배치하는 단계, 상기 p-전도층(4) 위에 금속층 시퀀스(5)를 배치하는 단계, 상기 p-전도층(4)으로부터 멀리 떨어진 상기 금속층 시퀀스(5) 측면에 마스크(6)를 배치하는 단계, 상기 마스크(6)를 사용하여 상기 금속층 시퀀스(5)를 부분적으로 제거하고 상기 p-전도층(4)을 노출시키는 단계, 그리고 상기 마스크(6)를 사용하여 상기 p-전도층(4)의 노출된 영역들(4a)을 상기 n-전도층(2)에 이르기까지 부분적으로 중성화하거나 제거하는 단계를 포함하며, 이때 상기 금속층 시퀀스(5)는 적어도 하나의 미러층(51) 및 적어도 하나의 장벽층(52)을 포함하며, 상기 금속층 시퀀스(5)의 미러층(52)은 상기 p-전도층(4)을 향해 있다.

Description

광전자 반도체칩의 제조 방법 및 광전자 반도체칩 {METHOD FOR PRODUCING AN OPTO-ELECTRONIC SEMICONDUCTOR CHIP AND AN OPTO-ELECTRONIC SEMICONDUCTOR CHIP}
본 발명은 광전자 반도체칩의 제조 방법에 관한 것이다. 또한, 본 발명은 광전자 반도체칩에 관한 것이다.
본 발명에서 해결되어야 할 과제는 광전자 반도체칩의 특히 저가의 제조를 위한 방법을 제공하는 것이다. 또한, 본 발명에서 해결되어야 할 과제는 특히 간단하고 저가로 제조될 수 있는 광전자 반도체칩을 제공하는 것이다.
광전자 반도체칩의 제조 방법에 대한 적어도 한 실시예에 따르면 상기 방법은 하기의 단계들을 포함한다:
예컨대 제 1 방법 단계에서 n-전도층이 제공된다. 상기 n-전도층은 예컨대 n-도핑된(n-doped) 반도체 물질에 의해 형성된다. 상기 n-전도층은 예컨대 성장 기판 위에 에피택셜하게(epitaxial) 증착될 수 있다.
예컨대 그 다음 방법 단계에서는 p-전도층이 상기 n-전도층 위에 배치된다. 상기 p-전도층은 예컨대 p-도핑된 반도체층에 의해 형성되며, 상기 p-도핑된 반도체층 또한 마찬가지로 에피택셜하게 증착된다.
상기 n-전도층과 상기 p-전도층 사이에 바람직하게는 적어도 하나의 활성영역(active area)이 형성되며, 상기 활성영역은 광전자 반도체칩의 동작시 전자기 복사(eletromagnetic radiation)의 수신 및/또는 방출을 위해 제공된다.
본 발명에서 상기 광전자 반도체칩의 반도체층들, 즉 예컨대 n-전도층, p-전도층 및 활성영역은 예컨대 질화물 반도체(nitride semiconductor)에 기반을 둔다. 즉 반도체층들 또는 적어도 반도체층의 부분들, 특히 활성영역은 AlnGamIn1 -n- mN과 같은 질화물-화합물 반도체 물질을 가지거나 상기 물질로 이루어지며, 이때 0≤n≤1, 0≤m≤1 및 n+m≤1이다. 이 경우 상기 물질이 반드시 수학적으로 정확하게 상기 공식에 따른 조성을 갖는 것은 아니다. 오히려 예컨대 하나의 또는 다수의 도펀트(dopant) 및 추가의 성분들을 가질 수 있다. 그러나 편의상 상기 공식은 단지 결정격자(crystal lattice)의 필수 성분들 만을 포함하며, 이때 상기 필수 성분들은 소량의 추가 물질들에 의해 부분적으로 대체되고 그리고/또는 보충될 수도 있다.
본 방법의 적어도 한 실시예에 따르면 추가의 방법 단계에서 금속층 시퀀스가 p-전도층 위에 배치된다. 이 경우 상기 금속층 시퀀스는 p-전도층 위에 직접 증착될 수 있으며, 이때 상기 금속층 시퀀스와 p-전도층 사이에 하나의 또는 다수의 중간층들이 배치될 수도 있다.
본 방법의 적어도 한 실시예에 따르면 상기 금속층 시퀀스는 적어도 하나의 미러층(mirror layer) 및 적어도 하나의 장벽층(barrier layer)을 포함하며, 이때 상기 금속층 시퀀스의 미러층은 p-전도층을 향해 있다. 상기 금속층 시퀀스의 미러층은 예컨대 은으로 형성되며, 즉 상기 미러층이 이 경우에 은을 포함하거나 은으로 이루어진다. 상기 장벽층은 p-전도층으로부터 멀리 떨어진 표면에서 상기 미러층 바로 다음에 올 수 있다. 상기 장벽층은 예컨대 은의 확산(diffusion)을 저지하거나 억제하기 위해 사용된다. 상기 장벽층은 특히 다른 물질들이 미러층 안으로 확산되는 것 또한 억제한다. 예컨대 상기 장벽층은 TiWN 또는 TiN을 포함하거나 상기 물질로 이루어진다. 또한, 상기 장벽층은 투명한 전도성 산화물(transparent conductive oxide)을 포함하거나 상기 물질로 이루어질 수 있다. 예컨대 상기 장벽층은 ZnO를 포함하거나 ZnO로 이루어진다.
본 방법의 적어도 한 실시예에 따르면 상기 금속층 시퀀스의 p-전도층으로부터 멀리 떨어진 측면에 마스크(mask)가 배치된다. 상기 마스크는 예컨대 포토레지스트(photoresist)로 구조화되고 상기 마스크가 금속층 시퀀스를 커버하는 폐쇄 영역 들및 상기 금속층 시퀀스가 자유롭게 접근 가능한 개방 영역들을 가질 수 있다.
본 방법의 적어도 한 실시예에 따르면 상기 금속층 시퀀스는 마스크를 사용하여 부분적으로 제거되는데, 예컨대 상기 금속층 시퀀스가 마스크에 의해 커버되지 않는 위치에서 제거된다. 이러한 제거에 의해 p-전도층은 상기 금속층 시퀀스가 제거되는 지점에서 노출된다.
예컨대 상기 금속층 시퀀스의 구조화는 습식화학적으로(wet chemical) 또는 백스퍼터링(back sputtering)에 의해 이루어진다.
본 방법의 적어도 한 실시예에 따르면 상기 p-전도층의 노출된 영역들이 부분적으로 중성화되거나 제거된다. 이러한 중성화(neutralization) 또는 제거는 추가 마스크를 정하지 않고 이루어진다. 오히려 금속층 시퀀스의 구조화를 위해 이미 사용된 마스크가 p-전도층의 노출된 영역의 중성화 또는 제거를 위해 사용된다. 이에 대한 대안으로서 금속층 시퀀스의 제거되지 않은 영역들이 p-전도층의 구조화를 위한 마스크로서 사용될 수 있다.
이 경우 상기 금속층 시퀀스의 구조화 및 p-전도층의 구조화가 두 개의 방법 단계 사이에서 추가의 마스크를 정하지 않고 이루어지며, 즉 상기 금속층 시퀀스의 구조화 및 p-전도층의 구조화가 동일한 포토그래피 기술(photography technology)에 의해 이루어진다는 사실이 중요하다. 따라서 바람직하게는 p-전도층의 구조화가 이미 구조화된 금속층 시퀀스에 대해 자체 조정(self adjusting)된다. 전체적으로 추가의 포토그래피 기술을 사용하지 않는 것이 광전자 반도체칩의 제조를 위한 생산 비용을 줄이기 위한 가능성으로서 증명되며, 이로 인해 광전자 반도체칩의 제조시 발생하는 비용이 축소된다.
상기 p-전도층의 노출된 영역들의 중성화 또는 제거는 예컨대 Ar-이온 및/또는 수소 이온에 의한 백스퍼터링에 의해 이루어진다. p-전도층을 중성화할 때 p-도펀트가 p-전도층 내에서 중성화됨으로써, 상기 p-전도층의 중성화된 영역들이 전기적으로 절연된다. 상기 p-전도층의 노출된 영역들의 중성화 또는 제거는 n-전도층에 이르기까지 이루어짐으로써, 중성화되거나 제거된 영역들에 의해 상기 n-전도층이 접촉될 수 있다.
상기 p-전도층을 제거할 경우에 n-전도층에 대한 접촉이 직접적으로 이루어질 수 있다. 상기 p-전도층을 중성화할 경우에 상기 p-전도층의 중성화된 영역이 예컨대 부분적으로 n-전도형으로 도핑될 수 있으므로, 상기 n-전도층의 접촉이 중성화된 영역을 통해 이루어진다. 상기 p-전도층의 노출된 영역들을 중성화 또는 제거할 경우에 중성화되거나 또는 제거된 영역들에 접하는 p-전도층 내에 에지가 생성된다. 상기 p-전도층을 제거할 경우에 그 아래 놓인 n-전도층에 대해 예컨대 대략 60°의 에지 각도가 형성된다. 특히 상기 에지는 상기 p-전도층 아래에 놓인 n-전도층에 대해 수직으로 연장되지 않는다.
본 발명에서 또한 광전자 반도체칩이 제공된다. 상기 광전자 반도체칩은 본 발명에 기술된 방법에 의해 제조될 수 있다. 즉 이러한 방법에 대해 공지된 특징들이 또한 광전자 반도체칩에 대해서도 공지되고 그 반대의 경우도 마찬가지이다.
광전자 반도체칩의 적어도 한 실시예에 따르면 상기 광전자 반도체칩은 금속층 시퀀스를 포함하며, 상기 금속층 시퀀스는 적어도 하나의 미러층 및 적어도 하나의 장벽층 그리고 p-전도층을 포함한다. 이 경우 상기 금속층 시퀀스의 미러층은 p-전도층을 향해 있고 상기 p-전도층은 미러층의 측면으로 돌출한다. 다시 말하면, 상기 미러층이 p-전도층에 대해 횡방향으로 후퇴한다. 여기서 "측면으로" 또는 횡방향으로"라는 말은 예컨대 에피택셜하게 제조된 층들의 성장 방향에 대해 수직으로 진행하는 방향을 나타낸다.
상기 미러층 위에 형성된 p-전도층의 측면 돌출부는 예컨대 최대 5 ㎛, 특히 최대 3 ㎛, 예컨대 최대 2 ㎛의 크기를 갖는다.
상기 p-전도층이 미러층 위로 적어도 부분적으로 돌출하는 것은 예컨대 동일한 마스크를 이용하여, 하나의 단계에서 금속층 시퀀스의 제거 그리고 이러한 제거에 의해 노출되는 p-전도층 영역들의 중성화 및 제거가 이루어지는 것을 조건으로 한다.
이 경우 미러층이 아닌 다른 금속층 시퀀스 층들에 대한 p-전도층의 돌출부는 상기 미러층에 대한 돌출부보다 크기가 작을 수 있다. 예컨대 장벽층은 금속층 시퀀스의 미러층의 측면으로 돌출할 수 있으므로, 상기 p-전도층이 미러층보다 더 작은 크기만큼 상기 장벽층의 측면으로 돌출하거나 심지어는 상기 장벽층 및 p-전도층이 적어도 부분적으로 서로 수평을 이룬다. 예컨대 상기 장벽층은 미러층의 측면으로 돌출하며, 이때 상기 미러층 위에 형성된 장벽층의 돌출부는 최대 1 ㎛의 값을 갖는다. 상기 미러층 위에 형성된 장벽층의 돌출부는 예컨대 금속층 시퀀스의 구조화를 위한 에칭제(etching agent)가 상기 장벽층보다 미러층에 더 강력하게 영향을 미침으로써 야기될 수 있다.
p-전도층은 바람직하게는 상기 p-전도층의 모든 에지들을 따라 미러층 위로 돌출하며, 상기 에지들 상에서 상기 미러층이 상기 p-전도층이 제거되거나 중성화되는 영역들에 접하게 된다.
하기 설명에서 본 발명에 기술된 광전자 반도체칩의 제조 방법뿐만 아니라 본 발명에 기술된 광전자 반도체칩에 관련된 실시예들이 제시된다. 즉 하기에 기술되는 특징들은 광전자 반도체칩의 제조 방법뿐만 아니라 광전자 반도체칩을 위해 공지되었다.
적어도 한 실시예에 따르면 n-전도층 및 p-전도층을 통해 연장되는 개구가 형성된다. 즉 n-전도층 및 p-전도층이 개구 영역에서 부분적으로 제거된다. 예컨대 개구는 n-전도층으로부터 시작해서 p-전도층을 통해 금속층 시퀀스까지 연장됨으로써, 개구 바닥면에서 금속층 시퀀스의 한 층이 노출된다. 예컨대 이 경우 상기 개구가 n-전도층으로부터 금속층 시퀀스 방향으로 좁아질 수 있다. 개구의 바닥면에서, 즉 금속층 시퀀스의 노출된 층 쪽으로 반도체칩의 전기적 접촉을 위한 접속면이 형성된다.
다시 말하면, 금속층 시퀀스의 한 층이 반도체칩의 전기적 접촉을 위한 접속면(소위 본드 패드)으로서 사용될 수 있다. 이 경우, 금속층 시퀀스의 층 바로 위에 금속화층(metallization layer)이 제공되며, 이러한 금속화층은 접속면을 형성한다. 이 경우에 금속층 시퀀스, 즉 금속층 시퀀스의 적어도 노출된 층이 광전자 반도체칩 내에 전류를 인가하기 위해 그리고 경우에 따라서는 분할하기 위해 사용된다. 이러한 방식으로 광전자 반도체칩의 제조 방법 중에 별도로 접속면을 정하지 않아도 되며, 이로 인해 재차 생산 비용의 축소 및 이에 따른 광전자 반도체칩의 특히 저가의 제조가 야기된다.
적어도 한 실시예에 따르면 개구가 적어도 부분적으로 금속층 시퀀스의 미러층을 통해 연장되며, 이때 상기 개구의 측면 영역들은 적어도 미러층 영역에서 패시베이션층에 의해 완전히 커버된다. 즉 개구 영역에서 금속층 시퀀스의 미러층이 제거될 수 있다. 예컨대 개구의 바닥면에서 장벽층 또는 금속층 시퀀스의 추가의 한 층이 노출된다. 유해한 대기 가스 및 수분으로부터 미러층을 보호하기 위해 본 발명에서는 개구 영역에서 노출된 미러층 영역들이 패시베이션층에 의해 완전히 커버될 수 있다. 예컨대 상기 패시베이션층은 원자층 증착(Atomic Layer Deposition, 이하 ALD라고 표기함) 공정에 의해 생성된다. ALD-방법은 패시베이션층 내에 채널들이 형성되지 않고 미러층의 균일한 변형을 위해 특히 우수하게 적합하게 사용되며, 이때 상기 채널들을 통해 재료가 미러층으로부터 바깥쪽으로 또는 상기 미러층 쪽으로 이를 수 있다. 즉 상기 방식으로 제조된 패시베이션층은 예컨대 가스 및/또는 수분과 같은 유해 물질들에 대해 미러를 보호한다. 또한, 패시베이션층은 미러층의 구성 성분들 - 예컨대 은 이온 - 이 반도체칩의 인접한 영역들로 이동하는 것을 방해하거나 막는다.
이 경우 ALD 공정에 의한 패시베이션층의 제조는 예를 들어 전자현미경 사진(electron micrograph)에 의해 예컨대 화학기상증착(Chemical Vapour Depositionen, CVD)과 같은 다른 제조 공정들에 의해 생성된 패시베이션층들과 명확하게 구별될 수 있다. 따라서 패시베이션층이 ALD-공정에 의해 생성되는 것과 관련된 특징은 물질과 관련된 것이며 순수하게 방법과 관련된 특징이 아니다.
적어도 한 실시예에 따르면 p-전도층은 개구 내에서 미러층의 측면으로 돌출한다. 이 경우 상기 p-전도층은 적어도 500 nm, 예컨대 1 ㎛, 최대 예컨대 4 ㎛의 돌출부에 의해 바람직하게는 미러층의 측면으로 둘러싸며 돌출한다. 패시베이션층이 ALD-공정에 의해 생성될 경우에는 상기 패시베이션층이 미러층 위에 형성된 p-전도층의 돌출부 아래에서 미러층 자체에 이르기까지 연장되고 상기 미러층을 형상맞춤(form fit) 방식으로 커버한다.
이 경우 상기 미러층 위에 형성된 p-전도층의 돌출부에 의해 형성되는 공동부(hollow space)가 패시베이션층의 재료에 의해 완전히 채워질 수 있다. 그러나 특히 패시베이션층의 제조를 위해 ALD-공정을 사용할 때 p-전도층 아래에 그루우브(groove)가 형성될 수도 있다. 따라서 패시베이션층은 예컨대 U-형태의 횡단면을 갖는다. 상기 패시베이션층은 금속층 시퀀스를 향해 있는 측면에 있는 돌출부 영역에서 p-전도층을, 개구의 측면 영역에서 미러층을 그리고 돌출부 영역에서 p-전도층을 향해 있는 금속층 시퀀스의 노출된 층을 완전히 커버한다.
적어도 한 실시예에 따르면 개구의 측면 영역은 미러층 영역에서 반도체칩 캐리어의 상기 미러층을 향해 있는 표면과 함께 p-전도층 영역에 있는 개구의 측면 영역과 다른 각도를 형성한다.
예컨대 개구의 측면 영역이 미러층 영역에서는 캐리어의 표면에 대해 수직으로 연장되는 반면, 개구의 측면 영역이 p-전도층 영역에서는 캐리어 표면과 불균일하게 90°의 각도를 형성한다. 예컨대 금속층 시퀀스 영역에 있는 개구는 원통형이거나 마름모꼴이며 그 밖에 원추대형(frustum)이거나 각추대형(frustum of pyramid)으로 형성된다. 이러한 방식으로 개구 내에서 p-전도층을 통한 미러층의 측면 돌출이 특히 간단하게 구현될 수 있다.
적어도 한 실시예에 따르면 패시베이션층의 두께는 20 nm(20 nm 포함) 내지 100 nm(100 nm 포함), 특히 35 nm(35 nm 포함) 내지 70 nm(70 nm 포함)의 영역에 놓여있다. 이 경우 패시베이션층의 두께는 특히 패시베이션층의 성장 방향과 평행한 방향으로 측정될 수 있다. 패시베이션층이 다수의 합착한(coadunate) 부분 영역들을 가질 경우에는 그 두께가 특히 개별 부분 영역에 대해 각각 결정될 수 있으며, 이때 상기 두께는 개별 부분 영역들이 나란히 접해 있는 예컨대 이음부(joint)까지 미친다. 미러층은 바람직하게 100 nm(100 nm 포함) 내지 200 nm(200 nm 포함)의 두께, 특히 100 nm(100 nm 포함) 내지 150 nm(150 nm 포함)의 두께를 갖는다.
적어도 한 실시예에 따르면 패시베이션층은 실리콘 산화물, 알루미늄 산화물 및/또는 지르코늄 산화물을 포함하거나 상기 물질로 이루어진다. 이와 마찬가지로 패시베이션층은 하기 물질들 중 하나를 포함하거나 하기 물질들 중 하나로 이루어질 수 있다: TiO2, HfO2, SnO2, SiC, Zr(SiO4), Pb3(Si2O7), Na(AlSiO4), Si3N4, AlN, GaN. 또한, 다른 투명하고 수분에 대해 안정적인(moisture-stable) 산화물, 탄화물 및/또는 질화물이 패시베이션층을 위해 사용될 수도 있다.
적어도 한 실시예에 따르면 적어도 두 개의 개구가 형성되며, 상기 개구들은 n-전도층 및 p-전도층을 통해 금속층 시퀀스의 한 층까지 연장된다. 상기 개구들 중 하나에서 반도체칩의 n-측 접촉을 위한 접속면이 형성되고 다른 개구에서 반도체칩의 p-측 접촉을 위한 접속면이 형성된다. 다시 말하면, 반도체칩은 본 실시예에서 적어도 두 개의 개구를 통해 접촉한다. 상기 접속면들은 광전자 반도체칩의 상이한 전도 영역들과의 전기적 접속부에 의해 구별된다.
적어도 한 실시예에 따르면 금속층 시퀀스의 측면 영역들은 하나의 또는 다수의 개구를 제외하고 금속층에 적어도 간접적으로 접하며, 상기 금속층은 n-전도형 반도체 물질과 전기적으로 전도 가능하게 연결된다. 여기서 적어도 간접적이라는 말은 상기 금속층 시퀀스와 n-전도형 반도체 물질과 전기적으로 전도 가능하게 연결된 금속층 사이에 전기 절연성 절연층이 배치될 수 있다는 것을 의미한다. 그러나 이러한 절연층은 예컨대 광전자 반도체칩의 에지에서 노출되지 않으며, 오히려 둘레를 따라, 즉 반도체칩의 모든 에지들에서 금속층에 의해 둘러싸여서 n-전도형 반도체 물질과 전기적으로 전도 가능하게 연결된다. 이러한 방식으로 미러층을 포함하는 금속층 시퀀스는 금속으로 형성된 n-콘택부에 의해 그 둘레가 캡슐화되며, 이로 인해 기계적이고 화학적으로 특히 안정적인 광전자 반도체칩이 야기된다. 단지 개구들의 영역에서만 금속층 시퀀스의 미러층이 금속적으로 캡슐화되지 않으며, 오히려 예컨대 위에 언급한 패시베이션층에 의해 커버된다.
적어도 한 실시예에 따르면 n-전도층으로부터 금속층 시퀀스의 한 층까지 연장되는 적어도 하나의 개구가 광전자 반도체칩의 활성영역에 의해 측면으로 완전히 둘러싸인다. 바람직하게는 모든 개구들이 활성영역에 의해 측면으로 완전히 둘러싸인다. 즉 광전자 반도체칩의 전기적 접촉을 이루게 하는 하나의 또는 다수의 개구가 복사 방출형 광전자 반도체칩의 경우에 광전자 반도체칩의 발광 표면에 의해 둘러싸인다. 활성영역에서 복사 생성을 위한 전류의 분할은 바람직하게는 활성영역 아래에서 대부분에 걸쳐서 또는 전체적으로 이루어지므로, 광전자 반도체칩은 특히 큰 방사 표면(radiating surface)을 갖는다.
적어도 한 실시예에 따르면 반도체칩이 금속층 시퀀스의 부분들, p-전도층의 부분들 및 n-전도층의 부분들을 포함하는 ESD-부분 영역을 갖는다. 이 경우 상기 ESD-부분 영역은 나머지 반도체칩에 대해 전기적으로 역병렬적으로 접속된다. 즉 반도체칩 내에서 금속층 시퀀스, p-전도층 및 n-전도층의 구조화에 의해 다이오드를 형성하는 ESD-부분 영역이 형성되며, 상기 다이오드는 나머지 반도체칩에 대해 역병렬적으로 접속함으로써 나머지 반도체칩을 위한 ESD-보호 다이오드로서 작용한다. 이경우 바람직하게는 상기 ESD-부분 영역이 활성영역에 의해 측면으로 완전히 둘러싸임으로써, ESD-부분 영역이 복사 방출형 광전자 반도체칩의 경우에 발광 표면 내에 배치된다. 광전자 반도체칩의 동작시 상기 ESD-부분 영역 내에서는 전자기 복사가 생성되지 않지만, ESD-부분 영역 주변으로는 전자기 복사가 생성된다.
적어도 한 실시예에 따르면 반도체칩은 적어도 두 개의 활성 부분 영역으로 분할되며, 상기 활성 부분 영역들은 전기적으로 직렬로 접속된다. 다시 말하면, 반도체칩이 두 개의 픽셀(Pixel), 즉 원칙적으로 서로 독립적으로 동작할 수 있는 활성 부분 영역들을 포함한다. 광전자 반도체칩에서 활성 부분 영역들은 전기적으로 직렬로 접속됨으로써, 반도체칩이 예컨대 단 하나의 n-접속 지점 및 단 하나의 p-접속 지점을 갖는다.
적어도 한 실시예에 따르면 적어도 활성영역들 간의 전기적 접속부가 반도체칩의 복사 방출 표면 아래에 배치된다. 즉 반도체칩의 활성 부분 영역들의 직렬 접속은 광전자 반도체칩의 외부 또는 복사 방출 표면의 상부, 즉 광전자 반도체칩의 빔 경로(beam path) 내에서 이루어지는 것이 아니라 복사 방출 표면 아래에서 이루어진다. 이 경우 바람직하게는 반도체칩의 활성 부분 영역들 간의 전체적인 전기적 접속부들이 복사 방출 표면 아래에 배치된다.
광전자 반도체칩의 적어도 한 실시예에 따르면 반도체칩의 동작시 각 활성 부분 영역에서 전압이 적어도 2 V 만큼 강하한다. 바람직하게는 각 활성 부분 영역에서 전압이 적어도 3 V 만큼 강하한다. 반도체칩이 예컨대 28개의 활성 부분 영역을 가질 경우에는 반도체칩이 대략 90 V의 전압에 의해 동작하며, 이때 대략 0.6 mA의 전류가 반도체칩을 통해 흐를 수 있다. 서로 직렬로 접속된 다수의 활성 부분 영역을 갖는 상기 방식의 광전자 반도체칩은 활성 부분 영역들의 개수에 대한 적합한 선택 시에 정류(rectification) 및 그래이딩(grading) 후에 또한 통상적으로 사용되는 교류 전류에 의해서도 동작할 수 있다. 또한, 반도체칩은 서로 직렬로 접속되는 픽셀의 제 1 그룹 및 서로 직렬로 접속되는 픽셀의 제 2 그룹을 포함할 수 있으며, 이때 상기 제 1 그룹 및 제 2 그룹은 서로 역병렬적으로 접속된다. 이 경우에 반도체칩이 정류 없이 직접 교류 전류에 의해 동작할 수 있다.
하기에서 본 발명에 기술된 방법 및 본 발명에 기술된 광전자 반도체칩이 실시예들 및 관련 도면들에 의해 더 자세히 설명된다.
도 1a 내지 도 10의 개략적인 단면도에 의해 본 발명에 기술된 방법의 제 1 실시예가 더 자세히 설명된다.
도 10의 개략적인 단면도에 의해 본 발명에 기술된 광전자 반도체칩의 제 1 실시예가 더 자세히 설명된다.
도 2a 및 도 2b의 개략적인 단면도에 의해 본 발명에 기술된 방법의 또 다른 실시예가 더 자세히 설명된다.
도 2b의 개략적인 단면도에 의해 본 발명에 기술된 광전자 반도체칩이 더 자세히 설명된다.
도 3의 개략적인 단면도에 의해 본 발명에 기술된 광전자 반도체칩의 특징이 더 자세히 설명된다.
도 4, 도 5, 도 6의 개략적인 단면도에 의해 본 발명에 기술된 광전자 반도체칩의 또 다른 실시예들이 더 자세히 설명된다.
동일한, 동일한 형태이거나 동일한 작용을 하는 요소들은 도면에서 동일한 도면부호를 갖는다. 도면에 도시된 요소들의 형태 및 크기 비율은 축척에 맞지 않는 것으로 간주된다. 오히려 개별 요소들은 개관을 명확히 할 목적으로 그리고/또는 이해를 도울 목적으로 과장되게 크게 도시될 수 있다.
도 1a 내지 도 10의 개략적인 단면도에 의해 본 발명에 기술된 광전자 반도체칩의 제조를 위한 방법의 실시예의 상이한 방법 단계들이 더 자세히 설명된다. 도 10의 개략적인 단면도는 본 발명에 기술된 방법에 의해 제조된 광전자 반도체칩의 제 1 실시예를 보여준다.
도 1a에 도시된 바와 같이 먼저 n-전도층(2)이 성장 기판(1) 위에 제공되며, 예컨대 에피택셜하게 증착된다. 상기 성장 기판(1)은 예컨대 사파이어로 형성된다. 상기 n-전도층(2)은 예컨대 n-도핑된 GaN-층을 가리킨다. 상기 n-전도층(2)은 p-전도층(4) 다음에 온다. 상기 p-전도층(4)은 예컨대 p-도핑된 GaN-층을 가리킨다. 상기 n-전도층(2)과 상기 p-전도층(4) 사이의 경계면에 활성영역(3)이 형성되며, 상기 활성영역(3)은 예컨대 pn-천이부, 단일(single)- 또는 다중(multi) 양자웰구조물(quantum well structure)을 포함한다. 상기 활성영역(3)은 바람직하게는 제조될 광전자 반도체칩의 동작시 가시광선(visible light)의 스펙트럼 영역으로부터 전자기 복사를 방출하기 위해 적합하다.
그 다음 방법 단계에서 금속층 시퀀스(5)가 상기 n-전도층(2)으로부터 멀리 떨어진 p-전도층(4) 측면에 제공된다. 본 발명에서 상기 금속층 시퀀스(5)는 예컨대 은으로 이루어진 미러층(51)을 포함한다. 또한, 상기 금속층 시퀀스(5)는 장벽층(52)을 포함하며, 상기 장벽층(52)은 예컨대 TiWN 또는 TiN 또는 ZnO로 이루어지거나 상기 물질들 중 하나 또는 다수를 포함한다. 이에 대해 선택적으로 상기 금속층 시퀀스(5)는 보강층(reinforcement layer)(53)을 포함하며, 상기 보강층(53)은 적어도 하기 금속들 중 하나를 포함하거나 하기 금속들 중 하나로 이루어진다: 금, 티타늄, 크롬. 상기 보강층(53)은 제조될 광전자 반도체칩에서 금속층 시퀀스(5)를 통한 충분한 전류 확산을 보장하기 위해 사용된다.
그런 다음 상기 p-전도층(4)으로부터 멀리 떨어진 금속층 시퀀스(5) 상부면에 마스크(6)가 형성되며, 상기 마스크(6)는 예컨대 포토레지스트에 의해 형성된다.
도 1c에 도시된 바와 같이 이어서 상기 마스크(6)를 사용하여 금속층 시퀀스(5) 및 p-전도층(4)의 구조화가 실행된다. 상기 금속층 시퀀스(5)는 습식화학적으로 구조화되거나 백스퍼터링에 의해 구조화된다.
상기 금속층 시퀀스(5)의 구조화와 같은 동일한 포토그래피 기술을 이용하여 또한 p-전도층(4)의 구조화가 이루어진다. 즉 상기 마스크(6)는 금속층 시퀀스(5) 및 p-전도층(4)의 구조화를 위해 사용된다. 이 경우에 p-전도층(4)의 구조화는 자체 조정 공정을 가리키며, 상기 공정의 실행을 위해서는 추가의 마스크가 정해질 필요가 없다. 상기 p-전도층(4)의 구조화는 예컨대 금속층 시퀀스(5)에 의해 중성화된 영역들에 대해 노출된 영역들(4a)의 중성화에 의해 이루어진다. 이에 대한 대안으로서 상기 p-전도층(4)이 금속층 시퀀스(5)에 의해 노출된 영역들 내에서 제거될 수도 있다. 이러한 중성화 또는 제거는 백스퍼터링에 의해 아르곤 이온(argon ion) 또는 수소 이온에 의해 예컨대 2분 보다 적은 시간 동안 이루어진다. 상기 p-전도층(4)에서 상기 n-전도층(2)에 이르는 구조화에 의해 상기 p-전도층(4)의 에지들이 생성되며, 상기 에지들은 예컨대 성장 기판(1)의 성장 표면의 평면에 대해 60°도의 각도로 기울어진다.
도 3의 개략적인 단면도에 의해 p-전도층(4)이 접해 있는 구조화된 금속층 시퀀스(5)의 일부가 더 자세히 도시된다. 상기 금속층 시퀀스(5)의 구조화에 의해 상기 금속층 시퀀스(5)는 뒤집힌 계단식 피라미드의 형태를 가질 수 있으며, 이때 보강층(53)이 장벽층(52) 위로 돌출부(d1) 만큼 둘레에서 돌출한다. 상기 장벽층(52)은 측면으로, 즉 횡방향으로 미러층(51) 위로 둘레에서 일정 값(d2) 만큼 돌출한다. 예컨대 상기 돌출부들(d1 및 d2)은 각각 최대 1 ㎛의 값을 갖는다. 도 3에 도시된 바와 같이 금속층 시퀀스가 뒤집힌 계단식 피라미드로 구조화되는 것은 특히 금속층 시퀀스(5)의 습식화학적 구조화에서 이루어진다. 그런 다음 상기 금속층 시퀀스(5)의 구조화와 같은 동일한 포토그래피 기술에 의한 p-전도층(4)의 구조화에 의해 상기 p-전도층(4)이 측면으로 미러층(51) 위로 둘레에서 일정 값(d3) 만큼 돌출한다. 이 경우 상기 돌출부는 바람직하게 최대 2 ㎛의 값을 갖는다. 이때 상기 돌출부는 도 1b 및 도 1c와 관련하여 기술된 제조 방법에 의해, 즉 동일한 마스크(6)에 의한 금속층 시퀀스(5) 및 p-전도층(4)의 구조화에 의해 야기한다. 다른 실시예에서, 상기 돌출부는 바람직하게 최대 5㎛의 값을 갖는다.
그 다음 방법 단계에서 절연층(7)이 성장 기판(1)으로부터 멀리 떨어진 표면에 제공된다. 상기 절연층(7)은 최대 1 ㎛, 바람직하게는 적어도 400 nm, 예컨대 450 nm의 두께를 가지며 예컨대 실리콘 이산화물로 이루어진다. 상기 절연층(7)은 예컨대 TEOS-전구체(precursor)에 의해 제공되며, 상기 TEOS-전구체는 CVD-공정에서 변형(reshaping) 특성들을 개선하기 위해 사용된다. 상기 절연층(7)은 n-전도층의 노출된 영역들 그리고 p-전도층, 활성영역(3) 및 금속층 시퀀스(5)의 모든 노출될 외부면을 형상 맞춤 방식으로 커버한다.
도 1e와 관련하여 기술된 방법 단계에서 절연층(7)은 개구들(71)의 생성에 의해 n-전도층(2) 쪽으로 개방된다. 상기 개구들은 선택적으로 예컨대 은과 같은 금속으로 채워질 수 있지만, 이러한 과정은 또한 후속하는 방법 단계에서 금속층(8)의 제공시 이루어진다. 상기 개구들(71)은 이 경우 p-전도층(4)의 구조화된 영역들 사이에 그리고 구조화된 p-전도 영역들(4) 외부에 제공된다. 상기 절연층(7) 내 개구들(71)은 예컨대 고리 형태로 형성된다. 상기 개구들(71) 중 하나는 활성영역(3)을 완전히 둘러싸고 금속의 제공 후에 상기 활성영역(3)의 둘레를 완전히 금속으로 캡슐화한다. 상기 개구들(71)의 형성을 위해 하나의 마스크가 정해지며, 즉 하나의 추가의 포토그래피 기술이 사용된다.
도 1f와 관련하여 방법 단계가 기술되며, 이 단계에서 금속층(8)은 예컨대 은의 기상증착(vapor deposition)에 의해 성장 기판(1)으로부터 멀리 떨어진 측면에 제공되고 이 경우 상기 금속층(8)은 상기 성장 기판(1)으로부터 멀리 떨어진 n-전도층의 측면을 완전히 커버하고 활성영역(3), p-전도층 및 금속층 시퀀스(5)를 완전히 포함한다. 상기 개구들(71) 내에서 아직 n-전도층의 접촉을 위한 금속이 제공되지 않을 경우에는 상기 금속층(8)이 상기 개구들(71) 내에서 n-전도층의 접촉을 위해 사용된다.
그런 다음 장벽층(81) 및 보강층(82)이 성장 기판(1)으로부터 멀리 떨어진 금속층(8) 측면에 제공된다. 예컨대 이러한 방식으로 하기의 층 시퀀스가 형성된다: Ti/TiWN/TiN/TiPtAu. 이 경우 상기 보강층(82)은 특히 금을 포함한다.
그런 다음 성장 기판(1)으로부터 멀리 떨어진 보강층(82) 측면에 캐리어(9)가 제공된다. 상기 캐리어(9)는 본딩(bonding)될 수 있으며 또한 상기 캐리어(9)는 갈바닉 공정(galvanic process)에 의해 생성될 수 있다. 상기 캐리어(9)는 본 발명에서 전기적으로 전도 가능하게 형성된다. 상기 캐리어(9)는 예컨대 하기 물질들 중 하나로 형성되거나 하기 물질들 중 하나로 이루어진다: 게르마늄, 규소, 구리, 니켈.
도 1i와 관련하여 기술된 그 다음 방법 단계에서 성장 기판(1)이 레이저 분리 방식 또는 화학기술적 방식에 의해 n-전도층으로부터 분리된다.
또 다른 방법 단계에서(도 1J 참조) 캐리어(9)로부터 멀리 떨어진 n-전도층(21)의 표면이 거칠어질 수 있다. 즉 복사 방출 표면(21)에 거칠어진 영역이 제공되며, 상기 거칠어진 영역은 전자기 복사가 상기 복사 방출 표면을 통과할 때 전반사(total reflection)될 가능성을 감소시킨다.
도 1k와 관련하여 기술된 방법 단계에서 하나의 개구(10)가 생성되며, 상기 개구(10)는 n-전도층(2) 및 p-전도층(4)을 통해 금속층 시퀀스(5)의 미러층(51) 쪽으로 연장된다. 이에 대해 선택적으로 메사에칭(Mesa etching)이 이루어질 수 있으며, 이때 영역들(22)이 제거된다. 상기 메사에칭 및 개구(10)의 생성은 - 도시되지 않은 - 마스크에 의해, 즉 포토그래피 기술을 사용하여 이루어진다. 구조화를 위해 예컨대 고온 인산(hot phosphoric acid)이 사용되며, 상기 고온 인산은 이산화규소로 이루어진 절연층(7) 및 은으로 이루어진 미러층(52) 위에서 중단된다. 이러한 구조화를 위한 대체 화학 약품(chemicals)의 사용 또한 가능하다.
또 다른 방법 단계에서 미러층(51) 및 경우에 따라서는 장벽층(52)이 개구(10)의 바닥면(10a)에서 제거된다. 이러한 제거는 예컨대 에칭에 의해 이루어지며, 이때 개구를 둘러싸는 반도체층들, 즉 n-전도층(2) 및 p-전도층(4) 그리고 활성영역(3)이 마스크로서 사용된다. 상기 미러층(51) 및 경우에 따라서는 장벽층(52)의 제거에 의해 돌출부가 생성되며, 상기 돌출부 내에서 p-전도층이 미러층(1) 위의 둘레에서 돌출한다. 상기 돌출부는 d4 ≤ 4 ㎛, 예컨대 d4 = 1 ㎛의 값을 갖는다.
상기 개구(10)의 바닥면(10a)에서 보강층(53)이 노출되며, 상기 보강층은 예컨대 금으로 이루어지거나 금을 포함한다.
그 다음 방법 단계, 즉 도 1m에서 패시베이션층(11)이 ALD-공정에 의해 캐리어(9)로부터 멀리 떨어진 외부면에 제공된다. 상기 패시베이션층(11)은 예컨대 하기 물질들 중 하나를 포함하거나 하기 물질들 중 하나로 이루어진다: 알루미늄 산화물, 지르코늄 산화물, 티타늄 산화물, 규소 산화물.
이 경우 상기 패시베이션층(11)이 공동부를 완전히 채울 수 있으며, 상기 공동부는 미러층(52) 위에 형성된 p-전도층(4)의 돌출부에 의해 생성된다. 상기 패시베이션층(11)의 증착이 끝난 후에 상기 개구(10)의 바닥면(10a) 또한 상기 패시베이션층(11)의 재료에 의해 커버된다.
그 다음 방법 단계(도 1n 참조)에서, 예컨대 마스크를 이용한 포토그래피 기술이 사용되는 단계에서 보강층(53)이 개구(10)의 바닥면(10a)에서 다시 노출됨으로써, 하나의 접속면(54)이 생성되며, 상기 접속면(54)에 후속해서 콘택 와이어(contact wire)(즉: 본드 와이어(bond wire))가 고정될 수 있다.
도 10과 관련하여 기술된 마지막 방법 단계에서 개별 광전자 반도체칩으로 분할된다. 도 10에서 볼 수 있듯이 광전자 반도체칩은 캐리어(9)를 포함하며, 상기 캐리어(9)는 전기적으로 전도 가능하게 형성된다. 상기 캐리어(9) 다음에 보강층(82)이 오며, 상기 보강층(82) 위에 장벽층(81)이 금속층(8) 쪽으로 형성된다. 상기 금속층(9)은 개구들(71)을 통해 광전자 반도체칩의 n-전도 영역(2)과 전기적으로 전도 가능하게 연결된다. 즉 금속층(8)이 광전자 반도체칩의 n-측 접촉을 위해 사용된다. 이 경우 상기 금속층(8)은 개구(10)를 제외하고 미러층(51)을 포함하는 금속층 시퀀스(5)를 측면으로 둘러쌈으로써, 상기 미러층(51)의 둘레가 적어도 간접적으로 상기 금속층(8)에 의해 금속으로 캡슐화된다. 상기 금속층(8)과 상기 금속층 시퀀스(5) 그리고 p-전도층(4) 사이에 절연층(7)이 제공되며, 상기 절연층(7)은 상기 금속층(8)을 p-전도층(4)으로부터 전기적으로 분리시킨다. 상기 p-전도층(4)은 금속층 시퀀스(5)의 보강층(53)에 의해 전기적으로 접촉할 수 있다. 상기 보강층(53)이 상기 p-전도층(4)의 전기적 접촉을 위해 접근 가능한 개구(10) 내에서 미러층(1)이 패시베이션층(11)에 의해 개구(10)의 측면 영역들(1b)에서 완전히 커버되고 캡슐화된다.
전체적으로 볼 때 도 10과 관련하여 기술된 광전자 반도체칩은 단지 4개의 포토그래피 기술에 의해 제조될 수 있다(이와 관련하여 도 1b, 1e, 1k 및 1n에 대한 설명 참조).
도 2a 및 도 2b와 관련한 개략적인 단면도에 의해 본 발명에 기술된 방법의 또 다른 실시예가 더 자세히 설명되며, 본 실시예에서는 도 1n과 관련하여 기술된 바와 같이 금속층 시퀀스(5)의 보강층(53)에 의한 패시베이션층(11)의 개방을 위한 포토그래피 기술은 사용되지 않을 수 있다. 이 경우에 도 2a에 도시된 바와 같이 사전에 마스크를 정하지 않고 플라즈마 이용 에칭(plasma-assisted etching)이 방법 단계 1m 후에 전면적에 걸쳐 실행된다. 이러한 방식으로 패시베이션층(11)이 캐리어(9)로부터 멀리 떨어진 n-전도층(2) 상부면에서, 즉 복사 방출 표면(21)에서 제거된다. 상기 패시베이션층(11)이 미러층(52) 위의 개구(10) 내에 제공된 p-전도층의 돌출부 영역에서 반도체 바디의 다른 영역들에서보다 더 두꺼우며 상기 돌출부 영역에 패시베이션층(11)이 존재함으로써, 개구(1)의 측면 영역들(10b)에서 미러층(52)의 충분한 캡슐화가 보장된다. 이와 관련하여 도 2b는 분할된 광전자 반도체칩의 개략적인 단면도를 보여준다.
도 4의 개략적인 단면도와 관련하여 본 발명에 기술된 광전자 반도체칩의 또 다른 실시예가 더 자세히 설명된다. 도 10과 관련하여 기술된 광전자 반도체칩과 달리 여기서는 캐리어(9)에 의한 광전자 반도체칩의 n-측 접촉이 발생하지 않는다. 따라서 상기 캐리어(9)는 또한 전기 절연성 물질로 형성될 수 있다. 이에 대한 대안으로서 또는 추가로 예컨대 이산화규소로 이루어진 절연층(83)이 상기 캐리어(9)와 금속층(8) 사이에 배치될 수 있다.
광전자 반도체칩의 전기적 접촉은 도 4의 실시예에서 두 개의 개구(10)를 통해 이루어진다. 개구(101)에 의해 광전자 반도체칩이 p-측으로 접촉된다. 접속면(54)으로서 또한 금속층 시퀀스(5)의 보강층(53)이 사용된다.
광전자 반도체칩의 n-측 접촉은 개구(102)에 의해 이루어진다. 이를 위해 개구(102) 영역에서 금속층 시퀀스(5) 사이에, 즉 보강층(53)사이, 그리고 금속층(8) 사이에 추가의 개구(711)가 형성되며, 상기 개구(711) 내에 절연층(7)이 관통한다. 이러한 개구는 예컨대 도 1e와 관련하여 기술된 방법 단계에서 패시베이션층(7) 내에서, 즉 방법 단계에서 두 번째로 필요한 마스크를 정할 때 생성된다. 도 4와 관련하여 기술된 광전자 반도체칩은 두 개의 개구(101, 102)를 통해 각각 접속선에 의해 전기적으로 전도 가능하게 접촉될 수 있다.
도 5와 관련하여 기술된 본 발명에 따른 광전자 반도체칩의 실시예에서 광전자 반도체칩이 도 10의 실시예에서와 마찬가지로 캐리어(9)를 통해 n-측으로 접촉한다. 상기 광전자 반도체칩은 그러나 본 실시예에서 추가로 ESD-부분 영역(13)을 포함하며, 상기 ESD-부분 영역(13)은 개구(102)를 통해 둘레에서 분리된 부분 영역에서 n-전도층(2), 활성영역(3) 및 p-전도 반도체층(4) 및 금속층 시퀀스(5)에 의해 형성된다. 개구(102)의 바닥면에서 노출된 금속층 시퀀스(5)의 보강층(53)과 전기적으로 전도 가능하게 연결되는 금속화층(131) 및 절연층(7) 내 개구(711)에 의해 상기 ESD-부분 영역이 광전자 반도체칩의 나머지 영역들에 대해 역병렬적으로 접속된다. 이러한 방식으로 상기 ESD-부분 영역(13)이 광전자 반도체칩을 위한 ESD-보호 다이오드를 형성하며, 상기 ESD-보호 다이오드의 둘레는 복사 방출 활성영역(3)에 의해 둘러싸인다. 이 경우 n-콘택부(71)가 개구(102)와 같이 둘레에 형성되어 단락을 피할 수 있다. 도 5의 실시예에 따른 광전자 반도체칩을 위해 적어도 하나의 추가 포토그래피 기술이 필요하며, 상기 포토그래피 기술은 금속화층(131)의 구조화를 위해 필요하다.
도 6과 관련하여 본 발명에서 기술된 광전자 반도체칩의 또 다른 실시예가 더 자세히 설명된다. 본 실시예에서 광전자 반도체칩은 다수의 활성 부분 영역(31)으로 분할된다. 즉 공동으로 에피택셜하게 성장한 층들이 횡방향으로 분할된 다수의 부분 영역들로 분할된다. 도 6에서 두 개의 활성 부분 영역(31)이 도시되며, 상기 활성 부분 영역들(31)은 광전자 반도체칩의 두 개의 픽셀을 형성한다. 이 경우 상기 활성 부분 영역들(31)은 전기 접속부(32)에 의해 서로 직렬로 접속되며, 이때 금속층(8)은 광전자 반도체칩의 n-측 접촉을 위해 인접한 부분 영역들(31) 사이의 절연부(783)에 의해 각각 중단된다. 이때 광전자 반도체칩은 도 4와 관련하여 기술된 광전자 반도체칩을 가리키며, 여기서 광전자 반도체칩의 n-측 접촉은 캐리어(9)에 의해서 이루어지는 것이 아니라 개구들(101 및 102) 내 접속면들(54)에 의해 이루어진다. 상기 전기 접속부(32)를 위해 필요한, 절연층(7) 내 개구들의 생성 및 금속층(8) 내 절연부(783)의 형성을 위한 개구의 생성이 예컨대 도 1e와 관련하여 기술된 절연층(7)의 개방과 함께, 즉 제 2 포토그래피 기술이 실행되는 동안 이루어진다.
상기 부분 영역들(31)에서 광전자 반도체칩의 동작시 예컨대 전압이 각각 적어도 2 V 만큼 강하한다. 이러한 방식으로 직렬로 접속된 다수의 활성 부분 영역들(31)에 의해 광전자 반도체칩이 생성될 수 있으며, 상기 광전자 반도체칩은 90V 이상의 전압에 의해 동작할 수 있다.
전체적으로 본 발명에서 광전자 반도체칩의 제조를 위한 방법이 기술되며, 상기 방법에 의해 광전자 반도체칩이 적은 수의 포토그래피 기술에 의해 특히 저가로 제조될 수 있다. 상기 광전자 반도체칩은 간단한 제조 가능성 이외에도 예컨대 미러층(52) 둘레의 금속적 캡슐화 및 이에 따른 높은 기술적이고 화학적인 안전성을 특징으로 한다.
본 발명은 실시예들에 의한 설명에만 제한되지 않는다. 오히려 본 발명은 각 새로운 특징 및 각 특징들의 조합을 포함하며, 상기 특징 또는 상기와 같은 조합 자체가 특허 청구범위 또는 실시예들에 명시적으로 기재되어 있지 않더라도 각각의 특징 조합은 특허 청구범위에 포함된 것으로 간주한다.
본 특허출원은 독일 특허출원서 102010024079.6호의 우선권을 주장하며, 상기 우선권 문서들의 공개 내용은 인용의 방식으로 본 출원서에 수용된다.

Claims (16)

  1. 하기 단계들을 포함하는 광전자 반도체칩의 제조 방법으로서,
    - n-전도층(2)을 제공하는 단계,
    - 상기 n-전도층(2) 위에 p-전도층(4)을 배치하는 단계,
    - 상기 p-전도층(4) 위에 금속층 시퀀스(5)를 배치하는 단계 － 이때 상기 금속층 시퀀스(5)는 적어도 하나의 미러층(mirror layer)(51) 및 적어도 하나의 장벽층(barrier layer)(52)을 포함하며, 그리고 상기 금속층 시퀀스(5)의 상기 미러층(51)은 상기 p-전도층(4)을 향해 있음 －,
    - 상기 p-전도층(4)을 등지는 상기 금속층 시퀀스(5) 측면에 마스크(6)를 배치하는 단계,
    - 상기 마스크(6)를 사용하여 상기 금속층 시퀀스(5)를 부분적으로 제거하고 상기 p-전도층(4)을 노출시키는 단계, 그리고
    - 상기 마스크(6)를 사용하여 상기 p-전도층(4)의 노출된 영역들(4a)을 상기 n-전도층(2)에 이르기까지 부분적으로 중성화(neutralization)하는 단계 － 이때 상기 p-전도층(4) 내의 p-도펀트가 중성화됨으로써, 상기 p-전도층(4)의 중성화된 영역들(4a)이 우선 전기적으로 절연되고, 후속하여 상기 p-전도층의 중성화된 영역들(4a)이 적어도 부분적으로 n-전도형으로 도핑 됨으로써, 그 결과 상기 n-전도층(2)은 상기 p-전도층(4)의 중성화된 영역들(4a)을 통해 전기적으로 접촉될 수 있음 － 를 포함하는,
    광전자 반도체칩의 제조 방법.
  2. 광전자 반도체칩으로서,
    - 적어도 하나의 미러층(51) 및 적어도 하나의 장벽층(52)을 포함하는 금속층 시퀀스(5)
    - n-전도층(2) 및
    - p-전도층(4)을 포함하며, 이때 상기 금속층 시퀀스(5)의 상기 미러층(51)이 상기 p-전도층(4)을 향해 있으며,
    - 상기 p-전도층(4)은 부분적으로 상기 n-전도층(2)에 이르기까지 중성화되고, 이때 상기 p-전도층(4)의 중성화된 영역들(4a) 내의 p-도펀트가 중성화되고, 그리고
    - 상기 p-전도층(4)의 중성화된 영역들(4a)은 부분적으로 n-전도형으로 도핑 됨으로써, 그 결과 상기 n-전도층(2)은 상기 p-전도층(4)의 중성화된 영역들(4a)을 통해 전기적으로 접촉될 수 있는,
    광전자 반도체칩.
  3. 제 2 항에 있어서,
    - 상기 n-전도층(2) 및 상기 p-전도층(4)을 통해 연장되는 개구(10)가 형성되며,
    - 상기 개구(10) 바닥면(10a)에서 상기 금속층 시퀀스(5)의 한 층이 노출되며, 그리고
    - 상기 바닥면(10a)에 상기 반도체칩을 전기적으로 접촉시키기 위한 접속면(54)이 형성되는,
    광전자 반도체칩.
  4. 제 3 항에 있어서,
    - 상기 개구(10)가 적어도 부분적으로 상기 금속층 시퀀스(5)의 미러층(51)을 통해 연장되며, 그리고
    - 상기 개구(10)의 측면 영역(10b)이 적어도 상기 미러층(51) 영역에서 패시베이션층(passivation layer)(11)에 의해 완전히 커버되는,
    광전자 반도체칩.
  5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 p-전도층(4)이 상기 개구(10) 내에서 상기 미러층(51)의 측면으로 돌출하는,
    광전자 반도체칩.
  6. 광전자 반도체칩으로서,
    적어도 하나의 미러층(51) 및 적어도 하나의 장벽층(52)을 포함하는 금속층 시퀀스(5), n-전도층(2) 및 p-전도층(4)을 포함하며, 이때
    - 상기 금속층 시퀀스(5)의 상기 미러층(51)이 상기 p-전도층(4)을 향해 있으며,
    - 상기 p-전도층(4)이 상기 미러층(51)의 측면으로 돌출하며,
    - 상기 미러층(51) 위에 형성된 상기 p-전도층(4)의 측면 돌출부(d3)가 최대 5 ㎛의 값을 갖고,
    - 상기 n-전도층(2) 및 상기 p-전도층(4)을 통해 연장되는 개구(10)가 형성되며, 이때 상기 p-전도층(4)이 상기 개구(10) 내에서 상기 미러층(51)의 측면으로 돌출하고, 그리고
    - 상기 미러층(51) 영역에 있는 상기 개구(10)의 측면 영역(10b)이 반도체칩 캐리어(9)의 미러층(15)을 향해 있는 표면과 함께, 상기 p-전도층(4) 영역에 있는 상기 개구(10)의 측면 영역(10b)과는 다른 각도를 형성하는,
    광전자 반도체칩.
  7. 제 4 항에 있어서,
    상기 패시베이션층(11)이 ALD-공정에 의해 생성되는,
    광전자 반도체칩.
  8. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
    - 적어도 두 개의 개구(101, 102)가 형성되며,
    - 상기 개구들 중 하나의 개구(102)에 상기 반도체칩의 n-측 접촉을 위한 접속면이 형성되며, 그리고
    - 상기 개구들 중 다른 하나의 개구(101)에 상기 반도체칩의 p-측 접촉을 위한 접속면이 형성되는,
    광전자 반도체칩.
  9. 광전자 반도체칩으로서,
    적어도 하나의 미러층(51) 및 적어도 하나의 장벽층(52)을 포함하는 금속층 시퀀스(5), n-전도층(2) 및 p-전도층(4)을 포함하며, 이때
    - 상기 금속층 시퀀스(5)의 상기 미러층(51)이 상기 p-전도층(4)을 향해 있으며,
    - 상기 p-전도층(4)이 상기 미러층(51)의 측면으로 돌출하며,
    - 상기 미러층(51) 위에 형성된 상기 p-전도층(4)의 측면 돌출부(d3)가 최대 5 ㎛의 값을 갖고,
    - 적어도 두 개의 개구(101, 102)가 형성되며, 이때 상기 개구들 중 하나의 개구(102)에 상기 반도체칩의 n-측 접촉을 위한 접속면이 형성되며, 그리고 상기 개구들 중 다른 하나의 개구(101)에 상기 반도체칩의 p-측 접촉을 위한 접속면이 형성되고, 그리고
    - 상기 금속층 시퀀스(5)의 측면 영역들(5a)이 상기 개구들(101, 102)을 제외하고 적어도 간접적으로 금속층(8)에 접하며, 상기 금속층은 상기 n-전도층(2)의 n-전도형 반도체 물질과 전기적으로 전도 가능하게 연결되는,
    광전자 반도체칩.
  10. 광전자 반도체칩으로서,
    적어도 하나의 미러층(51) 및 적어도 하나의 장벽층(52)을 포함하는 금속층 시퀀스(5) 및 p-전도층(4)을 포함하며, 이때
    - 상기 금속층 시퀀스(5)의 상기 미러층(51)이 상기 p-전도층(4)을 향해 있으며,
    - 상기 p-전도층(4)이 상기 미러층(51)의 측면으로 돌출하며,
    - 상기 미러층(51) 위에 형성된 상기 p-전도층(4)의 측면 돌출부(d3)가 최대 5 ㎛의 값을 갖고,
    - 적어도 두 개의 개구(101, 102)가 형성되며, 이때 상기 개구들 중 하나의 개구(102)에 상기 반도체칩의 n-측 접촉을 위한 접속면이 형성되며, 그리고 상기 개구들 중 다른 하나의 개구(101)에 상기 반도체칩의 p-측 접촉을 위한 접속면이 형성되고, 그리고
    - 상기 개구들(101, 102) 중 적어도 하나의 개구가 활성영역(active area)(3)에 의해 측면으로 완전히 둘러싸이는,
    광전자 반도체칩.
  11. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
    - 상기 금속층 시퀀스(5)의 부분들, 상기 p-전도층(4)의 부분들 그리고 상기 n-전도층(2)의 부분들을 포함하는 상기 반도체칩의 ESD-부분 영역(13)이 나머지 반도체칩과 전기적으로 역병렬적으로(antiparallel) 접속하며, 그리고
    - 상기 ESD-부분 영역(13)이 상기 나머지 반도체칩을 위한 ESD-보호 다이오드(protective diode)를 형성하는,
    광전자 반도체칩.
  12. 제 11 항에 있어서,
    상기 ESD-부분 영역(13)이 상기 활성영역(3)에 의해 측면으로 완전히 둘러싸이는,
    광전자 반도체칩.
  13. 광전자 반도체칩으로서,
    적어도 하나의 미러층(51) 및 적어도 하나의 장벽층(52)을 포함하는 금속층 시퀀스(5) 및 p-전도층(4)을 포함하며, 이때
    - 상기 금속층 시퀀스(5)의 상기 미러층(51)이 상기 p-전도층(4)을 향해 있으며,
    - 상기 p-전도층(4)이 상기 미러층(51)의 측면으로 돌출하며,
    - 상기 미러층(51) 위에 형성된 상기 p-전도층(4)의 측면 돌출부(d3)가 최대 5 ㎛의 값을 갖고, 그리고
    - 상기 반도체칩이 적어도 두 개의 활성 부분 영역들(31)로 분할되고, 상기 활성 부분 영역들은 전기적으로 직렬 접속되는,
    광전자 반도체칩.
  14. 제 13 항에 있어서,
    상기 활성 부분 영역들(31) 사이의 전기 접속부(32)가 상기 반도체칩의 복사 방출면(22) 하부에 배치되는,
    광전자 반도체칩.
  15. 제 13 항에 있어서,
    상기 반도체칩의 동작시 각각의 활성 부분 영역들(31)에서 전압이 적어도 2V 만큼 강하하는,
    광전자 반도체칩.
  16. 하기 단계들을 포함하는 광전자 반도체칩의 제조 방법으로서,
    - n-전도층(2)을 제공하는 단계,
    - 상기 n-전도층(2) 위에 p-전도층(4)을 배치하는 단계,
    - 상기 p-전도층(4) 위에 금속층 시퀀스(5)를 배치하는 단계,
    - 상기 p-전도층(4)을 등지는 상기 금속층 시퀀스(5) 측면에 마스크(6)를 배치하는 단계,
    - 상기 마스크(6)를 사용하여 상기 금속층 시퀀스(5)를 부분적으로 제거하고 상기 p-전도층(4)을 노출시키는 단계, 그리고
    - 상기 마스크(6)를 사용하여 상기 p-전도층(4)의 노출된 영역들(4a)을 상기 n-전도층(2)에 이르기까지 부분적으로 중성화(neutralization)하거나 제거하는 단계(이때 상기 금속층 시퀀스(5)는 적어도 하나의 미러층(51) 및 적어도 하나의 장벽층(52)을 포함하며, 그리고 상기 금속층 시퀀스(5)의 상기 미러층(51)은 상기 p-전도층(4)을 향해 있음)를 포함하고, 이때
    - 상기 광전자 반도체칩 내에 개구(10)가 형성되며, 상기 개구(10)가 상기 n-전도층(2) 및 상기 p-전도층(4)을 통해 연장되며,
    - 상기 개구(10)의 바닥면(10a)에서 상기 금속층 시퀀스(5)의 한 층이 노출되며,
    - 상기 바닥면(10a)에 상기 반도체칩을 전기적으로 접촉시키기 위한 접속면(54)이 형성되며,
    - 상기 개구(10)가 적어도 부분적으로 상기 금속층 시퀀스(5)의 미러층(51)을 통해 연장되며, 그리고
    - 상기 개구(10)의 측면 영역(10b)이 적어도 상기 미러층(51) 영역에서 패시베이션층(11)에 의해 완전히 커버되며, 이때 상기 패시베이션층(11)이 ALD-공정에 의해 생성되는,
    광전자 반도체칩의 제조 방법.
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