KR101832119B1 - 반도체 장치 - Google Patents
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Abstract
본 발명의 목적은 포토센서에서 광 검출의 정밀도를 개선하고 상기 포토센서의 수광 면적을 증가시키는 것이다. 상기 포토 센서는: 광을 전기 신호로 변환하는 수광 소자와; 상기 전기 신호를 전송하는 제 1 트랜지스터와; 상기 전기 신호를 증폭하는 제 2 트랜지스터를 포함한다. 상기 수광 소자는 실리콘 반도체를 포함하고, 상기 제 1 트랜지스터는 산화물 반도체를 포함한다. 상기 수광 소자는 횡형 접합 포토다이오드이고, 상기 수광 소자에 포함된 n 영역 또는 p 영역은 상기 제 1 트랜지스터와 중첩한다.
Description
본 기술분야는 포토센서, 상기 포토센서를 갖는 반도체 장치, 및 그의 구동 방법에 관한 것이다.
최근, 광 검출 센서들(또는 포토센서들이라고도 함)이 제공된 반도체 장치들이 주목되고 있다(특허문헌 1 참조).
포토센서들을 갖는 반도체 장치들은 CCD 이미지 센서들, CMOS 이미지 센서들 등을 포함한다. 이러한 이미지 센서들은, 예를 들면, 디지털 스틸 카메라들 또는 휴대 전화들과 같은 전자 기기들에 사용된다. 또한, 포토센서들을 그들의 표시부들에 포함하는 반도체 장치들로서, 터치 패널들 등이 개발되었다.
포토센서를 포함하는 반도체 장치에서는, 피검출물로부터 방출되는 광 또는 피검출물에 의해 반사되는 외광은 포토센서에 의해 직접 검출되거나 광학 렌즈 등에 의해 집광되고 이후 검출된다.
본 발명의 목적은 포토센서의 광 검출의 정밀도를 향상시키는 것이다.
본 발명의 다른 목적은 포토센서의 회로의 새로운 레이아웃 또는 구조를 제공하는 것이다. 특히, 본 발명의 목적은 수광 면적을 증가시키는 것이다.
본 발명의 일 실시형태는, 광을 전기 신호로 변환하는 수광 소자와; 상기 전기 신호를 전송하는 제 1 트랜지스터와; 상기 전기 신호를 증폭하는 제 2 트랜지스터를 포함하는 반도체 장치이다. 상기 수광 소자는 실리콘 반도체를 포함하고, 상기 제 1 트랜지스터는 산화물 반도체를 포함한다.
상기 수광 소자는 횡형 접합 포토다이오드이고, 상기 수광 소자에 포함된 n 영역 또는 p 영역은 상기 제 1 트랜지스터와 중첩한다.
상기 수광 소자는 상기 제 2 트랜지스터와 동일한 표면 위에 형성된다.
상기 수광 소자의 수광 영역 위에 형성된 배선은 투광성 재료로 형성된다.
본 명세서에서, 상기 반도체 장치는 반도체 성질을 갖는 소자, 및 상기 소자를 포함하는 모든 대상을 말한다. 예를 들면, 트랜지스터를 포함하는 표시 장치는 몇몇 경우들에서 간단하게 반도체 장치로 불리운다.
포토센서에서, 산화물 반도체는 전기 신호를 전송하는 상기 제 1 트랜지스터에 사용되고, 그 결과 오프 상태에서 상기 제 1 트랜지스터의 리크 전류가 저감되고, 상기 광 검출의 정확도가 향상된다.
또한, 상기 수광 소자에 포함된 n 영역 또는 p 영역은 상기 제 1 트랜지스터와 중첩하기 때문에, 상기 수광 소자의 상기 수광 영역이 증가될 수 있다; 따라서, 높은 광 감도가 실현되고 광이 고정밀도로 검출될 수 있다.
또한, 상기 수광 영역 위에 형성된 상기 배선은 투광성 재료로 형성되기 때문에, 상기 수광 면적이 증가될 수 있고; 따라서, 높은 광 감도가 실현될 수 있고 광은 고 정밀도로 검출될 수 있다.
도 1은 반도체 장치의 회로의 예를 도시하는 도면.
도 2는 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 3은 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 4는 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 5는 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 6은 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 7은 반도체 장치의 회로의 예를 도시하는 도면.
도 8은 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 9는 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 10은 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 11은 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 12는 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 13은 반도체 장치의 회로의 예를 도시하는 도면.
도 14는 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 15는 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 16은 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 17은 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 18은 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 19는 반도체 장치의 단면 구조의 예를 도시하는 도면.
도 20은 반도체 장치의 단면 구조의 예를 도시하는 도면.
도 21은 반도체 장치의 회로의 예를 도시하는 도면.
도 22는 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 23은 반도체 장치의 단면 구조의 예를 도시하는 도면.
도 24는 반도체 장치의 단면 구조의 예를 도시하는 도면.
도 25는 반도체 장치의 예를 도시하는 도면.
도 26은 반도체 장치의 예를 도시하는 도면.
도 27a 내지 도 27f는 반도체 장치의 회로의 예를 도시하는 도면.
도 28은 반도체 장치의 특성들을 나타내는 그래프.
도 29는 타이밍 차트를 도시하는 도면.
도 2는 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 3은 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 4는 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 5는 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 6은 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 7은 반도체 장치의 회로의 예를 도시하는 도면.
도 8은 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 9는 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 10은 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 11은 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 12는 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 13은 반도체 장치의 회로의 예를 도시하는 도면.
도 14는 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 15는 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 16은 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 17은 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 18은 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 19는 반도체 장치의 단면 구조의 예를 도시하는 도면.
도 20은 반도체 장치의 단면 구조의 예를 도시하는 도면.
도 21은 반도체 장치의 회로의 예를 도시하는 도면.
도 22는 반도체 장치의 레이아웃의 예를 도시하는 도면.
도 23은 반도체 장치의 단면 구조의 예를 도시하는 도면.
도 24는 반도체 장치의 단면 구조의 예를 도시하는 도면.
도 25는 반도체 장치의 예를 도시하는 도면.
도 26은 반도체 장치의 예를 도시하는 도면.
도 27a 내지 도 27f는 반도체 장치의 회로의 예를 도시하는 도면.
도 28은 반도체 장치의 특성들을 나타내는 그래프.
도 29는 타이밍 차트를 도시하는 도면.
이하에 실시형태들은 도면들을 참조하여 상세히 설명될 것이다. 이하의 실시형태들은 다수의 상이한 모드들로 구현될 수 있고, 상기 모드들 및 상세들이 본 발명의 취지 및 범위로부터 벗어나지 않고 다수의 방식들로 변경될 수 있다는 것이 당업자에게 명백할 것이라는 것을 주의하자. 따라서, 본 발명은 실시형태들의 기재 내용으로 한정되는 것으로 해석되지 않는다. 실시형태들을 설명하기 위한 모든 도면들에서, 동일 부분들 또는 동일한 기능을 갖는 부분들은 동일한 참조 부호로 표시하고, 그의 설명은 생략된다는 것을 주의하자.
(실시형태 1)
본 실시형태에서는, 반도체 장치의 회로 및 레이아웃이 설명될 것이다.
도 1은 포토센서의 회로도의 예이다.
상기 포토센서는 포토다이오드(100), 트랜지스터(101), 트랜지스터(102), 트랜지스터(103), 및 트랜지스터(104)를 포함한다.
상기 포토다이오드(100)는 광을 전기 신호(전하)로 변환하는 기능을 갖는다. 상기 포토다이오드와 달리, 포토트랜지스터와 같이 이러한 기능을 갖는 수광 소자도 또한 사용될 수 있다.
상기 트랜지스터(101)는 상기 변환된 전기 신호를 상기 트랜지스터(103)의 게이트로 전송하는 기능을 갖는다. 따라서, 상기 트랜지스터(101)는 전송 트랜지스터라고도 불리운다.
상기 트랜지스터(102)는 상기 트랜지스터(103)의 게이트 전위를 제어하여 상기 게이트 전위가 미리 결정된 전위로 리셋되게 하는 기능을 갖는다. 따라서, 상기 트랜지스터(102)는 또한 리셋 트랜지스터라고도 불리운다.
상기 트랜지스터(103)는 상기 전송된 전기 신호를 증폭하고 출력 신호를 생성하는 기능을 갖는다. 따라서, 상기 트랜지스터(103)는 또한 증폭 트랜지스터라고도 불리운다. 상기 증폭은 여기서 소스와 드레인 사이의 전류값이 게이트 전위에 의해 제어된다는 것을 의미하는 것을 주의하자.
상기 트랜지스터(104)는 상기 출력 신호의 판독을 제어하는 기능을 갖는다. 예를 들면, 복수의 포토센서들 중에서, 미리 결정된 포토센서로부터의 출력은 상기 트랜지스터(104)에 의해 선택되고; 따라서, 상기 트랜지스터(104)는 또한 선택 트랜지스터라고도 불리운다.
도 1의 회로에서, 상기 트랜지스터(101)의 게이트는 배선(106)(또한 전하 제어 신호선이라고도 불리운다)에 전기적으로 접속되고, 상기 트랜지스터(101)의 소스 및 드레인 중 하나는 상기 포토다이오드(100)의 하나의 전극에 전기적으로 접속되고, 상기 트랜지스터(101)의 상기 소스 및 상기 드레인 중 다른 하나는 상기 트랜지스터(102)의 소스 및 드레인 중 하나 및 상기 트랜지스터(103)의 상기 게이트에 전기적으로 접속된다. 상기 트랜지스터(102)의 게이트는 배선(107)(또한 리셋 신호선이라고도 불리운다)에 전기적으로 접속되고, 상기 트랜지스터(102)의 상기 소스 및 상기 드레인 중 다른 하나는 배선(108)(또한 전원 공급선이라고도 불리운다)에 전기적으로 접속된다. 상기 트랜지스터(103)의 소스 및 드레인 중 하나는 상기 배선(108)에 전기적으로 접속되고, 그의 다른 하나는 상기 트랜지스터(104)의 소스 및 드레인 중 하나에 전기적으로 접속된다. 상기 트랜지스터(104)의 게이트는 배선(109)(또한 선택 신호선이라고도 불리운다)에 전기적으로 접속되고, 상기 트랜지스터(104)의 상기 소스 및 상기 드레인 중 다른 하나는 배선(110)(또한 출력선이라고도 불리운다)에 전기적으로 접속된다. 상기 포토다이오드(100)의 다른 전극은 배선(120)에 전기적으로 접속된다는 것을 주의하자. 상기 배선(120)의 전위는 고정 전위(예를 들면, 그라운드 전위) 또는 가변 전위 중 원하는 전위로 설정될 수 있다.
도 2는 상기 포토센서의 레이아웃의 예이다.
상기 포토센서는 수광 소자(상기 포토다이오드(100)) 및 4 개의 트랜지스터들(101 내지 104)을 포함한다. 상기 포토다이오드(100)는 횡형 접합 PIN 포토다이오드이고, 그의 n 영역(201), i 영역(202), 및 p 영역(203)은 동일 표면 위에 형성된다. 상기 트랜지스터(101) 및 상기 트랜지스터(102)는 상기 n 영역(201) 위에 형성된다. 상기 트랜지스터(101)의 일부 또는 전체가 수광 영역이 아닌 n 영역(201)과 중첩하는 레이아웃으로 상기 수광 면적이 증가될 수 있다.
상기 트랜지스터(101)는 수광 영역이 아닌 상기 p 영역(203) 위에 형성될 수 있다는 것을 주의하자. 상기 포토다이오드(100)는 i 영역 없는 PN 포토다이오드일 수 있다.
본 실시형태에서, 산화물 반도체는 바람직하게는 상기 트랜지스터(101) 및 상기 트랜지스터(102)에 사용된다. 이러한 구조는 상기 트랜지스터(101) 및 상기 트랜지스터(102)로부터 상기 트랜지스터(103)의 상기 게이트에 공급된 상기 전기 신호의 누설을 저감하게 한다. 이는 산화물 반도체를 사용하는 트랜지스터가 오프 상태에서 적은 누설 전류를 갖기 때문이다. 따라서, 광은 높은 정밀도로 검출될 수 있다. 상기 구조는 수광과 판독 사이에 긴 시간이 걸리는 경우 특히 효과적이다.
상기 구조는, 복수의 포토센서들을 포함하는 반도체 장치(예를 들면, 도 25 또는 도 26)에서, 수광과 판독 사이의 시간이 포토센서마다 변하는 경우에 또한 효과적이다. 광이 모든 포토센서들에서 동시에 수신되고 판독이 각 라인에 대해 순차적으로 수행되는 구성들이 존재한다.
상기 포토다이오드(100), 상기 트랜지스터(103), 및 상기 트랜지스터(104)가 동일한 반도체 재료의 사용에 의해 형성되는 것을 주의하자. 상기 포토다이오드(100), 상기 트랜지스터(103), 및 상기 트랜지스터(104)가 동일 공정에서 동일 표면 위에 형성될 수 있기 때문에, 비용 저감이 달성될 수 있다. 이동도가 높은 반도체가 사용될 경우, 상기 포토다이오드(100)의 양자 효율이 증가될 수 있고, 상기 트랜지스터(103)에 의한 증폭 및 상기 트랜지스터(104)에 의한 판독이 효율적으로 수행될 수 있다. 여기서, 결정성 반도체가 사용된다. 특히, 단결정 실리콘이 사용되는 것이 바람직하지만, 필요에 따라서 비정질 반도체 또는 산화물 반도체와 같은 다른 반도체들이 사용될 수 있다.
도 3 내지 도 6은 상기 포토센서의 레이아웃의 다른 예들이고, 그의 각각은 상기 포토다이오드(100)의 수광 면적이 도 2와 상이하다.
도 3, 도 5, 및 도 6에서, 상기 포토다이오드(100)(여기서, 상기 i 영역(202))의 수광 영역과 중첩하는 배선(도전층(130))에 투광성 재료가 사용된다. 광은 상기 도전층(130)을 투과하고 상기 i 영역(202)에 입사하고; 따라서, 상기 수광 면적이 증가될 수 있다.
상기 투광성 재료로서, 예를 들면, 인듐 주석 산화물(ITO), 산화 실리콘을 함유하는 인듐 주석 산화물(ITSO), 유기인듐, 유기주석, 산화 아연, 인듐 아연 산화물(IZO), 갈륨을 함유하는 산화 아연, 산화 주석, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 티타늄을 함유하는 인듐 산화물, 또는 산화 티타늄을 함유하는 인듐 주석 산화물을 사용하는 것이 가능하다.
또한, 도 3에서, 상기 트랜지스터(101) 및 상기 트랜지스터(102)는 상기 포토다이오드의 상기 i 영역(202)과 중첩하도록 형성된다. 이러한 구조는 상기 산화물 반도체의 투광성을 이용한다: 광은 상기 트랜지스터(101), 상기 트랜지스터(102), 및 상기 도전층(130)을 투과하고 상기 i 영역(202)에 입사한다. 따라서, 상기 수광 면적이 증가될 수 있다.
상기 수광 면적이 상기 방식으로 증가될 경우, 광 감도가 증가될 수 있고 따라서 광은 높은 정밀도로 검출될 수 있다.
본 실시형태는 다른 실시형태들과 적절하게 결합하여 구현될 수 있다.
(실시형태 2)
본 실시형태는 상기 반도체 장치의 회로 및 레이아웃의 예를 도시하고, 이는 실시형태 1에 도시된 예와 상이하다.
도 7은 상기 포토센서의 회로도의 예이고, 도 1의 상기 트랜지스터(102)가 생략된다.
도 8 내지 도 12는 도 7에서 상기 회로의 레이아웃의 예들이고, 도 2 내지 도 6의 상기 트랜지스터(102)가 각각 생략된다. 상기 수광 면적은 소자들의 수의 감소 때문에 증가될 수 있다.
도 13은 상기 포토센서의 회로의 예이고, 도 1의 상기 트랜지스터(102) 및 상기 트랜지스터(104)가 생략된다.
도 14 내지 도 18은 도 13에서 상기 회로의 레이아웃의 예들이고, 도 2 내지 도 6의 상기 트랜지스터(102) 및 상기 트랜지스터(104)가 각각 생략된다. 상기 수광 면적은 소자들의 수의 감소 때문에 또한 증가될 수 있다.
본 실시형태는 상기 다른 실시형태들과 적절하게 조합하여 구현될 수 있다.
(실시형태 3)
본 실시형태에서, 상기 반도체 장치의 단면 구조가 설명될 것이다.
도 19는 도 1 내지 도 18에 도시된 상기 포토센서의 단면도이다.
도 19에서, 포토다이오드(1002), 트랜지스터(1003), 및 트랜지스터(1004)는 절연 표면을 갖는 기판(1001) 위에 제공된다. 상기 포토다이오드(1002), 상기 트랜지스터(1003), 및 상기 트랜지스터(1004) 각각은 도 1 내지 도 18에 도시된 상기 포토다이오드(100), 상기 트랜지스터(103), 및 상기 트랜지스터(101)의 단면 구조의 예를 도시한다.
피검출물(1201)로부터 방출된 광(1202), 상기 피검출물(1201)에 의해 반사된 광(1202)(외광 등), 또는 상기 장치의 내부로부터 방출되고 상기 피검출물(1201)에 의해 반사된 광(1202)이 상기 포토다이오드(1002)에 입사한다. 상기 피검출물은 상기 기판(1001)측에 제공되어 그의 이미지가 촬상된다.
상기 기판(1001)은 절연 기판(예를 들면, 유리 기판 또는 플라스틱 기판), 절연막(예를 들면, 산화 실리콘막 또는 질화 실리콘막)이 형성되는 절연 기판, 상기 절연막이 형성되는 반도체 기판(예를 들면, 실리콘 기판), 또는 상기 절연막이 형성되는 금속 기판(예를 들면, 알루미늄 기판)일 수 있다.
상기 포토다이오드(1002)는 횡형 접합 PIN 포토다이오드이고 반도체막(1005)을 포함한다. 상기 반도체막(1005)은 p형 도전성을 갖는 영역(p 영역(1021)), i형 도전성을 갖는 영역(i 영역(1022)), 및 n형 도전성(n 영역(1023))을 갖는 영역을 포함한다. 상기 포토다이오드(1002)가 PN 포토다이오드일 수 있다는 것을 주의하자.
횡형 접합 PIN 또는 PN 포토다이오드는 상기 반도체막(1005)의 미리 결정된 영역들에 p형 불순물 및 n형 불순물을 부가함으로써 형성될 수 있다.
상기 포토다이오드(1002)에서, 입사광으로부터 생성된 전기 신호의 일부(양자 효율)를 향상시키기 위해 적은 결정 결함들을 갖는 단결정 반도체(예를 들면, 단결정 실리콘)가 바람직하게는 상기 반도체막(1005)에 사용된다.
상기 트랜지스터(1003)는 탑-게이트형 박막 트랜지스터이고 반도체막(1006), 게이트 절연막(1007), 및 게이트 전극(1008)을 포함한다.
상기 트랜지스터(1003)는 상기 포토다이오드(1002)로부터 공급된 전기 신호를 출력 신호로 변환하는 기능을 갖는다. 그러므로, 단결정 반도체(예를 들면, 단결정 실리콘)가 상기 반도체막(1006)에 바람직하게 사용되어 높은 이동도를 갖는 트랜지스터를 획득한다.
단결정 반도체를 사용하여 상기 반도체막(1005) 및 상기 반도체막(1006)을 형성하는 예가 설명될 것이다. 단결정 반도체 기판(예를 들면, 단결정 실리콘 기판)의 원하는 깊이에, 이온 조사 등에 의해 손상 영역이 형성된다. 상기 단결정 반도체 기판 및 상기 기판(1001)이 절연막을 사이에 개재하여 서로 접합되고; 이후, 상기 단결정 반도체 기판이 상기 손상 영역을 따라 분리되고, 그에 의해 반도체막이 상기 기판(1001) 위에 형성된다. 상기 반도체막이 에칭 등에 의해 원하는 형상으로 가공되어(패터닝되고), 상기 반도체막(1005) 및 상기 반도체막(1006)이 형성된다. 상기 반도체막(1005) 및 상기 반도체막(1006)이 동일한 공정에서 형성될 수 있기 때문에, 비용 저감이 실현될 수 있다. 이러한 방식으로, 상기 포토다이오드(1002) 및 상기 트랜지스터(1003)가 동일 표면상에 형성될 수 있다.
비정질 반도체, 미결정 반도체, 다결정 반도체, 산화물 반도체 등이 또한 상기 반도체막(1005) 및 상기 반도체막(1006)에 사용될 수 있다는 것을 주의하자. 특히, 단결정 반도체가 바람직하게 사용되어 높은 이동도를 갖는 트랜지스터를 획득한다. 상기 반도체 재료로서, 바람직하게는 실리콘 또는 실리콘 게르마늄과 같은 실리콘 반도체를 사용하고, 그의 결정성은 쉽게 증가될 수 있다.
여기서, 상기 포토다이오드(1002)의 양자 효율을 향상시키기 위해 상기 반도체막(1005)이 바람직하게는 두껍게 형성된다. 또한, 상기 트랜지스터(1003)의 S 값과 같은 전기 특성들을 향상시키기 위해 상기 반도체막(1006)이 바람직하게는 얇게 형성된다. 이 경우에는, 상기 반도체막(1005)은 단지 상기 반도체막(1006)보다 두껍게 형성되도록 요구된다.
결정 반도체는 또한 바람직하게 높은 이동도를 갖는 트랜지스터를 획득하기 위해 도 2 내지 도 12에서 상기 트랜지스터(104)에 사용된다. 상기 트랜지스터(1003)와 동일한 반도체 재료를 사용함으로써, 상기 트랜지스터(104)는 상기 트랜지스터(1003)와 동일한 공정에서 형성될 수 있어, 비용이 저감된다.
상기 게이트 절연막(1007)이 산화 실리콘막, 질화 실리콘막 등을 사용하여 단층 또는 적층들로 형성되는 것을 주의하자. 상기 게이트 절연막(1007)이 플라즈마 CVD법 또는 스퍼터링법에 의해 형성될 수 있다.
상기 게이트 전극(1008)이 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 금속 재료, 또는 이들 재료들 중 임의의 것을 주성분으로 포함하는 합금 재료를 사용하여 단층 또는 적층들로 형성된다는 것을 주의하자. 상기 게이트 전극(1008)은 스퍼터링법 또는 진공 증착법에 의해 형성될 수 있다.
상기 트랜지스터(1003)는 보텀-게이트형 트랜지스터이고, 채널 스톱 구조 또는 채널-에칭 구조를 가질 수 있다.
상기 트랜지스터(1004)는 보텀-게이트형 역스태거 박막 트랜지스터이고 게이트 전극(1010), 게이트 절연막(1011), 반도체막(1012), 전극(1013), 및 전극(1014)을 포함한다. 상기 트랜지스터(1004) 위에 절연막(1015)이 제공된다.
상기 구조의 특징은 상기 트랜지스터(1004)가 절연막(1009)을 사이에 개재하여 상기 포토다이오드(1002) 및 상기 트랜지스터(1003) 위에 형성되는 것이다. 상기 트랜지스터(1004) 및 상기 포토다이오드(1002)가 이러한 방식으로 상이한 계층들 상에 형성되는 경우, 상기 포토다이오드(1002)의 면적은 증가될 수 있다.
또한, 상기 트랜지스터(1004)의 전체 또는 일부는 바람직하게는 상기 포토다이오드(1002)의 상기 n 영역(1023) 또는 상기 p 영역(1021)과 중첩하도록 형성되어, 상기 포토다이오드(1002)의 상기 수광 면적이 증가될 수 있다. 또한, PN 포토다이오드의 경우에, 상기 트랜지스터(1004)의 일부 또는 전체가 바람직하게는 상기 n 영역 또는 상기 p 영역과 중첩하도록 형성된다.
상기 트랜지스터(1004)의 기능은 상기 포토다이오드(1002)로부터 공급된 전기 신호를 상기 트랜지스터(1003)의 상기 게이트에 누적하고 상기 전기 신호를 유지하는 것이다. 그러므로, 산화물 반도체는 바람직하게는 상기 반도체막(1012)에 사용되어 상기 트랜지스터(1004)가 극도로 낮은 오프 전류를 갖는다.
바람직하게는 도 1 내지 도 6에서 상기 트랜지스터(102)에 산화물 반도체를 또한 사용하여, 상기 트랜지스터(102)가 낮은 오프 전류를 갖는다. 상기 트랜지스터(1004)와 동일한 반도체 재료를 사용하여, 상기 트랜지스터(102)가 상기 트랜지스터(1004)와 동일 표면 위에 동일한 공정에서 형성될 수 있고, 그 결과 비용이 절감된다. 상기 트랜지스터(1004)가 상기 n 영역(1023) 또는 상기 p 영역(1021)과 중첩하도록 형성되는 경우, 수광 면적의 증가가 달성될 수 있다.
산화물 반도체를 사용하는 상기 반도체막(1012)을 형성하는 예가 이하에 설명될 것이다.
트랜지스터의 오프 전류를 증가시키는 상기 팩터들 중 하나는 산화물 반도체에 포함된 수소(예를 들면, 수소, 물, 또는 수산기)와 같은 불순물이다. 수소 등은 산화물 반도체에서 캐리어 공여체(도너)일 수 있고, 오프 상태에서조차 전류를 발생시킨다. 즉, 다량의 수소 등을 함유하는 산화물 반도체는 n 형 산화물 반도체가 된다.
따라서, 이하에 보여지는 제작 방법에서, 산화물 반도체에서 수소의 양은 가능한 많이 저감되고, 상기 구성 원소인 산소의 농도가 증가되어, 상기 산화물 반도체가 고순도화된다. 상기 고순도화된 산화물 반도체는 진성 또는 실질적으로 진성 반도체이고, 오프 전류가 저감된다.
먼저, 산화물 반도체막은 스퍼터링법에 의해 상기 절연막(1009) 위에 형성된다.
상기 산화물 반도체막을 형성하기 위해 사용되는 타겟으로서, 주성분으로서 산화 아연을 함유하는 금속 산화물의 타겟이 사용될 수 있다. 예를 들면, In2O3:Ga2O3:ZnO = 1:1:1의 조성비를 갖는 타겟을 사용하는 것이 가능하고, 즉, In:Ga:Zn = 1:1:0.5이다. 이는 In:Ga:Zn = 1:1:1의 조성비 또는 In:Ga:Zn = 1:1:2의 조성비를 갖는 타겟을 사용하는 것이 또한 가능하다. 또한, 2 wt% 이상 10 wt%이하의 SiO2를 포함하는 타겟이 사용될 수 있다.
상기 산화물 반도체막은 희가스(대표적으로 아르곤) 분위기, 산소 분위기, 또는 희가스 및 산소의 혼합 분위기로 형성될 수 있다는 것을 주의하자. 여기서, 상기 산화물 반도체막을 형성하기 위해 사용된 스퍼터링 가스는 수소, 물, 수산기들, 또는 수소화물과 같은 불순물들이 ppm 또는 ppb 레벨들까지의 농도까지 감소되는 고순도 가스이다.
상기 산화물 반도체막은 처리실내의 잔류 수분이 제거되면서 수소 및 수분이 제거된 스퍼터링 가스를 도입함으로써 형성된다. 상기 처리실내의 잔류하는 수분을 제거하기 위해, 흡착형 진공 펌프가 사용되는 것이 바람직하다. 예를 들면, 바람직하게는 크라이오 펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 사용된다.
상기 산화물 반도체막의 두께는 2 ㎚ 이상 200 ㎚ 이하, 바람직하게는 5 ㎚ 이상 30 ㎚ 이하일 수 있다. 이후, 상기 산화물 반도체막이 에칭 등에 의해 원하는 형태로 가공되어(패터닝되어), 상기 반도체막(1012)이 형성된다.
In-Ga-Zn-O가 상기 예에서 상기 산화물 반도체막에 사용되지만, 다음의 산화물 반도체들이 또한 사용될 수 있다: In-Sn-Ga-Zn-O, In-Sn-Zn-O, In-Al-Zn-O, Sn-Ga-Zn-O, Al-Ga-Zn-O, Sn-Al-Zn-O, In-Zn-O, Sn-Zn-O, Al-Zn-O, Zn-Mg-O, Sn-Mg-O, In-Mg-O, In-O, Sn-O, Zn-O 등. 상기 산화물 반도체막은 Si를 함유할 수 있다. 또한, 상기 산화물 반도체막은 비정질 또는 결정질일 수 있다. 또한, 상기 산화물 반도체막은 비단결정 또는 단결정일 수 있다.
상기 산화물 반도체막으로서, InMO3(ZnO)m(m>0)에 의해 나타내는 박막이 또한 사용될 수 있다. 여기서, M은 Ga, Al, Mn, 및 Co로부터 선택된 하나 또는 복수의 금속 원소들을 나타낸다. 예를 들면, M은 Ga, Ga과 Al, Ga과 Mn, 또는 Ga과 Co일 수 있다.
다음으로, 제 1 가열 처리는 상기 산화물 반도체막(상기 반도체막(1012)) 상에 수행된다. 상기 제 1 가열 처리의 온도는 400℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 상기 기판의 변형점 미만이다.
상기 제 1 가열 처리를 통해, 수소, 물, 수산기 등이 상기 산화물 반도체막(상기 반도체막(1012))으로부터 제거될 수 있다(탈수소화 처리). 이러한 불순물들이 상기 산화물 반도체막에서 도너로 되고 상기 트랜지스터의 오프 전류를 증가시키기 때문에 상기 제 1 가열 처리를 통한 상기 탈수소화 처리가 상당히 효과적이다.
상기 제 1 가열 처리는 전기노에서 수행될 수 있다는 것을 주의하자. 대안으로, 저항 발열체와 같은 발열체로부터의 열전도 또는 열 복사는 상기 제 1 가열 처리에 사용될 수 있다. 이 경우에, GRTA(gas rapid thermal anneal) 장치 또는 LRTA(lamp rapid thermal anneal) 장치와 같은 RTA(rapid thermal anneal) 장치가 사용될 수 있다.
LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출된 광(전자파)의 복사에 의한 피처리물을 가열하기 위한 장치이다.
GRTA 장치는 고온 가스를 사용하는 가열 처리를 위한 장치이다. 상기 가스로서, 불활성 가스(대표적으로, 아르곤과 같은 희가스) 또는 질소 가스가 사용될 수 있다. 상기 GRTA 장치의 사용은, 단시간의 고온 가열 처리가 가능하기 때문에, 특히 효과적이다.
상기 제 1 가열 처리는, 상기 산화물 반도체막의 패터닝 전, 상기 전극(1013) 및 상기 전극(1014)의 형성 후, 또는 상기 절연막(1015)의 형성 후에 수행될 수 있다. 그러나, 상기 전극(1013) 및 상기 전극(1014)이 상기 제 1 가열 처리에 의해 손상되지 않도록 상기 제 1 가열 처리는 바람직하게 상기 전극들의 형성 전에 수행된다.
상기 제 1 가열 처리 동안, 산소 결손들이 상기 산화물 반도체에 생성될 수 있다. 그러므로, 상기 제 1 가열 처리 후, 바람직하게 산소가 상기 산화물 반도체에 도입되어(산소 공급하기 위한 처리) 구성 원소인 산소가 고순도화된다.
특히, 산소를 공급하기 위한 처리의 예로서, 상기 제 1 가열 처리는 산소 분위기 또는 질소 또는 산소를 함유하는 분위기에서 제 2 가열 처리로 후속된다(예를 들면, 질소 대 산소의 체적비는 4:1). 대안으로, 플라즈마 처리는 산소 분위기에서 수행될 수 있어, 상기 산화물 반도체막의 산소 농도는 증가될 수 있고 상기 산화물 반도체막은 고순도화될 수 있다. 상기 제 2 가열 처리의 온도는 200℃ 이상 400℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하이다.
상기 산소를 공급하기 위한 처리의 다른 예로서, 산화 실리콘막과 같은 산화물 절연막(상기 절연막(1015))이 상기 반도체막(1012) 상에 접하여 형성되고, 이후 제 3 가열 처리가 수행된다. 상기 절연막(1015) 중의 산소는 상기 반도체막(1012)으로 이동하여 상기 산화물 반도체의 산소 농도를 증가시키고, 그에 의해 상기 산화물 반도체막이 고순도화될 수 있다. 상기 제 3 가열 처리의 온도는 200℃ 이상 400℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하이다. 또한, 탑-게이트형 트랜지스터의 경우에는, 상기 반도체막(1012) 상에 접하는 게이트 절연막이 산화 실리콘막 등으로 형성되고 유사한 가열 처리가 수행되는 이러한 방식으로 상기 산화물 반도체가 고순도화될 수 있다는 것을 주의하자.
상술된 바와 같이, 상기 산화물 반도체막은 상기 제 1 가열 처리에 의해 탈수소화 처리 후에 상기 제 2 가열 처리 또는 상기 제 3 가열 처리와 같은 산소를 공급하기 위한 처리를 통해 고순도화될 수 있다. 고순도화된 경우, 상기 산화물 반도체는 진성 또는 실질적으로 진성일 수 있고, 상기 트랜지스터(1004)의 오프-전류가 저감된다.
상기 절연막(1009)은 산화 실리콘막, 질화 실리콘막 등을 사용하는 단층 또는 적층들이고, 상기 포토다이오드(1002) 및 상기 트랜지스터(1003) 위에 형성된다는 것을 주의하자. 상기 절연막(1009)은 플라즈마 CVD법 또는 스퍼터링법에 의해 형성될 수 있다. 상기 절연막(1009)은 또한 코팅법 등에 의해 폴리이미드막과 같은 수지막으로 형성될 수 있다.
상기 게이트 전극(1010)은 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 금속 재료, 또는 이들 재료들을 주성분으로 포함하는 합금 재료를 사용하여 단층 또는 적층들로서 형성된다. 상기 게이트 전극(1010)은 스퍼터링법 또는 진공 증착법에 의해 형성될 수 있다.
상기 게이트 절연막(1011)은 산화 실리콘막, 질화 실리콘막 등을 사용하여 단층 또는 적층들로서 형성된다. 상기 게이트 절연막(1011)은 플라즈마 CVD법 또는 스퍼터링법에 의해 형성될 수 있다.
상기 게이트 절연막(1011) 및 상기 반도체막(1012) 위에 형성된 상기 전극(1013) 및 상기 전극(1014) 각각은 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 또는 인듐과 같은 금속, 또는 이들 재료들 중 임의의 것을 주성분으로 포함하는 합금 재료, 또는 산화 인듐과 같은 도전성을 갖는 금속 산화물을 사용하는 단층 또는 적층들이다. 상기 전극(1013) 및 상기 전극(1014)은 스퍼터링법 또는 진공 증착법에 의해 형성될 수 있다. 여기서, 상기 전극(1013)이 상기 게이트 절연막(1007), 상기 절연막(1009), 및 상기 게이트 절연막(1011)에 형성된 콘택트 홀을 통해 상기 포토다이오드(1002)의 n 영역(1023)에 전기적으로 접속되는 것이 바람직하다. 상기 전극(1013) 및 상기 전극(1014)이 상기 게이트 전극(1010)과 중첩하도록 형성되는 것이 또한 바람직하고, 상기 트랜지스터(1004)의 전류 구동 능력이 증가될 수 있다. 이러한 구조는 진성 또는 실질적으로 진성 산화물 반도체를 사용하는 경우에 특히 효과적이다.
상기 고순도화된 산화물 반도체와 그것을 사용한 트랜지스터는 이하에 자세하게 설명될 것이다.
상기 고순도화된 산화물 반도체의 예로서, 캐리어 농도가 1×1014 /㎤ 미만, 바람직하게는 1×1012 /㎤ 미만, 더 바람직하게는 1×1011 /㎤ 미만 또는 6.0×1010 /㎤ 미만인 산화물 반도체가 있다.
고순도화된 산화물 반도체를 사용하는 트랜지스터는, 예를 들면, 실리콘을 함유하는 반도체를 포함하는 트랜지스터의 오프 전류보다 훨씬 낮은 오프 전류를 특징으로 한다.
다음은 평가용 소자(또한 TEG(Test Element Group)으로도 불리움)로 트랜지스터의 오프 전류 특성들을 측정한 결과를 도시한다. 여기에 n 채널형 트랜지스터인 것으로서 설명된다는 것을 주의하자.
상기 TEG에서, 병렬로 접속된 L/W = 3 ㎛/50 ㎛(두께 d: 30 ㎛)의 200 개의 트랜지스터들을 포함하는 L/W = 3 ㎛/10000 ㎛의 트랜지스터가 제공된다. 도 28은 상기 트랜지스터의 초기 특성을 도시한다. 여기서, VG는 -20 V 이상 +5 V 이하의 범위에 있다. 상기 트랜지스터의 초기 특성들을 측정하기 위해, 상기 소스-드레인 전류에서의 변경들의 특성들(이하, 드레인 전류 또는 ID로 불리움), 즉, VG-ID 특성들은 상기 기판 온도가 실온으로 설정되고, 상기 소스와 상기 드레인 사이의 전압(이하, 드레인 전압 또는 VD로 불리움)이 10V로 설정되고, 상기 소스와 상기 게이트 사이의 전압(이하, 게이트 전압 또는 VG로 불리움)이 -20 V로부터 +20 V까지 변경되는 조건들 하에서 측정된다.
도 28에 도시된 바와 같이, 10000 ㎛의 채널 폭 W를 갖는 트랜지스터는 1 V 및 10 V의 VD에서 1×10-13 A 이하의 오프 전류를 갖고, 이는 측정 장치의 분해능(100 fA) 이하이다(반도체 파라미터 분석기, Agilent Technologies Inc.에 의해 제조된 Agilent 4156C). 상기 채널 폭의 1 ㎛ 당 오프 전류는 10 aA/㎛에 대응한다.
본 명세서에서, 상기 오프 전류(또한 리크 전류라고도 불리움)는, n 채널형 트랜지스터가 양의 임계 전압 Vth를 갖는 경우에 -20V 이상 -5V 이하의 범위에서 미리 결정된 게이트 전압이 실온에서 적용될 때, n 채널형 트랜지스터의 소스와 드레인 사이에 흐르는 전류를 의미하는 것을 주의하자. 실온은 15℃ 이상 25℃ 이하인 것을 주의하자. 본 명세서에 개시된 산화물 반도체를 포함하는 트랜지스터는, 실온에서, 100 aA/㎛ 이하의 단위 채널 폭(W)당 전류를 갖고, 바람직하게는 1 aA/㎛이하 이고, 더 바람직하게는 10 zA/㎛ 이하를 갖는다.
또한, 고순도화된 산화물 반도체를 포함하는 상기 트랜지스터는 양호한 온도 특성들을 갖는다. 대표적으로는, -25℃ 이상 150℃ 이상의 온도 범위에서, 온-전류, 오프-전류, 전계 효과 이동도, S 값, 및 임계 전압과 같은 트랜지스터의 전류-전압 특성들이 거의 변경하지 않고 온도에 따라 열화되지 않는다. 또한, 고순도 산화물 반도체는 광 조사에 의한 열화가 거의 없고, 특히 포토센서와 같은 광을 사용하는 반도체 장치의 신뢰도가 증가된다.
상기 보텀-게이트형 트랜지스터(1004)는 본 실시형태의 예로서 도시되지만, 도 20에 도시된 바와 같이 탑-게이트형 트랜지스터(2004)가 사용될 수 있다. 상기 트랜지스터(2004)는 반도체막(2012), 전극(2013), 전극(2014), 게이트 절연막(2011), 및 게이트 전극(2010)을 포함한다.
상술된 반도체 소자들의 각각에 대해, 박막 반도체 또는 벌크형 반도체가 사용될 수 있다는 것을 주의하자.
본 실시형태는 다른 실시형태들과 적절하게 조합하여 구현될 수 있다.
(실시형태 4)
본 실시형태는 상기 반도체 장치의 회로, 레이아웃, 및 단면 구조의 예를 도시하고, 실시형태 1 내지 실시형태 3에 도시된 예와는 상이하다.
도 21은 상기 포토센서의 상기 회로도의 예이고, 도 1의 상기 트랜지스터(101) 및 상기 트랜지스터(102)가 생략된다.
도 22는 도 21의 상기 회로의 레이아웃의 예이다. 수광 면적은 소자의 수의 저감 때문에 증가될 수 있다.
상기 트랜지스터(103) 및 상기 트랜지스터(104)는 도 22의 상기 PIN 포토다이오드(100)의 n 영역(201)과 중첩하도록 형성되기 때문에, 수광 면적이 증가될 수 있다. 상기 배선(109) 등이 투광성 재료로 형성되고 상기 i 영역(202)과 중첩하도록 형성될 경우, 상기 수광 면적은 또한 증가될 수 있다.
도 23은 도 21의 상기 포토센서의 단면도의 예이다. 트랜지스터(3001)는 도 21의 상기 트랜지스터(103)에 대응하고, 상기 포토다이오드(1002)의 상기 n 영역(1023)과 중첩하도록 형성된다. 보텀-게이트형 박막 트랜지스터인 상기 트랜지스터(3001)는 게이트 전극(3010), 게이트 절연막(3011), 반도체막(3012), 전극(3013), 및 전극(3014)을 포함한다. 상기 트랜지스터(3001)는 도 20에 도시된 상기 트랜지스터(2004)와 같은 탑-게이트형 트랜지스터일 수 있다.
반도체막(3012)을 위해, 비정질 반도체, 미결정 반도체, 다결정 반도체, 산화물 반도체, 단결정 반도체 등이 사용될 수 있다. 특히, 극도로 낮은 오프-전류를 갖는 트랜지스터를 획득하기 위해 산화물 반도체를 사용함으로써 전기 신호가 고정밀도로 증폭될 수 있다.
도 21의 상기 트랜지스터(104)는 또한 n 영역(1023)과 중첩하도록 상기 트랜지스터(103)와 동일한 공정에서 동일 표면 위에 형성되는 것이 바람직하다. 산화물 반도체가 상기 트랜지스터(104)로 사용될 때, 출력 신호는 고정밀도로 판독될 수 있다.
본 실시형태는 다른 실시형태들과 적절하게 조합하여 구현될 수 있다.
(실시형태 5)
본 실시형태는 상기 반도체 장치의 회로의 일 예를 도시하고, 이는 상기 실시형태들에 도시된 예와 상이하다.
도 27a 내지 도 27f는 상기 포토센서의 회로의 예들이다. 수광 면적의 증가를 초래하는 본 명세서에 개시된 레이아웃 또는 구조는 이들 회로들에 적용될 수 있다.
본 실시형태는 다른 실시형태들과 적절하게 조합하여 구현될 수 있다.
(실시형태 6)
본 실시형태는 상기 반도체 장치의 단면 구조의 예를 도시하고, 이는 실시형태 3에 도시된 예와 상이하다.
도 24는 상기 포토센서의 단면도의 예이다.
도 24에서, 트랜지스터(4001)는 절연 표면을 갖는 상기 기판(1001) 위에 형성되고, 포토다이오드(4002)는 상기 트랜지스터(4001) 위에 형성된다.
상기 트랜지스터(4001)는 도 1, 도 7, 도 13, 도 21, 및 도 27a 내지 도 27f에 도시된 모든 트랜지스터들에 적용될 수 있다. 즉, 모든 트랜지스터들이 동일한 재료로 동일한 표면 위에 동일한 공정으로 형성될 수 있고, 비용이 삭감된다.
상기 포토다이오드(4002)는 종형 접합형 PIN 포토다이오드이고, 이는 n 영역(4003), i 영역(4004), 및 p 영역(4005)이 적층된다. 적층 순서는 p 영역, i 영역, 및 n 영역일 수 있다는 것을 주의하자. 상기 포토다이오드는 i 영역(4004) 없는 PN 포토다이오드일 수 있다. 상기 포토다이오드(4002)에 대하여, 비정질 반도체, 미결정 반도체, 다결정 반도체, 산화물 반도체, 단결정 반도체 등이 사용될 수 있다. 특히, 상기 포토다이오드(4002)의 양자 효율이 향상될 수 있기 때문에 바람직하게는 실리콘 반도체가 사용된다.
피검출물(1201)로부터 방출된 광(1202)은 상기 포토다이오드(4002)에 입사한다. 이러한 구조로, 상기 포토다이오드(4002)에 입사하는 상기 광(1202)을 막는 소자가 없고; 따라서, 수광 면적이 가능한 크게 될 수 있다.
상기 트랜지스터(4001)에 대하여, 비정질 반도체, 미결정 반도체, 다결정 반도체, 산화물 반도체, 단결정 반도체 등이 사용될 수 있다. 특히, 극도로 낮은 오프-전류를 갖는 트랜지스터를 획득하기 위해 산화물 반도체를 사용함으로써 광이 고정밀도로 검출될 수 있다.
상기 포토센서에 포함된 상기 트랜지스터들의 일부는 상기 트랜지스터(4001)가 형성된 표면과 상이한 표면 위에 형성될 수 있다는 것을 주의하자. 다른 구조는 실시형태 3에 도시된 것과 동일하다.
본 실시형태는 다른 실시형태들과 적절하게 조합하여 구현될 수 있다.
(실시형태 7)
본 실시형태에서, 상기 포토센서를 사용하는 반도체 장치의 예가 설명될 것이다.
도 25는 상기 포토센서가 제공된 이미지 센서의 예이다. 상기 이미지 센서는 포토센서부(5001) 및 포토센서 제어 회로(5002)를 포함한다. 상기 포토센서부(5001)는 행렬로 배열된 복수의 포토센서들(5003)을 포함한다. 상기 포토센서 제어 회로(5002)는 포토센서 판독 회로(5004) 및 포토센서 구동 회로(5005)를 포함한다. 상기 영역 센서가 여기에 도시되지만, 라인 센서가 또한 사용될 수 있다. 상기 이미지 센서는 디지털 스틸 카메라, 휴대 전화 등에 적용된다.
다른 실시형태들에 도시된 상기 포토센서가 상기 포토센서들(5003)에 적용될 수 있다.
도 26은 상기 포토센서가 제공된 표시 장치의 예이다. 표시 패널(6000)은 화소부(6001), 표시 소자 제어 회로(6002), 및 포토센서 제어 회로(6003)을 포함한다. 상기 화소부(6001)는 행렬로 배열된 화소들(6004), 이들 각각은 표시 소자(6005) 및 포토센서(6006)를 포함한다. 상기 표시 소자 제어 회로(6002)는 표시 소자 구동 회로들(6007, 6008)을 포함한다. 상기 포토센서 제어 회로(6003)는 포토센서 판독 회로(6009) 및 포토센서 구동 회로(6010)를 포함한다. 상기 표시 장치는 터치 패널 등에 적용된다.
다른 실시형태들에서 도시된 상기 포토센서는 상기 포토센서(6006)에 적용될 수 있다.
상기 포토센서(6006)는 상기 화소(6004) 외부에 제공될 수 있다는 것을 주의하자.
표시 소자(6005)로서, 액정 소자, EL 소자, 전기 영동 소자 등이 사용될 수 있다.
상기 표시 소자 제어 회로(6002) 및 상기 포토센서 제어 회로(6003)는 상기 표시 패널(6000) 외부에 제공될 수 있다.
본 실시형태는 다른 실시형태들과 적절하게 조합하여 구현될 수 있다.
(실시형태 8)
본 실시형태에서, 상기 반도체 장치의 동작이 설명될 것이다.
도 1의 회로의 동작은 상기 포토센서의 동작의 예로서 설명될 것이다. 도 29는 도 1의 회로의 타이밍 차트의 예이다.
도 29에서, 신호들(301 내지 305) 각각은 도 1의 상기 배선(107), 상기 배선(106), 상기 배선(109), 상기 배선(105), 및 상기 배선(110)의 전위들을 도시한다. 여기서, 상기 배선(120)은 그라운드 전위이도록 가정된다.
시간 A에서, 상기 신호(301)는 "H(High)"로 설정되고 상기 신호(302)는 "H"로 설정되고(리셋 동작 시작), 이후, 상기 포토다이오드(100)는 턴온되고 상기 신호(304)는 "H"로 설정된다.
시간 B에서, 상기 신호(301)는 "L(Low)"로 설정되고 상기 신호(302)는 "H"로 유지된다(상기 리셋 동작은 종료되고 누적 동작은 개시된다). 이후, 상기 포토다이오드(100)의 오프 전류에 의해 상기 신호(304)가 저하되기 시작한다. 광이 입사할 때 상기 포토다이오드(100)의 오프 전류는 증가하기 때문에, 입사광의 양에 따라 상기 신호(304)는 변경된다.
시간 C에서, 상기 신호(302)는 "L"로 설정되어(상기 누적 동작이 종료된다), 상기 신호(304)는 일정하게 된다. 여기서, 상기 신호(304)는 상기 누적 동작 동안 상기 포토다이오드(100)로부터 상기 배선(105)에 공급된 전하에 의해 결정된다. 즉, 상기 트랜지스터(103)의 게이트에 누적된 전하는 상기 포토다이오드(100)에 입사하는 광에 따라 변경된다.
시간 D에서, 상기 신호(303)는 "H"로 설정된다(선택 동작 개시). 이후, 상기 트랜지스터(104)가 턴 온되고, 상기 트랜지스터(103) 및 상기 트랜지스터(104)를 통해 상기 배선(108)과 상기 배선(110) 사이에 전기 도전이 확립된다. 따라서, 상기 신호(305)가 저하되기 시작한다. 상기 신호(305)가 상기 트랜지스터(103)의 상기 소스와 상기 드레인 사이의 전류, 즉, 상기 누적 동작 동안 상기 포토다이오드(100)로 방출된 광의 양에 따라 저하된다.
시간 E에서, 상기 신호(303)는 "L"로 설정되어(상기 선택 동작이 종료됨), 상기 트랜지스터(104)가 턴 오프되고 상기 신호(305)가 일정해진다. 상기 신호(305)의 일정한 값이 상기 포토다이오드(100)에 방출된 광의 양에 따라 변경된다. 따라서, 상기 누적 동작 동안 상기 포토다이오드(100)에 입사하는 광의 양은 상기 신호(305)의 전위를 획득함으로써 발견될 수 있다.
본 실시형태는 다른 실시형태들과 적절하게 조합하여 구현될 수 있다.
본 출원은 그 전체 내용이 참조로서 통합된 2010년 2월 19일에 일본 특허청에 출원된 일본 특허 출원 번호 제 2010-034173 호에 기초한다
100 : 포토다이오드 101 내지 104 : 트랜지스터
105 내지 110 : 배선 120 : 배선
130 : 도전층 201 : n 영역
202 : i 영역 203 : p 영역
301 내지 305 : 신호 1001 : 기판
1002 : 포토다이오드 1003 : 트랜지스터
1004 : 트랜지스터 1005 : 반도체막
1006 : 반도체막 1007 : 게이트 절연막
1008 : 게이트 전극 1009 : 절연막
1010 : 게이트 전극 1011 : 게이트 절연막
1012 : 반도체막 1013 : 전극
1014 : 전극 1015 : 절연막
1021 : p 영역 1022 : i 영역
1023 : n 영역 1201 : 피검출물
1202 : 광 2004 : 트랜지스터
2010 : 게이트 전극 2011 : 게이트 절연막
2012 : 반도체막 2013 : 전극
2014 : 전극 3001 : 트랜지스터
3010 : 게이트 전극 3011 : 게이트 절연막
3012 : 반도체막 3013 : 전극
3014 : 전극 4001 : 트랜지스터
4002 : 포토다이오드 4003 : n 영역
4004 : i 영역 4005 : p 영역
5001 : 포토센서부 5002 : 포토센서 제어 회로
5003 : 포토센서 5004 : 포토센서 판독 회로
5005 : 포토센서 구동 회로 6000 : 표시 패널
6001 : 화소부 6002 : 표시 소자 제어 회로
6003 : 포토센서 제어 회로 6004 : 화소
6005 : 표시 소자 6006 : 포토센서
6007 : 표시 소자 구동 회로 6008 : 표시 소자 구동 회로
6009 : 포토센서 판독 회로 6010 : 포토센서 구동 회로
105 내지 110 : 배선 120 : 배선
130 : 도전층 201 : n 영역
202 : i 영역 203 : p 영역
301 내지 305 : 신호 1001 : 기판
1002 : 포토다이오드 1003 : 트랜지스터
1004 : 트랜지스터 1005 : 반도체막
1006 : 반도체막 1007 : 게이트 절연막
1008 : 게이트 전극 1009 : 절연막
1010 : 게이트 전극 1011 : 게이트 절연막
1012 : 반도체막 1013 : 전극
1014 : 전극 1015 : 절연막
1021 : p 영역 1022 : i 영역
1023 : n 영역 1201 : 피검출물
1202 : 광 2004 : 트랜지스터
2010 : 게이트 전극 2011 : 게이트 절연막
2012 : 반도체막 2013 : 전극
2014 : 전극 3001 : 트랜지스터
3010 : 게이트 전극 3011 : 게이트 절연막
3012 : 반도체막 3013 : 전극
3014 : 전극 4001 : 트랜지스터
4002 : 포토다이오드 4003 : n 영역
4004 : i 영역 4005 : p 영역
5001 : 포토센서부 5002 : 포토센서 제어 회로
5003 : 포토센서 5004 : 포토센서 판독 회로
5005 : 포토센서 구동 회로 6000 : 표시 패널
6001 : 화소부 6002 : 표시 소자 제어 회로
6003 : 포토센서 제어 회로 6004 : 화소
6005 : 표시 소자 6006 : 포토센서
6007 : 표시 소자 구동 회로 6008 : 표시 소자 구동 회로
6009 : 포토센서 판독 회로 6010 : 포토센서 구동 회로
Claims (26)
- 반도체 장치에 있어서,
광을 전기 신호로 변환하기 위한 수광 소자로서, 제 1 도전성을 갖는 제 1 영역 및 제 2 도전성을 갖는 제 2 영역을 포함하는, 상기 수광 소자와;
절연막과;
상기 전기 신호를 전송하기 위한 제 1 트랜지스터와;
상기 전송된 전기 신호를 증폭하기 위한 제 2 트랜지스터를 포함하고,
상기 제 1 트랜지스터는 채널층으로서 산화물 반도체막을 포함하고,
상기 절연막은 상기 산화물 반도체막과 상기 수광 소자 사이에 개재되고,
상기 산화물 반도체막의 전체 영역은 상기 제 1 영역과 중첩하고,
상기 산화물 반도체막의 전체 영역은 상기 제 2 영역과 중첩하지 않는, 반도체 장치. - 제 1 항에 있어서,
상기 제 2 트랜지스터에 의해 생성된 출력 신호의 판독을 제어하기 위한 제 3 트랜지스터를 더 포함하고,
상기 제 3 트랜지스터의 게이트는 상기 수광 소자 위로 연장하는, 반도체 장치. - 제 1 항에 있어서,
상기 제 2 트랜지스터의 게이트 전위의 리셋을 제어하기 위한 제 4 트랜지스터를 더 포함하고,
상기 제 4 트랜지스터의 채널 형성 영역은 상기 제 1 트랜지스터의 채널 형성 영역과 동일한 층으로 형성되는, 반도체 장치. - 반도체 장치에 있어서,
광을 전기 신호로 변환하기 위한 수광 소자로서, 제 1 도전성을 갖는 제 1 영역과 제 2 도전성을 갖는 제 2 영역을 포함하는, 상기 수광 소자와;
절연막과;
제 1 트랜지스터로서, 상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 수광 소자의 출력 단자에 전기적으로 접속되는, 상기 제 1 트랜지스터와;
제 2 트랜지스터로서, 상기 제 2 트랜지스터의 게이트는 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되는, 상기 제 2 트랜지스터를 포함하고,
상기 제 1 트랜지스터는 산화물 반도체막을 포함하고,
상기 절연막은 상기 산화물 반도체막과 상기 수광 소자 사이에 개재되고,
상기 산화물 반도체막의 전체 영역은 상기 제 1 영역과 중첩하고,
상기 산화물 반도체막의 전체 영역은 상기 제 2 영역과 중첩하지 않는, 반도체 장치. - 제 4 항에 있어서,
제 3 트랜지스터로서, 상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되는, 상기 제 3 트랜지스터를 더 포함하고,
상기 제 3 트랜지스터의 게이트는 상기 수광 소자 위로 연장하는, 반도체 장치. - 제 4 항에 있어서,
제 4 트랜지스터로서, 상기 제 4 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 상기 게이트에 전기적으로 접속되는, 상기 제 4 트랜지스터를 더 포함하고,
상기 제 4 트랜지스터의 채널 형성 영역은 상기 제 1 트랜지스터의 채널 형성 영역과 동일한 층으로 형성되는, 반도체 장치. - 제 1 항 또는 제 4 항에 있어서,
상기 수광 소자 및 상기 제 2 트랜지스터의 채널 형성 영역은 동일한 반도체층으로 형성되는, 반도체 장치. - 제 1 항 또는 제 4 항에 있어서,
상기 수광 소자 및 상기 제 2 트랜지스터는 실리콘을 포함하는, 반도체 장치. - 제 1 항 또는 제 4 항에 있어서,
상기 수광 소자의 수광영역 위에 형성된 배선을 더 포함하고,
상기 배선은 투광성 재료를 포함하는, 반도체 장치. - 반도체 장치에 있어서,
표면상에 형성된 반도체막을 포함하는 횡형 접합 포토다이오드로서, 상기 반도체막은 상기 표면에 각각 접하여 n 영역 및 p 영역을 포함하는, 상기 횡형 접합 포토다이오드와;
상기 횡형 접합 포토다이오드에 의해 생성된 전기 신호를 전송하기 위한 제 1 트랜지스터로서, 채널층으로서 산화물 반도체막을 포함하는, 상기 제 1 트랜지스터와;
상기 전송된 전기 신호를 증폭하기 위한 제 2 트랜지스터와;
상기 산화물 반도체막과 상기 제 2 트랜지스터의 게이트 전극 사이 및 상기 산화물 반도체막과 상기 횡형 접합 포토다이오드 사이에 개재된 절연막을 포함하고,
상기 산화물 반도체막은 전극을 경유하여 상기 절연막을 통해 상기 횡형 접합 포토다이오드에 접속되고,
상기 산화물 반도체막은 상기 n 영역 및 상기 p 영역 중 하나와 중첩하고,
상기 산화물 반도체막은 상기 n 영역 및 상기 p 영역 중 다른 하나와 중첩하지 않는, 반도체 장치. - 제 10 항에 있어서,
상기 제 2 트랜지스터에 의해 생성된 출력 신호의 판독을 제어하기 위한 제 3 트랜지스터를 더 포함하고,
상기 제 3 트랜지스터의 게이트는 상기 횡형 접합 포토다이오드 위로 연장하는, 반도체 장치. - 제 10 항에 있어서,
상기 제 2 트랜지스터의 게이트 전위의 리셋을 제어하기 위한 제 4 트랜지스터를 더 포함하고,
상기 제 4 트랜지스터의 채널 형성 영역은 상기 제 1 트랜지스터의 채널 형성 영역과 동일한 층으로 형성되는, 반도체 장치. - 반도체 장치에 있어서,
표면상에 형성된 반도체막을 포함하는 횡형 접합 포토다이오드로서, 상기 반도체막은 상기 표면에 각각 접하여 n 영역 및 p 영역을 포함하는, 상기 횡형 접합 포토다이오드와;
채널층으로서 산화물 반도체막을 포함하는 제 1 트랜지스터로서, 상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 횡형 접합 포토다이오드의 출력 단자에 전기적으로 접속되는, 상기 제 1 트랜지스터와;
제 2 트랜지스터로서, 상기 제 2 트랜지스터의 게이트는 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되는, 상기 제 2 트랜지스터와;
상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이 및 상기 제 1 트랜지스터와 상기 횡형 접합 포토다이오드 사이에 개재된 절연막을 포함하고,
상기 산화물 반도체막은 전극을 경유하여 상기 절연막을 통해 상기 횡형 접합 포토다이오드에 접속되고,
상기 산화물 반도체막은 상기 n 영역 및 상기 p 영역 중 하나와 중첩하고,
상기 산화물 반도체막은 상기 n 영역 및 상기 p 영역 중 다른 하나와 중첩하지 않는, 반도체 장치. - 제 13 항에 있어서,
제 3 트랜지스터로서, 상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되는, 상기 제 3 트랜지스터를 더 포함하고,
상기 제 3 트랜지스터의 게이트는 상기 횡형 접합 포토다이오드 위로 연장하는, 반도체 장치. - 제 13 항에 있어서,
제 4 트랜지스터로서, 상기 제 4 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 상기 게이트에 전기적으로 접속되는, 상기 제 4 트랜지스터를 더 포함하고,
상기 제 4 트랜지스터의 채널 형성 영역은 상기 제 1 트랜지스터의 채널 형성 영역과 동일한 층으로 형성되는, 반도체 장치. - 제 10 항 또는 제 13 항에 있어서,
상기 제 2 트랜지스터의 상기 n 영역, 상기 p 영역 및 채널 형성 영역은 동일한 반도체층으로 형성되는, 반도체 장치. - 제 10 항 또는 제 13 항에 있어서,
상기 횡형 접합 포토다이오드 및 상기 제 2 트랜지스터는 실리콘을 포함하는, 반도체 장치. - 제 10 항 또는 제 13 항에 있어서,
상기 횡형 접합 포토다이오드의 수광영역 위에 형성되는 배선을 더 포함하고,
상기 배선은 투광성 재료를 포함하는, 반도체 장치. - 제 1 항, 제 4 항, 제 10 항, 및 제 13 항 중 어느 한 항에 있어서,
상기 산화물 반도체막은 진성 산화물 반도체막인, 반도체 장치. - 삭제
- 삭제
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- 삭제
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