KR101813173B1 - 반도체소자와 그 제조방법 및 반도체소자를 포함하는 전자장치 - Google Patents

반도체소자와 그 제조방법 및 반도체소자를 포함하는 전자장치 Download PDF

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Abstract

반도체소자와 그 제조방법 및 반도체소자를 포함하는 전자장치에 관해 개시되어 있다. 개시된 반도체소자는 반도체요소를 포함할 수 있다. 상기 반도체요소는 수직 방향으로 이격된 복수의 단위 층을 포함할 수 있다. 상기 단위 층 각각은 패턴화된 그래핀층(patterned graphene layer)을 포함할 수 있다. 상기 패턴화된 그래핀층은 나노스케일로 패터닝된 층일 수 있다. 상기 패턴화된 그래핀층은 나노메쉬(nanomesh) 또는 나노리본(nanoribbon) 구조를 가질 수 있다. 상기 반도체소자는, 예컨대, 트랜지스터 또는 다이오드일 수 있다.

Description

반도체소자와 그 제조방법 및 반도체소자를 포함하는 전자장치{Semiconductor device, method of manufacturing the same and electronic device including semiconductor device}
반도체소자와 그 제조방법 및 상기 반도체소자를 포함하는 전자장치에 관한 것이다.
트랜지스터 및 다이오드와 같은 반도체소자는 다양한 전자 기기 분야에서 여러 가지 목적으로 널리 사용되고 있다. 예컨대, 트랜지스터는 표시장치(display), 메모리소자, 논리회로 분야에서 스위칭소자(switching device)나 구동소자(driving device)로 사용되고, 그 밖에도 다양한 회로의 기본 구성요소로 사용되고 있다.
현재 상용화되고 있는 대부분의 트랜지스터는 실리콘(Si) 기반의 MOS-FET(metal oxide semiconductor field effect transistor) 이다. 하지만 Si 기반 MOS-FET의 특성 한계와 제조공정의 한계 등으로 인해, 이를 뛰어넘을 수 있는 차세대 물질/소자에 대한 연구 및 개발이 요구되고 있다. 예컨대, 그래핀(graphene)이나 탄소나노튜브(carbon nanotube)(CNT)와 같은 나노구조체를 반도체소자에 적용하려는 시도가 이루어지고 있다. 그러나 그래핀이나 탄소나노튜브와 같은 나노구조체를 사용해서 반도체소자를 제조하는 경우, 나노구조체의 특성 제어가 용이하지 않고, 소자 간 편차(device-to-device variation)가 큰 문제가 있다.
균일성 확보에 유리하고 우수한 동작 특성을 갖는 반도체소자를 제공한다.
상기 반도체소자를 포함하는 전자장치를 제공한다.
상기 반도체소자의 제조방법을 제공한다.
본 발명의 일 측면(aspect)에 따르면, 수직 방향으로 이격된 복수의 단위 층을 구비하는 반도체요소;를 포함하고, 상기 단위 층 각각은 패턴화된 그래핀층(patterned graphene layer)을 포함하는 반도체소자가 제공된다.
상기 패턴화된 그래핀층은 나노스케일(nanoscale)로 패턴화된 층일 수 있다.
상기 패턴화된 그래핀층은 나노메쉬(nanomesh) 구조를 가질 수 있다.
상기 패턴화된 그래핀층은 나노리본(nanoribbon) 구조를 가질 수 있다.
상기 패턴화된 그래핀층의 패턴의 폭은 2∼10㎚ 정도일 수 있다.
상기 복수의 단위 층 사이에 절연층이 구비될 수 있다.
상기 반도체소자는 트랜지스터일 수 있다. 이때, 상기 반도체요소는 상기 트랜지스터의 채널층으로 사용될 수 있다.
상기 트랜지스터는 싱글 게이트(single-gate) 또는 더블 게이트(double-gate) 구조를 가질 수 있다.
상기 반도체소자는 다이오드일 수 있다.
상기 다이오드는 서로 접합된 제1층 및 제2층을 포함할 수 있고, 상기 반도체요소는 상기 제1층으로 사용될 수 있다.
상기 제2층은 반도체층일 수 있다.
상기 제2층은 금속층일 수 있다.
본 발명의 다른 측면에 따르면, 전술한 반도체소자를 포함하는 전자장치가 제공된다.
상기 전자장치는 표시장치 또는 광전자장치일 수 있다.
상기 반도체소자는 스위칭소자, 구동소자, 센싱소자 중 하나로 사용될 수 있다.
본 발명의 다른 측면에 따르면, 반도체요소를 포함하는 반도체소자의 제조방법에 있어서, 상기 반도체요소를 형성하는 단계는 수직 방향으로 이격된 복수의 단위 층을 형성하는 단계를 포함하고, 상기 각 단위 층을 형성하는 단계는 패턴화된 그래핀층(patterned graphene layer)을 형성하는 단계를 포함하는 반도체소자의 제조방법이 제공된다.
상기 반도체요소를 형성하는 단계는 제1 기판 상에 패턴화된 제1 그래핀층을 형성하는 단계; 상기 패턴화된 제1 그래핀층을 상기 제1 기판에서 제2 기판으로 이전(transfer)시키는 단계; 상기 패턴화된 제1 그래핀층 상에 제1 절연층을 형성하는 단계; 및 상기 제1 절연층 상에 패턴화된 제2 그래핀층을 형성하는 단계;를 포함할 수 있다.
상기 패턴화된 제2 그래핀층은 제3 기판 위에 형성된 후, 상기 제2 기판의 제1 절연층 위로 이전(transfer)된 층일 수 있다.
상기 패턴화된 제2 그래핀층 상에 별도의 절연층 및 별도의 패턴화된 그래핀층을 교대로 더 형성할 수 있다.
상기 제2 기판은 플렉서블(flexible) 기판일 수 있다.
상기 반도체요소를 형성하는 단계는 제1 기판 상에 패턴화된 제1 그래핀층을 형성하는 단계; 상기 패턴화된 제1 그래핀층 상에 제1 절연층을 형성하는 단계; 및 상기 제1 절연층 상에 패턴화된 제2 그래핀층을 형성하는 단계;를 포함할 수 있다. 상기 패턴화된 제2 그래핀층 상에 별도의 절연층 및 별도의 패턴화된 그래핀층을 교대로 더 형성할 수 있다.
상기 패턴화된 그래핀층은 나노스케일(nanoscale)로 패턴화된 층일 수 있다.
상기 패턴화된 그래핀층은 나노메쉬(nanomesh) 또는 나노리본(nanoribbon) 구조를 가질 수 있다.
상기 패턴화된 그래핀층의 패턴의 폭은 2∼10㎚ 정도일 수 있다.
상기 반도체소자는 트랜지스터일 수 있다. 이 경우, 상기 제조방법은 상기 반도체요소의 제1 및 제2 영역에 접촉된 소오스 및 드레인을 형성하는 단계; 및 상기 반도체요소에 전계(electric field)를 인가하기 위한 게이트를 형성하는 단계;를 더 포함할 수 있다.
상기 반도체소자는 다이오드일 수 있다. 이 경우, 상기 제조방법은 상기 반도체요소에 접촉된 제2층을 형성하는 단계를 더 포함할 수 있고, 상기 제2층은 반도체층 또는 금속층일 수 있다.
균일성 확보에 유리하고 우수한 동작 특성을 갖는 고성능/고신뢰성 반도체소자(예컨대, 트랜지스터, 다이오드 등)를 구현할 수 있다.
상기 반도체소자를 전자장치(예컨대, 표시장치, 광전자장치 등)에 적용하면, 상기 전자장치의 성능, 신뢰성 및 동작 특성 등을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 2 내지 도 4는 도 1의 트랜지스터에 사용되는 그래핀층(채널층)의 평면 구조를 예시적으로 보여주는 평면도이다.
도 5는 비교예에 따른 그래핀층을 보여주는 평면도이다.
도 6은 도 5의 그래핀층을 패터닝한 구조로, 본 발명의 실시예에 따른 트랜지스터에 사용되는 그래핀층(채널층)의 구조를 보여주는 평면도이다.
도 7은 본 발명의 실시예에 따른 트랜지스터에 사용되는 단위 층(그래핀층)들의 특성 분포를 보여주는 그래프이다.
도 8은 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 9a 내지 도 9q는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 도면이다.
도 10a 내지 도 10f는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 도면이다.
도 11은 본 발명의 실시예에 따른 다이오드를 보여주는 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 다이오드를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호설명 *
B11 : 버퍼층 C1, C11, C51 : 채널층(채널영역)
D1, D11, D51 : 드레인전극 E1, E2 : 전극
G1, G2, G11, G51 : 게이트 GI1, GI2, GI11, GI51 : 게이트절연층
GNM1, GNM2 : 그래핀 나노메쉬 GNR1 : 그래핀 나노리본
GP1, GP11∼GP44 : 그래핀층 h1, H1, H2 : 홀(hole)
IN1∼IN3, IN11∼IN33 : 절연층 L1∼L4, L15∼L45 : 단위 층
MGS1 : 멀티 그래핀/절연체 스택 P11 : 폴리머층
S1, S11, S51 : 소오스전극 SUB1, SUB11∼SUB33, SUB51 : 기판
100 : 제1층 200 : 제2층(반도체층)
250 : 제2층(금속층)
이하, 본 발명의 실시예에 따른 반도체소자, 반도체소자의 제조방법 및 반도체소자를 포함하는 전자장치를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 트랜지스터(반도체소자)를 보여주는 단면도이다.
도 1을 참조하면, 소정의 기판(SUB1) 상에 채널층(C1)이 구비될 수 있다. 기판(SUB1)은 유리 기판이거나, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 기판(SUB1)은 플렉서블(flexible) 기판이거나 단단한(rigid) 기판일 수 있고, 투명하거나 불투명할 수 있다. 채널층(C1)은 수직 방향(즉, Z축 방향)으로 이격된 복수의 단위 층(L1, L2, L3, L4)을 포함할 수 있다. 단위 층(L1, L2, L3, L4)의 수는 예시적인 것이고, 달라질 수 있다. 단위 층(L1, L2, L3, L4) 각각은 패턴화된 그래핀층(patterned graphene layer)을 포함할 수 있다. 단위 층(L1, L2, L3, L4)의 구성에 대해서는 추후에 도 2 내지 도 4를 참조하여 보다 상세히 설명한다. 복수의 단위 층(L1, L2, L3, L4) 사이에 절연층(IN1, IN2, IN3)이 구비될 수 있다. 절연층(IN1, IN2, IN3)은 단위 층(L1, L2, L3, L4) 각각이 그 고유한 전기적 특성을 유지하도록 하는 베리어(barrier)의 역할을 할 수 있다. 절연층(IN1, IN2, IN3)은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물 등 무기 절연물질로 형성되거나, 유기 절연물질로 형성될 수 있다.
채널층(C1)의 양단에 각각 접촉된 소오스전극(S1) 및 드레인전극(D1)이 구비될 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 일반적인 반도체소자 공정에서 전극 물질로 사용되는 다양한 금속 중 하나로 형성되거나, ITO(indium tin oxide) 및 IZO(indium zinc oxide)와 같은 투명 전도성 산화물(transparent conductive oxide)(TCO)로 형성될 수 있다. 또는 소오스전극(S1) 및 드레인전극(D1)은 그래핀(graphene)으로 형성될 수도 있다. 소오스전극(S1) 및 드레인전극(D1)은 단층 또는 다층 구조를 가질 수 있다. 소오스전극(S1)과 드레인전극(D1) 사이에 복수의 단위 층(L1, L2, L3, L4)이 병렬로 연결될 수 있다. 즉, 복수의 단위 층(L1, L2, L3, L4)의 일단은 소오스전극(S1)에 연결되고, 타단은 드레인전극(D1)에 연결될 수 있다.
채널층(C1)의 전기적 특성을 제어하기 위한 게이트(G1)가 구비될 수 있다. 게이트(G1)에서 채널층(C1)으로 인가되는 전계(electric field)에 의해 채널층(C1)의 전기적 특성이 제어될 수 있다. 게이트(G1)는, 예컨대, 채널층(C1) 위쪽에 구비될 수 있다. 게이트(G1)는 소오스전극(S1) 및 드레인전극(D1)과 유사하게 다양한 금속 중 하나로 형성되거나, 투명 전도성 산화물로 형성될 수 있고, 그 밖에 다른 물질, 예컨대, 그래핀으로 형성될 수도 있다. 게이트(G1)는 소오스/드레인전극(S1, D1)과 동일한 물질층일 수 있으나, 다른 물질층일 수도 있다.
채널층(C1)과 게이트(G1) 사이에 게이트절연층(GI1)이 구비될 수 있다. 게이트절연층(GI1)은 실리콘 산화물, 실리콘 질산화물 또는 실리콘 질화물을 포함할 수 있으나, 그 밖의 다른 물질, 예컨대, 실리콘 질화물보다 유전상수가 큰 고유전물질 또는 유기 절연물질을 포함할 수도 있다. 게이트절연층(GI1)은 단층 또는 다층 구조를 가질 수 있다.
도 1의 단위 층(L1, L2, L3, L4)은 패턴화된 그래핀층(patterned graphene layer)을 포함할 수 있다. 상기 패턴화된 그래핀층은 나노스케일(nanoscale)로 패터닝된 층일 수 있다. 도 2 내지 도 4는 도 1의 단위 층(L1, L2, L3, L4)이 가질 수 있는 다양한 층 구조를 보여주는 평면도이다. 도 2 및 도 3은 나노메쉬(nanomesh) 구조의 그래핀층(GNM1, GNM2)을 보여주고, 도 4는 나노리본(nanoribbon) 구조의 그래핀층(GNR1)을 보여준다.
도 2를 참조하면, 나노메쉬(nanomesh) 구조의 그래핀층(이하, 그래핀 나노메쉬)(GNM1)는 복수의 나노 홀(H1)이 규칙적으로 형성된 그래핀층일 수 있다. 나노 홀(H1)은 육각형 또는 육각형과 유사한 다각형 모양을 가질 수 있다. 그래핀 나노메쉬(GNM1)의 패턴의 폭(d1), 즉, 인접한 두 홀(H1) 사이의 간격은, 예컨대, 2∼10㎚ 정도일 수 있다. 한편, 도 2의 부분 확대도에는 그래핀의 결정 구조가 도시되어 있다. 부분 확대도에 도시된 바와 같이, 그래핀은 탄소 원자들로 이루어진 육방정계(hexagonal) 구조를 가질 수 있다.
도 2의 그래핀 나노메쉬(GNM1)의 구조는 도 3과 같이 변형될 수 있다. 도 3에서 그래핀 나노메쉬(GNM2)의 나노 홀(H2)은 원형 또는 원형에 가까운 모양을 가질 수 있다. 그래핀 나노메쉬(GNM2)의 패턴의 폭(d2)은, 도 2의 그것과 유사하게, 2∼10㎚ 정도일 수 있다.
도 4를 참조하면, 나노리본(nanoribbon) 구조의 그래핀층(이하, 그래핀 나노리본)(GNR1)은 줄무늬 패턴(stripe pattern)을 갖는 그래핀층일 수 있다. 그래핀 나노리본(GNR1)의 패턴의 폭(d3)은, 예컨대, 2∼10㎚ 정도일 수 있다. 그래핀 나노리본(GNR1)의 패턴 사이의 간격은 나노스케일일 수 있다.
도 2 내지 도 4의 패턴화된 그래핀층(GNM1, GNM2, GNR1)은 하나의 그래핀으로부터 패터닝된 층이거나, 복수 개의 그래핀(예컨대, 2∼10개의 그래핀)이 겹쳐진 층으로부터 패터닝된 층일 수 있다.
도 2 내지 도 4와 같은 형태로 패터닝된 그래핀층(GNM1, GNM2, GNR1)은 반도체소자에 적합한 전기적 특성을 가질 수 있다. 이에 대해서는 도 5 및 도 6을 참조하여 보다 상세히 설명한다.
도 5는 본 발명의 실시예에 따른 패턴화된 그래핀층과 비교되는 시트(sheet) 구조의 그래핀층(GP1)을 보여주는 평면도이다.
도 5를 참조하면, 시트(sheet) 구조의 그래핀층(GP1)은 하나 또는 수 개의 그래핀으로 구성된 층일 수 있다. 예컨대, 그래핀층(GP1)은 1∼10층 정도의 그래핀을 포함할 수 있다. 이러한 그래핀층(GP1)은 일반적으로 밴드갭(bandgap)이 없는 금속성(metallic) 물질과 유사한 전기적 특성을 갖기 때문에, 트랜지스터의 채널층으로 적용시, 트랜지스터의 온/오프 전류비(ON/OFF current ratio)는 10 이하로 매우 낮을 수 있다. 또한 그래핀층(GP1)의 물성은 전체적으로 균일하지 못하고 불균일할 수 있다. 이는 그래핀층(GP1)이 전체적으로 동일한 원자 배열 특성을 갖도록 형성되지 못하고, 서로 다른 원자 배열 특성을 갖는 복수의 그레인(grain)을 포함하도록 형성되기 때문이다. 그러므로 도 5와 같은 시트(sheet) 구조의 그래핀층(GP1)을 반도체요소로 사용하는 소자를 제조할 경우, 우수한 동작 특성 및 균일성/재현성 등을 확보하기 어려울 수 있다.
그러나 도 5의 구조를 패터닝하여 도 6과 같은 구조를 형성할 경우, 전술한 문제들을 방지/억제할 수 있으므로, 소자의 특성 개선 및 균일성/재현성 확보에 유리할 수 있다. 보다 구체적으로 설명하면, 도 6의 구조와 같이 그래핀층을 패터닝하여 그래핀 나노메쉬(GNM1)를 형성할 경우, 밴드갭(bandgap)이 넓어져서 전체적으로 반도체 특성을 나타낼 수 있다. 그래핀 나노메쉬(GNM1)는 반도체 영역과 금속성 영역이 혼재된 구조를 가질 수 있다. 즉, 부분 확대도에 도시된 바와 같이, 그래핀 나노메쉬(GNM1)의 소정 영역은 반도체 특성을 가질 수 있고, 다른 소정 영역은 금속 특성을 가질 수 있다. 상기 소정 영역들의 전기적 특성은 그의 모서리(edge) 구조와 관련될 수 있다. 상기 소정 영역들의 모서리가 지그재그(zigzag) 구조를 갖느냐 암체어(armchair) 구조를 갖느냐에 따라 그의 전기적 특성이 달라질 수 있다. 이와 같이, 그래핀 나노메쉬(GNM1)는 반도체 영역과 금속성 영역이 혼재된 구조를 가질 수 있지만, 상기 금속성 영역들은 불연속적인 구조를 갖기 때문에, 그래핀 나노메쉬(GNM1) 전체적으로는 반도체 특성을 나타낼 수 있다. 그러므로 그래핀 나노메쉬(GNM1)를 채널층으로 적용한 트랜지스터의 온/오프 전류비(ON/OFF current ratio)는 103 이상으로 높아질 수 있다. 또한 그래핀 나노메쉬(GNM1)의 패턴의 폭(d1)을 조절함으로써, 밴드갭을 조절할 수 있기 때문에, 반도체소자의 특성 제어가 용이할 수 있다. 그래핀 나노메쉬(GNM1)의 패턴의 폭(d1)이 감소할수록, 밴드갭은 커질 수 있다. 반도체소자에 적합한 반도체층의 밴드갭의 크기를 고려하면, 그래핀 나노메쉬(GNM1)의 패턴의 폭(d1)은, 예컨대, 2∼10㎚ 정도의 범위에서 결정될 수 있다. 부가해서, 도 5의 구조를 패터닝하여 도 6과 같은 그래핀 나노메쉬(GNM1)를 형성할 경우, 균일성 확보에 유리할 수 있다. 다시 말해, 도 6과 같은 그래핀 나노메쉬(GNM1)의 층내/층간 특성 편차는 도 5와 같은 그래핀층(GP1)의 층내/층간 특성 편차보다 작을 수 있다. 따라서 도 6과 같은 패턴화된 그래핀층(즉, 그래핀 나노메쉬(GNM1))를 도 1의 단위 층(L1, L2, L3, L4)으로 적용하면, 트랜지스터의 온/오프 전류비(ON/OFF current ratio)를 높일 수 있고, 균일성/재현성 확보에 유리할 수 있다. 이러한 효과는 도 3 및 도 4의 패턴화된 그래핀층(GNM2, GNR1)을 사용하는 경우에도 동일하게 나타날 수 있다.
더욱이, 도 1에 도시된 바와 같이, 복수의 단위 층(L1, L2, L3, L4)이 수직 방향으로 이격하여 구비된 경우, 소자의 균일성 확보 및 동작 특성 개선에 더욱 유리할 수 있다. 이에 대해 보다 자세히 설명하면, 복수의 단위 층(L1, L2, L3, L4)이 수직 방향으로 이격하여 구비된 경우, 복수의 단위 층(L1, L2, L3, L4)의 전기적 특성이 평균값으로 수렴할 수 있기 때문에, 소자의 균일성 확보 및 동작 특성 개선에 유리할 수 있다. 복수의 단위 층(L1, L2, L3, L4)의 특성은 어느 정도 일정하지만, 이들 사이에도 편차가 존재할 수 있다. 복수의 단위 층(L1, L2, L3, L4)의 특성은 도 7과 같이 정규 분포와 유사한 분포를 가질 수 있다. 예컨대, 단위 층(L1, L2, L3, L4)들 중 90% 정도는 A영역에 해당하는 정상적인 값을 가질 수 있고, 나머지 10% 정도는 A영역을 벗어난 값을 가질 수 있다. 그러나 단위 층(L1, L2, L3, L4)의 적층 수가 증가할수록 상기 단위 층들의 특성이 통계적인 평균값으로 수렴할 수 있다. 즉, 단위 층(L1, L2, L3, L4)의 적층 수가 증가하면, 이들의 평균적인 특성은 A영역의 정상적인 값으로 수렴할 수 있다. 따라서 본 발명의 실시예에 따르면, 소자 간 편차(device-to-device variation) 문제를 개선할 수 있고, 균일한 전기적 특성을 갖는 반도체소자를 구현할 수 있다.
또한, 도 1의 트랜지스터가 패턴화된 그래핀층(도 2 내지 도 4의 GNM1, GNM2, GNR1)을 채널 요소로 사용하는 경우, 기존의 트랜지스터에 비해 이동도(mobility)가 10배 이상 빠를 수 있다. 이는 그래핀의 고유한 전기적 특성, 예컨대, 이차원 탄도 이동(2-dimensional ballistic transport) 특성에 기인한 것일 수 있다. 전하가 물질 내에서 이차원 탄도 이동한다는 것은 산란(scattering)에 의한 저항이 거의 없는 상태로 이동한다는 것을 의미한다. 따라서 그래핀 내에서 전하의 이동도(mobility)는 매우 높을 수 있다. 따라서, 도 1의 트랜지스터를 이용하면 고성능의 전자장치(예컨대, 표시장치 및 광전자장치 등)를 구현할 수 있다.
부가해서, 도 1의 트랜지스터는 전체적으로 투명한 특성을 가질 수 있다. 채널층(C1)에 사용되는 패턴화된 그래핀층(도 2 내지 도 4의 GNM1, GNM2, GNR1)은 매우 얇은 두께를 갖기 때문에 투명할 수 있다. 소오스/드레인전극(S1, D1) 및 게이트(G1)의 형성 물질도 투명한 물질(투명 전도성 산화물, 그래핀 등)일 수 있다. 따라서 트랜지스터는 전체적으로 투명할 수 있다. 예컨대, 본 발명의 실시예에 따른 트랜지스터는 약 80% 이상의 광투과율을 가질 수 있다. 또한 도 1의 기판(SUB1)으로 플렉서블(flexible) 기판을 사용하는 경우, 트랜지스터는 플렉서블(flexible) 할 수 있다. 채널층(C1)의 패턴화된 그래핀층(도 2 내지 도 4의 GNM1, GNM2, GNR1)은 플렉서블(flexible)한 특성을 가질 수 있고, 소오스/드레인전극(S1, D1) 및 게이트(G1) 또한 플렉서블(flexible) 할 수 있다. 따라서 도 1의 트랜지스터는 플렉서블(flexible) 할 수 있다. 예컨대, 본 발명의 실시예에 따른 트랜지스터는 30% 이상의 플렉서블 연신율(flexible elongation)을 가질 수 있다. 그러나 본 발명의 실시예에 따른 트랜지스터가 반드시 플렉서블(flexible) 하거나 투명해야 하는 것은 아니다. 즉, 본 발명의 실시예에 따른 트랜지스터는 플렉서블(flexible) 하지 않을 수 있고, 또한 투명하지 않을 수도 있다.
도 8은 본 발명의 다른 실시예에 따른 트랜지스터(반도체소자)를 보여주는 단면도이다. 도 8의 구조는 도 1에서 변형된 것으로, 도 8에서는 채널층(C1) 아래에 다른 게이트(이하, 제2 게이트)(G2)가 더 구비된다.
도 8을 참조하면, 기판(SUB1) 상에 제2 게이트(G2) 구비되고, 이를 덮는 제2 게이트절연층(GI2)이 구비될 수 있다. 제2 게이트절연층(GI2) 상에 채널층(C1), 소오스전극(S1), 드레인전극(D2), 제1 게이트절연층(GI1) 및 제1 게이트(G1)이 구비될 수 있다. 채널층(C1), 소오스전극(S1), 드레인전극(D2), 제1 게이트절연층(GI1) 및 제1 게이트(G1)는 각각 도 1의 채널층(C1), 소오스전극(S1), 드레인전극(D2), 게이트절연층(GI1) 및 게이트(G1)와 동일할 수 있다.
도 8의 구조와 같이 채널층(C1)의 양측(상하)에 제1 및 제2 게이트(G1, G2)가 구비된 경우, 두 개의 게이트(G1, G2)로 채널층(C1)의 전기적 특성을 제어하기 때문에, 게이팅(gating) 특성이 향상될 수 있다.
본 발명의 실시예에 따른 트랜지스터는 다양한 전자장치에 적용될 수 있다. 예컨대, 상기 트랜지스터는 액정표시장치 및 유기발광표시장치 등과 같은 표시장치에 스위칭소자 또는 구동소자로 적용될 수 있다. 또한 상기 트랜지스터는 표시장치의 터치 센서(touch sensor)(일종의 센싱소자)로 적용될 수도 있다. 앞서 설명한 바와 같이, 본 발명의 실시예에 따른 트랜지스터는 우수한 균일성 및 동작 특성을 갖기 때문에, 이를 표시장치에 적용하면, 표시장치의 신뢰성, 동작 특성 및 성능을 향상시킬 수 있다. 특히, 본 발명의 실시예에 따른 트랜지스터는 투명한 특성을 가질 수 있기 때문에, 이를 표시장치에 적용하면, 표시장치의 개구율을 향상시킬 수 있다. 기존의 Si 박막 기반의 트랜지스터의 경우, 광투과율이 10% 이하로 매우 낮기 때문에, 표시장치의 광원(백라이트 등)으로부터 입사하는 빛을 차단하여, 표시장치의 개구율을 낮추는 역할을 하였다. 그러나 본 발명의 실시예에 따른 트랜지스터는 80% 이상의 광투과율을 가질 수 있으므로, 이를 표시장치에 적용하면, 개구율 및 휘도를 향상시킬 수 있고, 에너지 효율을 개선할 수 있다. 또한, 본 발명의 실시예에 따른 트랜지스터는 플렉서블 연신율(flexible elongation)이 30% 이상인 플렉서블 트랜지스터일 수 있으므로, 이를 이용하면 플렉서블(flexible) 표시장치를 구현할 수 있다. 액정표시장치 및 유기발광표시장치 등의 구조는 잘 알려진바, 이들에 대한 자세한 설명은 생략한다.
또한 본 발명의 실시예에 따른 트랜지스터는 광전자장치에 적용될 수 있다. 예컨대, 상기 트랜지스터는 광검출기(photo detector) 및 광센서(photo sensor) 등에 적용될 수 있다. 특히, 본 발명의 실시예에 따른 트랜지스터에서는 패턴화된 그래핀층의 밴드갭(bandgap)이 패턴의 폭에 따라 변화될 수 있으므로, 검출(또는 센싱)하려는 광의 파장을 용이하게 제어할 수 있다. 이와 관련하여, 본 발명의 실시예에 따른 트랜지스터는 IR(infrared) 또는 UV(ultraviolet) 광에 대하여 반응하는 광검출기/광센서에 적용될 수 있다. 그 밖에도 본 발명의 실시예에 따른 트랜지스터는 메모리소자, RF(radio frequency) 소자 및 논리소자 등 전자장치 분야 전반에 다양한 용도로 적용될 수 있다.
도 9a 내지 도 9q는 본 발명의 실시예에 따른 트랜지스터(반도체소자)의 제조방법을 보여주는 도면이다. 도 9a 내지 도 9o는 사시도이고, 도 9p 및 도 9q는 단면도이다.
도 9a를 참조하면, 제1 기판(SUB11) 상에 제1 그래핀층(GP11)을 형성할 수 있다. 제1 그래핀층(GP11)은 하나 또는 수 개의 그래핀으로 구성된 층일 수 있다. 예컨대, 제1 그래핀층(GP11)은 1∼10층 정도의 그래핀을 포함할 수 있다. 제1 그래핀층(GP11)을 형성(성장)하는 방법은 다양할 수 있다. 예컨대, 제1 기판(SUB11) 상에 제1 그래핀층(GP11)을 CVD(chemical vapor deposition) 법으로 직접 성장시킬 수 있다. 제1 그래핀층(GP11)을 CVD 법으로 성장시키는 경우 고온 공정이 요구될 수 있다. 따라서 제1 기판(SUB11)은 상기 고온 공정을 견딜 수 있는 물질로 구성될 수 있다. 제1 그래핀층(GP11)의 형성 방법은 상기 CVD 에 한정되지 않고 다양하게 변경될 수 있다.
다음, 제1 그래핀층(GP11) 상에 버퍼층(B11)을 형성할 수 있다. 버퍼층(B11)은 실리콘 산화물과 같은 절연체로 형성될 수 있다. 버퍼층(B11)의 물질인 실리콘 산화물은 예시적인 것이고, 그 밖에 다른 다양한 물질이 사용될 수 있다. 버퍼층(B11) 상에 폴리머층(P11)을 형성할 수 있다. 이때, 폴리머층(P11)은 블록 공중합체층(block copolymer layer)일 수 있다. 이러한 폴리머층(P11)의 분자들은 소정 조건 하에서 자기 조립(self-assembly) 하는 특성을 가질 수 있다.
폴리머층(P11)을 어닐링하여, 폴리머층(P11)의 분자들을 자기 조립(self-assembly) 시킴으로써, 도 9b에 도시된 바와 같은 패터닝된 폴리머층(P11)을 얻을 수 있다. 패터닝된 폴리머층(P11)은, 예컨대, 도 3의 패턴화된 그래핀층(즉, 그래핀 나노메쉬)(GNM2)와 유사한 구조를 가질 수 있다. 폴리머층(P11)의 물질/조성/농도 그리고 어닐링 조건 등에 따라, 패터닝된 폴리머층(P11)의 패턴 형태는 달라질 수 있다. 그러므로 패터닝된 폴리머층(P11)은 도 2 또는 도 4의 패턴화된 그래핀층(GNM1, GNP1)과 같은 구조를 가질 수도 있다. 또한 도 9b에는 패터닝된 폴리머층(P11)의 홀(hole)(h1)에 의해 그 하부의 버퍼층(B11)이 노출되는 경우가 도시되어 있지만, 경우에 따라서는 폴리머층(P11)의 상층부 일부만 패터닝되어 버퍼층(B11)이 노출되지 않을 수도 있다.
도 9c를 참조하면, 패터닝된 폴리머층(P11)을 식각 마스크로 사용해서 그 하부의 버퍼층(B11)을 식각(패터닝)할 수 있다. 버퍼층(B11)의 식각(패터닝)을 위해, 예컨대, RIE(reactive ion etching) 방법을 사용할 수 있다. 버퍼층(B11)을 식각(패터닝)하는 동안, 패터닝된 폴리머층(P11)의 상층부 일부도 식각되어 제거될 수 있다. 이와 같은 방법으로 패터닝된 버퍼층(B11)은 그 하부의 제1 그래핀층(GP11)을 식각(패터닝)하기 위한 일종의 '하드마스크'일 수 있다.
도 9d에 도시된 바와 같이, 패터닝된 버퍼층(B11)을 식각 마스크(하드마스크)로 사용해서, 제1 그래핀층(GP11)을 식각(패터닝) 할 수 있다. 예컨대, 산소 플라즈마 식각(O2 plasma etching) 법을 사용해서 제1 그래핀층(GP11)을 식각(패터닝) 할 수 있다. 이때, 패터닝된 폴리머층(P11)(도 9c 참조)도 제거될 수 있다.
다음, 버퍼층(B11)을 제거할 수 있다. 버퍼층(B11)의 제거를 위해서는 불화수소(HF) 용액과 같은 산성 용액을 사용할 수 있다. 도 9d의 구조에서 버퍼층(B11)을 제거한 결과물이 도 9e에 도시되어 있다. 도 9e를 참조하면, 제1 기판(SUB11) 상에 패턴화된 제1 그래핀층(GP11)이 구비되어 있다. 패턴화된 제1 그래핀층(GP11)은 도 2 또는 도 3의 그래핀 나노메쉬(GNM1, GNM2)와 유사한 구조를 가질 수 있다. 도 9a 내지 도 9e에서와 같이, 자기 조립(self-assembly) 할 수 있는 폴리머층(P11)을 이용해서 그래핀층(GP11)을 패터닝하는 경우, 미세 패턴을 갖는 패턴화된 그래핀층(GP11)을 용이하게 형성할 수 있다. 그러나 폴리머층(P11)을 이용하는 방법은 예시적인 것이고, 그 밖에 다른 방법으로도 패턴화된 그래핀층(GP11)을 형성할 수 있다. 예컨대, 전자빔 리소그라피(electron beam lithography) 법을 사용해서 그래핀층(GP11)을 패터닝할 수 있고, 그 밖에 다른 방법을 사용할 수도 있다.
도 9f 및 도 9g를 참조하면, 제2 기판(SUB22)을 패턴화된 제1 그래핀층(GP11)에 부착할 수 있다. 제2 기판(SUB22)은 플렉서블 기판일 수 있다. 예컨대, 제2 기판(SUB22)은 PDMS(polydimethylsiloxane)나 PEN(polyethylene naphthalate)과 같은 플라스틱으로 구성된 기판일 수 있다. 이러한 제2 기판(SUB22)은 패턴화된 제1 그래핀층(GP11)에 용이하게 접착될 수 있다. 여기서는, 제2 기판(SUB22)이 플렉서블 기판인 경우에 대해서 설명하였지만, 제2 기판(SUB22)은 플렉서블 기판으로 한정되지 않는다. 즉, 제2 기판(SUB22)은 플렉서블하지 않은 기판, 즉, 단단한(rigid) 기판일 수도 있다. 또한, 도 9f 및 도 9g에서 제2 기판(SUB22)을 패턴화된 제1 그래핀층(GP11)에 부착하는데 다양한 방법이 사용될 수 있다. 예컨대, 롤-투-롤(roll-to-roll) 방식 또는 그 밖에 다른 방법을 사용해서, 제2 기판(SUB22)을 패턴화된 제1 그래핀층(GP11)에 부착할 수 있다. 상기 롤-투-롤(roll-to-roll) 방식을 사용할 경우, 대면적화 및 생산성 향상에 유리할 수 있다.
다음, 도 9g의 구조에서 제1 기판(SUB11)을 제거할 수 있다. 예컨대, 제1 기판(SUB11)이 Cu 또는 Ni와 같은 금속으로 이루어진 막(film) 또는 포일(foil)일 경우, 적절한 에천트(etchant)를 사용해서 제1 기판(SUB11)을 제거할 수 있다. 도 9g의 구조에서 제1 기판(SUB11)을 제거한 결과물이 도 9h에 도시되어 있다. 도 9i는 도 9h의 구조물을 뒤집은 상태를 보여준다. 도 9i를 참조하면, 제2 기판(SUB22) 상에 패턴화된 제1 그래핀층(GP11)이 구비되어 있다.
도 9f 내지 도 9i의 공정을 통해서, 제1 기판(SUB11)의 패턴화된 제1 그래핀층(GP11)이 제2 기판(SUB22)으로 이전(transfer)된 것이라 할 수 있다. 즉, 도 9i의 패턴화된 제1 그래핀층(GP11)은 전이(transfer) 법으로 제2 기판(SUB22) 상에 형성된 것이라 할 수 있다. 이렇게 전이(transfer) 법을 사용할 경우, 제2 기판(SUB22)은 고온 공정을 거치지 않기 때문에, 제2 기판(SUB22) 물질로 플렉서블한 플라스틱 등 다양한 물질을 용이하게 적용할 수 있다. 또한 전이(transfer) 법을 사용하면, 대면적화 및 생산성 향상에 유리할 수 있다. 그러므로 본 실시예에 따르면, 저비용으로 대면적/플렉서블 소자를 용이하게 제조할 수 있다.
도 9j를 참조하면, 패턴화된 제1 그래핀층(GP11) 상에 소정의 제1 절연층(IN11)을 형성할 수 있다. 제1 절연층(IN11)은 유기 절연물질로 형성할 수 있지만, 무기 절연물질로 형성할 수도 있다. 상기 무기 절연물질은, 예컨대, 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물 등일 수 있다.
도 9k를 참조하면, 제3 기판(SUB33) 상에 패턴화된 제2 그래핀층(GP22)을 형성할 수 있다. 제3 기판(SUB33) 상에 패턴화된 제2 그래핀층(GP22)을 형성하는 방법은 제1 기판(SUB11) 상에 패턴화된 제1 그래핀층(GP11)을 형성하는 방법(도 9a 내지 도 9e의 방법)과 유사할 수 있다.
도 9l을 참조하면, 도 9j의 제2 기판(SUB22)을 제3 기판(SUB33)에 부착할 수 있다. 이때, 제2 기판(SUB22)의 제1 절연층(IN11)이 제3 기판(SUB33)의 패턴화된 제2 그래핀층(GP22)에 부착되도록 할 수 있다.
다음, 도 9l의 구조에서 제3 기판(SUB33)을 제거하고, 제2 기판(SUB22)을 뒤집을 수 있다. 그 결과물이 도 9m에 도시되어 있다. 도 9m을 참조하면, 제2 기판(SUB22) 상에 패턴화된 제1 그래핀층(GP11), 제1 절연층(IN11) 및 패턴화된 제2 그래핀층(GP22)이 순차로 구비되어 있다.
도 9n을 참조하면, 패턴화된 제2 그래핀층(GP22) 상에 소정의 제2 절연층(IN22)을 형성할 수 있다. 제2 절연층(IN22)은, 제1 절연층(IN11)과 유사하게, 유기 절연물질 또는 무기 절연물질로 형성할 수 있다.
도 9o를 참조하면, 제2 절연층(IN22) 상에 패턴화된 제3 그래핀층(GP33), 제3 절연층(IN33) 및 패턴화된 제4 그래핀층(GP44)을 순차로 형성할 수 있다. 패턴화된 제3 그래핀층(GP33), 제3 절연층(IN33) 및 패턴화된 제4 그래핀층(GP44)의 형성방법은 제2 기판(SUB22) 상에 패턴화된 제1 그래핀층(GP11), 제1 절연층(IN11) 및 패턴화된 제2 그래핀층(GP22)을 형성한 방법과 유사할 수 있다. 이하에서는, 제2 기판(SUB22) 상에 구비된 패턴화된 제1 그래핀층(GP11), 제1 절연층(IN11), 패턴화된 제2 그래핀층(GP22), 제2 절연층(IN22), 패턴화된 제3 그래핀층(GP33), 제3 절연층(IN33) 및 패턴화된 제4 그래핀층(GP44)의 적층구조물을 멀티 그래핀/절연체 스택(MGS1)이라 한다.
도 9p를 참조하면, 멀티 그래핀/절연체 스택(MGS1)을 소정 형태로 식각할 수 있다. 소정 형태로 식각된 멀티 그래핀/절연체 스택(MGS1)은 채널 예정영역(C11)을 포함할 수 있다.
도 9q를 참조하면, 채널 예정영역(C11) 양단에 접촉된 소오스전극(S11) 및 드레인전극(D11)을 형성할 수 있다. 소오스전극(S11) 및 드레인전극(D11)은 다양한 금속 중 하나로 형성하거나, ITO 및 IZO와 같은 투명 전도성 산화물로 형성할 수 있고, 그 밖에 다른 물질, 예컨대, 그래핀으로 형성할 수도 있다. 소오스전극(S11) 및 드레인전극(D11)을 형성함에 따라, 채널 예정영역(C11)은 채널영역(C11)으로 한정될 수 있다. 채널영역(C11) 상에 게이트절연층(GI11)을 형성할 수 있다. 게이트절연층(GI11)은 채널영역(C11)은 물론 소오스전극(S11) 및 드레인전극(D11)까지 덮도록 형성할 수 있다. 게이트절연층(GI11)은 실리콘 산화물, 실리콘 질산화물 또는 실리콘 질화물을 포함하도록 형성할 수 있으나, 그 밖의 다른 물질, 예컨대, 실리콘 질화물보다 유전상수가 큰 고유전물질 또는 유기 절연물질을 포함하도록 형성할 수도 있다. 게이트절연층(GI11)은 단층 또는 다층 구조를 가질 수 있다. 다음, 게이트절연층(GI11) 상에 게이트(G11)를 형성할 수 있다. 게이트(G11)는 소오스전극(S11) 및 드레인전극(D11)과 유사하게 다양한 금속 중 하나로 형성하거나, 투명 전도성 산화물로 형성할 수 있고, 그 밖에 다른 물질, 예컨대, 그래핀으로 형성할 수도 있다.
도 9a 내지 도 9q를 참조하여 설명한 제조방법은 예시적인 것에 불과하고, 이 방법은 다양하게 변형될 수 있다. 예를 들어, 도 9f의 제2 기판(SUB22)에 제2 게이트 및 제2 게이트절연층을 먼저 형성한 후, 이를 제1 기판(SUB11)에 부착할 수 있다. 그런 다음, 도 9g 내지 도 9q의 후속 공정을 진행할 수 있다. 이 경우, 도 8과 같은 구조의 반도체소자(트랜지스터)를 제조할 수 있다. 그 밖에도 상기 제조방법은 다양하게 변형될 수 있다.
도 10a 내지 도 10f는 본 발명의 실시예에 따른 트랜지스터(반도체소자)의 제조방법을 보여주는 도면이다. 도 10a 내지 도 10d는 사시도이고, 도 10e 및 도 10f는 단면도이다.
도 10a를 참조하면, 기판(SUB51) 상에 제1 그래핀층(GP51)을 형성할 수 있다. 제1 그래핀층(GP51)은 하나 또는 수 개의 그래핀으로 구성된 층일 수 있다. 제1 그래핀층(GP51)은 CVD 법 또는 전이(transfer) 법으로 형성할 수 있다.
도 10b를 참조하면, 제1 그래핀층(GP51)을 패터닝할 수 있다. 제1 그래핀층(GP51)을 패터닝하는데 다양한 방법이 이용될 수 있다. 예컨대, 도 9a 내지 도 9e를 참조하여 설명한 방법을 이용해서 제1 그래핀층(GP51)을 패터닝할 수 있다. 또는 전자빔 리소그라피(electron beam lithography) 법을 이용해서 제1 그래핀층(GP51)을 패터닝할 수 있고, 그 밖에 다른 방법을 이용할 수도 있다. 패턴화된 제1 그래핀층(GP51)은, 예컨대, 도 2 또는 도 3의 패턴화된 그래핀층(GNM1, GNM2)과 유사한 구조를 가질 수 있다. 이렇게 패턴화된 제1 그래핀층(GP51)은 도 1의 "제1 단위 층(L1)"에 대응될 수 있다. 여기서는, 패턴화된 제1 그래핀층(GP51)이 나노메쉬(nanomesh) 구조를 갖는 경우에 대해 도시하였지만, 패턴화된 제1 그래핀층(GP51)의 패턴 형태는 달라질 수 있다. 예컨대, 패턴화된 제1 그래핀층(GP51)은 도 4의 구조, 즉, 그래핀 나노리본(GNR1) 구조를 가질 수도 있다. 또한 도 10a 및 도 10b에서는 시트(sheet) 타입의 제1 그래핀층(GP51)을 기판(SUB51) 상에 형성한 후, 이를 패터닝하는 방법이 개시되었지만, 다른 실시예의 경우, 미리 패터닝된 그래핀층을 전이(transfer) 법을 사용해서 기판(SUB51)으로 옮길 수도 있다.
도 10c를 참조하면, 패턴화된 제1 그래핀층(GP51) 상에 제1 절연층(IN51)을 형성할 수 있다. 제1 절연층(IN51)은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물 등 무기 절연물질로 형성하거나, 유기 절연물질로 형성할 수 있다.
도 10d를 참조하면, 제1 절연층(IN51) 상에 패턴화된 제2 그래핀층(GP52), 제2 절연층(IN52), 패턴화된 제3 그래핀층(GP53), 제3 절연층(IN53) 및 패턴화된 제4 그래핀층(GP54)을 순차로 형성할 수 있다. 기판(SUB51) 상에 구비된 패턴화된 제1 그래핀층(GP51), 제1 절연층(IN51), 패턴화된 제2 그래핀층(GP52), 제2 절연층(IN52), 패턴화된 제3 그래핀층(GP53), 제3 절연층(IN53) 및 패턴화된 제4 그래핀층(GP54)은 멀티 그래핀/절연체 스택(MGS5)을 구성한다고 할 수 있다.
도 10e를 참조하면, 멀티 그래핀/절연체 스택(MGS5)을 소정 형태로 식각할 수 있다. 식각된 멀티 그래핀/절연체 스택(MGS5)은 채널 예정영역(C51)을 포함할 수 있다.
도 10f를 참조하면, 채널 예정영역(C51) 양단에 접촉된 소오스전극(S51) 및 드레인전극(D51)을 형성할 수 있다. 소오스전극(S51) 및 드레인전극(D51)은 다양한 금속 중 하나로 형성하거나, 투명 전도성 산화물로 형성할 수 있고, 그 밖에 다른 물질, 예컨대, 그래핀으로 형성할 수도 있다. 소오스전극(S51) 및 드레인전극(D51)을 형성함에 따라, 채널 예정영역(C11)은 채널영역(C51)으로 한정될 수 있다. 채널영역(C51) 상에 게이트절연층(GI51)을 형성할 수 있다. 게이트절연층(GI51)은 채널영역(C51) 뿐 아니라 소오스전극(S51) 및 드레인전극(D51)을 덮도록 형성할 수 있다. 게이트절연층(G51)은 실리콘 산화물, 실리콘 질산화물 또는 실리콘 질화물을 포함하도록 형성할 수 있으나, 그 밖의 다른 물질, 예컨대, 실리콘 질화물보다 유전상수가 큰 고유전물질 또는 유기 절연물질을 포함하도록 형성할 수도 있다. 게이트절연층(GI51)은 단층 또는 다층 구조를 가질 수 있다. 다음, 게이트절연층(GI51) 상에 게이트(G51)를 형성할 수 있다. 게이트(G51)는 소오스전극(S51) 및 드레인전극(D51)과 유사하게 다양한 금속 중 하나로 형성하거나, 투명 전도성 산화물로 형성할 수 있고, 그 밖에 다른 물질, 예컨대, 그래핀으로 형성할 수도 있다.
도 10a 내지 도 10f를 참조하여 설명한 제조방법은 예시적인 것에 불과하고, 이 방법은 다양하게 변형될 수 있다. 예를 들어, 도 10a 단계에서 제1 그래핀층(GP51)을 형성하기 전에 기판(SUB51) 상에 제2 게이트 및 제2 게이트절연층을 먼저 형성한 후, 상기 제2 게이트절연층 위에 제1 그래핀층(GP51)을 형성할 수 있다. 그런 다음, 도 10b 내지 도 10f의 후속 공정을 진행할 수 있다. 이 경우, 도 8과 같은 구조의 반도체소자(트랜지스터)를 제조할 수 있다. 또한 소오스전극(S51) 및 드레인전극(D51)을 한 번에 형성하지 않고, 이들 각각을 여러 번에 나눠서 형성할 수도 있다. 보다 구체적으로 설명하면, 도 10b 단계에서 패턴화된 제1 그래핀층(GP51)을 제1 형태로 식각한 뒤, 이와 콘택되는 소오스전극의 제1 부분 및 드레인전극의 제1 부분을 형성할 수 있다. 그리고 도 10d 에서 패턴화된 제2 그래핀층(GP52)을 상기 제1 형태로 식각한 뒤, 이와 콘택되는 소오스전극의 제2 부분 및 드레인전극의 제2 부분을 형성할 수 있다. 이와 유사하게, 패턴화된 제3 그래핀층(GP53)을 상기 제1 형태로 식각한 뒤, 이와 콘택되는 소오스전극의 제3 부분 및 드레인전극의 제3 부분을 형성할 수 있고, 패턴화된 제4 그래핀층(GP54)을 상기 제1 형태로 식각한 뒤, 이와 콘택되는 소오스전극의 제4 부분 및 드레인전극의 제4 부분을 형성할 수 있다. 이때, 상기 소오스전극의 제1 내지 제4 부분은 서로 연결(접촉)되어 하나의 소오스전극을 구성할 수 있고, 상기 드레인전극의 제1 내지 제4 부분도 서로 연결(접촉)되어 하나의 드레인전극을 구성할 수 있다. 그 밖에도 도 10a 내지 도 10f의 제조방법은 다양하게 변형될 수 있다.
도 11은 본 발명의 실시예에 따른 다이오드(반도체소자)를 보여주는 단면도이다. 본 실시예의 다이오드는 PN 다이오드이다.
도 11을 참조하면, 제1층(100)과 제2층(200)이 서로 접합된 구조를 가질 수 있다. 제1층(100)은 도 1의 채널층(C1)과 유사한(혹은 동일한) 다중 적층 구조를 가질 수 있다. 즉, 제1층(100)은 수직 방향(즉, Z축 방향)으로 이격된 복수의 단위 층(L15, L25, L35, L45)을 가질 수 있고, 각각의 단위 층(L15, L25, L35, L45)은 패턴화된 그래핀층을 포함할 수 있다. 상기 패턴화된 그래핀층은 도 2 내지 도 4의 그래핀층(GNM1, GNM2, GNR1)과 유사할 수 있다. 제1층(100)의 구성은 도 1의 채널층(C1)과 유사하므로, 이에 대한 자세한 설명은 반복하지 않고 생략한다. 제1층(100)과 접합된 제2층(200)은 반도체일 수 있다. 제2층(200)은 제1층(100)의 단위 층(L15, L25, L35, L45)과 다른 도전 타입을 갖는 반도체일 수 있다. 예컨대, 제1층(100)의 단위 층(L15, L25, L35, L45)은 P형 반도체일 수 있고, 제2층(200)은 N형 반도체일 수 있다. 구체적인 예로, 제2층(200)은 ZnO, GaInZnO, HfInZnO와 같은 산화물 계열의 무기 반도체 물질로 구성되거나, a-Si과 같은 비산화물 계열의 무기 반도체 물질로 구성되거나, 혹은, 유기 반도체 물질로 구성될 수도 있다. 제1층(100)과 제2층(200)으로 구성된 PN 다이오드에 전압을 인가하기 위한 전극(E1, E2)이 더 구비될 수 있다. 제1 전극(E1)과 제2 전극(E2) 사이에 제1층(100)과 제2층(200)이 직렬로 연결될 수 있다.
도 12는 본 발명의 다른 실시예에 따른 다이오드(반도체소자)를 보여주는 단면도이다. 본 실시예의 다이오드는 쇼트키(Schottky) 다이오드이다.
도 12는 참조하면, 제1층(100)과 제2층(250)이 서로 접합된 구조를 가질 수 있다. 제1층(100)은 도 9의 제1층(100)과 유사한(혹은 동일한) 다중 적층 구조를 가질 수 있으므로, 이에 대한 반복 설명은 생략한다. 제2층(250)은 제1층(100)의 단위 층(L15, L25, L35, L45)과 쇼트키 접합(Schottky junction)을 형성하는 금속층일 수 있다. 따라서 제1층(100)과 제2층(250)은 쇼트키 다이오드를 구성할 수 있다. 제1층(100)에 접촉된 제1 전극(E1)이 더 구비될 수 있다. 제2층(250)은 금속층이기 때문에, 제2층(250) 자체를 제2 전극(E2)으로 사용할 수 있다. 제1층(100)은 제1 전극(E1)과 제2 전극(E2) 사이에 구비될 수 있다.
도 11 및 도 12의 다이오드는 도 9a 내지 도 9q 및 도 10a 내지 도 10f를 참조하여 설명한 트랜지스터의 제조방법과 유사한 방법으로 형성할 수 있다. 보다 구체적으로 설명하면, 도 9a 내지 도 9q를 참조하여 설명한 트랜지스터의 제조방법에서, 패턴화된 복수의 그래핀층(GP11, GP22, GP33, GP44) 및 이들 사이의 절연층(IN11, IN22, IN33)의 적층 구조가 도 11 및 도 12의 제1층(100)에 대응될 수 있고, 도 9q의 드레인전극(D11)은 도 11 및 도 12의 제2층(200, 250)에 대응될 수 있다. 따라서 도 9a 내지 도 9q를 참조하여 설명한 트랜지스터의 제조방법을 변형하면, 도 11 및 도 12의 다이오드를 용이하게 제조할 수 있다. 또한, 도 10a 내지 도 10f를 참조하여 설명한 트랜지스터의 제조방법에서, 패턴화된 복수의 그래핀층(GP51, GP52, GP53, GP54) 및 이들 사이의 절연층(IN51, IN52, IN53)의 적층 구조가 도 11 및 도 12의 제1층(100)에 대응될 수 있고, 도 10f의 드레인전극(D51)은 도 11 및 도 12의 제2층(200, 250)에 대응될 수 있다. 따라서 도 10a 내지 도 10f를 참조하여 설명한 트랜지스터의 제조방법을 변형하면, 도 11 및 도 12의 다이오드를 용이하게 제조할 수 있다.
본 발명의 실시예에 따른 다이오드는 다양한 전자장치에 적용될 수 있다. 예컨대, 본 발명의 실시예에 따른 다이오드는 태양전지와 같은 광전자장치에 적용될 수 있다. 이 경우, 상기 다이오드는 태양전지의 광전 변환 요소로 사용될 수 있다. 다이오드가 태양전자의 광전 변환 요소로 사용되는 것은 잘 알려진 것이고, 태양전지의 일반적인 구성도 잘 알려진 바, 태양전지의 전체적인 구성에 대한 자세한 설명은 생략한다. 본 발명의 실시예에 따른 다이오드는 태양전지 이외의 다른 광전자장치, 예컨대, 광검출기 및 광센서 등에 적용될 수 있고, 광전자장치가 아닌 다른 전자장치에도 적용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 및 도 8의 트랜지스터와 도 11 및 도 12의 다이오드는 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 채널층(C1)의 단위 층(L1, L2, L3, L4)은 그래핀 나노메쉬(nanomesh)나 그래핀 나노리본(nanoribbon) 이외에 다른 구조를 가질 수 있고, 그래핀 이외에 다른 물질로 구성될 수도 있음을 알 수 있을 것이다. 또한 게이트(G1)는 채널층(C1)을 둘러싸는 구조를 가질 수 있고, 다이오드는 수평 구조가 아닌 수직 구조로 변형될 수 있음을 알 수 있을 것이다. 그리고 도 9a 내지 도 9q 및 도 10a 내지 도 10f의 제조방법도 다양하게 변화될 수 있음을 알 수 있을 것이다. 부가해서, 당업자라면 본 발명의 사상(idea)은 트랜지스터 및 다이오드가 아닌 다른 반도체소자에 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

Claims (24)

  1. 수직 방향으로 이격된 복수의 단위 층, 및 인접한 두 개의 상기 단위 층 사이마다 구비된 절연층을 구비하는 반도체요소;를 포함하고,
    상기 단위 층 각각은 패턴화된 그래핀층(patterned graphene layer)을 포함하고, 상기 패턴화된 그래핀 각각은 복수의 개구영역에 의해 정의되는 GNM(graphene nanomesh) 구조 및 GNR(graphene nanoribbon) 구조 중 어느 하나를 포함하고,
    상기 복수의 단위 층은 제1 단위층 및 제2 단위층을 포함하고,
    상기 제1 및 제2 단위층 사이에 상기 절연층에 해당하는 제1 절연층이 구비되며,
    상기 제1 단위층은 상기 제1 절연층의 하면에 직접 접촉하고, 상기 제2 단위층은 상기 제1 절연층의 상면에 직접 접촉하고, 상기 제1 절연층은 상기 제1 및 제2 단위층 사이를 전체적으로 채우는 층 구조를 갖는 반도체소자.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 패턴화된 그래핀층의 패턴의 폭은 2∼10㎚ 인 반도체소자.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 반도체소자는 트랜지스터이고,
    상기 반도체요소는 채널층으로 사용되는 반도체소자.
  8. 제 7 항에 있어서,
    상기 트랜지스터는 싱글 게이트(single-gate) 또는 더블 게이트(double-gate) 구조를 갖는 반도체소자.
  9. 제 1 항에 있어서,
    상기 반도체소자는 다이오드이고,
    상기 다이오드는 서로 접합된 제1층 및 제2층을 포함하며,
    상기 반도체요소는 상기 제1층으로 사용되는 반도체소자.
  10. 제 9 항에 있어서,
    상기 제2층은 반도체층인 반도체소자.
  11. 제 9 항에 있어서,
    상기 제2층은 금속층인 반도체소자.
  12. 청구항 1에 기재된 반도체소자를 포함하는 전자장치.
  13. 제 12 항에 있어서,
    상기 전자장치는 표시장치 또는 광전자장치인 전자장치.
  14. 제 12 항에 있어서,
    상기 반도체소자는 스위칭소자, 구동소자, 센싱소자 중 하나로 사용되는 전자장치.
  15. 반도체요소를 포함하는 반도체소자의 제조방법에 있어서,
    상기 반도체요소를 형성하는 단계는 수직 방향으로 이격된 복수의 단위 층 및 인접한 두 개의 상기 단위 층 사이마다 절연층을 형성하는 단계를 포함하고,
    상기 각 단위 층을 형성하는 단계는 패턴화된 그래핀층(patterned graphene layer)을 형성하는 단계를 포함하고, 상기 패턴화된 그래핀 각각은 복수의 개구영역에 의해 정의되는 GNM(graphene nanomesh) 구조 및 GNR(graphene nanoribbon) 구조 중 어느 하나를 포함하고,
    상기 복수의 단위 층은 제1 단위층 및 제2 단위층을 포함하도록 형성하고,
    상기 제1 및 제2 단위층 사이에 상기 절연층에 해당하는 제1 절연층을 형성하며, 상기 제1 단위층은 상기 제1 절연층의 하면에 직접 접촉하고, 상기 제2 단위층은 상기 제1 절연층의 상면에 직접 접촉하고, 상기 제1 절연층은 상기 제1 및 제2 단위층 사이를 전체적으로 채우는 층 구조를 갖는 반도체소자의 제조방법.
  16. 제 15 항에 있어서, 상기 반도체요소를 형성하는 단계는,
    제1 기판 상에 패턴화된 제1 그래핀층을 형성하는 단계;
    상기 패턴화된 제1 그래핀층을 상기 제1 기판에서 제2 기판으로 이전(transfer)시키는 단계;
    상기 패턴화된 제1 그래핀층 상에 상기 제1 절연층을 형성하는 단계; 및
    상기 제1 절연층 상에 패턴화된 제2 그래핀층을 형성하는 단계;를 포함하고,
    상기 패턴화된 제1 그래핀층은 상기 제1 단위층에 대응되고, 상기 패턴화된 제2 그래핀층은 상기 제2 단위층에 대응되는 반도체소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 패턴화된 제2 그래핀층은 제3 기판 위에 형성된 후, 상기 제2 기판의 제1 절연층 위로 이전(transfer)되는 반도체소자의 제조방법.
  18. 제 16 항에 있어서,
    상기 패턴화된 제2 그래핀층 상에 절연층 및 패턴화된 그래핀층을 교대로 형성하는 단계를 더 포함하는 반도체소자의 제조방법.
  19. 제 16 항에 있어서,
    상기 제2 기판은 플렉서블(flexible) 기판인 반도체소자의 제조방법.
  20. 제 15 항에 있어서, 상기 반도체요소를 형성하는 단계는,
    제1 기판 상에 패턴화된 제1 그래핀층을 형성하는 단계;
    상기 패턴화된 제1 그래핀층 상에 상기 제1 절연층을 형성하는 단계; 및
    상기 제1 절연층 상에 패턴화된 제2 그래핀층을 형성하는 단계;를 포함하고,
    상기 패턴화된 제1 그래핀층은 상기 제1 단위층에 대응되고, 상기 패턴화된 제2 그래핀층은 상기 제2 단위층에 대응되는 반도체소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 패턴화된 제2 그래핀층 상에 절연층 및 패턴화된 그래핀층을 교대로 형성하는 단계를 더 포함하는 반도체소자의 제조방법.
  22. 삭제
  23. 제 15 항에 있어서,
    상기 반도체요소의 제1 및 제2 영역에 접촉된 소오스 및 드레인을 형성하는 단계; 및
    상기 반도체요소에 전계(electric field)를 인가하기 위한 게이트를 형성하는 단계;를 더 포함하는 반도체소자의 제조방법.
  24. 제 15 항에 있어서, 상기 반도체요소는 제1층이고,
    상기 반도체요소에 접촉된 제2층을 형성하는 단계를 더 포함하며,
    상기 제2층은 반도체층 또는 금속층인 반도체소자의 제조방법.
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