KR101155176B1 - 방향성이 조절된 단결정 와이어 및 이를 적용한트랜지스터의 제조방법 - Google Patents

방향성이 조절된 단결정 와이어 및 이를 적용한트랜지스터의 제조방법 Download PDF

Info

Publication number
KR101155176B1
KR101155176B1 KR1020050062923A KR20050062923A KR101155176B1 KR 101155176 B1 KR101155176 B1 KR 101155176B1 KR 1020050062923 A KR1020050062923 A KR 1020050062923A KR 20050062923 A KR20050062923 A KR 20050062923A KR 101155176 B1 KR101155176 B1 KR 101155176B1
Authority
KR
South Korea
Prior art keywords
forming
substrate
layer
template layer
opening
Prior art date
Application number
KR1020050062923A
Other languages
English (en)
Other versions
KR20070008023A (ko
Inventor
선우문욱
박영수
노구치 타카시
조세영
장샤오신
후아샹잉
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050062923A priority Critical patent/KR101155176B1/ko
Priority to US11/483,586 priority patent/US7566364B2/en
Publication of KR20070008023A publication Critical patent/KR20070008023A/ko
Application granted granted Critical
Publication of KR101155176B1 publication Critical patent/KR101155176B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/005—Growth of whiskers or needles
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/08—Germanium
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/60—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape characterised by shape
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures

Abstract

나노 와이어의 제조 및 이를 이용한 트랜지스터의 제조방법에 관해 개시된다. 제조방법은:
기판에 제1측면과 제 1 측면에 대향 하는 제 2 측면을 가지는 템플리트층을 형성하는 단계; 상기 템플리트층의 제 1 측면과 제 2 측면 사이에 마련되는 것으로 제 1 측면에 제 1 개구부를 가지는 세공(細孔, pore)을 상기 템플리트층에 형성하는 단계; 상기 템플리트층의 제 1 측면의 마련된 제 1 개구부에 접촉되는 단결정 물질층을 형성하는 단계; 상기 제 2 측면에 마련되는 세공에 통하는 제 2 개구부를 형성한 후, 제 2 개구부를 통해 기체 상태의 결정성장 물질을 공급하여, 상기 세공 내에 상기 단결정 물질층으로부터의 결정 성장에 의해 상기 세공 내에 결정성 와이어를 형성하는 단계;를 포함한다. 본 발명에 따르면, Si 또는 SiGe 등의 결정물질에 의한 나노와이어를 기판 에 나란하게 형성할 수 있으며, 특히 방향성이 제어될 수 있는 고 품질의 나노 와이어를 제조할 수 있다. 또한 이러한 나노 와이어의 제조방법의 응용에 의해 고품질의 트랜지스터를 기판 상에 형성할 수 있다.
전계효과, 트랜지스터, 단결정, 나노 와이어

Description

방향성이 조절된 단결정 와이어 및 이를 적용한 트랜지스터의 제조방법{Fabrication method of orientation controlled Simgle-Crystalline wire and transistor adopting the wire}
도 1a 내지 도 1o는 본 발명의 바람직한 실시예에 따른 나노 와이어의 제조공정을 단계적으로 보인다.
도 2a 내지 도 2c는 도 1a 내지 도 1o의 과정을 통해 얻어진 나노 와이어로 트랜지스트를 제조하는 공정을 보인다.
도 3a 및 도 3b는 본 발명에 의해 제조되는 트랜지스터의 예를 보인다.
본 발명은 단결정 와이어와 이를 적용한 트랜지스터의 제조 방법에 관한 것으로 직경의 균질성 및 크기를 용이하게 조절할 수 있는 고품질의 단결정 와이어와 이를 적용한 트랜지스터의 제조방법에 관한 것이다.
반도체 소자의 집적화가 급격히 진행됨에 따라 고전적인 구조의 CMOS 반도체 소자의 축소 즉 스케일링(scaling)이 한계에 다다르게 되었다. 스케일링은 소자를 고집적, 고성능, 저전력화하기 위하여 게이트 전극의 폭과 길이를 줄이고, 단위 소 자(unit element)간 고립면적(isolation area)을 최소화 하며, 게이트 절연층의 두께와 접합 깊이(junction depth)를 얇게 하는 방향으로 진행되고 있다. 그러나 이러한 모든 시도는 근본적으로 게이트 제어능력(gate controllibilty)이 보장되어야 하므로 궁극적으로는 트랜지스터의 Ion/Ioff(on-cuurent off-current ratio)가 극대화 되어야 한다. 2001년 ITRS(International Technology Roadmap for Semiconductors)의 로드맵에 의하면, 최근에 구동전류 (drive current)를 향상시키기 위하여 SOI (silicon-on-insulator) 기판을 이용한 UTB-FD SOI 트랜지스터(ultra-thin body fully depleted SOI Transistor)[S.Fung et al., IEDM-2001, p.629], Strained Si 채널을 이용하여 전자 이동도(electron mobility)를 향상시키는 Band-engineered transistor [K. Rim, et al., VLSI 2002 page 12 ]등이 연구되고 있다. 또한, 수직트랜지스터 (Vertical transistor)[Oh, et al., IEDM-2000, page 65], Fin-FET[Hisamoto, et al., IEEE Trans. On Electron Device 47, 2320 (2000)], double-gate transistor[Denton, et al., IEEE Electron Device Letters 17, 509 (1996)]등 다양한 3차원 구조의 실리콘 트랜지스터들이 시도되고 있다. 그러나, 3차원 게이트 구조의 실리콘 트랜지스터에 있어서는, 게이트의 전계 효과를 극대화시키기 위해서 게이트의 구조를 변형시키는데 공정상의 어려움이 있다. 특히, 채널로 사용되는 실리콘은 실리콘 기판을 이용하거나, 증착과 패터닝 공정에 의해서 3차원 구조가 결정된 실리콘막을 사용해야 하기 때문에 3차원 게이트 구조 공정이 복잡해진다.
한편, 최근에는 스케일링 한계에 도달해 있는 실리콘 소자의 문제를 극복하 기 위한 방안으로 카본나노튜브를 채널로 이용한 트랜지스터가 제안되었으며, 탠스(Tans)와 덱커(Dekker) 등은 상온에서 동작하는 카본나노튜브 트랜지스터를 보고하였다 [Tans, et al., Nature 393, 49 (1998)]. 특히, 카본나노튜브의 수평성장 기술 [Hongjie Dai, et al., Appl. Phys. Lett. 79, 3155 (2001)]과 나노 구멍으로부터 카본나노튜브를 수직 성장시키는 기술들[Choi, et al., Adv. Mater. 14, 27 (2002); Duesberg, et al., Nano Letters]이 개발되므로 이를 소자에 응용하고자 하는 연구가 활발히 진행되고 있다.
따라서, 본 발명은 게이트가 게이트 제어력 (gate controllability)이 향상되고 제작이 용이한 수평 단결정 나노 와이어 및 이를 적용한 트랜지스터의 제조방법에 관한 것이다.
본 발명의 한 유형에 따르면,
기판에 제1측면과 제 1 측면에 대향 하는 제 2 측면을 가지는 템플리트층을 형성하는 단계;
상기 템플리트층의 제 1 측면과 제 2 측면 사이에 마련되는 것으로 제 1 측면에 제 1 개구부를 가지는 세공(細孔, pore)을 상기 템플리트층에 형성하는 단계;
상기 템플리트층의 제 1 측면의 마련된 제 1 개구부에 접촉되는 단결정 물질층을 형성하는 단계;
상기 제 2 측면에 마련되는 세공에 통하는 제 2 개구부를 형성한 후, 제 2 개구부를 통해 기체 상태의 결정성장 물질을 공급하여, 상기 세공 내에 상기 단결정 물질층으로부터의 결정 성장에 의해 상기 세공 내에 결정성 와이어를 형성하는 단계;를 포함하는 결정성 와이어 제조방법이 제공된다.
본 발명의 다른 유형에 따르면,
기판에 제1측면과 제1측면에 대향하는 제 2 측면을 가지는 템플리트층을 형성하는 단계;
상기 템플리트층의 제 1 측면과 제 2 측면 사이에 마련되는 것으로 제 1 측면에 제 1 개구부를 가지는 세공(細孔, pore)을 상기 템플리트층에 형성하는 단계;
상기 템플리트층의 제 1 측면의 마련된 제 1 개구부에 접촉되는 단결정 물질층을 형성하는 단계;
상기 제 2 측면에 마련되는 세공에 통하는 제 2 개구부를 형성한 후, 제 2 개구부를 통해 기체 상태의 결정성장 물질을 공급하여, 상기 세공 내에 상기 단결정 물질층으로부터의 결정 성장에 의해 상기 세공 내에 결정성 와이어를 형성하는 단계; 그리고
상기 결정성 와이어에 전계를 형성하는 게이트 및 상기 와이어의 양단의 전기적으로 접속되는 소스와 드레인을 형성하는 단계;를 포함하는 나노와이어를 채널로 이용하는 트랜지스터의 제조방법이 제공된다.
본 발명의 바람직한 실시예에 따르면 상기 결정성 나노 와이어는 Si 또는 SiGe 로 형성된다. 그리고 상기 기판은 Si 또는 사파이어로 형성된다.
본 발명의 구체적인 실시예에 따르면,
상기 템플리트층을 형성하는 단계는:
알루미늄으로 템플리트층을 형성하는 단계와;
양극 산화법에 의해 상기 템플리트층에 상기 기판에 나란하게 상기 세공을 형성하는 단계를; 더 포함한다.
본 발명의 바람직한 실시예에 따르면, 상기 세공을 형성하기 전에 상기 템플리트층에서 제 1 측면과 제 2 측면을 제외한 부분에 캡층을 더 형성한다.
본 발명의 또 다른 구체적인 실시예에 따른 제조방법에 따르면,
상기 기판은 Si 또는 사파이어 기판으로 그 표면에 절연층이 형성되어 있고,
단결정 물질층을 형성하는 단계는: 상기 절연층에 상기 제 1 개구부에 가까운 부분에 기판의 표면을 노출시키는 윈도우가 형성되며,
결정성장법에 의해 상기 윈도우를 통해 노출된 기판의 표면으로 부터 단결정 물질을 성장시켜 상기 제 1 개구부에 접촉시킨다.
상기 기판은 Si 또는 사파이어 기판으로 그 표면에 절연층이 형성되어 있고,
단결정 물질층을 형성하는 단계는: 상기 절연층에 상기 제 1 개구부에 가까운 부분에 기판의 표면을 노출시키는 윈도우를 형성하는 단계;
결정성장법에 의해 상기 윈도우를 통해 노출된 기판의 표면으로 부터 단결정 물질을 성장시키는 단계;
템플리트층의 제 1 측면을 포함하는 적층물 위에 비정질실리콘을 형성하는 단계;
상기 비정질 실리콘의 열처리 또는 레이저 빔에 의해 선택적 결정 성장(selective epitaxial growth)에 의해 상기 단결정 물질에 접촉된 부분으로부터 비정질 실리콘의 결정화를 유도하여 상기 제 1 개구부에 접촉된 비정질 실리콘을 단결정화하는 단계;를 포함한다.
이하, 첨부된 도면을 참조하면서 본 발명의 실시예에 따른 나노와이어의 제조방법과 이를 이용하는 트랜지스터의 제조방법을 설명한다. 본 발명에 의해 제조가능한 결정성 나노와이어를 Si, SiGe 등의 반도체 물질이며 그외의 다른 결정성 물질을 이용할 수 있다.
<나노 와이어의 제조>
도 1a에 도시된 바와 같이 실리콘이나 사이파이어 등의 단결정 기판(10)에 버퍼층(11)을 형성한다. 버퍼층은 예를 들어 SiO2 로 형성된다.
도 1b에 도시된 바와 같이 상기 버퍼층(101) 위에 제 1 측면(200a)과 이에 대향하는 제2측면(200b)을 가지는 스트립상의 템플리트층(200)을 형성한다. 템플리트층(200)은 알루미늄으로 형성되며, 알루미늄 증착 및 패터닝 과정을 거쳐 얻어진다. 패터닝 공정은 건식 또는 습식을 불문하고 전통적인 패터닝 방법 예를 들어 바람직하게는 포토리소그래피법에 의해 진행된다.
도 1c에 도시된 바와 같이, 상기 템플리트층(200) 위에 SiO2 등의 절연성 물질로 캡핑층(201)을 형성한다. 여기에서 캡핑층(201)은 상기 템플리트층(200)의 양 극산화시 템플리트층(200)의 표면을 보호하고 템플리트층에서의 전기장의 방향을 잡아준다. 이때에 템플리트층(200)의 제 1 측면(200a)과 제 2 측면(200b)은 노출된 상태이며, 제 2 측면(200b)의 근방에서는 템플리트층(200)의 표면 일부가 노출되어 양극 산화 시 음(-)의 전압이 인가되며, 제 1 측면은 양극 산화시 양극에 마주 대함으로써 양극 산화(anodic oxidation)가 시작되는 부분이다.
도 1d는 전해조(electrochemical bath) 내에서 템플리트층(200b)의 양극 산화하는 상태를 개략적으로 보인다. 황산(H2SO4) 등이 저장된 전해조 내에서 상기 템플리트층(200)이 제1측면(200a)에 양전극(anode)의 마주보게 대향시킨 상태에서 양전극산화를 진행한다. 이때에 양전극(anode)는 전원(300)의 양극측 배선(301)에 연결되고 템플리트층(200)에는 제2측면(200b) 부근에 전원(300)의 음극측 배선(302)이 연결된다. 따라서 양극산화에 의해 양전극(anode)에 대면하고 있는 템플리트층(200)의 제 1 측면(200a)에 세공(200c)이 생성된다.
도 1e에 도시된 바와 같이, 양극산화가 소정 시간동안 지속되면 템플리트층(200)의 제1측면(200a)에 생성되기 시작한 세공(200c)은 전기장의 방향으로 연장되어 최종적으로 템플리트층(200b)의 길이 방향으로 길게 확장된다. 일반적으로 알려진 바와 같이 초기의 세공은 직선성이 떨어지나 시간이 지날수록 직선성이 향상된다. 잘 알려진 바와 같이, 양극산화에 따르면 알루미늄이 알루미나(Al2O3)로 변질되고, 이때에 알루미나 결정은 전기장 방향으로 성장하여, 알루미나의 결정 경계에 상기 세공(200c)이 형성된다.
양극 산화에 의해 형성되는 템플리트층(200)에 보다 직선적이고 균일한 형태의 관통공을 얻기 위해서 초기에 양극 산화에 의해 소정 길이의 세공을 형성한 후 일부를 제거한 후 재차 양극 산화를 실시하여 양질의 세공을 형성할 수 있다.(G. Sauer et. al, JAP, Voll91 (2002)3243) 참고).
도 1f에 도시된 바와 같이 템플리트층(200)의 제 1 측면(200a)의 가까이에 기판(100)의 표면을 노출시키는 윈도우(101a)를 버퍼층(101)에 형성한다. 이때에 윈도우(101a)는 템플리트층(200)의 제 1 측면(200a)에서 소정 간격을 유지할 수 도 있고, 다른 실시예에 따르면 도 1g에 도시된 바와 같이 상기 윈도우는(101a)는 제 1 측면(200a)의 직하부에 형성될 수 도 있다.
도 1h 및 도 1i에 도시된 바와 같이, UHV(untra high voltage) CVD 또는 LP(low pressure) CVD 법 등을 이용한 공지의 선택적 결정성장(selective epitaxial growth)에 의해 상기 윈도우(101a)에 노출된 기판(100)의 표면에 단결정 종자층(400)을 형성한다. 여기에서 성장물질은 예를 들어 Si 또는 SiGe 이다. 이때에, 도 1h에 도시된 바와 같이 윈도우(101a)가 템플리트층(200)으로 부터 떨어져 있는 경우는 단결정(x-Si) 종자층이 버퍼층(101)의 윈도우(101a)내에 형성된다. 한편, 도 1i에 도시된 바와 같이 윈도우(101a)가 템플리트층(200)의 제 1 측면(200a)에 근접해 있는 경우 단결정 기판(100)의 표면으로 부터 알루미나로 된 템플리트층(200)의 제 1 측면(200a)에 까지 성장되어 세공(200c)의 제 1 개구부가 단결정 종자층(400)에 의해 폐쇄된다.
여기에서, 도 1i에서 처럼 제 1 측면(200a)에 종자층(400)이 접촉되는 경우 에 상기 세공(200c) 내부에 단결정 와이어를 성장하는 공정을 수행하며, 도 1h에서 처럼 종자층(400)이 제1측면(200a)으로부터 떨어져 있을 경우, 도 1j 및 도 1k와 함께 설명되는 추가적인 공정을 통해 결정성장을 위한 제1측면(200a)에까지 종자층(400)을 확장한다.
도 1j에 도시된 바와 같이, 도 1h에 도시된 바와 같은 공정을 거친 기판(100)의 적층물 위에 저압 CVD 등에 의해 비정질 실리콘(a-Si)을 소정 두께로 증착한다. 이때에 비정질실리콘(a-Si)은 필히 상기 종차층(400)과 물리적으로 접촉되어야 한다.
도 1k에 도시된 바와 같이 상기 비정질실리콘(a-Si)에 레이저 빔을 조사하여 비정질 실리콘을 열처리(annealing)을 열처리한다. 이러한 열처리에 따르면 비정질 실리콘의 결정화가 나타나는데, 결정화 과정에서 종자층(400)에 접촉된 비정질 실리콘으로부터 단결정 실리콘(x-Si)이 얻어지며 단결정화가 되지 못한 실리콘은 다결정 실리콘(p-Si)으로 남게 된다. 그러나 충분한 시간 동안 열처리가 진행되면 대부분의 영역에서 단결정 실리콘이 형성된다. 그러나 효율성을 고려하여 종자층(400)으로 부터 성장되기 시작한 단결정 실리콘이 템플리트층(200)의 제 1 측면(200a)에 까지 확장되는 정도로 결정화 시간 또는 에너지량을 조절하는 것이 바람직하다.
도 1l에 도시된 바와 같이, 상기 템프리트층(200)의 제2측면(200b)을 소정 폭 제거하여 내부의 세공(200c)의 타측 단부 즉, 제 2 개구부가 노출되도록 한다. 따라서 세공(200c)은 제 2 개구부를 통해 외부로 노출된다.
도 1m에 도시된 바와 같이 UHV CVD 또는 LP CVD를 이용하여 상기 세공(200c)내에 단결정 와이어를 성장시킨다. 단결정 와이어는 소스 가스가 침투하는 세공(200c) 내에 노출된 단결정 실리콘인 종자층으로 부터 성장된다. 결정 성장 물질인 소스 가스는 Si, 또는 SiGe 물질을 포함한다.
도 1n에 도시된 바와 같이 템플리트층(200)의 제거하여 단결정 실리콘(x-Si)에 단순지지보(cantilever) 형태로 기판(100)에 나란하게 배치된 단결정 나노 와이어(nano wire)를 얻는다.
도 1o는 템플리트층(200)을 제거하기 전에 CMP(기계화학적 연마)에 의해 템플리트층(200)을 연마하여 나노 와이어가 1 개층만 남게 한 후 템플리트층(200)을 제거한 결과물을 보인다.
위와 같은 과정을 통해 얻어지는 나노와이어는 전술한 공정을 일부 변경하고 이에 더하여 다른 공정을 추가함으로써 단결정 나노와이어를 전자 이동채널로 이용하는 트랜지스터의 제조가 가능하게 된다.
이하는 트랜지스터를 제조하는 공정에 관한 것이다.
도 2a에 도시된 바와 같이, 도 1m의 과정을 거쳐 템플리트층(200)의 세공(200c)에 나노와이어를 형성한 후, 템플리트 양측부분을 선택적 식각법에 의해 소정폭 제거하여 나노 와이어의 양단이 소정 길이 노출되게 한다.
도 2b에 도시된 바와 같이, 상기 기판(100)의 잔류 적층물 위에 다결정 실리콘(p-Si)을 소정 두께로 증착한 후, 다결정 실리콘(p-Si)에 불순물(dopant)을 주입한다.
도 2c에 도시된 바와 같이, 다결정 실리콘(p-Si)으로 부터 버퍼층(101)까지 소정폭 식각하여 템플리트층(200)을 제거한다. 이때에 나노 와이어의 양단 부분에 템플리트층(200)의 일부가 잔류할 수도 있고, 그러나, 현 공정 또는 후속 공정에서 완전히 제거되는 것이 바람직하다. 템플리트층(200)의 완전 제거 및 일부 잔류는 선택적이다. 상기 템플리트층(200)이 제거된 부분에 의해 나노 와이어의 양단이 고정되는 도핑된 다결정 실리콘(doped p-Si)는 소스(Source)와 드레인(Drain)으로 작용하게 된다. 그리고 소스(Source)와 드레인(Drain) 사이의 공간은 게이트 영역으로서 나노 와이어에 전계를 형성하는 게이트 절연체와 게이트가 전체적으로 또는 국부적으로 형성될 수 있다. 상기와 같은 소스(Sorce)와 드레인(Drain) 사이의 에칭과 더불어 소스와 드레인도 설계에 따른 소정 패턴으로 패터닝되며, 특히 도 2c에서 나노 와이어 양단의 상방에 돌출된 잔류 다결정 실리콘도 제거되어 전체적으로 평탄화하는 것이 바람직하다.
도 3a 및 도 3b는 상기 도 2a 내지도 2c의 과정을 통해 얻어진 중간 결과물에 게이트를 형성함으로써 완성되지 않은 초기형태의 나노 와이어 트랜지스터의 구조를 보인다.
도 3a는 핀 트랜지스터(Fin Transistor)로서 채널(channel)에 다수의 나노 와이어가 이용되고 이들 나노 와이어들의 양단에 소스(source)와 드레인(drain)이 마련되어 있다. 채널을 구성하는 나노 와이어의 표면에 열적 산화에 의한 게이트 절연층이 형성되어 있고, 이 위에 게이트(gate)가 채널을 가로지는 방향으로 배치되어 있다. 이러한 핀 타입트랜지스터의 제조 공정은 선행된 공정을 통해 얻어진 결과물 예를 들어 도 2c에 도시된 중간 제품을 화학기계적으로 연마하는 소스와 드레인의 높이를 조절하고, 그 이후에 선택적 에칭에 의해 불필요 부분, 예를 들어 선행 공정에서 발생된 알루미나 등을 제거한다. 이후에 열적 산화에 의해 나노와이어의 표면에 게이트 절연층을 형성하고 최종적으로 상기 나노 와이어 위에 포토리소그패피법등에 의해 게이트를 형성한다.
도 3b는 동축게이트 트랜지스터(coaxial gate transistor)로서 하나의 나노 와이어에 의해 채널이 구성되며, 특히 나노 와이어가 게이트 절연체와 게이트에 감싸여진 구조를 가진다. 제조 공정은 이러한 핀 타입트랜지스터의 제조 공정은 선행된 공정을 통해 얻어진 결과물 예를 들어 도 2c에 도시된 중간 제품을 화학기계적으로 연마하는 소스와 드레인의 높이를 조절하고, 그 이후에 선택적 에칭에 의해 불필요 부분, 예를 들어 하나의 나노 와이어를 뺀 나머지 나노 와이어들, 선행 공정에서 발생된 알루미나 등을 제거한다. 이후에 열적 산화에 의해 나노와이어의 표면에 게이트 절연층을 형성하고 최종적으로 상기 나노 와이어 위에 포토리소그패피법등에 의해 게이트를 형성한다.
도 3a 와 도 3b의 트랜지스터는 이해를 돕기 위해 부분적으로 매우 과장되게 도시되었다. 또한 이러한 도 3a, 도 3b는 본 발명에 의해 제조될 수 있는 트랜지스터의 일례를 단적으로 보인다. 이러한 트랜지스의 제조방법은 전술한 바와 같이 알려진 방법이 이용되며, 도시된 구조물 및 위의 설명을 통해서 용이하게 실시될 수 있을 것이다. 한편, 상기 게이트 절연층은 열적 산화에 의해 얻어질 수 있으나 다른 실시예에 따르면 별도의 고유전물질에 의해 형성될 수 있고, 또 한편으로는 열 적 산화에 의한 산화물과 추가적으로 증착된 고유전물질에 의해 형성될 수 있다.
본 발명에 따르면, Si 또는 SiGe 등의 결정물질에 의한 나노와이어를 기판 에 나란하게 형성할 수 있으며, 특히 방향성이 제어될 수 있는 고 품질의 나노 와이어를 제조할 수 있다. 또한 이러한 나노 와이어의 제조방법의 응용에 의해 고품질의 트랜지스터를 기판 상에 형성할 수 있다.
또한, 본 발명의 나노 와이어의 제조방법에 따르면 다층 구조의 나노 와이어의 제조가 가능하고 따라서 이를 응용분야가 좀 더 넓어지며, 예를 들어 다층구조의 트랜지스터의 구현이 가능하게 된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 한해서 정해져야 할 것이다.

Claims (20)

  1. 기판에 제1측면과 제 1 측면에 대향 하는 제 2 측면을 가지는 템플리트층을 형성하는 단계;
    상기 템플리트층의 제 1 측면과 제 2 측면 사이에 마련되는 것으로 제 1 측면에 제 1 개구부를 가지는 세공(細孔, pore)을 상기 템플리트층에 형성하는 단계;
    상기 템플리트층의 제 1 측면의 마련된 제 1 개구부에 접촉되는 단결정 물질층을 형성하는 단계;
    상기 제 2 측면에 마련되는 세공에 통하는 제 2 개구부를 형성한 후, 제 2 개구부를 통해 기체 상태의 결정성장 물질을 공급하여, 상기 세공 내에 상기 단결정 물질층으로부터의 결정 성장에 의해 상기 세공 내에 결정성 와이어를 형성하는 단계;를 포함하는 결정성 와이어 제조방법.
  2. 제 1 항에 있어서,
    상기 결정성 나노 와이어는 Si 또는 SiGe 로 형성하는 것을 특징으로 하는 결정성 나노 와이어 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 기판은 Si 또는 사파이어로 형성되는 것을 특징으로 하는 나노 와이어 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 템플리트층을 형성하는 단계는:
    알루미늄으로 템플리트층을 형성하는 단계와;
    양극 산화법에 의해 상기 템플리트층에 상기 기판에 나란하게 상기 세공을 형성하는 단계를; 더 포함하는 것을 특징으로 하는 나노 와이어 제조방법.
  5. 제 3 항에 있어서,
    상기 템플리트층을 형성하는 단계는:
    알루미늄으로 템플리트층을 형성하는 단계와;
    양극 산화법에 의해 상기 템플리트층에 상기 기판에 나란하게 상기 세공을 형성하는 단계를; 더 포함하는 것을 특징으로 하는 나노 와이어 제조방법.
  6. 제 4 항에 있어서,
    상기 세공을 형성하기 전에 상기 템플리트층에서 제 1 측면과 제 2 측면을 제외한 부분에 캡층을 더 형성하는 것을 특징으로 하는 나노 와이어 제조방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 세공을 형성하기 전에 상기 템플리트층에서 제 1 측면과 제 2 측면을 제외한 부분에 캡층을 더 형성하는 것을 특징으로 하는 나노 와이어 제조방법.
  8. 제 1 항 또는 제 2 항에 있어서
    상기 기판은 Si 또는 사파이어 기판으로 그 표면에 절연층이 형성되어 있고,
    상기 단결정 물질층을 형성하는 단계는: 상기 절연층에 상기 제 1 개구부에 가까운 부분에 기판의 표면을 노출시키는 윈도우를 형성하는 단계;
    결정성장법에 의해 상기 윈도우를 통해 노출된 기판의 표면으로부터 단결정 물질을 성장시켜 상기 제 1 개구부에 접촉시키는 단계;를 포함하는 것을 특징으로 하는 나노 와이어 제조방법.
  9. 제 1 항 또는 제 2 항에 있어서
    상기 기판은 Si 또는 사파이어 기판으로 그 표면에 절연층이 형성되어 있고,
    상기 단결정 물질층을 형성하는 단계는: 상기 절연층에 상기 제 1 개구부에 가까운 부분에 기판의 표면을 노출시키는 윈도우를 형성하는 단계;
    결정성장법에 의해 상기 윈도우를 통해 노출된 기판의 표면으로부터 단결정 물질을 성장시키는 단계;
    템플리트층의 제 1 측면을 포함하는 적층물 위에 비정질실리콘을 형성하는 단계;
    상기 비정질 실리콘의 열처리 또는 레이저 빔에 의해 선택적 결정 성장에 의해 상기 단결정 물질에 접촉된 부분으로부터 비정질 실리콘의 결정화를 유도하여 상기 제 1 개구부에 접촉된 비정질 실리콘을 단결정화하는 단계;를 포함하는 것을 특징으로 하는 나노 와이어 제조방법.
  10. 제 4 항에 있어서
    상기 기판은 Si 또는 사파이어 기판으로 그 표면에 절연층이 형성되어 있고,
    상기 단결정 물질층을 형성하는 단계는: 상기 절연층에 상기 제 1 개구부에 가까운 부분에 기판의 표면을 노출시키는 윈도우를 형성하는 단계;
    결정성장법에 의해 상기 윈도우를 통해 노출된 기판의 표면으로부터 단결정 물질을 성장시키는 단계;
    템플리트층의 제 1 측면을 포함하는 적층물 위에 비정질실리콘을 형성하는 단계;
    상기 비정질 실리콘을 열처리하여 상기 단결정 물질에 접촉된 부분으로부터 비정질 실리콘의 결정화를 유도하여 상기 제 1 개구부에 접촉된 비정질 실리콘을 단결정화하는 단계;를 포함하는 것을 특징으로 하는 나노 와이어 제조방법.
  11. 기판에 제1측면과 제1측면에 대향하는 제 2 측면을 가지는 템플리트층을 형성하는 단계;
    상기 템플리트층의 제 1 측면과 제 2 측면 사이에 마련되는 것으로 제 1 측 면에 제 1 개구부를 가지는 세공(細孔, pore)을 상기 템플리트층에 형성하는 단계;
    상기 템플리트층의 제 1 측면의 마련된 제 1 개구부에 접촉되는 단결정 물질층을 형성하는 단계;
    상기 제 2 측면에 마련되는 세공에 통하는 제 2 개구부를 형성한 후, 제 2 개구부를 통해 기체 상태의 결정성장 물질을 공급하여, 상기 세공 내에 상기 단결정 물질층으로부터의 결정 성장에 의해 상기 세공 내에 결정성 와이어를 형성하는 단계; 그리고
    상기 결정성 와이어에 전계를 형성하는 게이트 및 상기 와이어의 양단의 전기적으로 접속되는 소스와 드레인을 형성하는 단계;를 포함하는 나노와이어를 채널로 이용하는 트랜지스터의 제조방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항에 있어서,
    상기 결정성 나노 와이어는 Si 또는 SiGe 로 형성하는 것을 특징으로 하는 결정성 나노 와이어 제조방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항 또는 제 12 항에 있어서,
    상기 기판은 Si 또는 사파이어로 형성되는 것을 특징으로 하는 나노 와이어 제조방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항 또는 제 12 항에 있어서,
    알루미늄으로 템플리트층을 형성하는 단계와;
    양극 산화법에 의해 상기 템플리트층에 상기 기판에 나란하게 상기 세공을 형성하는 단계를; 더 포함하는 것을 특징으로 하는 나노 와이어 트랜지스터의 제조방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 템플리트층을 형성하는 단계는:
    알루미늄으로 템플리트층을 형성하는 단계와;
    양극 산화법에 의해 상기 템플리트층에 상기 기판에 나란하게 상기 세공을 형성하는 단계를; 더 포함하는 것을 특징으로 하는 나노 와이어 트랜지스터의 제조방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 14 항에 있어서,
    상기 세공을 형성하기 전에 상기 템플리트층에서 제 1 측면과 제 2 측면을 제외한 부분에 캡층을 더 형성하는 것을 특징으로 하는 나노 와이어 트랜지스터의 제조방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 세공을 형성하기 전에 상기 템플리트층에서 제 1 측면과 제 2 측면을 제외한 부분에 캡층을 더 형성하는 것을 특징으로 하는 나노 와이어 트랜지스터의 제조방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항 또는 제 12 항에 있어서
    상기 기판은 Si 또는 사파이어 기판으로 그 표면에 절연층이 형성되어 있고,
    상기 단결정 물질층을 형성하는 단계는: 상기 절연층에 상기 제 1 개구부에 가까운 부분에 기판의 표면을 노출시키는 윈도우를 형성하는 단계;
    결정성장법에 의해 상기 윈도우를 통해 노출된 기판의 표면으로부터 단결정 물질을 성장시켜 상기 제 1 개구부에 접촉시키는 단계;를 포함하는 것을 특징으로 하는 나노 와이어 트랜지스터의 제조방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항 또는 제 12 항에 있어서
    상기 기판은 Si 또는 사파이어 기판으로 그 표면에 절연층이 형성되어 있고,
    상기 단결정 물질층을 형성하는 단계는: 상기 절연층에 상기 제 1 개구부에 가까운 부분에 기판의 표면을 노출시키는 윈도우를 형성하는 단계;
    결정성장법에 의해 상기 윈도우를 통해 노출된 기판의 표면으로부터 단결정 물질을 성장시키는 단계;
    템플리트층의 제 1 측면을 포함하는 적층물 위에 비정질실리콘을 형성하는 단계;
    상기 비정질 실리콘을 열처리하여 상기 단결정 물질에 접촉된 부분으로부터 비정질 실리콘의 결정화를 유도하여 상기 제 1 개구부에 접촉된 비정질 실리콘을 단결정화하는 단계;를 포함하는 것을 특징으로 하는 나노 와이어 트랜지스터의 제조방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 14 항에 있어서
    상기 기판은 Si 또는 사파이어 기판으로 그 표면에 절연층이 형성되어 있고,
    상기 단결정 물질층을 형성하는 단계는: 상기 절연층에 상기 제 1 개구부에 가까운 부분에 기판의 표면을 노출시키는 윈도우를 형성하는 단계;
    결정성장법에 의해 상기 윈도우를 통해 노출된 기판의 표면으로부터 단결정 물질을 성장시키는 단계;
    템플리트층의 제 1 측면을 포함하는 적층물 위에 비정질실리콘을 형성하는 단계;
    상기 비정질 실리콘을 열처리하여 상기 단결정 물질에 접촉된 부분으로부터 비정질 실리콘의 결정화를 유도하여 상기 제 1 개구부에 접촉된 비정질 실리콘을 단결정화하는 단계;를 포함하는 것을 특징으로 하는 나노 와이어 트랜지스터의 제조방법.
KR1020050062923A 2005-07-12 2005-07-12 방향성이 조절된 단결정 와이어 및 이를 적용한트랜지스터의 제조방법 KR101155176B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050062923A KR101155176B1 (ko) 2005-07-12 2005-07-12 방향성이 조절된 단결정 와이어 및 이를 적용한트랜지스터의 제조방법
US11/483,586 US7566364B2 (en) 2005-07-12 2006-07-11 Method of fabricating orientation-controlled single-crystalline wire and method of fabricating transistor having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050062923A KR101155176B1 (ko) 2005-07-12 2005-07-12 방향성이 조절된 단결정 와이어 및 이를 적용한트랜지스터의 제조방법

Publications (2)

Publication Number Publication Date
KR20070008023A KR20070008023A (ko) 2007-01-17
KR101155176B1 true KR101155176B1 (ko) 2012-06-11

Family

ID=37677903

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050062923A KR101155176B1 (ko) 2005-07-12 2005-07-12 방향성이 조절된 단결정 와이어 및 이를 적용한트랜지스터의 제조방법

Country Status (2)

Country Link
US (1) US7566364B2 (ko)
KR (1) KR101155176B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016035925A1 (ko) * 2014-09-05 2016-03-10 한국과학기술원 반도체 장치의 제조방법
US11398475B2 (en) 2019-05-29 2022-07-26 Samsung Electronicc Co. Ltd Integrated circuit devices

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790869B1 (ko) * 2006-02-16 2008-01-03 삼성전자주식회사 단결정 기판 및 그 제조방법
KR101375833B1 (ko) * 2007-05-03 2014-03-18 삼성전자주식회사 게르마늄 나노로드를 구비한 전계효과 트랜지스터 및 그제조방법
KR101272012B1 (ko) 2007-11-28 2013-06-07 삼성전자주식회사 반도체 장치의 제조 방법
KR20090089108A (ko) * 2008-02-18 2009-08-21 삼성전자주식회사 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치
WO2009134687A2 (en) * 2008-04-27 2009-11-05 The Board Of Trustees Of The University Of Illinois Method of fabricating a planar semiconductor nanowire
US8153482B2 (en) * 2008-09-22 2012-04-10 Sharp Laboratories Of America, Inc. Well-structure anti-punch-through microwire device
FR2937055B1 (fr) * 2008-10-09 2011-04-22 Ecole Polytech Procede de fabrication a basse temperature de nanofils semiconducteurs a croissance laterale et transistors a base de nanofils, obtenus par ce procede
US7893492B2 (en) * 2009-02-17 2011-02-22 International Business Machines Corporation Nanowire mesh device and method of fabricating same
US8422273B2 (en) * 2009-05-21 2013-04-16 International Business Machines Corporation Nanowire mesh FET with multiple threshold voltages
WO2011044226A2 (en) * 2009-10-07 2011-04-14 University Of Florida Research Foundation Inc. Strain tunable silicon and germanium nanowire optoelectronic devices
US8399314B2 (en) * 2010-03-25 2013-03-19 International Business Machines Corporation p-FET with a strained nanowire channel and embedded SiGe source and drain stressors
US8580099B2 (en) * 2010-09-20 2013-11-12 University Of South Carolina InN nanowire based multifunctional nanocantilever sensors
US8753942B2 (en) * 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
JP5819614B2 (ja) * 2011-02-02 2015-11-24 信越化学工業株式会社 Ｓｏｉウェーハの製造方法
KR20120100630A (ko) * 2011-03-04 2012-09-12 삼성전자주식회사 반도체소자와 그 제조방법 및 반도체소자를 포함하는 전자장치
JP5271372B2 (ja) * 2011-03-18 2013-08-21 株式会社東芝 半導体装置の製造方法
KR101813173B1 (ko) * 2011-03-30 2017-12-29 삼성전자주식회사 반도체소자와 그 제조방법 및 반도체소자를 포함하는 전자장치
CN102214596B (zh) * 2011-05-26 2012-08-29 北京大学 一种以空气为侧墙的围栅硅纳米线晶体管的制备方法
KR101843980B1 (ko) * 2011-09-01 2018-03-30 삼성전자주식회사 휴대단말기의 데이터 송수신 관리 장치 및 방법
US8722472B2 (en) 2011-12-16 2014-05-13 International Business Machines Corporation Hybrid CMOS nanowire mesh device and FINFET device
US8709888B2 (en) 2011-12-16 2014-04-29 International Business Machines Corporation Hybrid CMOS nanowire mesh device and PDSOI device
US8563376B2 (en) 2011-12-16 2013-10-22 International Business Machines Corporation Hybrid CMOS nanowire mesh device and bulk CMOS device
US9012284B2 (en) 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
CN106653694B (zh) * 2011-12-23 2019-10-18 英特尔公司 Cmos纳米线结构
US8901659B2 (en) * 2012-02-09 2014-12-02 International Business Machines Corporation Tapered nanowire structure with reduced off current
US10435812B2 (en) 2012-02-17 2019-10-08 Yale University Heterogeneous material integration through guided lateral growth
CN102646642B (zh) * 2012-05-03 2014-01-29 上海华力微电子有限公司 基于SOI的后栅型积累模式Si-NWFET制备方法
WO2014144698A2 (en) 2013-03-15 2014-09-18 Yale University Large-area, laterally-grown epitaxial semiconductor layers
US9040363B2 (en) 2013-03-20 2015-05-26 International Business Machines Corporation FinFET with reduced capacitance
US9035277B2 (en) * 2013-08-01 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
GB201321949D0 (en) 2013-12-12 2014-01-29 Ibm Semiconductor nanowire fabrication
WO2015160903A1 (en) 2014-04-16 2015-10-22 Yale University Nitrogen-polar semipolar gan layers and devices on sapphire substrates
WO2015160909A1 (en) 2014-04-16 2015-10-22 Yale University Method of obtaining planar semipolar gallium nitride surfaces
US20160372600A1 (en) * 2015-06-19 2016-12-22 International Business Machines Corporation Contact-first field-effect transistors
US10014373B2 (en) 2015-10-08 2018-07-03 International Business Machines Corporation Fabrication of semiconductor junctions
US9716142B2 (en) 2015-10-12 2017-07-25 International Business Machines Corporation Stacked nanowires
JP2019531245A (ja) 2016-08-12 2019-10-31 イェール ユニバーシティーＹａｌｅ Ｕｎｉｖｅｒｓｉｔｙ 成長の際に窒素極性ファセットを排除することによる異種基板上で成長する積層欠陥のない半極性および非極性ＧａＮ
KR102551589B1 (ko) 2016-09-29 2023-07-04 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020003782A (ko) * 2000-07-04 2002-01-15 이정욱 탄소나노튜브의 제작 방법
KR20020037409A (ko) * 2000-11-14 2002-05-21 오길록 수평 탄소 나노튜브를 구비하는 전자소자 및 그 제조 방법
KR20020095800A (ko) * 2001-06-15 2002-12-28 엘지전자 주식회사 카본나노튜브의 수평 성장 방법
KR20030087642A (ko) * 2001-03-14 2003-11-14 유니버시티 오브 매사츄세츠 나노 제조
US6914256B2 (en) * 2001-06-25 2005-07-05 North Carolina State University Optoelectronic devices having arrays of quantum-dot compound semiconductor superlattices therein

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003243165A1 (en) * 2002-04-26 2003-11-10 The Penn State Research Foundation Integrated nanomechanical sensor array chips
US20050276743A1 (en) * 2004-01-13 2005-12-15 Jeff Lacombe Method for fabrication of porous metal templates and growth of carbon nanotubes and utilization thereof
US7575735B2 (en) * 2005-11-02 2009-08-18 The Research Foundation Of State University Of New York Metal oxide and metal fluoride nanostructures and methods of making same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020003782A (ko) * 2000-07-04 2002-01-15 이정욱 탄소나노튜브의 제작 방법
KR20020037409A (ko) * 2000-11-14 2002-05-21 오길록 수평 탄소 나노튜브를 구비하는 전자소자 및 그 제조 방법
KR20030087642A (ko) * 2001-03-14 2003-11-14 유니버시티 오브 매사츄세츠 나노 제조
KR20020095800A (ko) * 2001-06-15 2002-12-28 엘지전자 주식회사 카본나노튜브의 수평 성장 방법
US6914256B2 (en) * 2001-06-25 2005-07-05 North Carolina State University Optoelectronic devices having arrays of quantum-dot compound semiconductor superlattices therein

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016035925A1 (ko) * 2014-09-05 2016-03-10 한국과학기술원 반도체 장치의 제조방법
US9899216B2 (en) 2014-09-05 2018-02-20 Korea Advanced Institute Of Science And Technology Semiconductor device manufacturing method
US11398475B2 (en) 2019-05-29 2022-07-26 Samsung Electronicc Co. Ltd Integrated circuit devices
US11894371B2 (en) 2019-05-29 2024-02-06 Samsung Electronics Co., Ltd. Integrated circuit devices

Also Published As

Publication number Publication date
US20070017439A1 (en) 2007-01-25
KR20070008023A (ko) 2007-01-17
US7566364B2 (en) 2009-07-28

Similar Documents

Publication Publication Date Title
KR101155176B1 (ko) 방향성이 조절된 단결정 와이어 및 이를 적용한트랜지스터의 제조방법
US9646822B2 (en) Active regions with compatible dielectric layers
US9660081B2 (en) Method to form localized relaxed substrate by using condensation
KR100929335B1 (ko) 수직 대체 게이트 접합 전계 효과 트랜지스터
US7348225B2 (en) Structure and method of fabricating FINFET with buried channel
US20110097881A1 (en) Method of Forming Mono-Crystalline Germanium or Silicon Germanium
US7892945B2 (en) Nanowire mesh device and method of fabricating same
US8472239B2 (en) Nanowire mesh FET with multiple threshold voltages
CN106033725B (zh) 半导体元件及其制作工艺
US8304301B2 (en) Implant free extremely thin semiconductor devices
KR100829579B1 (ko) 나노튜브를 이용한 전계효과 트랜지스터 및 그 제조방법
US11164972B2 (en) Method for forming stressor, semiconductor device having stressor, and method for forming the same
KR20090044799A (ko) 액티브 핀의 제조 방법 및 이를 포함하는 트랜지스터
US9460971B2 (en) Method to co-integrate oppositely strained semiconductor devices on a same substrate
US20120199879A1 (en) Method of forming an inverted t shaped channel structure for an inverted t channel field effect transistor device
US9627271B1 (en) III-V compound semiconductor channel material formation on mandrel after middle-of-the-line dielectric formation
KR20040094179A (ko) 게이트에 의해 둘러싸인 카본나노튜브 전계효과트랜지스터및 그 제조방법
CN100550326C (zh) 一种制作FinFET晶体管的方法
JP4231909B2 (ja) 半導体装置の製造方法
KR100596508B1 (ko) ＦｉｎＦＥＴ 및 Fin 채널 제조방법
WO2007054844A2 (en) Vertical insulated gate field-effect transistor and method of manufacturing the same
Yang et al. CMOS compatible gate-all-around vertical silicon-nanowire MOSFETs

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160531

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190530

Year of fee payment: 8