KR101805190B1 - 전자 디바이스의 제조 방법, 박막 트랜지스터, 전기 광학 장치 및 센서 - Google Patents

전자 디바이스의 제조 방법, 박막 트랜지스터, 전기 광학 장치 및 센서 Download PDF

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Abstract

간편하게 계면의 결함을 저감시킬 수 있게 하는 전자 디바이스의 제조 방법은, 대기와 차단된 진공 성막실 내에서, 기판 상에 산소 부정비성이 있는 산화물을 함유하는 제 1 층을 성막하는 제 1 성막 공정과, 상기 제 1 층 상에 상기 제 1 층과 동일 재료 또는 상이한 재료로 이루어지는 제 2 층을 성막하는 제 2 성막 공정과, 상기 제 1 성막 공정 후 상기 제 2 성막 공정 전까지의 사이, 상기 제 1 층을, 상기 진공 성막실을 포함하는 대기와 차단된 실내에서, 상기 제 1 성막 공정에 있어서의 상기 진공 성막실 내의 산소 분압보다 높은 산소 분압하로 유지하는 분압 제어 공정을 갖는다.

Description

전자 디바이스의 제조 방법, 박막 트랜지스터, 전기 광학 장치 및 센서{METHOD FOR MANUFACTURING ELECTRONIC DEVICE, THIN FILM TRANSISTOR, ELECTRO OPTIC APPARATUS AND SENSOR}
본 발명은 전자 디바이스의 제조 방법, 박막 트랜지스터, 전기 광학 장치 및 센서에 관한 것이다.
최근, 전자 디바이스로서, In-Ga-Zn-O 계 (IGZO) 를 비롯한 산소 부정비성 (不定比性) 이 있는 산화물 반도체막을 채널층 (활성층) 에 사용한 박막 트랜지스터의 연구가 왕성하다. 당해 산화물 반도체막은 저온 성막·저온 프로세스가 가능하고, 또한 아모르퍼스 실리콘보다 고이동도를 나타내며, 또한 가시광에 투명하다는 점에서 플라스틱판이나 필름 등의 기판 상에 플렉시블한 투명 박막 트랜지스터를 형성할 수 있다.
이와 같은 산화물 반도체막을 사용한 박막 트랜지스터를 제조할 때에, 계면의 결함 제어를 실시하는 것은, 디바이스의 안정성·제어성의 관점에서 중요시되고 있다. 특히, 산화물 반도체막을 사용한 활성층과 게이트 절연층의 계면에 있어서의 결함은, 트랜지스터 특성에 있어서의 임계값 시프트를 야기하는 등, 디바이스 열화 요인의 하나로 여겨지고 있다 (비특허문헌 1).
또한, 전자 디바이스로서, 산화물을 비롯한 절연막에 강자성체나 자성 반도체를 접합한, 터널 접합 소자가 최근 주목을 모으고 있다. 이 터널 접합 소자는, 이미 실용화에 이르러 있는 GMR 효과보다 큰 자기 저항을 나타내는 것이 알려져, 새로운 고성능 자기 헤드나 신규 불휘발성 메모리 (MRAM 등) 로의 응용이 크게 기대되는 소자이다. 이 터널 접합 소자를 비롯한, 터널 장벽 (절연막) 과 전극층으로 이루어지는 전자 디바이스는, 절연막과 전극층의 계면 상태가 그 수송 특성에 큰 영향을 미치는 것이 알려져 있고 (비특허문헌 2), 계면 상태의 열화는, 자기 저항비의 저감이나 리크 전류의 증대를 초래하여, 전자 디바이스로서의 가치를 크게 저해시킨다.
이와 같이, 박막 트랜지스터나 터널 접합 소자를 비롯한 전자 디바이스에 있어서, 활성층/게이트 절연층이나, 절연막/전극층 등의 계면에 있어서의 결함을 저감시키는 것은, 소자의 성능이나 안정성의 향상에 크게 기여한다.
이 때문에, 당해 계면의 결함을 저감시키는 대처도 여러 가지 보고되어 있다. 대표예로서 박막 트랜지스터에 있어서의 보고예를 이하에 든다.
특허문헌 1 에는, 박막 트랜지스터에 있어서, 활성층 형성 후에 300 ℃ 이상의 산화 분위기하에서 어닐링함으로써, 활성층과 게이트 절연층 계면의 결함이 될 수 있는 산소 결손을 저감시키는 것이 개시되어 있다.
또한, 특허문헌 2, 3 에는, 박막 트랜지스터에 있어서, 활성층 형성 후, 당해 활성층에 산소 또는 오존 플라즈마를 조사하는, 이른바 플라즈마 조사 처리를 실시함으로써, 활성층과 게이트 절연층 계면, 및 활성층 중의 산소 결손을 저감시키는 것이 개시되어 있다.
일본 공표특허공보 2006-502597호 일본 공개특허공보 2008-42088호 일본 공개특허공보 2006-165531호
J. M. Lee, et al., Appl. Phys. Lett, 93 (2008) 093504 S. Yuasa et al., 표면 과학 Vol.28, No.1, pp.15-21, (2007) R. R. Oleson, et al., Jour. of Appl. Phys., 50 (1979) 3677 Y. Park, et al., Proceedings of the IDW'07 Digest, 2007 (unpublished), Vol.AMD9-1, p.1775.
그러나, 특허문헌 1 의 방법과 같이, 고온에서 기판 상의 활성층을 어닐링하기 위해서는 내열성이 높은 기판을 사용하지 않으면 안 되어, 기판의 선택성을 좁히고, 특히 유기 등으로 이루어지는 플렉시블 기판의 사용을 현저하게 제한한다.
다음으로, 특허문헌 2 의 방법에서는, 박막 트랜지스터를 어닐링하지 않고 산소 결손을 저감시킬 수 있지만, 플라즈마 조사 처리를 실시하기 위해서는 성막 기구와는 별도로 플라즈마 발생 기구를 사용할 필요가 있어, 비용 및 간편한 성막이라는 관점에서 바람직하지 않다.
또한, 플라즈마 조사는 사용법이나 사용 조건에 따라, 오히려 대상물에 데미지를 주어 대상물 중에 결함을 증대시켜 버려서, 예기치 못한 저항값의 변화나, 활성층의 저저항화에 의해 스위치 특성이 상실되는 것이 보고되어 있다 (비특허문헌 3, 비특허문헌 4). 따라서, 플라즈마 조사 처리에 의한 결함 제어는, 고도의 전문 지식과 노하우를 필요로 하고, 성막 수법으로서 프로세스 마진을 넓게 한다는 관점에서도 바람직하지 않다.
이와 같이, 종래 기술에서는, 어닐링 처리나 플라즈마 조사 처리에 의한 결함 제어 수법이 이용되어 왔지만, 저온 (예를 들어 200 ℃ 이하의 프로세스 온도) 에서, 또한 특별한 기구와 고도의 지식을 필요로 하지 않고, 간편하게 계면의 결함을 저감시키는 수법은 존재하지 않았다.
본 발명은, 간편하게 계면의 결함을 저감시킬 수 있는 전자 디바이스의 제조 방법, 박막 트랜지스터, 전기 광학 장치 및 센서를 제공하는 것을 목적으로 한다.
본 발명의 상기 과제는 하기의 수단에 의해 해결되었다.
＜1＞ 대기와 차단된 진공 성막실 내에서, 기판 상에 산소 부정비성이 있는 산화물을 함유하는 제 1 층을 성막하는 제 1 성막 공정과, 상기 제 1 층 상에 상기 제 1 층과 동일 재료 또는 상이한 재료로 이루어지는 제 2 층을 성막하는 제 2 성막 공정과, 상기 제 1 성막 공정 후 상기 제 2 성막 공정 전까지의 사이, 상기 제 1 층을, 상기 진공 성막실을 포함하는 대기와 차단된 실내에서, 상기 제 1 성막 공정에 있어서의 상기 진공 성막실 내의 산소 분압보다 높은 산소 분압하로 유지하는 분압 제어 공정을 갖는 전자 디바이스의 제조 방법.
＜2＞ 상기 분압 제어 공정에서는, 상기 제 1 성막 공정 후 상기 제 2 성막 공정 전까지의 사이의 산소 분압을, 상기 제 1 성막 공정에 있어서의 산소 분압에 비하여, 2.1 × 10-3 ㎩ 이상 높게 한. ＜1＞ 에 기재된 전자 디바이스의 제조 방법.
＜3＞ 상기 진공 성막실은, 제 1 진공 성막실 및 상기 제 1 진공 성막실과 반송실을 통하여 접속되는 제 2 진공 성막실을 포함하며, 상기 제 1 성막 공정에서는, 상기 제 1 진공 성막실에서 상기 제 1 층을 성막하고, 상기 제 2 성막 공정에서는, 상기 제 2 진공 성막실에서 상기 제 2 층을 성막하고, 상기 분압 제어 공정에서는, 상기 제 1 진공 성막실 내, 상기 반송실 내, 및 상기 제 2 진공 성막실 내의 산소 분압을, 상기 제 1 성막 공정에 있어서의 상기 제 1 진공 성막실 내의 산소 분압보다 높게 하는, ＜1＞ 또는 ＜2＞ 에 기재된 전자 디바이스의 제조 방법.
＜4＞ 상기 제 1 성막 공정 및 상기 제 2 성막 공정에서는, 상기 진공 성막실과, 상기 진공 성막실 내에 배치되며, 타깃을 유지하는 타깃 홀더와, 상기 타깃 홀더와 마주보고 배치되며, 상기 기판을 유지하는 기판 홀더와, 상기 타깃 홀더와 상기 기판 사이에 플라즈마 공간을 생성하는 플라즈마 생성부를 구비한 스퍼터 장치에 의해 성막되고, 상기 제 1 성막 공정 및 상기 제 2 성막 공정을 동일한 상기 진공 성막실 내에서 실시하는 경우에는, 상기 제 1 성막 공정 후 상기 제 2 성막 공정 전까지의 사이, 상기 분압 제어 공정을 실시함과 함께, 상기 동일한 진공 성막실 내에 있어서 상기 타깃 홀더와 상기 기판 사이에 셔터를 배치하는, ＜1＞ 또는 ＜2＞ 에 기재된 전자 디바이스의 제조 방법.
＜5＞ 상기 제 1 층은, 도체, 반도체 또는 절연체인, ＜1＞ 또는 ＜2＞ 에 기재된 전자 디바이스의 제조 방법.
＜6＞ 상기 제 1 층은, In, Ga, Zn 및 Sn 중 적어도 1 종류의 원소를 함유하는 반도체층인, ＜5＞ 에 기재된 전자 디바이스의 제조 방법.
＜7＞ 상기 제 1 층은, InxGayZnzOδ (x, y, z, δ ＞ 0) 를 함유하는 반도체층인, ＜6＞ 에 기재된 전자 디바이스의 제조 방법.
＜8＞ 상기 기판은, 가요성을 갖고, 상기 제 1 층 및 상기 제 2 층은 비정질인, ＜7＞ 에 기재된 전자 디바이스의 제조 방법.
＜9＞ 상기 제 1 성막 공정에서는, 반도체로 이루어지는 상기 제 1 층을 성막하고, 상기 제 2 성막 공정에서는, 절연체로 이루어지는 상기 제 2 층을 성막하는, ＜1＞ 또는 ＜2＞ 에 기재된 전자 디바이스의 제조 방법.
＜10＞ 상기 제 1 성막 공정 전에, 상기 진공 성막실 내에서 상기 기판 상에 산소 부정비성이 있는 산화물을 함유하는 제 3 층을 성막하는 성막 공정을 포함하고, 상기 제 1 성막 공정에서는, 상기 기판 상에 상기 제 3 층을 개재하여 상기 제 1 층을 성막하며, 또한 상기 제 3 층의 성막 공정 후 상기 제 1 성막 공정 전까지의 사이, 상기 제 3 층을, 상기 제 3 층의 성막 공정에 있어서의 상기 진공 성막실 내의 산소 분압보다 높은 산소 분압하로 유지하는, ＜1＞ 또는 ＜2＞ 에 기재된 전자 디바이스의 제조 방법.
＜11＞ ＜1＞ 또는 ＜2＞ 중 어느 하나에 기재된 전자 디바이스의 제조 방법을 사용하여, 상기 제 1 층으로서 활성층을 성막하여 제작된, 박막 트랜지스터.
＜12＞ ＜11＞ 에 기재된 박막 트랜지스터를 구비한, 전기 광학 장치.
＜13＞ ＜11＞ 에 기재된 박막 트랜지스터를 구비한, 센서.
본 발명에 의하면, 간편하게 계면의 산소 결손을 저감시킬 수 있는 전자 디바이스의 제조 방법, 박막 트랜지스터, 전기 광학 장치 및 센서를 제공할 수 있었다.
도 1 은, 본 발명의 제 1 실시형태에 관련된 전자 디바이스의 제조 방법의 제조 순서를 나타내는 도면.
도 2 는, 본 발명의 제 1 실시형태에 관련된 전자 디바이스의 제조 방법에 있어서의 각 공정 중의 기판 주위의 산소 분압 상태를 나타낸 도면.
도 3 은, 본 발명의 제 1 실시형태에 관련된 전자 디바이스의 제조 방법에 의해 얻어지는 전자 디바이스의 모식도.
도 4 는, 스퍼터 장치의 일부 개략 단면도를 나타내는 도면.
도 5 는, 본 발명의 제 2 실시형태에 관련된 박막 트랜지스터로서, 탑 게이트 구조이며 또한 보텀 컨택트형인 박막 트랜지스터의 일례를 나타내는 모식도.
도 6 은, 본 발명의 제 2 실시형태에 관련된 박막 트랜지스터로서, 탑 게이트 구조이며 또한 탑 컨택트형인 박막 트랜지스터의 일례를 나타내는 모식도.
도 7 은, 본 발명의 실시형태에 관련된 박막 트랜지스터로서, 보텀 게이트 구조이며 또한 탑 컨택트형인 박막 트랜지스터의 일례를 나타내는 모식도.
도 8 은, 본 발명의 실시예에 관련된 전자 디바이스의 일례로서의 홀 소자를 나타내는 모식도.
도 9 는, 본 발명의 실시예에 관련된 전자 디바이스의 제조 방법에 있어서의 각 공정 중의 기판 주위의 산소 분압 상태를 나타낸 도면.
도 10 은, 비성막시의 진공 성막실 내의 산소 분압을 변화시켜 성막한 IGZO 적층막의 비저항값을, 가로축을 산소 분압으로 취하여 플롯한 도면.
도 11 은, 비성막시의 진공 성막실 내의 산소 분압을 바꾸어 성막한 IGZO 적층막의 캐리어 농도에 대하여, 가로축을 산소 분압으로 하여 플롯한 도면.
도 12 는, 비성막시의 산소 분압을 8.6 × 10-3 ㎩ 또는 2.8 × 10-2 ㎩ 의 산소 분압으로 하여 성막한, IGZO 의 적층막 2 소자의 비저항에 대하여, 비성막시의 진공 성막실 내의 산소 분압을 가로축에 플롯한 도면.
도 13 은, 비성막시의 산소 분압을 8.6 × 10-3 ㎩ 또는 2.8 × 10-2 ㎩ 의 산소 분압으로 하여 성막한, IGZO 의 적층막 2 소자의 캐리어 농도에 대하여, 비성막시의 진공 성막실 내의 산소 분압을 가로축에 플롯한 도면.
도 14 는, 비교예 4 와 실시예 6 의 적층막의 비저항을 플롯한 도면.
도 15 는, 비교예 4 와 실시예 6 의 적층막의 캐리어 농도를 플롯한 도면.
이하, 본 발명의 전자 디바이스의 제조 방법, 박막 트랜지스터, 전기 광학 장치 및 센서의 일 실시형태에 대하여, 도면을 이용하여 설명한다. 또한, 실질적으로 동일한 기능을 갖는 것에는, 전체 도면을 통틀어 동일한 부호를 붙여 설명하고, 경우에 따라서는 그 설명을 생략하는 경우가 있다.
(제 1 실시형태)
도 1 은, 본 발명의 제 1 실시형태에 관련된 전자 디바이스의 제조 방법의 제조 순서를 나타내는 도면이다.
-기판의 준비-
본 발명의 제 1 실시형태에 관련된 전자 디바이스의 제조 방법은, 먼저 도 1(A) 에 나타내는 바와 같이 기판 (10) 을 준비한다. 기판 (10) 은, 후술하는 프로세스가 모두 저온 (예를 들어 200 ℃ 이하) 에서 실시할 수 있기 때문에, 가요성이 있는 수지 기판 등의 내열성이 낮은 기판도 사용할 수 있어, 폭넓은 종류의 기판을 용도에 따라 적절히 선택할 수 있다.
-제 1 성막 공정-
다음으로, 도 1(B) 에 나타내는 바와 같이, 대기와 차단된 진공 성막실 내에서, 기판 (10) 상에 산소 부정비성이 있는 산화물을 함유하는 제 1 층 (12) 을 성막하는 제 1 성막 공정을 실시한다.
또한, 상기 진공 성막실의 「진공」이란, 성막실 내의 진공 도달도가 10-8 ㎩ 이상 10-1 ㎩ 이하인 경우를 말한다. 또한, 「산화물을 함유」란, 제 1 층 (12) 을 구성하는 구성 성분 중 전부 또는 일부가 산화물인 경우 양방을 의미한다.
이 제 1 성막 공정에서는, 기판 (10) 상에 직접 제 1 층 (12) 을 성막하는 경우에 한정되지 않고, 기판 (10) 상에 간접적으로 제 1 층 (12) 을 성막하는 경우도 포함하며, 간접적으로 제 1 층 (12) 을 성막하는 경우에는, 예를 들어 기판 (10) 상에 성막된 도전체층, 반도체층, 혹은 절연체층 상, 또 이들의 적층 구조 상에 성막하는 경우를 들 수 있다.
기판 (10) 상에 성막하는 제 1 층 (12) 은, 산소 부정비성을 갖고 있는 것이면, 도체, 반도체 또는 절연체의 어느 것이어도 된다. 또한, 본 실시형태에 있어서, 「도체」란, 비저항값이 10-2 Ω㎝ 미만인 물질을 가리키고, 「반도체」란 비저항값이 10-2 Ω㎝ 이상 107 Ω㎝ 이하인 물질을 가리키며, 절연체란 비저항값이 107 Ω㎝ 초과인 물질을 가리킨다.
제 1 층 (12) 이 도체인 경우에는, Al, Sc, Ti, Mn, Fe, Ga, Y, In, Sn, Ho, Er, Tm, Yb, Lu, Mg, Ca, Ni, Zn, Sr 및 Ba 로 이루어지는 군에서 선택된 적어도 1 종의 원소를 함유하는 것이 바람직하다.
제 1 층 (12) 이 반도체인 경우에는, 제 1 층 (12) 이 Al, Sc, Ti, Mn, Fe, Ga, Y, In, Sn, Ho, Er, Tm, Yb, Lu, Mg, Ca, Ni, Zn, Sr 및 Ba 로 이루어지는 군에서 선택된 적어도 1 종의 원소를 함유하는 것이 바람직하고, In, Ga, Zn 및 Sn 중 적어도 1 종류의 원소를 함유하는 것이 보다 바람직하며, InxGayZnzOδ (x, y, z, δ ＞ 0) 를 함유하는 것이 더욱 바람직하다.
또한, 제 1 층 (12) 이 절연체인 경우에는, InGaZnO4 -δ (δ ≥ 0), SiON, SiO2, Al2O3, Y2O3, MgO, TiO2, GeO2, Ta2O5, HfO2, Sc2O3, Ga2O3, ZrO2, Ln2O3 (란타노이드의 산화물) 등 또는 이들 화합물을 적어도 2 가지 이상 함유하는 것이 바람직하다. 또한, 이들 열거한 중에서 InGaZnO4 -δ (δ ≥ 0) 이외의 재료에는, 산소 결손량 (δ) 의 표기가 없지만, 예를 들어 요오드메트리나 쿨로메트리 등의 기존의 산소량 결정 수법에 의해 완전히 측정할 수 없는 오더라도 다소의 산소 부정비성을 갖고 있으면, 본 실시형태의 절연체로서 사용할 수 있는 것으로 한다.
또한, 제 1 층 (12) 은, 결정상, 비정질상, 혹은 미결정을 함유하는 막에 있어서 유효하지만, 막의 균일성의 관점에서 비정질인 것이 바람직하다. 이유로는, 비정질의 막은 대면적에 걸쳐 균일한 막을 형성하기 쉽고, 다결정과 같은 입계가 존재하지 않기 때문에 소자 특성의 편차를 억제하는 것이 용이하기 때문이다. 또한, 예를 들어 비정질 IGZO 막 등의 비정질막이면, 저온 (기판 온도 200 ℃ 이하) 에서 성막할 수 있고, 기판 (10) 으로서 플라스틱 기판과 같은 가요성이 있는 수지 기판 상에 형성하기 쉽다. 따라서, 제 1 층 (12) 을 갖는 박막 트랜지스터 등의 전자 디바이스를 탑재한 수지 기판을 구비하는 플렉시블 디스플레이 등으로의 적용이 보다 용이해진다.
또한, 제 1 층 (12) 이 비정질인지의 여부는 X 선 회절 측정에 의해 확인할 수 있다. 즉 X 선 회절 측정에 의해, 결정 구조를 나타내는 명확한 피크가 검출되지 않은 경우에는, 제 1 층 (12) 은 비정질이라고 판단할 수 있다.
제 1 층 (12) 의 성막은, 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막한다.
여기서, 제 1 성막 공정 중의 진공 성막실 내의 산소 분압은, 특별히 한정 되지 않지만, 예를 들어 1.0 × 10-1 ㎩ 이하 1.0 × 10-4 ㎩ 이상이다.
-제 2 성막 공정-
다음으로, 도 1(C) 에 나타내는 바와 같이, 대기와 차단된 진공 성막실 내에서, 제 1 층 (12) 상에 당해 제 1 층 (12) 과 동일 재료 또는 상이한 재료로 이루어지는 제 2 층 (14) 을 성막하는 제 2 성막 공정을 실시한다.
제 2 층 (14) 은, 제 1 층 (12) 과 동일하게, 도체, 반도체 또는 절연체의 어느 것이어도 되고, 결정상, 비정질상, 혹은 미결정을 함유해도 된다. 단, 제 1 층 (12) 에 비하여, 제 2 층 (14) 은 특별히 산소 부정비성이 있는 산화물을 함유하고 있지 않아도 된다.
제 2 층 (14) 의 성막 방법에 대해서는, 제 1 층 (12) 과 동일한 방법을 들 수 있지만, 제 2 성막 공정 중의 여러 조건, 예를 들어 제 2 성막 공정 중의 진공 성막실 내의 산소 분압은, 제 1 성막 공정 중의 진공 성막실 내의 산소 분압과 동일해도 되고 상이해도 된다. 또한, 후술하는 분압 제어 공정에서 사용하는 산소 분압보다 높게 해도 된다.
여기서, 제 1 성막 공정 및 제 2 성막 공정에서 사용하는 「진공 성막실」에는, 단일의 진공 성막실뿐만 아니라, 제 1 진공 성막실 및 제 1 진공 성막실과 반송실을 통하여 접속되는 제 2 진공 성막실 등의 복수의 진공 성막실로 이루어지는 경우를 포함한다. 따라서, 본 발명의 제 1 실시형태에 관련된 전자 디바이스의 제조 방법은, 단일의 진공 성막실 내에서 제 1 성막 공정 및 제 2 성막 공정을 실시해도 되고, 제 1 성막 공정과 제 2 성막 공정을, 대기와 차단된 반송실에 의해 접속된 2 개 이상의 진공 성막실 내에서 나누어 실시되어도 된다.
또한, 대기와 차단된 반송실에 의해 접속된 2 개 이상의 진공 성막실 내에서 성막을 실시하는 경우란, 예를 들어 제 1 성막 공정에서는, 제 1 진공 성막실 내에서 제 1 층 (12) 을 성막하고, 제 1 층 (12) 이 적층된 기판 (10) 을 반송실을 통하여 제 2 진공 성막실에 반송하며, 제 2 성막 공정에서는, 제 2 진공 성막실 내에서 제 1 층 (12) 상에 제 2 층 (14) 을 성막하는 경우를 들 수 있다.
단일의 진공 성막실 내에서 모든 성막 공정을 실시한 경우에는, 기판 (10) 의 반송 공정에 부수되는 비용의 삭감이나, 성막 공정의 시간 단축을 기대할 수 있다. 한편, 대기와 차단된 반송실에 의해 접속된 2 개 이상의 진공 성막실 내에서 성막을 실시하는 경우에는, 예를 들어 1 개의 진공 성막실 내에서 반드시 특정 재료의 성막만을 실시함으로써, 불순물의 혼입을 방지하여 막 특성의 향상을 기대할 수 있다.
-분압 제어 공정-
도 2 는, 본 발명의 제 1 실시형태에 관련된 전자 디바이스의 제조 방법에 있어서의 각 공정 중의 기판 (10) 주위의 산소 분압 상태를 나타낸 도면이다.
도 2 에 나타내는 바와 같이, 도 1(B) 에 나타내는 공정과 도 1(C) 에 나타내는 공정까지의 사이, 즉 제 1 성막 공정 후 제 2 성막 공정 전까지의 사이는, 진공 성막실을 포함하는 대기와 차단된 실내에서, 제 1 층 (12) 을, 제 1 성막 공정에 있어서의 진공 성막실 내의 산소 분압보다 높은 산소 분압하로 유지하는 분압 제어 공정을 실시한다.
이 분압 제어 공정에서는, 제 1 성막 공정 후 제 2 성막 공정 전까지의 사이, 제 1 층 (12) 을, 제 1 성막 공정에 있어서의 진공 성막실 내의 산소 분압보다 2.1 × 10-3 ㎩ 이상 높은 산소 분압하로 유지하는 것이 바람직하다. 또한, 절대값으로서 5.9 × 10-3 ㎩ 이상인 것이 바람직하다. 이유로는, 후술하는 제 1 층 (12) 과 제 2 층 (14) 의 계면의 산소 결손을 확실하게 저감시킬 수 있게 되기 때문이다.
또한, 「제 1 성막 공정 후 제 2 성막 공정 전까지의 사이」란, 산소 결손을 확실하게 저감시킨다는 관점에서, 제 1 성막 공정 직후 제 2 성막 공정 직전까지의 사이인 것이 바람직하지만, 제 1 성막 공정 후 제 2 성막 공정 전까지의 적어도 일부의 사이여도 된다.
실제로, 제 1 성막 공정 및 제 2 성막 공정에 사용하는 성막 장치의 종류에 따라서는, 제 2 성막 공정의 직전에, 제 2 성막 공정에서 사용하는 산소 분압으로 전환하기 위한 시간이 필요하여, 제 1 성막 공정 후 제 2 성막 공정 전까지의 사이라도, 제 2 성막 공정에서 사용하는 산소 분압과 동일한 산소 분압이 되어 있는 시간 (예를 들어 2 ∼ 5 초) 이 존재하는 경우가 있다. 이와 같은 경우에 있어서, 제 2 성막 공정에서 사용하는 산소 분압이, 제 1 성막 공정에서 사용하는 산소 분압 이하이면, 제 1 성막 공정 후 제 2 성막 공정 전까지의 사이 중, 제 2 성막 공정 직전의 1 기간은, 제 1 층 (12) 을, 제 1 성막 공정에 있어서의 진공 성막실 내의 산소 분압보다 높은 산소 분압하로 유지하도록 되지는 않지만, 제 1 성막 공정 후 제 2 성막 공정 전까지의 사이 중, 적어도 그 밖의 기간은, 제 1 층 (12) 을, 제 1 성막 공정에 있어서의 진공 성막실 내의 산소 분압보다 높은 산소 분압하로 유지할 수 있다. 물론, 상기 전환 시간이 필요가 없는 성막 장치를 사용하면, 상기 서술한 바와 같이 제 1 성막 공정 직후 제 2 성막 공정 직전까지의 사이, 제 1 층 (12) 을, 제 1 성막 공정에 있어서의 진공 성막실 내의 산소 분압보다 높은 산소 분압하로 유지할 수도 있다.
또한, 도 2 에서는, 제 1 성막 공정 직후에, 기판 (10) 주위의 산소 분압을 제 1 성막 공정에 있어서의 산소 분압으로부터 소정의 산소 분압으로 급격히 높아지도록 제어하고 있지만, 서서히 높아지도록 제어해도 된다. 동일하게, 기판 (10) 주위의 산소 분압을 당해 높게 한 소정의 산소 분압으로부터, 제 2 성막 공정에 있어서의 산소 분압으로 급격히 낮아지도록 제어하고 있지만, 서서히 낮아지도록 제어해도 된다.
또한, 제 1 성막 공정 후 제 2 성막 공정 전까지의 사이, 제 1 층 (12) 을, 진공 성막실을 포함하는 대기와 차단된 실내에서, 제 1 성막 공정에 있어서의 진공 성막실 내의 산소 분압보다 높은 산소 분압하로 유지하려면, 단일의 진공 성막실 내에서 제 1 성막 공정 및 제 2 성막 공정을 실시하는 경우에는, 당해 단일의 진공 성막실 내만을 제 1 성막 공정에 있어서의 진공 성막실 내의 산소 분압보다 높은 산소 분압으로 제어한다. 또한, 상기 서술한 바와 같은 제 1 성막 공정과 제 2 성막 공정을, 대기와 차단된 반송실에 의해 접속된 2 개 이상의 진공 성막실 내에서 나누어 실시하는 경우에는, 제 1 진공 성막실 내, 반송실 내 및 제 2 진공 성막실 내의 모든 실내를 제 1 성막 공정에 있어서의 제 1 진공 성막실 내의 산소 분압보다 높은 산소 분압으로 제어한다.
-성막 종료-
제 2 성막 공정 후에는, 제 1 층 (12) 및 제 2 층 (14) 이 적층된 기판 (10) 을, 진공 성막실로부터 대기 중으로 꺼낸다. 이 결과, 도 3 에 나타내는 바와 같은, 전자 디바이스 (20) 를 얻을 수 있다.
얻어지는 전자 디바이스 (20) 에는, 예를 들어 박막 트랜지스터, 터널 접합 소자, 전기 광학 장치 및 메모리 디바이스 등이 포함된다.
이들 전자 디바이스 중에서 전기 광학 장치란, 전기적 작용에 의해 발광되는 혹은 외부로부터의 광 상태를 변화시키는 전기 광학 소자를 구비한 장치 일반을 말하고, 스스로 광을 발하는 것과 외부로부터의 광의 통과를 제어하는 것 쌍방을 포함한다. 예를 들어, 전기 광학 소자로서, 액정 소자, 전기 영동 입자가 분산된 분산 매체를 갖는 전기 영동 소자, EL (일렉트로루미네선스) 소자, 전계의 인가에 의해 발생된 전자를 발광판에 닿게 하여 발광시키는 전자 방출 소자를 구비한 액티브 매트릭스형의 표시 장치 등을 말한다.
-효과-
여기서, 제 1 성막 공정 후 제 2 성막 공정 전까지의 사이, 기판 (10) 을 예를 들어 제 1 성막 공정과 동일한 산소 분압하인 채로 유지하고 있으면, 제 1 층 (12) 의 표면으로부터 산소의 일부가 빠져나가고, 그대로 제 2 성막 공정을 실시하면, 제 1 층 (12) 의 표면 (제 1 층 (12) 과 제 2 층 (14) 의 계면) 으로부터는 산소의 출입이 억제되어, 제 1 층 (12) 의 표면으로부터 일부의 산소가 빠져나간 상태, 즉 산소 결손량이 큰 상태에서 제 1 층 (12) 표면의 산소 함유량이 거의 고정되어 버린다.
이에 반하여, 본 발명의 제 1 실시형태의 전자 디바이스 (20) 의 제조 방법에 의하면, 제 1 성막 공정 후 제 2 성막 공정 전까지의 사이는, 진공 성막실을 포함하는 대기와 차단된 실내에서, 제 1 층 (12) 을, 제 1 성막 공정에 있어서의 진공 성막실 내의 산소 분압보다 높은 산소 분압하로 유지하는 분압 제어 공정을 실시함으로써, 제 1 성막 공정 후 제 2 성막 공정 전까지의 사이에 제 1 층 (12) 의 표면으로부터 산소의 일부가 빠져나가는 것이 억제된다. 이 이후에는, 제 2 성막 공정에 의해 제 2 층 (14) 이 제 1 층 (12) 상에 성막되기 때문에, 제 1 층 (12) 의 표면 (제 1 층 (12) 과 제 2 층 (14) 의 계면) 으로부터는 산소가 빠지기 어려워져, 산소 결손량이 제로 또는 작은 상태에서 제 1 층 (12) 표면의 산소 함유량이 거의 고정된다.
따라서, 제 1 층 (12) 과 제 2 층 (14) 의 계면의 결함으로서의 산소 결손을 저감시킨 전자 디바이스 (20) 를 얻을 수 있다.
그리고, 이와 같은 제조 방법의 경우, 플라즈마 조사 처리에 비하여, 특별한 기구와 고도의 지식을 필요로 하지 않기 때문에, 간편하게 제 1 층 (12) 과 제 2 층 (14) 의 계면의 결함을 저감시킨 전자 디바이스 (20) 를 얻을 수 있게 된다. 또한, 플라즈마 조사 처리에 비하여, 플라즈마를 직접 제 1 층 (12) 표면에 조사하지 않기 때문에, 당해 제 1 층 (12) 표면에 플라즈마 데미지를 입히는 것을 억제할 수 있어, 플라즈마 데미지에 의한 제 1 층 (12) 과 제 2 층 (14) 의 계면의 결함을 저감시킬 수 있다.
또한, 제 1 층 (12) 을 어닐링하는 경우에 비하여, 제 1 층이나 제 2 층의 재료에 따라 다르기도 하지만, 예를 들어 비정질 IGZO 등을 제 1 층 (12) 및 제 2 층 (14) 의 재료로 하는 경우, 저온 (예를 들어 200 ℃ 이하의 프로세스 온도) 에서 제조 방법의 전체 공정을 실시할 수 있게 된다. 따라서, 기판 (10) 으로서 가요성이 있는 수지 기판 등의 내열성이 낮은 기판도 사용할 수 있어, 폭넓은 종류의 기판을 용도에 따라 적절히 선택할 수 있다.
-그 밖의 공정-
본 발명의 제 1 실시형태에 관련된 전자 디바이스 (20) 의 제조 방법에서는, 이상의 공정 외에 여러 가지 공정을 적절히 추가할 수 있다.
예를 들어, 제 1 성막 공정 전에, 진공 성막실 내에서 기판 (10) 상에 산소 부정비성이 있는 산화물을 함유하는 제 3 층 (도시 생략) 을 성막하는 성막 공정을 추가할 수 있고, 이 경우에는, 제 1 성막 공정에서, 기판 (10) 상에 제 3 층을 개재하여 제 1 층 (12) 을 성막하며, 또한 제 3 층의 성막 공정 후 제 1 성막 공정 전까지의 사이, 제 3 층을, 제 3 층의 성막 공정에 있어서의 진공 성막실 내의 산소 분압보다 높은 산소 분압하로 유지한다.
동일하게, 제 2 성막 공정 후에, 진공 성막실 내에서 제 2 층 (14) 상에 제 4 층 (도시 생략) 을 성막하는 성막 공정을 추가할 수 있다. 그리고, 제 2 층 (14) 이 산소 부정비성이 있는 산화물을 함유하는 경우에는, 제 2 층 (14) 의 성막 공정 후 제 4 층의 성막 공정 전까지의 사이, 제 2 층 (14) 을, 제 2 층 (14) 의 성막 공정에 있어서의 진공 성막실 내의 산소 분압보다 높은 산소 분압하로 유지한다.
이와 같이, 3 층 이상의 복수의 층 구조로 이루어지는 전자 디바이스에 있어서, 산소 부정비성이 있는 산화물의 층 상에 소정의 층을 적층하는 경우에는, 본 발명의 제 1 실시형태에 관련된 전자 디바이스의 제조 방법을 적용할 수 있다.
여기서, 도 3 에 나타내는 전자 디바이스 (20) 를 포함하여, 복수의 층 구조로 이루어지는 전자 디바이스에 있어서, 층 구조의 최상층이 산소 부정비성이 있는 산화물을 함유하는 경우에는, 전자 디바이스가 대기 중에 꺼내지면, 대기 중의 산소 분압은 2.0 × 104 ㎩ 정도로 진공 성막실 내의 산소 분압에 비해 매우 높으며, 또한 당해 최상층은 대기 중에 노출되어 있기 때문에, 당해 최상층에 산소가 들어가 당해 최상층의 산소 결손은 보상될 수 있으므로, 상기 서술한 바와 같은 분압 제어 공정은 필요시되지 않는다.
단, 제 1 성막 공정 후 제 2 성막 공정 전까지의 사이에, 일단 기판 (10) 을 대기 중에 꺼내도, 상기 서술한 바와 같은 분압 제어 공정은 필요하다. 왜냐하면, 기판 (10) 상에 성막된 제 1 층 (12) 의 표면은, 대기 중에 꺼내짐으로써 산소 결손이 보상되어도, 기판 (10) 을 재차 진공 성막실 내에 넣으면, 그 산소 분압의 낮음에 의해, 제 1 층 (12) 표면으로부터 산소가 빠지기 때문이다. 따라서, 상기 서술한 분압 제어 공정의 「제 1 성막 공정 후 제 2 성막 공정 전까지의 사이」란, 제 1 성막 공정 후 제 2 성막 공정 전까지의 사이에 일단 기판 (10) 을 대기 중에 꺼내는 경우도 포함하는 것으로 한다.
또한, 본 제 1 실시형태에서는, 산소 결손을 갖는 산화물에 대하여 유효한 경우를 설명하였지만, 과잉 산소를 갖는 산화물에 대해서도 유효하다.
또한, 제 1 성막 공정 및 제 2 성막 공정은, 이하와 같은 스퍼터 장치에 의해 성막할 수 있다.
도 4 는, 스퍼터 장치의 일부 개략 단면도를 나타내는 도면이다.
도 4 에 나타내는 바와 같이, 스퍼터 장치 (100) 는, 기판 (10) 을 유지함과 함께 기판 (10) 을 소정 온도로 가열할 수 있는 히터 (102A) 를 내부에 구비한 정전 척 등의 기판 홀더 (102) 와, 플라즈마를 발생시키는 플라즈마 전극 (캐소드 전극) (104) 과, 기판 홀더 (102) 와 타깃 홀더인 플라즈마 전극 (104) 사이에 출입이 자유로운 셔터 (106) 와, 그것들을 내포하는 진공 성막실 (108) 로 개략 구성되어 있다. 또한, 이 플라즈마 전극 (104) 은, 타깃 (T) 을 유지하는 타깃 홀더에 상당한다.
기판 (10) 에는, 기판 (10) 의 전위를 제어하기 위한 전원 (110) 이 접속되어 있다.
또한, 기판 홀더 (102) 와 플라즈마 전극 (104) 은 서로 대향하도록 이간 배치되고, 플라즈마 전극 (104) 상에 성막하는 막의 조성에 따른 조성의 타깃 (T) 이 장착되도록 되어 있다. 플라즈마 전극 (104) 은 고주파 전원 (112) 에 접속되어 있다.
또한, 플라즈마 전극 (104) 과 고주파 전원 (112) 을 플라즈마 생성부라고 한다. 또한, 도 4 에서는, 기판 홀더 (102) 와 플라즈마 전극 (104) 은 대향, 즉 기판 홀더 (102) 의 면과 플라즈마 전극 (104) 의 면이 평행하여 마주보고 있지만, 기판 홀더 (102) 의 면과 플라즈마 전극 (104) 의 면이 평행하지 않고 소정 각도를 갖고 마주보고 있어도 된다.
진공 성막실 (108) 에는, 진공 성막실 (108) 내에 성막에 필요한 가스 (성막 가스) (G) 를 도입하는 가스 도입관 (114) 과, 진공 성막실 (108) 내의 가스의 배기 (V) 를 행하는 가스 배출관 (116) 이 장착되어 있다. 가스 (G) 로는 Ar/O2 혼합 가스 등이 사용된다. 또한, 진공 성막실 (108) 은 접지되어 있다.
진공 성막실 (108) 의 저면 (108A) 에, 플라즈마 전극 (104) 을 둘러싸도록 세워 형성된 어스 실드, 즉 접지 부재 (118) 가 형성되어 있다. 이 접지 부재 (118) 는, 플라즈마 전극 (104) 으로부터 측방 혹은 하방을 향하여 진공 성막실 (108) 에 방전하지 않도록 하기 위한 것이다.
성막시에는, 셔터 (106) 를 타깃 상으로부터 퇴피시킨 상태에서, 고주파 전원 (112) 에 의해 플라즈마 전극 (104) 에 고주파의 교류 전압이 인가되고, 진공 성막실 (108) 과 플라즈마 전극 (104) 이 각각 애노드와 캐소드로서 작용하여 양자 사이에 방전이 발생하여, 진공 성막실 (108) 내에 도입된 가스 (G) 가 플라즈마화되어, Ar 이온 등의 플러스 이온 (Ip) 이 생성된다. 생성된 플러스 이온 (Ip) 은 타깃 (T) 을 스퍼터한다. 플러스 이온 (Ip) 에 스퍼터된 타깃 (T) 의 구성 원소 (Tp) 는, 타깃으로부터 방출되어 중성 혹은 이온화된 상태에서 기판 (10) 에 증착된다. 이 증착을 소정 시간 실시함으로써, 소정 두께의 막이 성막된다. 도면 중, 부호 P 가 플라즈마 공간을 나타내고 있다 (단, 성막시에는 셔터 (106) 가 퇴피되고 있기 때문에, 셔터 (106) 상부의 공간도 플라즈마 공간이다).
그리고, 이와 같은 스퍼터 장치 (100) 를 사용하여, 상기 서술한 제 1 성막 공정 및 제 2 성막 공정을 동일한 진공 성막실 (108) 내에서 실시하는 경우에는, 제 1 성막 공정 후 제 2 성막 공정 전까지의 사이, 분압 제어 공정을 실시하는 것 외에, 셔터 (106) 를 이동시켜, 이 셔터 (106) 를 진공 성막실 (108) 내에 있어서 타깃 홀더와 기판 (10) 사이에 배치한다.
이와 같은 공정을, 본 발명의 제 1 실시형태에 관련된 전자 디바이스 (20) 의 제조 방법에 추가함으로써, 제 1 성막 공정 후 제 2 성막 공정 전까지의 사이, 타깃 홀더 상의 공간에 플라즈마 (P) 가 발생되어 있어도, 기판 (10) 측을 향하는 플라즈마 (P) 는 셔터 (106) 에 의해 차단되기 때문에, 셔터 (106) 상부에 있는 기판 (10) 에 적층된 제 1 층 (12) 표면에 플라즈마 데미지를 입히는 것을 방지할 수 있다. 또한, 성막에 사용한 스퍼터 장치 (100) 는 셔터 (106) 를 삽입함으로써, 플라즈마의 전위를 0 V 로 할 수 있어, 가속 전위의 관점에서도 플라즈마 데미지가 방지된다.
이 결과, 플라즈마 데미지에 의한 제 1 층 (12) 과 제 2 층 (14) 의 계면의 결함을 보다 저감시킬 수 있다.
또한, 셔터 (106) 는, 타깃 홀더와 기판 (10) 사이에 1 개 배치되는 경우를 설명하였지만, 캐소드용 셔터와 기판 (10) 용 셔터가 별도로 있는 경우에는, 보다 확실하게 플라즈마 데미지를 방지한다는 관점에서, 그 양방을 타깃 홀더와 기판 (10) 사이에 배치하는 것이 바람직하다.
(제 2 실시형태)
다음으로, 제 2 실시형태에서는, 도 3 에 나타내는 전자 디바이스 (20) 로서 박막 트랜지스터를 일례로 들어, 전자 디바이스 (20) 에 대하여 보다 구체적으로 설명한다.
본 발명의 제 2 실시형태에 관련된 박막 트랜지스터는, 적어도, 게이트 전극, 게이트 절연층, 활성층, 소스 전극 및 드레인 전극을 갖고, 게이트 전극에 전압을 인가하여, 활성층에 흐르는 전류를 제어하며, 소스 전극과 드레인 전극 사이의 전류를 스위칭하는 기능을 갖는 액티브 소자이다.
박막 트랜지스터의 소자 구조로는, 게이트 전극의 위치에 기초한, 이른바 역 스태거 구조 (보텀 게이트형이라고도 불린다) 및 스태거 구조 (탑 게이트형이라고도 불린다) 의 어느 양태여도 된다. 또한, 활성층과 소스 전극 및 드레인 전극 (적절히 「소스·드레인 전극」이라고 한다) 의 접촉 부분에 기초하여, 이른바 탑 컨택트형, 보텀 컨택트형의 어느 양태여도 된다.
또한, 탑 게이트형이란, 게이트 절연층의 상측에 게이트 전극이 배치되고, 게이트 절연층의 하측에 활성층이 형성된 형태이고, 보텀 게이트형이란, 게이트 절연층의 하측에 게이트 전극이 배치되고, 게이트 절연층의 상측에 활성층이 형성된 형태이다. 또한, 보텀 컨택트형이란, 소스·드레인 전극이 활성층보다 먼저 형성되어 활성층의 하면이 소스·드레인 전극에 접촉되는 형태이고, 탑 컨택트형이란, 활성층이 소스·드레인 전극보다 먼저 형성되어 활성층의 상면이 소스·드레인 전극에 접촉되는 형태이다.
도 5 는, 본 발명의 제 2 실시형태에 관련된 박막 트랜지스터로서, 탑 게이트 구조이며 또한 보텀 컨택트형인 박막 트랜지스터의 일례를 나타내는 모식도이다. 박막 트랜지스터 (200) 는, 기판 (10) 상에 소스 전극 (204) 및 드레인 전극 (206) 이 서로 이간되어 설치되고, 또한 이들 위에 활성층 (208) 을 적층하며, 당해 활성층 (208) 상에 게이트 절연층 (210) 과 게이트 전극 (212) 을 순서대로 적층한 구성이다.
또한, 도 6 은, 본 발명의 제 2 실시형태에 관련된 박막 트랜지스터로서, 탑 게이트 구조이며 또한 탑 컨택트형인 박막 트랜지스터의 일례를 나타내는 모식도이다. 박막 트랜지스터 (300) 는, 기판 (10) 의 표면 상에 활성층 (302) 을 적층하고, 활성층 (302) 상에 소스 전극 (304) 및 드레인 전극 (306) 이 서로 이간되어 설치되며, 또한 이들 위에 게이트 절연층 (308) 과 게이트 전극 (310) 을 순서대로 적층한 구성이다.
또한, 도 7 은, 본 발명의 실시형태에 관련된 박막 트랜지스터로서, 보텀 게이트 구조이며 또한 탑 컨택트형인 박막 트랜지스터의 일례를 나타내는 모식도이다. 박막 트랜지스터 (400) 는, 기판 (10) 상에 게이트 전극 (402) 과, 게이트 절연층 (404) 과, 활성층 (406) 을 순서대로 적층하여 갖고, 활성층 (406) 의 표면 상에 소스 전극 (408) 및 드레인 전극 (410) 이 서로 이간되어 설치된 구성이다.
또한, 본 발명의 제 2 실시형태에 관련된 박막 트랜지스터는, 상기 이외에도, 여러 가지 구성을 취할 수 있고, 적절히, 활성층 상에 보호층이나 기판 상에 절연층 등을 구비하는 구성이어도 된다.
다음으로, 본 발명의 실시형태에 관련된 박막 트랜지스터의 제조 방법에 대하여, 도 5 에 나타내는 바와 같은 탑 게이트 구조이며 또한 보텀 컨택트형인 박막 트랜지스터 (200) 를 예로 들어 설명한다.
-기판의 준비-
먼저, 박막 트랜지스터 (200) 를 형성하기 위한 기판 (10) 을 준비한다.
기판 (10) 의 형상, 구조, 크기 등에 대해서는 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있다. 기판 (10) 의 구조는 단층 구조여도 되고, 적층 구조여도 된다.
기판 (10) 의 재질은 특별히 한정은 없고, 예를 들어 YSZ (이트륨 안정화 지르코늄), 유리 등의 무기 기판이나, 가요성을 갖는 기판으로서, 포화 폴리에스테르/폴리에틸렌테레프탈레이트 (PET) 계 수지 기판, 폴리에틸렌나프탈레이트 (PEN) 수지 기판, 가교 푸마르산디에스테르계 수지 기판, 폴리카보네이트 (PC) 계 수지 기판, 폴리에테르술폰 (PES) 수지 기판, 폴리술폰 (PSF, PSU) 수지 기판, 폴리아릴레이트 (PAR) 수지 기판, 고리형 폴리올레핀 (COP, COC) 수지 기판, 셀룰로오스계 수지 기판, 폴리이미드 (PI) 수지 기판, 폴리아미드이미드 (PAI) 수지 기판, 말레이미드-올레핀 수지 기판, 폴리아미드 (PA) 수지 기판, 아크릴계 수지 기판, 불소계 수지 기판, 에폭시계 수지 기판, 실리콘계 수지 필름 기판, 폴리벤즈아졸계 수지 기판, 에피술피드 화합물에 의한 기판, 액정 폴리머 (LCP) 기판, 시아네이트계 수지 기판, 방향족 에테르계 수지 기판, 산화규소 입자와의 복합 플라스틱 재료로 이루어지는 기판, 금속 나노 입자, 무기 산화물 나노 입자, 무기 질화물 나노 입자 등의 나노 입자와의 복합 플라스틱 재료로 이루어지는 기판, 금속계·무기계의 나노파이버 및 마이크로파이버와의 복합 플라스틱 재료로 이루어지는 기판, 카본 섬유, 카본 나노 튜브와의 복합 플라스틱 재료로 이루어지는 기판, 유리 페레이크, 유리 파이버, 유리 비즈와의 복합 플라스틱 재료로 이루어지는 기판, 점토 광물이나, 운모 파생 결정 구조를 갖는 입자와의 복합 플라스틱 재료로 이루어지는 기판, 얇은 유리와 상기 단독 유기 재료 사이에 적어도 1 회의 접합 계면을 갖는 적층 플라스틱 재료로 이루어지는 기판, 무기층 (예를 들어, SiO2, Al2O3, SiOxNy) 과 유기 층을 교대로 적층함으로써, 적어도 1 회 이상의 접합 계면을 갖는 배리어 성능을 갖는 복합 재료로 이루어지는 기판, 스테인리스 기판, 스테인리스와 이종 (異種) 금속을 적층한 금속 다층 기판, 알루미늄 기판, 표면에 산화 처리 (예를 들어, 양극 (陽極) 산화 처리) 를 실시함으로써, 표면의 절연성을 향상시켜 소정 산화 피막이 부착된 알루미늄 기판 등을 들 수 있다.
또한, 본 발명에 있어서의 기판의 두께는 50 ㎛ 이상 500 ㎛ 이하인 것이 바람직하다. 기판의 두께가 50 ㎛ 이상이면, 기판 자체의 평탄성이 보다 향상된다. 또한, 기판의 두께가 500 ㎛ 이하이면, 기판 자체의 가요성이 보다 향상되어, 플렉시블 디스플레이용 기판으로서의 사용이 보다 용이해진다.
-소스·드레인 전극의 형성-
다음으로, 기판 (10) 상에 소스·드레인 전극 (204, 206) 을 형성한다.
구체적으로는, 소스·드레인 전극 (204, 206) 이 되는 도전막을, 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막한다. 상기 도전막의 막두께는 성막성, 에칭이나 리프트 오프법에 의한 패터닝성, 도전성 등을 고려하면, 10 ㎚ 이상 1000 ㎚ 이하로 하는 것이 바람직하고, 50 ㎚ 이상 100 ㎚ 이하로 하는 것이 보다 바람직하다. 이어서 상기 도전막을 에칭 또는 리프트 오프법에 의해 소정의 형상으로 패터닝하여, 소스 전극·드레인 전극 (204, 206) 을 형성한다. 이 때, 소스·드레인 전극 (204, 206) 및 이들 전극 (204, 206) 에 접속되는 배선을 동시에 패터닝하는 것이 바람직하다.
소스·드레인 전극 (204, 206) 은, 높은 도전성을 갖는 것을 사용한다. 예를 들어 Al, Mo, Cr, Ta, Ti, Au, Au 등의 금속, Al-Nd, APC ((주) 후루야 금속 제조의 Ag 합금), 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물 도전막 등을 사용하여 형성할 수 있다. 소스·드레인 전극 (204, 206) 으로는 이들 도전막을 단층 구조 또는 2 층 이상의 적층 구조로 하여 사용할 수 있다.
-활성층의 형성 (제 1 성막 공정)-
다음으로, 대기와 차단된 진공 성막실 내에서, 기판 (10) 상 및 소스·드레인 전극 (204, 206) 상에, 산소 부정비성이 있는 산화물을 함유하는 제 1 층 (12) 으로서의 활성층 (208) 을 형성한다.
구체적으로는, 먼저 활성층 (208) 이 되는 산화물 반도체막을 성막하는 제 1 성막 공정을 실시한다. 이 제 1 성막 공정에서는, 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막한다. 이어서 상기 산화물 반도체막을 에칭 또는 리프트 오프법에 의해 소정의 형상으로 패터닝하여, 활성층 (208) 을 형성한다.
활성층 (208) 의 두께는, 5 ㎚ 이상 200 ㎚ 이하 정도가 바람직하다. 이것은 5 ㎚ 이하에서는 균일성의 양호한 막이 얻어지지 않을 가능성이 있기 때문이다.
활성층 (208) 의 구성 재료는, 상기 서술한 제 1 층 (12) 이 반도체인 경우의 재료를 적절히 선택할 수 있다.
-분압 제어 공정-
다음으로, 제 1 성막 공정 후, 후술하는 제 2 층 (14) 으로서의 게이트 절연층 (210) 을 성막하는 제 2 성막 공정 전까지의 사이는, 진공 성막실을 포함하는 대기와 차단된 실내에서, 제 1 층 (12) 으로서의 활성층 (208) 을, 제 1 성막 공정에 있어서의 진공 성막실 내의 산소 분압보다 높은 산소 분압하로 유지하는 분압 제어 공정을 실시한다.
또한, 이 분압 제어 공정은, 상기 서술한 산화물 반도체막의 패터닝 동안에도 실시되는 것이 바람직하다.
-게이트 절연층의 형성 (제 2 성막 공정)-
다음으로, 활성층 (208) 상에, 제 2 층 (14) 으로서의 게이트 절연층 (210) 을 형성한다.
구체적으로는, 먼저 게이트 절연층 (210) 이 되는 절연막을 성막하는 제 2 성막 공정을 실시한다. 이 제 2 성막 공정에서는, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막한다. 성막한 상기 절연막은 포토리소그래피 및 에칭에 의해 소정의 형상으로 패터닝하여, 게이트 절연층 (210) 을 형성한다.
또한, 게이트 절연층 (210) 은, 리크 전류의 저하 및 전압 내성의 향상을 위한 두께를 가질 필요가 있는 한편, 게이트 절연층 (210) 의 두께가 지나치게 크면 구동 전압의 상승을 초래해 버린다. 게이트 절연층 (210) 의 두께는 재질에 따라 다르기도 하지만, 10 ㎚ 이상 10 ㎛ 이하가 바람직하고, 50 ㎚ 이상 1000 ㎚ 이하가 보다 바람직하며, 100 ㎚ 이상 400 ㎚ 이하가 특히 바람직하다. 또한, 게이트 절연층 (210) 으로는 성막한 막을 단층 구조 또는 2 층 이상의 적층 구조로 하여 사용할 수 있다.
게이트 절연층 (210) 은 높은 절연성을 갖는 것이 바람직하다. 예를 들어 SiNx, InGaZnO4 -δ (δ ≥ 0), SiON, SiO2, Al2O3, Y2O3, MgO, TiO2, GeO2, Ta2O5, HfO2, Sc2O3, Ga2O3, ZrO2, Ln2O3 (란타노이드의 산화물) 등의 절연막 또는 이들 화합물을 적어도 2 가지 이상 함유하는 절연막으로 해도 된다.
-게이트 전극의 형성-
다음으로, 게이트 절연층 (210) 상에 게이트 전극 (212) 를 형성한다.
구체적으로는, 게이트 전극 (212) 이 되는 도전막을, 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 성막한다. 상기 도전막의 막두께는 성막성, 에칭이나 리프트 오프법에 의한 패터닝성, 도전성 등을 고려하면, 10 ㎚ 이상 1000 ㎚ 이하로 하는 것이 바람직하고, 50 ㎚ 이상 200 ㎚ 이하로 하는 것이 보다 바람직하다. 성막 후에는, 에칭 또는 리프트 오프법에 의해 소정의 형상으로 패터닝하여, 게이트 전극 (212) 을 형성한다. 이 때, 게이트 전극 (212) 및 게이트 배선을 동시에 패터닝하는 것이 바람직하다.
게이트 전극 (212) 은, 높은 도전성을 갖는 것이 바람직하다. 예를 들어 Al, Mo, Cr, Ta, Ti, Au 등의 금속, Al-Nd, APC ((주) 후루야 금속 제조의 Ag 합금), 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물 도전막 등을 사용한다. 게이트 전극 (212) 으로는 이들 도전막을 단층 구조 또는 2 층 이상의 적층 구조로 하여 사용할 수도 있다.
-효과-
여기서, 제 1 층 (12) 이 산화물 반도체로 이루어지는 활성층 (208) 인 경우에는, 상기 [배경 기술] 란에서 나타낸 것 외에 (임계값 시프트의 발생), 제 1 층 (12) 의 산소 결손에 의해 비저항, 캐리어 농도, 캐리어 이동도가 크게 변화되는 것이 알려져 있다 (A. Takagi, et al., Thin Solid Films, 486 (2005) 38, H. Hosono, J. Non-cryst Solid, 352 (2006) 851 참조). 이것은, 산소 결함에 의해 발생되는 캐리어가 산화물의 전도 기구에 지배적이기 때문이다.
그 때문에, 일반적으로 활성층 (208) 이 되는 산화물 반도체막을 성막할 때에는, 성막시의 산소 분압을 제어하여, 막 중의 산소 결손을 제어함으로써, 산화물 반도체막의 전기 전도 특성을 제어하는 수법이 사용된다. 그러나, 산화물 반도체막 성막 후의 진공 성막실 내의 산소 분압을 제어하는 수법에 관해서는 지금까지 검토되고 있지 않았다.
본 발명의 제 2 실시형태에 관련된 전자 디바이스의 제조 방법은, 진공 성막실 내에 있어서 산화물 반도체막의 성막을 실시하고, 그 후 그 진공 성막실 내의 산소 분압을 제어함으로써, 산화물 반도체막 표면의 산소 결손을 제어하는 기술로, 그에 따라 그 산화물 반도체막의 비저항, 캐리어 농도를 제어할 수 있다.
구체적으로는, 제 1 성막 공정 후 제 2 성막 공정 전까지의 사이, 진공 성막실을 포함하는 대기와 차단된 실내에서, 제 1 층 (12) 으로서의 활성층 (208) 을, 제 1 성막 공정에 있어서의 진공 성막실 내의 산소 분압보다 높은 산소 분압하로 유지하는 분압 제어 공정을 실시함으로써, 활성층 (208) 표면의 산소 결손의 증대를 억제할 수 있다. 또한, 활성층 (208) 표면에 생기는 잉여 캐리어의 발생을 억제할 수 있다. 그리고, 분압 제어 공정 후에는, 게이트 절연층 (210) 이 되는 절연막을 성막하면, 활성층 (208) 표면의 산소 결손의 증대가 저감된 상태가 유지 (산소 함유량이 고정) 된 적층막이 얻어진다. 이와 같이 제작한 적층막을 구비하는 박막 트랜지스터 (200) 는, 활성층 (208) 과 게이트 절연층 (210) 계면의 결함 준위의 증대가 억제되어 있기 때문에, 임계값 시프트 등의 디바이스 열화가 매우 적다. 또한, 활성층 (208) 표면으로부터의 잉여 캐리어의 발생을 억제하고 있기 때문에, 노멀리 오프의 박막 트랜지스터를 제작하는 것이 용이해진다. 노멀리 오프의 박막 트랜지스터란, 시료에 인가하는 게이트 전압이 0 V 일 때에 오프가 되는 것과 같은 스위칭 소자를 가리키고, 노멀리 온의 트랜지스터에 비하여 저소비 전력이며, 보다 수요가 높다.
-박막 트랜지스터의 변형예-
본 발명의 제 2 실시형태에 관련된 전자 디바이스의 제조 방법은, 상이한 전기 특성을 갖는 복수의 산화물 반도체막의 적층으로 이루어지는 활성층을 갖는 박막 트랜지스터 (일본 공개특허공보 2007-73701 참조) 에 있어서, 당해 복수의 적층막을 성막하는 경우에도 유효하다. 이 경우, 제 1 층 (12) 및 제 2 층 (14) 모두 산화물 반도체막이 된다.
구체적으로는, 진공 성막실 내에 있어서 기판 상에 산화물 반도체막을 성막하는 제 1 성막 공정을 실시하고, 제 1 성막 공정 후의 그 진공 성막실 내에 있어서의 산소 분압을 그 산화물 반도체막의 성막시보다 높인 상태로 한 후 (제 1 층 (12) 으로서의 활성층 (208) 을, 제 1 성막 공정에 있어서의 진공 성막실 내의 산소 분압보다 높은 산소 분압하로 유지한다), 다시 상이한 전기 특성을 나타내는 산화물 반도체막을 성막하면, 산화물 반도체막과 산화물 반도체막의 계면에 있어서의 산소 결손을 저감시킬 수 있다. 이와 같은 산화물 반도체막의 적층막을 활성층에 갖는 박막 트랜지스터는, 본 발명의 제 2 실시형태에 관련된 전자 디바이스의 제조 방법을 사용하지 않고 순차 성막한 산화물 반도체막의 적층막을 활성층에 갖는 박막 트랜지스터와 비교하여, 임계값 시프트 등의 디바이스 열화 인자 및 잉여 캐리어의 발생을 저감시켜, 안정성이 높아진다.
또한, 본 발명의 제 2 실시형태에 관련된 전자 디바이스의 제조 방법은, 산화물 절연체막의 성막에 대해서도 유효하다. 예를 들어, 도 7 에 나타내는 바와 같은 보텀 게이트 구조의 박막 트랜지스터 (400) 에서는, 기판 (10) 상에 게이트 전극 (402) 을 갖는 구조체 상에 산화물 절연체막으로 이루어지는 게이트 절연층 (404) 과 활성층 (406) 을 순차 성막하는 경우가 있다. 그리고, 이와 같은 구성의 경우, 게이트 절연층 (404) 을 구성하는 산화물 절연체막의 산소 결손이 증대함으로써, 게이트 리크 전류가 증대하는 등, 절연 특성이 산소 결손에 의해 변화되는 것이 알려져 있다 (K. Shiraishi, et al., Thin Solid Films 508 (2006) 305-310 참조).
그래서, 본 발명의 제 2 실시형태에 관련된 전자 디바이스의 제조 방법인, 그 구조체 상에, 제 1 층 (12) 으로서의 게이트 절연층 (404) 이 되는 산화물 절연체막을 성막하는 제 1 성막 공정을 실시한 후, 제 2 층 (14) 으로서의 활성층 (406) 이 되는 반도체막을 성막하는 제 2 성막 공정까지의 사이, 게이트 절연층 (404) 을, 진공 성막실을 포함하는 대기와 차단된 실내에서, 제 1 성막 공정에 있어서의 진공 성막실 내의 산소 분압보다 높은 산소 분압하로 유지하는 분압 제어 공정을 실시함으로써, 게이트 절연층 (404) 표면의 산소 결손을 저감시킬 수 있고, 그 후 활성층 (406) 을 구성하는 반도체막을 성막함으로써, 게이트 절연층 (404) 과 활성층 (406) 의 계면의 결함 준위를 저감시킬 수 있어, 절연 내성이 높고, 양호한 안정성을 나타내는 박막 트랜지스터를 제공할 수 있게 된다.
또한, 이와 같은 산화물 절연체막으로 이루어지는 게이트 절연층 (404) 은, InGaZnO4-δ (δ ≥ 0), SiON, SiO2, Al2O3, Y2O3, MgO, TiO2, GeO2, Ta2O5, HfO2, Sc2O3, Ga2O3, ZrO2, Ln2O3 (란타노이드의 산화물) 등의 절연막 또는 이들 화합물을 적어도 2 가지 이상 함유하는 절연막으로 해도 된다. 또한, 이 경우, 활성층 (406) 은, 산화물일 필요는 없고, 예를 들어 아모르퍼스 실리콘, 저온 다결정 실리콘등의 Ⅳ 족계 반도체나, GaAs, GaN, InP, SiC 등의 화합물 반도체, 다이아몬드 등의 카본계 반도체, 금속 산화물 반도체 또는 펜타센 등의 유기 반도체 등의 반도체 재료를 사용할 수 있다.
또한, 본 발명의 제 2 실시형태에 관련된 전자 디바이스가, 도 6 에 나타내는 바와 같은 탑 컨택트형의 박막 트랜지스터 (300) 이고, 활성층 (302) 을 제 1 층 (12) 으로 하며, 게이트 절연층 (308) 을 형성하기 전에, 활성층 (302) 상에 소스·드레인 전극 (304, 306) 을 형성하는 경우, 활성층 (302) 을 형성한 후 소스·드레인 전극 (304, 306) 을 형성하기 전까지의 사이뿐만 아니라, 소스·드레인 전극 (304, 306) 을 형성한 후 게이트 절연층 (308) 을 형성하기 전까지의 사이에도, 활성층 (302) 의 일부가 노출된다. 따라서, 이와 같은 경우에는, 상기 서술한 분압 제어 공정을 각각의 비성막시 (성막 중단시) 에 있어서 실시하는 것이 바람직하다. 도 7 의 탑 컨택트형의 박막 트랜지스터 (300) 의 경우도 동일하다. 단, 탑 컨택트형의 박막 트랜지스터인 경우에도, 활성층 (302) 상에 게이트 절연층 (308) 을 먼저 형성하고, 이후에 컨택트홀을 뚫어 소스·드레인 전극 (304, 306) 을 형성하는 것과 같은 경우에는 여기에 해당되지 않는다 (1 회의 분압 제어 공정만이어도 된다).
또한, 본 발명의 제 2 실시형태에 관련된 전자 디바이스는, 박막 트랜지스터인 경우를 설명하였지만, 본 발명의 제 2 실시형태에 관련된 전자 디바이스의 제조 방법은 터널 접합 소자를 비롯한 산화물 절연체층과 전극층으로 이루어지는 전자 디바이스에도 유효하다. 본 발명의 제 2 실시형태에 관련된 전자 디바이스의 제조 방법을 사용함으로써, 자기 저항비의 향상, 리크 전류의 감소, 및 그에 부수되는 노이즈의 저감을 기대할 수 있기 때문이다.
실시예
이하에, 본 발명에 관련된 전자 디바이스의 제조 방법, 박막 트랜지스터, 전기 광학 장치 및 센서에 대하여, 실시예에 의해 설명하지만, 본 발명은 이들 실시예에 의해 조금도 한정되는 것이 아니다.
도 8(A) 는, 본 발명의 실시예에 관련된 전자 디바이스의 일례로서의 홀 소자를 나타내는 모식도이다. 도 8(B) 는, 도 8(A) 의 홀 소자의 비교예를 나타내는 모식도이다.
도 8(A) 에 나타내는 바와 같이, 본 실시예에서는, 상기 서술한 전자 디바이스의 제조 방법을 사용하여, 단일의 진공 성막실 내에서 기판 (502) 상에, 이하의 표 1 과 같은 성막 조건에서 In, Ga, Zn 및 O 로 이루어지는 제 1 층 (504), 제 2 층 (506) 및 제 3 층 (508) (복합 산화물 반도체 (IGZO) 의 적층막 (510)) 을 순차 형성하고, 이들 적층막 (510) 에 전기 특성 평가를 위하여 4 단자 전극을 증착법에 의해 접합한 홀 소자 (500) 를 6 가지 제작하였다. 기판 (502) 으로는, 합성 석영 유리 기판 (코밸런트 머티리얼사 제조, 품번 T-4040) 을 사용하였다.
Figure 112011031963154-pat00001
도 9 는, 본 발명의 실시예에 관련된 전자 디바이스의 제조 방법에 있어서의 각 공정 중의 기판 (502) 주위의 산소 분압 상태를 나타낸 도면이다.
도 9 에 나타내는 바와 같이, 이들 6 가지의 홀 소자 (500) 는, IGZO 적층막 (510) 을 형성함에 있어서, 제 1 층 (504) 의 성막 공정 후 제 2 층 (506) 의 성막 공정까지의 사이, 및 제 2 층 (506) 의 성막 공정 후 제 3 층 (508) 의 성막 공정까지의 사이, 1 분간 진공 성막실 내의 산소 분압을, 이하의 1.0 × 10-7 ㎩ ∼ 2.8 × 10-2 ㎩ 사이의 소정 산소 분압으로 제어하여 각각 실시예 1 ∼ 3 또는 비교예 1 ∼ 3 의 소자로서 제작하고 있다.
표 2 에, 각 실시예 및 비교예의 소자에 있어서의, 비성막시 (제 1 층 (504) 의 성막 공정 후 제 2 층 (506) 의 성막 공정까지의 사이, 및 제 2 층 (506) 의 성막 공정 후 제 3 층 (508) 의 성막 공정까지의 사이) 의 제어한 산소 분압의 값을 나타낸다. 또한, 표 2 에서는, 이 비성막시의 산소 분압과, 제 1 층 (504) 및 제 2 층 (506) 성막시의 산소 분압의 대비란도 작성하였다.
Figure 112011031963154-pat00002
또한, 비교로서, 도 8(B) 에 나타내는 바와 같이, 상기 서술한 바와 같은 비성막시에 분압 제어를 사용하지 않고, 제 1 층 (504), 제 2 층 (506), 제 3 층 (508) 과 완전히 동일한 조건하에서 IGZO 단독막 (602) 을, 기판 (502) 상에 70 ㎚ 성막하여, 홀 소자 (600) 를 제작하였다. 상이한 것은 성막을 중단시키지 않고 연속으로 성막을 실시하였다는 점이다.
그리고, 각 홀 소자 (500, 600) 에 대하여, 홀 측정 장치 (토요 테크니카사 제조) 를 사용하여, van der Pauw 법에 의해, 비저항, 캐리어 농도 및 홀 이동도를 평가하였다.
도 10 은, 비성막시의 진공 성막실 내의 산소 분압을 변화시켜 성막한 IGZO 적층막 (510) 의 비저항값을, 가로축을 산소 분압으로 취하여 플롯한 것이다. 또한, IGZO 단독막 (602) 의 비저항값은 약 1.3 × 10 Ω·㎝ 였다.
산소 분압을 4.4 × 10-3 ㎩ 이하로 한 비교예 1, 2, 3 에 대해서는 IGZO 단독막 (602) 과 비교하여 비저항이 1 자리수 이상 저하되어 있는 것을 알 수 있다. 이 결과로부터, 2 층 이상의 막을 성막 중단을 도입하여 성막할 때, 성막 중단시 (비성막시) 의 산소 분압에 의해 IGZO 막 계면의 산소 결손이 변화되는 것이 분명해졌다. 특히 성막 중단시의 산소 분압을, 성막시의 산소 분압과 동일하게 한 경우에도 저저항화가 일어나는 것으로부터, 성막 중단시의 산소 분압을 일절 제어하지 않은 경우 (성막시의 산소 분압을 그대로 유지한 경우) 에는, 막의 저저항화가 일어나 원하는 전기 특성이 얻어지지 않는 것을 의미하고 있다.
한편, 성막 중단시의 진공 성막실에 있어서의 산소 분압을 4.4 × 10-3 ㎩ 초과로 한 실시예 1, 2, 3 에 대해서는 IGZO 단독막 (602) 과 동등한 비저항을 나타내었다. 이로부터 성막 중단시에 일어나는, IGZO 막 표면의 산소 결손의 증가는, 성막 중단시의 산소 분압을 성막시보다 높임으로써 억제시킬 수 있다는 것이 분명해졌다.
또한, IGZO 단독막 (602) 의 비저항값이 약 1.3 × 10 Ω·㎝ 인 것으로부터, IGZO 적층막 (510) 의 비저항값이, IGZO 단독막 (602) 의 비저항값에 보다 가까운 값의 범위의 예를 들어 1.3 Ω·㎝ 이상 1.3 × 103 Ω·㎝ 이하의 범위 내 (도면 중의 에러 바) 에 있는 것이 바람직하고, 이 비저항값의 하한값에 대응하는 산소 분압은 4.4 × 10-3 ㎩ 보다 다소 높은 4.7 × 10-3 ㎩ 가 된다 (도면 중 ○ 표시). 또한, 확실성의 관점에서, 실시예 1 의 비성막시의 산소 분압으로부터 성막시의 산소 분압 4.4 × 10-3 ㎩ 를 차감한 2.1 × 10-3 ㎩ 이상, 비성막시의 산소 분압을 성막시보다 높게 하는 것이 바람직하다.
도 11 은, 비성막시의 진공 성막실 내의 산소 분압을 바꾸어 성막한 IGZO 적층막 (510) 의 캐리어 농도에 대하여, 가로축을 산소 분압으로 하여 플롯한 것이다. 또한, IGZO 단독막 (602) 의 캐리어 농도는 약 4.2 × 1016 ㎝- 3 였다.
비성막시의 진공 성막실 내의 산소 분압을 4.4 × 10-3 ㎩ 초과로 함으로써, 캐리어 농도는 거의 일정값을 취하고 있는 양상을 알 수 있다 (실시예 1, 2, 3). 이 산소 분압 4.4 × 10-3 ㎩ 초과 영역에 있어서의 캐리어 농도는, 연속 성막에 의해 얻어진 IGZO 단독막 (602) 의 캐리어 농도와 거의 동등한 값이다. 따라서 이것은, 비성막시의 산소 분압을 성막시보다 높임으로써, IGZO 막 계면의 산소 결손이 IGZO 단독막 (602) 의 막 중과 동일한 정도가 되어, 산소 결손 증대에 의한 잉여 캐리어의 발생을 억제하고 있는 것을 의미하고 있다.
다음으로, 실시예 4, 5 로서, 실시예 1 과는 성막시의 산소 분압만을 4.4 × 10-3 ㎩ 로부터 2.2 × 10-3 ㎩ 로 변화시키고, 비성막시의 진공 성막실 내의 산소 분압을 8.6 × 10-3 ㎩ 또는 2.8 × 10-2 ㎩ 의 산소 분압으로 한 IGZO 적층막 (제 1 층, 제 2 층, 제 3 층) 을 기판 상에 갖는 홀 소자를 2 개 제작하였다. 비교를 위하여, 제 1, 2, 3 층과 완전히 동일한 조성, 성막 조건으로 동 기판 상에 IGZO 단독막을 70 ㎚ 성막하였다. 실시예 4, 5 와 비교 대상이 되는 IGZO 단독막의 비저항은 약 2.9 × 10-2 Ω·㎝, 캐리어 농도는 약 1.2 × 1019 ㎝- 3 였다.
도 12 는, 비성막시의 산소 분압을 8.6 × 10-3 ㎩ 또는 2.8 × 10-2 ㎩ 의 산소 분압으로 하여 성막한, IGZO 의 적층막 2 소자의 비저항에 대하여, 비성막시의 진공 성막실 내의 산소 분압을 가로축에 플롯한 것이다. 도 13 은, 비성막시의 산소 분압을 8.6 × 10-3 ㎩ 또는 2.8 × 10-2 ㎩ 의 산소 분압으로 하여 성막한, IGZO 의 적층막 2 소자의 캐리어 농도에 대하여, 비성막시의 진공 성막실 내의 산소 분압을 가로축에 플롯한 것이다.
도 12 에 의하면, 비성막시의 진공 성막실 내의 산소 분압을 성막시보다 높임으로써 적층막의 비저항값은, 단독막의 비저항값과 거의 일치하고 있는 것을 알 수 있다. 또한, 도 13 에 의하면, 비성막시의 진공 성막실 내의 산소 분압을 성막시보다 높임으로써, 적층막의 캐리어 농도는, 단독막의 캐리어 농도와 거의 일치하고 있는 것을 알 수 있다. 이 사실은, 비성막시의 진공 성막실 내의 산소 분압을 높임으로써, IGZO 막 계면의 산소 결손이 IGZO 단독막의 막 중과 동일한 정도가 되어, 잉여 캐리어의 발생을 억제하고 있는 것을 의미하고 있다. 또한, 비성막시의 산소 분압을 제어하는 것에 의한 산소 결손 제어 수법이, 상이한 성막 조건에서 성막한 산화물 반도체의 적층막에 있어서도 가능한, 보편적인 제어 기술인 것을 나타내고 있다.
다음으로, 상기 서술한 전자 디바이스의 제조 방법을 사용하여, 이하 표 3 과 같은 각 층의 조성 및 성막시의 산소 분압을 변조한 IGZO 적층막을 가진 홀 소자를 2 가지 제작하였다. 2 가지 중, 일방은, 이와 같은 조성·산소 변조를 실시한 적층막에 대하여, 각 층 성막 중의 산소 분압과 각 층 성막 공정 후 (비성막시) 의 산소 분압이 동일한 비교예 4 의 홀 소자이며, 타방은, 각 층 성막 중의 산소 분압보다 각 층 성막 공정 후의 산소 분압을 2.8 × 10-2 ㎩ 로 높인 실시예 6 의 홀 소자이다. 또한, 기판 및 평가 방법은 상기 서술한 실시예·비교예와 동일하다. 막 조성 및, 성막 중의 산소 분압은 비교예 4, 실시예 6 모두 완전히 동일하다. 표 4 에, 비교예 4 와 실시예 6 의 성막시와 비성막시의 산소 분압을 나타낸다.
Figure 112011031963154-pat00003
Figure 112011031963154-pat00004
도 14 는, 비교예 4 와 실시예 6 의 적층막의 비저항을 플롯한 도면이다. 또한, 도 15 는, 비교예 4 와 실시예 6 의 적층막의 캐리어 농도를 플롯한 도면이다.
도 14 에 나타내는 바와 같이, 비교예 4 에 대하여, 실시예 6 의 것이 비저항값은 1 자리수 약간 높아져 있는 것을 알 수 있다. 또한, 도 15 에 나타내는 바와 같이, 비교예 4 에 대하여, 실시예 6 의 것이 캐리어 농도는 1 자리수 약간 낮아져 있는 것을 알 수 있다. 이들 결과는, 비성막시의 산소 분압을 높임으로써, 막 조성 및 성막시의 산소 분압을 변조한 적층막에 있어서도, 각 IGZO 막 계면의 산소 결손의 증대에 의한 저저항화를 억제하고, 또한 잉여 캐리어의 발생을 억제하고 있는 것을 의미하고 있다.
또한, 실시예 6 의 제 3 층만의 비저항값을 측정하면, 1.4 × 107 Ω·㎝ 인 것을 확인하였다. 이 결과, 도 14 의 비저항값을 고려하면, 실시예 6 에 관련된 IGZO 적층막은, 반도체의 층 상에 절연체의 층을 갖고 있게 되고, 이와 같은 반도체의 층과 절연체의 층의 층 구성에 있어서도 반도체의 층의 잉여 캐리어 발생을 억제할 수 있는 것을 알 수 있었다.
10 : 기판
12 : 제 1 층
14 : 제 2 층
20 : 전자 디바이스
100 : 스퍼터 장치
102 : 기판 홀더
104 : 플라즈마 전극 (타깃 홀더)
106 : 셔터
108 : 진공 성막실
200 : 박막 트랜지스터
208 : 활성층 (제 1 층)
210 : 게이트 절연층 (제 2 층)
300 : 박막 트랜지스터
302 : 활성층 (제 1 층)
308 : 게이트 절연층 (제 2 층)
400 : 박막 트랜지스터
404 : 게이트 절연층 (제 2 층 또는 제 1 층)
406 : 활성층 (제 1 층)
500 : 홀 소자 (전자 디바이스)
502 : 기판
504 : 제 1 층 (제 3 층)
506 : 제 2 층 (제 1 층)
508 : 제 3 층 (제 2 층)
600 : 홀 소자 (전자 디바이스)

Claims (13)

  1. 대기와 차단된 진공 성막실 내에서, 기판 상에 산소 부정비성 (不定比性) 이 있는 산화물 반도체를 함유하는 제 1 층을 성막하는 제 1 성막 공정과,
    상기 제 1 층 상에 상기 제 1 층과 동일 재료 또는 상이한 재료로 이루어지는 제 2 층을 성막하는 제 2 성막 공정과,
    상기 제 1 성막 공정 후 상기 제 2 성막 공정 전까지의 사이에, 상기 진공 성막실을 포함하는 대기와 차단된 실내에서, 상기 제 1 성막 공정에 있어서의 상기 진공 성막실 내의 산소 분압보다 높은 산소 분압하로 상기 제 1 층을 유지하는 분압 제어 공정을 갖는, 전자 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 분압 제어 공정에서는, 상기 제 1 성막 공정 후 상기 제 2 성막 공정 전까지의 사이의 산소 분압을, 상기 제 1 성막 공정에 있어서의 산소 분압에 비하여, 2.1 × 10-3 ㎩ 이상 높게 한, 전자 디바이스의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 진공 성막실은, 제 1 진공 성막실 및 상기 제 1 진공 성막실과 반송실을 통하여 접속되는 제 2 진공 성막실을 포함하며,
    상기 제 1 성막 공정에서는, 상기 제 1 진공 성막실에서 상기 제 1 층을 성막하고,
    상기 제 2 성막 공정에서는, 상기 제 2 진공 성막실에서 상기 제 2 층을 성막하고,
    상기 분압 제어 공정에서는, 상기 제 1 진공 성막실 내, 상기 반송실 내, 및 상기 제 2 진공 성막실 내의 산소 분압을, 상기 제 1 성막 공정에 있어서의 상기 제 1 진공 성막실 내의 산소 분압보다 높게 하는, 전자 디바이스의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 성막 공정 및 상기 제 2 성막 공정에서는, 상기 진공 성막실과, 상기 진공 성막실 내에 배치되며, 타깃을 유지하는 타깃 홀더와, 상기 타깃 홀더와 마주보고 배치되며, 상기 기판을 유지하는 기판 홀더와, 상기 타깃 홀더와 상기 기판 사이에 플라즈마 공간을 생성하는 플라즈마 생성부를 구비한 스퍼터 장치에 의해 성막되고,
    상기 제 1 성막 공정 및 상기 제 2 성막 공정을 동일한 상기 진공 성막실 내에서 실시하는 경우에는, 상기 제 1 성막 공정 후 상기 제 2 성막 공정 전까지의 사이, 상기 분압 제어 공정을 실시함과 함께, 상기 동일한 진공 성막실 내에 있어서 상기 타깃 홀더와 상기 기판 사이에 셔터를 배치하는, 전자 디바이스의 제조 방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제 1 층은, In, Ga, Zn 및 Sn 중 적어도 1 종류의 원소를 함유하는 산화물 반도체층인, 전자 디바이스의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 층은, InxGayZnzOδ (x, y, z, δ ＞ 0) 를 함유하는 산화물 반도체층인, 전자 디바이스의 제조 방법.
  8. 제 7 항에 있어서,
    상기 기판은, 가요성을 갖고, 상기 제 1 층 및 상기 제 2 층은 비정질인, 전자 디바이스의 제조 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 성막 공정에서는, 산화물 반도체로 이루어지는 상기 제 1 층을 성막하고,
    상기 제 2 성막 공정에서는, 절연체로 이루어지는 상기 제 2 층을 성막하는, 전자 디바이스의 제조 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 성막 공정 전에, 상기 진공 성막실 내에서 상기 기판 상에 산소 부정비성이 있는 산화물 반도체를 함유하는 제 3 층을 성막하는 성막 공정을 포함하고,
    상기 제 1 성막 공정에서는, 상기 기판 상에 상기 제 3 층을 개재하여 상기 제 1 층을 성막하며, 또한 상기 제 3 층의 성막 공정 후 상기 제 1 성막 공정 전까지의 사이에, 상기 제 3 층의 성막 공정에 있어서의 상기 진공 성막실 내의 산소 분압보다 높은 산소 분압하로 상기 제 3 층을 유지하는, 전자 디바이스의 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
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