KR101661834B1 - 전계 효과형 트랜지스터의 제조 방법 - Google Patents

전계 효과형 트랜지스터의 제조 방법 Download PDF

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Abstract

게이트 전극 (14) 과, 게이트 절연막 (16) 과, 산화물 반도체층 (18) 과, 소스 전극 (20) 과, 드레인 전극 (22) 을 형성하는 보텀 게이트형의 전계 효과형 트랜지스터 (10, 30) 의 제조 방법의 산화물 반도체층 (18) 의 형성 공정으로서, In, Ga, Zn, Mg, Al, Sn, Sb, Cd, 및 Ge 로 이루어지는 군에서 선택되는 적어도 1 종을 함유하는 제 1 영역 (18A) 을 성막하는 제 1 성막 공정과, 상기와 동일한 조성을 함유하고 제 1 영역 (18A) 보다 전기 전도도가 작은 제 2 영역 (18B) 을, 제 1 영역 (18A) 의 표면에 스퍼터링법에 의해 성막하고, 또한, 제 2 영역 (18B) 의 적어도 성막 개시시의 성막 압력을 2.0 Pa 이상 13.0 Pa 이하로 조정하는 제 2 성막 공정을 순서대로 실시한다.

Description

전계 효과형 트랜지스터의 제조 방법{METHOD FOR MANUFACTURING FIELD-EFFECT TRANSISTOR}
본 발명은 전계 효과형 트랜지스터의 제조 방법에 관한 것이다.
최근, In-Ga-Zn-O 계 (이하, IGZO 라고 칭한다) 의 산화물 반도체 박막을 산화물 반도체층 (채널층) 에 사용한 전계 효과형 트랜지스터, 특히 박막 트랜지스터 (Thin Film Transistor : TFT) 의 연구 개발이 활발하다. 산화물 반도체 박막은 저온 성막이 가능하고, 또한 아모르퍼스 실리콘보다 고이동도를 나타내고, 그리고 가시광에 투명하기 때문에, 플라스틱판이나 필름 등의 기판 상에 플렉시블한 TFT 를 형성하는 것이 가능하다 (예를 들어, C. S. Chuang et al., SID 08 DIGEST, P-13).
이와 같은 IGZO 를 산화물 반도체층에 사용한 TFT 의 변형예로서, 일본 공개특허공보 2010-21555호에는, 게이트 전극에 가까운 측에 IZO 나 ITO 를 함유하는 제 1 영역이 배치되고, 게이트 전극으로부터 먼 측에 IGZO 를 함유하는 제 2 영역이 배치된 2 층 구조의 산화물 반도체층을 사용한 TFT 가 개시되어 있다.
또, 일본 공개특허공보 2010-73881호에는, 상기 2 층 구조의 산화물 반도체층의 형성 공정으로서, IGZO 를 함유하는 제 1 영역의 표면 상에, 당해 제 1 영역의 IGZO 와는 조성비가 상이한 IGZO 를 함유하는 제 2 영역을 스퍼터링법에 의해 성막 압력 0.4 ㎩ 로 성막하는 보텀 게이트형의 TFT 의 제조 방법이 개시되어 있다.
그런데, TFT 를 포함하는 유기 EL (Electro Luminescence) 표시 장치나 액정 표시 장치에 사용되는 청색 발광층은 파장 450 ㎚ 정도의 피크를 갖는 브로드한 발광을 나타내지만, 유기 EL 소자의 청색광의 발광 스펙트럼의 아래쪽 부분은 파장 420 ㎚ 까지 계속되고 있는 것, 청색 컬러 필터는 파장 400 ㎚ 의 광을 70 ％ 정도는 통과시키는 것을 고려하면, 파장 450 ㎚ 보다 작은 파장역에서의 광 조사에 대한 특성 열화가 낮은 것이 요구된다. 가령 IGZO 막의 광학 밴드 갭이 비교적 좁고, 그 영역에 광학 흡수를 갖는 경우에는, 트랜지스터의 임계값 시프트가 일어난다.
여기서, 예를 들어, 광 조사에 대한 안정성의 지표로서, 420 ㎚ 의 광 조사에 대한 임계값 시프트량의 절대값 ｜ΔVth｜ 가 2 V 이하라는 기준을 설정하면, 420 ㎚ 의 광 조사에 대해 ｜ΔVth｜ ≤ 2 V 를 만족하는 TFT 를 실현하는 것은 곤란하다.
구체적으로, C. S. Chuang et al., SID 08 DIGEST, P-13 에서는, 종래의 IGZO 를 산화물 반도체층에 사용한 TFT 에 대해 광 조사에 대한 특성 열화를 평가 하고 있지만, 파장 420 ㎚ 의 광 조사에 대한 임계값 시프트량의 절대값 ｜ΔVth｜ 가 2 V 를 초과한다.
한편, 디스플레이의 대형화, 고정세화에 수반하여, 디스플레이 구동용의 TFT 의 가일층의 고이동도화 (예를 들어 20 ㎠/Vs 초과) 가 요구되고 있으며, C. S. Chuang et al., SID 08 DIGEST, P-13 의 TFT 와 같은 종래의 TFT (이동도 10 ㎠/Vs 정도) 로는 커버할 수 없는 고기능 디스플레이도 제안되고 있다.
일본 공개특허공보 2010-21555호에서는, 전류 패스층 (캐리어 주행층) 으로서의 제 1 영역이 IZO 나 ITO 를 함유하고 있어 고이동도의 TFT 는 실현 가능하지만, 광 조사 특성에 대하여 언급되어 있지 않다.
또, 일본 공개특허공보 2010-73881호에서는, 전류 패스층으로서의 제 1 영역이 IGZO 를 함유하고 있는 것의 이동도는 20 ㎠/Vs 보다 낮고, 광 조사 특성에 대해서는 언급되어 있지 않다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 20 ㎠/Vs 초과의 높은 이동도와, 파장 420 ㎚ 의 광 조사에 대해 임계값 시프트량의 절대값 ｜ΔVth｜ 가 2 V 이하가 되는 높은 광 안정성을 양립하는 전계 효과형 트랜지스터의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 상기 과제는 하기의 수단에 의해 해결되었다.
＜1＞ 게이트 전극과, 게이트 절연막과, 산화물 반도체층과, 소스 전극과, 드레인 전극을 형성하는 것을 포함하는 보텀 게이트형의 전계 효과형 트랜지스터의 제조 방법으로서, 상기 산화물 반도체층의 형성 공정으로서, In, Ga, Zn, Mg, Al, Sn, Sb, Cd, 및 Ge 로 이루어지는 군에서 선택되는 적어도 1 종을 함유하는 제 1 영역을 성막하는 제 1 성막 공정과, In, Ga, Zn, Mg, Al, Sn, Sb, Cd, 및 Ge 로 이루어지는 군에서 선택되는 적어도 1 종을 함유하고 상기 제 1 영역보다 전기 전도도가 작은 제 2 영역을, 상기 제 1 영역의 표면에 스퍼터링법에 의해 성막하고, 또한, 상기 제 2 영역의 적어도 성막 개시시의 성막 압력을 2.0 ㎩ 이상 13.0 ㎩ 이하로 조정하는 제 2 성막 공정을 순서대로 실시하는 것을 포함하는 전계 효과형 트랜지스터의 제조 방법.
＜2＞ 상기 제 2 성막 공정에서는, 상기 성막 개시시의 성막 압력을 5.0 ㎩ 이상 12.0 ㎩ 미만으로 조정하는 상기 ＜1＞ 에 기재된 전계 효과형 트랜지스터의 제조 방법.
＜3＞ 상기 제 2 성막 공정에서는, 상기 성막 개시시의 성막 압력을 10.0 ㎩ 이하로 조정하는 상기 ＜1＞ 또는 상기 ＜2＞ 에 기재된 전계 효과형 트랜지스터의 제조 방법.
＜4＞ 상기 제 2 성막 공정에서는, 상기 성막 개시시의 성막 압력을 8.0 ㎩ 이하로 조정하는 상기 ＜3＞ 에 기재된 전계 효과형 트랜지스터의 제조 방법.
＜5＞ 상기 제 2 성막 공정에서는, 성막 도중에 성막 압력을 상기 성막 개시시의 성막 압력보다 낮은 압력으로 전환하는 상기 ＜1＞ ∼ 상기 ＜4＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터의 제조 방법.
＜6＞ 상기 제 2 영역을 최초의 5 ㎚ 의 막두께까지 상기 성막 개시시의 성막 압력으로 성막하고, 상기 제 2 영역의 나머지를 1.0 ㎩ 미만의 성막 압력으로 성막하는 상기 ＜5＞ 에 기재된 전계 효과형 트랜지스터의 제조 방법.
＜7＞ 상기 제 1 영역의 막두께를 10 ㎚ 이하로 하고, 상기 제 2 영역의 막두께를 상기 제 1 영역의 막두께 이상으로 하는 상기 ＜1＞ ∼ 상기 ＜6＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터의 제조 방법.
＜8＞ 상기 제 1 성막 공정에서는, 상기 제 1 영역에 In 과 Zn 이 함유되도록 성막하는 상기 ＜1＞ ∼ 상기 ＜7＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터의 제조 방법.
＜9＞ 상기 제 1 성막 공정 및 상기 제 2 성막 공정에서는, 상기 제 1 영역 및 상기 제 2 영역의 각각에 In 이 함유되도록 성막하고, 또한, 상기 제 1 영역의 In 원자 조성 비율을, 상기 제 2 영역의 In 원자 조성 비율보다 높게 하는 상기 ＜1＞ ∼ 상기 ＜8＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터의 제조 방법.
＜10＞ 상기 제 1 성막 공정 및 상기 제 2 성막 공정에서는, 상기 제 1 영역 및 상기 제 2 영역의 각각에 Ga 가 함유되도록 성막하고, 또한, 상기 제 1 영역의 Ga 원자 조성 비율을, 상기 제 2 영역의 Ga 원자 조성 비율보다 낮게 하는 상기 ＜1＞ ∼ 상기 ＜9＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터의 제조 방법.
＜11＞ 상기 제 1 성막 공정 및 상기 제 2 성막 공정에서는, 스퍼터링법을 이용하여 성막실 내에 산소 가스를 함유하는 가스를 흘리면서 상기 제 1 영역 및 상기 제 2 영역을 성막하고, 또한, 상기 제 1 성막 공정에서는, 상기 제 2 성막 공정시에 흘리는 산소 가스의 유량보다 적은 유량의 산소 가스를 흘리는 상기 ＜1＞ ∼ 상기 ＜10＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터의 제조 방법.
＜12＞ 상기 산화물 반도체층의 형성 공정 중, 또는 상기 제 2 성막 공정 후에, 300 ℃ 이상 600 ℃ 이하에서 열처리하는 열처리 공정을 갖는 상기 ＜8＞ 에 기재된 전계 효과형 트랜지스터의 제조 방법.
＜13＞ 상기 산화물 반도체층의 형성 공정 중, 또는 상기 제 2 성막 공정 후에, 300 ℃ 이상 450 ℃ 미만에서 열처리하는 열처리 공정을 갖는 ＜1＞ ∼ ＜11＞ 중 어느 하나에 기재된 전계 효과형 트랜지스터의 제조 방법.
본 발명에 의하면, 20 ㎠/Vs 초과의 높은 이동도와, 파장 420 ㎚ 의 광 조사에 대해 임계값 시프트량의 절대값 ｜ΔVth｜ 가 2 V 이하가 되는 높은 광 안정성을 양립하는 전계 효과형 트랜지스터의 제조 방법을 제공할 수 있다.
도 1a 는, 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조이며 톱 콘택트형의 TFT 의 일례를 나타내는 모식도이다.
도 1b 는, 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트 구조이며 보텀 콘택트형의 TFT 의 일례를 나타내는 모식도이다.
도 2 는, 본 발명의 전기 광학 장치의 일 실시형태의 액정 표시 장치에 대하여, 그 일부분의 개략 단면도이다.
도 3 은, 도 2 에 나타내는 액정 표시 장치의 전기 배선의 개략 구성도이다.
도 4 는, 본 발명의 전기 광학 장치의 일 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치에 대하여, 그 일부분의 개략 단면도이다.
도 5 는, 도 4 에 나타내는 전기 광학 장치의 전기 배선의 개략 구성도이다.
도 6 은, 본 발명의 센서의 일 실시형태인 X 선 센서에 대하여, 그 일부분의 개략 단면도이다.
도 7 은, 도 6 에 나타내는 센서의 전기 배선의 개략 구성도이다.
도 8a 는 실시예 및 비교예의 TFT 의 평면도이다.
도 8b 는 도 8a 에 나타내는 TFT 의 A-A 선 화살표 방향에서 본 단면도이다.
도 9 는, 비교예 1 에 관련된 TFT 의 모노크롬 광 조사시의 Vg-Id 특성을 나타내는 도면이다.
도 10 은, 실시예 3 에 관련된 TFT 의 모노크롬 광 조사시의 Vg-Id 특성을 나타내는 도면이다.
도 11 은, 대표적인 비교예 1 에 관련된 TFT 와 실시예 3 에 관련된 TFT 에 있어서의 광 조사 파장과 ΔVth 의 관계를 나타내는 그래프도이다.
도 12 는, 표 1 에 기초하여 성막 압력과 임계값 시프트량 (ΔVth) (파장 420 ㎚ 시) 의 관계를 플롯한 그래프도이다.
이하, 첨부 도면을 참조하면서, 본 발명의 실시형태에 관련된 전계 효과형 트랜지스터의 제조 방법에 대하여 구체적으로 설명한다. 또한, 도면 중, 동일 또는 대응하는 기능을 갖는 부재 (구성 요소) 에는 동일한 부호를 부여하고 적절히 설명을 생략한다. 또, 이하에서 설명하는 경우에 위치 관계에 대하여 사용하는 「상」및 「하」라는 용어는, 편의적으로 사용하는 것으로서, 그 방향에 구속되는 것은 아니다.
1. 전계 효과형 트랜지스터의 구성
먼저, 본 발명의 실시형태에 관련된 전계 효과형 트랜지스터의 제조 방법을 설명하기 전에, 당해 제조 방법에 의해 제조되는 전계 효과형 트랜지스터의 구성 에 대하여 개략을 설명한다. 또한, 본 발명의 실시형태에 관련된 전계 효과형 트랜지스터로서, TFT 를 일례로 든다.
본 발명의 실시형태에 관련된 TFT 는, 게이트 전극, 게이트 절연막, 산화물 반도체층 (활성층), 소스 전극 및 드레인 전극을 갖고, 게이트 전극에 전압을 인가하여, 산화물 반도체층에 흐르는 전류를 제어하고, 소스 전극과 드레인 전극간의 전류를 스위칭하는 기능을 갖는 액티브 소자이다. 그리고, 본 발명의 실시형태에 관련된 TFT 에서는 또한, 산화물 반도체층이, 막두께 방향으로 제 1 영역과, 당해 제 1 영역보다 게이트 전극으로부터 먼 측에 배치된 제 2 영역을 구비하고 있다. 또한, 본 실시형태의 TFT 에 있어서는, 제 1 영역과 제 2 영역간에 전극층 등의 산화물 반도체층 이외의 층은 삽입되지 않는다.
TFT 의 소자 구조로는, 게이트 전극의 위치에 기초한, 이른바 역스태거 구조 (보텀 게이트형이라고도 불린다) 및 스태거 구조 (톱 게이트형이라고도 불린다) 의 양태가 있지만, 본 실시형태에서는 보텀 게이트형의 TFT 를 사용한다.
단 보텀 게이트형의 TFT 에도 산화물 반도체층과 소스 전극 및 드레인 전극 (적절히, 「소스·드레인 전극」이라고 한다) 의 접촉 부분에 기초하여, 이른바 톱 콘택트형, 보텀 콘택트형의 2 개의 양태가 있지만, 어느 양태여도 된다.
또한, 톱 게이트 구조란, 게이트 절연막의 상측에 게이트 전극이 배치되고, 게이트 절연막의 하측에 산화물 반도체층이 형성된 형태이고, 보텀 게이트 구조란, 게이트 절연막의 하측에 게이트 전극이 배치되고, 게이트 절연막의 상측에 산화물 반도체층이 형성된 형태이다. 또, 보텀 콘택트형이란, 소스·드레인 전극이 산화물 반도체층보다 먼저 형성되어 산화물 반도체층의 하면이 소스·드레인 전극에 접촉하는 형태이고, 톱 콘택트형이란, 산화물 반도체층이 소스·드레인 전극보다 먼저 형성되어 산화물 반도체층의 상면이 소스·드레인 전극에 접촉하는 형태이다.
도 1a 는, 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트형이며 톱 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1a 에 나타내는 TFT (10) 에서는, 기판 (12) 의 두께 방향의 일면에 게이트 전극 (14) 과, 게이트 절연막 (16) 과, 산화물 반도체층 (18) 의 제 1 영역 (18A) 과, 산화물 반도체층 (18) 의 제 2 영역 (18B) 이 순서대로 적층되어 있다. 그리고, 이 제 2 영역 (18B) 위 (의 표면) 에 소스 전극 (20) 및 드레인 전극 (22) 이 서로 이간되어 설치되어 있다.
도 1b 는, 본 발명의 실시형태에 관련된 TFT 로서, 보텀 게이트형이며 보텀 콘택트형의 TFT 의 일례를 나타내는 모식도이다. 도 1b 에 나타내는 TFT (30) 에서는, 기판 (12) 의 두께 방향의 일면에 게이트 전극 (14) 과, 게이트 절연막 (16) 이 순서대로 적층되어 있다. 그리고, 이 게이트 절연막 (16) 의 표면에 소스 전극 (20) 및 드레인 전극 (22) 이 서로 이간되어 설치되고, 또한 이들의 위 (표면) 에, 산화물 반도체층 (18) 의 제 1 영역 (18A) 과, 산화물 반도체층 (18) 의 제 2 영역 (18B) 이 순서대로 적층되어 있다.
또한, 본 실시형태에 관련된 TFT 는, 상기 이외에도, 여러 가지 구성을 취하는 것이 가능하고, 적절히 산화물 반도체층 상에 보호층이나 기판 상에 절연층 등을 구비하는 구성이어도 된다.
또, 제 1 영역 (18A) 과 제 2 영역 (18B) 의 구별은, 산화물 반도체층 (18) 의 단면 TEM (Transmission Electron Microscope) 분석에 의한 콘트라스트의 차이로 구별하거나 ICP (Inductively Coupled Plasma) 발광 분석 장치나 형광 X 선 분석 장치에 의한 조성이나 조성비의 차이로 구별하거나 할 수 있다.
2. 전계 효과형 트랜지스터의 제조 방법
이상 설명한 보텀 게이트형의 전계 효과형 트랜지스터 (TFT (10) 나 TFT (30)) 의 제조 방법은, 산화물 반도체층 (18) 의 형성 공정으로서, In, Ga, Zn, Mg, Al, Sn, Sb, Cd, 및 Ge 로 이루어지는 군에서 선택되는 적어도 1 종을 함유하는 제 1 영역 (18A) 을 성막하는 제 1 성막 공정과, In, Ga, Zn, Mg, Al, Sn, Sb, Cd, 및 Ge 로 이루어지는 군에서 선택되는 적어도 1 종을 함유하고 제 1 영역 (18A) 보다 전기 전도도가 작은 제 2 영역 (18B) 을, 제 1 영역 (18A) 의 표면에 스퍼터링법에 의해 성막하고, 또한, 제 2 영역 (18B) 의 적어도 성막 개시시의 성막 압력을 2.0 ㎩ 이상 13.0 ㎩ 이하로 조정하는 제 2 성막 공정을 순서대로 실시하는 제조 방법이다.
이와 같은 제조 방법에 의하면, 제 1 영역 (18A) 과 당해 제 1 영역보다 전기 전도도가 작은 제 2 영역 (18B) 의 적층 구조를 사용함으로써, 제 1 영역 (18A) 이 소위 「캐리어 주행층」이 되고, 제 2 영역 (18B) 은, 소위 「저항층」이 된다.
그리고, 「캐리어 주행층」이 되는 제 1 영역 (18A) 은, 「저항층」이 되는 제 2 영역 (18B) 보다, 성막시에 받는 데미지 (예를 들어 플라즈마 데미지) 에 의해 발생한 결함이 TFT 특성, 특히 광 조사 특성에 미치는 영향이 큰 것으로 생각된다.
본 실시형태에서는, 제 2 성막 공정의 적어도 성막 개시시에 있어서, 제 1 성막 공정에 의해 성막한 제 1 영역 (18A) 의 표면에, 2.0 ㎩ 이상 13.0 ㎩ 이하로 조정한 성막 압력으로 제 2 영역 (18B) 을 성막하기 때문에, 제 1 영역 (18A) 의 표면에 성막 데미지 (예를 들어 플라즈마 데미지) 를 주는 것을 저감시킬 수 있다. 이 결과, 20 ㎠/Vs 초과의 높은 이동도와, 파장 420 ㎚ 의 광 조사에 대해 임계값 시프트량의 절대값 ｜ΔVth｜ 가 2 V 이하가 되는 높은 광 안정성을 양립할 수 있다.
높은 이동도 및 높은 광 안정성을 갖고 있다는 것은, 본 실시형태의 TFT (10 나 30) 는, 대면적, 고정세의 투명 디스플레이의 구동용 TFT 에 바람직하게 사용할 수 있는 것을 의미한다. 또, 유기 EL 이나 LCD 구동용 TFT 에 있어서 광을 차단하는 층을 형성할 필요가 없어, 제조 비용을 대폭 저감시키는 것이 가능해진다.
또한, 「전기 전도도」란, 물질의 전기 전도의 용이성을 나타내는 물성값이며, 물질의 캐리어 농도를 n, 전기 소량을 e, 캐리어 이동도를 μ 로 하여, drude 모델을 가정한 경우, 물질의 전기 전도도 σ 는 이하의 식으로 나타난다.
σ = neμ
제 1 영역 (18A), 또는 제 2 영역 (18B) 이 n 형 반도체인 경우, 캐리어는 전자이며, 캐리어 농도란 전자 캐리어 농도를, 캐리어 이동도란 전자 이동도를 나타낸다. 마찬가지로, 제 1 영역 (18A) 또는 제 2 영역 (18B) 이 p 형 반도체 인 경우, 캐리어는 정공이며, 캐리어 농도란 정공 캐리어 농도를, 캐리어 이동도란 정공 이동도를 나타낸다. 또한, 물질의 캐리어 농도와 캐리어 이동도는, 홀 측정에 의해 구할 수 있다.
전기 전도도를 구하는 방법에 대해서는, 두께를 알고 있는 막의 시트 저항을 측정함으로써, 막의 전기 전도도를 구할 수 있다. 반도체의 전기 전도도는 온도에 따라 변화하지만, 본문에 기재된 전기 전도도는, 실온 (20 ℃) 에서의 전기 전도도를 나타낸다.
또, 「성막 압력」이란 스퍼터 장치 성막실의 성막시 압력을 가리킨다.
또, 「플라즈마 데미지」란, 성막시에 도입된 아르곤 가스 및 산소 가스가 전계 인가에 의해 이온화되어 생성된 아르곤 이온 및 산소 이온에 의한 물리적 데미지이며, 아르곤 이온이 산소 이온보다 질량이 크기 때문에 영향이 크다.
이상과 같은 전계 효과형 트랜지스터의 제조 방법에 대하여, 대표예로서 도 1a 에 나타내는 보텀 게이트형이며 톱 콘택트형의 TFT (10) 의 제조 방법에 대하여 구체적으로 설명하지만, 보텀 게이트형이며 보텀 콘택트형의 TFT (30) 의 제조 방법에 대해서도 동일한 방법을 적용할 수 있다.
-게이트 전극 (14) 의 형성 공정-
먼저, 도 1a 에 나타내는 바와 같이, TFT (10) 를 형성하기 위한 기판 (12) 을 준비한 후, 기판 (12) 의 두께 방향의 일방의 주면 (主面) 상에, 게이트 전극 (14) 을 형성하는 게이트 전극 (14) 의 형성 공정을 실시한다.
준비하는 기판 (12) 의 형상, 구조, 크기 등에 대해서는 특별히 제한은 없으며, 목적에 따라 적절히 선택할 수 있다. 기판 (12) 의 구조는 단층 구조여도 되고, 적층 구조여도 된다. 기판 (12) 으로는, 예를 들어, 유리나 YSZ (이트륨 안정화 지르코늄), Si 등의 무기 재료, 폴리에틸렌테레프탈레이트나 폴리에틸렌나프탈레이트, 폴리이미드 등의 수지, 혹은 점토 광물이나 운모 파생 결정 구조를 갖는 입자와의 복합 플라스틱 재료 등의 수지 복합 재료 등으로 이루어지는 기판을 사용할 수 있다. 그 중에서도 경량인 점, 가요성을 갖는 점에서 수지 혹은 수지 복합 재료로 이루어지는 기판이 바람직하다. 또한, 수지 기판은, 수분이나 산소의 투과를 방지하기 위한 가스 배리어층이나, 수지 기판의 평탄성이나 하부 전극과의 밀착성을 향상시키기 위한 언더코트층 등을 구비하고 있어도 된다.
그리고, 게이트 전극 (14) 의 형성에서는, 먼저 예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 도전막을 성막한다. 성막 후, 도전막을 포토리소그래피 및 에칭법 또는 리프트 오프법 등에 의해 소정의 형상으로 패터닝함으로써, 도전막으로부터 게이트 전극 (14) 을 형성한다. 이 때, 게이트 전극 (14) 및 게이트 배선을 동시에 패터닝하는 것이 바람직하다.
게이트 전극 (14) 을 구성하는 도전막으로는, 높은 도전성을 갖는 것을 사용하는 것이 바람직하고, 예를 들어 Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, Ag 합금, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물 도전막 등을 단층 또는 2 층 이상의 적층 구조로 하여 사용할 수 있다.
-게이트 절연막 (16) 의 형성 공정-
게이트 전극 (14) 을 형성한 후에는, 당해 게이트 전극 (14) 상 및 기판 (12) 의 노출면 상에 게이트 절연막 (16) 을 형성하는 게이트 절연막 (16) 의 형성 공정을 실시한다.
게이트 절연막 (16) 의 형성에서는, 게이트 전극 (14) 의 형성 방법과 동일한 형성 방법을 사용할 수 있다.
게이트 절연막 (16) 을 구성하는 절연막은, 높은 절연성을 갖는 것이 바람직하고, 예를 들어 SiO2, SiNx, SiON, Al2O3, Y2O3, Ta2O5, HfO2 등의 절연막, 또는 이들 화합물을 적어도 2 개 이상 함유하는 절연막으로 해도 된다.
-산화물 반도체층 (18) 의 형성 공정-
게이트 절연막 (16) 을 형성한 후에는, 당해 게이트 절연막 (16) 의 표면에 산화물 반도체층 (18) 을 형성하는 산화물 반도체층 (18) 의 형성 공정을 실시한다.
이 형성 공정에 있어서, 산화물 반도체층 (18) 은, 비정질막 또는 결정질막 중 어느 것으로 형성해도 된다. 단, 비정질막인 경우에는, 저온에서 성막 가능하기 때문에, 가요성이 있는 기판 (12) 상에 바람직하게 형성된다. 또, 비정질막의 경우에는, 결정립계가 존재하지 않아, 균일성이 높은 막이 얻어진다. 또한, 산화물 반도체층 (18) 이 비정질막인지의 여부는, X 선 회절 측정에 의해 확인할 수 있다. 즉, X 선 회절 측정에 의해, 결정 구조를 나타내는 명확한 피크가 검출되지 않은 경우에는, 그 산화물 반도체층 (18) 은 비정질막이라고 판단할 수 있다.
산화물 반도체층 (18) 에 있어서의 제 1 영역 (18A) 과 제 2 영역 (18B) 을 포함한 막두께 (총 막두께) 는, 특별히 한정되지 않지만, 막의 균일성의 실현, 및 산화물 반도체층 (18) 중의 토탈의 캐리어 농도를 조정하기 쉽다는 관점에서 10 ㎚ 이상 200 ㎚ 이하로 하는 것이 바람직하다.
이 산화물 반도체층 (18) 의 형성 공정에서는, 제 1 성막 공정과 제 2 성막 공정을 순서대로 실시한다. 또한, 제 1 성막 공정과 제 2 성막 공정 사이에, 패터닝 처리나 열처리 등의 중간 처리 공정을 실시해도 된다.
-제 1 성막 공정-
제 1 성막 공정에서는, In, Ga, Zn, Mg, Al, Sn, Sb, Cd, 및 Ge 로 이루어지는 군에서 선택되는 적어도 1 종을 함유하는 (예를 들어 In-Ga-Zn-O, In-Zn-O, In-Ga-O, In-Sn-O, In-Sn-Zn-O, In-Ga-Sn-O 나 In-O 등) 제 1 영역 (18A) 을 성막한다.
제 1 영역 (18A) 의 성막 방법으로는, 예를 들어 인쇄 방식이나 코팅 방식 등의 습식 방식, 진공 증착법이나 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD 나 플라즈마 CVD 법 등의 화학적 방식을 들 수 있다. 이들 중에서도, 막두께의 제어가 용이하다는 관점에서, 진공 증착법, 스퍼터링법, 이온 플레이팅법, CVD 또는 플라즈마 CVD 법 등의 기상 성막법을 사용하는 것이 바람직하다. 기상 성막법 중에서도, 스퍼터링법, 펄스 레이저 증착법 (PLD 법) 이 보다 바람직하다. 나아가, 양산성의 관점에서, 스퍼터링법이 더욱 바람직하다.
스퍼터링법의 경우, 특히 투입 전력으로는 DC/RF 에 특별히 한정되지 않는다. 또 스퍼터링법에 있어서는 조성 조정한 싱글 타깃에 의한 성막이나 복수 타깃을 사용한 공스퍼터에 의한 성막도 가능하지만, 바람직하게는 타깃이 좋다. 공스퍼터의 경우에는 DC/RF 쌍방을 사용한다. 예를 들어 IGZO 계의 경우에는 In2O3 와 ZnO 는 DC 스퍼터로 하고, Ga2O3 는 RF 스퍼터로 한다. 또, 얻어지는 막의 도전율을 제어하기 위해, 성막시의 성막실 내의 산소 분압은 임의로 제어한다. 성막실 내의 산소 분압을 제어하는 수법으로는, 성막실 내에 도입하는 O2 가스량을 변화시키는 방법이어도 되고, 산소 라디칼이나 오존 가스의 도입량을 변화시키는 방법이어도 된다. 산소 가스 도입을 정지시킨 경우에도 저항이 높은 경우에는, H2 나 N2 등의 환원성 가스를 도입해도 된다. 산소 라디칼을 사용하는 경우에는, 성막 압력과 평균 자유 행정의 관계를 고려하면, 성막 기판에 직접 분사하는 편이 효과가 크다.
또, 이 제 1 성막 공정에서는, In, Ga, Sn, Zn, 및 Cd 중 적어도 1 종이 함유되도록 성막하는 것이 바람직하고, In, Sn, Zn 및 Ga 중 적어도 1 종이 함유되도록 성막하는 것이 바람직하고, In, Ga 및 Zn 중 적어도 1 종이 함유되도록 성막 (예를 들어 In-O 계) 하는 것이 바람직하다. 또한, 적어도 In 이 함유되도록 성막하는 것이 바람직하다.
특히, 제 1 성막 공정 및 후술하는 제 2 성막 공정에서는, 제 1 영역 (18A) 및 제 2 영역 (18B) 의 각각에 In 이 함유되도록 성막하고, 또한, 제 1 영역 (18A) 의 In 원자 조성 비율을, 제 2 영역 (18B) 의 In 원자 조성 비율보다 높게 하는 것이 바람직하다. 제 1 영역 (18A) 의 In 조성 비율을 높게 함으로써 상대적으로 전자 친화력이 증대되는 경향이 얻어지고, 제 1 영역 (18A) 에 전도 캐리어가 집중되기 쉬워지기 때문이다. 또, In 함유율을 증대시킨 편이 전도 캐리어 농도를 증대시키는 것이 용이해지기 때문에, 높은 캐리어 이동도를 얻기 쉬워지기 때문이다.
상기와 동일한 관점에서, 제 1 성막 공정 및 후술하는 제 2 성막 공정에서는, 제 1 영역 (18A) 및 제 2 영역 (18B) 의 각각에 Ga 가 함유되도록 성막하고, 또한, 제 1 영역 (18A) 의 Ga 원자 조성 비율을, 제 2 영역 (18B) 의 Ga 원자 조성 비율보다 낮게 하는 것이 바람직하다.
상기와 동일한 관점에서, 제 1 성막 공정 및 후술하는 제 2 성막 공정에서는, 스퍼터링법을 이용하여 성막실 내에 산소를 함유하는 가스를 흘리면서 제 1 영역 (18A) 및 제 2 영역 (18B) 을 성막하고, 또한, 제 1 성막 공정에서는, 제 2 성막 공정시에 흘리는 산소 가스의 유량보다 적은 유량의 산소 가스를 흘리는 것이 바람직하다.
또한, 상기 조성이나 조성비, 막두께에 대해서는, 형광 X 선 분석 장치로 확인할 수 있다.
또, 제 1 성막 공정에서는, 제 1 영역 (18A) 에 In, Ga, Zn, Mg, Al, Sn, Sb, Cd, 및 Ge 로 이루어지는 군에서 선택되는 적어도 2 종이 함유되도록 성막하는 것이 바람직하고 (예를 들어 In-Zn-O 계, In-Ga-O 계, Ga-Zn-O 계), 특히 파장 420 ㎚ 의 광 조사에 대해 임계값 시프트량을 현저하게 억제할 수 있다는 관점에서, 제 1 영역 (18A) 에 In 과 Zn 이 함유되도록 성막하는 것이 바람직하다.
또한, 제 1 성막 공정에서는, 제 1 영역 (18A) 에 In, Ga (또는 Sn) 및 Zn 이 모두 함유되도록 성막하는 것이 바람직하다. 즉, 제 1 영역 (18A) 의 조성에는, In(a)Ga(b)Zn(c)O(d) (a, b, c, d ＞ 0) 가 함유되는 것이 바람직하다.
특히, 제 1 영역 (18A) 은, In 과 Ga (또는 Sn) 와 Zn 과 O 를 주된 구성 원소로 하고 있는 것이 바람직하다. 또한, 「주된 구성 원소」란, 제 1 영역 (18A) 의 전체 구성 원소에 대한 In 과 Ga (또는 Sn) 와 Zn 과 O 의 조성 비율이 전체의 98 ％ 이상인 것을 의미하는 것으로 한다. 따라서, 제 1 영역 (18A) 에는 후술하는 Mg 등의 다른 원소도 함유하고 있어도 된다.
또, 제 1 성막 공정에서는, 제 1 영역 (18A) 의 막두께가 10 ㎚ 이하가 되도록 성막하는 것이 바람직하다. 제 1 영역 (18A) 에는, 상기 서술한 바와 같이 고이동도화를 실현하기 쉬운 IZO 나 매우 In-리치한 IGZO 막을 사용하는 것이 바람직하지만, 이와 같은 고이동도막은 캐리어 농도가 높기 때문에 핀치 오프가 비교적 어렵고, 임계값이 커 마이너스측으로 시프트될 가능성이 있다. 따라서, 제 1 영역 (18A) 의 막두께를 10 ㎚ 이하로 함으로써, 산화물 반도체층 (18) 에 있어서의 토탈의 캐리어 농도가 과잉인 상태가 되어 핀치 오프가 곤란해지는 것을 회피할 수 있다.
제 1 영역 (18A) 의 전기 전도도는, 바람직하게는 10-6Scm-1 이상 102Scm-1 미만으로 한다. 보다 바람직하게는 10-4Scm-1 이상 102Scm-1 미만으로 하고, 더욱 바람직하게는 10-1Scm-1 이상 102Scm-1 미만으로 한다.
-제 2 성막 공정-
제 2 성막 공정에서는, In, Ga, Zn, Mg, Al, Sn, Sb, Cd, 및 Ge 로 이루어지는 군에서 선택되는 적어도 1 종을 함유하고 제 1 영역 (18A) 보다 전기 전도도가 작은 제 2 영역 (18B) 을, 제 1 영역 (18A) 의 표면에 스퍼터링법에 의해 성막하고, 또한, 제 2 영역 (18B) 의 적어도 성막 개시시의 성막 압력을 2.0 ㎩ 이상 13.0 ㎩ 이하로 조정한다.
제 2 성막 공정에 있어서의 제 2 영역 (18B) 의 성막 방법은, 제 1 성막 공정과는 달리, 스퍼터링법을 이용하는 것을 전제로 한다. 스퍼터링법의 바람직한 조건 등은, 제 1 성막 공정에서 상세히 서술한 조건과 동일하다. 생산성의 향상이나 불순물의 혼입 억제의 관점에서, 제 1 성막 공정과 제 2 성막 공정의 성막을 연속하여 스퍼터링법에 의해 실시하는 것이 바람직하다.
제 2 성막 공정에 있어서의 성막 개시시의 성막 압력은, 5.0 ㎩ 이상 12.0 ㎩ 미만인 것이 바람직하다. 파장 420 ㎚ 의 광 조사에 대해 임계값 시프트량의 절대값 ｜ΔVth｜ 가 1 V 이하가 되기 때문이다. 또, 성막 개시시의 성막 압력을 5.0 ㎩ 이상으로 조정하면, 파장 420 ㎚ 의 광 조사에 대한 임계값 시프트량의 성막 압력 의존성을 완화시킬 수 있기 때문이다. 즉, 성막 압력이 5.0 ㎩ 이상이면, 성막 압력이 가령 변동되었다고 해도, 임계값 시프트량의 변동을 억제 할 수 있기 때문이다.
또, 제 2 성막 공정에 있어서의 성막 개시시의 성막 압력은, 10.0 ㎩ 이하로 조정하는 것이 바람직하다. 성막 압력이 10.0 ㎩ 이하의 범위 내에서 성막 압력이 가령 변동되었다고 해도, 임계값 시프트량의 변동을 억제할 수 있기 때문이다.
또한, 제 2 성막 공정에 있어서의 성막 개시시의 성막 압력을 8.0 ㎩ 이하로 조정하는 것이 바람직하다. 성막 속도가 극단적으로 떨어지는 것을 억제할 수 있기 때문이다. 또한, 성막 압력과 성막 속도의 관계에 대해서는, 성막 압력이 대체로 1 ㎩ 이상부터 높아짐에 따라 성막 속도가 떨어진다는 관계가 있다.
또, 제 2 성막 공정에서는, 성막 시간을 단축한다는 관점에서, 성막 도중에 성막 압력을 성막 개시시의 성막 압력보다 낮은 압력으로 전환하는 것이 바람직하다. 구체적으로는, 제 2 영역 (18B) 을 최초의 5 ㎚ 까지 성막 개시시의 성막 압력으로 성막하고, 제 2 영역 (18B) 의 나머지를 1.0 ㎩ 미만의 성막 압력으로 성막한다.
이로써, 성막 개시시에는, 성막 압력을 2.0 ㎩ 이상 13.0 ㎩ 이하로 조정하여 제 1 영역 (18A) 에 대한 플라즈마 데미지를 억제하면서 천천히 제 2 영역 (18B) 을 성막하고, 성막 도중부터는 제 1 영역 (18A) 의 표면에 이미 제 2 영역 (18B) 의 일부가 있음으로써 제 1 영역 (18A) 에 플라즈마 데미지를 주기 어렵기 때문에, 성막 압력을 1.0 ㎩ 미만으로 조정하고 나머지 제 2 영역 (18B) 을 신속하게 성막하여 성막 시간을 단축할 수 있다.
또, 제 2 영역 (18B) 의 막두께는, 제 1 영역 (18A) (예를 들어 10 ㎚ 이하로 한다) 의 막두께 이상으로 하는 것이 바람직하다. 특히, 10 ㎚ 초과로 하면, 오프 전류의 저감이나 S 값의 열화 억제를 기대할 수 있기 때문이다. 또, 제 2 영역 (18B) 의 막두께는, 120 ㎚ 이하, 특히 70 ㎚ 미만으로 하는 것이 바람직하다. 소스·드레인 전극 (20, 22) 과 제 1 영역 (18A) 의 저항이 증대하여 결과적으로 이동도의 저하를 초래하는 것을 억제할 수 있기 때문이다.
제 2 영역 (18B) 의 조성의 바람직한 조건에 대해서는, 제 1 성막 공정에서 상세히 서술한 조건과 동일하다. 예를 들어, 제 2 성막 공정에서는, 제 2 영역 (18B) 에 In, Ga (또는 Sn) 및 Zn 이 모두 함유되도록 성막하는 것이 바람직하다.
제 1 영역 (18A) 및 제 2 영역 (18B) 을 스퍼터 성막할 때의 도달 진공도는, 특별히 한정되지 않지만, 2.0 × 10-5 ㎩ 이하가 바람직하고, 1.0 × 10-6 ㎩ 정도가 보다 바람직하다. 진공도에 대응한 H2O 성분이 박막 내에 취입되어, 진공도에 의존하여 캐리어 밀도가 변화하기 때문에, 본 실시형태의 효과를 보다 높게 하기 에는 상기 진공도가 바람직하다.
또, 제 1 영역 (18A) 및 제 2 영역 (18B) 을 스퍼터 성막할 때의 기판 (12) 과 타깃의 거리는, 자력선이 기판, 샘플 폴더를 가로질러 플라즈마가 불안정화 (밀도 저하의 요인) 되는 것을 억제한다는 관점에서, 50 ㎜ 이상이 바람직하다. 또, 상기 거리는, 성막 레이트가 저하되는 것을 억제하여 제조에 적합한 성막 레이트로 한다는 관점에서, 150 ㎜ 이하인 것이 바람직하다.
제 2 영역 (18B) 의 전기 전도도는, 제 1 영역 (18A) 보다 낮은 것을 전제로 하여, 제 1 영역 (18A) 과 동일한 범위를 취할 수 있지만, 바람직하게는 10-7Scm-1 이상 101Scm-1 미만으로 한다. 보다 바람직하게는 10-7Scm-1 이상 10-1Scm-1 미만으로 한다.
또, 산화물 반도체층 (18) 의 각 영역의 캐리어 농도 (바꿔 말하면 전기 전도도) 의 제어는, 조성 변조에 의해 실시하는 것 외에, 성막시의 산소 분압 제어 에 의해서도 실시할 수 있다.
산소 농도의 제어는, 구체적으로는 제 1 영역 (18A) 및 제 2 영역 (18B) 에 있어서의 성막시의 산소 분압을 각각 제어함으로써 실시할 수 있다. 성막시의 산소 분압을 높이면, 캐리어 농도를 저감시킬 수 있고, 그에 수반하여 오프 전류의 저감을 기대할 수 있다. 한편, 성막시의 산소 분압을 낮게 하면, 캐리어 농도를 증대시킬 수 있고, 그에 수반하여 전계 효과 이동도의 증대를 기대할 수 있다. 또, 예를 들어 제 2 영역 (18B) 의 성막 후에 산소 라디칼이나 오존을 조사하는 처리를 실시하는 것에 의해서도 막의 산화를 촉진하여, 제 2 영역 (18B) 중의 산소 결손량을 저감시키는 것이 가능하다.
또, 산화물 반도체층 (18) 에 함유되는 예를 들어 Zn 의 일부에, 보다 밴드 갭이 넓어지는 원소 이온을 도핑함으로써, 광학 밴드 갭 증대에 수반하는 광 조사 안정성을 부여할 수 있다. 구체적으로는, Mg 를 도핑함으로써 막의 밴드 갭을 크게 하는 것이 가능하다. 예를 들어, 산화물 반도체층 (18) 의 각 영역에 Mg 를 도핑함으로써, In, Ga, Zn 등의 조성비를 제어한 계에 비해, 적층막의 밴드 프로파일을 유지한 채 밴드 갭의 증대가 가능하다.
그리고, 유기 EL 에 사용되는 청색 발광층은 파장 450 ㎚ 정도로 피크를 갖는 브로드한 발광을 나타내기 때문에, 만일 산화물 반도체층 (18) 의 광학 밴드 갭이 비교적 좁고, 그 영역에 광학 흡수를 갖는 경우에는, 트랜지스터의 임계값 시프트가 일어난다는 문제가 발생한다. 따라서, 특히 유기 EL 구동용으로 사용되는 TFT 로는, 산화물 반도체층 (18) 에 사용하는 재료의 밴드 갭이 보다 큰 것이 바람직하다.
또, 제 1 영역 (18A) 등의 캐리어 농도는 카티온 도핑에 의해서도 임의로 제어할 수 있다. 캐리어 농도를 증가시키고자 할 때에는, 상대적으로 가수가 큰 카티온이 되기 쉬운 재료 (예를 들어 Ti, Zr, Hf, Ta 등) 를 도핑하면 된다. 단, 가수가 큰 카티온을 도핑하는 경우에는, 산화물 반도체막의 구성 원소수가 증가하기 때문에, 성막 프로세스의 단순화, 저비용화의 면에서 불리하기 때문에, 산소 농도 (산소 결손량) 에 의해 캐리어 농도를 제어하는 것이 바람직하다.
-패터닝 공정-
다음으로, 산화물 반도체층 (18) 을 패터닝하는 패터닝 공정을 실시한다. 패터닝은 포토리소그래피 및 에칭에 의해 실시할 수 있다. 구체적으로는, 잔존시키는 부분에 포토리소그래피에 의해 레지스트 패턴을 형성하고, 염산, 질산, 묽은 황산, 또는 인산, 질산 및 아세트산의 혼합액 등의 산용액에 의해 웨트 에칭함으로써 패턴을 형성한다. 또 드라이 에칭을 이용하여 패터닝해도 되고 특별히 한정되지 않는다. 또한, 산화물 반도체층 (18) 의 패터닝은, 제 1 성막 공정 후에 제 1 영역 (18A) 에 대해, 제 2 성막 공정 후에 제 2 영역 (18B) 에 대해 수시 실시해도 되지만, 제 1 영역에 에칭 데미지 등을 주는 것을 억제한다는 관점에서, 제 2 성막 공정 후에 제 1 영역 (18A) 및 제 2 영역 (18B) 을 패터닝하는 것이 바람직하다.
또한, 포토리소그래피 및 에칭의 패터닝 방법을 이용하지 않고, 용도 (해상도) 에 맞춰, 상기 제 1 성막 공정 및 제 2 성막 공정에 있어서, 스퍼터 성막과 동시에 패터닝할 수 있는 메탈 마스크를 사용한 패터닝 방법을 이용할 수도 있다.
-열처리 공정-
산화물 반도체층 (18) 의 형성 공정 중, 또는 제 2 성막 공정 후에, (기판 (12) 을) 열처리하는 열처리 공정을 실시하는 것이 바람직하다. 또한, 「산화물 반도체층 (18) 의 형성 공정 중의 열처리」란, 성막시의 기판 가열을 가리킨다. 또, 「제 2 성막 공정 후의 열처리」는, 산화물 반도체층 (18) 의 성막 직후에 실시해도 되고, 후술하는 소스·드레인 전극 (20, 22) 의 형성 등이 모두 끝난 후에 실시해도 된다.
열처리 온도는 전기 특성의 편차를 억제하기 위해 300 ℃ 이상 600 ℃ 이하인 것이 바람직하다. 또, 포스트 어닐 중의 분위기는, 산화성 분위기나 불활성 분위기로 할 수 있고, 산소 함유 분위기로 하는 것이 바람직하다. 산화성 분위기 중에서 포스트 어닐을 실시하면 산화물 반도체층 중의 산소가 빠지기 어려워, 잉여 캐리어가 발생하는 것을 억제하여, 전기 특성 편차가 일어나기 어려워진다. 열처리는 기판마다 실시해도 되고, 클린 오븐 등에 복수 투입하여 실시해도 된다. 또, 600 ℃ 이하이면, 제 1 영역 (18A) 과 제 2 영역 (18B) 사이에서 카티온의 상호 확산이 일어나 2 개의 영역이 서로 섞이는 것을 억제할 수 있다.
또한, 제 1 영역 (18A) 과 제 2 영역 (18B) 에서의 카티온의 상호 확산이 일어나지는 않았는지의 여부는, 예를 들어 단면 TEM 에 의한 분석을 실시함으로써 확인할 수 있다. 또, 열처리 공정은 생략하는 것도 가능하다.
특히, 열처리 온도를 300 ℃ 이상 450 ℃ 미만으로 하는 것이 바람직하다. 제 1 영역의 조성에 의하지 않고, TFT 가 보다 확실하게 동작하기 때문이다.
또, 열처리 분위기의 습도가 매우 높은 경우에는 막 중에 수분이 취입되기 쉬워, 전기 특성의 편차가 일어나기 쉬워지기 때문에, 실온에서의 상대 습도가 50 ％ 이하인 환경에서 열처리를 실시하는 것이 바람직하다. 그리고 또한, 열처리 시간에 특별히 한정은 없지만, 막온도가 균일해지는 데에 필요한 시간 등을 고려하여, 적어도 10 분 이상 유지하는 것이 바람직하다.
-전극 형성 공정-
산화물 반도체층 (18) 의 형성 공정 후에는, 혹은 열처리 공정 후에는, 제 2 영역 (18B) 상에, 소스 전극 (20) 및 드레인 전극 (22) 을 형성하는 전극 형성 공정을 실시한다. 단, 오믹 컨택트 형성의 관점에서, 전극 형성 공정 후에 열처리 공정을 실시하는 것이 바람직하다. 전극 형성 공정에서는, 상기 게이트 전극의 형성 방법과 동일한 형성 방법을 사용할 수 있다.
소스·드레인 전극 (20, 22) 을 구성하는 도전막으로는, 높은 도전성을 갖는 것을 사용하여, 예를 들어 Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, Ag 합금, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물의 도전막 등을 사용하여 형성할 수 있다. 소스·드레인 전극 (20, 22) 으로는 이들 도전막을 단층 구조 또는 2 층 이상의 적층 구조로 하여 사용할 수 있다.
전극 형성 공정의 에칭시에는, 산화물 반도체층 (18) 상에 에칭 보호를 위한 보호막이 있어도 된다. 보호막의 형성은, 산화물 반도체층 (18) 의 성막과 연속하여 실시해도 되고, 산화물 반도체층 (18) 의 패터닝 후에 실시해도 된다.
또한, 본 실시형태의 TFT (10) 를 사용함으로써, 광 조사에 대한 특성 열화를 저감시키기 위한 보호막 등을 산화물 반도체층 (18) 상에 사용하지 않고, 높은 이동도와, 높은 광 조사 안정성이 얻어지지만, 물론 산화물 반도체층 (18) 에 상기와 같은 보호막을 형성해도 된다. 예를 들어 자외 영역 (파장 400 ㎚ 이하) 의 광을 흡수, 반사하는 보호막을 형성함으로써, 더욱 광 조사에 대한 안정성을 향상시키는 것도 가능하다.
이상의 순서에 의해, 도 1a 에 나타내는 보텀 게이트형이며 톱 콘택트형의 TFT (10) 를 제조할 수 있다. 또, 본 실시형태의 TFT 의 제조 방법에 의하면, 제 1 영역 (18A) 이나 제 2 영역 (18B) 은 그 구성 재료에 의해 저온 (예를 들어 400 ℃ 이하) 에서 성막이 가능하기 때문에, 기판 (12) 에 수지 기판 등을 사용하면 TFT (10) 전체적으로 저온 제조가 가능해진다.
또한, 본 발명을 특정한 실시형태에 대하여 상세하게 설명했지만, 본 발명은 이러한 실시형태에 한정되지 않고, 본 발명의 범위 내에 있어서 그 밖의 여러 가지의 실시형태가 가능한 것은 당업자에게 있어 자명하고, 예를 들어 상기 서술한 복수의 실시형태는, 적절히 조합하여 실시 가능하다.
3. 응용
이상에서 설명한 본 실시형태에 있어서 제조되는 전계 효과형 트랜지스터는, 그 용도에는 특별히 한정은 없지만, 예를 들어 전기 광학 장치 (예를 들어 액정 표시 장치, 유기 EL (Electro Luminescence) 표시 장치, 무기 EL 표시 장치 등의 표시 장치 등) 에 있어서의 구동 소자, 특히 대면적 디바이스에 있어서 바람직하게 사용된다.
나아가 본 실시형태의 전계 효과형 트랜지스터는, 수지 기판을 사용한 저온 프로세스로 제조 가능한 디바이스에 특히 바람직하고 (예를 들어 플렉시블 디스플레이 등), X 선 센서 등의 각종 센서, MEMS (Micro Electro Mechanical System) 등, 여러 가지의 전자 디바이스에 있어서의 구동 소자 (구동 회로) 로서 바람직하게 사용되는 것이다.
4. 전기 광학 장치 및 센서
본 실시형태의 전기 광학 장치 또는 센서는, 전술한 전계 효과형 트랜지스터 (TFT (10)) 를 구비하여 구성된다.
전기 광학 장치의 예로는, 표시 장치 (예를 들어 액정 표시 장치, 유기 EL 표시 장치, 무기 EL 표시 장치 등) 가 있다.
센서의 예로는, CCD (Charge Coupled Device) 또는 CMOS (Complementary Metal Oxide Semiconductor) 등의 이미지 센서나, X 선 센서 등이 바람직하다.
본 실시형태의 TFT 를 사용한 전기 광학 장치 및 센서는, 모두 특성의 면내 균일성이 높다. 또한, 여기서 말하는 「특성」이란, 전기 광학 장치 (표시 장치) 의 경우에는 표시 특성, 센서의 경우에는 감도 특성이다.
이하, 본 실시형태에 의해 제조되는 전계 효과형 트랜지스터를 구비한 전기 광학 장치 또는 센서의 대표예로서, 액정 표시 장치, 유기 EL 표시 장치, X 선 센서에 대하여 설명한다.
5. 액정 표시 장치
도 2 에 본 발명의 전기 광학 장치의 일 실시형태인 액정 표시 장치에 대하여, 그 일부분의 개략 단면도를 나타내고, 도 3 에 그 전기 배선의 개략 구성도를 나타낸다.
도 2 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (100) 는, 도 1a 에 나타낸 보텀 게이트형이며 톱 콘택트형의 TFT (10) 와, TFT (10) 의 패시베이션층 (102) 에 의해 보호된 산화물 반도체층 (18) 상에 화소 하부 전극 (104) 및 그 대향 상부 전극 (106) 사이에 끼워진 액정층 (108) 과, 각 화소에 대응시켜 상이한 색을 발색시키기 위한 RGB 컬러 필터 (110) 를 구비하고, TFT (10) 의 기판 (12) 측 및 RGB 컬러 필터 (110) 상에 각각 편광판 (112a, 112b) 을 구비한 구성이다.
또, 도 3 에 나타내는 바와 같이, 본 실시형태의 액정 표시 장치 (100) 는, 서로 평행한 복수의 게이트 배선 (112) 과, 그 게이트 배선 (112) 과 교차하는, 서로 평행한 데이터 배선 (114) 을 구비하고 있다. 여기서 게이트 배선 (112) 과 데이터 배선 (114) 은 전기적으로 절연되어 있다. 게이트 배선 (112) 과 데이터 배선 (114) 의 교차부 부근에 TFT (10) 가 구비되어 있다.
TFT (10) 의 게이트 전극 (14) 은, 게이트 배선 (112) 에 접속되어 있고, TFT (10) 의 소스 전극 (20) 은 데이터 배선 (114) 에 접속되어 있다. 또, TFT (10) 의 드레인 전극 (22) 은 패시베이션층 (102) 에 형성된 컨택트홀 (116) 을 개재하여 (컨택트홀 (116) 에 도전체가 매립되어) 화소 하부 전극 (104) 에 접속되어 있다. 이 화소 하부 전극 (104) 은, 접지된 대향 상부 전극 (106) 과 함께 캐패시터 (118) 를 구성하고 있다.
본 실시형태의 TFT 는 광 조사시의 안정성이 매우 높기 때문에, 액정 표시 장치의 신뢰성이 증가한다.
6. 유기 EL 표시 장치
도 4 에 본 발명의 전기 광학 장치의 일 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치에 대하여, 그 일부분의 개략 단면도를 나타내고, 도 5 에 전기 배선의 개략 구성도를 나타낸다.
유기 EL 표시 장치의 구동 방식에는, 단순 매트릭스 방식과 액티브 매트릭스 방식의 2 종류가 있다. 단순 매트릭스 방식은 저비용으로 제조할 수 있는 장점이 있지만, 주사선을 1 개씩 선택하여 화소를 발광시키기 때문에, 주사선수와 주사선당의 발광 시간은 반비례한다. 그 때문에 고정세화, 대화면화가 곤란하다. 액티브 매트릭스 방식은 화소마다 트랜지스터나 캐패시터를 형성하기 때문에 제조 비용이 높아지지만, 단순 매트릭스 방식과 같이 주사선수를 늘릴 수 없다는 문제는 없기 때문에 고정세화, 대화면화에 적합하다.
본 실시형태의 액티브 매트릭스 방식의 유기 EL 표시 장치 (200) 는, 도 1a 에 나타낸 보텀 게이트형이며 톱 콘택트형의 TFT (10) 가 기판 (12) 상에 형성되어 있다. 이 기판 (12) 은 예를 들어 가요성 지지체로서, PEN 등의 플라스틱 필름이며, 절연성으로 하기 위해 표면에 기판 절연층 (202) 을 갖는다. 그 위에 패터닝된 컬러 필터층 (204) 이 설치된다. 구동 TFT 부에 게이트 전극 (14) 을 갖고, 또한 게이트 절연막 (16) 이 게이트 전극 (14) 상에 형성된다. 게이트 절연막 (16) 의 일부에는 전기적 접속을 위해 커넥션 홀이 열린다. 구동 TFT 부에 산화물 반도체층 (18) 이 형성되고, 그 위에 소스 전극 (20) 및 드레인 전극 (22) 이 형성된다. 드레인 전극 (22) 과 유기 EL 소자의 화소 전극 (양극) (206) 은, 연속된 일체로서, 동일 재료·동일 공정으로 형성된다. 스위칭 TFT 의 드레인 전극 (22) 과 구동 TFT 는, 커넥션 전극 (208) 에 의해 커넥션 홀에서 전기적으로 접속된다. 또한, 화소 전극부의 유기 EL 소자가 형성되는 부분을 제외하고, 전체가 절연막 (210) 으로 덮인다. 화소 전극부 상에, 발광층을 포함하는 유기층 (212) 및 음극 (214) 이 형성되어 유기 EL 소자부가 형성된다.
또, 도 5 에 나타내는 바와 같이, 본 실시형태의 유기 EL 표시 장치 (200) 는, 서로 평행한 복수의 게이트 배선 (220) 과, 그 게이트 배선 (220) 과 교차하는, 서로 평행한 데이터 배선 (222) 및 구동 배선 (224) 을 구비하고 있다. 여기서, 게이트 배선 (220) 과 데이터 배선 (222), 구동 배선 (224) 은 전기적으로 절연되어 있다. 스위칭용 TFT (10b) 의 게이트 전극 (14) 은, 게이트 배선 (220) 에 접속되어 있고, 스위칭용 TFT (10b) 의 소스 전극 (20) 은 데이터 배선 (222) 에 접속되어 있다. 또, 스위칭용 TFT (10b) 의 드레인 전극 (22) 은 구동용 TFT (10) 의 게이트 전극 (14) 에 접속됨과 함께, 캐패시터 (226) 를 사용함으로써 구동용 TFT (10a) 를 온 상태로 유지한다. 구동용 TFT (10a) 의 소스 전극 (20) 은 구동 배선 (224) 에 접속되고, 드레인 전극 (22) 은 유기층 (212) 에 접속된다.
본 발명에 의해 제조되는 TFT 는 광 조사시에 있어서의 안정성이 매우 높기 때문에, 신뢰성이 높은 유기 EL 표시 장치의 제조에 적합하다.
또한, 도 4 에 나타낸 유기 EL 표시 장치에 있어서, 유기층 (212) 의 상부 전극을 투명 전극으로 하여 톱 이미션형으로 해도 되고, 유기층 (212) 의 하부 전극 및 TFT 의 각 전극을 투명 전극으로 함으로써 보텀 이미션형으로 해도 된다.
7. X 선 센서
도 6 에 본 발명의 센서의 일 실시형태인 X 선 센서에 대하여, 그 일부분의 개략 단면도를 나타내고, 도 7 에 그 전기 배선의 개략 구성도를 나타낸다.
도 6 은, 보다 구체적으로는 X 선 센서 어레이의 일부를 확대한 개략 단면도이다. 본 실시형태의 X 선 센서 (300) 는 기판 (12) 상에 형성된 TFT (10) 및 캐패시터 (310) 와, 캐패시터 (310) 상에 형성된 전하 수집용 전극 (302) 과, X 선 변환층 (304) 과, 상부 전극 (306) 을 구비하여 구성된다. TFT (10) 상에는 패시베이션막 (308) 이 형성되어 있다.
캐패시터 (310) 는, 캐패시터용 하부 전극 (312) 과 캐패시터용 상부 전극 (314) 으로 절연막 (316) 을 사이에 둔 구조로 되어 있다. 캐패시터용 상부 전극 (314) 은, TFT (10) 의 소스 전극 (20) 및 드레인 전극 (22) 중 어느 일방 (도 6 에 있어서는 드레인 전극 (22)) 과 접속되어 있다.
전하 수집용 전극 (302) 은, 캐패시터 (310) 에 있어서의 캐패시터용 상부 전극 (314) 상에 형성되어 있고, 캐패시터용 상부 전극 (314) 에 접해 있다.
X 선 변환층 (304) 은 아모르퍼스 셀렌으로 이루어지는 층이며, TFT (10) 및 캐패시터 (310) 를 덮도록 형성되어 있다.
상부 전극 (306) 은 X 선 변환층 (304) 상에 형성되어 있고, X 선 변환층 (304) 에 접해 있다.
도 7 에 나타내는 바와 같이, 본 실시형태의 X 선 센서 (300) 는, 서로 평행한 복수의 게이트 배선 (320) 과, 게이트 배선 (320) 과 교차하는, 서로 평행한 복수의 데이터 배선 (322) 을 구비하고 있다. 여기서 게이트 배선 (320) 과 데이터 배선 (322) 은 전기적으로 절연되어 있다. 게이트 배선 (320) 과 데이터 배선 (322) 의 교차부 부근에 TFT (10) 가 구비되어 있다.
TFT (10) 의 게이트 전극 (14) 은, 게이트 배선 (320) 에 접속되어 있고, TFT (10) 의 소스 전극 (20) 은 데이터 배선 (322) 에 접속되어 있다. 또, TFT (10) 의 드레인 전극 (22) 은 전하 수집용 전극 (302) 에 접속되어 있고, 또한 이 전하 수집용 전극 (302) 은 캐패시터 (310) 에 접속되어 있다.
본 실시형태의 X 선 센서 (300) 에 있어서, X 선은 도 6 중, 상부 (상부 전극 (306) 측) 로부터 조사되어, X 선 변환층 (304) 에서 전자-정공쌍을 생성한다. 이 X 선 변환층 (304) 에 상부 전극 (306) 에 의해 고전계를 인가해 둠으로써, 생성된 전하는 캐패시터 (310) 에 축적되고, TFT (10) 를 순차 주사함으로써 판독된다.
본 실시형태의 X 선 센서 (300) 는, 광 조사시의 안정성이 높은 TFT (10) 를 구비하기 때문에 균일성이 우수한 화상을 얻을 수 있다.
실시예
이하에 실시예를 설명하지만, 본 발명은 이들 실시예에 의해 전혀 한정되는 것은 아니다.
＜TFT 특성에 대한 제 2 영역의 성막 압력 의존성＞
-실시예 1 ∼ 10 및 비교예 1 ∼ 3 에 관련된 TFT 의 제조-
먼저, TFT 특성에 대한 제 2 영역의 성막 압력 의존성에 대하여 이하와 같은 실시예 1 ∼ 5 및 비교예 1 ∼ 3 에 관련된 보텀 게이트형이며 톱 콘택트형의 TFT 를 제조함으로써 검증하였다.
도 8a 는 실시예 및 비교예의 TFT 의 평면도이며, 도 8b 는 도 8a 에 나타내는 TFT 의 A-A 선 화살표 방향에서 본 단면도이다.
먼저, 실시예 1 ∼ 5 및 비교예 1 ∼ 3 에서는, 도 8a 및 도 8b 에 나타내는 바와 같이, 기판으로서 열산화막 (504) 이 형성된 p 형 Si 기판 (502) (가로 세로 1 inch, 두께 : 525 ㎛, 열산화막 (SiO2) : 100 ㎚) 을 사용함으로써, 열산화막 (504) 을 게이트 절연막으로서 사용하고 p 형 Si 기판 (502) 을 게이트 전극으로서 사용하는 간이형 TFT (500) 를 제조하였다.
구체적으로는, 열산화막 (504) 이 형성된 p 형 Si 기판 (502) 상에, 산화물 반도체층의 제 1 영역 (506) 과 제 2 영역 (508) 을, In2O3, Ga2O3, ZnO 의 3 종 타깃을 사용하여 각 영역의 성막 지점 이외를 메탈 마스크로 덮으면서 공스퍼터로 성막하였다 (제 1 성막 공정 및 제 2 성막 공정). 각 영역의 성막 조건은 이하와 같다.
-제 1 성막 공정 (제 1 영역 (506)) 의 성막 조건-
In : Ga : Zn 조성비 = 1.0 : 1.0 : 1.0,
막두께 ; 10 ㎚
평면 사이즈 ; 3 ㎜ × 4 ㎜
성막 압력 ; 0.4 ㎩,
도달 진공도 ; 8.0 × 10-6 ㎩,
성막 온도 ; 실온 (25 ℃),
Ar 유량 ; 5.07 × 10-2 ㎩·㎥/s,
O2 유량 ; 3.38 × 10-4 ㎩·㎥/s
기판과 타깃의 거리 ; 120 ㎜
-제 2 성막 공정 (제 2 영역 (508)) 의 성막 조건-
In : Ga : Zn 조성비 = 0.5 : 1.5 : 1.0,
막두께 ; 50 ㎚
평면 사이즈 ; 3 ㎜ × 4 ㎜
성막 압력 ; 가변
(비교예 1 ; 0.4 ㎩, 비교예 2 ; 1.0 ㎩, 실시예 1 ; 2.0 ㎩, 실시예 2 ; 5.0 ㎩, 실시예 3 ; 10.0 ㎩, 실시예 4 ; 12.0 ㎩, 실시예 5 ; 13.0 ㎩, 비교예 3 ; 15.0 ㎩ 의 8 개의 값으로 가변)
도달 진공도 ; 8.0 × 10-6 ㎩,
성막 온도 ; 실온 (25 ℃),
Ar 유량 ; 5.07 × 10-2 ㎩·㎥/s,
O2 유량 ; 3.38 × 10-4 ㎩·㎥/s
기판과 타깃의 거리 ; 120 ㎜
또한, 상기 성막 압력을 얻기 위해 성막 챔버의 진공도를 판독하여, 다이어프램 밸브에 의해 압력을 제어하였다. 이 다이어프램 밸브는 압력 제어기에 의해 설정 압력이 얻어지도록 제어되기 때문에, 진공도의 정밀도로는, 성막 챔버의 진공계의 정밀도와 다이어프램 밸브 압력 제어기의 정밀도의 2 개가 구해진다.
여기서, 진공계로는 측정 오차 1 ％ 의 캐논 아네르바사 제조 디지털 캐패시턴스 게이지 M-340DG-QA/C70 을 사용하고, 다이어프램 밸브용 압력 제어기로는 측정 오차 0.028 ㎩ 의 VAT 주식회사 제조 밸브 컨트롤러 PM-5 를 사용하였다.
따라서, 목적으로 하는 성막 압력을 x [㎩] 로 하면, 성막 압력의 오차는, x × 0.01 ＋ 0.028 [㎩] 이다.
또, 조성비의 조정에 대해서는, 각 타깃에 투입하는 전력을 제어하여 실시하였다. 또, 조성비의 값으로는, 형광 X 선 분석 장치에 의해 구한 것을 사용하였다.
또, 실시예 1 ∼ 5 및 비교예 1 ∼ 3 에 관련된 제 1 영역 (506) 및 제 2 영역 (508) 과 동일한 조건으로 성막을 실시하여 제조한 성막 시료에 대하여, 확대 저항 측정을 실시하여, 전부에 있어서 제 1 영역 (506) 의 전기 저항률이 제 2 영역 (508) 의 전기 저항률보다 낮은 것을 확인하였다. 즉, 제 2 영역 (508) 의 전기 전도도가 제 1 영역 (506) 의 전기 전도도보다 작은 것을 확인하였다. 또, 모든 제 1 영역 (506) 및 제 2 영역 (508) 이 비정질막인 것을 X 선 회절 측정에 의해 확인하였다.
그 후, 제 2 영역 (508) 의 표면에, 각 사이즈 : 1 ㎜ × 1 ㎜, 전극간 거리 ; 0.2 ㎜ 의 소스·드레인 전극 (510, 512) 을 스퍼터에 의해 성막하였다. 소스·드레인 전극 (510, 512) 의 성막은 메탈 마스크를 사용한 패턴 성막에 의해 실시하여, Ti 를 10 ㎚ 성막 후, Au 를 50 ㎚ 성막하였다.
전극층 형성 후, 분위기를 제어 가능한 전기로에서, 1 시간 350 ℃ 를 유지하면서, 대기압 (Ar : O2 = 4 : 1) 분위기하에서 열처리 공정을 실시하였다.
이상에 의해, 실시예 1 ∼ 5 및 비교예 1 ∼ 3 에 관련된 보텀 게이트형이며 톱 콘택트형의 TFT (500) 를 얻었다.
-평가-
제조한 각 TFT (500) 에 대하여, 반도체 파라미터·애널라이저 4156C (애질런트 테크놀로지사 제조) 를 사용하여 트랜지스터 특성 (Vg-Id 특성) 및 이동도 μ 의 측정을 실시하였다. Vg-Id 특성의 측정은, 드레인 전압 (Vd) 을 10 V 에 고정시키고, 게이트 전압 (Vg) 을 －30 V ∼ ＋30 V 의 범위 내에서 소인하여, 각 게이트 전압 (Vg) 에 있어서의 드레인 전류 (Id) 를 측정함으로써 실시하였다. 또, 이동도는, 드레인 전압 (Vd) 을 1 V 에 고정시킨 상태에서 게이트 전압 (Vg) 을 －30 V ∼ ＋30 V 의 범위 내에서 소인하여 얻은, 선형 영역에서의 Vg-Id 특성으로부터 선형 이동도를 산출하여 기재하고 있다.
또, 제조한 각 TFT (500) 에 파장 가변의 모노크롬 광을 조사함으로써, 광 조사에 대한 TFT 특성의 안정성을 평가하였다.
이 안정성의 평가에서는, 프로브 스테이지대에 각 TFT (500) 를 놓고, 건조 대기를 2 시간 이상 흘린 후, 당해 건조 대기 분위기하에서 TFT 특성을 측정하였다. 모노크롬 광원의 조사 강도를 10 ㎼/㎠, 파장 λ 의 범위를 360 ∼ 700 ㎚ 로 하고, 모노크롬 광 비조사시의 Vg-Id 특성과, 모토크롬 광 조사시의 Vg-Id 특성을 비교함으로써, 광 조사 안정성 (ΔVth) 을 평가하였다. 모노크롬 광 조사하에 있어서의 TFT 특성의 측정은, Vd = 10 V 로 고정시키고, Vg = －15 ∼ 15 V 의 범위에서 게이트 전압을 소인하여 실시하였다. 또한, 이하에서 특별히 언급하고 있는 경우를 제외하고, 모든 측정은, 모노크롬 광을 10 분 조사한 후에 실시하고 있다. 420 ㎚ 의 광 조사에 대한 임계값 시프트량 ΔVth 를 TFT (500) 의 광 안정성의 지표로 하였다.
모노크롬 광 조사시의 Vg-Id 특성의 측정 결과 중 대표적인 Vg-Id 특성을 도 9 및 도 10 에 나타낸다. 도 9 의 Vg-Id 특성은 비교예 1 에 관련된 TFT 의 것이며, 도 10 의 Vg-Id 특성은, 실시예 3 에 관련된 TFT 의 것이다. 또, 도 11 은, 대표적인 비교예 1 에 관련된 TFT 와 실시예 3 에 관련된 TFT 에 있어서의 광 조사 파장과 ΔVth 의 관계를 나타내는 그래프도이다.
도 9 및 도 10 에 나타내는 바와 같이, 조사 파장이 단파가 될수록, Vg-Id 특성은 마이너스측으로 시프트되어 있는 것을 알 수 있다. 그리고, 도 11 에 나타내는 바와 같이, 조사 파장이 단파가 될수록, 임계값 시프트가 증대되어 있는 것을 알 수 있다.
또, 이하의 표 1 에, 제 2 성막 공정시의 성막 압력을 변조했을 때의 이동도와, 모노크롬 광 조사 전후의 I-V 특성으로부터 구한 임계값 시프트량 ΔVth (파장 420 ㎚ 시) 의 측정 결과를 정리하였다. 또, 도 12 에, 표 1 에 기초하여 성막 압력과 임계값 시프트량 ΔVth (파장 420 ㎚ 시) 의 관계를 플롯한 그래프도를 나타낸다.
Figure 112014109311082-pct00001
표 1 및 도 12 에 나타내는 바와 같이, 제 2 성막 공정에 있어서의 제 2 영역 (508) 의 성막 압력이 2.0 ㎩ 미만이거나 13.0 ㎩ 초과인 비교예 1 ∼ 3 의 TFT 에서는 파장 420 ㎚ 의 광 조사에 대한 임계값 시프트량의 절대값 ｜ΔVth｜ 가 2 V 를 초과하고 있지만, 제 2 영역 (508) 의 성막 압력이 2.0 ㎩ 이상 13.0 ㎩ 이하인 실시예 1 ∼ 5 의 TFT 에서는, 광 조사에 대한 임계값 시프트량의 절대값 ｜ΔVth｜ 가 2 V 이하로 되어 있었다.
또, 실시예 1 ∼ 5 의 TFT 및 비교예 1 ∼ 3 의 TFT 는 모두 이동도가 20 ㎠/Vs 초과의 높은 값이었다.
따라서, 20 ㎠/Vs 초과의 높은 이동도와, 파장 420 ㎚ 의 광 조사에 대해 임계값 시프트량의 절대값 ｜ΔVth｜ 가 2 V 이하가 되는 높은 광 안정성을 양립할 수 있기 때문에, 제 2 성막 공정에 있어서의 제 2 영역 (508) 의 (적어도 성막 개시시의) 성막 압력이 2.0 Pa 이상 13.0 Pa 이하인 것이 바람직한 것을 알 수 있었다.
또한, 2.0 Pa 이상에서 임계값 시프트량이 양호한 것은, 제 1 영역 (18A) 에 대한 플라즈마 데미지를 억제하면서 천천히 제 2 영역 (18B) 을 성막하고 있는 것에서 기인하는 것으로 생각된다. 한편, 13.0 Pa 초과에서 임계값 시프트량이 불량한 것은, 성막 레이트가 현저하게 저하된 것에 의한 각 원소의 결합 상태의 변화에서 기인하는 것으로 생각된다.
또, 도 12 에 나타내는 바와 같이, 제 2 성막 공정에 있어서의 제 2 영역 (508) 의 성막 압력이 5.0 Pa 이상 12.0 Pa 미만이면, 파장 420 ㎚ 의 광 조사에 대해 임계값 시프트량의 절대값 ｜ΔVth｜ 가 1 V 이하가 되어 있었다. 따라서, 제 2 영역 (508) 의 (적어도 성막 개시시의) 성막 압력이 5.0 Pa 이상 12.0 Pa 미만인 것이 바람직한 것을 알 수 있었다. 또, 성막 압력을 5.0 Pa 이상으로 조정하면, 파장 420 ㎚ 의 광 조사에 대한 임계값 시프트량의 성막 압력 의존성을 완화할 수 있는 것도 확인하였다. 즉, 성막 압력이 5.0 Pa 이상이면, 성막 압력이 가령 변동되었다고 해도, 임계값 시프트량의 변동을 억제할 수 있다.
또한, 도 12 에 나타내는 바와 같이, 제 2 성막 공정에 있어서의 성막 압력을 10.0 Pa 이하로 조정하면, 성막 압력이 10.0 Pa 이하의 범위 내에서 성막 압력이 가령 변동되었다고 해도, 임계값 시프트량의 변동을 억제할 수 있는 것도 확인하였다. 따라서, 제 2 영역 (508) 의 (적어도 성막 개시시의) 성막 압력이 10.0 Pa 이하인 것이 바람직한 것을 알 수 있었다.
＜TFT 특성에 대한 제 1 영역의 조성 의존성＞
-실시예 6 ∼ 8 에 관련된 TFT 의 제조-
다음으로, TFT 특성에 대한 제 1 영역의 조성 의존성에 대하여 이하와 같은 실시예 6 ∼ 8 에 관련된 보텀 게이트형이며 톱 콘택트형의 TFT 를 제조함으로써 검증하였다. 또한, 실시예 6 ∼ 8 에 관련된 TFT 에서는, 이하에서 설명하는 제조 조건을 제외하고, 상기 서술한 실시예 1 에 관련된 TFT 의 제조 조건과 동일한 조건을 사용하였다.
먼저, 실시예 6 ∼ 8 에 관련된 TFT 에서는, 제 1 영역 (506) 의 성막 조건을 이하의 표 2 와 같이 하였다.
Figure 112014109311082-pct00002
또, 제 2 영역 (506) 의 성막 압력은 10.0 ㎩ 에 고정시켰다.
이상에 의해, 실시예 6 ∼ 8 에 관련된 보텀 게이트형이며 톱 콘택트형의 TFT 를 얻었다.
-평가-
상기 서술한 평가 방법을 이용하여, 실시예 6 ∼ 8 에 관련된 TFT 의 이동도와 파장 420 ㎚ 의 광 조사에 대한 임계값 시프트량 ΔVth 를 구한 결과를 이하의 표 3 에 나타낸다.
Figure 112014109311082-pct00003
표 3 에 나타내는 바와 같이, 제 1 영역 (506) 의 조성 조건을 바꾸어도, 이동도와 임계값 시프트량 ΔVth 는 양호한 것을 알 수 있었다. 또, 실시예 6 과 실시예 7 과 같이 제 1 영역 (506) 이 In 과 Zn 을 함유하면, 실시예 8 과 같이 제 1 영역 (506) 이 In 과 Sn 을 함유하고 있는 경우에 비해, 파장 420 ㎚ 의 광 조사에 대한 임계값 시프트량을 현저하게 억제시키고 있는 것을 알 수 있었다.
＜TFT 특성에 대한 제 1 영역의 열처리 온도 의존성＞
다음으로, TFT 특성에 대한 제 1 영역 (506) 의 열처리 온도 의존성에 대하여 검토하였다.
실시예 6 ∼ 8 에 관련된 TFT 로 열처리 전의 TFT 를 350 ℃ 에서 열처리하지 않고, 300 ℃, 450 ℃ 에서 열처리하였다.
상기 서술한 평가 방법을 이용하여, 실시예 6 ∼ 8 에 관련된 TFT 에 대하여, 300 ℃, 350 ℃ (표 3 의 값과 동일), 450 ℃ 에서 열처리한 경우의 이동도와 파장 420 ㎚ 의 광 조사에 대한 임계값 시프트량 ΔVth 를 구한 결과를 이하의 표 4 에 나타낸다.
Figure 112014109311082-pct00004
표 4 에 나타내는 바와 같이, ITO 를 사용한 경우 이외에서는, 열처리 온도를 바꾸어도, 이동도와 임계값 시프트량 ΔVth 는 양호한 것을 알 수 있었다. ITO 를 사용한 경우에는, 450 ℃ 미만의 열처리에서는 이동도와 임계값 시프트량 ΔVth 가 양호하였지만, 450 ℃ 에서 열처리하면, TFT 가 정상적으로 동작하지 않아, 이동도와 임계값 시프트량 ΔVth 가 구해지지 않았다. 이것으로부터도, 본 실시예의 TFT 를 열처리하는 경우에는, In 과 Zn 을 함유하는 것이 바람직한 것을 알 수 있었다. 또한, 열처리 온도가 300 ℃ 이상 450 ℃ 미만이면, 제 1 영역 (506) 의 조성에 상관없이, TFT 가 확실하게 동작하는 것도 알 수 있었다.
또한, 상기 각 실시예 및 비교예에서는, 제 2 성막 공정 후에 열처리 공정을 실시하고 있지만, 열처리 공정을 실시하지 않는 경우에도 동일한 성막 압력과 이동도 및 임계값 시프트량의 관계가 얻어지는 것도 확인되어 있다.
일본 특허출원 2012-110605 의 개시는 참조에 의해 본 명세서에 받아들여진다.
본 명세서에 기재된 모든 문헌, 특허출원, 및 기술 규격은, 각각의 문헌, 특허출원, 및 기술 규격이 참조에 의해 받아들여지는 것이 구체적이고 또한 각각에 기재된 경우와 동일한 정도로, 본 명세서 중에 참조에 의해 받아들여진다.

Claims (13)

  1. 게이트 전극과, 게이트 절연막과, 산화물 반도체층과, 소스 전극과, 드레인 전극을 형성하는 것을 포함하는 보텀 게이트형의 전계 효과형 트랜지스터의 제조 방법으로서,
    상기 산화물 반도체층의 형성 공정으로서,
    In, Ga, Zn, Mg, Al, Sn, Sb, Cd, 및 Ge 로 이루어지는 군에서 선택되는 적어도 1 종을 함유하는 제 1 영역을 성막하는 제 1 성막 공정과,
    In, Ga, Zn, Mg, Al, Sn, Sb, Cd, 및 Ge 로 이루어지는 군에서 선택되는 적어도 1 종을 함유하고 상기 제 1 영역보다 전기 전도도가 작은 제 2 영역을, 상기 제 1 영역의 표면에 스퍼터링법에 의해 성막하고, 또한, 상기 제 2 영역의 적어도 성막 개시시의 성막 압력을 2.0 ㎩ 이상 13.0 ㎩ 이하로 조정하는 제 2 성막 공정을 순서대로 실시하는 것을 포함하는, 전계 효과형 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 성막 공정에서는, 상기 성막 개시시의 성막 압력을 5.0 ㎩ 이상 12.0 ㎩ 미만으로 조정하는, 전계 효과형 트랜지스터의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 성막 공정에서는, 상기 성막 개시시의 성막 압력을 2.0 ㎩ 이상10.0 Pa 이하로 조정하는, 전계 효과형 트랜지스터의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 2 성막 공정에서는, 상기 성막 개시시의 성막 압력을 2.0 ㎩ 이상8.0 Pa 이하로 조정하는, 전계 효과형 트랜지스터의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 성막 공정에서는, 성막 도중에 성막 압력을 상기 성막 개시시의 성막 압력보다 낮은 압력으로 전환하는, 전계 효과형 트랜지스터의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 2 영역을 최초의 5 ㎚ 의 막두께까지 상기 성막 개시시의 성막 압력으로 성막하고, 상기 제 2 영역의 나머지를 1.0 Pa 미만의 성막 압력으로 성막하는, 전계 효과형 트랜지스터의 제조 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 영역의 막두께를 10 ㎚ 이하로 하고,
    상기 제 2 영역의 막두께를 상기 제 1 영역의 막두께 이상으로 하는, 전계 효과형 트랜지스터의 제조 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 성막 공정에서는, 상기 제 1 영역에 In 과 Zn 이 함유되도록 성막하는, 전계 효과형 트랜지스터의 제조 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 성막 공정 및 상기 제 2 성막 공정에서는, 상기 제 1 영역 및 상기 제 2 영역의 각각에 In 이 함유되도록 성막하고, 또한, 상기 제 1 영역의 In 원자 조성 비율을, 상기 제 2 영역의 In 원자 조성 비율보다 높게 하는, 전계 효과형 트랜지스터의 제조 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 성막 공정 및 상기 제 2 성막 공정에서는, 상기 제 1 영역 및 상기 제 2 영역의 각각에 Ga 가 함유되도록 성막하고, 또한, 상기 제 1 영역의 Ga 원자 조성 비율을, 상기 제 2 영역의 Ga 원자 조성 비율보다 낮게 하는, 전계 효과형 트랜지스터의 제조 방법.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 성막 공정 및 상기 제 2 성막 공정에서는, 스퍼터링법을 이용하여 성막실 내에 산소 가스를 함유하는 가스를 흘리면서 상기 제 1 영역 및 상기 제 2 영역을 성막하고, 또한, 상기 제 1 성막 공정에서는, 상기 제 2 성막 공정시에 흘리는 산소 가스의 유량보다 적은 유량의 산소 가스를 흘리는, 전계 효과형 트랜지스터의 제조 방법.
  12. 제 8 항에 있어서,
    상기 산화물 반도체층의 형성 공정 중, 또는 상기 제 2 성막 공정 후에, 300 ℃ 이상 600 ℃ 이하에서 열처리하는 열처리 공정을 갖는, 전계 효과형 트랜지스터의 제조 방법.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체층의 형성 공정 중, 또는 상기 제 2 성막 공정 후에, 300 ℃ 이상 450 ℃ 미만에서 열처리하는 열처리 공정을 갖는, 전계 효과형 트랜지스터의 제조 방법.
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