KR102648914B1 - 불휘발성 메모리 장치 - Google Patents
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- 230000015654 memory Effects 0.000 claims abstract description 198
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 230000004044 response Effects 0.000 claims abstract description 27
- 238000010586 diagram Methods 0.000 description 24
- 101100481703 Arabidopsis thaliana TMK2 gene Proteins 0.000 description 14
- 101100338009 Mus musculus Gsta1 gene Proteins 0.000 description 9
- 101100123101 Mus musculus Gsta4 gene Proteins 0.000 description 9
- 102100023600 Fibroblast growth factor receptor 2 Human genes 0.000 description 8
- 101000827688 Homo sapiens Fibroblast growth factor receptor 2 Proteins 0.000 description 8
- 101150058725 ecl1 gene Proteins 0.000 description 8
- 101100225046 Schizosaccharomyces pombe (strain 972 / ATCC 24843) ecl2 gene Proteins 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 7
- 101000817237 Homo sapiens Protein ECT2 Proteins 0.000 description 6
- 102100040437 Protein ECT2 Human genes 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 101150084306 GstD1 gene Proteins 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
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- G11—INFORMATION STORAGE
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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Abstract
본 발명의 실시 예에 따르면, 불휘발성 메모리 장치는 기판과 수직한 방향으로 적층되고, 복수의 스트링 선택 라인들, 복수의 워드라인들, 및 복수의 접지 선택 라인들과 연결된 제1 메모리 블록, 복수의 스트링 선택 라인들, 복수의 워드라인들, 복수의 접지 선택 라인들과 연결되고, 블록 선택 신호에 응답하여 복수의 스트링 선택 라인들, 복수의 워드라인들, 복수의 접지 선택 라인들로 각각 대응하는 구동 전압들을 제공하도록 구성된 블록 선택 회로, 및 복수의 스트링 선택 라인들 중 특정 스트링 선택 라인들과만 연결되고, 반전된 블록 선택 신호에 응답하여, 특정 스트링 선택 라인들로만 오프 전압을 제공하도록 구성된 블록 비선택 회로를 포함한다.
Description
본 발명은 반도체 메모리에 관한 것으로, 더욱 상세하게는 불휘발성 메모리 장치에 관한 것이다.
반도체 메모리는 SRAM, DRAM 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.
플래시 메모리 장치는 대용량 저장 매체로서 널리 사용된다. 최근에는 3차원 구조의 플래시 메모리 장치가 개발됨에 따라, 플래시 메모리 장치의 집적도가 향상되고 있으며, 향상된 집적도를 갖는 플래시 메모리 장치를 제어하기 위한 다양한 기법들이 개발되고 있다.
본 발명의 목적은 불휘발성 메모리 장치의 주변 회로(특히, 로우 디코더)의 면적을 감소시킴으로써, 감소된 비용을 갖는 불휘발성 메모리 장치를 제공하는데 있다.
본 발명의 실시 예에 따르면, 불휘발성 메모리 장치는 기판과 수직한 방향으로 적층되고, 복수의 스트링 선택 라인들, 복수의 워드라인들, 및 복수의 접지 선택 라인들과 연결된 제1 메모리 블록, 상기 복수의 스트링 선택 라인들, 상기 복수의 워드라인들, 상기 복수의 접지 선택 라인들과 연결되고, 블록 선택 신호에 응답하여 상기 복수의 스트링 선택 라인들, 상기 복수의 워드라인들, 상기 복수의 접지 선택 라인들로 각각 대응하는 구동 전압들을 제공하도록 구성된 블록 선택 회로, 및 상기 복수의 스트링 선택 라인들 중 특정 스트링 선택 라인들과만 연결되고, 반전된 블록 선택 신호에 응답하여, 상기 특정 스트링 선택 라인들로만 오프 전압을 제공하도록 구성된 블록 비선택 회로를 포함한다.
본 발명의 실시 예에 따르면, 불휘발성 메모리 장치는 공통 소스 라인 및 제1 비트라인 사이에 직렬 연결되고, 기판과 수직한 방향으로 적층된 복수의 제1 셀 트랜지스터들을 포함하는 제1 셀 스트링, 상기 공통 소스 라인 및 상기 제1 비트라인 사이에 직렬 연결되고, 상기 기판과 수직한 방향으로 적층된 복수의 제2 셀 트랜지스터들을 포함하는 제2 셀 스트링, 복수의 신호 라인들을 통해 상기 제1 셀 스트링 및 상기 제2 셀 스트링과 연결되고, 블록 선택 신호에 응답하여, 상기 복수의 신호 라인들로 대응하는 구동 전압들을 제공하도록 구성된 블록 선택 회로, 및 상기 복수의 신호 라인들 중 특정 신호 라인들과 연결되고, 반전된 블록 선택 신호에 응답하여, 상기 특정 신호 라인들로 오프 전압을 제공하도록 구성된 블록 비선택 회로를 포함하고, 상기 복수의 신호 라인들 중 상기 특정 신호 라인들을 제외한 나머지 신호 라인들은 상기 제1 셀 스트링과 연결된 적어도 하나의 제1 스트링 선택 라인 및 상기 제2 셀 스트링과 연결된 적어도 하나의 제2 스트링 선택 라인을 포함한다.
본 발명의 실시 예에 따르면, 불휘발성 메모리 장치는 기판과 수직한 방향으로 적층되고, 복수의 스트링 선택 라인들, 복수의 워드라인들, 및 복수의 접지 선택 라인들과 연결된 제1 메모리 블록, 외부 장치로부터 수신된 어드레스를 기반으로 블록 선택 신호 및 반전된 블록 선택 신호를 출력하도록 구성된 블록 디코더, 상기 블록 선택 신호에 응답하여 상기 복수의 스트링 선택 라인들, 상기 복수의 워드라인들, 및 상기 복수의 접지 선택 라인들로 각각 대응하는 구동 전압들을 제공하도록 구성된 복수의 패스 트랜지스터들, 및 상기 반전된 블록 선택 신호에 응답하여 상기 복수의 스트링 선택 라인들 중 특정 스트링 선택 라인들로 오프 전압을 제공하도록 구성된 복수의 비선택 패스 트랜지스터들을 포함하고, 상기 복수의 비선택 패스 트랜지스터들의 개수는 상기 복수의 스트링 선택 라인들의 개수보다 작다.
본 발명의 실시 예들에 따르면, 메모리 블록의 스트링 선택 라인들 중 일부 스트링 선택 라인들에만 블록 비선택 회로를 연결함으로써, 블록 비선택 회로를 포함하는 로우 디코더의 크기를 감소시킬 수 있다. 따라서, 감소된 비용을 갖는 불휘발성 메모리 장치가 제공된다.
또한, 본 발명의 실시 예들에 따르면, 메모리 블록과 연결된 다양한 신호 라인들 중 일부 신호 라인들(예를 들어, 소거 제어 라인, 더미 워드라인 등)에만 블록 비선택 회로를 연결함으로써, 블록 비선택 회로를 포함하는 로우 디코더의 크기를 감소시킬 수 있다. 따라서, 감소된 비용을 갖는 불휘발성 메모리 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 제1 메모리 블록을 예시적으로 보여주는 회로도이다.
도 3은 도 1의 로우 디코더를 예시적으로 보여주는 도면이다.
도 4는 도 1의 불휘발성 메모리 장치의 동작을 보여주는 순서도이다.
도 5는 도 3의 로우 디코더의 구성을 좀 더 상세하게 보여주는 도면이다.
도 6은 도 5의 로우 디코더의 프로그램 바이어스를 예시적으로 보여주는 도면이다.
도 7은 도 1의 불휘발성 메모리 장치의 동작을 설명하기 위한 도면이다.
도 8은 도 1의 로우 디코더를 예시적으로 보여주는 도면이다.
도 9a는 도 1의 로우 디코더를 예시적으로 보여주는 도면이다.
도 9b는 도 9a의 로우 디코더의 구성을 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 제3 메모리 블록을 예시적으로 보여주는 회로도이다.
도 11a 내지 도 11d는 본 발명의 실시 예에 따른 로우 디코더를 보여주는 도면들이다.
도 12는 본 발명의 실시 예들에 따른 불휘발성 메모리 장치가 적용된 스토리지 시스템을 예시적으로 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 제1 메모리 블록을 예시적으로 보여주는 회로도이다.
도 3은 도 1의 로우 디코더를 예시적으로 보여주는 도면이다.
도 4는 도 1의 불휘발성 메모리 장치의 동작을 보여주는 순서도이다.
도 5는 도 3의 로우 디코더의 구성을 좀 더 상세하게 보여주는 도면이다.
도 6은 도 5의 로우 디코더의 프로그램 바이어스를 예시적으로 보여주는 도면이다.
도 7은 도 1의 불휘발성 메모리 장치의 동작을 설명하기 위한 도면이다.
도 8은 도 1의 로우 디코더를 예시적으로 보여주는 도면이다.
도 9a는 도 1의 로우 디코더를 예시적으로 보여주는 도면이다.
도 9b는 도 9a의 로우 디코더의 구성을 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 제3 메모리 블록을 예시적으로 보여주는 회로도이다.
도 11a 내지 도 11d는 본 발명의 실시 예에 따른 로우 디코더를 보여주는 도면들이다.
도 12는 본 발명의 실시 예들에 따른 불휘발성 메모리 장치가 적용된 스토리지 시스템을 예시적으로 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(120)를 포함할 수 있다. 이하에서, 설명의 편의를 위하여, 불휘발성 메모리 장치(100)는 낸드 플래시 메모리 장치인 것으로 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함할 수 있다. 복수의 셀 스트링들 각각은 복수의 직렬 연결된 셀 트랜지스터들을 포함할 수 있고, 복수의 셀 트랜지스터들은 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)과 각각 연결될 수 있다.
예시적인 실시 예에서, 메모리 셀 어레이(110)의 복수의 셀 트랜지스터들은 기판과 수직한 방향으로 적층될 수 있다. 즉, 메모리 셀 어레이(110)는 3차원 구조의 메모리 블록들을 포함할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 발생기(122), 제어 로직 회로(123), 및 입출력 회로(124)를 포함할 수 있다. 예시적인 실시 예에서, 메모리 셀 어레이(110)는 반도체 기판의 셀 영역에 형성될 수 있고, 주변 회로(120)는 반도체 기판에서 셀 영역과 물리적으로 구분된 주변 영역에 형성될 수 있다. 또는 주변 회로(120)는 반도체 기판 상에 형성될 수 있고, 메모리 셀 어레이(110)는 주변 회로(120)의 상부에 적층되어 형성될 수 있다. 즉, 불휘발성 메모리 장치(100)는 COP(Cell-on-Peripheral) 구조로 형성될 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 불휘발성 메모리 장치(100)는 다양한 형태로 구현될 수 있다.
로우 디코더(121)는 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 로우 디코더(121)는 외부 장치(예를 들어, 메모리 컨트롤러, 또는 호스트 장치)로부터 어드레스(ADDR)를 수신할 수 있다. 예시적인 실시 예에서, 어드레스(ADDR)는 블록 어드레스, 행 어드레스, 열 어드레스 등과 같은 다양한 어드레스 정보를 포함할 수 있다. 로우 디코더(121)는 수신된 어드레스(ADDR)를 디코딩하여 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL) 각각을 제어할 수 있다.
전압 발생기(122)는 불휘발성 메모리 장치(100)가 동작하는데 필요한 다양한 전압들(예를 들어, 복수의 프로그램 전압들, 복수의 검증 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 블록 선택 전압들 등)을 생성할 수 있다. 전압 발생기(122)로부터 생성된 다양한 전압들은 로우 디코더(121)로 제공될 수 있다.
제어 로직 회로(123)는 외부 장치(예를 들어, 메모리 컨트롤러, 호스트 장치 등)로부터 커맨드(CMD) 또는 제어 신호(CTRL)를 수신하고, 수신된 커맨드(CMD) 또는 제어 신호(CTRL)를 기반으로 로우 디코더(121), 전압 발생기(122), 및 입출력 회로(124)를 제어할 수 있다.
입출력 회로(124)는 복수의 비트라인들(BL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 입출력 회로(124)는 복수의 비트라인들(BL)을 통해 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 읽고, 읽은 데이터(DATA)를 외부 장치로 전달할 수 있다. 또는 입출력 회로(124)는 외부 장치로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 비트라인들(BL)을 통해 메모리 셀 어레이(110)에 저장할 수 있다.
예시적인 실시 예에서, 불휘발성 메모리 장치(100)는 특정 단위(예를 들어, 블록 단위, 서브 블록 단위, 워드라인 단위, 페이지 단위 등)를 기준으로 동작할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)에 대하여 제1 워드라인에 대한 페이지 단위의 프로그램 동작이 수행되는 경우, 로우 디코더(121)는 외부 장치로부터 수신된 어드레스(ADDR)(특히, 블록 어드레스)를 기반으로, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들 중 적어도 하나의 메모리 블록을 선택할 수 있다. 로우 디코더(121)는 외부 장치로부터 수신된 어드레스(ADDR)(특히, 행 어드레스)를 기반으로, 선택된 메모리 블록에서 제1 워드라인에 대한 프로그램 동작이 수행하도록 스트링 선택 라인들(SSL), 워드라인들(WL), 접지 선택 라인들(GSL), 및 비트라인들(BL)을 제어할 수 있다.
예시적인 실시 예에서, 복수의 메모리 블록들은 비트라인들(BL)을 서로 공유할 수 있다. 즉, 프로그램 동작 도중에, 복수의 메모리 블록들 중 선택된 블록 이외의 나머지 메모리 블록들(즉, 비선택된 블록들)로 비트라인 전압이 제공될 수 있다. 비선택된 메모리 블록들로 비트라인 전압이 인가되지 않도록 비선택된 메모리 블록들에서 특정 셀 트랜지스터들(예를 들어, 스트링 선택 트랜지스터)이 턴-오프될 수 있다. 로우 디코더(121)는 특정 셀 트랜지스터들이 턴-오프될 수 있도록, 특정 셀 트랜지스터들과 연결된 제어 라인들(예를 들어, 스트링 선택 라인들(SSL) 중 일부)로 특정 전압을 제공할 수 있다.
예시적인 실시 예에서, 본 발명의 실시 예에 따른 로우 디코더(121)는 비선택 블록의 스트링 선택 라인들 중 특정 스트링 선택 라인으로만 특정 전압을 제공할 수 있다. 이 경우, 비선택 블록의 모든 스트링 선택 라인들로 특정 전압이 인가되지 않아도 되므로, 로우 디코더(121)의 크기가 감소될 수 있다. 본 발명의 실시 예에 따른 로우 디코더(121)의 구성은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
도 2는 도 1의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 제1 메모리 블록을 예시적으로 보여주는 회로도이다. 예시적인 실시 예에서, 도 2를 참조하여 3차원 구조의 제1 메모리 블록(BLK1)이 예시적으로 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있고, 복수의 메모리 블록들 각각은 도 2의 제1 메모리 블록(BLK1)과 유사한 구조를 가질 수 있다. 예시적인 실시 예에서, 도 2에 도시된 제1 메모리 블록(BLK1)은 불휘발성 메모리 장치(100)의 물리적 소거 단위일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 물리적 소거 단위는 페이지 단위, 워드라인 단위, 서브 블록 단위 등으로 변형될 수 있다.
도 1 및 도 2를 참조하면, 제1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 행 방향(Row Direction) 및 열 방향(Column Direction)으로 배열될 수 있다. 비록 도면의 간결성을 위하여, 4개의 셀 스트링들(CS11, CS12, CS21, CS22)이 도 2에 도시되어 있으나, 본 발명의 범위가 이에 한정되는 것은 아니며, 셀 스트링들의 개수는 행 방향 또는 열 방향으로 증가 또는 감소될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 중 동일한 열에 위치한 셀 스트링들은 동일한 비트라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS21)은 제1 비트라인(BL1)과 연결될 수 있고, 셀 스트링들(CS21, CS22)은 제2 비트라인(BL2)과 연결될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다. 복수의 셀 트랜지스터들은 행 방향 및 열 방향에 의해 형성된 평면(예를 들어, 반도체 기판(미도시))과 수직한 방향인 높이 방향(height direction)으로 적층될 수 있다.
복수의 셀 트랜지스터들은 대응하는 비트라인(예를 들어, BL1 또는 BL2) 및 공통 소스 라인(CSL) 사이에 직렬 연결될 수 있다. 예를 들어, 복수의 셀 트랜지스터들은 스트링 선택 트랜지스터들(SSTb, SSTa), 더미 메모리 셀들(DMC1, DMC2), 메모리 셀들(MC1~MC4), 및 접지 선택 트랜지스터들(GSTa, GSTb)을 포함할 수 있다. 직렬 연결된 스트링 선택 트랜지스터들(SSTb, SSTa)은 직렬 연결된 메모리 셀들(MC1~MC4) 및 대응하는 비트 라인(예를 들어, BL1 또는 BL2) 사이에 제공될 수 있다. 직렬 연결된 접지 선택 트랜지스터들(GSTa, GSTb)은 직렬 연결된 메모리 셀들(MC1~MC4) 및 공통 소스 라인(CSL) 사이에 제공될 수 있다.
예시적인 실시 예에서, 직렬 연결된 스트링 선택 트랜지스터들(SSTb, SSTa) 및 직렬 연결된 메모리 셀들(MC1~MC4) 사이에 제2 더미 메모리 셀(DMC2)이 제공될 수 있고, 직렬 연결된 메모리 셀들(MC1~MC4) 및 직렬 연결된 접지 선택 트랜지스터들(GSTb, GSTa) 사이에 제1 더미 메모리 셀(DMC1)이 제공될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 메모리 셀들(MC1~MC4) 중 동일한 높이에 위치한 메모리 셀들은 서로 동일한 워드라인을 공유할 수 있다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제1 메모리 셀들(MC1)은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 제1 워드라인(WL1)을 공유할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제2 메모리 셀들(MC2)은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 제2 워드라인(WL2)을 공유할 수 있다. 마찬가지로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제3 및 제4 메모리 셀들(MC3, MC4) 각각은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 각각 제3 및 제4 워드라인들(WL3, WL4)을 공유할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 더미 메모리 셀들(DMC1, DMC2) 중 동일한 높이에 위치한 더미 메모리 셀들은 서로 동일한 더미 워드라인을 공유할 수 있다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제1 더미 메모리 셀들(DMC1)은 제1 더미 워드라인(DWL1)을 공유할 수 있고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제2 더미 메모리 셀들(DMC2)은 제2 더미 워드라인(DWL2)을 공유할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 스트링 선택 트랜지스터들(SST1b, SST1a) 중 동일한 행 및 동일한 높이에 위치한 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SST1b)과 연결될 수 있고, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SST1a)과 연결될 수 있다. 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SST2b)과 연결될 수 있고, 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SST2a)과 연결될 수 있다.
비록 도면에 도시되지는 않았으나, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 스트링 선택 트랜지스터들(SST1b, SST1a) 중 동일한 행에 위치한 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인을 공유할 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTb, SSTa)은 제1 스트링 선택 라인을 공유할 수 있고, 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTb, SSTa)은 제1 스트링 선택 라인과 다른 제2 스트링 선택 라인을 공유할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GST1b, GST1a) 중 동일한 행 및 동일한 높이에 위치한 접지 선택 트랜지스터들은 동일한 접지 선택 라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTb)은 접지 선택 라인(GST1b)과 연결될 수 있고, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTa)은 접지 선택 라인(GST1a)과 연결될 수 있다. 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTb)은 접지 선택 라인(GST2b)과 연결될 수 있고, 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTa)은 접지 선택 라인(GST2a)과 연결될 수 있다.
비록 도면에 도시되지는 않았으나, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GST1b, GST1a)은 서로 동일한 접지 선택 라인을 공유할 수 있다. 또는 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GST1b, GST1a) 중 동일한 높이의 접지 선택 트랜지스터들은 동일한 접지 선택 라인을 공유할 수 있다. 또는, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GST1b, GST1a) 중 동일한 행에 위치한 접지 선택 트랜지스터들은 동일한 접지 선택 라인을 공유할 수 있다.
예시적인 실시 예에서, 도 2에 도시된 제1 메모리 블록(BLK1)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소될 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링을 구성하는 행들 및 열들의 개수가 증가 또는 감소될 수 있다. 또한, 제1 메모리 블록(BLK1)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들은 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 제1 메모리 블록(BLK1)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소될 수 있다.
도 3은 도 1의 로우 디코더를 예시적으로 보여주는 도면이다. 도면의 간결성을 위하여, 제1 메모리 블록(BLK1)의 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 중 하나의 셀 스트링(CS11)을 기준으로 로우 디코더(121)의 구성이 설명된다. 또한, 로우 디코더(121)를 설명하는데 불필요한 구성 요소들은 생략된다.
이하에서, 본 발명의 다양한 실시 예들을 명확하게 설명하기 위하여, 메모리 블록 단위에 따른 불휘발성 메모리 장치(100)의 동작이 설명된다. 즉, 이하의 실시 예들에서, 선택된 블록 및 비선택된 블록에 대한 불휘발성 메모리 장치(100)의 동작이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 불휘발성 메모리 장치(100)의 동작 종류(예를 들어, 프로그램 동작, 읽기 동작, 또는 소거 동작 등)에 따라 선택된 메모리 블록과 연결된 다양한 라인들(예를 들어, GSL, WL, DWL, SSL 등)에 대한 제어 동작이 수행될 수 있다.
도 1 내지 도 3을 참조하면, 로우 디코더(121)는 블록 디코더(121a), 블록 선택 회로(121b), 블록 비선택 회로(121c), 및 라인 드라이버(121d)를 포함할 수 있다.
블록 디코더(121a)는 블록 어드레스(ADDR_BLK)(예를 들어, 어드레스(ADDR)에 포함될 수 있음.)를 디코딩하여 블록 선택 신호(SEL_BLK)를 출력할 수 있다. 예를 들어, 블록 디코더(121a)는 블록 어드레스(ADDR_BLK)가 셀 스트링(CS11)을 포함하는 제1 메모리 블록(BLK1)과 대응되는지 판별할 수 있다. 블록 어드레스(ADDR_BLK)가 제1 메모리 블록(BLK1)과 대응되는 경우, 제1 메모리 블록(BLK1)은 선택된 블록일 수 있고, 블록 어드레스(ADDR_BLK)가 제1 메모리 블록(BLK1)과 대응되지 않는 경우, 제1 메모리 블록(BLK1)은 비선택된 블록일 수 있다. 즉, 블록 디코더(121a)는 블록 어드레스(ADDR_BLK)를 기반으로, 제1 메모리 블록(BLK1)이 선택된 블록인지 또는 비선택된 블록인지 판별할 수 있다.
제1 메모리 블록(BLK1)이 선택된 블록인 경우, 블록 디코더(121a)는 "로직 하이(high)"의 블록 선택 신호(SEL_BLK)를 출력할 수 있다. 제1 메모리 블록(BLK1)이 비선택된 블록인 경우, 블록 디코더(121a)는 "로직 로우"의 블록 선택 신호(SEL_BLK)를 출력할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 블록 선택 신호(SEL_BLK)의 레벨은 다양하게 변형될 수 있다.
블록 선택 회로(121b)는 제1 메모리 블록(BLK1)의 셀 스트링(CS11)과 연결된 스트링 선택 라인들(SSL1a, SSL1b), 더미 워드라인들(DWL1, DWL2), 워드라인들(WL1~WL4), 및 접지 선택 라인들(GSL1a, GSL1b)과 라인 드라이버(121d) 사이에 연결될 수 있다.
블록 선택 회로(121b)는 블록 선택 신호(SEL_BLK)에 응답하여 동작할 수 있다. 예를 들어, 블록 선택 회로(121b)는 복수의 신호 라인들(예를 들어, SSL1a, SSL1b, DWL2, WL4, …, WL1, DWL1, GSL1b, GSL1a) 각각과 라인 드라이버(121d) 사이에 연결된 복수의 패스 트랜지스터들(path transistors)을 포함할 수 있다. 블록 선택 회로(121b)의 복수의 패스 트랜지스터들은 "로직 하이"의 블록 선택 신호(SEL_BLK)에 응답하여 턴-온될 수 있다. 이 경우, 라인 드라이버(121d)로부터의 구동 전압들(예를 들어, VSSL1a, VSSL1b, VDWL2, VWL4, …, VWL1, VDWL1, VGSL1b, VGSL1a)이 각각의 대응하는 신호 라인들(예를 들어, SSL1a, SSL1b, DWL2, WL4, …, WL1, DWL1, GSL1b, GSL1a)로 제공될 수 있다.
블록 선택 회로(121b)의 복수의 패스 트랜지스터들은 "로직 로우"의 블록 선택 신호(SEL_BLK)에 응답하여 턴-오프될 수 있다. 이 경우, 각각의 대응하는 라인들(예를 들어, SSL1a, SSL1b, DWL2, WL4, …, WL1, DWL1, GSL1b, GSL1a)은 플로팅될 수 있다.
즉, 제1 메모리 블록(BLK1)이 선택된 블록인 경우, 블록 선택 회로(121b)는 제1 메모리 블록(BLK1)과 연결된 다양한 라인들로 대응하는 구동 전압들을 제공할 수 있고, 제1 메모리 블록(BLK1)이 비선택된 블록인 경우, 블록 선택 회로(121b)는 제1 메모리 블록(BLK1)과 연결된 다양한 라인들로 제공되는 구동 전압을 차단하거나 또는 플로팅시킬 수 있다.
예시적인 실시 예에서, 라인 드라이버(121d)로부터의 구동 전압들(예를 들어, VSSL1a, VSSL1b, VDWL2, VWL4, …, VWL1, VDWL1, VGSL1b, VGSL1a)은 불휘발성 메모리 장치(100)의 동작 종류(예를 들어, 프로그램 동작, 검증 동작, 읽기 동작, 소거 동작 등), 스트링 선택/비선택 여부, 워드라인 선택/비선택 여부 등에 따라 다양하게 변형될 수 있다.
예시적인 실시 예에서, 제1 메모리 블록(BLK1)이 비선택된 블록인 경우, 비트라인(예를 들어, BL1)으로 제공되는 전압이 제1 메모리 블록(BLK1)으로 인가되지 않도록, 스트링 선택 트랜지스터들(SSTb, SSTa) 중 일부가 턴-오프될 수 있다.
예를 들어, 블록 비선택 회로(121c)는 제1 메모리 블록(BLK1)과 연결된 스트링 선택 라인들(SSL1b, SSL1b) 중 제1 스트링 선택 라인(SSL1b) 및 오프 전압(VOFF) 사이에 연결된 비선택 패스 트랜지스터(unselected path transistor)를 포함할 수 있고, 비선택 패스 트랜지스터는 반전된 블록 선택 신호(/SEL_BLK)에 응답하여 동작할 수 있다. 예시적인 실시 예에서, 오프 전압(VOFF)은 접지 전압(GND) 또는 음 전압(negative voltage)일 수 있다.
즉, 블록 비선택 회로(121c)는, 제1 메모리 블록(BLK1)이 선택된 블록인 경우 턴-오프되고, 제1 메모리 블록(BLK1)이 비선택된 블록인 경우 턴-온될 수 있다. 블록 비선택 회로(121c)가 턴-온된 경우, 제1 스트링 선택 라인(SSL1b)으로 오프 전압(VOFF)이 인가되고, 제1 스트링 선택 라인(SSL1b)과 연결된 스트링 선택 트랜지스터(SSTb)가 턴-오프됨으로써, 제1 비트라인(BL1)의 전압이 제1 메모리 블록(BLK1)으로 인가되지 않을 수 있다.
예시적인 실시 예에서, 종래의 불휘발성 메모리 장치는 특정 메모리 블록이 비선택된 블록인 경우, 특정 메모리 블록과 연결된 모든 스트링 선택 라인들로 오프 전압(VOFF)을 제공하도록 구성된다. 이 경우, 블록 비선택 회로는 모든 스트링 선택 라인들 각각과 연결된 비선택 패스 트랜지스터를 포함할 것이다. 이 경우, 로우 디코더의 크기가 증가할 수 있다.
반면에, 본 발명의 실시 예에 따르면, 하나의 메모리 블록(즉, 제1 메모리 블록(BLK1))과 연결된 복수의 스트링 선택 라인들 중 일부 스트링 선택 라인들에만 블록 비선택 회로(121c)가 연결되기 때문에, 로우 디코더(121)의 면적이 감소될 수 있다.
도 4는 도 1의 불휘발성 메모리 장치의 동작을 보여주는 순서도이다. 이하에서, 제1 메모리 블록(BLK1)을 기준으로 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)의 동작이 설명된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 불휘발성 메모리 장치(100)는 복수의 메모리 블록들 각각에 대하여 도 4의 순서도에 따른 동작을 수행할 수 있다.
도 1 내지 도 4를 참조하면, S110 단계에서, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)이 선택된 블록인지 판별할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 외부 장치(예를 들어, 메모리 컨트롤러, 호스트 장치 등)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)를 기반으로 복수의 메모리 블록들 중 적어도 하나의 메모리 블록을 선택할 수 있다. 다시 말해서, 불휘발성 메모리 장치(100)는 외부 장치로부터 수신된 어드레스(ADDR)를 기반으로 제1 메모리 블록(BLK1)이 선택된 블록인지 판별할 수 있다.
제1 메모리 블록(BLK1)이 선택된 블록이 아닌 경우(즉, 비선택된 블록인 경우), S120 단계에서, 불휘발성 메모리 장치(100)는 블록 선택 회로(121b)를 턴-오프시킴으로써, 제1 메모리 블록(BLK1)과 연결된 신호 라인들을 플로팅시킬 수 있다. 예를 들어, 도 3을 참조하여 설명된 바와 같이, 제1 메모리 블록(BLK1)이 비선택된 블록인 경우, 블록 디코더(121a)는 로직 로우의 블록 선택 신호(SEL_BLK)를 출력할 수 있다. 블록 선택 회로(121b)는 로직 로우의 블록 선택 신호(SEL_BLK)에 응답하여, 제1 메모리 블록(BLK1)과 연결된 신호 라인들을 플로팅시킬 수 있다. 다시 말해서, 블록 선택 회로(121b)는 제1 메모리 블록(BLK1)과 연결된 신호 라인들 및 라인 드라이버(121d) 사이의 연결을 차단할 수 있다.
S130 단계에서, 불휘발성 메모리 장치(100)는 스트링 선택 라인들(SSL) 중 일부로만 오프 전압(VOFF)을 제공할 수 있다. 예를 들어, 도 3을 참조하여 설명된 바와 같이, 제1 메모리 블록(BLK1)이 비선택된 블록인 경우, 블록 비선택 회로(121c)는 반전된 블록 선택 신호(/SEL_BLK)에 응답하여 턴-온되고, 이에 따라 일부 스트링 선택 라인(예를 들어, SSL1b)으로 오프 전압(VOFF)이 제공될 수 있다. 이 때, 블록 비선택 회로(121c)는 스트링 선택 라인들(SSL1b, SSL1a) 중 일부 스트링 선택 라인(SSL1b)과만 연결되기 때문에, 일부 스트링 선택 라인(SSL1b)으로만 오프 전압(VOFF)이 제공될 것이다. 이 경우, 나머지 스트링 선택 라인(예를 들어, SSL1a)은 플로팅 상태일 수 있다.
제1 메모리 블록(BLK1)이 선택된 블록인 경우, S140 단계에서, 불휘발성 메모리 장치(100)는 블록 선택 회로(121b)를 턴-온시킴으로써, 제1 메모리 블록(BLK1)과 연결된 신호들로 구동 전압들을 제공할 수 있다. S140 단계에서, 불휘발성 메모리 장치(100)는 제1 메모리 블록(BLK1)과 연결된 복수의 라인들로 제공되는 구동 전압들을 제어할 수 있다.
예를 들어, 도 3을 참조하여 설명된 바와 같이 제1 메모리 블록(BLK1)이 선택된 블록인 경우, 블록 디코더(121a)는 로직 하이의 블록 선택 신호(SEL_BLK)를 출력할 수 있다. 블록 선택 회로(121b)는 로직 하이의 블록 선택 신호(SEL_BLK)에 응답하여, 턴-온될 수 있다. 턴-온된 블록 선택 회로(121b)를 통해 라인 드라이버(121d)로부터의 다양한 구동 전압들이 대응하는 신호 라인들로 제공될 수 있다.
예시적인 실시 예에서, 구동 전압들은 불휘발성 메모리 장치(100)의 동작 종류, 스트링 선택 여부, 워드라인 선택 여부, 동작 조건 등에 따라 다양하게 가변될 수 있다. 예시적인 실시 예에서, 제1 메모리 블록(BLK1)이 선택된 블록인 경우, 블록 비선택 회로(121c)는 턴-오프될 수 있다.
도 5는 도 3의 로우 디코더의 구성을 좀 더 상세하게 보여주는 도면이다. 도 3에서 하나의 셀 스트링(CS11)을 기준으로 로우 디코더(121)의 개략적인 구성이 설명되었으나, 도 5를 참조하여 제1 메모리 블록(BLK1)을 기준으로 로우 디코더(121)의 구성이 좀 더 상세하게 설명된다. 도면의 간결성 및 설명의 편의를 위하여, 로우 디코더(121)를 설명하는데 불필요한 구성 요소들 및 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다.
도 1 내지 도 5를 참조하면, 제1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택 트랜지스터들(SSTb, SSTa)을 포함할 수 있다. 제1 메모리 블록(BLK1)의 나머지 구성 요소들은 도 2를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
로우 디코더(121)는 블록 디코더(121a), 블록 선택 회로(121b), 블록 비선택 회로(121c), 및 라인 드라이버(121d)를 포함할 수 있다. 블록 디코더(121a) 및 라인 드라이버(121d)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
블록 선택 회로(121b)는 제1 메모리 블록(BLK1)과 연결된 다양한 라인들(예를 들어, SSL1a, SSL1b, SSL2a, SSL2b 등)과 연결될 수 있고, 블록 선택 신호(SEL_BLK)에 응답하여, 라인 드라이버(121d)로부터의 구동 전압들을 대응하는 신호 라인들로 제공하거나 또는 차단(또는 플로팅)할 수 있다.
블록 비선택 회로(121c)는 반전된 블록 선택 신호(/SEL_BLK)에 응답하여, 제1 메모리 블록(BLK1)과 연결된 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 중 일부 스트링 선택 라인들로 오프 전압(VOFF)을 제공할 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 블록 비선택 회로(121c)는, 반전된 블록 선택 신호(/SEL_BLK)에 응답하여, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 중 일부 스트링 선택 라인들(SSL1b, SSL2b)로만 오프 전압(VOFF)을 인가할 수 있다.
예시적인 실시 예에서, 블록 비선택 회로(121c)와 연결된 일부 스트링 선택 라인들(SSL1b, SSL2b)은 동일한 행에 위치한 스트링 선택 트랜지스터들 중 비트라인과 물리적으로 인접한 스트링 선택 트랜지스터들과 연결된 스트링 선택 라인일 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 동일한 행에 위치하고, 각각은 스트링 선택 라인들(SSL1a, SSL1b)과 각각 연결된다. 이 때, 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 트랜지스터들(SSTa)보다 비트라인들(BL1, BL2)과 물리적으로 더 인접할 수 있다. 제1 메모리 블록(BLK1)이 비선택된 블록인 경우, 비트라인들(BL1)과 물리적으로 인접한 스트링 선택 트랜지스터들(예를 들어, SSTb)과 연결된 스트링 선택 라인들(예를 들어, SSL1b, SSL2b)로만 오프 전압(VOFF)이 인가될 수 있다.
예시적인 실시 예에서, 블록 비선택 회로(121c)는 나머지 스트링 선택 라인들(예를 들어, SSL1a, SSL2a)과 연결되지 않을 수 있다. 다시 말해서, 제1 메모리 블록(BLK1)이 비선택된 블록인 경우, 나머지 스트링 선택 라인들(SSL1a, SSL2a)로 오프 전압(VOFF)이 인가되지 않으며, 나머지 스트링 선택 라인들(SSL1a, SSL2a)은 플로팅될 수 있다.
예시적인 실시 예에서, 앞서 설명된 바와 유사하게, 블록 비선택 회로(121c)는 반전된 블록 선택 신호(/SEL_BLK)에 응답하여, 특정 스트링 선택 라인들(예를 들어, SSL1b, SSL1a)로 오프 전압(VOFF)을 제공하도록 구성된 비선택 패스 트랜지스터들을 포함할 수 있다. 이 때, 비선택 패스 트랜지스터들의 개수(도 5의 실시 예에서, 2개)는 제1 메모리 블록(BLK1)과 연결된 복수의 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)의 개수(도 5의 실시 예에서, 4개)보다 작을 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따르면, 비선택된 블록의 스트링 선택 트랜지스터를 오프시키기 위한 오프 전압(VOFF)을 제공하도록 구성된 블록 비선택 회로(121c)가 비선택된 블록과 연결된 복수의 스트링 선택 라인들 중 일부 스트링 선택 라인들과만 연결되고, 나머지 스트링 선택 라인들에 대해서는 생략될 수 있다. 따라서, 메모리 블록에 포함된 스트링 선택 트랜지스터들의 개수 또는 메모리 블록과 연결된 스트링 선택 라인들의 개수가 증가하더라도, 블록 비선택 회로(121c)에 포함된 비선택 패스 트랜지스터들의 개수가 증가하지 않기 때문에, 로우 디코더(121)의 전체적인 면적이 감소될 수 있다.
도 6은 도 5의 로우 디코더의 프로그램 바이어스를 예시적으로 보여주는 도면이다. 본 발명의 실시 예를 명확하게 설명하기 위하여, 선택된 블록 및 비선택된 블록에 대한 프로그램 동작이 설명된다. 또한, 본 발명의 기술적 사상을 모호하게 하지 않기 위하여, 선택된 블록 및 비선택된 블록에 대한 스트링 선택 라인들의 바이어스만 설명되며, 나머지 신호 라인들(예를 들어, WL, DWL, GSL, CSL 등)에 대한 상세한 설명은 생략된다.
도 5 및 도 6을 참조하면, 제1 및 제2 비트라인들(BL1, BL2)로 전원 전압(VCC) 또는 접지 전압(VSS)이 인가될 수 있다. 제1 메모리 블록(BLK1)이 선택된 블록인 경우, 앞서 설명된 바와 같이, 블록 선택 회로(121b)가 턴-온되고, 블록 비선택 회로(121c)가 턴-오프됨으로써, 구동 전압들(VSSL1a, VSSL1b, VSSL2a, VSSL2b)이 대응하는 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)로 제공될 수 있다. 예시적인 실시 예에서, 구동 전압들(VSSL1a, VSSL1b, VSSL2a, VSSL2b)은 셀 스트링들(CS11, CS12, CS21, CS22)의 선택 여부에 따라 다양하게 변형될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)이 선택된 스트링이고, 셀 스트링들(CS21, CS22)이 비선택된 스트링인 경우, 구동 전압들(VSSL1a, VSSL1b)은 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)을 턴-온시키기 위한 고전압(예를 들어, VCC)일 수 있고, 구동 전압들(VSSL2a, VSSL2b)은 각각 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)을 턴-오프시키기 위한 저전압일 수 있다. 예시적인 실시 예에서, 구동 전압들(VSSL2a, VSSL2b)은 각각 서로 다른 레벨을 가질 수 있다.
제1 메모리 블록(BLK1)이 비선택된 블록(Unselected BLK)인 경우, 앞서 설명된 바와 같이, 블록 선택 회로(121b)가 턴-오프되고, 블록 비선택 회로(121c)가 턴-온 됨으로써, 일부 스트링 선택 라인들(SSL1b, SSL2b)로만 오프 전압(VOFF)이 인가되고, 나머지 스트링 선택 라인들(SSL1a, SSL2a)은 플로팅될 수 있다.
도 7은 도 1의 불휘발성 메모리 장치의 동작을 설명하기 위한 도면이다. 도 7을 참조하여, 로우 디코더(121)의 선택된 블록에 대한 동작 및 비선택된 블록에 대한 동작이 설명된다. 설명의 편의를 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다.
예시적인 실시 예에서, 도 7에 도시된 제1 및 제2 메모리 블록들(BLK1, BLK2)은 각각 3개의 행으로 배열된 복수의 셀 스트링들을 포함할 수 있고, 동일한 행에 위치한 셀 스트링들은 동일한 스트링 선택 라인들과 연결될 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
도 7을 참조하면, 로우 디코더(121)는 제1 및 제2 블록 선택 회로(121b-1, 121b-2) 및 제1 및 제2 블록 비선택 회로(121c-1, 121c-2)를 포함할 수 있다. 제1 블록 선택 회로(121b-1)는 제1 메모리 블록(BLK1)의 복수의 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b, SSL3a, SSL3b)과 연결될 수 있다. 제1 블록 비선택 회로(121c-1)는 제1 메모리 블록(BLK1)의 복수의 스트링 선택 라인들(SSL1a~SSL3b) 중 일부 스트링 선택 라인들(예를 들어, SSL1b, SSL2b, SSL3b)과만 연결될 수 있다.
제2 블록 선택 회로(121b-2)는 제2 메모리 블록(BLK2)의 복수의 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b, SSL3a, SSL3b)과 연결될 수 있다. 제2 블록 비선택 회로(121c-2)는 제2 메모리 블록(BLK2)의 복수의 스트링 선택 라인들(SSL1a~SSL3b) 중 일부 스트링 선택 라인들(예를 들어, SSL1b, SSL2b, SSL3b)과만 연결될 수 있다.
도면의 간결성 및 설명의 편의를 위하여, 제1 및 제2 메모리 블록들(BLK1, BLK2)과 연결된 스트링 선택 라인들이 동일한 참조 번호로 표기되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 제1 및 제2 메모리 블록들(BLK1, BLK2) 각각의 스트링 선택 라인들은 서로 물리적으로 구분되는 라인들일 수 있다.
도면의 간결성을 위하여, 제1 및 제2 메모리 블록들(BLK1)과 연결된 스트링 선택 라인들만 도시되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 제1 메모리 블록(BLK1) 및 제1 블록 선택 회로(121b-1) 또는 제2 메모리 블록(BLK2) 및 제2 블록 선택 회로(121b-2)는 앞서 설명된 다양한 라인들(예를 들어, DWL, WL, GSL 등)을 통해 더 연결될 수 있다.
설명의 편의를 위하여, 제1 메모리 블록(BLK1)은 선택된 블록이고, 제2 메모리 블록(BLK2)은 비선택된 블록인 것으로 가정한다. 이 때, 앞서 설명된 바와 같이, 선택된 블록인 제1 메모리 블록(BLK1)과 연결된 제1 블록 선택 회로(121b-1)는 턴-온된다. 이 경우, 도 7에 도시된 바와 같이, 제1 블록 선택 회로(121b-1)를 통해 제1 메모리 블록(BLK1)의 스트링 선택 라인들(SSL1b, SSL1a, SSL2b, SSL2a, SSL3b, SSL3a)로 대응하는 전압들(예를 들어, VSSL1b, VSSL1a, VSSL2b, VSSL2a, VSSL3b, VSSL3a)이 제공될 수 있다.
비선택된 블록인 제2 메모리 블록(BLK2)과 연결된 제2 블록 선택 회로(121b-2)는 턴-오프될 수 있고, 이 경우, 도 7에 도시된 바와 같이, 제2 블록 선택 회로(121b-2)에 의해 제2 메모리 블록(BLK1)의 스트링 선택 라인들(SSL1b, SSL1a, SSL2b, SSL2a, SSL3b, SSL3a)이 플로팅되거나 또는 대응하는 전압들(예를 들어, VSSL1b, VSSL1a, VSSL2b, VSSL2a, VSSL3b, VSSL3a)이 제공되지 않거나 차단될 수 있다.
이 때, 비선택된 블록인 제2 메모리 블록(BLK2)의 일부 스트링 선택 라인들(SSL1b, SSL2b, SSL3b)와 연결된 제2 블록 비선택 회로(121c-2)는 턴-온됨으로써, 제2 메모리 블록(BLK2)의 일부 스트링 선택 라인들(SSL1b, SSL2b, SSL3b)로 오프 전압(VOFF)이 제공될 수 있다. 이에 따라, 비선택된 블록인 제2 메모리 블록(BLK2)이 제1 메모리 블록(BLK1)과 비트라인을 공유하더라도 공유된 비트라인의 전압이 제2 메모리 블록(BLK2)으로 인가되지 않을 수 있다.
또한, 제1 및 제2 블록 선택 회로(121b-1, 121b-2)로 제공되는 다양한 전압들(예를 들어, VSSL1b, VSSL1a, VSSL2b, VSSL2a, VSSL3b, VSSL3a)이 공유되더라도, 제2 블록 선택 회로(121b-2)에 의해 다양한 전압들이 차단되기 때문에, 제2 메모리 블록(BLK2)에 대한 동작은 수행되지 않을 수 있다.
상술된 바와 같이, 본 발명의 실시 예들에 따르면, 불휘발성 메모리 장치는 비선택된 메모리 블록과 연결된 복수의 스트링 선택 라인들 중 일부 스트링 선택 라인들에만 오프 전압(VOFF)을 인가함으로써, 비선택된 메모리 블록에 대한 오동작을 방지할 수 있다. 따라서, 복수의 스트링 선택 라인들 중 일부 스트링 선택 라인들에만 블록 비선택 회로를 연결하면 되기 때문에, 스트링 선택 트랜지스터들의 개수 또는 스트링 선택 라인들의 개수가 증가하더라도 로우 디코더의 면적이 감소될 수 있다.
예시적인 실시 예에서, 하나의 메모리 블록과 연결된 복수의 스트링 선택 라인들 중 오프 전압이 인가되는 스트링 선택 라인은 동일한 행에 위치한 스트링 선택 트랜지스터들 중 비트라인과 물리적으로 인접한 스트링 선택 트랜지스터와 연결된 스트링 선택 라인일 수 있다. 또는 하나의 메모리 블록과 연결된 복수의 스트링 선택 라인들 중 오프 전압이 인가되는 스트링 선택 라인은 동일한 행에 위치한 스트링 선택 트랜지스터들 중 기판으로부터 최상위에 위치한 스트링 트랜지스터와 연결된 스트링 선택 라인일 수 있다.
도 8은 도 1의 로우 디코더를 예시적으로 보여주는 도면이다. 도면의 간결성 및 설명의 편의를 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다.
도 1 및 도 8을 참조하면, 로우 디코더(121-3)는 블록 디코더(121a-3), 블록 선택 회로(121b-3), 블록 비선택 회로(121c-3), 및 라인 드라이버(121d-3)를 포함할 수 있다. 블록 디코더(121a-3), 블록 선택 회로(121b-3) 및 라인 드라이버(121d-3)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
앞선 실시 예들과 달리, 도 8의 실시 예에서, 셀 스트링(CS11-1)은 복수의 스트링 선택 트랜지스터들(SSTs)을 포함할 수 있다. 복수의 스트링 선택 트랜지스터들(SSTs) 각각은 복수의 스트링 선택 라인들(SSL1a~SSL1k)과 연결될 수 있다.
블록 비선택 회로(121c-3)는 복수의 스트링 선택 라인들(SSL1a~SSL1k) 중 일부 스트링 선택 라인들(SSL1a~SSLi)과 연결될 수 있다. 즉, 셀 스트링(CS11-1)이 포함된 메모리 블록이 비선택된 블록인 경우, 블록 비선택 회로(121c-3)는 복수의 스트링 선택 라인들(SSL1a~SSL1k) 중 일부 스트링 선택 라인들(SSL1a~SSLi)로 오프 전압(VOFF)을 제공하도록 구성될 수 있다.
예시적인 실시 예에서, 블록 비선택 회로(121c-3)와 연결된 일부 스트링 선택 라인들(SSL1a~SSLi)의 개수(즉, i개, 단 i는 양의 정수)는 나머지 스트링 선택 라인들(SSL1i+1~SSL1k)의 개수(즉, (k-i)개, 단 (k-i)는 i보다 큰 양의 정수)보다 많을 수 있다.
비록 도 8에서, 복수의 스트링 선택 트랜지스터들(SSTs) 및 복수의 스트링 선택 라인들(SSL1a~SSL1k)이 1:1로 연결된 것으로 도시되어 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 복수의 스트링 선택 트랜지스터들(SSTs)은 m(단, m은 양의 정수)개일 수 있고, 복수의 스트링 선택 라인들(SSL1a~SSL1k)은 k(단, k는 m보다 작은 양의 정수)개일 수 있다. 즉, 하나의 스트링 선택 라인은 적어도 2개의 스트링 선택 트랜지스터들과 공유될 수 있다.
도 9a는 도 1의 로우 디코더를 예시적으로 보여주는 도면이다. 도 9b는 도 9a의 로우 디코더의 구성을 설명하기 위한 도면이다. 도면의 간결성 및 설명의 편의를 위하여, 로우 디코더(121-4)의 구성을 설명하는데 불필요한 구성 요소들 및 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다.
도 1, 도 2, 도 9a 및 도 9b를 참조하면, 로우 디코더(121-4)는 블록 디코더(121a-2), 블록 선택 회로(121b-4), 블록 비선택 회로(121c-4), 및 라인 드라이버(121d-4)를 포함할 수 있다. 블록 디코더(121a-2), 블록 선택 회로(121b-4), 및 라인 드라이버(121d-4)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
블록 비선택 회로(121c-4)는 복수의 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 중 특정 스트링 선택 라인들과 연결될 수 있다. 예를 들어, 블록 비선택 회로(121c-4)는 복수의 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 중 특정 스트링 선택 라인들(예를 들어, SSL1a, SSL2b)과 연결될 수 있다. 예시적인 실시 예에서, 블록 비선택 회로(121c-4)와 연결된 특정 스트링 선택 라인들(SSL1a, SSL2b)은 스트링 선택 트랜지스터들(SSTa, SSTb)의 문턱 전압을 기반으로 결정될 수 있다.
좀 더 상세한 예로서, 도 9b에 도시된 바와 같이, 스트링 선택 라인(SSL1b)과 연결된 스트링 선택 트랜지스터들은 제1 문턱 전압 산포(Vth1)를 가질 수 있고, 스트링 선택 라인(SSL1a)과 연결된 스트링 선택 트랜지스터들은 제2 문턱 전압 산포(Vth2)를 가질 수 있다. 이 때, 제2 문턱 전압 산포(Vth2)는 제1 문턱 전압 산포(Vth1)보다 상위 레벨일 수 있다. 다시 말해서, 제2 문턱 전압 산포(Vth2)의 하한 값 또는 상한 값은 제1 문턱 전압 산포(Vth1)의 하한 값 또는 상한 값보다 높을 수 있다.
마찬가지로, 스트링 선택 라인(SSL1b)과 연결된 스트링 선택 트랜지스터들은 제1 문턱 전압 산포(Vth1)를 가질 수 있고, 스트링 선택 라인(SSL1a)과 연결된 스트링 선택 트랜지스터들은 제2 문턱 전압 산포(Vth2)를 가질 수 있다. 이 때, 제2 문턱 전압 산포(Vth2)는 제1 문턱 전압 산포(Vth1)보다 상위 레벨일 수 있다. 다시 말해서, 제2 문턱 전압 산포(Vth2)의 하한 값 또는 상한 값은 제1 문턱 전압 산포(Vth1)의 하한 값 또는 상한 값보다 높을 수 있다.
동일한 행에 위치한 스트링 선택 라인들(예를 들어, SSL1b/SSL1a) 중 가장 높은 문턱 전압 산포를 갖는 스트링 선택 트랜지스터들과 연결된 스트링 선택 라인(예를 들어, 도 9b의 실시 예에서, SSL1a 또는 SSL2b)이 블록 비선택 회로(121c-4)와 연결될 수 있다.
다시 말해서, 블록 비선택 회로(121c-4)와 연결된 스트링 선택 라인들과 연결된 스트링 선택 트랜지스터들의 문턱 전압들은 다른 스트링 선택 라인들과 연결된 스트링 선택 트랜지스터들의 문턱 전압보다 높을 수 있다.
예시적인 실시 예에서, 록 비선택 회로(121c-4)와 연결된 스트링 선택 라인들과 연결된 스트링 선택 트랜지스터들은 기준 값 이상의 문턱 전압을 갖도록 프로그램될 수 있다.
도 10은 본 발명의 실시 예에 따른 제3 메모리 블록을 예시적으로 보여주는 회로도이다. 설명의 편의를 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 예시적인 실시 예에서, 도 10의 제3 메모리 블록(BLK3)은 3차원 메모리 블록의 예시적인 구조이며, 본 발명의 실시 예가 이에 한정되는 것은 아니다. 예시적인 실시 예에서, 메모리 셀 어레이에 포함된 복수의 메모리 블록들 각각은 도 2의 제1 메모리 블록(BLK1)의 구조를 갖거나 또는 도 10의 제3 메모리 블록(BLK3)의 구조를 가질 수 있다.
도 10을 참조하면, 제3 메모리 블록(BLK3)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향 및 열 방향으로 배열될 수 있다. 동일한 열에 위치한 셀 스트링들은 동일한 비트라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS21)은 제1 비트라인(BL1)과 연결될 수 있고, 셀 스트링들(CS12, CS22)은 제2 비트라인(BL2)과 연결될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 대응하는 비트라인 및 공통 소스 라인(CSL) 사이에 직렬 연결될 수 있다. 예시적인 실시 예에서, 복수의 셀 트랜지스터들은 스트링 선택 트랜지스터들(SSTa, SSTb), 메모리 셀들(MC1~MC4), 더미 메모리 셀들(DMC1~DMC3), 접지 선택 트랜지스터들(GSTa, GSTb), 및 소거 제어 트랜지스터들(ECT1, ECT1)을 포함할 수 있다. 각각의 셀 트랜지스터들은 대응하는 라인들(예를 들어, SSL1a, SSL1b, SSL2a, SSL2b, DWL1~DWL3, WL1~WL4, GSL1a, GSL1b, GSL2a, GSL2b, ECL1, ECL2 등)과 각각 연결될 수 있다. 스트링 선택 트랜지스터들(SSTa, SSTb), 메모리 셀들(MC1~MC4), 더미 메모리 셀들(DMC1, DMC2), 및 접지 선택 트랜지스터들(GSTa, GSTb)은 도 2를 참조하여 설명되었으므로 이에 대한 상세한 설명은 생략된다.
도 2의 제1 메모리 블록(BLK1)과 달리, 도 10의 제3 메모리 블록(BLK3)은 소거 제어 트랜지스터들(ECT1, ECT2) 및 제3 더미 메모리 셀(DMC3)을 더 포함할 수 있다.
제1 소거 제어 트랜지스터(ECT1)는 직렬 연결된 접지 선택 트랜지스터들(GSTa, GSTb) 및 공통 소스 라인(CSL) 사이에 위치할 수 있고, 제1 소거 제어 라인(ECL1)과 연결될 수 있다. 제2 소거 제어 트랜지스터(ECT2)는 직렬 연결된 스트링 선택 트랜지스터들(SSTa, SSTb) 및 비트라인(BL1 또는 BL2) 사이에 위치할 수 있고, 제2 소거 제어 라인(ECL2)과 연결될 수 있다. 제1 및 제2 소거 제어 트랜지스터들(ECT1, ECT2)은 각각 제1 및 제2 소거 제어 라인(ECL1, ECL2)에 의해 제어될 수 있다. 예시적인 실시 예에서, 제1 및 제2 소거 제어 트랜지스터들(ECT1, ECT2)은 제3 메모리 블록(BLK3)에 대한 소거 동작에서, 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage) 전류를 제어하도록 구성될 수 있다.
제3 더미 메모리 셀(DMC1)은 기판과 수직한 방향으로 적층된 메모리 셀들(MC1~MC4) 사이에 위치할 수 있고, 제3 더미 워드라인(DWL3)과 연결될 수 있다. 예를 들어, 제3 더미 메모리 셀(DMC1)은 제2 및 제3 메모리 셀들(MC2, MC3) 사이에 위치할 수 있다. 예시적인 실시 예에서, 제3 더미 메모리 셀(MC3)은 제3 메모리 블록(BLK3)이 다중-적층 구조(Multi-Stacked Structure)를 갖는 경우, 하부 구조체(예를 들어, ECT1, GSTa, GSTb, DMC1, MC1, MC2 등을 포함하는 구조체) 및 상부 구조체(예를 들어, ECT2, SSTa, SSTb, DMC2, MC4, MC3 등을 포함하는 구조체) 사이의 연결층에 형성될 수 있다.
예시적인 실시 예에서, 도 10에 도시된 제3 메모리 블록(BLK3)은 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 도 10에 도시된 구성 요소들 중 적어도 하나가 생략될 수 있다. 또는 추가적인 구성 요소들이 도 10에 추가될 수 있다. 즉, 도 10에 도시된 제3 메모리 블록(BLK3)은 예시적인 것이며, 메모리 블록의 구조는 다양하게 변형될 수 있음이 이해될 것이다.
도 11a 내지 도 11d는 본 발명의 실시 예에 따른 로우 디코더를 보여주는 도면들이다. 설명의 편의를 위하여, 도 10의 제3 메모리 블록(BLK3)을 기준으로 로우 디코더(221-1, 221-2, 221-3, 221-4)의 구성이 설명되고, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 도 11a 내지 도 11d에서, 도면의 명확성을 위하여, 제3 메모리 블록(BLK3)과 연결된 다양한 라인들 중 블록 비선택 회로와 연결된 라인은 굵은 실선으로 도시된다.
도 11a 내지 도 11d를 참조하면, 로우 디코더(221-1, 221-2, 221-3, 221-4)는 다양한 라인들을 통해 제3 메모리 블록(BLK3)과 연결될 수 있고, 블록 디코더(221a-1, 221a-2, 221a-3, 221-4), 블록 선택 회로(221b-1, 221b-2, 221b-3, 221b-4), 블록 비선택 회로(221c-1, 221c-2, 221c-3, 221c-4), 및 라인 드라이버(221d-1, 221d-2, 221d-3, 221d-4)를 포함할 수 있다. 블록 디코더(221a-1, 221a-2, 221a-3, 221-4), 블록 선택 회로(221b-1, 221b-2, 221b-3, 221b-4), 및 라인 드라이버(221d-1, 221d-2, 221d-3, 221d-4)는 앞서 설명된 구성 요소들과 유사하므로, 이에 대한 상세한 설명은 생략된다.
도 11a에 도시된 바와 같이, 블록 비선택 회로(221c-1)는 제2 소거 제어 라인(ECL2)과 연결되고, 제3 메모리 블록(BLK3)이 비선택된 블록인 경우, 제2 소거 제어 라인(ECL2)으로 오프 전압(VOFF)을 제공하도록 구성될 수 있다. 즉, 앞선 실시 예들과 달리, 도 11a의 블록 비선택 회로(221c-1)는 스트링 선택 라인들 대신에 스트링 선택 라인들보다 상부에 위치한 제2 소거 제어 라인(ECL2)으로 오프 전압(VOFF)을 제공할 수 있다. 예시적인 실시 예에서, 제2 소거 제어 라인(ECL2)은 비트라인들(BL1, BL2)과 물리적으로 인접한 셀 트랜지스터들(즉, 제2 소거 제어 트랜지스터들(ECT2))에 공통으로 연결된 라인을 가리킬 수 있다.
다음으로, 도 11b에 도시된 바와 같이, 블록 비선택 회로(221c-2)는 제2 더미 워드라인(DWL2)과 연결되고, 제3 메모리 블록(BLK3)이 비선택된 블록인 경우, 제2 더미 워드라인(DWL2)으로 오프 전압(VOFF)을 제공할 수 있다. 즉, 앞선 실시 예들과 달리, 도 11b의 블록 비선택 회로(221c-2)는 스트링 선택 라인들 대신에 스트링 선택 라인들 및 워드라인들 사이에 위치한 제2 더미 워드라인(DWL2)으로 오프 전압(VOFF)을 제공할 수 있다.
다음으로, 도 11c에 도시된 바와 같이, 블록 비선택 회로(221c-3)는 제3 더미 워드라인(DWL3)과 연결되고, 제3 메모리 블록이 비선택된 블록인 경우, 제3 더미 워드라인(DWL3)으로 오프 전압(VOFF)을 제공할 수 있다. 즉, 앞선 실시 예들과 달리, 도 11c의 블록 비선택 회로(221c-3)는 스트링 선택 라인들 대신에 워드라인들 사이에 위치한 제3 더미 워드라인(DWL3)으로 오프 전압(VOFF)을 제공할 수 있다.
다음으로, 도 11d에 도시된 바와 같이, 블록 비선택 회로(221c-4)는 제1 소거 제어 라인(ECL1)과 연결되고, 제3 메모리 블록(BLK3)이 비선택된 블록인 경우, 제1 소거 제어 라인(ECL1)으로 오프 전압(VOFF)을 제공할 수 있다. 즉, 앞선 실시 예들과 달리, 도 11d의 블록 비선택 회로(221c-4)는 스트링 선택 라인들 대신에 접지 선택 라인들보다 하부에 위치한 제1 소거 제어 라인(ECL1)으로 오프 전압(VOFF)을 제공할 수 있다. 예시적인 실시 예에서, 제1 소거 제어 라인(ECL1)은 공통 소스 라인(CSL)과 물리적으로 인접한 제1 소거 제어 트랜지스터들(ECT1)과 공통으로 연결된 라인을 가리킬 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 로우 디코더는 다양한 구현 방식에 따라, 비선택된 블록과 연결된 다양한 신호 라인들 중 일부 신호 라인들로만 오프 전압(VOFF)을 제공할 수 있다. 이 경우, 로우 디코더에 포함된 블록 비선택 회로의 트랜지스터들의 개수가 감소될 수 있기 때문에, 불휘발성 메모리 장치의 전체적인 면적이 감소될 수 있다. 따라서, 감소된 면적 또는 감소된 비용을 갖는 불휘발성 메모리 장치가 제공된다.
도 12는 본 발명의 실시 예들에 따른 불휘발성 메모리 장치가 적용된 스토리지 시스템을 예시적으로 보여주는 블록도이다. 도 12를 참조하면, 스토리지 시스템(1000)은 호스트(1100) 및 스토리지 장치(1200)를 포함한다.
스토리지 장치(1200)는 신호 커넥터(1201)를 통해 호스트(1100)와 신호(SIG)를 주고 받고, 전원 커넥터(1202)를 통해 전원(PWR)을 입력 받는다. 스토리지 장치(1200)는 SSD(Solid State Drive) 컨트롤러(1210), 복수의 불휘발성 메모리들(1221~122n), 보조 전원 장치(1230), 및 버퍼 메모리(1240)를 포함한다. 예시적으로, 복수의 불휘발성 메모리들(1221~122n) 각각은 도 1 내지 도 11d를 참조하여 설명된 불휘발성 메모리 장치들 중 어느 하나일 수 있다.
SSD 컨트롤러(1210)는 호스트(1100)로부터 수신된 신호(SIG)에 응답하여 복수의 불휘발성 메모리들(1221~122n)을 제어할 수 있다. 복수의 불휘발성 메모리들(1221~122n)은 SSD 컨트롤러(1210)의 제어에 따라 동작할 수 있다. 보조 전원 장치(1230)는 전원 커넥터(1002)를 통해 호스트(1100)와 연결된다. 보조 전원 장치(1230)는 호스트(1100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(1230)는 호스트(1100)로부터의 전원 공급이 원활하지 않을 경우, SSD(1200)의 전원을 제공할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
Claims (20)
- 기판과 수직한 방향으로 적층된 복수의 접지 선택 라인들, 복수의 워드라인들, 및 복수의 스트링 선택 라인들과 연결된 제1 메모리 블록;
상기 복수의 스트링 선택 라인들, 상기 복수의 워드라인들, 상기 복수의 접지 선택 라인들과 연결되고, 블록 선택 신호에 응답하여 상기 복수의 스트링 선택 라인들, 상기 복수의 워드라인들, 상기 복수의 접지 선택 라인들로 각각 대응하는 구동 전압들을 제공하도록 구성된 블록 선택 회로; 및
상기 복수의 스트링 선택 라인들 중 특정 스트링 선택 라인들과만 연결되고, 반전된 블록 선택 신호에 응답하여, 상기 특정 스트링 선택 라인들로만 오프 전압을 제공하도록 구성된 블록 비선택 회로를 포함하는 불휘발성 메모리 장치. - 제 1 항에 있어서,
외부 장치로부터 어드레스를 수신하고, 상기 수신된 어드레스를 기반으로 상기 블록 선택 신호 및 상기 반전된 블록 선택 신호를 출력하도록 구성된 블록 디코더를 더 포함하는 불휘발성 메모리 장치. - 제 2 항에 있어서,
상기 수신된 어드레스가 상기 제1 메모리 블록과 대응되지 않는 경우, 상기 특정 스트링 선택 라인들로 상기 오프 전압이 제공되고, 상기 복수의 스트링 선택 라인들 중 상기 특정 스트링 선택 라인들을 제외한 나머지 스트링 선택 라인들은 플로팅되는 불휘발성 메모리 장치. - 제 1 항에 있어서,
상기 오프 전압은 접지 전압 및 음 전압 중 어느 하나인 불휘발성 메모리 장치. - 제 1 항에 있어서,
상기 제1 메모리 블록은 상기 기판과 제1 비트라인 사이에서, 상기 기판과 수직한 방향으로 적층된 제1 및 제2 셀 스트링들을 포함하고,
상기 제1 셀 스트링은:
상기 기판과 수직한 방향으로 적층되고, 상기 복수의 접지 선택 라인들 중 제1 접지 선택 라인과 연결된 제1 접지 선택 트랜지스터;
상기 제1 접지 선택 트랜지스터의 상부에서, 상기 기판과 수직한 방향으로 적층되고, 상기 복수의 워드라인들과 각각 연결된 복수의 제1 메모리 셀들; 및
상기 복수의 제1 메모리 셀들의 상부에서, 상기 기판과 수직한 방향으로 적층되고, 상기 복수의 스트링 선택 라인들 중 제1 스트링 선택 라인들과 각각 연결된 복수의 제1 스트링 선택 트랜지스터들을 포함하고,
상기 제2 셀 스트링은:
상기 기판과 수직한 방향으로 적층되고, 상기 복수의 접지 선택 라인들 중 제2 접지 선택 라인과 연결된 제2 접지 선택 트랜지스터;
상기 제2 접지 선택 트랜지스터의 상부에서, 상기 기판과 수직한 방향으로 적층되고, 상기 복수의 워드라인들과 각각 연결된 복수의 제2 메모리 셀들; 및
상기 복수의 제2 메모리 셀들의 상부에서, 상기 기판과 수직한 방향으로 적층되고, 상기 복수의 스트링 선택 라인들 중 제2 스트링 선택 라인들과 각각 연결된 복수의 제2 스트링 선택 트랜지스터들을 포함하는 불휘발성 메모리 장치. - 제 5 항에 있어서,
상기 특정 스트링 선택 라인들은 상기 제1 스트링 선택 라인들 중 제1 일부 및 상기 제2 스트링 선택 라인들 중 제2 일부를 포함하는 불휘발성 메모리 장치. - 제 6 항에 있어서,
상기 제1 스트링 선택 라인들 중 상기 제1 일부는 상기 제1 스트링 선택 라인들 중 상기 제1 일부를 제외한 나머지보다 상기 제1 비트라인과 물리적으로 더 인접하고,
상기 제2 스트링 선택 라인들 중 상기 제2 일부는 상기 제2 스트링 선택 라인들 중 상기 제2 일부를 제외한 나머지보다 상기 제1 비트라인과 물리적으로 더 인접한 불휘발성 메모리 장치. - 제 6 항에 있어서,
상기 복수의 제1 스트링 선택 트랜지스터들은 M개(단, 상기 M은 양의 정수)이고, 상기 복수의 제1 스트링 선택 트랜지스터들 중에서 상기 제1 스트링 선택 라인들 중 상기 제1 일부와 연결된 스트링 선택 트랜지스터들의 개수는 N개(단 상기 N은 상기 M보다 작고, (M-N)은 상기 N보다 큰 양의 정수)이고,
상기 복수의 제2 스트링 선택 트랜지스터들은 상기 M개이고, 상기 복수의 제2 스트링 선택 트랜지스터들 중에서 상기 제2 스트링 선택 라인들 중 상기 제2 일부와 연결된 스트링 선택 트랜지스터들의 개수는 상기 N개인 불휘발성 메모리 장치. - 제 6 항에 있어서,
상기 복수의 제1 스트링 선택 트랜지스터들 중에서 상기 제1 스트링 선택 라인들 중 상기 제1 일부와 연결된 스트링 선택 트랜지스터들의 문턱 전압들은 상기 복수의 제1 스트링 선택 트랜지스터들 중에서 상기 제1 스트링 선택 라인들 중 상기 제1 일부를 제외한 나머지 스트링 선택 라인들과 연결된 스트링 선택 트랜지스터들의 문턱 전압들보다 높고,
상기 복수의 제2 스트링 선택 트랜지스터들 중에서 상기 제2 스트링 선택 라인들 중 상기 제2 일부와 연결된 스트링 선택 트랜지스터들의 문턱 전압들은 상기 복수의 제2 스트링 선택 트랜지스터들 중에서 상기 제2 스트링 선택 라인들 중 상기 제2 일부를 제외한 나머지 스트링 선택 라인들과 연결된 스트링 선택 트랜지스터들의 문턱 전압들보다 높은 불휘발성 메모리 장치. - 제 1 항에 있어서,
상기 블록 비선택 회로는 상기 반전된 블록 선택 신호에 응답하여 상기 특정 스트링 선택 라인들로 상기 오프 전압을 제공하도록 구성된 복수의 비선택 패스 트랜지스터들(unselection path transistors)을 포함하고,
상기 복수의 비선택 패스 트랜지스터들의 개수는 상기 복수의 스트링 선택 라인들의 개수보다 작은 불휘발성 메모리 장치. - 공통 소스 라인 및 제1 비트라인 사이에 직렬 연결되고, 기판과 수직한 방향으로 적층된 복수의 제1 셀 트랜지스터들을 포함하는 제1 셀 스트링;
상기 공통 소스 라인 및 상기 제1 비트라인 사이에 직렬 연결되고, 상기 기판과 수직한 방향으로 적층된 복수의 제2 셀 트랜지스터들을 포함하는 제2 셀 스트링;
복수의 신호 라인들을 통해 상기 제1 셀 스트링 및 상기 제2 셀 스트링과 연결되고, 블록 선택 신호에 응답하여, 상기 복수의 신호 라인들로 대응하는 구동 전압들을 제공하도록 구성된 블록 선택 회로; 및
상기 복수의 신호 라인들 중 특정 신호 라인들과 연결되고, 반전된 블록 선택 신호에 응답하여, 상기 특정 신호 라인들로 오프 전압을 제공하도록 구성된 블록 비선택 회로를 포함하고,
상기 복수의 신호 라인들 중 상기 특정 신호 라인들을 제외한 나머지 신호 라인들은 상기 제1 셀 스트링과 연결된 적어도 하나의 제1 스트링 선택 라인 및 상기 제2 셀 스트링과 연결된 적어도 하나의 제2 스트링 선택 라인을 포함하는 불휘발성 메모리 장치. - 제 11 항에 있어서,
상기 특정 신호 라인들은:
상기 복수의 제1 셀 트랜지스터들 중 상기 제1 비트라인과 물리적으로 인접한 셀 트랜지스터와 연결된 제1 신호 라인; 및
상기 복수의 제2 셀 트랜지스터들 중 상기 제1 비트라인과 물리적으로 인접한 셀 트랜지스터와 연결된 제2 신호 라인을 포함하는 불휘발성 메모리 장치. - 제 12 항에 있어서,
상기 복수의 제1 셀 트랜지스터들은 복수의 제1 스트링 선택 트랜지스터들을 포함하고,
상기 복수의 제2 셀 트랜지스터들은 복수의 제2 스트링 선택 트랜지스터들을 포함하고,
상기 복수의 제1 셀 트랜지스터들 중 상기 제1 비트라인과 물리적으로 인접한 상기 셀 트랜지스터는 상기 복수의 제1 스트링 선택 트랜지스터들 중 하나이고,
상기 복수의 제2 셀 트랜지스터들 중 상기 제1 비트라인과 물리적으로 인접한 상기 셀 트랜지스터는 상기 복수의 제2 스트링 선택 트랜지스터들 중 하나인 불휘발성 메모리 장치. - 제 12 항에 있어서,
상기 복수의 제1 셀 트랜지스터들은 제1 소거 제어 트랜지스터를 포함하고,
상기 복수의 제2 셀 트랜지스터들은 제2 소거 제어 트랜지스터를 포함하고,
상기 복수의 제1 셀 트랜지스터들 중 상기 제1 비트라인과 물리적으로 인접한 상기 셀 트랜지스터는 상기 제1 소거 제어 트랜지스터이고,
상기 복수의 제2 셀 트랜지스터들 중 상기 제1 비트라인과 물리적으로 인접한 상기 셀 트랜지스터는 상기 제2 소거 제어 트랜지스터인 불휘발성 메모리 장치. - 제 14 항에 있어서,
상기 제1 신호 라인 및 상기 제2 신호 라인은 상기 제1 소거 제어 트랜지스터 및 상기 제2 소거 제어 트랜지스터와 공통으로 연결된 소거 제어 라인인 불휘발성 메모리 장치. - 제 11 항에 있어서,
상기 제1 셀 스트링 및 상기 제2 셀 스트링이 포함된 제1 메모리 블록이 선택된 블록인 경우, 상기 블록 선택 회로는 상기 복수의 신호 라인들로 상기 대응하는 구동 전압들을 제공하고, 상기 블록 비선택 회로는 상기 특정 신호 라인들을 플로팅 시키고,
상기 제1 메모리 블록이 비선택된 블록인 경우, 상기 블록 선택 회로는 상기 복수의 신호 라인들을 플로팅시키고, 상기 블록 비선택 회로는 상기 특정 신호 라인들로 상기 오프 전압을 제공하는 불휘발성 메모리 장치. - 제 11 항에 있어서,
상기 오프 전압은 접지 전압 또는 음 전압인 불휘발성 메모리 장치. - 기판과 수직한 방향으로 적층되고, 복수의 스트링 선택 라인들, 복수의 워드라인들, 및 복수의 접지 선택 라인들과 연결된 제1 메모리 블록;
외부 장치로부터 수신된 어드레스를 기반으로 블록 선택 신호 및 반전된 블록 선택 신호를 출력하도록 구성된 블록 디코더;
상기 블록 선택 신호에 응답하여 상기 복수의 스트링 선택 라인들, 상기 복수의 워드라인들, 및 상기 복수의 접지 선택 라인들로 각각 대응하는 구동 전압들을 제공하도록 구성된 복수의 패스 트랜지스터들; 및
상기 반전된 블록 선택 신호에 응답하여 상기 복수의 스트링 선택 라인들 중 특정 스트링 선택 라인들로 오프 전압을 제공하도록 구성된 복수의 비선택 패스 트랜지스터들을 포함하고,
상기 복수의 비선택 패스 트랜지스터들의 개수는 상기 복수의 스트링 선택 라인들의 개수보다 작은 불휘발성 메모리 장치. - 제 18 항에 있어서,
상기 제1 메모리 블록은:
제1 비트라인과 연결되고, 직렬 연결된 복수의 제1 셀 트랜지스터들을 포함하는 제1 셀 스트링;
상기 제1 비트라인과 연결되고, 직렬 연결된 복수의 제2 셀 트랜지스터들을 포함하는 제2 셀 스트링;
제2 비트라인과 연결되고, 직렬 연결된 복수의 제3 셀 트랜지스터들을 포함하는 제3 셀 스트링; 및
상기 제2 비트라인과 연결되고, 직렬 연결된 복수의 제4 셀 트랜지스터들을 포함하는 제4 셀 스트링을 포함하고,
상기 복수의 스트링 선택 라인들 중 제1 스트링 선택 라인들은 상기 제1 및 제3 셀 스트링과 연결되고,
상기 복수의 스트링 선택 라인들 중 제2 스트링 선택 라인들은 상기 제2 및 제4 셀 스트링들과 연결되고,
상기 특정 스트링 선택 라인들은 상기 제1 스트링 선택 라인들 중 제1 일부 및 상기 제2 스트링 선택 라인들 중 제2 일부를 포함하는 불휘발성 메모리 장치. - 제 19 항에 있어서,
상기 제1 스트링 선택 라인들 중 상기 제1 일부는 상기 복수의 제1 셀 트랜지스터들 중 상기 제1 비트라인과 가장 물리적으로 인접한 셀 트랜지스터, 및 상기 복수의 제3 셀 트랜지스터들 중 상기 제2 비트라인과 가장 물리적으로 인접한 셀 트랜지스터와 연결되고,
상기 제2 스트링 선택 라인들 중 상기 제2 일부는 상기 복수의 제2 셀 트랜지스터들 중 상기 제1 비트라인과 가장 물리적으로 인접한 셀 트랜지스터, 및 상기 복수의 제4 셀 트랜지스터들 중 상기 제2 비트라인과 가장 물리적으로 인접한 셀 트랜지스터와 연결되는 불휘발성 메모리 장치.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190034572A KR102648914B1 (ko) | 2019-03-26 | 2019-03-26 | 불휘발성 메모리 장치 |
| US16/590,326 US10777233B1 (en) | 2019-03-26 | 2019-10-01 | Nonvolatile memory device |
| CN202010020778.4A CN111755054A (zh) | 2019-03-26 | 2020-01-09 | 非易失性存储器装置 |
| US16/991,912 US11238934B2 (en) | 2019-03-26 | 2020-08-12 | Nonvolatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190034572A KR102648914B1 (ko) | 2019-03-26 | 2019-03-26 | 불휘발성 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200115800A KR20200115800A (ko) | 2020-10-08 |
| KR102648914B1 true KR102648914B1 (ko) | 2024-03-19 |
Family
ID=72425570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190034572A KR102648914B1 (ko) | 2019-03-26 | 2019-03-26 | 불휘발성 메모리 장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10777233B1 (ko) |
| KR (1) | KR102648914B1 (ko) |
| CN (1) | CN111755054A (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11238934B2 (en) * | 2019-03-26 | 2022-02-01 | Samsung Electronics Co., Ltd. | Nonvolatile memory device |
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| US8488381B2 (en) | 2009-02-02 | 2013-07-16 | Samsung Electronics Co., Ltd. | Non-volatile memory device having vertical structure and method of operating the same |
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| KR20160007941A (ko) | 2014-07-10 | 2016-01-21 | 에스케이하이닉스 주식회사 | 3차원 어레이 구조를 갖는 반도체 메모리 장치 |
| KR102381046B1 (ko) | 2015-10-26 | 2022-03-31 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 |
| JP6545649B2 (ja) | 2016-09-16 | 2019-07-17 | 東芝メモリ株式会社 | メモリデバイス |
-
2019
- 2019-03-26 KR KR1020190034572A patent/KR102648914B1/ko active IP Right Grant
- 2019-10-01 US US16/590,326 patent/US10777233B1/en active Active
-
2020
- 2020-01-09 CN CN202010020778.4A patent/CN111755054A/zh active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| CN111755054A (zh) | 2020-10-09 |
| US20200312381A1 (en) | 2020-10-01 |
| KR20200115800A (ko) | 2020-10-08 |
| US10777233B1 (en) | 2020-09-15 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |