KR101763852B1 - Qfn 반도체 패키지, 이의 제조방법 및 qfn 반도체 패키지 제조용 마스크 시트 - Google Patents

Qfn 반도체 패키지, 이의 제조방법 및 qfn 반도체 패키지 제조용 마스크 시트 Download PDF

Info

Publication number
KR101763852B1
KR101763852B1 KR1020170030580A KR20170030580A KR101763852B1 KR 101763852 B1 KR101763852 B1 KR 101763852B1 KR 1020170030580 A KR1020170030580 A KR 1020170030580A KR 20170030580 A KR20170030580 A KR 20170030580A KR 101763852 B1 KR101763852 B1 KR 101763852B1
Authority
KR
South Korea
Prior art keywords
mask sheet
lead frame
adhesive layer
bonding
temperature
Prior art date
Application number
KR1020170030580A
Other languages
English (en)
Inventor
심창훈
최성환
황인혁
Original Assignee
(주)인랩
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)인랩 filed Critical (주)인랩
Priority to KR1020170030580A priority Critical patent/KR101763852B1/ko
Application granted granted Critical
Publication of KR101763852B1 publication Critical patent/KR101763852B1/ko
Priority to TW106130490A priority patent/TWI664266B/zh
Priority to MYPI2017703458A priority patent/MY193624A/en
Priority to CN201710867062.6A priority patent/CN108573946B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Die Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 우수한 다이 접합성 및 와이어 접합성을 구현하고 봉지수지의 누설을 효과적으로 억제할 수 있고 이를 통해 QFN 반도체 패키지의 신뢰성과 제조 공정에서 생산성과 효율성을 높일 수 있는 QFN 반도체 패키지, 이의 제조방법 및 QFN 반도체 패키지 제조용 마스크 시트에 관한 것으로서, 본 발명에 따른 QFN 반도체 패키지는 마스크 시트에 리드프레임을 임프린팅하는 라미네이션 공정을 통해 마스크 시트의 접착층에 접촉단차(contact depth)를 형성하여 제조되는 것을 특징으로 한다.

Description

QFN 반도체 패키지, 이의 제조방법 및 QFN 반도체 패키지 제조용 마스크 시트{QFN semiconductor package, method of fabricating the same and mask sheet for manufacturing the same}
본 발명은 QFN 반도체 패키지, 이의 제조방법 및 QFN 반도체 패키지 제조용 마스크 시트에 관한 것으로서, 보다 상세하게는 우수한 다이 접합성 및 와이어 접합성을 구현하고 봉지수지의 누설을 효과적으로 억제할 수 있고 이를 통해 QFN 반도체 패키지의 신뢰성과 제조 공정에서 생산성과 효율성을 높일 수 있는 QFN 반도체 패키지, 이의 제조방법 및 QFN 반도체 패키지 제조용 마스크 시트에 관한 것이다.
일반적으로, 반도체 장치는 반도체 칩(Chip, IC))과 마더보드(Mother Board), 및 위 두 개의 부속장치를 접속시키기 위한 다양한 배선 기판(Substrates)으로 구성되며, 통상적으로 반도체 칩은 마더보드에 연결되기 전에 기판에 직접 부착되거나 또는 반도체 패키지의 형태로 기판과 조립된 후 마더보드에 연결이 되는 공정을 거치게 된다.
지난 수 십 년간 퍼스널컴퓨터(Personal Computer, PC)에 의해 주도된 반도체기술은 주로 반도체 회로의 집적화에 중점을 두었지만, 최근 모바일(Mobile)에 의해 요구되고 있는 전자부품의 경박단소화 경향에 따라 반도체기술은 반도체패키지의 소형화와 박형화에 의한 집적도 향상에 주력하고 있는 실정이며 이를 위한 반도체장치의 제조공정 또한 지속적으로 변화되고 있다.
예로, QFN, Stacked CSP, WLP, Flip Chip Bare Die, Fine-Pitch BGA, MCP, MIS package 등의 경박단소 및 고부가가치 패키징 기술이 향후 시장을 주도할 것으로 전망되고 있다.
이 중, QFN(Quad Flat Non-lead Package)은 CSP(Chip Scale Package)의 일종으로 그 크기가 작아 기판상의 접속면적을 줄이고 다수의 탑재량을 가능케 함으로써 종국에는 마더보드의 공간을 최대화시키는 효과를 지니고 있는데, 그 구조상 하부에 전기접속부가 노출되어 있는 상태에서 패키징 공정이 이루어져야만 하기 때문에 제조공정에서 노출부위를 점착 시트로 마스킹(masking)하는 공정이 필수적으로 요구된다.
이러한 QFN 반도체 패키지의 제조 방법은 개략적으로 아래 순서로 이루어진다.
리드프레임의 한쪽 면에 마스크 시트를 부착시킨 다음, 리드 프레임 상에 형성된 반도체소자 탑재부(다이 패드, 또는 리드 패드)에 반도체 칩을 개별적으로 탑재한다.
리드프레임의 각 반도체 칩 탑재부 주위로 배열된 리드와 반도체 칩을 본딩 와이어에 의해 전기적으로 연결한다.
리드프레임에 탑재된 상기 반도체 칩을 봉지 수지로 봉지한다.
리드프레임으로부터 점착 시트를 박리하여 QFN 패키지가 배열된 QFN 유닛을 형성한다.
QFN 유닛을 각 QFN 패키지의 외주를 따라 쏘우잉(Sawing)함으로써 개별 QFN 반도체 패키지를 제조하게 된다.
또한 QFN 반도체 패키지를 제조하는 데 사용되는 종래의 마스크 시트는 시트 상에 구비된 점착제층 또는 접착체층의 물리적 그리고 화학적 성상에 따라 상온(20~35℃)에서 리드 프레임에 부착되는 상온 점착형 시트, 또는 리드 프레임에 가접된 상태에서 임의의 온도(170℃ 이상)를 가함으로써 리드 프레임에 부착되는 가열 접착형 시트가 알려져 있다.
종래에 알려져 있는 상온 점착형 시트의 점착제 구성 성분으로는 주로 아크릴계, 실리콘계 등이 있으며 가열 접착형 시트의 접착제 구성 성분으로는 열경화성수지, 또는 열가소성수지로서, 주로 에폭시계, 폴리이미드계, 에폭시-고무 배합계, 실록산-이미드 배합계 등이 있다.
그러나, 상온 점착형 시트는 점착제층의 감압(Pressure Sensitive)특성으로 인해 리드 프레임에 용이하게 부착할 수 있지만 고온에서의 점착유지력(Holding Power)과 탄성율의 부족으로 인해 와이어 본딩 시 열압착(Thermo-compression) 강도를 분산시켜 와이어의 접합력을 저하시키고 봉지 공정에서 봉지수지의 누설이 쉽게 발생할 우려가 있으며, 또한 고온공정의 열이력에 따른 열화를 견디지 못하고 응집파괴가 발생함으로써 반도체 장치를 심각하게 오염시키는 문제가 근본적으로 해결되지 못하고 있다.
반면에, 가열 접착형 시트는 상온 점착형 시트에 비해 상대적으로 유리전이온도(이하, Tg) 및 응집력과 탄성율이 높아 QFN패키지 제조과정의 고온공정에 적합한 시트로 제안되고 있다.
예를 들어, 한국 공개특허공보 제2002-0060143호에서는 상온 점착형 시트의 단점을 개선한 마스크 시트로서 기재 상에 폴리이미드 수지를 구비하여, 봉지수지의 누설이 적고 와이어 접합성이 우수한 마스크 시트를 제안하였다. 그러나, 초기에 리드프레임과 상기 시트를 부착 시 상온에서 리드프레임이나 배선 기판에 접착되지 않기 때문에 라미네이션(Lamination)과정에서 가열 처리를 통해 강한 접착력을 구현할 필요가 있고 이 과정에서 서로 다른 이종 물질간(금속/플라스틱)의 열팽창율 차이로 인한 정렬 결함이 발생하기 용이하며 이로 인해 와이어 접합 시에 접합 강도를 분산시켜 결국 접합신뢰성을 저하시키는 문제와 봉지공정에서 봉지수지의 누설이 여전히 발생한다는 문제점이 있다.
이러한 문제점을 개선하기 위하여 한국 공개특허공보 제2013-0113377호에서는 가열형 접착시트의 Tg를 낮추기 위해 폴리이미드 수지를 개질하거나 또는 이외의 성분을 적당히 배합하는 방법을 통해 가열형 접착시트의 접착온도를 낮춤으로써 문제를 해결 할 수 있다고 하지만, 이럴 경우 상온 점착형 시트와 마찬가지로 고온에서 와이어 본딩(Wire Bonding)시에 시트의 연화(Softening)로 인한 와이어 접합의 신뢰성 문제가 여전하고, 동일한 이유로 반도체 칩을 보호하기 위한 봉지공정에서 봉지수지가 누설되는 것을 해결하기가 어렵다.
또한 한국 공개특허공보 제2013-0109070호에서는 가열 접착형 시트를 리드프레임에 라미네이션 하는 과정에서 일차적으로 낮은 온도에서 간이로 접착한 후 이후 고온의 공정을 거치면서 자연스럽게 리드프레임과 가열 접착형 시트간 접착력의 상승을 도모함으로써 봉지수지의 누설을 저감시킬 수 있는 마스크 시트를 제안하고 있다. 그러나 본 발명자들은 접착력을 2,000gf/inch 이상으로 증가시키더라도 와이어 본딩의 접합성과 봉지수지의 차단성이 향상되지 않는 현상을 확인하였고 이에 단순히 접착력을 상승시키는 수단은 효과적으로 과제를 해결하기 위한 수단이 아님을 인지하였다. 특히 마스크 시트가 2,000gf/inch 이상의 접착력을 유지할 경우 봉지공정 후 박리과정에서 시트의 원활한 박리가 불가능하였다. 따라서 접착력의 상승만으로는 봉지수지의 누설불량을 획기적으로 개선하기 어렵고 또한 와이어 접합성의 향상과는 근본적으로 관련이 없는 것을 알 수 있다.
이에 본 발명의 발명자들은 보다 효과적인 해결방법이 필요함을 인식하고 상기와 같은 종래 마스크 시트의 문제점을 해결하기 위해 다이 접합성과 와이어 접합성 및 봉지수지의 누설 차단성이 우수한 QFN 반도체 패키지, 이의 제조방법 및 QFN 반도체 패키지 제조용 마스크 시트를 창안하여 본 발명을 완성하였다.
한국 공개특허공보 제2002-0060143호 한국 공개특허공보 제2013-0113377호 한국 공개특허공보 제2013-0109070호
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 본 발명의 목적은 우수한 다이 접합성 및 와이어 접합성을 구현하고, 봉지공정에서 봉지 수지의 누설을 효과적으로 방지할 수 있는 QFN 반도체 패키지, 이의 제조방법 및 QFN 반도체 패키지 제조용 마스크 시트를 제공하고자 하는 것이다.
또한 본 발명의 목적은 QFN 반도체 패키지의 신뢰성과 제조 공정에서 생산성과 효율성을 높일 수 있는 QFN 반도체 패키지, 이의 제조방법 및 QFN 반도체 패키지 제조용 마스크 시트를 제공하고자 하는 것이다.
본 발명의 상기 및 다른 목적과 이점은 바람직한 실시예를 설명한 하기의 설명으로부터 보다 분명해 질 것이다.
상기 목적은, 마스크 시트에 리드프레임을 임프린팅하는 라미네이션 공정을 통해 상기 마스크 시트의 접착층에 0.5 내지 3㎛의 접촉단차(contact depth)를 형성하여 제조되는 것을 특징으로 하는 QFN 반도체 패키지에 의해 달성된다.
여기서, 상기 마스크 시트는 기재 및 상기 기재의 편면 또는 양면에 구비된 열가소성 폴리이미드 접착층을 포함하고, 상기 열가소성 폴리이미드 접착층의 유리전이온도는 150℃ 내지 230℃이며, 주사슬에 아미드기 또는 에테르기를 포함하고 선택적으로 하이드록시기와 카르복실기 중 하나를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 마스크 시트의 기재는 폴리이미드, 폴리아미드, 폴리에테르설폰, 폴리페닐렌설파이드, 폴리에테르케톤, 폴리에테르에테르케톤, 트리아세틸셀룰로스, 폴리에테르이미드 필름, 또는 금, 은, 구리, 백금, 알루미늄, 마그네슘, 티타늄, 크롬, 망간, 철, 코발트, 니켈, 아연, 팔라듐, 인듐, 주석으로 이루어지는 박(箔)이나, 이러한 금속을 주성분으로 하는 합금박 또는 도금박인 것을 특징으로 한다.
바람직하게는, 상기 마스크 시트의 기재의 두께는 7 내지 50㎛이고, 150~230℃에서의 열팽창계수가 5~50 ppm/℃인 것을 특징으로 한다.
보다 바람직하게는, 상기 라미네이션 공정은, QFN 반도체용 금속제 리드프레임을 상하의 수직방향으로 가온 및 가압이 가능한 스탬핑 장치에서 마스크 시트와 정렬(Align)시키는 제1단계; 30℃ 내지 220℃에서 15초 이하로 예열처리(Pre-heat treatment)하는 제2단계; 상기
마스크 시트 면을 200℃ 내지 250℃의 온도로 가하고, 상기 리드프레임 면을 190℃ 내지 230℃의 온도로 가하며 1 내지 3bar의 압력으로 5 내지 15초 동안 가압하여 상기 마스크 시트를 상기 리드프레임에 접착시키는 제3단계를 포함하는 공정인 것을 특징으로 한다.
상기 목적은, 마스크 시트에 리드프레임을 임프린팅하는 라미네이션 공정을 통해 상기 마스크 시트의 접착층에 접촉단차(contact depth)를 형성하여 QFN 반도체 패키지를 제조하는 것을 특징으로 하는, QFN 반도체 패키지의 제조방법에 의해 달성된다.
여기서, 상기 접촉단차는 0.5 내지 3㎛인 것을 특징으로 한다.
바람직하게는, 상기 라미네이션 공정은 QFN 반도체용 금속제 리드프레임을 상하의 수직방향으로 가온 및 가압이 가능한 스탬핑 장치에서 마스크 시트와 정렬(Align)시키는 제1단계; 30℃ 내지 220℃에서 15초 이하로 예열처리(Pre-heat treatment)하는 제2단계; 상기 마스크 시트 면을 200℃ 내지 250℃의 온도로 가하고, 상기 리드프레임 면을 190℃ 내지 230℃의 온도로 가하며 1 내지 3bar의 압력으로 5 내지 15초 동안 가압하여 상기 마스크 시트를 상기 리드프레임에 접착시키는 제3단계를 포함하는 공정인 것을 특징으로 한다.
바람직하게는, 상기 마스크 시트는 기재 및 상기 기재의 편면 또는 양면에 구비된 두께 1 내지 10㎛의 열가소성 폴리이미드 접착층을 포함하고, 상기 열가소성 폴리이미드 접착층의 유리전이온도는 150℃ 내지 230℃이며, 주사슬에 아미드기 또는 에테르기를 포함하고 선택적으로 하이드록시기와 카르복실기 중 하나를 포함하는 것을 특징으로 한다.
보다 바람직하게는, 상기 라미네이션 공정; 상기 마스크 시트가 부착된 리드프레임 상에 반도체 칩(Chip)을 접합하는 공정; 상기 반도체 칩(Chip)과 와이어(Wire)를 접합하여 연결하는 공정; 밀봉 수지에 의해 상기 반도체 칩을 밀봉하는 공정; 상기 밀봉이 완료된 후 상기 마스크 시트를 리드프레임으로부터 박리하여 제거하는 공정을 포함하는 것을 특징으로 한다.
상기 목적은, 기재 및 상기 기재의 편면 또는 양면에 구비된 열가소성 폴리이미드 접착층을 포함하고, 상기 열가소성 폴리이미드 접착층의 유리전이온도는 150℃ 내지 230℃이며, 주사슬에 아미드기 또는 에테르기를 포함하고 선택적으로 하이드록시기와 카르복실기 중 하나를 포함하는 것을 특징으로 하는, QFN 반도체 패키지 제조용 마스크 시트에 의해 달성된다.
여기서, 상기 마스크 시트의 기재는 폴리이미드, 폴리아미드, 폴리에테르설폰, 폴리페닐렌설파이드, 폴리에테르케톤, 폴리에테르에테르케톤, 트리아세틸셀룰로스, 폴리에테르이미드 필름, 또는 금, 은, 구리, 백금, 알루미늄, 마그네슘, 티타늄, 크롬, 망간, 철, 코발트, 니켈, 아연, 팔라듐, 인듐, 주석으로 이루어지는 박(箔)이나, 이러한 금속을 주성분으로 하는 합금박 또는 도금박인 것을 특징으로 한다.
바람직하게는, 상기 마스크 시트의 기재의 두께는 7 내지 50㎛이고, 150~230℃에서의 열팽창계수가 5~50 ppm/℃인 것을 특징으로 한다.
보다 바람직하게는, 상기 열가소성 폴리이미드 접착층의 두께는 1 내지 10㎛인 것을 특징으로 한다.
본 발명에 따르면, 리드프레임의 이면과 마스크 시트의 라미네이션 공정에서 마스크 시트의 접촉투영면적에 접촉단차를 형성하는 방법을 통해 반도체 칩(Chip)의 접착부인 다이패드를 클램핑함으로써, 반도체 칩과 와이어의 접합 신뢰성을 향상시키고, 또한 동시에 봉지공정에서 봉지 수지의 누설을 효과적으로 방지할 수 있는 등의 효과를 가진다.
나아가 본 발명은 우수한 다이 접합성 및 와이어 접합성을 구현하고 봉지수지의 누설을 효과적으로 억제함으로써 QFN 반도체 패키지의 신뢰성과 제조 공정에서 생산성과 효율성을 높일 수 있는 등의 효과를 가진다.
또한 본 발명은 봉지수지의 공격을 원천적으로 차단하여 봉지수지의 누설에 의한 잔류물을 남기지 않으므로 세척공정이 필요 없고, 이로 인해 QFN 반도체 패키지의 생산성을 높일 수 있는 등의 효과를 가진다.
다만, 본 발명의 효과들은 이상에서 언급한 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 QFN 반도체 패키지의 제조방법을 설명하는 공정도이다.
도 2는 본 발명의 일 실시예에 따른 QFN 반도체 패키지의 제조방법에서 리드프레임과 마스크 시트의 접촉투영면적과 접촉단차를 설명하는 도면이다.
이하, 본 발명의 실시예와 도면을 참조하여 본 발명을 상세히 설명한다. 이들 실시예는 오로지 본 발명을 보다 구체적으로 설명하기 위해 예시적으로 제시한 것일 뿐, 본 발명의 범위가 이들 실시예에 의해 제한되지 않는다는 것은 당업계에서 통상의 지식을 가지는 자에 있어서 자명할 것이다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 기술적 및 과학적 용어는 본 발명이 속하는 기술 분야의 숙련자에 의해 통상적으로 이해되는 바와 동일한 의미를 갖는다. 상충되는 경우, 정의를 포함하는 본 명세서가 우선할 것이다. 또한 본 명세서에서 설명되는 것과 유사하거나 동등한 방법 및 재료가 본 발명의 실시 또는 시험에 사용될 수 있지만, 적합한 방법 및 재료가 본 명세서에 기재된다.
본 발명의 일 양상에 따르면, 마스크 시트에 리드프레임을 임프린팅하는 라미네이션 공정을 통해 마스크 시트(어셈블리 테이프)의 접착층에 0.5 내지 3㎛의 접촉단차(contact depth)를 형성하여 제조되는 것을 특징으로 하는 QFN 반도체 패키지를 제공한다.
이러한 QFN 반도체 패키지는 라미네이션 공정에서 형성된 접착면의 임프린트 단차가 클램핑 효과를 발현함으로써, 다이패드를 견고하게 지지하고 다이패드의 엣지 부위에 블록을 형성함으로써 봉지수지의 공격으로부터 누설을 차단하는 효과를 가짐과 동시에 우수한 다이 접합성 및 와이어 접합성을 구현할 수 있게 되는 것이다.
통상적으로 QFN 반도체 패키지를 제조하는 과정에서 필수적으로 사용되는 마스크 시트는 다음의 세 가지 핵심 기능을 가져야 한다.
(1) 고온의 다이접합(die attachment)공정에서 다이의 양호한 접합력과 위치편차
(2) 고온의 와이어 본딩(Wire Bonding) 공정에서 와이어의 양호한 접합력
(3) 고온의 봉지공정에서 봉지수지의 누설 차단성
먼저, QFN 반도체 장치의 제조과정에서 다이접합온도가 175 내지 190℃에 이르고 30분 내지 120분 동안 경화공정을 거치게 되는데, 마스크 시트가 리드프레임과 견고하게 접착되지 않을 경우 다이접합의 균일도와 위치편차에 문제가 발생할 수 있다.
또한, 전기 접속부의 설치에 해당하는 와이어 본딩 공정에서 리드프레임의 이면에 부착된 마스크 시트가 와이어 접합 온도인 190℃ 내지 250℃에서 연화(Softening) 되어 와이어의 접합응력을 분산시키게 됨으로써 와이어의 접합성이 저하되는 소위 마이크로 바운싱(Micro-Bouncing) 문제가 심각하게 대두되어 왔다. 즉, 위 온도에서 와이어 접합 시 와이어를 생성하는 캐필러리(capillary)가 다이패드의 접합부위에 와이어 접합을 위해 20 내지 500gf의 전단응력을 가하게 되는데, 이 때 다이패드의 이면에 접착된 마스크 시트가 연화되면 캐필러리의 전단응력에 충분히 대응하지 못함으로써 와이어의 접합력이 상실되게 된다.
또한, 리드프레임 상에 탑재된 반도체 칩을 보호하기 위한 봉지공정에서 봉지수지는 강한 압력에 의해 리드프레임과 마스크 시트의 접합면을 공격하게 되어 결과적으로 봉지수지가 리드프레임 이면으로 누설되는 몰드 블리드(Mold Bleed) 및 몰드 플래쉬(Mold Flash) 불량이 실장면적의 크기에 따라 다양하게 발생하고 있다.
따라서, 종래 마스크 시트에 대한 요구로서, 다이 접합성 및 와이어 접합성이 우수하고 고온에 노출되어도 마스크시트의 열화가 일어나지 않으며, 봉지공정 시에 봉지 수지의 누설이 효과적으로 차단시킴으로써 QFN 반도체 장치의 신뢰성과 제조공정의 생산성을 향상시킬 수 있는 마스크 시트에 대한 요구가 있었고, 본 발명은 이러한 문제점을 모두 해결했다는 점에서 종래 기술에 비해 매우 우수한 기술임을 알 수 있다.
본 발명자들은 금속판인 리드프레임의 이면에 부착되는 마스크 시트의 접착력을 증가시킴으로써 종래 기술의 문제를 해결하고자 하였으나 접착력을 2,000gf/inch 이상으로 증가시키더라도 와이어 본딩의 접합성과 봉지수지의 차단성이 향상되지 않는 현상에 주목하였고, 이에 접착력만을 증가시키는 방법은 종래 기술의 문제점을 해결하기 위한 수단이 아님을 확인하였다. 특히 마스크 시트가 2,000gf/inch 이상의 접착력을 유지할 경우 봉지공정 후 박리과정에서 시트의 원활한 박리가 불가능한 문제점이 발생하였다.
이에 본 발명자들은 마스크 시트의 라미네이션 과정에서 리드프레임과 마스크 시트의 접착층이 접촉되는 접촉투영면적(도 2 참조)와 같이 물리적으로 음각의 z방향 접촉단차를 형성하여 리드프레임의 x-y방향으로의 변형을 최소화시킬 수 있는 소위 클램핑(Clamping)효과(도 2의 8)를 구상하여 본 발명을 창안하게 되었다.
즉, 육면체인 다이패드 하단부를 일정한 높이만큼 마스크 시트로 클램핑함으로써 접착력을 올리지 않더라도 보다 견고하게 장치를 지지할 수 있음을 확인하였다.
이를 위해, 본 발명에서는 가온 및 가압이 가능한 스탬핑 장치에서 마스크 시트에 리드프레임을 임프린팅하는 라미네이션 공정(도 1(a) 참조)을 고안하였고, 이러한 라미네이션 공정은, QFN 반도체용 금속제 리드프레임을 상하의 수직방향으로 가온 및 가압이 가능한 스탬핑 장치에서 마스크 시트와 정렬(Align)시키는 제1단계와, 30℃ 내지 220℃에서 15초 이하로 예열처리(Pre-heat treatment)하는 제2단계와 상기 마스크 시트 면을 200℃ 내지 250℃의 온도로 가하고, 상기 리드프레임 면을 190℃ 내지 230℃의 온도로 가하며 1 내지 3bar의 압력으로 5 내지 15초 동안 가압하여 상기 마스크 시트를 상기 리드프레임(또는 배선 기판)에 접착시키는 제3단계를 포함한다.
본 발명의 일 실시예에 따른 마스크시트 접착층인 열가소성 폴리이미드 접착층의 유리전이온도가 150℃ 내지 230℃이기 때문에 마스크 시트 면을 200℃ 미만으로 온도를 가할 경우, 충분히 열에 의한 분자사슬의 움직임을 유도할 수 없어 접촉단차를 형성하기 어렵고, 250℃를 초과하는 온도로 가할 경우 접촉단차가 지나치게 깊게 형성되어 시트 박리 시 단차부위에서 응집파괴가 일어나 잔류물을 남기기 쉽고, 또한 리드프레임과의 라미네이션 과정에서 시트 접착층의 열팽창율이 지나치게 커지게 되어 워피지(warpage)불량을 유발한다. 또한 리드프레임에 가하는 온도의 경우, 190℃ 미만으로 가할 경우 역시 리드프레임을 통한 열전달이 불충분하여 접촉단차를 형성하기 어렵고, 230℃를 초과하는 온도를 가할 경우 접촉단차의 범위를 초과하게 되고 워피지 불량이 발생하게 된다. 또한 1bar 미만일 경우에도 접촉단차를 형성하기 힘들고, 3bar를 초과할 경우 접촉단차가 지나치게 깊게 형성되는 문제가 발생하며, 가압시간 또한 5초 미만일 경우 접촉단차를 형성하기 힘들고, 15초를 초과할 경우 접촉단차가 지나치게 깊게 형성되는 문제가 발생한다.
따라서 라미네이션 공정의 제3단계는 가압 온도, 압력, 가압시간에 있어서 위 범위로 하여야만 본 발명에서 달성하고자 하는 효과를 달성할 수 있게 되는 것이다.
본 발명의 일 실시예에 따른 접촉단차는 0.5 내지 3㎛이 바람직하며, 더욱 바람직하게는 0.7 내지 2㎛이다. 접촉단차가 0.5㎛ 미만으로 형성되면 클램핑 효과가 없고 3㎛를 초과하면 접착층의 변형이 심하게 되어 리드프레임 가장자리에서 마스크 시트를 박리 시 잔류물이 발생하게 되기 때문이다.
이러한 접촉단차의 형성에 관해서는 하기 수학식 1과 같은 통상적인 응력-변형의 물리 개념으로 설명이 가능하다. 즉, 재료의 경도(stiffness)는 주어진 하중에 의해 변형된 변형량의 비로 정의된다.
(수학식 1)
S = P/A
여기서 S는 경도, P는 하중, A는 접촉면적의 변형량이다.
본 발명에서는 마스크 시트에 요구되는 경도 값을 산출할 수 있다. 그러나 본 발명은 임프린팅되는 접촉단차의 변형량만을 한정함으로써 더욱 용이하게 실시할 수가 있다. 예컨대, 경도 값을 한정하게 되면 동일한 경도 값을 획득하기 위한 서로 다른 하중과 접촉면적 변형량의 비가 존재하게 되므로 본 발명에서 얻고자 하는 0.5 내지 3㎛의 접촉단차를 벗어날 수도 있게 된다.
따라서, 본 발명에서는 본 발명의 효과를 얻기 위하여 반드시 접촉단차의 크기를 0.5 내지 3㎛의 범위로 한정할 수 있으며 이를 얻기 위한 마스크 시트의 경도 값은 특별히 한정하지 않는다.
또한 본 발명에서는 접촉단차를 형성하기 위한 라미네이션 조건을 한정함에 있어 다음과 같은 기술적 문제를 고려할 수 있다.
(1) 마스크 시트 접착층의 변형온도 및 라미네이션 압력
(2) 열압장치에서 마스크 시트 면에 가해지는 온도와 리드프레임면에 가해지는 온도
(3) 워피지(warpage) 현상
(4) 마스크 시트 박리 시 접촉단차 부위의 응집파괴 현상
위 (1)의 경우, 기본적으로 QFN 반도체 제조공정에서 필요한 내열성의 관점에서 최소 150℃이상의 유리전이온도를 갖는 마스크 시트가 요구되지만 반도체 장치의 보호측면에서 230℃까지 한정할 수 있다. 또한 국부적인 응력-변형 거동을 가져야만 임프린트가 접착층에 형성될 수 있다는 기술적 관점에서 접착층의 분자수준의 유연한 미세 변형을 위한 온도범위와 라미네이션 압력범위가 고려되어야 한다. 이를 위해 본 발명에서는 열가소성 폴리이미드 접착층의 유리전이온도는 150℃ 내지 230℃이고, 이러한 온도 범위에 따른 라미네이션 압력범위를 1 내지 3bar로 하는 것이 바람직하다.
위 (2)의 경우, 마스크 시트 면에 가해지는 온도와 리드프레임 면에 가해지는 온도는 마스크 시트 접착층의 유리전이온도에 따라 원하는 수준의 접촉단차를 형성할 수 있는 온도 범위가 적합하며 이에 따라 정할 수 있다. 다만, 위 (3)의 워피지 현상을 충분히 고려하여야 하는데, 금속재질의 리드프레임과 고분자재질의 마스크 시트가 접착된 이종접합의 경우 서로 다른 열팽창계수로 인해 라미네이션 과정에서 워피지 현상을 발생시키므로 본 발명에서는 워피지 현상이 기준상 300㎛을 허용하지 않는 범위로 온도를 각각 정할 수 있다.
위 (4)의 경우 접촉단차를 형성함에 있어서, 3㎛을 초과하는 단차가 형성될 경우 제조공정이 완료된 후 마스크 시트를 박리하는 과정에서 박리응력이 클램핑 부위에 집중됨으로써 시트가 파열되거나 또는 시트의 접착층이 응집파괴를 일으켜 장치에 잔류하는 경우가 발생하게 되므로 이를 허용하지 않는 라미네이션 조건을 종합적으로 고려하여 한정할 필요가 있다.
본 발명의 일 실시예에 따른 마스크 시트는 기재 및 기재의 편면 또는 양면에 열가소성 폴리이미드 접착층을 포함하고, 열가소성 폴리이미드 접착층의 유리전이온도는 150℃ 내지 230℃이며, 주사슬에 반드시 아미드기 또는 에테르기를 포함하고 선택적으로 하이드록시기와 카르복실기 중 하나를 포함한다.
마스크 시트의 기재는 폴리이미드, 폴리아미드, 폴리에테르설폰, 폴리페닐렌설파이드, 폴리에테르케톤, 폴리에테르에테르케톤, 트리아세틸셀룰로스, 폴리에테르이미드 필름, 또는 금, 은, 구리, 백금, 알루미늄, 마그네슘, 티타늄, 크롬, 망간, 철, 코발트, 니켈, 아연, 팔라듐, 인듐, 주석으로 이루어지는 박(箔)이나, 이러한 금속을 주성분으로 하는 합금박 또는 도금박일 수 있다.
또한, 마스크 시트의 기재의 두께는 7 내지 50㎛이고, 150~230℃에서의 열팽창계수가 5~50 ppm/℃인 것이 바람직하다. 금속제 리드프레임의 열팽창계수가 17 내지 25 ppm/℃의 값을 가지고 있으므로 마스크시트의 열팽창계수가 5 ppm/℃ 미만이거나 50 ppm/℃을 초과할 경우에는 접합된 상태에서 상호간 열팽창율의 차이가 크게 발생하여 이로 인해 워피지(Waroage) 불량이 발생하게 된다. 따라서 마스크시트의 열팽창계수가 5 ppm/℃ 미만일 경우에는 마스크시트의 방향으로 휘어지고 50 ppm/℃을 초과할 경우에는 리드프레임 방향으로 휘어지게 되기 때문에 위 범위로 하는 것이 바람직하다.
또한, 마스크 시트의 열가소성 폴리이미드 접착층의 두께는 1 내지 10㎛인 것이 바람직하다.
이하, 본 발명의 일 실시예에 따른 QFN 반도체 패키지의 제조방법을 설명하는 공정도인 도 1을 참조하면서 본 발명의 일 양상에 따른 QFN 반도체 패키지의 제조방법에 대해 상세히 설명한다.
(가) 마스크 시트 라미네이션(Lamination)공정 : 도 1(a)
가로 300mm, 세로 100mm, 두께 500㎛ 이하의 크기를 갖는 개별 스트립(Strip)내에 20 내지 1,500개의 다이패드를 복수의 이너 리드(inner lead)로 연결한 금속제 리드프레임의 이면에 마스크 시트를 부착하여 다이패드를 보호하기 위한 초기 공정으로 고무 롤(Roll)을 사용하거나 또는 가열된 프레스를 이용하여 가압하는 방식으로 마스크 시트를 리드프레임에 견고하게 부착한다.
사용되는 마스크 시트는 기본적으로 접착특성을 가지고 있어야 하는데 접착층이 견고하지 못할 경우, 다이접합 시 틸팅(tilting) 또는 슬라이딩(sliding)현상에 의한 접합 불량을 유발하기가 쉽고, 특히 와이어 접합 시에는 접합온도가 190℃ 내지 250℃가 요구되는데 마스크 시트의 접착층이 연화(softening)됨으로써 접합응력을 견디지 못해 결과적으로 마이크로 바운싱(micro-bouncing)과 같은 심각한 접합 불량이 발생하게 된다.
위와 같은 문제를 해결하기 위하여 마스크 시트의 내열성과 접착력을 상승시켜 해결을 도모하는 방법에는 한계가 있다. 즉, 마스크 시트의 내열성을 올리기 위해 유리전이온도가 250℃이상인 접착층을 사용할 경우 라미네이션 공정에서 접착성을 발현하기가 어렵고 접착성의 발현을 위해 250℃이상으로 가온할 경우 리드프레임의 워피지(warpage) 문제가 심각하게 대두되어 반도체 장치가 변형되는 문제점이 있으며, 이럴 경우 부착된 리드 프레임에 잔류응력이 발생하여 연속적으로 이어지는 다이접합이나 와이어접합과 같은 후공정에서 위치편차에 의한 접합불량을 유발하기가 쉽고 이로 인해 패키지 완성 후 신뢰성 평가에서 계면박리(Delamination)을 유발할 가능성이 있다.
또한, 마스크 시트의 접착력을 매우 높은 값으로 증가시킨다 해도 다이접합과 와이어 접합 시 발생하는 전단응력을 충분히 저항하기 어렵고, 특히 봉지공정에서 봉지수지는 강한 압력으로 리드프레임과 마스크 시트의 접합 계면을 공격하게 되는 원리상 아무리 마스크 시트의 접착력이 높더라도 결과적으로 봉지수지가 리드프레임과 마스크 시트의 취약한 접착계면으로 누설되는 몰드 블리드(Mold Bleed) 및 몰드 플래쉬(Mold Flash) 불량을 효과적으로 방지하는데 한계가 있다.
따라서, 마스크 시트와 리드프레임을 접착하는 라미네이션 공정에서 단순히 마스크 시트의 고유물성인 내열성과 접착력만으로 우수한 접착상태를 담보하기가 힘들다는 점에서 보다 효과적인 개선방법이 요구된다고 할 수 있다.
본 발명자들은 연속된 고온 공정에서 마스크 시트가 치수안정성을 유지할 수 있는 더욱 효과적인 방법을 모색한 결과 금속제 리드프레임을 마스크 시트에 고정하는 신규한 라미네이션 방법을 창안하게 되었다.
본 발명에서는 마스크 시트와 리드프레임을 라미네이션 하는 공정에서 마스크 시트 면에 리드프레임의 접촉단차를 임프린팅함으로써 이후의 다이접합공정, 와이어 접합공정, 그리고 봉지공정에서 마스크 시트가 연화되더라도 리드프레임을 잘 고정시킴으로써 종래의 문제점들을 해결할 수가 있게 되었다.
이를 위해 본 발명에서는 라미네이션 공정에서 기본적으로 가열 및 가압에 의한 접착력을 유지하면서 내열성이 강한 열가소성 폴리이미드를 마스크 시트의 접착층으로 사용하되, 열가소성 폴리이미드 접착층은 유리전이온도가 150℃ 내지 230℃로서 주사슬에 반드시 아미드기 또는 에테르기를 포함하며, 선택적으로 하이드록시기와 카르복실기 중 하나를 포함하여 표면에 구비되는 것을 특징으로 한다.
위 열가소성 폴리이미드 접착층의 유리전이온도는 150℃ 내지 230℃인 것이 바람직한데, 더욱 바람직하게는 유리전이온도가 190℃ 내지 210℃인 것이 와이어접합 온도에 의한 변형성이 작다는 측면에서 더욱 바람직하다. 열가소성 폴리이미드 접착층의 유리전이온도가 150℃ 미만이면 내열성의 부족으로 고온에서 열분해물이 발생하여 리드프레임을 오염시키는 문제가 있으며 230℃를 초과하게 되면 라미네이션 온도가 280℃이상으로 요구되어 리드프레임에 워피지(warpage)현상이 발생하게 된다.
또한, 본 발명에서는 열가소성 폴리이미드 접착층이 아미드기 또는 에테르기를 주사슬(main chain)에 반드시 포함하고 하이드록시기, 카르복시기 중 어느 하나가 선택적으로 주사슬에 포함하는 것을 특징으로 한다. 접착층은 열가소성 폴리이미드 주사슬에 아미드기 또는 에테르기를 포함함으로써 주사슬의 분자수준에서의 유연성이 증가하여 접착층의 유리전이온도를 용이하게 조절할 수 있을 뿐만 아니라 임프린팅 접촉단차를 형성하는데 용이하다. 이와 함께 하이드록시기와 카르복시기 중 선택적으로 어느 하나를 포함함으로써 접착층의 표면에 극성기를 갖게 되어 접착력을 유지할 수가 있게 된다. 구체적으로는 방향족 폴리아미드이미드, 방향족 폴리에테르아미드이미드, 방향족 폴리에테르아미드 및 방향족 폴리에테르이미드 등을 들 수 있다. 이들 중 방향족 폴리에테르아미드이미드, 방향족 폴리에테르이미드 및 방향족 폴리에테르아미드가 분자수준에서의 유연성 측면에서 더욱 바람직하다.
방향족 폴리에테르이미드, 방향족 폴리에테르아미드이미드 또는 방향족 폴리에테르아미드의 합성에 사용되는 산 성분으로서는 예컨대, 하이드록시기 또는 카르복실기로 개질 처리된 방향족 디안하이드리드(aromatic dianhydride)를 사용할 수 있으며 이는 공지의 방법이 사용된다. 하이드록시기 또는 카르복실기로 개질된 폴리이미드의 경우 접촉단차에 의한 클램핑 효과를 더욱 견고하게 할 수 있는 효과가 있다. 즉, 금속표면과 유사한 표면에너지값을 갖는 극성기를 마스크 시트의 접착층에 도입함으로써 라미네이션 과정에서 젖음성의 향상에 의한 밀착력을 증가시키는 효과가 있으며, 이로 인해 접촉단차가 형성된 후 다이패드와의 접촉면에서 보다 향상된 밀착력으로 다이패드의 지지를 강화시켜 주는 효과가 있다.
또한, 본 발명에서는 열가소성 폴리이미드 접착층을 구비한 마스크 시트를 사용하고 상술한 라미네이션 공정을 통해 마스크 시트에 임프린팅되는 리드프레임과의 접촉단차가 0.5 내지 3㎛의 값을 갖는 것을 특징으로 한다.
위와 같이 0.5 내지 3㎛의 리드프레임 접촉단차가 마스크 시트에 임프린팅 됨으로써 마스크 시트는 리드프레임내의 복수의 다이패드를 동시에 클램핑하게 되고 이로써 연속되는 다이접합공정과 와이어접합공정에서 외부의 전단응력이 주어지더라도 견고하게 리드프레임을 지지할 수가 있고, 특히 봉지공정에서 봉지수지가 형성하는 x-y방향의 강한 전단압력에도 마스크 시트와 리드프레임간의 접합계면이 견고하게 유지됨으로써 몰드 블리드 아웃이나 몰드 플래쉬와 같은 누설불량을 현저하게 낮출 수가 있게 된다.
(나) 다이접합(Die Attachment)공정 : 도면 1(b)
라미네이션 공정 이후 마스크 시트가 부착된 리드프레임의 반대면은 다이패드(Die Attach Pad)와 이너리드(inner lead)로 구성되어 있고 반도체 칩에 해당하는 다이를 다이패드 상에 에폭시 수지를 사용하여 접착하게 된다. 이 때 공정온도가 통상적으로 175 내지 190℃에 이르고 30분 내지 120분 동안 경화공정을 거치게 되는데, 마스크 시트가 리드프레임과 견고하게 접착되지 않을 경우 다이접합의 균일도에 문제가 발생할 수 있다. 그러나 본 발명에서는 0.5 내지 3㎛의 리드프레임의 접촉단차가 마스크 시트에 임프린팅됨으로써 마스크 시트는 리드프레임내의 복수의 다이패드를 동시에 클램핑하게 되고 이로써 다이패드를 마스크 시트가 접촉단차에 의해 견고하게 클램핑함으로써 종래 기술의 문제를 해결할 수 있다.
(다) 플라즈마(Plasma Cleaning)공정
다이접합을 마친 QFN 반도체 장치는 전기접속장치인 와이어를 연결하는 공정에 앞서 플라즈마처리를 통해 반도체 장치의 오염물질을 제거하게 되는데, 이 과정에서 리드프레임의 이면에 접착된 마스크 시트는 부분적으로 다이패드와의 비접촉면이 불가피하게 플라즈마 공정에 노출되고 플라즈마로 생성된 이온들에 의해 물리화학적으로 공격을 받아 마스크 시트의 표면이 손상을 받게 되고 이후 고온 공정에서 열응력에 의해 응집파괴를 일으키게 되는 문제점이 있다. 그러나, 본 발명은 마스크 시트의 접착층을 구비하는데 있어 분자간 결합력이 우수한 폴리이미드를 사용함으로써 플라즈마 저항성이 높일 수 있으며, 또한 하이드록시기와 카르복시기의 도입으로 인해 표면에서 플라즈마로 생성된 이온들과 반응케 함으로써 접착층의 물리적 응집파괴를 감소시킬 수 있게 된다.
(라) 와이어접합(Wire Bonding)공정 : 도면 1(c)
마스크 시트를 이용한 QFN 반도체 장치의 제조에 있어서 가장 심각한 문제는 와이어 접합시의 안정성으로, 다이접합공정을 거친 리드 프레임상의 다이와 복수의 리드를 본딩 와이어에 의해 전기적으로 접속하게 되는데 이 때 공정온도가 190 내지 250℃에 이르고 접합 시 와이어가 다이패드에 전달하는 전단응력(shear stress)이 최소 50 내지 500gf으로 마스크 시트가 접합온도에서 연화될 경우 전단응력을 견디지 못해 마이크로 바운싱과 같은 문제가 발생하여 결국 다이와 와이어의 접합력이 약해지게 된다. 그러나, 본 발명은 0.5 내지 3㎛의 리드프레임의 접촉단차가 마스크 시트에 임프린팅됨으로써 마스크 시트는 리드프레임내의 복수의 다이패드를 동시에 클램핑하게 되어 고온의 와이어접합온도에서 시트가 연화되더라도 x-y방향으로의 전단응력을 저항할 수 있게 되고 이로써 우수한 와이어 접합력을 얻을 수 있다.
(마) 수지 봉지 공정(EMC molding) : 도면 1(d)
QFN 반도체 장치의 수지 봉지 공정에서는 175 내지 190℃에서 8GPa 정도의 압력으로 3내지 5분 동안 소자를 수지 봉지하는데, 마스크 시트의 접착제층이 고온에 노출되어 열에 의해 연화된 상태에서 봉지수지의 x-y방향의 압력흐름이 가해질 때 마스크 시트의 접착층이 리드프레임과의 접합면으로부터 부분적으로 박리되어 리드나 반도체 소자 탑재부의 하부방향으로 봉지수지가 침투되는 소위 몰드 블리드 아웃(mold bleed out)이나 몰드 플래쉬(mold flash)불량이 발생하게 된다.
이러한 문제를 해결하기 위하여 종래 기술에서는 마스크 시트의 접착력을 상승시키는 방법을 사용하였으나 마스크 시트와 리드프레임의 접합면에 가해지는 봉지수지의 압력을 견디기에는 한계가 있어 개선의 요구가 절실하였다. 따라서 본 발명에서는 0.5 내지 3㎛의 리드프레임의 접촉단차가 마스크 시트에 임프린팅 됨으로써 마스크 시트는 리드프레임내의 복수의 다이패드를 동시에 클램핑하게 되고 이로써 마스크 시트와 리드프레임간의 접합면에 대한 봉지수지의 공격이 원천적으로 차단되는 효과를 가지게 된다.
(바) 테잎 박리 공정(Detaping) : 도면 1(e)
수지 봉지 공정이 완료된 후 부착된 마스크 시트는 완성된 반도체 소자로부터 박리공정을 거치게 되는데, 이 때 주로 박리과정에서 강한 접착력에 의해 점착제의 잔류가 남을 소지가 매우 크고 특히 점착제 성분과 봉지 수지의 성분 간의 상호작용이 있을 경우에는 접착 후 박리 시에 응집파괴가 일어나기 쉽고 이로 인해 완성된 패키지의 표면이 오염되는 문제가 종래에 있다. 그러나, 본 발명에서는 마스크 시트를 박리 시 200 내지 300℃의 온도에서 가열박리를 함으로써 종래의 문제를 발생시키지 않으며, 또한 상온에서 박리하더라도 접착제층의 잔류는 남지 않지만 박리력이 높아 고온에서 박리하는 것이 유리하다.
(사) 수지 봉지 후 세척(Deflash)
종래에는 접착제층의 잔류물 및 봉지수지가 누설된 몰드 플래쉬를 제거하기 위해서 봉지 후에 추가적인 세척 공정이 필요할 수 있는데 이러한 추가적인 세척공정은 전체 제조비용을 높이게 되어 결과적으로 생산성이 저하되는 문제점이 있다. 그러나, 본 발명에서는 0.5 내지 3㎛의 리드프레임의 접촉단차가 마스크 시트에 임프린팅 됨으로써 마스크 시트는 리드프레임내의 복수의 다이패드를 동시에 클램핑하게 되고 이로써 마스크 시트와 리드프레임간의 접합면에 대한 봉지수지의 공격이 원천적으로 차단되는 효과로 인해 봉지수지의 누설에 의한 잔류물을 가지지 않는다. 따라서 본 발명에 의하면 QFN 반도체 장치의 생산성을 높일 수 있게 된다.
이하, 실시예와 비교예를 통하여 본 발명의 구성 및 그에 따른 효과를 보다 상세히 설명하고자 한다. 그러나, 본 실시예는 본 발명을 보다 구체적으로 설명하기 위한 것이며, 본 발명의 범위가 이들 실시예에 한정되는 것은 아니다.
[실시예]
제조예1(실시예에 사용된 폴리아믹산 및 마스크 시트 제조)
1-1. 폴리아믹산의 제조
폴리아믹산(polyamic acid, PAA)의 합성 방법은 다음과 같다. 온도계, 교반기, 질소튜브 및 분류탑을 설치한 2리터의 4구 플라스크에 질소분위기하에서 3.32g(0.0166 mol)의 4,4'-옥시디아닐린(4,4'-oxydianiline, ODA)과 DMAc(80mL)를 넣고 0℃에서 30분간 교반하였다. 이 용액에 16.40g(0.0305mol)의 4,4',4,4'-이소프로필리덴디페녹시 비스프탈릭안하이드라이드, (4,4',4,4'-isopropylidenediphenoxy-bis-phthalic anhydride, BPADA)와 DMAc(80mL)의 혼합물을 합하여 함께 30분을 더 교반하였다. 이후 실온에서 18시간 더 강하게 교반하면서 중합하여, 점도 25,000 cps의 폴리아믹산 용액(polyamic acid solution)을 얻었다.
1-2. 마스크 시트 제조
캐스팅법(casting method)을 이용하여 두께 25 ㎛의 폴리이미드 필름 표면에 위에서 제조된 폴리아믹산 용액을 코팅하였다. 이때, 코팅된 두께는 경화과정이 끝난 후의 최종 폴리이미드 수지층이 10 ㎛ 두께가 되도록 조절하였다. 이후, 코팅된 폴리아믹산 용액을 약 50 ~ 200 ℃의 온도에서 여러 단계를 거쳐서 약 30 ~ 60분간 건조시켰다. 다음으로, 온도를 약 250 ~ 380 ℃까지 승온시켜 이미드화 반응을 진행시켜 열가소성 폴리이미드 접착층이 형성된 마스크 시트를 제조하였다. 수득된 폴리이미드 접착층의 유리전이온도는 DSC로 측정한 결과 205℃이었다.
제조예2(비교예에 사용된 폴리아믹산 및 마스크 시트 제조)
2-1. 폴리아믹산 제조
4,4'-옥시디아닐린 대신 7.11g(0.0657 mol)의 p-페닐렌디아민(p-phenylenediamine, p-PDA)을 사용하고, 4,4',4,4'-이소프로필리덴디페녹시 비스프탈릭안하이드라이드 대신 21.77g(0.0740 mol)의 3,3',4,4'-비페닐테트라카르복실릭 디안하이드라이드(3,3',4,4'-biphenyltetracarboxylic acid dianhydride, BPDA)을 사용한 것만 제외하고 제조예 1-1과 동일하게 제조하여 점도 25,000 cps의 폴리아믹산 용액을 얻었다.
2-2. 마스크 시트 제조
2-1에서 제조된 폴리아믹산을 사용한 것을 제외하고 제조예 1-2와 동일하게 마스크 시트를 제조하였다. 수득된 폴리이미드 접착층의 유리전이온도는 DSC로 측정한 결과 193℃이었다.
[실시예 1-6]
제조예 1-2에 제조된 마스크 시트와 리드프레임의 라미네이션 조건에 따른 실시예를 하기 표 1에 나타내었다. 리드프레임은 QFN 반도체 패키지용 AgCu 리드프레임(250mm x 53.5mm x 8mil)을 사용하였으며 리드프레임 내 다이패드 사이즈는 3mm x 3mm x 8mil, 표면거칠기(Ra)값은 0.09 ㎛으로 측정되었다. 라미네이션 공정 이후는, 종래의 제조공정에 따라 마스크 시트가 부착된 리드프레임 상에 반도체 칩(Chip)을 접합하고, 반도체 칩(Chip)과 와이어(Wire)를 접합하여 연결하며, 밀봉 수지에 의해 반도체 칩을 밀봉하고, 밀봉이 완료된 후 마스크 시트를 리드프레임으로부터 박리하여 제거함으로써 QFN 반도체 패키지를 제조하였다.
[비교예 1-7]
제조예 1-2에 제조된 마스크 시트와 리드프레임의 라미네이션 조건에 따른 비교예 1-7을 하기 표 1에 나타내었다. 그 외는 실시예와 동일하게 QFN 반도체 패키지를 제조하였다.
[비교예 8]
제조예 2-2에 제조된 마스크 시트와 리드프레임의 라미네이션 조건에 따른 비교예 8을 하기 표 1에 나타내었다. 그 외는 실시예와 동일하게 QFN 반도체 패키지를 제조하였다.
라미네이션 조건
마스크시트
(℃)		 리드프레임
(℃)		 Preheating of LF(℃) Lamination time(s) Lamination pressure (bar)
비교예1 200 190 65 11 0.4
비교예2 200 190 65 11 0.7
실시예1 200 190 65 11 1.0
실시예2 200 190 65 11 1.4
실시예3 200 190 65 11 1.7
실시예4 200 190 65 11 2.0
실시예5 200 190 65 11 2.4
실시예6 200 190 65 11 3.0
비교예3 200 190 65 11 3.4
비교예4 200 190 65 11 3.7
비교예5 260 190 65 11 1.0
비교예6 200 240 65 11 1.0
비교예7 260 240 65 11 1.0
비교예8 200 190 65 11 2.0
상기 실시예 1 내지 6 및 비교예 1 내지 8에 따른 QFN 반도체 패키지를 사용하여 다음과 같은 실험예를 통해 물성을 측정하고 그 결과를 다음 표 2에 나타내었다.
[실험예]
1. 워피지(Warpage) 측정
실시예 및 비교예의 워피지(warpage) 값은 라미네이션 후 마스크 시트의 접착 배면을 상부로 24시간 상온에서 방치하여 측정하였으며, 코일셋(coil set), 크로스바우(cross bow), 틸트(tilt) 등의 유형별로 측정하여 최저값을 표기하였다.
2. 접착력 측정
실시예 및 비교예의 접착력(adhesion strength)은 리드프레임의 폭 53.5mm를 기준으로 300mm/min 속도로 측정하였다.
3. 접촉단차 측정
실시예 및 비교예의 접촉단차(contact depth)는 마스크 시트를 박리한 후 박리면에 형성된 임프린트를 CLSM (Confocal Laser Scanning Microscopy) 전자현미경으로 측정하였다.
4. 다이접합력, 와이어접합력, 몰드플래쉬 측정, 잔사여부 확인
실시예 및 비교예의 Die strength, wire pull strength, mold flash의 경우 QFN 반도체 패키지를 제조하기 위한 장비(Altera社)를 활용하여 측정하였으며, die strength와 wire pull strength의 경우 각 10회씩 측정한 후 평균값을 구하였으며, mold flash의 경우 리드프레임 20 스트립을 봉지공정까지 완료하여 광학현미경으로 검사후 mold flash가 발생한 개별 다이패드를 전체 다이패드 수로 나누어 ppm값을 산출하였다. 또한 잔사여부를 확인하였다.
실시 결과
접촉단차
(um)		 접착력
(gf/mm)		 Warpage
(um)		 Die shear strength(g) Wire pull strength(g) Mold flash
(ppm)		 Residue
비교예1 0.2 1,460 80 3.42 28.65 32,625 無
비교예2 0.4 1,520 80 4.81 28.98 32,174 無
실시예1 0.5 1,540 70 13.21 44.39 452 無
실시예2 0.7 1,570 70 13.28 44.90 440 無
실시예3 0.8 1,650 70 13.40 44.87 441 無
실시예4 1.0 1,800 60 13.43 46.28 422 無
실시예5 2.0 1,830 60 13.49 46.44 420 無
실시예6 3.0 1,850 60 13.72 46.89 412 無
비교예3 3.1 1,850 80 13.88 46.88 408 잔사
비교예4 3.5 1,870 80 13.92 47.21 402 잔사
비교예5 3.5 1,930 410(NG) 13.28 47.41 412 잔사
비교예6 3.5 1,820 350(NG) 13.54 47.66 436 잔사
비교예7 3.5 2,210 320(NG) 13.22 47.68 445 잔사
비교예8 0.2 2,530 80 3.38 28.15 35,825 無
판정규격 0.5~3.0 >1,000 <300 >2.5 >25 <1,000 無
표 2에서 알 수 있듯이, 본 발명에 따른 실시예에 의하면, 접촉단차의 형성에 의한 QFN 반도체 패키지의 제조방법이 비교예에 비해 우수함을 확인할 수 있다.
즉, 본 발명의 실시예 1 내지 6에 따르면 0.5 내지 3㎛의 접촉단차를 형성할 경우 본 발명이 이루고자 하는 효과를 달성할 수 있으나, 비교예 1, 2와 같이 접촉단차가 0.5㎛ 미만으로 형성되면 클램핑 효과가 없고 비교예 3 내지 7과 같이 접촉단자가 3㎛를 초과하면 접착층의 변형이 심하게 되어 리드프레임 가장자리에서 마스크 시트를 박리 시 잔류물이 발생하게 되고 워피지 문제가 발생함을 확인할 수 있다.
또한, 비교예 8과 실시예 4의 경우, 동일한 라미네이션 조건에서 접착력을 측정한 결과 실시예 4의 접착력이 더 낮음에도 불구하고 다이접합력이나 와이어접합력, 몰드플래쉬 등에서 모두 비교예 8에 비해 현저히 우수한 것으로 측정되었으며, 이는 본 발명의 특징인 접촉단차의 차이에 의한 결과로서 비교예 8의 접촉단차는 0.2㎛ 수준임에 비해 실시예 4의 접촉단차는 1.0㎛으로 측정되었다. 또한 비교예 8에 사용된 폴리이미드 접착층과 실시예 4에 사용된 폴리이미드 접착층의 유리전이온도가 각각 193℃, 205℃로 실시예 4에 사용된 폴리이미드 접착층의 유리전이온도가 더 높음에도 불구하고 접촉단차가 더 깊게 형성된 것을 볼 때, 본 발명에 따른 실시예에서는 접착층의 분자수준에서의 미세변형을 위한 유연성의 수준에서 차이가 있다는 것을 확인할 수 있다.
또한 본 발명에서는 더욱 구체적인 와이어접합력 향상의 효과를 확인하기 위하여 실제 품질수준의 편차를 하기 표 3에 나타내었다. 하기 표 3은 비교예 8과 실시예 중에서 접촉단차 1㎛을 형성한 실시예 4를 비교측정한 구체적인 와이어 접합력으로서 비교예 8에 비해 실시예 4의 측정값이 약 80%이상 현저히 높은 값으로 측정되었다.
Figure 112017024098061-pat00001
본 발명에서는 더욱 구체적인 다이접합력 향상의 효과를 확인하기 위하여 실제 품질수준의 편차를 하기 표 4 내지 표 5에 나타내었다. 하기 표 4 내지 표 5의 결과는 비교예 8과 실시예 4를 측정한 구체적인 다이접합력으로서 비교예 8에 비해 실시예 4의 측정값이 약 400%이상 현저히 높은 값으로 측정되었다.
Figure 112017024098061-pat00002
Figure 112017024098061-pat00003
상기 결과에서 보면, 와이어접합력에 비해 다이접합력의 측정 결과에서 훨씬 높은 수준으로 향상됨을 확인할 수 있는데, 이는 본 발명의 접촉단차 형성이 다이패드에 직접적인 클램핑효과를 부여함으로써 접촉단차의 임계값이 0.5 내지 3㎛ 수준에서 형성되고 있으며 그 효과가 현저히 우수하다는 것을 확인할 수가 있다. 특히 표 4에 나타냈듯이 실제 공정신뢰성의 관점에서 다이접합력의 편차가 줄어듦으로써 QFN 반도체 장치의 공정신뢰성을 향상시킬 수 있음을 확인하였다.
또한, 본 발명에서는 더욱 구체적인 몰드플래쉬 불량의 개선 효과를 확인하기 위하여 실제 품질수준의 편차를 하기 표 6에 나타내었다. 하기 표 6은 비교예 8과 실시예 4를 측정한 구체적인 몰드플래쉬 불량율로서 비교예 8에 비해 실시예 4의 측정 수율값이 약 7%이상 높은 값으로 측정되었다. 이로써 실제 생산성의 관점에서 QFN 반도체 장치의 공정신뢰성을 향상시킬 수 있음을 확인하였다.
Figure 112017024098061-pat00004
본 명세서에서는 본 발명자들이 수행한 다양한 실시예 가운데 몇 개의 예만을 들어 설명하는 것이나 본 발명의 기술적 사상은 이에 한정하거나 제한되지 않고, 당업자에 의해 변형되어 다양하게 실시될 수 있음은 물론이다.
1 : 리드프레임
2 : 마스크 시트
3 : 다이(칩)
4 : 와이어
5 : 봉지수지
6 : 리드프레임과 접촉하지 않는 마스크 시트의 접착층 표면
7 : 리드프레임과 접촉하는 마스크 시트의 접착층 표면(접촉단차가 형성된 접착층 표면)
8 : 접촉단차에 의해 형성된 클램핑 구간

Claims (14)

  1. 마스크 시트에 리드프레임을 임프린팅하는 라미네이션 공정을 통해 상기 마스크 시트의 접착층에 0.5 내지 3㎛의 접촉단차(contact depth)를 형성하여 제조되고,
    상기 라미네이션 공정은,
    QFN 반도체용 금속제 리드프레임을 상하의 수직방향으로 가온 및 가압이 가능한 스탬핑 장치에서 마스크 시트와 정렬(Align)시키는 제1단계;
    30℃ 내지 220℃에서 15초 이하로 예열처리(Pre-heat treatment)하는 제2단계; 및
    상기 마스크 시트 면을 200℃ 내지 250℃의 온도로 가하고, 상기 리드프레임 면을 190℃ 내지 230℃의 온도로 가하며 1 내지 3bar의 압력으로 5 내지 15초 동안 가압하여 상기 마스크 시트를 상기 리드프레임에 접착시키는 제3단계를 포함하는 공정인 것을 특징으로 하는, QFN 반도체 패키지.
  2. 제1항에 있어서,
    상기 마스크 시트는 기재 및 상기 기재의 편면 또는 양면에 구비된 열가소성 폴리이미드 접착층을 포함하고,
    상기 열가소성 폴리이미드 접착층의 유리전이온도는 150℃ 내지 230℃이며, 주사슬에 아미드기 또는 에테르기를 포함하고 선택적으로 하이드록시기와 카르복실기 중 하나를 포함하는 것을 특징으로 하는, QFN 반도체 패키지.
  3. 제2항에 있어서,
    상기 마스크 시트의 기재는 폴리이미드, 폴리아미드, 폴리에테르설폰, 폴리페닐렌설파이드, 폴리에테르케톤, 폴리에테르에테르케톤, 트리아세틸셀룰로스, 폴리에테르이미드 필름, 또는 금, 은, 구리, 백금, 알루미늄, 마그네슘, 티타늄, 크롬, 망간, 철, 코발트, 니켈, 아연, 팔라듐, 인듐, 주석으로 이루어지는 박(箔)이나, 이러한 금속을 포함하는 합금박 또는 도금박인 것을 특징으로 하는, QFN 반도체 패키지.
  4. 제2항에 있어서,
    상기 마스크 시트의 기재의 두께는 7 내지 50㎛이고, 150~230℃에서의 열팽창계수가 5~50 ppm/℃인 것을 특징으로 하는, QFN 반도체 패키지.
  5. 삭제
  6. 마스크 시트에 리드프레임을 임프린팅하는 라미네이션 공정을 통해 상기 마스크 시트의 접착층에 접촉단차(contact depth)를 형성하여 QFN 반도체 패키지를 제조하며,
    상기 라미네이션 공정은 QFN 반도체용 금속제 리드프레임을 상하의 수직방향으로 가온 및 가압이 가능한 스탬핑 장치에서 마스크 시트와 정렬(Align)시키는 제1단계;
    30℃ 내지 220℃에서 15초 이하로 예열처리(Pre-heat treatment)하는 제2단계;
    상기 마스크 시트 면을 200℃ 내지 250℃의 온도로 가하고, 상기 리드프레임 면을 190℃ 내지 230℃의 온도로 가하며 1 내지 3bar의 압력으로 5 내지 15초 동안 가압하여 상기 마스크 시트를 상기 리드프레임에 접착시키는 제3단계를 포함하는 공정인 것을 특징으로 하는, QFN 반도체 패키지의 제조방법.
  7. 제6항에 있어서,
    상기 접촉단차는 0.5 내지 3㎛인 것을 특징으로 하는, QFN 반도체 패키지의 제조방법.
  8. 삭제
  9. 제6항에 있어서,
    상기 마스크 시트는 기재 및 상기 기재의 편면 또는 양면에 구비된 두께 1 내지 10㎛의 열가소성 폴리이미드 접착층을 포함하고,
    상기 열가소성 폴리이미드 접착층의 유리전이온도는 150℃ 내지 230℃이며, 주사슬에 아미드기 또는 에테르기를 포함하고 선택적으로 하이드록시기와 카르복실기 중 하나를 포함하는 것을 특징으로 하는, QFN 반도체 패키지의 제조방법.
  10. 제6항 제7항 및 제9항 중 어느 한 항에 있어서,
    상기 라미네이션 공정;
    상기 마스크 시트가 부착된 리드프레임 상에 반도체 칩(Chip)을 접합하는 공정;
    상기 반도체 칩(Chip)과 와이어(Wire)를 접합하여 연결하는 공정;
    밀봉 수지에 의해 상기 반도체 칩을 밀봉하는 공정;
    상기 밀봉이 완료된 후 상기 마스크 시트를 리드프레임으로부터 박리하여 제거하는 공정을 포함하는 것을 특징으로 하는, QFN 반도체 패키지의 제조방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
KR1020170030580A 2017-03-10 2017-03-10 Qfn 반도체 패키지, 이의 제조방법 및 qfn 반도체 패키지 제조용 마스크 시트 KR101763852B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020170030580A KR101763852B1 (ko) 2017-03-10 2017-03-10 Qfn 반도체 패키지, 이의 제조방법 및 qfn 반도체 패키지 제조용 마스크 시트
TW106130490A TWI664266B (zh) 2017-03-10 2017-09-06 方形扁平無引腳封裝半導體封裝件、其製造方法及方形扁平無引腳封裝半導體封裝件製造用掩膜片
MYPI2017703458A MY193624A (en) 2017-03-10 2017-09-18 Quad-flat-non-lead (qfn) semiconductor package, method of fabricating the same, and mask sheet for manufacturing the same
CN201710867062.6A CN108573946B (zh) 2017-03-10 2017-09-22 四面扁平无引脚半导体封装件、其制造方法及其制造用遮蔽片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170030580A KR101763852B1 (ko) 2017-03-10 2017-03-10 Qfn 반도체 패키지, 이의 제조방법 및 qfn 반도체 패키지 제조용 마스크 시트

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020170059390A Division KR102032767B1 (ko) 2017-05-12 2017-05-12 Qfn 반도체 패키지, 이의 제조방법 및 qfn 반도체 패키지 제조용 마스크 시트

Publications (1)

Publication Number Publication Date
KR101763852B1 true KR101763852B1 (ko) 2017-08-01

Family

ID=59650327

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170030580A KR101763852B1 (ko) 2017-03-10 2017-03-10 Qfn 반도체 패키지, 이의 제조방법 및 qfn 반도체 패키지 제조용 마스크 시트

Country Status (4)

Country Link
KR (1) KR101763852B1 (ko)
CN (1) CN108573946B (ko)
MY (1) MY193624A (ko)
TW (1) TWI664266B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111386594A (zh) * 2018-03-13 2020-07-07 日立化成株式会社 半导体密封成形用临时保护膜、带有临时保护膜的引线框、带有临时保护膜的密封成形体及制造半导体装置的方法
KR102313245B1 (ko) * 2021-01-04 2021-10-14 (주)인랩 반도체 패키지용 마스킹 테이프

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220094011A (ko) * 2020-12-28 2022-07-05 (주)이녹스첨단소재 Qfn 반도체 패키지용 마스크 시트

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101208082B1 (ko) * 2011-08-02 2012-12-05 도레이첨단소재 주식회사 반도체 공정용 점착테이프 및 이를 이용한 반도체 장치의 제조방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5406124A (en) * 1992-12-04 1995-04-11 Mitsui Toatsu Chemicals, Inc. Insulating adhesive tape, and lead frame and semiconductor device employing the tape
JP4125668B2 (ja) * 2003-12-19 2008-07-30 日東電工株式会社 半導体装置の製造方法
KR101364438B1 (ko) * 2012-09-21 2014-02-18 도레이첨단소재 주식회사 에너지선 반응형 내열성 점착시트를 이용한 반도체 장치의 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101208082B1 (ko) * 2011-08-02 2012-12-05 도레이첨단소재 주식회사 반도체 공정용 점착테이프 및 이를 이용한 반도체 장치의 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111386594A (zh) * 2018-03-13 2020-07-07 日立化成株式会社 半导体密封成形用临时保护膜、带有临时保护膜的引线框、带有临时保护膜的密封成形体及制造半导体装置的方法
CN111386594B (zh) * 2018-03-13 2023-10-13 株式会社力森诺科 半导体密封成形用临时保护膜、带有临时保护膜的引线框、带有临时保护膜的密封成形体及制造半导体装置的方法
KR102313245B1 (ko) * 2021-01-04 2021-10-14 (주)인랩 반도체 패키지용 마스킹 테이프

Also Published As

Publication number Publication date
CN108573946A (zh) 2018-09-25
TWI664266B (zh) 2019-07-01
TW201833269A (zh) 2018-09-16
CN108573946B (zh) 2021-12-24
MY193624A (en) 2022-10-20

Similar Documents

Publication Publication Date Title
KR100507584B1 (ko) 반도체 장치, 반도체칩 탑재용 기판, 이들의 제조법,접착제, 및 양면 접착 필름
CN110023444B (zh) 膜状粘接剂、使用了膜状粘接剂的半导体封装体的制造方法
US7611926B2 (en) Thermosetting die bonding film
US8071465B2 (en) Method for producing semiconductor chip with adhesive film, adhesive film for semiconductor used in the method, and method for producing semiconductor device
US20070254410A1 (en) Semiconductor Sealing Resin Sheet and Semiconductor Device Manufacturing Method Using the Same
JP2005307169A (ja) フィルム状接着剤およびこれを用いた半導体装置の製造方法
JP2002093825A (ja) 半導体パッケージの製造方法及び半導体パッケージ
KR101763852B1 (ko) Qfn 반도체 패키지, 이의 제조방법 및 qfn 반도체 패키지 제조용 마스크 시트
KR102424574B1 (ko) 반도체 장치 제조용 접착 시트 및 그것을 이용한 반도체 장치의 제조 방법
JP4161544B2 (ja) 半導体素子搭載用接着フィルム
EP3706164A1 (en) Method for producing package structure and sheet used in same
TW201109406A (en) Lamination method of adhesive tape and lead frame
JP3617504B2 (ja) 半導体素子搭載用接着フィルム
KR20040084680A (ko) 반도체 장치 제조용 접착 시트 및 그것을 이용한 반도체장치 및 제조 방법
KR20130017614A (ko) 반도체용 접착 조성물 및 이를 포함하는 접착 필름
KR100483102B1 (ko) 접착제 및 양면 접착 필름
JP5564782B2 (ja) 接着剤組成物、フィルム状接着剤、接着シート及び半導体装置
KR102032767B1 (ko) Qfn 반도체 패키지, 이의 제조방법 및 qfn 반도체 패키지 제조용 마스크 시트
TWI812784B (zh) 膜狀接著劑、接著片、以及半導體裝置及其製造方法
JP2012097281A (ja) フィルム状接着剤およびこれを用いた半導体装置の製造方法
KR102313245B1 (ko) 반도체 패키지용 마스킹 테이프
EP2636712A1 (en) Pressure-sensitive adhesive tape for resin encapsulation and method for producing resin encapsulation type semiconductor device
KR101923736B1 (ko) 수지 봉지용 점착 테이프 및 수지 봉지형 반도체 장치의 제조방법
WO2023233970A1 (ja) 半導体装置製造用仮保護フィルム及び半導体装置の製造方法
WO2022176585A1 (ja) 半導体装置製造用接着シート及びそれを用いた半導体装置の製造方法

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant