KR101739267B1 - 광학 라인 단말을 위한 비트―인터리버 - Google Patents

Abstract

광학 액세스 네트워크의 광학 라인 단말을 위한 비트-인터리버가 제안된다. 비트-인터리버는 메모리 판독기를 포함하고, 상기 메모리 판독기는 비트 레벨에서 데이터 스트림들을 시공 스위치(space-time switch)에 제공한다. 시공 스위치는 하나의 입력 사이클 내에서 데이터 스트림들로부터 최대 N개의 비트 세트들을 판독한다. 스위치는 하나의 기록 사이클 내에서 최대 그것의 출력 포트들 상에 최대 N개의 비트들을 스위칭할 수 있고, 출력 포트들은 각각의 출력 벡터들을 제공한다. 복수의 N개의 논리합 함수(OR-function) 소자들은 기록 사이클 내에서 각각의 단일 출력 비트들을 결정한다. 복수의 N개의 메모리 소자들은 하나의 기록 사이클 내에서 그들의 비트 하위-소자들 중 각각의 하나로 출력 비트들 중 각각의 하나를 기록한다. 제어 유닛은 스위치에 의해 데이터 스트림들의 판독 및 또한 비트들의 스위칭을 제어한다. 제어 유닛은 기록 어드레스들의 선택을 제어한다.

Description

광학 라인 단말을 위한 비트―인터리버{BIT-INTERLEAVER FOR AN OPTICAL LINE TERMINAL}

본 발명은 원격통신들의 분야에 관한 것이고, 특히 비트-인터리버(bit-interleaver) 및 광학 액세스 네트워크의 광학 라인 단말을 위해 비트-인터리빙하기 위한 방법에 관한 것이다.

광학 액세스 네트워크들은 요즘에 데이터를 광학 라인 단말로부터 다수의 광학 네트워크 유닛들로 송신하기 위한 중요한 해결책이다. 광학 라인 단말은 중앙국에 위치되고, 광학 라인 단말은 데이터 송신을 위해 광학 액세스 네트워크와 코어 네트워크 사이의 인터페이스로서의 역할을 한다. 광학 라인 단말은 코어 네트워크로부터 데이터를 수신하고 상기 데이터를 광학 네트워크 유닛들(ONU)을 향해 다운스트림 방향으로 송신하며, 고객들은 데이터 송신을 위한 그들의 장비를 상기 광학 네트워크 유닛들(ONU)에 접속시킬 수 있다. 광학 라인 단말에 의해 생성된 다운스트림 신호는 광학 피더 섬유로 송신되고, 원격 노드는 상기 광학 피더 섬유에 접속된다. 이 원격 노드는 다운스트림 신호를 상이한 광학 브랜치들로 분할하고, 상이한 광학 네트워크 유닛들은 상기 상이한 광학 브랜치들에 접속된다.

상이한 광학 네트워크 유닛들에 할당된 상이한 데이터 스트림들을 송신하기 위한 하나의 해결책은 각각의 광학 네트워크 유닛에 대한 다운스트림 신호를 하나 이상의 시간 슬롯들 내에 할당하는 것이고, 각각의 광학 네트워크 유닛에 할당된 데이터 스트림의 다수의 데이터 비트들은 광학 라인 단말에 의해 상기 각각의 광학 네트워크 유닛 내에 위치된다. 이러한 해결책에서, 각각의 광학 네트워크 유닛은 이러한 시간 슬롯 내에서 특정한 데이터 레이트로 데이터를 수신할 필요가 있는 반면에, 다른 광학 네트워크 유닛들에 할당된, 다른 시간 슬롯들 동안, 각각의 광학 네트워크 유닛은 임의의 데이터 레이트로 데이터를 수신할 필요가 없다. 이것은 광학 네트워크 유닛이 전체 평균 데이터 레이트보다 높은 데이터 레이트로 지정된 시간 슬롯 내에서 데이터를 수신할 수 있어야 함을 암시하고, 할당된 데이터 스트림은 상기 전체 평균 데이터 레이트에 의해 광학 라인 단말로부터 각각의 광학 네트워크 유닛으로 송신된다.

광학 네트워크 유닛이 일정한 데이터 레이트로 광학 라인 단말로부터 데이터를 수신할 수 있는 일 대안적인 해결책은 소위 비트-인터리빙 수동 광학 네트워크(BIPON)의 비트-인터리빙 프로토콜에 의해 제공된다. 이러한 BIPON에서, 상이한 ONU들에 할당된 상이한 데이터 스트림들의 비트 데이터는, 각각의 ONU에 대한 각각의 데이터 스트림의 결과로 발생하는 데이터 레이트가 각각의 일정한 값을 갖도록 글로벌 프레임 내에 인터리빙된다. 글로벌 프레임은 예를 들면, 1,228,800 비트들과 같은 최대 8*19,200 바이트들=153,600 바이트들을 포함할 수 있다. 하나의 특정 데이터 스트림의 비트들은 서로 같은 거리의 글로벌 프레임 내에 위치되고, 이는 이 데이터 스트림에 대해 결과로 발생하는 일정한 데이터 레이트를 야기한다. 글로벌 프레임에 그 다음, 진행중인 데이터 송신을 위해 또 다른 연속적인 글로벌 프레임들이 뒤따른다.

특정 데이터 스트림에 대한 데이터 레이트는 비트 위치들의 수에 의해 정의되고, 글로벌 프레임의 주어진 시간 지속기간을 가정하면, 이 데이터 스트림의 비트는 상기 비트 위치들의 수만큼 이격된다. 글로벌 프레임 내에서 상이한 각각의 등거리 이격으로 상이한 데이터 스트림들의 비트들을 위치시킴으로써, 상이한 데이터 레이트들이 실현된다. BIPON의 장점은 ONU가 글로벌 프레임에 의해 제공된 전체 데이터 레이트가 아니고 글로벌 프레임 및 레이트의 시간 지속기간에 의해 정의되는 더 낮은 데이터 레이트로 데이터를 수신할 필요가 있다는 것이며, 이 ONU의 이 특정 데이터 스트림의 비트들은 상기 더 낮은 레이트로 글로벌 프레임 내부에 위치된다. 이것은 BIPON의 연속적인 글로벌 프레임들에 의해 실현된 최대 데이터 레이트보다 낮은 데이터 레이트로 ONU의 동작을 허용한다.

심지어 또한, 특정 데이터 스트림의 데이터 비트들이 글로벌 프레임 내부에 위치되는 레이트를 변경시킴으로써, 변경된 데이터 레이트가 따라서 연관된 광학 네트워크 유닛에 대해 실현된다.

BIPON 내에서, 광학 라인 단말은 따라서, 상이한 미리 결정된 데이터 레이트들이 각각의 상이한 광학 네트워크 유닛들에 대해 실현되도록, 상이한 광학 네트워크 유닛들에 할당된 상이한 데이터 스트림들의 수신을 수행해야 하고 연속적인 글로벌 프레임들로의 상이한 데이터 스트림들의 비트들의 적절한 비트-인터리빙을 또한 수행해야 한다.

본 발명의 목적은 광학 라인 단말에서 상이한 데이터 스트림들의 비트-인터리빙을 위한 공지된 방법들을 향상시키는 것이다.

광학 액세스 네트워크의 광학 라인 단말을 위한 비트-인터리버가 제안된다. 광학 액세스 네트워크는 바람직하게 유형 BIPON의 수동 광학 네트워크이다.

제안된 비트-인터리버는 상이한 하위-디바이스들을 포함한다.

비트-인터리버는 메모리 판독기를 포함하고, 상기 메모리 판독기는 각각의 광학 네트워크 유닛들에 할당된 복수의 M개의 데이터 스트림들을 수신할 수 있다. 메모리 판독기는 비트 레벨에서 이들 데이터 스트림들을 시공 스위치(space-time switch)에 제공하고, 상기 시공 스위치는 비트-인터리버의 또 다른 하위-디바이스이다.

시공 스위치는 하나의 입력 사이클 내에서 각각의 M개의 데이터 스트림들로부터 최대 N개의 각각의 비트 세트들을 판독할 수 있다.

또한, 시공 스위치는 하나의 기록 사이클 내에서 최대 N개의 각각의 출력 포트들로 데이터 스트림들의 최대 N개의 비트들을 스위칭할 수 있다. 각각의 출력 포트들은 각각의 출력 벡터들을 제공한다. 시공 스위치는 비트 레벨에서 각각의 비트 세트들의 스위칭을 수행한다.

비트-인터리버는 또한, N개의 논리합 함수(OR-function) 소자들을 포함하고, 상기 N개의 논리합 함수 소자들은 기록 사이클 내에서 각각의 출력 벡터들에 기초하여 각각의 단일 출력 비트들을 결정할 수 있다. 따라서, 논리합 소자는 하나의 출력 벡터로부터, 불(boolean) 논리합 함수에 의해 하나의 출력 벡터의 상이한 비트들을 조합함으로써, 결과로 발생하는 단일 출력 비트를 결정한다.

비트-인터리버는 또한, N개의 메모리 소자들을 포함하고, 상기 N개의 메모리 소자들은 결과적으로 적어도 L개의 비트 하위-소자들 각각을 포함하며, 이들 비트 하위-소자들은 각각의 하위-소자 어드레스들을 갖는다. N개의 메모리 소자들은 하나의 기록 사이클 내에서 그들의 비트 하위-소자들 중 각각의 하나로 각각의 단일 출력 비트들 중 각각의 하나를 기록하도록 각각 동작가능하다.

비트-인터리버는 또한, 시공 스위치에 의해 M개의 데이터 스트림들의 판독을 제어할 수 있는 제어 유닛을 포함한다. 또한, 제어 유닛은 시공 스위치의 출력 포트들 상으로의 시공 스위치에 의한 비트들의 스위칭을 제어할 수 있다. 심지어 또한, 제어 유닛은 기록 어드레스들의 선택을 제어할 수 있다. 기록 어드레스들은 결과로 발생하는 단일 출력 비트들이 각각의 비트 하위-소자들로 기록되는 그러한 어드레스들이다.

제안된 비트-인터리버의 장점들을 이해하기 위해, 다음의 양태들이 고려되어야 한다.

광학 라인 단말에서, 비트-인터리빙 프로토콜의 글로벌 프레임으로 상이한 데이터 스트림들의 비트들을 인터리빙해야 할 때, 단순한 해결책은 원하는 비트-인터리빙 패턴에 따라 하나의 큰 메모리로 상이한 데이터 스트림들의 상이한 비트들을 기록하는 것일 것이다. 다음, 글로벌 프레임의 모든 상이한 비트들은 글로벌 메모리에 모든 비트들을 기록한 후에, 하나의 큰 메모리로부터 판독될 것이다. 이것의 결과는, 글로벌 프레임의 제 1 비트가 마지막 비트가 이 메모리에 기록되기 전에 이 큰 메모리로부터 판독될 수 없다는 것일 것이다. 따라서, 총 글로벌 프레임을 보유하는 단일의 큰 메모리에 기록된 모든 데이터 스트림들은 글로벌 프레임의 시간 지속기간과 같은 지연을 경험할 것이다.

제안된 비트 인터리버는 상이한 M개의 데이터 스트림들의 B개 미만의 데이터 비트들이, 이들 비트들이 N개의 메모리 소자들에 기록된 후에, 이들 N개의 메모리 소자들에 기록될 수 있고 그 다음, 판독될 수 있다는 장점을 갖는다. 메모리 소자들의 수(N)는 글로벌 프레임 내에 존재하는 비트들의 최대 수(B)보다 적다. 예를 들면, 하나의 기록 사이클 내에서, N개의 비트들은 N개의 메모리 소자들 중 각각의 소자들에 기록될 수 있는 반면에, 이 기록 사이클의 완료 후에 이들 N개의 비트들은, 단지 기록 사이클이 종료된 후에 시작될 수 있는 판독 사이클 내에서 판독될 수 있다.

이전에 언급된 바와 같이, 메모리 소자들의 수(N)는 글로벌 프레임 내에 존재하는 비트들의 최대 수(B)보다 적다. 연속적인 판독 사이클들에서 N개의 메모리 소자들로부터 N개의 비트들의 세트들을 판독함으로써, 상이한 판독 사이클들의 N개의 비트들의 결과로 발생하는 세트들은 글로벌 프레임의 비트 스트림을 형성하는 비트 스트림으로서 연관될 수 있다. 따라서, N개의 메모리 소자들을 이용하는 N개의 인터리빙된 비트들의 기록 및 판독은, 심지어 글로벌 프레임의 모든 B개의 비트들이 메모리 소자들에 기록되기 전에 데이터 송신의 목적을 위해 수행될 수 있다. 이것은 비트 인터리버의 지연을 단지 하나의 단일 메모리 디바이스를 이용하는 이전에 설명된 단순한 방법과 비교하여 크게 감소시킨다.

심지어 또한, 제어 유닛이 시공 스위치에 의한 상이한 데이터 스트림들의 판독을 제어하고, 시공 스위치에 의한 스위칭을 제어하고 또한 메모리 소자의 비트 하위-소자들에 결과로 발생하는 단일 비트들을 기록하기 위해 이용된 기록 어드레스들의 선택을 제어하기 때문에, 제어 유닛은 상이한 데이터 스트림들에 대한 상이한 데이터 레이트들을 용이하게 변경시킬 수 있고, 이는 결과적으로 큰 유연성을 성취한다.

상기 내용을 요약하기 위해, 제안된 비트-인터리버는 낮은 지연 및 큰 유연성을 갖는 고속 비트-인터리빙을 실현한다. 심지어 또한, 단지 N개의 메모리 소자들이 이용되어야 하는 사실로 인해, 하나의 큰 메모리 내에서 글로벌 프레임의 모든 B개의 비트들을 보유하기 위해 이 하나의 큰 메모리를 이용하는 제안된 단순한 방법과 비교하여 전력 소비가 감소된다.

도 1a, 도 1b 및 도 1c는 동일한 데이터 레이터들에서 상이한 데이터 스트림들에 대한 비트-인터리빙 원리를 도시한 도면들.
도 2a, 도 2b 및 도 2c는 상이한 데이터 레이터들에서 상이한 데이터 스트림들에 대한 비트-인터리빙 원리를 도시한 도면들.
도 3a, 도 3b 및 도 3c는 상이한 데이터 스트림들에 대해 동일한 데이터 레이트들을 실현하는 비트-인터리빙 방법에 대한 상이한 시간 예들에서 상이한 메모리 소자들에 대한 상이한 메모리 상태들을 갖는 결과로 발생하는 출력 벡터들을 도시한 도면들.
도 4a, 도 4b 및 도 4c는 상이한 데이터 스트림들에 대해 상이한 데이터 레이트들을 실현하는 비트-인터리빙 방법에 대한 상이한 시간 예들에서 상이한 메모리 소자들에 대한 상이한 상태들과 함께 상이한 결과로 발생하는 출력 벡터들을 도시한 도면들.
도 5 및 도 6은 메모리 소자들로부터 비트들의 세트들을 판독함으로써 얻어진 결과로 발생하는 데이터 스트림들을 도시한 도면들.
도 7은 일 바람직한 실시예에 따른 제안된 비트 인터리버를 도시한 도면.

도 7은 제안된 비트-인터리버(BI)를 보여준다.

비트 인터리버(BI)는 M개의 상이한 데이터 스트림들(OD1,...,OD4)을 수신하는 FIFO-판독기(FR)를 포함한다. FIFO-판독기는 상이한 데이터 스트림들(OD1,...,OD4)을 수신하고 판독하기 위해 이용될 수 있는 메모리 판독기의 하나의 예이다. 대안적인 유형들의 메모리 판독기들이 대신에 이용될 수 있다.

이 예에서, 데이터 스트림들의 수(M)는 임의의 제한 없이 M=4로 선택된다.

FIFO-판독기(FR)는 상이한 데이터 스트림들(OD1,...,OD4)을 시공 스위치(STS)에 제공한다. 상이한 데이터 스트림들(OD1,...,OD4)은 각각의 광학 네트워크 유닛들에 할당된 데이터 스트림들이다.

시공 스위치(STS)는 판독 사이클 내에서, 각각의 데이터 스트림들(OD1,...,OD4)로부터 추출되는 최대 M개의 각각의 비트 세트들(BS1,...,BS4)을 수신한다. 비트 세트들(BS1,...,BS4) 각각은 K개의 비트들을 포함한다. 이 예에서, 하나의 비트 세트 내의 비트들의 수(K)는 임의의 제한 없이 K=8로 선택된다.

시공 스위치(STS)는 하나의 판독 사이클 내에서 데이터 스트림들(OD1,...,OD4) 각각으로부터 K=8 비트들의 세트를 수신할 수 있다. 이 경우에, 상이한 데이터 스트림들(OD1,...,OD4)이 판독되는 데이터 레이트는 모든 데이터 스트림들에 대해 같다. 상이한 데이터 스트림들(OD1,...,OD4)에 대해 상이한 데이터 레이트들을 실현하기 위해, 시공 스위치(STS)는 상이한 연속적인 판독 사이클들 내에서 상이한 데이터 스트림들(OD1,...,OD4)로부터 상이한 수들의 비트 세트들을 판독할 수 있다. 예를 들면, 제 1 판독 사이클 내에서, 시공 스위치(STS)는 데이터 스트림들(OD1,...,OD4) 각각으로부터 각각의 비트 세트들(BS1,...,BS4)을 판독할 수 있는 반면에, 다음 뒤이은 판독 사이클에서, 시공 스위치(STS)는 단지 데이터 스트림들(OD1, OD2)로부터 각각의 비트 세트들(BS1, BS2)을 판독한다. 시공 스위치에 의한 상이한 판독 사이클들 내의 비트 세트들의 이러한 판독의 결과는 데이터 스트림들(OD1, OD2)이, 데이터 스트림들(OD3, OD4)이 판독되고 있는 데이터 레이트의 두배인 데이터 레이트로 판독을 경험하는 것이다.

시공 스위치(STS)는 하나의 기록 사이클 내에서 스위치(STS)의 최대 N개의 출력 포트들 상으로 최대 N개의 비트들을 스위칭한다. N개의 출력 포트들 각각에서, 각각의 출력 벡터(v0,...,v(N-1))가 제공된다. 스위치(STS)가 출력 벡터들(v0,...,v(N-1))로 데이터 스트림들의 비트들을 스위칭하는 방식은 이후에 상세하게 설명될 것이다.

제어 유닛(CU)은 스위치(STS) 및 판독기(FR)에 접속된다. 따라서, 제어 유닛(CU)는 시공 스위치(STS)에 의한 판독기(FR)로부터의 데이터 스트림들의 판독을 제어한다. 또한, 제어 유닛(CU)은, 스위치(STS)가 판독 비트들을 출력 포트들 상으로 및 따라서, 각각의 출력 벡터들(v0,...,v(N-1))로 스위칭하는 방식을 제어한다.

결과로 발생하는 출력 벡터들(v0,...,v(N-1))은 그 다음, 각각의 논리합 함수 소자들(O0,...,O(N-1))에 제공된다. 출력 벡터들(v0,...,v(N-1))은 J=3인 비트 길이이다. 출력 벡터들의 비트 길이는 임의의 제한 없이 J=3으로 이 예에서 선택된다.

논리합 함수 소자(O0)는 하나의 기록 사이클 내에서 출력 벡터(v0)에 기초하여 단일 출력 비트(b0)를 결정한다. 이를 위해, 논리합 함수 소자(O0)는 불 논리합 함수에 의해 벡터(v0) 내에 존재하는 모든 비트들을 조합한다. 각각의 또 다른 논리합 함수 소자들(O1,...,O(N-1))은 각각의 벡터들(v0,...,v(N-1))로부터 각각의 단일 출력 비트들(b1,...,b(N-1))을 결정한다.

제어 유닛(CU)은 하나의 판독 사이클 내에서 각각의 N개의 메모리 소자들로부터 최대 N개의 비트들을 판독하기 위해 이용된 판독 어드레스들을 제어한다.

출력 비트들(b1,...,b(N-1))로의 출력 벡터들(v0,...,v(N-1))의 이러한 감소가 필요한 이유는 하나의 기록 사이클 내에서, 벡터들(v0,...,v(N-1)) 각각이 스위치(STS)에 의해 스위칭되는 단지 하나의 비트를 포함하는 것이다. 이에 대한 이유는 결과적으로 상이한 출력 포트들에서 출력 벡터들로 비트 스트림들의 비트들을 스위칭하기 위해 시공 스위치(STS)를 이용하는 것이 중요한 해결책이라는 것이지만, 이러한 스위치(STS)의 내부 스케줄링 속성들로 인해, 기록 사이클의 각각의 예에서 데이터 스트림들의 비트들 중 하나가 정확하게 출력 벡터(v0,...,v(N-1))의 제 1 비트 위치에 스위칭될 수 있음이 보장될 수 없다. 그 경우에, 비트 세트(BS1,...,BS4)의 모든 비트들이 동일한 기록 사이클 내에서 스위치(STS)의 각각의 출력 포트들 상으로 스위칭되는 것은 아니기 때문에, 이러한 비트 시퀀스(BS1,...BS4)의 하나 이상의 비트들은 시공 스위치(STS)에 의해 내부적으로 지연되어야 하고, 이는 결과적으로 이러한 지연 비트로 하여금 출력 벡터의 제 1 비트 위치와 상이한 비트 위치에서의 출력 벡터들(v0,...,v(N-1)) 중 하나의 내부에 위치되게 한다. 그러나, 비트-인터리버(BI)에 대한 출력 벡터들(v0,...,v(N-1))을 갖는 시공 스위치를 이용하는 것은 호의적인 해결책인데, 이는 이러한 스위치(STS)가 비트들을 상이한 입력 포트들로부터 상이한 출력 포트들로 스위칭하기 위한 중요한 디바이스이기 때문이다. 출력 벡터 내부의 결과로 발생하는 비트-위치에 대한 스위칭된 비트의 결과로 발생하는 시프트는 논리합 함수 소자들(O0,...,O(N-1))에 의해 보상된다.

결정된 단일 출력 비트들(b0,...,b(N-1))은 그 다음, 각각의 메모리 소자들(M0,...,M(N-1))에 공급된다. N개의 메모리 소자들(M0,...,M(N-1)) 각각은 각각의 어드레스들을 갖는 적어도 L개의 비트 하위-소자들을 포함한다. 하나의 기록 사이클 내에서, 메모리 소자(M0,...,M(N-1))는 각각의 단일 출력 비트(b0,...,b(N-1))를 비트 레벨에서 그것의 하위-소자들 중 하나에 기록한다. 메모리 소자(M0,...,M(N-1))가 각각의 수신된 출력 비트(b0,...,b(N-1))를 어떤 비트 하위-소자에 기록하는지를 결정하는 기록 어드레스의 선택은 제어 유닛(CU)에 의해 선택된다. 기록 어드레스의 선택은 이후에 상세하게 설명될 것이다.

제안된 비트-인터리버(BI)는 하나의 기록 사이클 내에서, 각각의 메모리 소자들(M0,...,M(N-1))에서 최대 N개의 출력 비트들을 제공할 수 있고, 이들 출력 비트들은 상기 각각의 메모리 소자들(M0,...,M(N-1))로부터 하나의 판독 사이클 내에서 전체적으로 판독될 수 있다. 따라서, 하나의 기록 사이클 내에서 메모리 소자들(M0,...,M(N-1))에 최대 N개의 비트들을 기록한 후에, 이들 N개의 비트들은 그 다음, 단지 N번째 비트가 메모리 소자들(M0,...,M(N-1)) 중 하나에 기록된 후에 판독 사이클 내에서 판독될 수 있다. 비트-인터리버(BI)는 전체 글로벌 프레임을 추출하기 전에, 큰 메모리로의 글로벌 프레임의 모든 B개의 비트들의 기록을 수행할 필요가 없다.

비트-인터리버(BI)는 연속적인 기록 사이클들 내에서 각각 최대 N개의 비트들의 메모리 소자들로의 기록을 처리할 수 있고 그 다음, 대응하는 글로벌 프레임의 연속적인 비트들을 형성하기 위해 다음의 판독 사이클들에서 N개의 비트들의 연속적인 세트들을 판독할 수 있다. 따라서, 제안된 비트-인터리버(BI)는 전체 메모리에 글로벌 비트-인터리빙 프레임의 모든 비트들을 기록할 때, 및 그 다음 단일의 큰 메모리에 모든 비트들을 기록한 후에 전체 글로벌 프레임을 판독할 때의 해결책과 비교하여 감소된 지연을 성취한다.

심지어 또한, 스위치(STS)가 데이터 스트림들(OD1,...,OD4)의 비트-세트들(BS1,...,BS4)을 판독하는 레이트들이 제어 유닛(CU)에 의해 제어되고, 또한 스위치(STS)의 스위칭 속성들 뿐만 아니라, 메모리 소자들(M0,...,M(N-1))의 판독 및 기록 어드레스들이 제어 유닛(CU)에 의해 제어되기 때문에, 제어된 비트-인터리버는 제어 유닛(CU)이 고속 비트-인터리빙으로 낮은 지연을 갖는 상이한 데이터 스트림들(OD1,...,OD4)에 대한 상이한 데이터 레이트들을 성취하도록 허용하는, 큰 유연성의 해결책이다. 심지어 또한, 단지 N개의 메모리 소자들(M0,...,M(N-1))이 이용되기 때문에, 제안된 비트-인터리버(BI)에 의해 부과된 전력 소비는 B개의 비트들의 전체 글로벌 프레임이 이들 B개의 비트들을 보유하는 메모리에 기록되어야 하는 해결책보다 적다.

바람직하게, 제어 유닛(CU)에는 미리 결정된 데이터 레이트(R(i))가 제공되고, 이 예에서 데이터 스트림의 인덱스(i)는 범위가 i=1,...,M=4이다. 제어 유닛(CU)은 FIFO 판독기(FR)로부터의 공간 스위치(STS)에 의한 비트-세트들(BS1,...,BS4)의 판독을 제어하기 위해 이들 미리 결정된 데이터 레이트들(R(i))을 이용한다. 또한, 제어 유닛(CU)에는 인덱스(i)를 갖는 미리 결정된 오프셋 값들(o(i))이 제공되고, 상기 미리 결정된 오프셋 값들(o(i))은 글로벌 프레임 내의 상이한 데이터 스트림들(OD1,...,OD4)의 상이한 비트들의 오프셋을 정의한다. 이들 오프셋들의 함수는 이후에 상세하게 설명될 것이다.

심지어 또한, 제어 유닛(CU)에는 글로벌 프레임 내에 존재하는 비트들의 미리 결정된 값(B) 및 또한 메모리 소자들의 수(N) 뿐만 아니라, 메모리의 비트 하위-소자들의 수(L)가 제공된다. 따라서, 제어 유닛(CU)은 미리 정의된 데이터 레이트들, 미리 정의된 오프셋 값들, 프레임 내에 존재하는 비트들의 최대 수(B), 메모리 소자들의 수(N) 및 비트 하위-소자들의 수(L)에 따라 출력 포트 및 기록 어드레스들을 선택한다.

도 1a는 시간(t)에 따른 시퀀스들로서 비트들(A1,...,A8, B1,...,B8, C1,...,C8, D1,...,D8)과 함께 상이한 비트 스트림들(OD1,...,OD4)을 보여준다.

도 1b는 글로벌 프레임(GF)의 비트-인터리빙 패턴을 보여주고, 도 1a로부터의 데이터 스트림들의 상이한 비트들은 상기 글로벌 프레임(GF)에서 인터리빙된다. 도 1b는 데이터 레이트들(R(1), R(2), R(3), R(4))이 모두 모든 데이터 스트림들에 대해 1/8과 같은 경우에 대한 데이터 스트림들의 상이한 비트들의 인터리빙을 보여준다. 즉, 모든 데이터 스트림들은 동일한 레이트들(R(1),...,R(4))을 갖는다. 글로벌 프레임(GF) 내에 존재하는 비트들의 최대 수(B)는 예를 들면, 1,228,800 비트들이다. 이러한 글로벌 프레임은 122 마이크로초의 시간 지속기간을 가질 수 있다.

비트(A1)인 데이터 스트림(OD1)의 제 1 비트는 글로벌 프레임(GF)의 비트 위치(0)에 위치된다. 비트 스트림(OD1)에 대해 선택된 레이트(R(1))가 1/8이라는 사실로 인해, 데이터 스트림(OD1)의 다음 비트(A2)는, 비트(A2)가 비트 위치(8)에서 위치되도록 제 1 비트(A1)로부터 8개의 또 다른 비트들 만큼 이격된 위치에 위치된다. 데이터 스트림(OD1)의 또 다른 비트들(A3, A4, A5)은 글로벌 프레임(GF) 내의 다음 비트 위치들(16, 24, 32)에서 뒤따른다.

글로벌 프레임 내에 비트들을 위치시키는 도시된 BIPON 비트-인터리빙 방식에 대해, 인덱스(i)를 갖는 데이터 스트림의 x번째 비트의 비트 위치(bp(x(i),i))는 레이트(R(i))의 역수(r(i)=1/R(i)), 오프셋 값(o(i)) 및 정수 값(x(i))을 이용함으로써 일반적으로 결정될 수 있다. 정수 값(x(i))은 x번째 비트의 인덱스 수에 대응하고 따라서, 범위가 x(i)=0으로부터 최대 정수 값(x(i)=int(B/r(i)))까지인 정수이다. 따라서, 인덱스(i)를 갖는 데이터 스트림의 x번째 비트의 비트 위치(bp(x(i),i))는 bp(x(i),i)=o(i)+r(i)*×(i)로서 10진수들에 대해 결정될 수 있다.

따라서, 제어 유닛(CU)은 상기 상세하게 설명된 바와 같이, i번째 데이터 스트림의 x번째 비트에 대해 글로벌 프레임 내의 대응하는 비트-위치를 결정한다.

이 예에서, 오프셋 값(o(1))은 데이터 스트림(OD1)에 대해 o(1)=0으로 선택된다.

도 1b에서, 글로벌 프레임(GF) 내의 데이터 스트림(OD4)의 비트들(D1, D2,...)의 관계가 또한 보여진다. 레이트(R(4))가 이 비트-인터리빙 방식에 대해 R(4)=1/8로서 또한 선택된다는 사실로 인해, 데이터 스트림(OD4)의 비트들(D1, D2,...)은 또한 글로벌 프레임(GF) 내에서 8 비트 위치들 만큼 각각 이격된다. 오프셋 값(o(4))은 이 예에서 값(O4=3)으로서 선택된다. 데이터 스트림들(OD2, OD3)의 비트들에 대한 오프셋 값들은 도 1b에서 분명하게 도시되지 않았지만, 오프셋 값(o(2))이 값(o(2)=1)으로 선택되는 반면에, 오프셋 값(o(3))이 값(o(3)=2)으로 선택된다고 언급될 수 있다.

도 1b를 검토하면, 이 글로벌 프레임(GF)을 수신하는 광학 네트워크 유닛들이 8로 나뉘는 글로벌 프레임(GF)의 데이터 레이트와 같은 데이터 레이트로 데이터 스트림들 중 하나의 비트들의 수신을 수행할 수 있음이 명백해진다.

도 1c는 도 1b에 도시된 글로벌 프레임의 상이한 비트들이 N개의 비트들의 세트들로 분할되는 일 대안적인 비트 패턴(ABP)을 보여준다. 시간에 걸쳐, N개의 비트들의 상이한 세트들은 도 7에 도시된 메모리 디바이스들(M0,...,M(N-1))로부터 판독될 수 있고, 이후에 도 1b에 도시된 글로벌 프레임(GF)에 대응하는 비트 시퀀스의 송신을 실현하기 위해 성공적으로 송신될 수 있다.

제 1 판독 사이클에서, 도 7에 도시된 메모리들(M0,...,M(N-1))로부터 판독되어야 하는 제 1 세트는 세트(S1)이다. 이 세트(S1)의 비트들은 도 1b의 글로벌 프레임(GF)의 비트 위치들(0 내지 15) 내에 저장되는 그들 비트들에 대응한다.

다음 판독 사이클 내에서, 도 1c에 도시된 비트들의 다음 세트(S2)는 도 7에 도시된 메모리 소자들(M0,...,M(N-1))로부터 판독될 것이다. 이것들은 도 1b에 도시된 글로벌 프레임(GF)의 비트 위치들(16 내지 31)에 할당된 비트들이다.

제 3 판독 사이클 내에서, 도 1c에 도시된 비트들의 세트(S3)는 도 7에 도시된 메모리 소자들(M0,...,M(N-1))로부터 판독될 것이다. 이것들은 도 1b에 도시된 글로벌 프레임(GF)의 비트 위치들(32)에서 시작하는 또 다른 비트들이다.

상이한 데이터 스트림들의 상이한 비트들이 스위치(STS)에 의해 스위칭되어야 하고 도 7에 도시된, 메모리들(M0,...,M(N-1))에 기록되어야 하며 또한 이들 메모리들로부터 판독되어야 하는 방식이 이제 상세하게 설명될 것이다.

스위치(STS)가 하나의 입력 사이클 내에서 섬유 판독기(FR)로부터 K=8 비트들 각각의 비트 세트들(BS1,...,BS4)을 판독함이 가정될 것이다. 기록 사이클 내에서, 시공 스위치(STS)는 도 3a에 도시된 바와 같이, 각각의 출력 포트들 상으로 및 따라서, 각각의 벡터들(v0,...,v15)로 비트 세트들(BS1,...,BS4)의 제 1 및 제 2 비트를 스위칭한다. 스위치(STS)의 내부 스케줄링 속성들로 인해, 스위칭된 비트들은 출력 벡터들(v0,...,v15) 내의, 인덱스(0)를 갖는 제 1 비트 위치들 내에 존재한다. 일례로서, 출력 벡터들(v0,...,v15)의 비트 길이는 비-제한적 예로서 J=3으로 선택된다.

출력 포트의 수 및 따라서 또한 스위치(STS)가 특정 비트에서 스위칭하는 대응하는 출력 벡터의 수는 제어 유닛(CU)에 의해 제어된다. 제어 유닛(CU)은 출력 포트의 수, 및 따라서 출력 벡터의 수 및 또한 10진수들에 대한 포트 수(pn(x(i),i)=bp(x(i),i)) mod N으로서, 비트가 스위칭되는 메모리(M0,...,M(N-1))의 결과로 발생하는 수를 결정한다. 각각의 비트에 대해, 비트 위치(bp)는 상기 이전에 설명된 바와 같이 제어 유닛(CU)에 의해 결정될 수 있다.

도 3a는 시간 예(t=0)에서 상이한 메모리 소자들(M0,...,M(N-1))의 상이한 상태들을 또한 보여준다. 상이한 논리합 함수 소자들은 상이한 출력 벡터들(v0,...,v15)을 단일 출력 비트들(b0,...,b(N-1))로 감소시키고, 상기 단일 출력 비트들(b0,...,b(N-1))은 그 다음 각각의 메모리들(M0,...,M(N-1))의 각각의 비트-하위-소자들로 기록되며, 이들 비트-하위-소자들은 동일한 기록 어드레스를 갖는다. 이 예에서, 기록 어드레스는 0과 같다. 제어 유닛(CU)은 i번째 데이터 스트림의 x번째 비트에 대해, 하나의 기록 사이클 내에서 i번째 데이터 스트림의 x번째 비트의 비트 위치 및 수(L)에 따라 기록 어드레스(wa)를 결정한다. 상세하게, i번째 데이터 스트림의 x번째 비트의 기록 어드레스(wa)는 wa(x(i),i)=int(bp(x(i),i)/L)로서 10진수들에 대해 결정될 수 있다.

시간 예(t=0)에서, 메모리 소자들(M0,...,M15)을 검토하면, 도 1c에서 비트 세트(S1)로서 도시된 N개의 비트들의 적절한 세트는 동일한 판독 어드레스를 통해 하나의 시간 예에서 모든 메모리들(M0,...,M15)을 판독함으로써, 메모리들로부터 판독될 수 있다. 이 예에서, 판독 어드레스는 값(0)과 같다.

이 판독은 하나의 시간 예에서 정확하게 수행되지 않아야 하고, 비트들은 상기 하나의 시간 예에서 메모리 소자들(M0,...,M15)에 마지막으로 기록되지만, 이후의 시점에서 수행될 수 있다. 적절한 판독 어드레스를 통한 메모리 소자들(M0,...,M15)로부터의 비트들의 판독은 도 7에 도시된 제어 유닛(CU)에 의해 제어 및 결정된다.

다음 기록 사이클 내에서, 스위치는 도 3b에 도시된 바와 같이, 시간 예(t=1)에서 출력 포트들 상으로 및 대응하는 출력 벡터들(v0,...,v15)로 상이한 데이터 스트림들의 비트들을 스위칭한다. 벡터들(v0,...,v15) 내의 비트 위치(0)에서의 비트들(A3,...,D4)의 배치는 스위치의 내부 스케줄링 속성들에 의해 야기된다.

이전에 설명된 바와 같이, 도 7에 도시된, 언급된 논리합 함수 소자들(O0,...,O(N-1))은 단일 출력 비트들을 생성하고, 상기 단일 출력 비트들은 그 다음 도 3b에 도시된 바와 같이, 이 시간 예(t=1)에서 메모리 소자들(M0,...,M15)의 각각의 비트 하위-소자들로 기록된다.

이 다음 기록 사이클 내에서, 제어 유닛(CU)은 비트-위치(bp(x(i),i))에 따른 포트 수로서, i번째 데이터 스트림의 x번째 비트에 대해, 결과로 발생하는 출력 비트가 기록되는, 출력 포트의 수 및 따라서 메모리 소자의 수를 결정한다. 상세하게, 제어 유닛(CU)은 i번째 데이터 스트림의 x번째 비트에 대해, pn(x(i),i)=bp(x(i),i) mod N으로서 10진수들에 대해 포트 수(pn)를 결정한다.

또한, 상이한 비트들(A3,...,D4)의 각각의 비트 위치들(bp)을 이용하여, 도 7의 제어 유닛(CU)은 wa(x(i),i)=int(bp(x(i),i)/L)로서 10진수들에 대해 기록 어드레스(wa)를 결정한다.

도 3b를 검토함으로써, N=16비트들의 다음 세트가 동일한 판독 어드레스들에서 메모리 소자들(M0,...,M15) 내에 존재하는 16 비트들을 판독함으로써, 이들 메모리 소자들로부터 판독될 수 있음이 명백해지고, 이 예에서 상기 동일한 판독 어드레스들은 값(1)의 판독 어드레스이다.

따라서, BIPON 방식의 글로벌 프레임에 대응하는 비트 시퀀스를 형성하기 위해, 상이한 메모리 소자들로부터 N개의 비트들의 연속적인 세트들을 판독해야 할 때, 동일한 판독 사이클 내의 이들 N개의 메모리 소자들 모두에 대해 동일한 판독 어드레스를 이용하고 그 다음, 다음 판독 사이클에 대해 판독 어드레스를 단순하게 증가시켜 N개의 메모리 소자들로부터 이러한 N개의 비트들을 단순하게 판독할 수 있다.

또 다른 비트들(A5,...D6)에 대해, 도 3c는 다음 시간 예(t=2)에 대해, 이들 비트들을 스위칭하고 이들 비트들을 메모리들(M0,...,M15)에 기록하기 위한 제안된 선택이 특정 비트 하위-소자들에서 메모리 소자들 내의 비트들의 배치를 야기하는 방식을 보여준다.

도 5에 도시된 결과로 발생하는 비트 시퀀스(RBS)는 각각의 판독 사이클 내에서 동일한 판독 어드레스를 통해 N개의 메모리 소자들로부터 N개의 비트들의 세트들을 판독하는 것으로부터 야기된다. 도 5의 결과로 발생하는 비트 시퀀스를 도 1b에서의 글로벌 프레임(GF)의 초기의 원하는 비트 시퀀스와 비교함으로써, 도 7에서의 제안된 비트-인터리버(BI)가 도 1b에 도시된 글로벌 프레임의 원하는 비트-인터리빙을 수행할 수 있음이 명백해질 것이다.

도 2a는 상이한 데이터 스트림들(OD1,...,OD4)을 다시 한번 보여준다.

도 2b는 데이터 스트림(OD1)이 1/8의 레이트로 인터리빙될 것이고 데이터 스트림(OD4)이 1/8의 레이트로 인터리빙될 것인 반면에, 데이터 스트림(OD2)이 1/16의 레이트로 인터리빙될 것이고 데이터 스트림(OD3)이 1/32의 레이트로 인터리빙될 경우에, 글로벌 프레임(GF2)의 원하는 비트 시퀀스를 보여준다.

상이한 데이터 스트림들의 오프셋 값들은 도 1b에 관해 이전에 설명된 바와 같이 선택된다.

도 2c는 시간(t)에 걸쳐 N=16 비트들의 세트들을 갖는 대응하는 대안적인 비트 패턴(ABP2)을 보여준다. 동일한 어드레스들의 비트 하위-소자들에서 메모리 소자들(M0,...,M(N-1)) 내에 존재할 비트들의 결과로 발생하는 세트들(S11, S12, S13)은 도 7에 도시된 바와 같다.

도 4a는 출력 벡터들(v0,...,v15) 뿐만 아니라, 메모리 소자들(M0,...,M15) 내의 상이한 비트들(A1,..,D2)의 결과로 발생하는 배치를 보여준다.

다음 시간 예(t=1)에서, 도 2c에 도시된 세트(S12)의 비트들은 도 4b에 도시된 바와 같이, 출력 벡터들(v0,...,v15) 내에 위치되어야 한다.

비트(B2)가 도 7에 도시된, 시공 스위치(STS)에 의해 스위칭되어야 한다는 사실로 인해, 이 스위치(STS)의 내부 스케줄링 속성들은 출력 벡터(v1)에서의 값(1)의 비트 위치 내의 이 비트(B2)의 배치를 야기한다. 이전에 상세하게 설명된 바와 같이, 논리합 함수 소자들은 도 7에 도시된 바와 같이, 각각의 출력 벡터들(v0,...,v15)의 각각의 출력 비트들(b0,...,b(N-1))로의 감소를 성취한다.

결과로 발생하는 출력 비트들은 그 다음, 시간 예(t=1)에 대응하는 하나의 기록 사이클 내에서 기록 어드레스(wa(x(i),i)=int(bp(x(i),i)/L))의 하위-비트 소자들로 기록된다.

다음의 또 다른 시간 예(t=2)에 대해, 도 4c는 출력 벡터들(v0,...,v15) 내의 뿐만 아니라, 메모리 소자들(M0,...,M15)의, 값(2)과 같은, 동일한 기록 어드레스의 비트-하위-소자들 내의 상이한 비트들의 배치를 보여준다.

도 4c의 우변을 검토함으로써, 연속적인 판독 사이클들에서 상이한 메모리 소자들(M0,...,M15)로부터 N개의 비트들의 각각의 세트들을 판독하는 것이 이제 가능함이 명백해지고, 하나의 판독 사이클 내에서, 동일한 판독 어드레스는 각각의 메모리 소자(M0,...,M15)의 비트 하위-소자를 선택하기 위해 이용된다.

상기 이전에 설명된 바와 같이, 연속적인 판독 사이클들 내에서 메모리 소자들로부터 N개의 비트들의 세트들을 판독함으로써, 결과로 발생하는 비트 패턴(RBS2)은 도 6에 도시된 바와 같이 성취될 수 있다. 도 6의 비트 시퀀스(RBS2)를 도 4b의 글로벌 프레임(GF2)의 비트들의 원하는 비트 시퀀스와 비교함으로써, 도 7에 도시된 제안된 비트-인터리버(BI)가 BIPON을 위해 필요한 비트-인터리빙의 원하는 방법을 성취함이 명백해진다.

L=3으로의 비트 하위-소자들의 수의 선택은 단지 일 예시적인 선택이다. 바람직하게, 메모리 소자 내에 존재하는 비트-하위-소자들의 수는 L=1024로 선택된다.

초 당 10기가비트의 전체 데이터 레이트를 성취하게 위해, f=156,25MHz의 주파수 또는 레이트로 N개의 비트들의 이러한 세트들을 판독하는 동안, N의 수를 64로 선택할 수 있다. 일 대안적인 예로서, N=32 비트들의 세트들은 초 당 10기가비트의 동일한 비트 레이트를 성취하기 위해 f=312,5MHz의 주파수로 기록되고 판독될 수 있다. 심지어 대안적으로, f=78,125MHz의 판독 주파수에 대해 N의 수를 N=128로 선택할 수 있다.

도 7에 도시된 제안된 비트-인터리버(BI)의 명백한 장점은, 글로벌 프레임을 형성하는 모든 비트들의 모든 인터리빙 처리들이 끝나기 전에 메모리 소자들(M0,...,M(N-1))로부터의 인터리빙된 비트들의 판독 처리가 시작될 수 있기 때문에, 시스템의 글로벌 지연이 낮다는 것이다.

바람직하게, 도 7에 도시된 비트-인터리버(BI)의 상이한 하위-디바이스들은, 메모리 판독기가 FIFO-판독기인 경우에 단일 필드 프로그래밍가능한 게이트 어레이(FPGA) 내에서 구현된다.

'제어 유닛'으로서 라벨링(labelling)된 임의의 기능적 블록들을 포함하는, 도 7에 도시된 다양한 소자들의 기능들은 전용 하드웨어 뿐만 아니라, 적절한 소프트웨어와 연관된 소프트웨어를 실행할 수 있는 하드웨어의 이용을 통해 제공될 수 있다. 처리기에 의해 제공될 때, 기능들은 단일 전용 처리기에 의해, 단일 공유된 처리기에 의해, 또는 복수의 개별적인 처리기들에 의해 제공될 수 있고, 이들 중 일부는 공유될 수 있다. 게다가, 용어 '제어 유닛'의 명백한 이용은 오로지 소프트웨어를 실행할 수 있는 하드웨어를 언급하도록 해석되어서는 안되고, 무조건적으로 제한 없이, 디지털 신호 처리기(DSP) 하드웨어, 네트워크 처리기, 주문형 반도체(application specific integrated circuit; ASIC), 필드 프로그래밍가능한 게이트 어레이(FPGA), 소프트웨어를 저장하기 위한 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 및 비 휘발성 저장장치를 포함할 수 있다. 다른 하드웨어, 종래의 또는 맞춤형 하드웨어가 또한 포함될 수 있다. 유사하게, 도면들에 도시된 임의의 스위치들은 단지 개념적이다. 그들의 기능은 프로그램 로직의 동작을 통해, 전용 로직을 통해, 프로그램 제어부 및 전용 로직의 상호작용을 통해, 또는 심지어 수동적으로 실행될 수 있고, 특정한 기술은 문맥으로부터 더 구체적으로 이해되는 바와 같이 구현자에 의해 선택가능하다.

Claims (7)

1. 광학 액세스 네트워크의 광학 라인 단말을 위한 비트-인터리버(Bit-Interleaver)에 있어서,
   - 메모리 판독기로서, 각각의 광학 네트워크 유닛들에 할당된 복수의 M개의 데이터 스트림들(OD1,...OD4)을 수신하고 제공하도록 동작가능한, 상기 메모리 판독기,
   - 시공 스위치(space-time switch)로서,
   - 하나의 입력 사이클 내에서 상기 각각의 M개의 데이터 스트림들로부터 최대 M개의 각각의 비트-세트들(BS1,...,BS4)을 판독하도록 동작가능하고,
   - 또한 하나의 기록 사이클 내에서 각각의 출력 벡터들(v0,...,v(N-1))을 제공하는 최대 N개의 각각의 출력 포트들 상으로 상기 데이터 스트림들의 최대 N개의 비트들을 스위칭하도록 동작가능한, 상기 시공 스위치,
   - N개의 논리합 함수(OR-function) 소자들(O1,...,O(N-1))로서, 불 논리합 함수(boolean OR-function)에 의해 하나의 상기 출력 벡터 내에 존재하는 모든 비트들을 조합함으로써, 각각은 상기 하나의 기록 사이클 내에서 상기 각각의 출력 벡터들(v0,...,v(N-1)) 중 하나에 기초하여 각각의 단일 출력 비트들(b0,...,b(N-1))을 결정하도록 동작가능한, 상기 N개의 논리합 함수 소자들(O1,...,O(N-1)), 및
   - N개의 메모리 소자들(M0,...,M(N-1))로서, 각각은 각각의 하위-소자 어드레스들을 가지는 적어도 L개의 비트 하위-소자들을 포함하고, 각각은 상기 하나의 기록 사이클 내에서 상기 비트 하위-소자들 중 하나에 상기 각각의 단일 출력 비트들(b0,...,b(N-1)) 중 하나를 기록하도록 동작가능한, 상기 N개의 메모리 소자들(M0,...,M(N-1))을 포함하고,
   제어 유닛(CU)으로서,
   - 상기 시공 스위치(STS)에 의한 상기 M개의 데이터 스트림들(M0,...,M(N-1))의 판독,
   - 상기 출력 포트들 상으로의 상기 시공 스위치(STS)에 의한 상기 비트들의 스위칭, 및
   - 상기 비트 하위-소자들의 기록 어드레스들의 선택을 제어하도록 동작가능한, 상기 제어 유닛(CU)를 또한 포함하고,
   상기 제어 유닛(CU)은,
   - 미리 정의된 데이터 레이트들,
   - 미리 정의된 오프셋 값들,
   - 비트-프레임 내의 비트들의 최대 수(B),
   - 수(N), 및
   - 수(L)에 따라 상기 출력 포트들 및 상기 기록 어드레스들을 선택하도록 동작가능한, 광학 라인 단말을 위한 비트-인터리버.
2. 제 1 항에 있어서,
   상기 제어 유닛(CU)은 상기 데이터 스트림들(OD1,...,OD4)이 미리 정의된 데이터 레이트들로 판독되도록, 상기 시공 스위치(STS)를 제어하도록 동작가능하고,
   상기 제어 유닛(CU)은 상기 하나의 기록 사이클 내에서 상기 비트 하위-소자들의 상기 기록 어드레스들을 동일한 어드레스 값으로 선택하도록 동작가능한, 광학 라인 단말을 위한 비트-인터리버.
3. 제 1 항에 있어서,
   상기 각각의 데이터 스트림들로부터 판독된 상기 각각의 비트-세트들(BS1,...,BS4) 각각은 K개의 비트들을 포함하는, 광학 라인 단말을 위한 비트-인터리버.
4. 제 1 항에 있어서,
   상기 제어 유닛(CU)은 하나의 판독 사이클 내에서 상기 N개의 메모리 소자들로부터 각각의 N개의 비트들을 판독하기 위해 각각의 판독 어드레스들을 제어하도록 또한 동작가능한, 광학 라인 단말을 위한 비트-인터리버.
5. 제 4 항에 있어서,
   상기 제어 유닛(CU)은 상기 하나의 판독 사이클 내에서 상기 판독 어드레스들을 동일한 어드레스 값으로 선택하도록 동작가능한, 광학 라인 단말을 위한 비트-인터리버.
6. 제 1 항 내지 제 5 항 중 어느 한 항에 따른 비트-인터리버(BI)를 포함하는, 광학 액세스 네트워크를 위한 광학 라인 단말.
7. 광학 액세스 네트워크를 위한 비트-인터리빙 방법에 있어서,
   - 각각의 광학 네트워크 유닛들에 할당된 복수의 M개의 데이터 스트림들(OD1,...OD4)을 수신하고 제공하는 단계,
   - 시공 스위치(STS)를 이용하여, 하나의 입력 사이클 내에서 상기 각각의 M개의 데이터 스트림들로부터 최대 N개의 각각의 비트-세트들(BS1,...,BS4)을 판독하는 단계,
   - 상기 시공 스위치를 이용하여, 하나의 기록 사이클 내에서 각각의 출력 벡터들을 제공하는 최대 N개의 각각의 출력 포트들 상에 상기 데이터 스트림들(OD1,...OD4)의 최대 N개의 비트들을 스위칭하는 단계,
   - 불 논리합 함수(boolean OR-function)에 의해 하나의 상기 출력 벡터 내에 존재하는 모든 비트들을 조합함으로써, 상기 하나의 기록 사이클 내에서 상기 각각의 출력 벡터들(v0,...,v(N-1)) 중 하나에 기초하여 각각의 단일 출력 비트들(b0,...,b(N-1))을 결정하는 단계, 및
   - 상기 하나의 기록 사이클 내에서 N개의 메모리 소자들(M0,...,M(N-1))의 비트 하위-소자에 상기 각각의 단일 출력 비트들(b0,...,b(N-1)) 중 하나를 기록하는 단계를 포함하고, 상기 비트-하위-소자는 각각의 하위-소자 어드레스를 갖고,
   상기 방법은,
   - 상기 시공 스위치(STS)에 의한 상기 M개의 데이터 스트림들(M0,...,M(N-1))의 판독,
   - 상기 출력 포트들 상으로의 상기 시공 스위치(STS)에 의한 상기 비트들의 스위칭, 및
   - 상기 비트 하위-소자들의 기록 어드레스들의 선택을 제어하는 단계를 또한 포함하는, 광학 액세스 네트워크를 위한 비트-인터리빙 방법.

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