KR101834012B1 - 유기발광다이오드 표시장치 - Google Patents

유기발광다이오드 표시장치 Download PDF

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Abstract

본 발명의 유기발광다이오드 표시장치는 데이터 라인, 상기 데이터 라인과 교차하는 스캔 라인, 및 상기 데이터 라인과 스캔 라인에 의해 정의되는 셀 영역에 형성된 다수의 화소들을 포함하는 표시패널을 구비하고, 상기 화소들 각각은, 제1 노드와 제2 노드 사이에 접속된 제1 캐패시터; 제1 노드와 고전위 전압원 사이에 접속된 제2 캐패시터; 게이트 전극이 상기 제1 노드와 접속되고, 소스 전극이 상기 고전위 전압원과 접속되며, 드레인 전극이 제3 노드에 접속된 구동 트랜지스터; 상기 구동 트랜지스터의 드레인-소스간 전류에 따라 발광하는 유기발광다이오드; 및 상기 구동 트랜지스터의 문턱전압을 보상하는 기간 동안 상기 제1 노드와 상기 제3 노드를 접속시키고 상기 제1 캐패시터와 상기 제1 노드를 접속시키며, 상기 유기발광다이오드가 발광하는 기간 동안 상기 제1 노드와 상기 제3 노드의 접속을 차단하고 상기 제1 캐패시터와 상기 제1 노드의 접속을 차단하는 제어회로를 포함하는 것을 특징으로 한다.

Description

유기발광다이오드 표시장치{Organic Light Emitting Diode Display Device}
본 발명은 유기발광다이오드 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러가지 평판표시장치가 활용되고 있다. 이들 평판표시장치 중에서, 유기발광다이오드 표시장치는 저전압 구동이 가능하고, 박형이며, 시야각이 우수하고, 응답속도가 빠른 특성이 있다. 유기발광다이오드 표시장치 중에서 다수의 화소가 매트릭스 형태로 위치하여 영상을 표시하는 액티브 매트릭스 타입 유기발광다이오드 표시장치가 널리 사용된다.
액티브 매트릭스 타입 유기발광다이오드 표시장치의 표시패널은 스캔라인과 데이터라인들로 정의되는 다수의 화소들을 포함한다. 화소 어레이는 일반적으로 스캔라인의 스캔 펄스에 응답하여 데이터 전압을 공급하는 스캔 트랜지스터와 게이트 전극에 공급되는 데이터 전압에 따라 유기발광다이오드(OLED)에 공급되는 전류의 양을 조절하는 구동 트랜지스터로 구현된다. 이때, 구동 트랜지스터의 드레인-소스간 전류(Ids)는 수학식 1과 같이 표현될 수 있다.
Figure 112011026938992-pat00001
수학식 1에서, β는 트랜지스터의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vgs는 게이트-소스간 전압, Vth는 구동 트랜지스터의 문턱전압을 의미한다. 이때, 화소들마다 구동 트랜지스터의 문턱전압(Vth)이 다르므로, 동일한 데이터 전압을 화소들에 공급하더라도 구동 트랜지스터의 드레인-소스간 전류(Ids)는 화소들마다 달라진다. 따라서, 동일한 데이터 전압을 화소들 각각에 공급하더라도 화소들 각각이 발광하는 빛의 휘도가 달라지는 문제점이 발생한다. 이를 해결하기 위해, 화소들 각각의 구동 트랜지스터의 문턱전압을 검출하여 보상하는 여러 형태의 화소 구조가 제안되고 있다.
본 발명은 구동 트랜지스터의 문턱전압 뿐만 아니라, 고전위 전압원의 전압 강하를 보상하는 유기발광다이오드 표시장치를 제공한다.
본 발명의 유기발광다이오드 표시장치는 데이터 라인, 상기 데이터 라인과 교차하는 스캔 라인, 및 상기 데이터 라인과 스캔 라인에 의해 정의되는 셀 영역에 형성된 다수의 화소들을 포함하는 표시패널을 구비하고, 상기 화소들 각각은, 제1 노드와 제2 노드 사이에 접속된 제1 캐패시터; 제1 노드와 고전위 전압원 사이에 접속된 제2 캐패시터; 게이트 전극이 상기 제1 노드와 접속되고, 소스 전극이 상기 고전위 전압원과 접속되며, 드레인 전극이 제3 노드에 접속된 구동 트랜지스터; 상기 구동 트랜지스터의 드레인-소스간 전류에 따라 발광하는 유기발광다이오드; 및 상기 구동 트랜지스터의 문턱전압을 보상하는 기간 동안 상기 제1 노드와 상기 제3 노드를 접속시키고 상기 제1 캐패시터와 상기 제1 노드를 접속시키며, 상기 유기발광다이오드가 발광하는 기간 동안 상기 제1 노드와 상기 제3 노드의 접속을 차단하고 상기 제1 캐패시터와 상기 제1 노드의 접속을 차단하는 제어회로를 포함하는 것을 특징으로 한다.
본 발명은 구동 트랜지스터의 문턱전압을 보상하는 기간 동안 제1 노드와 제3 노드를 접속시키고, 유기발광다이오드가 발광하는 기간 동안 제1 노드와 제3 노드의 접속을 차단한다. 그 결과, 본 발명은 구동 트랜지스터의 문턱 전압을 보상할 수 있다.
또한, 본 발명은 구동 트랜지스터의 문턱전압을 보상하는 기간 동안 제1 캐패시터와 제1 노드를 접속시키고, 유기발광다이오드가 발광하는 기간 동안 제1 캐패시터와 제1 노드의 접속을 차단한다. 그 결과, 본 발명은 고전위 전압원의 전압 강하를 보상할 수 있다.
도 1은 본 발명의 실시예에 따른 유기발광다이오드 표시장치를 개략적으로 보여주는 블록도이다.
도 2는 본 발명의 실시예에 따른 표시패널의 화소에 대한 등가 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 화소에 입력되는 신호들을 보여주는 파형도이다.
도 4는 본 발명의 제1 실시예에 따라 순차 발광하는 표시패널의 동작과 발광 펄스를 보여주는 도면이다.
도 5는 본 발명의 제2 실시예에 따른 화소에 입력되는 신호들을 보여주는 파형도이다.
도 6은 본 발명의 제2 실시예에 따라 동시 발광하는 표시패널의 동작을 보여주는 도면이다.
도 7a 및 도 7b는 종래 기술 및 본 발명의 유기발광다이오드의 전류의 편차를 보여주는 그래프이다.
이하 첨부된 도면을 참조하여 유기발광다이오드 표시장치를 중심으로 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
도 1은 본 발명의 실시예에 따른 유기발광다이오드 표시장치를 개략적으로 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시예에 따른 유기발광다이오드 표시장치는 표시패널(10), 데이터 구동회로, 게이트 구동회로(14), 및 타이밍 콘트롤러(11) 등을 구비한다.
표시패널(10)에는 데이터 라인(DL)들과 스캔 라인(SL)들이 서로 교차되도록 형성된다. 또한, 표시패널(10)에는 스캔 라인(SL)들과 나란하게 초기화 라인(IL)들, 컨트롤 라인(CL)들, 센싱 라인(SENL)들, 발광 라인(EL)들이 형성된다. 표시패널(10)은 데이터 라인(DL)들과 스캔 라인(SL)들에 의해 정의된 셀 영역들에 화소들이 매트릭스 형태로 배치된 화소 어레이(PIXEL ARRAY)를 포함한다. 표시패널(10)의 화소 어레이(PIXEL ARRAY)의 각 화소(P)에 대한 자세한 설명은 도 2를 결부하여 후술한다.
데이터 구동회로는 다수의 소스 드라이브 IC(12)들을 포함한다. 소스 드라이브 IC(12)들은 타이밍 콘트롤러(11)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC(12)들은 타이밍 콘트롤러(11)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터 전압을 발생하고, 그 데이터 전압을 스캔 펄스(SP)에 동기되도록 표시패널(10)의 데이터 라인(DL)들에 공급한다. 소스 드라이브 IC(12)들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(10)의 데이터 라인(DL)들에 접속될 수 있다.
레벨 쉬프터(13)는 타이밍 콘트롤러(11)로부터 입력되는 클럭들(CLKs)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. 레벨 쉬프트된 클럭들(CLKs)은 게이트 구동회로(14)로 입력된다.
게이트 구동회로(14)는 스캔 펄스 출력부, 초기화 펄스 출력부, 컨트롤 펄스 출력부, 센싱 펄스 출력부, 및 발광 펄스 출력부를 포함한다. 스캔 펄스 출력부는 표시패널(10)의 스캔 라인(SL)들에 연결되어 스캔 라인(SL)들에 스캔 펄스(SP)를 순차적으로 출력한다. 초기화 펄스 출력부는 표시패널(10)의 초기화 라인(IL)들에 연결되어 각 화소의 초기화를 제어하는 초기화 펄스(INI)를 순차적으로 출력한다. 컨트롤 펄스 출력부는 표시패널(10)의 컨트롤 라인(CL)들에 연결되어 컨트롤 펄스(CTRL)를 순차적으로 출력한다. 센싱 펄스 출력부는 표시패널(10)의 센싱 라인(SENL)과 연결되어 센싱 펄스(SEN)를 순차적으로 출력한다. 발광 펄스 출력부는 발광 라인(EL)과 연결되어 유기발광다이오드(OLED)의 발광을 제어하는 발광 펄스(EM)를 출력한다. 스캔 펄스(SP), 초기화 펄스(INI), 컨트롤 펄스(CTRL), 센싱 펄스(SEN), 및 발광 펄스(EM)에 대한 자세한 설명은 도 3과 도 5를 결부하여 후술한다.
게이트 구동회로(14)는 GIP(Gate Drive-IC In Panel) 방식으로 표시패널(10)의 하부기판상에 직접 형성된다. GIP 방식에서, 레벨 쉬프터(13)는 인쇄회로보드(Printed Circuit Board)(15) 상에 실장되고, 게이트 구동회로(14)는 표시패널(10)의 하부기판상에 형성된다. 또한, 게이트 구동회로(14)는 TAB 방식으로 표시패널(10)과 타이밍 콘트롤러(11) 사이에 연결될 수도 있다.
타이밍 콘트롤러(11)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 시스템으로부터 디지털 비디오 데이터(RGB)를 입력받는다. 타이밍 콘트롤러(11)는 호스트 시스템으로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC(12)들로 전송한다.
타이밍 콘트롤러(11)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 시스템으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍 신호를 입력받는다. 타이밍 콘트롤러(11)는 호스트 시스템으로부터의 타이밍 신호를 기준으로 데이터 구동회로와 게이트 구동회로(14)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동회로(14)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호, 소스 드라이브 IC(12)들의 동작 타이밍과 데이터 전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
게이트 타이밍 제어신호는 스타트 전압(VST)와 i상으로 순차적으로 발생하는 클럭들(CLKs) 등을 포함한다. 스타트 전압(VST)는 게이트 구동회로(14)에 입력되어 스캔 펄스 출력부, 초기화 펄스 출력부, 컨트롤 펄스 출력부, 센싱 펄스 출력부, 및 발광 펄스 출력부의 쉬프트 스타트 타이밍을 제어한다. 클럭들(CLKs)은 레벨 쉬프터(13)에 입력되어 레벨 쉬프팅된 후에 게이트 구동회로(14)에 입력되며, 스타트 전압(VST)을 쉬프트시키기 위한 클럭신호로 이용된다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC(12)들의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC(12)들 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들로부터 출력되는 데이터 전압의 극성을 제어한다. 타이밍 콘트롤러(11)와 소스 드라이브 IC(12)들 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.
도 2는 본 발명의 실시예에 따른 표시패널의 화소에 대한 등가 회로도이다. 도 2를 참조하면, 본 발명의 실시예에 따른 표시패널(10)의 화소(P)는 서로 교차하는 스캔 라인(SL)과 데이터 라인(DL)으로 정의된다. 각 화소(P)는 구동 트랜지스터(Td), 유기발광다이오드(OLED), 및 제어 회로 등을 포함한다.
제어 회로는 제1 내지 제8 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8)를 포함한다. 제1 트랜지스터(T1)는 발광 라인(EL)의 발광 펄스(EM)에 응답하여 턴-온되어 제3 노드(N3)와 유기발광다이오드(OLED)의 애노드 전극을 접속시킨다. 제1 트랜지스터(T1)의 게이트 전극은 발광 라인(EL)에 접속되고, 소스 전극은 제3 노드(N3)에 접속되며, 드레인 전극은 유기발광다이오드(OLED)의 애노드 전극에 접속된다.
제2 트랜지스터(T2)는 스캔 라인(SL)의 스캔 펄스(SP)에 응답하여 턴-온되어 제2 노드(N2)에 데이터 라인(DL)의 데이터 전압(Vdata)을 공급한다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SL)에 접속되고, 소스 전극은 데이터 라인(DL)에 접속되며, 드레인 전극은 제2 노드(N2)에 접속된다.
제3 트랜지스터(T3)는 컨트롤 라인(CL)의 컨트롤 펄스(CTRL)에 응답하여 턴-온되어 제1 캐패시터(C1)와 제1 노드(N1)를 접속시킨다. 제3 트랜지스터(T3)의 게이트 전극은 컨트롤 라인(CL)에 접속되고, 소스 전극은 제1 캐패시터(C1)와 접속되며, 드레인 전극은 제1 노드(N1)에 접속된다.
제4 트랜지스터(T4)는 센싱 라인(SENL)의 센싱 펄스(SEN)에 응답하여 턴-온되어 제2 노드(N2)를 기준 전압원(VREF)의 전압으로 초기화시킨다. 제4 트랜지스터(T4)의 게이트 전극은 센싱 라인(SENL)에 접속되고, 소스 전극은 제2 노드(N2)에 접속되며, 드레인 전극은 기준 전압원(VREF)에 접속된다.
제5 및 제6 트랜지스터(T5, T6)는 센싱 라인(SENL)의 센싱 펄스(SEN)에 응답하여 턴-온되어 제1 노드(N1)와 제3 노드(N3)를 접속시킨다. 제5 트랜지스터(T5)의 게이트 전극은 센싱 라인(SENL)에 접속되고, 소스 전극은 제1 노드(N1)에 접속되며, 드레인 전극은 제6 트랜지스터(T6)의 소스 전극에 접속된다. 제6 트랜지스터(T6)의 게이트 전극은 센싱 라인(SENL)에 접속되고, 소스 전극은 제5 트랜지스터(T5)의 드레인 전극에 접속되며, 드레인 전극은 제3 노드(N3)에 접속된다.
제7 및 제8 트랜지스터(T7, T8)는 초기화 라인(IL)의 초기화 펄스(INI)에 응답하여 턴-온되어 제1 노드(N1)를 저전위 전압원(VSS)의 전압으로 초기화시킨다. 제7 트랜지스터(T7)의 게이트 전극은 초기화 라인(IL)에 접속되고, 소스 전극은 제8 트랜지스터(T8)의 드레인 전극에 접속되며, 드레인 전극은 저전위 전압원(VSS)에 접속된다. 제8 트랜지스터(T8)의 게이트 전극은 초기화 라인(IL)에 접속되고, 소스 전극은 제1 노드(N1)에 접속되며, 드레인 전극은 제7 트랜지스터(T7)의 소스 전극에 접속된다.
구동 트랜지스터(Td)의 게이트 전극은 제1 노드(N1)에 접속되고, 소스 전극은 고전위 전압원(VDD)에 접속되며, 드레인 전극은 제3 노드(N3)에 접속된다. 구동 트랜지스터(Td)는 게이트 전극에 인가된 전압 량에 따라, 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)의 양을 다르게 조절한다.
본 발명의 제1 실시예에 따른 화소(P)의 제1 내지 제8 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8), 및 구동 트랜지스터(Td)는 박막 트랜지스터(Thin Film Transistor)로 형성될 수 있다. 제1 내지 제8 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8), 및 구동 트랜지스터(Td)의 반도체 층은 a-Si, Poly-Si, 산화물 반도체 중 어느 하나로 형성될 수 있다. 또한, 도 2에서 제1 내지 제8 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8), 및 구동 트랜지스터(Td)가 P 타입 MOS-FET으로 구현된 것을 중심으로 설명하였지만, 이에 한정되지 않으며 N 타입 MOS-FET으로도 구현될 수 있다.
유기발광다이오드(OLED)의 애노드 전극은 제1 트랜지스터(T1)의 드레인 전극과 연결되고, 캐소드 전극은 저전위 전압원(VSS)과 연결된다. 유기발광다이오드(OLED)는 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)에 따라 발광된다. 제1 캐패시터(C1)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속되고, 제1 노드(N1)와 제2 노드(N2)의 차전압을 저장한다. 제2 캐패시터(C2)는 제1 노드(N1)와 고전위 전압원(VDD) 사이에 접속되고, 제1 노드(N1)와 고전위 전압원(VDD)의 차전압을 저장한다.
고전위 전압원(VDD)은 구동 트랜지스터(Td)의 특성, 유기발광다이오드(OLED)의 특성 등을 고려하여 직류 전압을 공급하도록 설정될 수 있다. 고전위 전압원(VDD)은 게이트 하이 전압(VGH)으로 설정되고, 저전위 전압원(VSS)은 게이트 로우 전압(VGL) 또는 그라운드 전압(GND)으로 설정될 수 있다. 기준 전압(VREF)은 제1 노드(N1)와 제2 노드(N2)를 초기화시키기 위한 전압이다.
제1 노드(N1)는 구동 트랜지스터(Td)의 게이트 전극, 제3 트랜지스터(T3)의 드레인 전극, 제5 트랜지스터(T5)의 소스 전극, 및 제8 트랜지스터(T8)의 소스 전극 간의 접점이다. 제2 노드(N2)는 제2 트랜지스터(T2)의 드레인 전극, 및 제4 트랜지스터(T4)의 소스 전극 간의 접점이다. 제3 노드(N3)는 구동 트랜지스터(Td)의 드레인 전극, 제1 트랜지스터(T1)의 소스 전극, 및 제6 트랜지스터(T6)의 드레인 전극 간의 접점이다.
도 3은 본 발명의 제1 실시예에 따른 화소에 입력되는 신호들을 보여주는 파형도이다. 도 3에는 표시패널(10)의 어느 한 화소(P)에 입력되는 초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 컨트롤 펄스(CTRL), 및 발광 펄스(EM)가 나타나 있다. 또한, 도 3에는 화소(P)의 제1 노드(N1)의 전압 변화량, 및 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)의 변화량이 나타나 있다.
초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 컨트롤 펄스(CTRL), 및 발광 펄스(EM)는 화소(P)의 제1 내지 제8 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8)를 제어하기 위한 신호들이다. 초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 컨트롤 펄스(CTRL), 및 발광 펄스(EM)는 1 프레임 기간을 주기로 반복된다.
초기화 펄스(INI)는 1 수평기간(1H)의 펄스 폭을 가진다. 1 수평기간(1H)은 표시패널(10)에서 1 라인의 픽셀들에 데이터가 기입되는 1 라인 스캐닝 시간을 의미한다. 센싱 펄스(SEN)는 2 수평기간(2H)의 펄스 폭을 가진다. 스캔 펄스(SP)는 1 수평기간(1H)의 펄스 폭을 가진다. 컨트롤 펄스(CTRL)는 4 수평기간(4H)의 펄스 폭을 가진다. 발광 펄스(EM)는 4 수평기간(4H)의 펄스 폭을 가진다.
초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 및 컨트롤 펄스(CTRL)는 게이트 하이 전압(VGH)으로 발생한다. 이에 비해, 발광 펄스(EM)는 게이트 로우 전압(VGL)으로 발생한다. 게이트 하이 전압(VGH)은 대략 14V 내지 20V 사이에서 설정될 수 있고, 게이트 로우 전압(VGL)은 대략 -12V 내지 -5V로 설정될 수 있다.
이하에서, 도 2 및 도 3을 참조하여 t1 내지 t4 기간 동안 화소(P)의 동작을 상세히 설명한다. t1 내지 t3 기간은 구동 트랜지스터(Td)의 문턱전압을 보상하는 기간이고, t4 기간은 유기발광다이오드(OLED)가 발광하는 기간이다. 본 발명은 구동 트랜지스터(Td)의 문턱전압(Vth)을 보상하는 기간 동안 제1 노드(N1)와 제3 노드(N3)를 접속시키고 제1 캐패시터(C1)와 제1 노드(N1)를 접속시키며, 유기발광다이오드(OLED)가 발광하는 기간 동안 제1 노드(N1)와 제3 노드(N3)의 접속을 차단하고 제1 캐패시터(C1)와 제1 노드(N1)의 접속을 차단한다.
t1 기간 동안, 게이트 로우 전압(VGL)의 초기화 펄스(INI), 및 컨트롤 펄스(CRTL)가 발생한다. 또한, 게이트 하이 전압(VGH)의 발광 펄스(EM)가 발생한다. t1 기간은 대략 1 수평기간(1H)에 해당하는 기간이다.
제7 및 제8 트랜지스터(T7, T8)는 게이트 로우 전압(VGL)의 초기화 펄스(INI)에 응답하여 턴-온되어 제1 노드(N1)를 저전위 전압원(VSS)의 전압으로 방전시킨다. 제3 트랜지스터(T3)는 게이트 로우 전압(VGL)의 컨트롤 펄스(CTRL)에 응답하여 턴-온되어 제1 캐패시터(C1)와 제1 노드(N1)를 접속시킨다. 제1 트랜지스터(T1)는 게이트 하이 전압(VGH)의 발광 펄스(EM)에 의해 턴-오프된다.
t2 기간 동안, 게이트 로우 전압(VGL)의 센싱 펄스(SEN)가 발생한다. 또한, 컨트롤 펄스(CTRL)는 게이트 로우 전압(VGL)을 유지하고, 발광 펄스(EM)는 게이트 하이 전압(VGH)을 유지한다. 한편, 초기화 펄스(INI)는 게이트 하이 전압(VGH)으로 반전된다. t2 기간은 대략 2 수평기간(2H)에 해당하는 기간이다.
제7 및 제8 트랜지스터(T7, T8)는 게이트 하이 전압(VGH)의 초기화 펄스(INI)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 게이트 로우 전압(VGL)의 컨트롤 펄스(CTRL)에 응답하여 계속해서 턴-온되므로, 제1 캐패시터(C1)와 제1 노드(N1)는 접속된 상태를 유지한다. 제1 트랜지스터(T1)는 게이트 하이 전압(VGH)의 발광 펄스(EM)에 의해 턴-오프 상태를 유지한다. 제4 트랜지스터(T4)는 센싱 펄스(SEN)에 응답하여 턴-온되어 제2 노드(N2)를 기준 전압원(VREF)의 전압으로 초기화시킨다. 제5 및 제6 트랜지스터(T5, T6)는 센싱 펄스(SEN)에 응답하여 턴-온되어 구동 트랜지스터(Td)의 게이트 전극과 드레인 전극을 접속시킨다.
제5 및 제6 트랜지스터(T5, T6)의 턴-온으로 인해 구동 트랜지스터(Td)의 게이트 전극과 드레인 전극이 상호 접속된다. 즉, 구동 트랜지스터(Td)는 다이오드로 동작된다. 이때, 구동 트랜지스터(Td)의 게이트-드레인 전극과 소스 전극 간의 전압 차가 문턱전압(Vth) 보다 크기 때문에, 구동 트랜지스터(Td)는 전류 패스를 형성하게 된다. 구동 트랜지스터(Td)는 게이트-드레인 전극과 소스 전극 간의 전압 차가 문턱전압(Vth)에 도달할 때까지 전류 패스를 형성하게 된다. 따라서, 구동 트랜지스터(Td)의 게이트-드레인 전극의 전압은 고전위 전압원(VDD)의 전압과 문턱전압(Vth) 간의 차전압(VDD-Vth)까지 상승한다. 그러므로, 제1 노드(N1)와 제3 노드(N3)의 전압은 t2 기간 동안 고전위 전압원(VDD)의 전압과 문턱전압(Vth) 간의 차전압(VDD-Vth)까지 상승하게 된다.
t3 기간 동안, 게이트 로우 전압(VGL)의 스캔 펄스(SP)가 발생한다. 또한, 컨트롤 펄스(CTRL)는 게이트 로우 전압(VGL)을 유지하고, 발광 펄스(EM)는 게이트 하이 전압(VGH)을 유지한다. 한편, 센싱 펄스(SEN)는 게이트 하이 전압(VGH)으로 반전된다. t3 기간은 대략 1 수평기간(1H)에 해당하는 기간이다.
제4, 제5, 및 제6 트랜지스터(T4, T5, T6)는 게이트 하이 전압(VGH)의 센싱 펄스(SEN)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 게이트 로우 전압(VGL)의 컨트롤 펄스(CTRL)에 응답하여 계속해서 턴-온되므로, 제1 캐패시터(C1)와 제1 노드(N1)는 접속된 상태를 유지한다. 제1 트랜지스터(T1)는 게이트 하이 전압(VGH)의 발광 펄스(EM)에 의해 턴-오프 상태를 유지한다. 제2 트랜지스터(T2)는 스캔 펄스(SP)에 응답하여 턴-온되어 제2 노드(N2)에 데이터 전압(Vdata)을 공급한다.
제4 트랜지스터(T4)가 턴-오프되고, 제2 트랜지스터(T2)가 턴-온되어 데이터 전압(Vdata)이 공급되므로, 제2 노드(N2)의 전압은 기준 전압원(VREF)의 전압에서 데이터 전압(Vdata)로 변화된다. 한편, 제1 노드(N1)는 플로팅(floating) 되므로, 제1 캐패시터(C1)에 의해 제2 노드(N2)의 전압 변화량(VREF-Vdata)이 제1 노드(N1)에 반영된다. 따라서, 제1 노드(N1)의 전압은 {VDD-Vth-(VREF-Vdata)} 전압으로 변화된다.
t4 기간 동안, 스캔 펄스(SP)와 컨트롤 펄스(CTRL)가 게이트 하이 전압(VGH)으로 반전된다. 또한, 발광 펄스(EM)는 게이트 로우 전압(VGL)으로 반전된다. t4 기간은 1 프레임 기간의 종료시점까지 계속된다.
제2 트랜지스터(T2)는 게이트 하이 전압(VGH)의 스캔 펄스(SP)에 의해 턴-오프된다. 또한, 제3 트랜지스터(T3)는 게이트 하이 전압(VGH)의 컨트롤 펄스(CTRL)에 의해 턴-오프되므로, 제1 캐패시터(C1)와 제1 노드(N1)는 차단된다. 제1 트랜지스터(T1)는 게이트 로우 전압(VGL)의 발광 펄스(EM)에 응답하여 턴-온되어 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)를 유기발광다이오드(OLED)에 공급한다. 따라서, 유기발광다이오드(OLED)는 발광하게 되며, 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)는 수학식 2와 같이 표현된다.
Figure 112011026938992-pat00002
Figure 112011026938992-pat00003
수학식 2에서, β는 트랜지스터의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vgs는 게이트-소스간 전압, Vth는 구동 트랜지스터의 문턱전압을 의미한다. 게이트 전극의 전압(Vg)은 {VDD-Vth-(VREF-Vth)}이고, 소스 전극의 전압(Vs)은 고전위 전압원(VDD)의 전압이므로, 게이트-소스간 전압(Vgs)은 VDD-(VDD-Vth-VREF+Vdata)이다. 따라서, 구동 트랜지스터의 드레인-소스간 전류(Ids)는 수학식 2와 같이 구동 트랜지스터(Td)의 문턱전압(Vth)에 의존하지 않게 된다. 즉, 구동 트랜지스터(Td)의 문턱전압(Vth)이 보상된다.
한편, 고전위 전압원(VDD)은 다수의 화소(P)들에 고전위 전압을 공급한다. 그런데, 발광 펄스(EM)에 의해 제1 트랜지스터(T1)가 턴-온되는 경우, 고전위 전압원(VDD)이 화소(P)들 각각의 유기발광다이오드(OLED)에 접속된다. 이때, 고전위 전압(VDD)과 저전위 전압원(VSS) 사이의 전류패스를 따라 존재하는 구동 트랜지스터(Td), 유기발광다이오드(OLED) 등의 기생저항으로 인해 고전위 전압원(VDD)의 전압은 강하된다. 수학식 2를 참조하여 설명하면, 게이트 전극의 전압(Vg)인 {VDD-Vth-(VREF-Vth)}에서, VDD는 유기발광다이오드(OLED)의 발광으로 인해 전압 강하 이전에 샘플링된 전압이다. 이에 비해, 소스 전극의 전압(Vs)인 고전위 전압원(VDD)의 전압은 유기발광다이오드(OLED)의 발광으로 인해 전압 강하된 전압이다. 즉, 게이트 전극의 전압(Vg)의 VDD와 소스 전극의 전압(Vs)의 VDD가 다르기 때문에, 구동 트랜지스터의 드레인-소스간 전류(Ids)는 고전위 전압원(VDD)의 전압 강하의 영향을 받아 고전위 전압원(VDD)에 의존적이게 되는 문제가 발생할 수 있다.
본 발명의 화소(P)의 제2 캐패시터(C2)에 의해 고전위 전압원(VDD)의 전압 변화량은 제1 노드(N1)에 반영된다. 특히, 제3 트랜지스터(T3)의 턴-오프로 인해, 제1 노드(N1)와 제1 캐패시터(C1)의 접속이 차단되므로, 제1 노드(N1)에는 고전위 전압원(VDD)의 전압 변화량이 누설(leakage)되지 않고 정확히 반영될 수 있다. 이 경우, 게이트 전극의 전압(Vg)인 {VDD-Vth-(VREF-Vth)}에서, VDD는 전압 강하가 반영된 전압이고, 소스 전극의 전압(Vs)인 VDD도 전압 강하가 반영된 전압이므로, 구동 트랜지스터의 드레인-소스간 전류(Ids)는 고전위 전압원(VDD)에 의존적이지 않게 된다. 즉, 고전위 전압원(VDD)의 전압 강하가 보상된다.
도 4는 본 발명의 제1 실시예에 따라 순차 발광하는 표시패널의 동작과 발광 펄스를 보여주는 도면이다. 도 4를 참조하면, 표시패널(10)에는 매 프레임마다 초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 컨트롤 펄스(CTRL), 및 발광 펄스(EM)가 순차적으로 발생한다. 초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 컨트롤 펄스(CTRL), 및 발광 펄스(EM)는 도 4와 같이 대략 1 수평기간(1H)씩 지연되어 순차적으로 발생한다. 초기화 펄스(INI)는 제1 초기화 라인(IL1)부터 제n(n은 자연수, n은 표시패널(10)의 라인 수) 초기화 라인(ILn)까지 순차적으로 공급된다. 센싱 펄스(SEN)는 제1 센싱 라인(SENL1)부터 제n 센싱 라인(SENLn)까지 순차적으로 공급된다. 스캔 펄스(SP)는 제1 스캔 라인(SL1)부터 제n 스캔 라인(SLn)까지 순차적으로 공급된다. 컨트롤 펄스(CTRL)는 제1 컨트롤 라인(CTRL1)부터 제n 컨트롤 라인(CTRLn)까지 순차적으로 공급된다. 발광 펄스(EM)는 제1 발광 라인(EM1)부터 제n 발광 라인(EMn)까지 순차적으로 공급된다. 도 4에는 설명의 편의를 위해 초기화 펄스(INI), 센싱 펄스(SEN), 및 컨트롤 펄스(CTRL)를 제외한 스캔 펄스(SP), 및 발광 펄스(EM)만을 도시하였다.
도 4를 참조하여 제N(N은 자연수) 프레임 기간과 제N+1 프레임 기간 동안의 표시패널(10)의 동작을 더욱 상세히 살펴본다. 제N 프레임 기간 동안 제1 스캔 라인(SL1)에 제1 스캔 펄스(SP1)가 공급되고, 제2 스캔 라인(SL2)에 제2 스캔 펄스(SP2)가 공급되며, 제n 스캔 라인(SLn)에 제n 스캔 펄스(SPn)가 공급된다. 제1 내지 제n 스캔 펄스(SP1~SPn)은 대략 1 수평기간(1H)의 펄스 폭을 가지며, 대략 1 수평기간(1H)씩 지연되어 순차적으로 발생한다. 제N 프레임 기간 동안 제1 발광 라인(EL1)에 제1 발광 펄스(EM1)가 공급되고, 제2 발광 라인(EL2)에 제2 발광 펄스(EM2)가 공급되며, 제n 발광 라인(ELn)에 제n 발광 펄스(EMn)가 공급된다. 제1 내지 제n 발광 펄스(EM1~EMn)은 대략 4 수평기간(4H)의 펄스 폭을 가지며, 대략 1 수평기간(1H)씩 지연되어 순차적으로 발생한다. 제N+1 프레임 기간도 제N 프레임 기간과 같다. 결국, 표시패널(10)의 모든 화소(P)들은 매 프레임 기간 동안 1 라인씩 순차적으로 발광하게 된다.
도 5는 본 발명의 제2 실시예에 따른 화소에 입력되는 신호들을 보여주는 파형도이다. 도 5에는 표시패널(10)의 어느 한 화소(P)에 입력되는 초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 컨트롤 펄스(CTRL), 및 발광 펄스(EM)가 나타나 있다. 또한, 도 5에는 화소(P)의 제1 노드(N1)의 전압 변화량, 고전위 전압원(VDD)의 전압 변화량, 및 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)의 변화량이 나타나 있다.
초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 컨트롤 펄스(CTRL), 및 발광 펄스(EM)는 화소(P)의 제1 내지 제8 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8)를 제어하기 위한 신호들이다. 초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 및 컨트롤 펄스(CTRL)는 기수(홀수) 프레임 기간에만 발생하고, 우수(짝수) 프레임 기간에는 발생하지 않는다. 발광 펄스(EM)는 기수 프레임 기간에는 발생하지 않고, 우수 프레임 기간에만 발생한다.
초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 및 컨트롤 펄스(CTRL)는 게이트 로우 전압(VGL)으로 발생한다. 발광 펄스(EM)는 게이트 하이 전압(VGH)으로 발생한다. 게이트 하이 전압(VGH)은 대략 14V 내지 20V 사이에서 설정될 수 있고, 게이트 로우 전압(VGL)은 대략 -12V 내지 -5V로 설정될 수 있다.
기수 프레임 기간을 상세히 살펴보면, 초기화 펄스(INI)는 대략 1 수평기간(1H)의 펄스 폭을 가진다. 1 수평기간(1H)은 표시패널(10)에서 1 라인의 픽셀들에 데이터가 기입되는 1 라인 스캐닝 시간을 의미한다. 센싱 펄스(SEN)는 대략 2 수평기간(2H)의 펄스 폭을 가진다. 스캔 펄스(SP)는 대략 1 수평기간(1H)의 펄스 폭을 가진다. 컨트롤 펄스(CTRL)는 대략 4 수평기간(4H)의 펄스 폭을 가진다. 발광 펄스(EM)는 발생하지 않는다.
우수 프레임 기간을 상세히 살펴보면, 초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 및 컨트롤 펄스(CTRL)는 발생하지 않는다. 발광 펄스(EM)는 대략 1 프레임 기간(1 frame)의 펄스 폭을 가진다.
이하에서, 도 2 및 도 5를 참조하여 t1 내지 t5 기간 동안 화소(P)의 동작을 상세히 설명한다. t1 내지 t4 기간은 기수 프레임 기간에 해당하고, t5는 우수 프레임 기간에 해당한다.
t1 내지 t3 기간은 구동 트랜지스터(Td)의 문턱전압(Vth)을 보상하는 기간이고, t5 기간은 유기발광다이오드(OLED)가 발광하는 기간이다. 본 발명은 구동 트랜지스터(Td)의 문턱전압(Vth)을 보상하는 기간 동안 제1 노드(N1)와 제3 노드(N3)를 접속시키고 제1 캐패시터(C1)와 제1 노드(N1)를 접속시키며, 유기발광다이오드(OLED)가 발광하는 기간 동안 제1 노드(N1)와 제3 노드(N3)의 접속을 차단하고 제1 캐패시터(C1)와 제1 노드(N1)의 접속을 차단한다.
t1 기간 동안, 게이트 로우 전압(VGL)의 초기화 펄스(INI), 및 컨트롤 펄스(CRTL)가 발생한다. 또한, 게이트 하이 전압(VGH)의 발광 펄스(EM)가 발생한다. t1 기간은 대략 1 수평기간(1H)에 해당하는 기간이다.
제7 및 제8 트랜지스터(T7, T8)는 게이트 로우 전압(VGL)의 초기화 펄스(INI)에 응답하여 턴-온되어 제1 노드(N1)를 그라운드 전압(GND)으로 방전시킨다. 제3 트랜지스터(T3)는 게이트 로우 전압(VGL)의 컨트롤 펄스(CTRL)에 응답하여 턴-온되어 제1 캐패시터(C1)와 제1 노드(N1)를 접속시킨다. 제1 트랜지스터(T1)는 게이트 하이 전압(VGH)의 발광 펄스(EM)에 의해 턴-오프된다.
t2 기간 동안, 게이트 로우 전압(VGL)의 센싱 펄스(SEN)가 발생한다. 또한, 컨트롤 펄스(CTRL)는 게이트 로우 전압(VGL)을 유지하고, 발광 펄스(EM)는 게이트 하이 전압(VGH)을 유지한다. 한편, 초기화 펄스(INI)는 게이트 하이 전압(VGH)으로 반전된다. t2 기간은 대략 2 수평기간(2H)에 해당하는 기간이다.
제7 및 제8 트랜지스터(T7, T8)는 게이트 하이 전압(VGH)의 초기화 펄스(INI)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 게이트 로우 전압(VGL)의 컨트롤 펄스(CTRL)에 응답하여 계속해서 턴-온되므로, 제1 캐패시터(C1)와 제1 노드(N1)는 접속된 상태를 유지한다. 제1 트랜지스터(T1)는 게이트 하이 전압(VGH)의 발광 펄스(EM)에 의해 턴-오프 상태를 유지한다. 제4 트랜지스터(T4)는 센싱 펄스(SEN)에 응답하여 턴-온되어 제2 노드(N2)를 기준 전압원(VREF)의 전압으로 초기화시킨다. 제5 및 제6 트랜지스터(T5, T6)는 센싱 펄스(SEN)에 응답하여 턴-온되어 구동 트랜지스터(Td)의 게이트 전극과 드레인 전극을 접속시킨다.
제5 및 제6 트랜지스터(T5, T6)의 턴-온으로 인해 구동 트랜지스터(Td)의 게이트 전극과 드레인 전극이 상호 접속된다. 즉, 구동 트랜지스터(Td)는 다이오드로 동작된다. 이때, 구동 트랜지스터(Td)의 게이트-드레인 전극과 소스 전극 간의 전압 차가 문턱전압(Vth) 보다 크기 때문에, 구동 트랜지스터(Td)는 전류 패스를 형성하게 된다. 구동 트랜지스터(Td)는 게이트-드레인 전극과 소스 전극 간의 전압 차가 문턱전압(Vth)에 도달할 때까지 전류 패스를 형성하게 된다. 따라서, 구동 트랜지스터(Td)의 게이트-드레인 전극의 전압은 고전위 전압원(VDD)의 전압과 문턱전압(Vth) 간의 차전압(VDD-Vth)까지 상승한다. 제1 노드(N1)의 전압은 고전위 전압원(VDD)의 전압과 문턱전압(Vth) 간의 차전압(VDD-Vth)까지 상승하게 된다.
t3 기간 동안, 게이트 로우 전압(VGL)의 스캔 펄스(SP)가 발생한다. 또한, 컨트롤 펄스(CTRL)는 게이트 로우 전압(VGL)을 유지하고, 발광 펄스(EM)는 게이트 하이 전압(VGH)을 유지한다. 한편, 센싱 펄스(SEN)는 게이트 하이 전압(VGH)으로 반전된다. t3 기간은 대략 1 수평기간(1H)에 해당하는 기간이다.
제4, 제5, 및 제6 트랜지스터(T4, T5, T6)는 게이트 하이 전압(VGH)의 센싱 펄스(SEN)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 게이트 로우 전압(VGL)의 컨트롤 펄스(CTRL)에 응답하여 계속해서 턴-온되므로, 제1 캐패시터(C1)와 제1 노드(N1)는 접속된 상태를 유지한다. 제1 트랜지스터(T1)는 게이트 하이 전압(VGH)의 발광 펄스(EM)에 의해 턴-오프 상태를 유지한다. 제2 트랜지스터(T2)는 스캔 펄스(SP)에 응답하여 턴-온되어 제2 노드(N2)에 데이터 전압(Vdata)을 공급한다.
제4 트랜지스터(T4)가 턴-오프되고, 제2 트랜지스터(T2)가 턴-온되어 데이터 전압(Vdata)이 공급되므로, 제2 노드(N2)의 전압은 기준 전압원(VREF)의 전압에서 데이터 전압(Vdata)로 변화된다. 한편, 제1 노드(N1)는 플로팅(floating) 되므로, 제1 캐패시터(C1)에 의해 제2 노드(N2)의 전압 변화량(VREF-Vdata)이 제1 노드(N1)에 반영된다. 따라서, 제1 노드(N1)의 전압은 {VDD-Vth-(VREF-Vdata)} 전압으로 변화된다.
t4 기간 동안, 스캔 펄스(SP)와 컨트롤 펄스(CTRL)가 게이트 하이 전압(VGH)으로 반전된다. t4 기간은 기수 프레임 기간의 종료시점까지 계속된다.
제2 트랜지스터(T2)는 게이트 하이 전압(VGH)의 스캔 펄스(SP)에 의해 턴-오프된다. 또한, 제3 트랜지스터(T3)가 게이트 하이 전압(VGH)의 컨트롤 펄스(CTRL)에 의해 턴-오프되므로, 제1 캐패시터(C1)와 제1 노드(N1)는 차단된다. 제1 노드(N1)는 제3, 제5, 제8 트랜지스터(T3, T5, T8)의 턴-오프로 인해 단락(short)되나, 제1 및 제2 캐패시터(C1, C2)에 의해 {VDD-Vth-(VREF-Vdata)} 전압을 계속 유지한다.
t5 기간 동안, 발광 펄스(EM)는 게이트 로우 전압(VGL)으로 반전된다. 제1 트랜지스터(T1)는 게이트 로우 전압(VGL)의 발광 펄스(EM)에 응답하여 턴-온되어 제3 노드(N3)와 유기발광다이오드(OLED)의 애노드 전극을 접속시킨다. 따라서, 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)가 유기발광다이오드(OLED)에 공급되므로, 유기발광다이오드(OLED)는 발광하게 된다. 이때, 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)는 수학식 2와 같이 표현된다.
수학식 2를 참조하면, 게이트 전극의 전압(Vg)은 {VDD-Vth-(VREF-Vth)}이고, 소스 전극의 전압(Vs)은 고전위 전압원(VDD)의 전압이므로, 게이트-소스간 전압(Vgs)은 VDD-(VDD-Vth-VREF+Vdata)이다. 따라서, 구동 트랜지스터의 드레인-소스간 전류(Ids)는 수학식 2와 같이 구동 트랜지스터(Td)의 문턱전압(Vth)에 의존하지 않게 된다. 즉, 구동 트랜지스터(Td)의 문턱전압(Vth)이 보상된다.
한편, 고전위 전압원(VDD)은 다수의 화소(P)들에 고전위 전압을 공급한다. 그런데, 발광 펄스(EM)에 의해 제1 트랜지스터(T1)가 턴-온되는 경우, 고전위 전압원(VDD)이 화소(P)들 각각의 유기발광다이오드(OLED)에 접속된다. 이때, 고전위 전압(VDD)과 저전위 전압원(VSS) 사이의 전류패스를 따라 존재하는 구동 트랜지스터(Td), 유기발광다이오드(OLED) 등의 기생저항으로 인해 고전위 전압원(VDD)의 전압은 강하된다. 수학식 2를 참조하여 설명하면, 게이트 전극의 전압(Vg)인 {VDD-Vth-(VREF-Vth)}에서, VDD는 유기발광다이오드(OLED)의 발광으로 인해 전압 강하 이전에 샘플링된 전압이다. 이에 비해, 소스 전극의 전압(Vs)인 고전위 전압원(VDD)의 전압은 유기발광다이오드(OLED)의 발광으로 인해 전압 강하된 전압이다. 즉, 게이트 전극의 전압(Vg)의 VDD와 소스 전극의 전압(Vs)의 VDD가 다르기 때문에, 구동 트랜지스터의 드레인-소스간 전류(Ids)는 고전위 전압원(VDD)의 전압 강하의 영향을 받아 고전위 전압원(VDD)에 의존적이게 되는 문제가 발생할 수 있다.
특히, 고전위 전압원(VDD)의 전압 강하는 본 발명의 제1 실시예와 같이 순차 발광하는 경우보다 본 발명의 제2 실시예와 같이 동시 발광하는 경우에 더 크게 발생할 수 있다. 동시 발광하는 경우 고전위 전압원(VDD)과 표시패널(10)의 모든 화소(P)들에 존재하는 유기발광다이오드(OLED) 사이에서 전류 패스가 형성되므로, 동시 발광하는 경우의 기생저항이 순차 발광하는 경우보다 더 크게 발생한다. 따라서, 동시 발광하는 경우의 고전위 전압원(VDD)의 전압 강하도 순차 발광하는 경우보다 더욱 커지게 된다. 결국, 본 발명의 제2 실시예와 같이 동시 발광하는 경우에 고전위 전압원(VDD)의 전압 강하 보상이 더 필요하다.
본 발명의 화소(P)의 제2 캐패시터(C2)에 의해 고전위 전압원(VDD)의 전압 변화량은 제1 노드(N1)에 반영된다. 특히, 제3 트랜지스터(T3)의 턴-오프로 인해, 제1 노드(N1)와 제1 캐패시터(C1)의 접속이 차단되므로, 제1 노드(N1)에는 고전위 전압원(VDD)의 전압 변화량이 누설(leakage)되지 않고 정확히 반영될 수 있다. 이 경우, 게이트 전극의 전압(Vg)인 {VDD-Vth-(VREF-Vth)}에서, VDD는 전압 강하가 반영된 전압이고, 소스 전극의 전압(Vs)인 VDD도 전압 강하가 반영된 전압이므로, 구동 트랜지스터의 드레인-소스간 전류(Ids)는 고전위 전압원(VDD)에 의존적이지 않게 된다. 즉, 고전위 전압원(VDD)의 전압 강하가 보상된다.
도 6은 본 발명의 제2 실시예에 따라 동시 발광하는 표시패널의 동작을 보여주는 도면이다. 도 6을 참조하면, 표시패널(10)에는 제N 프레임 기간인 기수 프레임 기간마다 초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 및 컨트롤 펄스(CTRL)가 순차적으로 발생한다. 기수 프레임 기간에 발광 펄스(EM)는 발생하지 않는다. 기수 프레임 기간에 초기화 펄스(INI)는 제1 초기화 라인(IL1)부터 제n 초기화 라인(ILn)까지 순차적으로 공급된다. 센싱 펄스(SEN)는 제1 센싱 라인(SENL1)부터 제n 센싱 라인(SENLn)까지 순차적으로 공급된다. 스캔 펄스(SP)는 제1 스캔 라인(SL1)부터 제n 스캔 라인(SLn)까지 순차적으로 공급된다. 컨트롤 펄스(CTRL)는 제1 컨트롤 라인(CTRL1)부터 제n 컨트롤 라인(CTRLn)까지 순차적으로 공급된다. 즉, 기수 프레임 기간에 초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 및 컨트롤 펄스(CTRL)는 도 6과 같이 대략 1 수평기간(1H)씩 지연되어 순차적으로 발생한다.
제N+1 프레임 기간인 우수 프레임 기간마다 발광 펄스(EM)가 동시에 발생한다. 우수 프레임 기간에 발광 펄스(EM)는 제1 발광라인(EM1)부터 제n 발광 라인(EMn)까지 동시에 공급된다. 또한, 발광 펄스(EM)는 도 6과 같이 우수 프레임 기간 내내 발생할 수 있다. 우수 프레임 기간에 초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 및 컨트롤 펄스(CTRL)는 발생하지 않는다. 도 6에는 설명의 편의를 위해 초기화 펄스(INI), 센싱 펄스(SEN), 및 컨트롤 펄스(CTRL)를 제외한 스캔 펄스(SP), 및 발광 펄스(EM)만을 도시하였다.
도 6을 참조하여 제N 프레임 기간인 기수 프레임 기간의 표시패널(10)의 동작을 더욱 상세히 살펴본다. 제1 스캔 라인(SL1)에 제1 스캔 펄스(SP1)가 공급되고, 제2 스캔 라인(SL2)에 제2 스캔 펄스(SP2)가 공급되며, 제n 스캔 라인(SLn)에 제n 스캔 펄스(SPn)가 공급된다. 제1 내지 제n 스캔 펄스(SP1~SPn)는 대략 1 수평기간(1H)의 펄스 폭을 가지며, 대략 1 수평기간(1H)씩 지연되어 순차적으로 발생한다. 또한, 제1 내지 제n 발광 라인(EL1~ELn)에 게이트 하이 전압(VGH)의 제1 내지 제n 발광 펄스(EM1~EMn)가 공급된다. 게이트 하이 전압(VGH)의 제1 내지 제n 발광 펄스(EM1~EMn)에 의해 표시패널(10)의 모든 화소(P)들의 제1 트랜지스터(T1)들이 턴-오프된다. 따라서, 표시패널(10)의 모든 화소(P)들의 유기발광다이오드(OLED)들에는 어떠한 전류도 공급되지 않으므로, 표시패널(10)의 모든 화소(P)들은 어떠한 영상도 표시하지 않는다. 즉, 표시패널(10)은 블랙으로 표시된다.
도 6을 참조하여 제N+1 프레임 기간인 우수 프레임 기간의 표시패널(10)의 동작을 더욱 상세히 살펴본다. 제1 내지 제n 스캔 라인(SL1~SLn)에 제1 내지 제n 스캔 펄스(SP1~SPn)가 공급되지 않는다. 또한, 제1 내지 제n 발광 라인(EL1~ELn)에 게이트 로우 전압(VGL)의 제1 내지 제n 발광 펄스(EM1~EMn)가 공급된다. 게이트 로우 전압(VGL)의 제1 내지 제n 발광 펄스(EM1~EMn)에 의해 표시패널(10)의 모든 화소(P)들의 제1 트랜지스터(T1)들이 턴-온된다. 따라서, 표시패널(10)의 모든 화소(P)들의 유기발광다이오드(OLED)들에는 구동 트랜지스터의 드레인-소스간 전류(Ids)가 공급되므로, 표시패널(10)의 모든 화소(P)들은 영상을 표시하게 된다.
한편, 본 발명의 유기발광다이오드 표시장치는 입체영상을 표시하도록 구현될 수 있다. 유기발광다이오드 표시장치가 입체영상을 표시하도록 구현되는 경우, 셔터 안경 방식의 입체영상 표시장치로 구현될 수 있으며, 표시패널(10)은 240Hz 이상의 프레임 주파수로 고속 구동하게 된다.
표시패널(10)은 2D 모드에서 도 3 및 도 4를 결부하여 설명한 바와 같이 순차 발광된다. 따라서, 2D 모드에서 표시패널(10)에 입력되는 초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 컨트롤 펄스(CTRL), 및 발광 펄스(EM)는 도 3 및 도 4와 같이 발생한다.
표시패널(10)은 3D 모드에서 도 5 및 도 6를 결부하여 설명한 바와 같이 동시 발광된다. 따라서, 3D 모드에서 표시패널(10)에 입력되는 초기화 펄스(INI), 센싱 펄스(SEN), 스캔 펄스(SP), 컨트롤 펄스(CTRL), 및 발광 펄스(EM)는 도 5 및 도 6과 같이 발생한다. 도 6을 참조하면, 3D 모드에서 표시패널(10)은 제N 프레임 기간에 블랙을 표시하고, 제N+1 프레임 기간에 좌안 영상(L) 또는 우안 영상(R)을 교대로 표시한다. 셔터 안경의 좌안 셔터는 제N+1 프레임 기간에 좌안 영상이 표시되는 경우에만 개방되고, 우안 셔터는 제N+1 프레임 기간에 우안 영상이 표시되는 경우에만 개방된다. 이를 통해, 사용자는 좌안으로 좌안 영상(L)만을 시청하게 되고, 우안으로 우안 영상(R)을 시청할 수 있으므로, 입체영상을 볼 수 있게 된다.
도 7a 및 도 7b는 종래 기술 및 본 발명의 유기발광다이오드의 전류의 편차를 보여주는 그래프이다. 도 7a 및 도 7b를 참조하면, x축에는 고전위 전압원(VDD)의 전압이 나타나 있고, 왼쪽의 y축에는 유기발광다이오드에 공급되는 구동 트랜지스터의 드레인-소스간 전류(Ids), 오른쪽의 y축에는 구동 트랜지스터의 드레인-소스간 전류(Ids)의 편차가 나타나 있다. 구동 트랜지스터의 드레인-소스간 전류(Ids)의 편차는 고전위 전압원(VDD)의 전압 강하가 없을 때 구동 트랜지스터의 드레인-소스간 전류(Ids) 대비 고전위 전압원(VDD)의 전압 강하가 발생했을 때 구동 트랜지스터의 드레인-소스간 전류(Ids)의 차이를 의미한다.
도 7a를 참조하면, 종래 기술의 경우, 고전위 전압원(VDD)의 전압 강하가 없을 때(12V) 구동 트랜지스터의 드레인-소스간 전류(Ids)는 대략 2.9μA이다. 이에 비해, 고전위 전압원(VDD)의 전압 강하가 발생했을 때(10.2V) 구동 트랜지스터의 드레인-소스간 전류(Ids)는 대략 1.2μA이다. 즉, 고전위 전압원(VDD)의 전압 강하로 인하여 발생하는 구동 트랜지스터의 드레인-소스간 전류(Ids)의 편차는 대략 60%에 달한다.
도 7b를 참조하면, 본 발명의 경우, 고전위 전압원(VDD)의 전압 강하가 없을 때(12V) 구동 트랜지스터의 드레인-소스간 전류(Ids)는 4.5μA이다. 이에 비해, 고전위 전압원(VDD)의 전압 강하가 발생했을 때(10.2V) 구동 트랜지스터의 드레인-소스간 전류(Ids)는 대략 4.1μA이다. 즉, 고전위 전압원(VDD)의 전압 강하로 인하여 발생하는 구동 트랜지스터의 드레인-소스간 전류(Ids)의 편차는 대략 8~9%에 불과하다.
종합해보면, 본 발명의 유기발광다이오드 표시장치는 고전위 전압원(VDD)의 전압 강하를 보상함으로써, 유기발광다이오드(OLED)에 공급되는 구동 트랜지스터의 드레인-소스간 전류(Ids)의 편차를 크게 줄일 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 구동 트랜지스터의 문턱전압을 보상하는 기간 동안 제1 노드와 제3 노드를 접속시키고, 유기발광다이오드가 발광하는 기간 동안 제1 노드와 제3 노드의 접속을 차단함으로써, 구동 트랜지스터의 문턱 전압을 보상할 수 있다. 또한, 본 발명은 구동 트랜지스터의 문턱전압을 보상하는 기간 동안 제1 캐패시터와 제1 노드를 접속시키고, 유기발광다이오드가 발광하는 기간 동안 제1 캐패시터와 제1 노드의 접속을 차단함으로써, 본 발명은 고전위 전압원의 전압 강하를 보상할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시패널 11: 타이밍 콘트롤러
12: 소스 드라이브 IC 13: 레벨 쉬프터
14: 게이트 구동회로 15: 인쇄회로보드

Claims (14)

  1. 삭제
  2. 삭제
  3. 초기화 라인, 센싱 라인, 컨트롤 라인, 발광 라인, 데이터 라인, 상기 데이터 라인과 교차하는 스캔 라인, 및 상기 데이터 라인과 스캔 라인에 의해 정의되는 셀 영역에 형성된 다수의 화소들을 포함하는 표시패널을 구비하고,
    상기 화소들 각각은,
    제1 노드와 제2 노드 사이에 접속된 제1 캐패시터;
    제1 노드와 고전위 전압원 사이에 접속된 제2 캐패시터;
    게이트 전극이 상기 제1 노드와 접속되고, 소스 전극이 상기 고전위 전압원과 접속되며, 드레인 전극이 제3 노드에 접속된 구동 트랜지스터;
    상기 구동 트랜지스터의 드레인-소스간 전류에 따라 발광하는 유기발광다이오드; 및
    상기 구동 트랜지스터의 문턱전압을 보상하는 기간 동안 상기 제1 노드와 상기 제3 노드를 접속시키고 상기 제1 캐패시터와 상기 제1 노드를 접속시키며, 상기 유기발광다이오드가 발광하는 기간 동안 상기 제1 노드와 상기 제3 노드의 접속을 차단하고 상기 제1 캐패시터와 상기 제1 노드의 접속을 차단하는 제어회로를 포함하고,
    상기 제어회로는,
    상기 발광 라인의 발광 펄스에 응답하여 턴-온되어 상기 제3 노드와 상기 유기발광다이오드를 접속시키는 제1 트랜지스터;
    상기 스캔 라인의 스캔 펄스에 응답하여 턴-온되어 상기 제2 노드에 상기 데이터 라인의 데이터 전압을 공급하는 제2 트랜지스터;
    상기 컨트롤 라인의 컨트롤 펄스에 응답하여 턴-온되어 상기 제1 캐패시터와 상기 제1 노드를 접속시키는 제3 트랜지스터;
    상기 센싱 라인의 센싱 펄스에 응답하여 턴-온되어 상기 제2 노드를 기준 전압원의 전압으로 초기화시키는 제4 트랜지스터;
    상기 센싱 라인의 센싱 펄스에 응답하여 턴-온되어 상기 제1 노드와 상기 제3 노드를 접속시키는 제5 및 제6 트랜지스터; 및
    상기 초기화 라인의 초기화 펄스에 응답하여 턴-온되어 상기 제1 노드를 저전위 전압원의 전압으로 초기화시키는 제7 및 제8 트랜지스터를 포함하는 것을 특징으로 하는 유기발광다이오드 표시장치.
  4. 제 3 항에 있어서,
    상기 제1 트랜지스터의 게이트 전극은 상기 발광 라인에 접속되고, 소스 전극은 상기 제3 노드에 접속되며, 드레인 전극은 상기 유기발광다이오드의 애노드 전극에 접속되고,
    상기 제2 트랜지스터의 게이트 전극은 상기 스캔 라인에 접속되고, 소스 전극은 상기 데이터 라인에 접속되며, 드레인 전극은 상기 제2 노드에 접속되고,
    상기 제3 트랜지스터의 게이트 전극은 상기 컨트롤 라인에 접속되고, 소스 전극은 상기 제1 캐패시터와 접속되며, 드레인 전극은 상기 제1 노드에 접속되고,
    상기 제4 트랜지스터의 게이트 전극은 상기 센싱 라인에 접속되고, 소스 전극은 상기 제2 노드에 접속되며, 드레인 전극은 상기 기준 전압을 공급하는 기준 전압원에 접속되고,
    상기 제5 트랜지스터의 게이트 전극은 상기 센싱 라인에 접속되고, 소스 전극은 상기 제1 노드에 접속되며, 드레인 전극은 상기 제6 트랜지스터의 소스 전극에 접속되고,
    상기 제6 트랜지스터의 게이트 전극은 상기 센싱 라인에 접속되고, 소스 전극은 상기 제5 트랜지스터의 드레인 전극에 접속되며, 드레인 전극은 상기 제3 노드에 접속되고,
    상기 제7 트랜지스터의 게이트 전극은 상기 초기화 라인에 접속되고, 소스 전극은 상기 제8 트랜지스터의 드레인 전극에 접속되며, 드레인 전극은 상기 저전위 전압원에 접속되고,
    상기 제8 트랜지스터의 게이트 전극은 상기 초기화 라인에 접속되고, 소스 전극은 상기 제1 노드에 접속되며, 드레인 전극은 상기 제7 트랜지스터의 소스 전극에 접속되며,
    상기 유기발광다이오드의 애노드 전극은 상기 제1 트랜지스터의 드레인 전극에 접속되고, 캐소드 전극은 상기 저전위 전압원과 접속되는 것을 특징으로 하는 유기발광다이오드 표시장치.
  5. 제 3 항에 있어서,
    상기 초기화 펄스는 상기 센싱 펄스 및 스캔 펄스보다 앞서 발생하고,
    상기 센싱 펄스는 상기 스캔 펄스보다 앞서 발생하며,
    상기 컨트롤 펄스 및 발광 펄스는 상기 초기화 펄스, 센싱 펄스, 및 스캔 펄스가 발생하는 기간 동안 발생하는 것을 특징으로 하는 유기발광다이오드 표시장치.
  6. 제 5 항에 있어서,
    상기 초기화 펄스 및 스캔 펄스는 1 수평기간의 펄스 폭을 가지고,
    상기 센싱 펄스는 2 수평기간의 펄스 폭을 가지며,
    상기 컨트롤 펄스 및 발광 펄스는 4 수평기간의 펄스 폭을 가지는 것을 특징으로 하는 유기발광다이오드 표시장치.
  7. 제 5 항에 있어서,
    상기 초기화 펄스, 센싱 펄스, 스캔 펄스, 및 컨트롤 펄스는 게이트 로우 전압으로 발생하고, 상기 발광 펄스는 상기 게이트 로우 전압보다 높은 게이트 하이 전압으로 발생하는 것을 특징으로 하는 유기발광다이오드 표시장치.
  8. 제 5 항에 있어서,
    상기 초기화 펄스, 센싱 펄스, 스캔 펄스, 컨트롤 펄스, 및 발광 펄스는 1 프레임 기간을 주기로 발생하는 것을 특징으로 하는 유기발광다이오드 표시장치.
  9. 제 8 항에 있어서,
    제1 내지 제n(n은 자연수) 초기화 펄스는 제1 내지 제n 초기화 라인들에 순차적으로 공급되고,
    제1 내지 제n 센싱 펄스는 제1 내지 제n 센싱 라인들에 순차적으로 공급되며,
    제1 내지 제n 스캔 펄스는 제1 내지 제n 스캔 라인들에 순차적으로 공급되고,
    제1 내지 제n 컨트롤 펄스는 제1 내지 제n 컨트롤 라인들에 순차적으로 공급되며,
    제1 내지 제n 발광 펄스는 제1 내지 제n 발광 라인들에 순차적으로 공급되는 것을 특징으로 하는 유기발광다이오드 표시장치.
  10. 제 3 항에 있어서,
    상기 초기화 펄스, 센싱 펄스, 스캔 펄스, 및 컨트롤 펄스는 기수 프레임 기간에만 발생하고, 상기 발광 펄스는 우수 프레임 기간에만 발생하는 것을 특징으로 하는 유기발광다이오드 표시장치.
  11. 제 10 항에 있어서,
    상기 초기화 펄스는 상기 센싱 펄스 및 스캔 펄스보다 앞서 발생하고,
    상기 센싱 펄스는 상기 스캔 펄스보다 앞서 발생하며,
    상기 컨트롤 펄스는 상기 초기화 펄스, 센싱 펄스, 및 스캔 펄스가 발생하는 기간 동안 발생하는 것을 특징으로 하는 유기발광다이오드 표시장치.
  12. 제 11 항에 있어서,
    상기 초기화 펄스 및 스캔 펄스는 1 수평기간의 펄스 폭을 가지고,
    상기 센싱 펄스는 2 수평기간의 펄스 폭을 가지며,
    상기 컨트롤 펄스는 4 수평기간의 펄스 폭을 가지는 것을 특징으로 하는 유기발광다이오드 표시장치.
  13. 제 10 항에 있어서,
    상기 초기화 펄스, 센싱 펄스, 스캔 펄스, 및 컨트롤 펄스는 게이트 로우 전압으로 발생하고, 상기 발광 펄스는 상기 게이트 로우 전압보다 높은 게이트 하이 전압으로 발생하는 것을 특징으로 하는 유기발광다이오드 표시장치.
  14. 제 10 항에 있어서,
    제1 내지 제n(n은 자연수) 초기화 펄스는 제1 내지 제n 초기화 라인들에 순차적으로 공급되고,
    제1 내지 제n 센싱 펄스는 제1 내지 제n 센싱 라인들에 순차적으로 공급되며,
    제1 내지 제n 스캔 펄스는 제1 내지 제n 스캔 라인들에 순차적으로 공급되고,
    제1 내지 제n 컨트롤 펄스는 제1 내지 제n 컨트롤 라인들에 순차적으로 공급되며,
    제1 내지 제n 발광 펄스는 제1 내지 제n 발광 라인들에 동시에 공급되는 것을 특징으로 하는 유기발광다이오드 표시장치.
KR1020110034032A 2011-04-13 2011-04-13 유기발광다이오드 표시장치 KR101834012B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102033755B1 (ko) * 2013-03-18 2019-10-18 엘지디스플레이 주식회사 유기전계발광표시장치와 이의 구동방법
KR102033756B1 (ko) * 2013-03-18 2019-10-17 엘지디스플레이 주식회사 유기전계발광표시장치와 이의 구동방법
KR102034055B1 (ko) * 2013-03-19 2019-10-21 엘지디스플레이 주식회사 Oled 표시 장치 및 그의 구동 방법
KR102188146B1 (ko) * 2013-12-13 2020-12-08 삼성디스플레이 주식회사 유기전계발광 표시장치
KR102307500B1 (ko) 2015-03-20 2021-10-01 삼성디스플레이 주식회사 표시 장치의 화소회로 및 이를 포함하는 표시 장치
CN117031227B (zh) * 2023-06-12 2024-04-30 湖南栏海电气工程有限公司 一种功率半导体器件导通压降的无损在线监测电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4484451B2 (ja) 2003-05-16 2010-06-16 奇美電子股▲ふん▼有限公司 画像表示装置
JP4753373B2 (ja) 2005-09-16 2011-08-24 株式会社半導体エネルギー研究所 表示装置及び表示装置の駆動方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4484451B2 (ja) 2003-05-16 2010-06-16 奇美電子股▲ふん▼有限公司 画像表示装置
JP4753373B2 (ja) 2005-09-16 2011-08-24 株式会社半導体エネルギー研究所 表示装置及び表示装置の駆動方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11037499B2 (en) 2018-07-05 2021-06-15 Samsung Display Co., Ltd. Display device and method of driving the same
US11257438B2 (en) 2018-07-05 2022-02-22 Samsung Display Co., Ltd. Display device and method of driving the same

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