KR101710548B1 - 파워업신호 생성회로 - Google Patents

파워업신호 생성회로 Download PDF

Info

Publication number
KR101710548B1
KR101710548B1 KR1020100105467A KR20100105467A KR101710548B1 KR 101710548 B1 KR101710548 B1 KR 101710548B1 KR 1020100105467 A KR1020100105467 A KR 1020100105467A KR 20100105467 A KR20100105467 A KR 20100105467A KR 101710548 B1 KR101710548 B1 KR 101710548B1
Authority
KR
South Korea
Prior art keywords
power
signal
level
voltage
target voltage
Prior art date
Application number
KR1020100105467A
Other languages
English (en)
Other versions
KR20120044073A (ko
Inventor
최영근
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100105467A priority Critical patent/KR101710548B1/ko
Publication of KR20120044073A publication Critical patent/KR20120044073A/ko
Application granted granted Critical
Publication of KR101710548B1 publication Critical patent/KR101710548B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

파워업신호 생성회로는 제1 내부전압의 레벨이 제1 목표 전압 레벨에 도달하는 경우 레벨천이하는 제1 파워업신호를 생성하는 제1 파워업신호 생성부, 제2 내부전압의 레벨이 제2 목표 전압 레벨에 도달하는 경우 레벨천이하는 제2 파워업신호를 생성하는 제2 파워업신호 생성부 및 상기 제1 파워업신호 및 제2 파워업신호를 입력받아 합성하여 출력파워업신호를 생성하는 신호합성부를 포함한다.

Description

파워업신호 생성회로{POWER UP SIGNAL GENERATION CIRCUIT}
본 발명은 파워업신호 생성회로에 관한 것이다.
일반적으로, 반도체 장치에서 파워업신호 생성회로는 반도체 장치의 초기화를 담당하는 회로를 의미한다. 한편, 반도체 장치를 동작시키기 위해서는 외부에서 외부전압(VDD)을 공급받는데, 외부전압(VDD)의 전압레벨은 0[V]로부터 시작하여 일정한 기울기를 가지고 목적 전압 레벨까지 상승하게 된다. 이때, 반도체 장치의 모든 회로는 이러한 외부전압(VDD)을 직접 인가받으면, 상승하는 외부전압에 영향을 받아 오동작을 일으키게 된다. 따라서, 이러한 칩의 오동작을 막기 위하여, 반도체 장치는 파워업신호 생성회로를 구비하여 파워업신호(Power-up signal)를 생성하고 있다.
종래의 파워업신호 생성회로는 외부전압(VDD)과 동일한 레벨로 상승하는 내부전압(VINT)의 레벨이 기설정된 레벨에 도달하는 경우 로직하이레벨에서 로직로우레벨로 천이하는 파워업신호를 생성한다. 파워업신호가 로직하이레벨인 경우 반도체 장치는 초기화되고, 파워업신호가 로직로우레벨인 경우 반도체 장치는 리드 또는 라이트 동작 등의 정상 동작을 수행한다. 반도체 장치의 초기화를 위해 파워업신호가 로직하이레벨로 생성되는 구간을 파워업 구간이라 한다. 파워업신호는 내부전압(VINT)의 레벨이 목적 전압 레벨까지 충분히 상승한 후 레벨천이되어야 한다.
그런데, 도 1과 같이 내부전압(VINT)이 목표 전압 레벨보다 낮은 V1 레벨에 도달할 때 파워업신호가 레벨천이하는 경우 파워업신호가 스위치소자를 턴온시키지 못해 반도체 장치를 초기화시키지 못한다. 또한, 도 2에 도시된 바와 같이, 파워업신호가 내부전압(VINT)의 레벨이 목표 전압 레벨보다 높은 V2 레벨에서 레벨천이하더라도 파워업 구간 종료 후 내부전압(VINT)의 소모가 많아 내부전압(VINT)의 레벨이 V2 이하로 떨어지는 경우 파워업신호가 다시 하이레벨로 천이하여 반도체 장치를 초기화시킨다.
본 발명은 반도체 장치를 충분히 초기화시키고, 파워업 구간 종료 후 반도체 장치를 다시 초기화시키지 않도록 하는 파워업신호를 생성하는 파워업신호 생성회로를 개시한다.
이를 위해 본 발명은 제1 내부전압의 레벨이 제1 목표 전압 레벨에 도달하는 경우 레벨천이하는 제1 파워업신호를 생성하는 제1 파워업신호 생성부, 제2 내부전압의 레벨이 제2 목표 전압 레벨에 도달하는 경우 레벨천이하는 제2 파워업신호를 생성하는 제2 파워업신호 생성부 및 상기 제1 파워업신호 및 제2 파워업신호를 입력받아 합성하여 출력파워업신호를 생성하는 신호합성부를 포함하는 파워업신호 생성회로를 제공한다.
도 1 및 2는 종래기술에 따른 파워업신호 생성회로에서 생성되는 파워업신호의 파형을 보여주기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 파워업신호 생성회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 파워업신호 생성회로에 포함된 제1 파워업신호 생성부의 회로도이다.
도 5는 도 3에 도시된 파워업신호 생성회로에서 생성되는 파워업신호의 파형을 보여주기 위한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명의 일 실시예에 따른 파워업신호 생성회로의 구성을 도시한 블럭도이다.
도 3에 도시된 바와 같이,본 실시예의 파워업신호 생성회로는 제1 파워업신호생성부(1), 제2 파워업신호생성부(2) 및 신호합성부(3)를 포함한다.
제1 파워업신호생성부(1)는, 도 4에 도시된 바와 같이, 외부전압(VDD)과 구동노드(nd1) 사이에 연결되어 제1 내부전압(VINT1)에 응답하여 구동노드(nd1)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P11)와, 구동노드(nd1)와 접지전압(VSS) 사이에 연결되어 제1 내부전압(VINT1)에 응답하여 구동노드(nd1)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N11)와, 제1 구동노드(nd1)의 신호를 버퍼링하여 제1 파워업신호(PWRUP1)로 출력하는 버퍼(11)로 구성된다.
이와 같은 구성의 제1 파워업신호생성부(1)는 제1 내부전압(VINT1)과 동일한 레벨로 상승하는 제1 파워업신호(PWRUP1)를 생성한다. 이때, 제1 파워업신호(PWRUP1)는 제1 내부전압(VINT1)이 제1 목표 전압 레벨에 도달하는 경우 로직하이레벨에서 로직로우레벨로 천이한다.
제2 파워업신호생성부(2)는 제2 내부전압(VINT2)과 동일한 레벨로 상승하는 제2 파워업신호(PWRUP2)를 생성한다. 이때, 제2 파워업신호(PWRUP2)는 제2 내부전압(VINT2)이 제2 목표 전압 레벨에 도달하는 경우 로직하이레벨에서 로직로우레벨로 천이한다. 제2 파워업신호생성부(2)는 도 4에 도시된 제1 파워업신호생성부(1)의 구성을 사용하여 용이하게 구현할 수 있다. 여기서, 제1 목표 전압 레벨은 제2 목표 전압 레벨보다 높은 레벨인 것이 바람직하다.
신호합성부(3)는, 제1 파워업신호(PWRUP1) 및 제2 파워업신호(PWRUP2)를 입력받아 합성하여 출력파워업신호(PWRUPSUM)를 생성한다. 출력파워업신호(PWRUPSUM)는 제2 목표 전압 레벨보다 높은 제1 목표 전압 레벨에서 레벨 천이하는 제1 파워업신호(PWRUP1)와 동일한 레벨로 상승하고, 제1 목표 전압 레벨에서 로직하이레벨에서 로직로우레벨로 천이한다.
이와 같이 구성된 파워업신호 생성회로에서 생성되는 출력파워업신호(PWRUPSUM)는, 도 5에 도시된 바와 같이, 제2 목표 전압 레벨(TL2)보다 높은 제1 목표 전압 레벨(TL1)에서 레벨 천이한다. 따라서, 제1 파워업신호(PWRUP1)가 반도체 장치를 초기화시키기 위한 충분하지 못한 제2 목표 전압 레벨(TL2)에서 레벨천이하더라도, 제1 파워업신호(PWRUP1)에서 생성되는 출력파워업신호(PWRUPSUM)를 이용하여 반도체 장치를 초기화시킬 수 있다.
또한, 본 실시예의 파워업신호 생성회로는 제2 내부전압(VINT2)이 소모가 많아 제1 목표 전압 레벨(TL1) 이하로 떨어지더라도 로직로우레벨을 유지하는 제1 파워업신호(PWRUP1)에 의해 출력파워업신호(PWRUPSUM)는 다시 로직하이레벨로 천이하지 않는다. 따라서, 파워업 구간 종료 후 다시 반도체 장치를 초기화시키지 않는다.

Claims (5)

  1. 제1 내부전압의 레벨이 제1 목표 전압 레벨에 도달하는 경우 레벨천이하는 제1 파워업신호를 생성하는 제1 파워업신호 생성부;
    제2 내부전압의 레벨이 제2 목표 전압 레벨에 도달하는 경우 레벨천이하는 제2 파워업신호를 생성하는 제2 파워업신호 생성부; 및
    상기 제1 파워업신호 및 제2 파워업신호를 입력받아 합성하여 출력파워업신호를 생성하는 신호합성부를 포함하되, 상기 신호합성부는 상기 제1 파워업신호와 동일한 레벨로 상승하고, 상기 제1 목표 전압 레벨에서 레벨천이하는 상기 출력파워업신호를 생성하는 파워업신호 생성회로.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 제1 파워업신호 생성부는
    상기 제1 내부전압에 응답하여 외부전압으로 구동노드를 풀업구동하는 풀업소자;
    상기 제1 내부전압에 응답하여 접지전압으로 상기 구동노드를 풀다운구동하는 풀다운소자; 및
    상기 구동노드의 신호를 버퍼링하여 상기 제1 파워업신호를 생성하는 버퍼를 포함하는 파워업신호 생성회로.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 제2 파워업신호 생성부는
    상기 제2 내부전압에 응답하여 외부전압으로 구동노드를 풀업구동하는 풀업소자;
    상기 제2 내부전압에 응답하여 접지전압으로 상기 구동노드를 풀다운구동하는 풀다운소자; 및
    상기 구동노드의 신호를 버퍼링하여 상기 제2 파워업신호를 생성하는 버퍼를 포함하는 파워업신호 생성회로.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 제1 목표 전압 레벨은 상기 제2 목표 전압 레벨보다 높은 레벨인 파워업신호 생성회로.
  5. 삭제
KR1020100105467A 2010-10-27 2010-10-27 파워업신호 생성회로 KR101710548B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100105467A KR101710548B1 (ko) 2010-10-27 2010-10-27 파워업신호 생성회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100105467A KR101710548B1 (ko) 2010-10-27 2010-10-27 파워업신호 생성회로

Publications (2)

Publication Number Publication Date
KR20120044073A KR20120044073A (ko) 2012-05-07
KR101710548B1 true KR101710548B1 (ko) 2017-02-28

Family

ID=46263996

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100105467A KR101710548B1 (ko) 2010-10-27 2010-10-27 파워업신호 생성회로

Country Status (1)

Country Link
KR (1) KR101710548B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706829B1 (ko) * 2005-10-19 2007-04-13 주식회사 하이닉스반도체 반도체 메모리의 파워 업 신호 생성장치 및 방법
KR100909636B1 (ko) 2008-03-18 2009-07-27 주식회사 하이닉스반도체 듀얼 파워 업 신호 발생 회로

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100618688B1 (ko) * 2000-10-24 2006-09-06 주식회사 하이닉스반도체 파워업 회로
KR20070089523A (ko) * 2006-02-28 2007-08-31 주식회사 하이닉스반도체 반도체 메모리 소자

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706829B1 (ko) * 2005-10-19 2007-04-13 주식회사 하이닉스반도체 반도체 메모리의 파워 업 신호 생성장치 및 방법
KR100909636B1 (ko) 2008-03-18 2009-07-27 주식회사 하이닉스반도체 듀얼 파워 업 신호 발생 회로

Also Published As

Publication number Publication date
KR20120044073A (ko) 2012-05-07

Similar Documents

Publication Publication Date Title
US7091758B2 (en) Power-on reset circuit, semiconductor integrated circuit device including the same and method for generating a power-on reset signal
KR20030035853A (ko) 출력 회로
KR102122304B1 (ko) 낮은-레이턴시 전압 부스트 회로를 갖는 전압 레벨 시프터
US20050168241A1 (en) Level shifter
KR102409872B1 (ko) 송신 회로 및 반도체 장치
KR100753078B1 (ko) 반도체 메모리 소자의 내부전압 발생기
US8803566B2 (en) Output driver circuit
US20080001628A1 (en) Level conversion circuit
US20070210850A1 (en) Internal clock generator
US20060186935A1 (en) Circuit and method for generating boost element drive signals for semiconductor memory devices with mode register set signals
KR101710548B1 (ko) 파워업신호 생성회로
JP4907877B2 (ja) デジタル回路
CN109308922B (zh) 一种存储器及其数据读出驱动电路
US6636451B2 (en) Semiconductor memory device internal voltage generator and internal voltage generating method
KR100224764B1 (ko) 로우 어드레스 스트로우브신호 입력버퍼
KR100673146B1 (ko) 불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ에서의파워-온 리셋 회로
KR101204670B1 (ko) 레벨 시프터
KR20160133073A (ko) 초기화 동작을 수행하는 반도체장치 및 반도체시스템
KR20130080732A (ko) 파워업신호 생성회로
KR100854462B1 (ko) 초기화 신호 발생 회로
KR20150005365A (ko) 주기신호생성회로
KR100999874B1 (ko) 레벨 시프터
KR100679077B1 (ko) 전류소모를 감소시키는 출력 드라이버
KR100412134B1 (ko) 넓은 범위의 전원전압에서 동작하는 데이터 출력 버퍼 및이를 이용하는 반도체 메모리 장치
KR20090092186A (ko) 지연신호 생성회로

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant