KR20070089523A - 반도체 메모리 소자 - Google Patents

반도체 메모리 소자 Download PDF

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KR20070089523A KR1020060019686A KR20060019686A KR20070089523A KR 20070089523 A KR20070089523 A KR 20070089523A KR 1020060019686 A KR1020060019686 A KR 1020060019686A KR 20060019686 A KR20060019686 A KR 20060019686A KR 20070089523 A KR20070089523 A KR 20070089523A
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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 파워업 분석 기술에 관한 것이다. 본 발명은 메탈 스위치 옵션을 배제하면서 파워업에 발생할 수 있는 이슈 분석 시간 및 정확성을 확보할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 다수의 전원전압에 대응하는 다수의 파워업 테스트 패턴을 구비하여, 다수의 테스트 모드 신호에 응답하여 각 전원전압에 대응하는 파워업 레벨 업/다운 및 전압 검출 인에이블/디스에이블을 조절하기 위한 파워업 테스트 패턴부; 상기 파워업 테스트 패턴부의 각 파워업 테스트 패턴의 출력에 응답하여 각각의 파워업 신호를 출력하기 위한 파워업부; 및 상기 파워업부으로부터 출력되는 다수의 파워업 신호를 논리조합하여 최종 파워업 신호로서 출력하기 위한 논리조합부를 구비하는 반도체 메모리 소자가 제공된다.
파워업, 분석, 테스트 패턴, 퓨즈, 테스트 모드

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래기술에 따른 파워업 분석 회로를 나타낸 블럭 다이어그램.
도 2는 본 발명의 일 실시예에 따른 파워업 분석 회로를 나타낸 블럭 다이어그램.
도 3은 본 발명의 다른 실시예에 따른 파워업 분석 회로를 나타낸 블럭 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명
200: 파워업 테스트 패턴부
300: 파워업부
400: 논리조합부
500: 퓨즈부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 파워업 분석 기술에 관한 것이다.
반도체 메모리 소자에는 다양한 형태의 내부 로직들과 안정적인 소자 동작을 보증하기 위한 내부전원 발생 블럭 - 외부 전원전압(VEXT)을 받아서 코어전압(VCORE), 주변회로전압(VPERI), 고전위전압(VPP) 등을 생성하는 블럭임 - 이 존재한다. 이 내부 로직들은 반도체 메모리 소자에 전원이 공급되어 본격적으로 동작하기 이전에 특정한 값으로 초기화되어 있어야 한다. 또한, 내부전원의 경우, 반도체 메모리 소자의 내부 회로의 전원 단자에 바이어스를 공급하게 되는데, 이들 내부전원이 외부 전원전압(VEXT) 인가시 적정한 전압 레벨을 갖지 못하면 래치-업(latch-up)과 같은 문제가 발생되어 소자의 신뢰성(reliability)을 보장하기 어렵다. 이처럼 반도체 메모리 소자의 내부 로직의 초기화와 내부전원의 불안정에 의한 래치-업을 방지하기 위하여 반도체 메모리 소자 내부에 파워업 회로를 구비하고 있다.
한편, 이처럼 외부 전원전압(VEXT)에 대한 파워업 신호뿐만 아니라 외부 전원전압(VEXT)을 이용하여 생성한 각종 내부전원전압에 대한 파워업 분석이 필요하다. 이러한 파워업 분석은 웨이퍼 레벨, 패키지 레벨, 모듈 레벨에서 다양하게 이루어지고 있다. 그런데, 웨이퍼 레벨에서는 양호하다고 판정된 경우에도 패키지 레벨에서는 불량으로 판정나기도 하고, 웨이퍼 레벨 및 패키지 레벨에서는 양호하다고 판정된 경우에도 모듈 레벨에서 불량으로 판정되는 경우도 종종 발생한다. 불량의 양상도 다양하다.
도 1은 종래기술에 따른 파워업 분석 회로를 나타낸 블럭 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 파워업 분석 회로는, 외부 전원전압(VEXT) 레벨에 응답하여 파워업 신호를 생성하기 위한 VEXT 파워업부(10)와, 주변회로전압(VPERI) 레벨에 응답하여 파워업 신호를 생성하기 위한 VPERI 파워업부(12)와, 코어전압(VCORE) 레벨에 응답하여 파워업 신호를 생성하기 위한 VCORE 파워업부(14)와, 각 파워업부(10, 12, 14)로부터 발생한 파워업 신호를 입력으로 하는 낸드 게이트와, 그 낸드 게이트의 출력신호를 반전시켜 파워업 신호(pwrup)로서 출력하기 위한 인버터를 구비한다.
종래에는 상기와 같은 파워업 분석 회로를 이용하여 파워업 분석을 수행함에 있어서, 다양한 파워업 이슈에 기인하는 불량을 분석하기 위하여, 각 파워업부에 메탈 스위치 옵션을 적용하여 슬로우 파워업 분석, 패스트 파워업 분석을 수행하였다. 이때, 메탈 스위치 옵션을 컷 또는 디포지션하는 방법으로 분석을 진행하였다.
그러나, 전술한 바와 같이 파워업 이슈에 기인하는 불량은 모듈 실장 불량, 외부 인가전압의 노이즈에 의한 불량, 온도 변화에 의한 불량 등 다양하게 발생하고 있다. 그런데, 상기와 같은 메탈 스위치 옵션의 컷 또는 디포지션하는 방식은 분석의 주변 효과(side effect)를 초래하는 경우가 종종 발생한다. 특히 온도에 의한 불량인 경우에는 더욱더 그러하다. 또한, 메탈 스위치 옵션을 이용하면, FBGA와 같은 페이스 다운 타입의 패키지의 경우, 본딩 윈도우가 좁아 디캡(decap.)이 어렵고, 패키지시 분석을 위한 메탈 스위치 옵션의 컷 또는 디포지션을 위한 위치를 선정해야만 하는 어려움이 따랐다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 메탈 스위치 옵션을 배제하면서 파워업에 발생할 수 있는 이슈 분석 시간 및 정확성을 확보할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 다수의 전원전압에 대응하는 다수의 파워업 테스트 패턴을 구비하여, 다수의 테스트 모드 신호에 응답하여 각 전원전압에 대응하는 파워업 레벨 업/다운 및 전압 검출 인에이블/디스에이블을 조절하기 위한 파워업 테스트 패턴부; 상기 파워업 테스트 패턴부의 각 파워업 테스트 패턴의 출력에 응답하여 각각의 파워업 신호를 출력하기 위한 파워업부; 및 상기 파워업부으로부터 출력되는 다수의 파워업 신호를 논리조합하여 최종 파워업 신호로서 출력하기 위한 논리조합부를 구비하는 반도체 메모리 소자가 제공된다.
한편, 상기 파워업 테스트 패턴부와 상기 파워업부 사이에 삽입되어, 각 파워업 테스트 패턴의 파워업 레벨 업/다운 및 전압 검출 인에이블/디스에이블 상태를 구현하기 위한 퓨즈부를 더 구비할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기 로 한다.
도 2는 본 발명의 일 실시예에 따른 파워업 분석 회로를 나타낸 블럭 다이어그램이다.
도 2를 참조하면, 종래기술에 따른 파워업 분석 회로는, 다수의 전원전압에 대응하는 다수의 파워업 테스트 패턴을 구비하여 다수의 테스트 모드 신호에 응답하여 각 전원전압에 대응하는 파워업 레벨 업/다운 및 전압 검출 인에이블/디스에이블을 조절하기 위한 파워업 테스트 패턴부(200)과, 파워업 테스트 패턴부(200)의 각 파워업 테스트 패턴의 출력에 응답하여 각각의 파워업 신호를 출력하기 위한 파워업부(300)와, 파워업부(300)으로부터 출력되는 다수의 파워업 신호를 논리조합하여 최종 파워업 신호(pwrup)로서 출력하기 위한 논리조합부(400)를 구비한다.
파워업 테스트 패턴부(200)의 각 테스트 패턴 중 외부 전원전압(VEXT)에 대응하는 테스트 패턴은 파워업 레벨을 업/다운 조절할 수 있다.
파워업 테스트 패턴부(200)의 각 테스트 패턴 중 VPERI, VCORE 등의 내부전원전압(VEXT)에 대응하는 각 테스트 패턴은 그에 대응하는 내부전원전압의 파워업 레벨을 업/다운 조절할 수 있으며, 해당 내부전원전압을 파워업 분석에 포함시킬지 말지를 제어할 수 있다(전압 검출 인에이블/디스에이블).
상기와 같이 파워업 테스트 패턴을 적용하는 경우, 파워업 시퀀스 및 레벨을 테스트 패턴을 이용하여 변경할 수 있으며, 종래와 같은 메탈 스위치 옵션을 배제할 수 있어 온도 및 스큐 변동에 대한 분석을 용이하게 수행할 수 있다. 한편, 메탈 스위치 옵션을 배제는 메탈 스위치 옵션의 컷/디포시션에 의한 메탈 손실/이득 을 제거한 즉, 주변 효과를 배제한 분석이 가능하게 한다. 또한, 내부 전원전압 이슈에 따른 파워업 불량 여부를 보다 용이하게 파악할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 파워업 분석 회로를 나타낸 블럭 다이어그램이다.
도 3을 참조하면, 본 실시예는 상기 도 2에 도시된 일 실시예와 비교할 때, 파워업 테스트 패턴부(200)와 파워업부(300) 사이에 삽입된 퓨즈부(500)를 더 구비하는 것이다.
퓨즈부(500)는 파워업 테스트 패턴부(200) 내의 각 파워업 테스트 패턴의 파워업 레벨 업/다운 및 전압 검출 인에이블/디스에이블 상태를 퓨즈 컷 여부를 통해 구현하며, 이로 인하여 웨이퍼 레벨에서의 파워업 불량 스크린이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 내부 전원전압으로 코어전압(VCORE), 주변회로전압(VPERI)을 적용하는 경우를 일례로 들어 설명하였으나, 내부 전원전압으로서 고전위전압(VPP) 등의 다른 내부 전원전압을 더 적용하거나, 그 종류가 바뀌는 경우에도 본 발명은 적용된다.
전술한 본 발명은 테스트 패턴을 사용하여 파워업 레벨을 쉽게 제어하여 파워업 분석 효율을 재고할 수 있으며, 특히 종래의 메탈 스위치 옵션의 사용에 수반되는 문제점을 일시에 해결할 수 있다.

Claims (2)

  1. 다수의 전원전압에 대응하는 다수의 파워업 테스트 패턴을 구비하여, 다수의 테스트 모드 신호에 응답하여 각 전원전압에 대응하는 파워업 레벨 업/다운 및 전압 검출 인에이블/디스에이블을 조절하기 위한 파워업 테스트 패턴부;
    상기 파워업 테스트 패턴부의 각 파워업 테스트 패턴의 출력에 응답하여 각각의 파워업 신호를 출력하기 위한 파워업부; 및
    상기 파워업부으로부터 출력되는 다수의 파워업 신호를 논리조합하여 최종 파워업 신호로서 출력하기 위한 논리조합부
    를 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 파워업 테스트 패턴부와 상기 파워업부 사이에 삽입되어, 각 파워업 테스트 패턴의 파워업 레벨 업/다운 및 전압 검출 인에이블/디스에이블 상태를 구현하기 위한 퓨즈부를 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
KR1020060019686A 2006-02-28 2006-02-28 반도체 메모리 소자 KR20070089523A (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
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KR20120044073A (ko) * 2010-10-27 2012-05-07 에스케이하이닉스 주식회사 파워업신호 생성회로

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* Cited by examiner, † Cited by third party
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KR20120044073A (ko) * 2010-10-27 2012-05-07 에스케이하이닉스 주식회사 파워업신호 생성회로

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