KR101709367B1 - 각속도 센서와, 그것에 이용되는 동기 검파 회로 - Google Patents

Abstract

이 각속도 센서에서는, 제1 압전 소자(D1)의 상부 전극(11)과 제2 압전 소자(D2)의 하부 전극(12)을 제1 Q/V 변환 회로(21)의 입력 단자(21a)에 접속함과 함께, 제1 압전 소자(D1)의 하부 전극(12)과 제2 압전 소자(D2)의 상부 전극(11)을 제2 Q/V 변환 회로(22)의 입력 단자(22a)에 접속한다. 이에 의해, 제1 및 제2 압전 소자(D1, D2)에 발생하는 전하량의 진동 노이즈 성분을 상쇄함과 함께, 제1 및 제2 압전 소자(D1, D2)에 발생하는 전하량의 코리올리 성분을 가산하여, 코리올리 성분만을 취출한다.

Description

각속도 센서와, 그것에 이용되는 동기 검파 회로{ANGULAR VELOCITY SENSOR, AND SYNCHRONOUS DETECTION CIRCUIT USED THEREIN}

본 발명은 각속도 센서와, 그것에 이용되는 동기 검파 회로에 관한 것이며, 특히, 진동하는 추부에 작용하는 코리올리력에 기초하여 각속도를 검출하는 각속도 센서와, 그것에 이용되는 동기 검파 회로에 관한 것이다.

각속도 센서는, 예를 들면 디지털 카메라, 비디오 카메라, 휴대 전화기, 카 네비게이션 시스템 등의 전자 기기에, 외적인 요인에 의해 변화하는 물리량을 검출하기 위해서 내장되어 있다. 이와 같은 각속도 센서는, 각속도 등의 물리량을 검출하고, 예를 들면 디지털 카메라 등의 손떨림 보정, 자세 제어 등의 자립 항법 등에 이용된다. 또한, GPS(Global Positioning System)에 의한 네비게이션 등에도 이용된다.

각속도 센서의 하나로서 압전 소자를 이용한 각속도 센서가 알려져 있다. 압전 소자를 이용한 각속도 센서는, 많은 장치에 내장되어 있다.

일본 실용 신안 등록 제3135181호 공보(특허 문헌 1) 및 일본 특허 출원 공개 평8-35981호 공보(특허 문헌 2)의 각속도 센서에는, 고리 형상의 가요부와, 가요부의 내측의 가장자리에 지지된 추부와, 가요부의 외측의 가장자리를 지지하는 지지부와, 제1 및 제2 압전 소자가 설치되어 있다. 가요부는, 그 중심을 Z축이 관통하도록 하여, XY 평면을 따라서 배치된다. 제1 압전 소자는, X축(또는 Y축)의 플러스측에 설치되며, 가요부의 표면에 고착된다. 제2 압전 소자는, X축(또는 Y축)의 마이너스측에 설치되며, 가요부의 표면에 고착된다. 이 각속도 센서는, 추부를 Z축 방향으로 진동시키면서, 제1 및 제2 압전 소자의 각각에 발생하는 전하량에 기초하여, Y축(또는 X축)의 주위의 각속도를 구한다.

또한, 일본 특허 출원 공개 평7-167660호 공보(특허 문헌 3)의 각속도 센서에서는, 자이로 진동자에 제1∼제3 압전 소자를 고착하고, 제1 압전 소자에 의해 자이로 진동자를 진동시키고, 제2 압전 소자에 의해 자이로 진동자의 진동을 검출하고, 제3 압전 소자에 의해 코리올리력을 검출하고, 제2 압전 소자의 출력 신호를 증폭하고, 90도 지연시켜 제1 압전 소자의 구동 신호를 생성한다.

또한, 압전 소자를 이용한 각속도 센서에서는, 압전 소자가 출력하는 전하를 전압으로 변환하고, 동기 검파 회로에 의해 구동 신호 성분이 혼재하는 센서 신호로부터 선택적으로 각속도 신호 성분을 취출하고, 또한 직류화하고, 검파 출력을 로우패스 필터에 의해 평활화한 후, 증폭 회로에 의해 직류 전압 신호를 증폭하여 출력한다.

이와 같은 각속도 센서에서는, 진동자의 소형 경량화에 수반하여, 압전 소자가 출력하는 전하는 매우 미약한 전하로 된다. 따라서, 이와 같은 미약한 전하에 기초하여 각속도를 검출하는 장치에는 무왜곡ㆍ저노이즈이며, 또한 적절한 게인으로 각속도를 검출할 수 있는 성능이 요구된다.

센서 신호로부터 노이즈인 오프셋 전압을 캔슬하는 동기 검파 회로는, 예를 들면 일본 특허 출원 공개 제2009-168588호 공보(특허 문헌 4)에 기재되어 있다.

특허 문헌 4에서는, 동기 검파 회로는 센서 신호의 반주기보다 짧은 펄스 폭이며, 또한 센서 신호의 주기와 동일한 주기를 갖는 동기 검파용의 샘플링 펄스와 동기하여 센서 신호를 동기 검파한다. 동기 검파 회로에서 각속도 신호 성분의 일부를 제거함으로써 각속도 신호 성분에 대한 검파 출력의 비율을 저감시켜, 신호 경로의 직류 바이어스 전압을 기준으로 한 플러스의 오프셋 전압을 캔슬한다.

또한, 일본 특허 출원 공개 제2009-128135호 공보(특허 문헌 5)의 단락 116에는, 각속도 신호 성분의 변위가 최대로 되는 기간 부근에서 샘플링을 행하면 S/N비를 개선할 수 있다고 하는 취지가 기술되어 있다.

또한, 일본 특허 출원 공개 제2008-224230호 공보(특허 문헌 6)의 단락 93에는, 샘플링 펄스의 펄스 폭을 조정하는 기술이 시사되어 있다.

또한, 일본 특허 출원 공개 평10-234094호 공보(특허 문헌 7)는 각속도 센서에 관한 것이 아니라, 스피커 장치에 관한 것이다. 특허 문헌 7에는, 주파수가 1㎑ 이상의 고음역에서는 청력이 저하된다고 하는 취지가 개시되어 있다. 본 발명의 각속도 센서에서 청력이 저하되는 주파수 대역을 아는 것은 구동 신호의 주파수를 정할 때에 유용하다.

일본 실용 신안 등록 제3135181호 공보 일본 특허 출원 공개 평8-35981호 공보 일본 특허 출원 공개 평7-167660호 공보 일본 특허 출원 공개 제2009-168588호 공보 일본 특허 출원 공개 제2009-128135호 공보 일본 특허 출원 공개 제2008-224230호 공보 일본 특허 출원 공개 평10-234094호 공보

그러나, 특허 문헌 1, 2의 각속도 센서에서는, 제1 및 제2 압전 소자의 각각에 발생하는 전하량은, 추부의 진동에 수반하여 발생하는 진동 노이즈 성분과, 코리올리력에 의해 발생하는 코리올리 성분을 포함하고 있고, 또한 진동 노이즈 성분이 코리올리 성분보다도 크므로, 각속도의 검출 정밀도가 낮다고 하는 문제가 있었다.

또한, 특허 문헌 3의 각속도 센서에서는, 제2 압전 소자의 출력 신호를 단순히 지연 회로에 의해 90도 지연시켜 제1 압전 소자의 구동 신호를 생성하고 있었으므로, 온도 변화 등이 있었던 경우에는 자이로 진동자의 진동수가 공진 주파수로부터 어긋나서, 각속도의 검출 정밀도가 저하된다고 하는 문제가 있었다.

또한, 특허 문헌 4에서는, 샘플링 펄스의 듀티비를 50％보다 작게 함으로써, 동기 검파 회로의 S/N비를 개선할 수 있다는 취지가 개시되어 있다. 그러나, 검파 출력의 전압이 검파 대상의 각속도 신호 성분의 최대값에 비해 저감되게 되기 때문에, 동기 검파 회로에 입력되는 각속도 신호 성분을 검출하는 검출 효율이 저하되게 된다.

또한, 특허 문헌 5, 6에는, 샘플링 펄스의 펄스 폭을 조정하면, 노이즈의 저감이 가능한 것이 시사되어 있다. 그러나, 구체적으로 어느 정도의 펄스 폭 또는 듀티비가 적절한지는 명시되어 있지 않다.

그 때문에, 본 발명의 주된 목적은, 각속도를 고정밀도로 검출하는 것이 가능한 각속도 센서와, 그것에 이용되는 동기 검파 회로를 제공하는 것이다.

본 발명에 따른 각속도 센서는, XY 평면을 따라서 배치되며, 그 중심을 Z축이 관통하는 고리 형상의 가요부와, 가요부의 내측의 가장자리에 지지된 추부와, 가요부의 외측의 가장자리를 지지하는 지지부와, 추부를 Z축의 방향으로 진동시키는 구동부와, X축 또는 Y축의 플러스측에 설치되며, 그 제1 전극이 가요부의 표면에 고착된 제1 압전 소자와, X축 또는 Y축의 마이너스측에 설치되며, 그 제1 전극이 가요부의 표면에 고착된 제2 압전 소자와, 제1 및 제2 압전 소자의 각각의 제1 및 제2 전극에 발생하는 전하량에 기초하여, Y축 또는 X축의 주위의 각속도를 구하는 연산 회로를 구비한 것이다. 제1 압전 소자의 제1 및 제2 전극은, 각각 제2 압전 소자의 제2 및 제1 전극에 접속되어 있다.

또한, 본 발명에 따른 다른 각속도 센서는, XY 평면을 따라서 배치되며, 그 중심을 Z축이 관통하는 고리 형상의 가요부와, 가요부의 내측의 가장자리에 지지된 추부와, 가요부의 외측의 가장자리를 지지하는 지지부와, 추부를 Z축 방향으로 진동시키는 구동부와, 추부의 진동에 기초하여, X축 또는 Y축의 주위의 각속도를 검출하는 검출부를 구비한 것이다. 구동부는, 가요부에 고착되며, 추부를 진동시키기 위한 제1 압전 소자와, 가요부에 고착되며, 추부의 진동을 검출하기 위한 제2 압전 소자와, 제1 압전 소자에 구동 신호를 공급하는 구동 회로와, 구동 신호의 위상을 90도 지연시키는 지연 회로와, 제2 압전 소자의 출력 신호의 위상과 지연 회로의 출력 신호의 위상을 비교하고, 그들 신호의 위상차가 없어지도록 구동 신호의 위상을 제어하는 위상 제어 회로를 포함한다.

또한, 본 발명에 따른 동기 검파 회로는, 각속도 센서에 이용되는 동기 검파 회로로서, 아날로그 스위치와, 저항 소자 및 캐패시터를 포함하는 적분 회로를 구비한 것이다. 구동 신호 성분과 각속도 신호 성분이 중첩된 센서 신호가 아날로그 스위치의 입력 단자에 입력되고, 아날로그 스위치의 출력 단자에 적분 회로의 입력 노드가 접속된다. 센서 신호의 주기와 동일한 주기를 갖는 샘플링 펄스에 의해 아날로그 스위치의 온/오프가 제어되고, 샘플링 펄스의 듀티비는 50％ 미만이다.

또한, 본 발명에 따른 또 다른 각속도 센서는, 상기 동기 검파 회로와, 동기 검파 회로의 출력 신호로부터 고주파 성분을 제거하는 로우패스 필터와, 전하 신호를 전압 신호로 변환하고, 그 전압 신호를 상기 센서 신호로서 동기 검파 회로에 출력하는 차지 앰프를 2조 구비한 것이다. 이 각속도 센서는, 각속도를 검출하였을 때에 서로 위상이 180도 어긋난 2개의 전하 신호를 각각 2개의 차지 앰프에 출력하는 센서부와, 2개의 로우패스 필터의 출력 신호의 전위차를 증폭하는 차동 증폭기를 더 구비한다.

또한, 본 발명에서, 구동 신호란, 압전 소자를 진동시키기 위해서 압전 소자에 가해지는 신호로서 정의된다. 센서 신호란, 차지 앰프의 출력 신호 또는, 동기 검파 회로의 입력 신호로서 정의된다. 검파 출력이란, 동기 검파 회로의 출력 신호로서 정의된다. 각속도 신호 성분이란, 압전 소자에 각속도가 가해진 것에 의해 압전 소자가 출력한 전하를 차지 앰프에 의해 전압으로 변환한 신호로서 정의되며, 센서 신호에 포함되어 있는 2개의 신호 중 하나이다. 구동 신호 성분이란, 압전 소자에 구동 신호가 가해진 것에 의해 압전 소자가 출력한 전하를 차지 앰프에 의해 전압으로 변환한 신호로서 정의되며, 센서 신호에 포함되어 있는 2개의 신호 중 하나이다. 제로 크로스점이란, 교류 신호에서 전압이 제로로 되는 점, 또는 교류 신호에 기준으로 되는 직류 전압이 중첩된 신호에서, 전압이 기준으로 되는 직류 전압의 전압과 동일해지는 점으로 정의된다.

본 발명에 따른 각속도 센서에서는, 제1 압전 소자의 제1 및 제2 전극은, 각각 제2 압전 소자의 제2 및 제1 전극에 접속되어 있다. 따라서, 제1 압전 소자에 발생하는 전하량의 진동 노이즈 성분과 제2 압전 소자에 발생하는 전하량의 진동 노이즈 성분을 상쇄함과 함께, 제1 압전 소자에 발생하는 전하량의 코리올리 성분과 제2 압전 소자에 발생하는 전하량의 코리올리 성분을 가산하여, 코리올리 성분만을 취출할 수 있다. 따라서, 각속도를 정밀도 좋게 검출할 수 있다.

또한, 본 발명에 따른 다른 각속도 센서에서는, 추부를 진동시키기 위한 제1 압전 소자와, 추부의 진동을 검출하기 위한 제2 압전 소자와, 제1 압전 소자에 구동 신호를 공급하는 구동 회로와, 구동 신호의 위상을 90도 지연시키는 지연 회로와, 제2 압전 소자의 출력 신호의 위상과 지연 회로의 출력 신호의 위상을 비교하고, 그들 신호의 위상차가 없어지도록 구동 신호의 위상을 제어하는 위상 제어 회로가 설치된다. 따라서, 온도 변화 등이 있었던 경우라도, 추부를 공진 주파수에서 진동시킬 수 있어, 각속도를 고정밀도로 검출할 수 있다.

또한, 본 발명에 따른 동기 검파 회로에서는, 센서 신호에 포함되는 각속도 신호 성분의 검출 효율을 높이고, 또한, 구동 신호 성분에 대한 신호 제거 효과의 개선을 도모할 수 있어, 각속도 신호 성분의 실체의 크기에 맞는 검파 출력을 출력할 수 있다. 또한, 이 동기 검파 회로를 이용함으로써, 검출 효율이 좋은 각속도 센서를 실현할 수 있다.

도 1은 본 발명의 실시 형태 1에 따른 각속도 센서의 본체부의 구성을 도시하는 도면이다.
도 2는 도 1의 (b)의 Ⅱ-Ⅱ선 단면도이다.
도 3은 도 1의 (b)의 Ⅲ-Ⅲ선 단면도이다.
도 4는 도 1에 도시한 압전 소자의 구성을 도시하는 단면도이다.
도 5는 도 1에 도시한 본체부의 동작을 도시하는 단면도이다.
도 6은 도 1에 도시한 본체부의 다른 동작을 도시하는 단면도이다.
도 7은 도 1에 도시한 본체부의 또 다른 동작을 도시하는 단면도이다.
도 8은 도 1에 도시한 본체부의 또 다른 동작을 도시하는 단면도이다.
도 9는 도 1에 도시한 압전 소자 D1, D2에 발생하는 전하량의 변화를 도시하는 타임 차트이다.
도 10은 도 1에 도시한 압전 소자 D3, D4에 발생하는 전하량의 변화를 도시하는 타임 차트이다.
도 11은 도 1∼도 10에서 설명한 각속도 센서의 전체 구성을 도시하는 블록도이다.
도 12는 도 11에 도시한 연산 회로의 구성을 도시하는 블록도이다.
도 13은 도 12에 도시한 Q/V 변환 회로 및 감산 회로의 구성을 예시하는 회로도이다.
도 14는 본원 발명의 효과를 설명하기 위한 블록도이다.
도 15는 본원 발명의 효과를 설명하기 위한 타임 차트이다.
도 16은 실시 형태 1의 변경예를 도시하는 블록도이다.
도 17은 본 발명의 실시 형태 2에 따른 각속도 센서의 본체부의 구성을 도시하는 도면이다.
도 18은 도 17에서 설명한 각속도 센서의 전체 구성을 도시하는 블록도이다.
도 19는 도 18에 도시한 연산 회로의 구성을 도시하는 블록도이다.
도 20은 도 18에 도시한 구동 회로의 구성을 도시하는 블록도이다.
도 21은 도 20에 도시한 위상 동기 루프 회로의 구성을 도시하는 블록도이다.
도 22는 도 20에 도시한 정현파 발생 회로의 구성을 도시하는 블록도이다.
도 23은 도 17∼도 22에서 도시한 각속도 센서의 동작을 도시하는 타임 차트이다.
도 24는 실시 형태 2의 변경예를 도시하는 타임 차트이다.
도 25는 본 발명의 실시 형태 3에 따른 각속도 센서의 구성을 도시하는 도면이다.
도 26은 도 25에 도시한 동기 검파 회로의 구성을 도시하는 도면이다.
도 27은 도 25에 도시한 센서 신호에 포함되는 2개의 신호와 샘플링 펄스의 관계를 도시하는 도면이다.
도 28은 샘플링 펄스의 듀티비가 50％의 경우의 동기 검파 회로의 검파 출력의 전압의 변화를 모식적으로 도시하는 도면이다.
도 29는 샘플링 펄스의 듀티비가 50％보다도 충분히 작은 값, 예를 들면 10％의 경우의 동기 검파 회로의 검파 출력의 전압의 변화를 모식적으로 도시하는 도면이다.
도 30은 도 25에 도시한 동기 검파 회로의 각속도 신호 성분에 대한 검파 출력의 전압의 수속하는 비율과 동기 검파 회로의 샘플링 펄스의 듀티비와의 관계를 도시하는 도면이다.

[실시 형태 1]

도 1의 (a)는 본 실시 형태 1의 각속도 센서의 본체부(1)의 구성을 도시하는 평면도이고, 도 1의 (b)는 도 1의 (a)의 본체부(1)를 XZ 평면을 따라서 절단한 도면이다. 도 2는 도 1의 (b)의 Ⅱ-Ⅱ선 단면도이고, 도 3은 도 1의 (b)의 Ⅲ-Ⅲ선 단면도이다.

도 1의 (a), (b)∼도 3에서, 본체부(1)는, 정사각형 형상의 본체 기판(2)을 구비한다. 본체 기판(2)의 아래에는 보조 기판(7)이 설치되고, 보조 기판(7)의 아래에는 지지 기판(10)이 설치되어 있다. 예를 들면, 본체 기판(2)은 실리콘 기판에 의해 구성되고, 보조 기판(7)은 글래스 기판에 의해 구성되며, 지지 기판(10)은 실리콘 기판에 의해 구성되어 있다.

본체 기판(2)의 이면에는, 도 2에 도시한 바와 같이, 둥근 고리 형상의 홈(6)이 형성되어 있다. 본체 기판(2)은, 홈(6)보다도 내측의 원기둥부(3)와, 홈(6)의 바닥의 둥근 고리 형상의 가요부(4)와, 홈(6)보다도 외측의 지지부(5)를 포함한다. 가요부(4)의 두께는 얇으므로, 가요부(4)는 가요성을 갖는다. 또한, 홈(6)은, 다각형 형상으로 형성되어 있어도 된다.

보조 기판(7)은, 도 3에 도시한 바와 같이, 단면이 정사각형을 이루는 각기둥 형상의 추부(8)와, 추부(8)를 수용하는 정사각형 형상의 틀부(9)를 포함한다. 도 1의 (b)에 도시한 바와 같이, 추부(8)의 상면에는 원기둥 형상의 돌기부(8a)가 형성되어 있다. 돌기부(8a)는 소정 두께 d1을 갖고, 그 직경은 원기둥부(3)의 직경과 동일하다. 돌기부(8a)의 상단면은, 원기둥부(3)의 하단면에 고착되어 있다. 또한, 틀부(9)의 상단면은 지지부(5)의 하단면에 고착되어 있고, 틀부(9)의 하단면은 지지 기판(10)의 상단면에 고착되어 있다.

도 1의 (b)에 도시한 바와 같이, 추부(8)의 상면과 지지부(5)의 하단면과의 사이에는 소정의 간격 d1이 확보되고, 추부(8)의 측면과 틀부(9)의 내면과의 사이에는 소정의 간격 d2가 확보되고, 추부(8)의 하면과 지지 기판(10)의 상면과의 사이에는 소정의 간격 d3이 확보되어 있다. 따라서, 각속도 센서에 전혀 힘이 작용하고 있지 않은 상태에서는, 추부(8)는, 원기둥부(3)를 통하여 상방으로부터 공중에 매달려 있다.

또한, 도 1의 (a), (b)에 도시한 바와 같이, 가요부(4)의 상면에는, 각각이 부채형으로 형성된 8개의 압전 소자 D1∼D4, E1∼E4가 고착되어 있다. 여기서는, 설명의 편의상, 본체 기판(2)의 상면 중심 위치에 원점 O를 취하고, 도 1의 (a)의 우측 방향으로 X축을 취하고, 상방향으로 Y축을 취하고, 지면(紙面) 수직 상방으로 Z축을 취하여, XYZ 3차원 직교 좌표계를 정의한다.

압전 소자 D1∼D4는 가요부(4)의 내측의 가장자리를 따라서 원형으로 배치되고, 압전 소자 E1∼E4는 가요부(4)의 외측의 가장자리를 따라서 원형으로 배치되어 있다. 압전 소자 D1, E1은 X축의 플러스측에 배치되고, 압전 소자 D2, E2는 X축의 마이너스측에 배치되어 있다. 압전 소자 D3, E3은 Y축의 플러스측에 배치되고, 압전 소자 D4, E4는 Y축의 마이너스측에 배치된다. 압전 소자 D1, E1과 압전 소자 D2, E2는 Y축을 사이에 두고 선대칭으로 배치되고, 압전 소자 D3, E3과 압전 소자 D4, E4는 X축을 사이에 두고 선대칭으로 배치되어 있다.

압전 소자 E1은, 도 4에 도시한 바와 같이, 상부 전극(11), 하부 전극(12), 및 압전 재료층(13)을 포함한다. 하부 전극(12)은, 가요부(4)의 표면에 고착되어 있다. 압전 재료층(13)은, 예를 들면 PZT(lead zirconate titanate)로 형성되어 있다. 다른 압전 소자 E2∼E4, D1∼D4의 각각도 압전 소자 E1과 동일한 구성이다.

압전 소자 E1, E2의 각각의 전극(11, 12) 간에 제1 극성 전압(예를 들면 정전압)을 인가하면 압전 소자 E1, E2의 각각이 X축 방향으로 수축되고, 압전 소자 E1, E2의 각각의 전극(11, 12) 간에 제2 극성 전압(예를 들면 부전압)을 인가하면 압전 소자 E1, E2의 각각이 X축 방향으로 신장된다. 또한, 압전 소자 E3, E4의 각각의 전극(11, 12) 간에 제1 극성 전압을 인가하면 압전 소자 E3, E4의 각각이 Y축 방향으로 수축되고, 압전 소자 E3, E4의 각각의 전극(11, 12) 간에 제2 극성 전압을 인가하면 압전 소자 E3, E4의 각각이 Y축 방향으로 신장된다. 압전 소자 E1∼E4의 각각의 신축량은, 압전 소자 E1∼E4의 각각의 전극(11, 12) 간의 전압에 따라서 변화한다. 압전 소자 E1∼E4가 수축되면 가요부(4)가 상방으로 휘고, 압전 소자 E1∼E4가 신장되면 가요부(4)가 하방으로 휜다.

따라서, 압전 소자 E1∼E4의 각각의 전극(11, 12) 간에 제1 극성 전압을 인가하면, 도 5에 도시한 바와 같이, 압전 소자 E1, E2의 각각이 X축 방향으로 수축됨과 함께 압전 소자 E3, E4의 각각이 Y축 방향으로 수축되어, 추부(8)가 상방(Z축의 정방향)으로 이동한다. 반대로, 압전 소자 E1∼E4의 각각의 전극(11, 12) 간에 제2 극성 전압을 인가하면, 도 6에 도시한 바와 같이, 압전 소자 E1, E2의 각각이 X축 방향으로 신장됨과 함께 압전 소자 E3, E4의 각각이 Y축 방향으로 신장되어, 추부(8)가 하방(Z축의 부방향)으로 이동한다. 따라서, 압전 소자 E1∼E4의 각각의 전극(11, 12) 간에 교류 전압을 인가하면, 압전 소자 E1∼E4의 각각이 신축하여, 추부(8)가 상하 방향(Z축 방향)으로 진동한다.

또한, 압전 소자 D1, D2의 각각을 X축 방향으로 수축하면 압전 소자 D1, D2의 각각의 전극(11, 12)에 각각 제1 극성 전하(예를 들면 양전하) 및 제2 극성 전하(예를 들면 음전하)가 발생하고, 압전 소자 D1, D2의 각각을 X축 방향으로 신장하면 압전 소자 D1, D2의 각각의 전극(11, 12)에 각각 제2 극성 전하 및 제1 극성 전하가 발생한다. 마찬가지로, 압전 소자 D3, D4의 각각을 Y축 방향으로 수축하면 압전 소자 D3, D4의 각각의 전극(11, 12)에 각각 제1 극성 전하 및 제2 극성 전하가 발생하고, 압전 소자 D3, D4의 각각을 Y축 방향으로 신장하면 압전 소자 D3, D4의 각각의 전극(11, 12)에 각각 제2 극성 전하 및 제1 극성 전하가 발생한다. 압전 소자 D1∼D4의 각각의 전극(11, 12)에 발생하는 전하량, 즉 압전 소자 D1∼D4의 각각의 전극(11, 12) 간의 전압은, 압전 소자 D1∼D4의 각각의 신축량에 따라서 변화한다. 가요부(4)가 상방으로 휘면 압전 소자 D1∼D4가 신장되고, 가요부(4)가 하방으로 휘면 압전 소자 D1∼D4가 수축된다.

따라서, 도 5에 도시한 바와 같이, 추부(8)가 상방(Z축의 정방향)으로 이동하여 압전 소자 D1, D2의 각각이 X축 방향으로 신장됨과 함께 압전 소자 D3, D4의 각각이 Y축 방향으로 신장되면, 압전 소자 D1∼D4의 각각의 전극(11, 12)에 각각 제2 극성 전하 및 제1 극성 전하가 발생한다. 반대로 도 6에 도시한 바와 같이, 추부(8)가 하방(Z축의 부방향)으로 이동하여 압전 소자 D1, D2의 각각이 X축 방향으로 수축됨과 함께 압전 소자 D3, D4의 각각이 Y축 방향으로 수축되면, 압전 소자 D1∼D4의 각각의 전극(11, 12)에 각각 제1 극성 전하 및 제2 극성 전하가 발생한다. 따라서, 추부(8)가 상하 방향(Z축 방향)으로 진동하여 압전 소자 D1∼D4의 각각이 신축하면, 압전 소자 D1∼D4의 각각의 전극(11, 12) 간에 교류 전압이 발생한다.

또한, 도 7에 도시한 바와 같이, 추부(8)의 무게 중심 G에 대하여 우측 방향(X축의 정방향)의 힘 +Fx가 작용한 경우에는, 압전 소자 D1이 신장됨과 함께 압전 소자 D2가 수축된다. 이때, 압전 소자 D1의 전극(11, 12)에 각각 제2 극성 전하 및 제1 극성 전하가 발생하고, 압전 소자 D2의 전극(11, 12)에 각각 제1 극성 전하 및 제2 극성 전하가 발생한다. 반대로 도 8에 도시한 바와 같이, 추부(8)의 무게 중심 G에 대하여 좌측 방향(X축의 부방향)의 힘 -Fx가 작용한 경우에는, 압전 소자 D1이 수축됨과 함께 압전 소자 D2가 신장된다. 이때, 압전 소자 D1의 전극(11, 12)에 각각 제1 극성 전하 및 제2 극성 전하가 발생하고, 압전 소자 D2의 전극(11, 12)에 각각 제2 극성 전하 및 제1 극성 전하가 발생한다.

따라서, 압전 소자 D1의 전극(11, 12)에 발생한 전하량을 전압 V1로 변환함과 함께, 압전 소자 D2의 전극(11, 12)에 발생한 전하량을 전압 V2로 변환하고, V1과 V2의 차의 전압 V3을 구하면, 추부(8)의 무게 중심 G에 작용한 X축 방향의 힘 Fx의 극성과 크기를 V3으로부터 구할 수 있다.

마찬가지로, 압전 소자 D3의 전극(11, 12)에 발생한 전하량을 전압 V1로 변환함과 함께, 압전 소자 D4의 전극(11, 12)에 발생한 전하량을 전압 V2로 변환하고, V1과 V2의 차의 전압 V3을 구하면, 추부(8)의 무게 중심 G에 작용한 Y축 방향의 힘 Fy의 극성과 크기를 검출할 수 있다.

그런데, 어떤 물체가 3차원 직교 좌표계 내의 제1 좌표축 방향으로 속도 v로 운동하고 있는 상태에서, 이 물체에 제2 좌표축 주위의 각속도 ω가 작용하면, 이 물체에는 제3 좌표축 방향으로 코리올리력 Fc가 작용하게 되어, 각속도 ω는 Fc/v에 비례한 값으로 된다.

따라서, 추부(8)를 Z축 방향으로 단진동시키면서, 추부(8)에 작용한 X축 방향의 힘(코리올리력) Fc를 검출하면, 그 검출값에 기초하여, 추부(8)에 작용한 Y축 주위의 각속도 ωy를 구할 수 있다. 이 경우, 예를 들면 「추부(8)의 무게 중심 G가 단진동의 중심 위치를 통과하는 순간의 타이밍에서, 힘 Fc의 검출을 행한다」라고 하는 바와 같이 정해 두면, 측정 타이밍에서의 추부(8)의 Y축 방향의 속도 v는 항상 일정(단진동의 최대 속도)하게 되므로, 힘 Fc의 검출값을 그대로 각속도 ωy에 비례하는 양으로서 취급할 수 있다. 마찬가지로, 추부(8)를 Z축 방향으로 단진동시키면서, 추부(8)에 작용한 Y축 방향의 힘(코리올리력) Fc를 검출하면, 그 검출값에 기초하여, 추부(8)에 작용한 X축 주위의 각속도 ωx를 구할 수 있다.

추부(8)를 Z축 방향으로 단진동시키면서, 추부(8)에 Y축 주위의 각속도 ωy를 부여한 경우, 압전 소자 D1의 전극(11)에 발생하는 전하량 Q1A는, 도 9의 (a)에 도시한 바와 같이 변화한다. 이 전하량 Q1A는, 추부(8)의 진동에 의해 발생하는 진동 노이즈 성분 Q1An과, 코리올리력에 기인하여 발생하는 코리올리 성분 Q1Ac를 포함한다. 진동 노이즈 성분 Q1An 및 코리올리 성분 Q1Ac는, 모두 추부(8)의 진동에 동기하여 정현파 형상으로 변화한다. 단, 코리올리 성분 Q1Ac의 파형은, 진동 노이즈 성분 Q1An의 파형보다도 위상이 90도 지연된다. 진동 노이즈 성분 Q1An이 0으로 되었을 때, 추부(8)의 속도가 최대로 되어, 코리올리 성분 Q1Ac는 최대로 된다.

압전 소자 D1의 전극(11, 12)에는, 역극성의 전하가 발생한다. 따라서, 도 9의 (b)에 도시한 바와 같이, 압전 소자 D1의 전극(12)에 발생하는 전하량 Q1B의 진동 노이즈 성분 Q1Bn 및 코리올리 성분 Q1Bc는, 각각 압전 소자 D1의 전극(11)에 발생하는 전하량 Q1A의 진동 노이즈 성분 Q1An 및 코리올리 성분 Q1Ac와 역의 위상으로 된다.

또한 도 5 및 도 6에서 도시한 바와 같이, 추부(8)의 Z축 방향의 진동에 대하여 압전 소자 D1과 D2는 동일한 방향으로 신축한다. 따라서, 압전 소자 D2의 전극(11)에 발생하는 전하량 Q2A의 진동 노이즈 성분 Q2An은, 도 9의 (c)에 도시한 바와 같이, 압전 소자 D1의 전극(11)에 발생하는 전하량 Q1A의 진동 노이즈 성분 Q1An과 동위상으로 된다. 또한, 압전 소자 D2의 전극(12)에 발생하는 전하량 Q2B의 진동 노이즈 성분 Q2Bn은, 도 9의 (d)에 도시한 바와 같이, 압전 소자 D1의 전극(12)에 발생하는 전하량 Q1B의 진동 노이즈 성분 Q1Bn과 동위상으로 된다.

또한 도 7 및 도 8에서 도시한 바와 같이, 추부(8)에 대하여 X축의 정방향의 힘이 작용하여 압전 소자 D1이 신장된 경우, 압전 소자 D2는 수축된다. 반대로, 추부(8)에 대하여 X축의 부방향의 힘이 작용하여 압전 소자 D1이 수축된 경우, 압전 소자 D2는 신장된다. 따라서, 압전 소자 D2의 전극(11)에 발생하는 전하량 Q2A의 코리올리 성분 Q2Ac는, 도 9의 (c)에 도시한 바와 같이, 압전 소자 D1의 전극(11)에 발생하는 전하량 Q1A의 코리올리 성분 Q1Ac와 역위상으로 된다. 또한, 압전 소자 D2의 전극(12)에 발생하는 전하량 Q2B의 코리올리 성분 Q2Bc는, 도 9의 (d)에 도시한 바와 같이, 압전 소자 D1의 전극(12)에 발생하는 전하량 Q1B의 코리올리 성분 Q1Bc와 역위상으로 된다.

따라서, 압전 소자 D1의 전극(11)과 압전 소자 D2의 전극(12)을 접속하여 전하량 Q1A와 Q2B를 합성하면, 도 9의 (e)에 도시한 바와 같이, 진동 노이즈 성분 Q1An과 Q2Bn을 상쇄하고, 코리올리 성분 Q1Ac와 Q2Bc를 가산할 수 있다. 마찬가지로, 압전 소자 D1의 전극(12)과 압전 소자 D2의 전극(11)을 접속하여 전하량 Q1B와 Q2A를 합성하면, 도 9의 (f)에 도시한 바와 같이, 진동 노이즈 성분 Q1Bn과 Q2An을 상쇄하고, 코리올리 성분 Q1Bc와 Q2Ac를 가산할 수 있다.

마찬가지로, 추부(8)를 Z축 방향으로 단진동시키면서, 추부(8)에 X축 주위의 각속도 ωx를 부여한 경우, 압전 소자 D3의 전극(11)에 발생하는 전하량 Q3A는, 도 10의 (a)에 도시한 바와 같이 변화한다. 이 전하량 Q3A는, 추부(8)의 진동에 의해 발생하는 진동 노이즈 성분 Q3An과, 코리올리력에 기인하여 발생하는 코리올리 성분 Q3Ac를 포함한다. 진동 노이즈 성분 Q3An 및 코리올리 성분 Q3Ac는, 모두 추부(8)의 진동에 동기하여 정현파 형상으로 변화한다. 단, 코리올리 성분 Q3Ac의 파형은, 진동 노이즈 성분 Q3An의 파형보다도 위상이 90도 지연된다. 진동 노이즈 성분 Q3An이 0으로 되었을 때, 추부(8)의 속도가 최대로 되어, 코리올리 성분 Q3Ac는 최대로 된다.

압전 소자 D3의 전극(11, 12)에는, 역극성의 전하가 발생한다. 따라서, 도 10의 (b)에 도시한 바와 같이, 압전 소자 D3의 전극(12)에 발생하는 전하량 Q3B의 진동 노이즈 성분 Q3Bn 및 코리올리 성분 Q3Bc는, 각각 압전 소자 D3의 전극(11)에 발생하는 전하량 Q3A의 진동 노이즈 성분 Q3An 및 코리올리 성분 Q3Ac와 역의 위상으로 된다.

또한 도 5 및 도 6에서 도시한 바와 같이, 추부(8)의 Z축 방향의 진동에 대하여 압전 소자 D3과 D4는 동일한 방향으로 신축한다. 따라서, 압전 소자 D4의 전극(11)에 발생하는 전하량 Q4A의 진동 노이즈 성분 Q4An은, 도 10의 (c)에 도시한 바와 같이, 압전 소자 D3의 전극(11)에 발생하는 전하량 Q3A의 진동 노이즈 성분 Q3An과 동위상으로 된다. 또한, 압전 소자 D4의 전극(12)에 발생하는 전하량 Q4B의 진동 노이즈 성분 Q4Bn은, 도 10의 (d)에 도시한 바와 같이, 압전 소자 D3의 전극(12)에 발생하는 전하량 Q3B의 진동 노이즈 성분 Q3Bn과 동위상으로 된다.

또한 도 7 및 도 8에서 도시한 바와 같이, 추부(8)에 대하여 Y축의 정방향의 힘이 작용하여 압전 소자 D3이 신장된 경우, 압전 소자 D4는 수축된다. 반대로, 추부(8)에 대하여 Y축의 부방향의 힘이 작용하여 압전 소자 D3이 수축된 경우, 압전 소자 D4는 신장된다. 따라서, 압전 소자 D4의 전극(11)에 발생하는 전하량 Q4A의 코리올리 성분 Q4Ac는, 도 10의 (c)에 도시한 바와 같이, 압전 소자 D3의 전극(11)에 발생하는 전하량 Q3A의 코리올리 성분 Q3Ac와 역위상으로 된다. 또한, 압전 소자 D4의 전극(12)에 발생하는 전하량 Q4B의 코리올리 성분 Q4Bc는, 도 10의 (d)에 도시한 바와 같이, 압전 소자 D3의 전극(12)에 발생하는 전하량 Q3B의 코리올리 성분 Q3Bc와 역위상으로 된다.

따라서, 압전 소자 D3의 전극(11)과 압전 소자 D4의 전극(12)을 접속하여 전하량 Q3A와 Q4B를 합성하면, 도 10의 (e)에 도시한 바와 같이, 진동 노이즈 성분 Q3An과 Q4Bn을 상쇄하고, 코리올리 성분 Q3Ac와 Q4Bc를 가산할 수 있다. 마찬가지로, 압전 소자 D3의 전극(12)과 압전 소자 D4의 전극(11)을 접속하여 전하량 Q3B와 Q4A를 합성하면, 도 10의 (f)에 도시한 바와 같이, 진동 노이즈 성분 Q3Bn과 Q4An을 상쇄하고, 코리올리 성분 Q3Bc와 Q4Ac를 가산할 수 있다.

도 11은 각속도 센서의 구성을 도시하는 회로 블록도이다. 도 11에서, 이 각속도 센서는, 본체부(1)와 전기 회로부(15)를 구비한다. 본체부(1)는 압전 소자 D1∼D4, E1∼E4를 포함하고, 전기 회로부(15)는 연산 회로(16, 17) 및 구동 회로(18)를 포함한다.

압전 소자 D1의 전극(11)과 압전 소자 D2의 전극(12)은, 연산 회로(16)의 한쪽 입력 단자(16a)에 접속된다. 압전 소자 D1의 전극(12)과 압전 소자 D2의 전극(11)은, 연산 회로(16)의 다른 쪽 입력 단자(16b)에 접속된다. 연산 회로(16)는, 한쪽 입력 단자(16a)에 나타나는 코리올리 성분(Q1Ac+Q2Bc)과, 다른 쪽 입력 단자(16b)에 나타나는 코리올리 성분(Q1Bc+Q2Ac)에 기초하여, Y축 주위의 각속도 ωy를 구하고, 그 각속도 ωy를 나타내는 신호 Sy를 출력한다.

또한, 압전 소자 D3의 전극(11)과 압전 소자 D4의 전극(12)은, 연산 회로(17)의 한쪽 입력 단자(17a)에 접속된다. 압전 소자 D3의 전극(12)과 압전 소자 D4의 전극(11)은, 연산 회로(17)의 다른 쪽 입력 단자(17b)에 접속된다. 연산 회로(17)는, 한쪽 입력 단자(17a)에 나타나는 코리올리 성분(Q3Ac+Q4Bc)과, 다른 쪽 입력 단자(17b)에 나타나는 코리올리 성분(Q3Bc+Q4Ac)에 기초하여, X축 주위의 각속도 ωx를 구하고, 그 각속도 ωx를 나타내는 신호 Sx를 출력한다.

또한, 압전 소자 E1∼E4의 전극(11)은 구동 회로(18)의 한쪽 출력 단자(18a)에 접속되고, 압전 소자 E1∼E4의 전극(12)은 구동 회로(18)의 다른 쪽 출력 단자(18b)에 접속된다. 구동 회로(18)는, 출력 단자(18a, 18b) 간에 교류 전압을 인가하여 압전 소자 E1∼E4의 각각을 신축시켜, 추부(8)를 Z축 방향으로 진동시킨다.

도 12는 연산 회로(16)의 구성을 도시하는 블록도이다. 도 12에서, 연산 회로(16)는, Q/V 변환 회로(21, 22), 감산 회로(23), 및 신호 발생 회로(24)를 포함한다. Q/V 변환 회로(21)는, 입력 단자(16a)에 나타나는 코리올리 성분(Q1Ac+Q2Bc)을 전압 V21로 변환한다. 전압 V21의 파형은, 코리올리 성분(Q1Ac+Q2Bc)과 역상의 정현파로 된다. Q/V 변환 회로(22)는, 입력 단자(16b)에 나타나는 코리올리 성분(Q1Bc+Q2Ac)을 전압 V22로 변환한다. 전압 V22의 파형은, 코리올리 성분(Q1Bc+Q2Ac)과 역상의 정현파로 되어, 전압 V21의 파형과 역상으로 된다.

감산 회로(23)는, 전압 V22로부터 전압 V21을 감산하여 전압 V23을 생성한다. 신호 발생 회로(24)는, 전압 V23에 기초하여 Y축 주위의 각속도 ωy를 구하고, 그 각속도 ωy를 나타내는 신호 Sy를 출력한다. 연산 회로(17)는, 연산 회로(16)와 동일한 구성이므로, 그 설명은 반복하지 않는다.

도 13은 도 12에 도시한 Q/V 변환 회로(21, 22) 및 감산 회로(23)의 구성을 예시하는 회로도이다. 도 13에서, Q/V 변환 회로(21)는, 연산 증폭기(30), 저항 소자(31), 및 캐패시터(32)를 포함한다. 연산 증폭기(30)의 반전 입력 단자(-단자)는 입력 단자(16a)에 접속되고, 그 비반전 입력 단자(+단자)는 기준 전압 VR을 받는다. 저항 소자(31)는, 연산 증폭기(30)의 반전 입력 단자와 출력 단자 사이에 접속된다. 캐패시터(32)는, 저항 소자(31)에 병렬 접속된다.

입력 단자(16a)에 나타나는 전하량을 Q21로 하고, 캐패시터(32)의 용량값을 C1로 하면, Q/V 변환 회로(21)의 출력 전압 V21은, V21=-Q21/C1로 된다. 따라서, 캐패시터(32)의 용량값 C1을 조정함으로써, Q/V 변환 효율을 조정할 수 있다.

Q/V 변환 회로(22)는, 연산 증폭기(33), 저항 소자(34), 및 캐패시터(35)를 포함한다. 연산 증폭기(33)의 반전 입력 단자는 입력 단자(16b)에 접속되고, 그 비반전 입력 단자는 기준 전압 VR을 받는다. 저항 소자(34)는, 연산 증폭기(33)의 반전 입력 단자와 출력 단자 사이에 접속된다. 캐패시터(35)는, 저항 소자(34)에 병렬 접속된다.

입력 단자(16b)에 나타나는 전하량을 Q22로 하고, 캐패시터(35)의 용량값을 C2로 하면, Q/V 변환 회로(22)의 출력 전압 V22는, V22=-Q22/C2로 된다. 따라서, 캐패시터(35)의 용량값 C2를 조정함으로서, Q/V 변환 효율을 조정할 수 있다.

감산 회로(23)는, 연산 증폭기(36) 및 저항 소자(37∼40)를 포함한다. 저항 소자(37)의 한쪽 전극은 Q/V 변환 회로(21)의 출력 전압 V21을 받고, 그 다른 쪽 전극은 연산 증폭기(36)의 반전 입력 단자에 접속된다. 저항 소자(38)의 한쪽 전극은 Q/V 변환 회로(22)의 출력 전압 V22를 받고, 그 다른 쪽 전극은 연산 증폭기(36)의 비반전 입력 단자에 접속된다. 저항 소자(39)는, 연산 증폭기(36)의 반전 입력 단자와 출력 단자 사이에 접속된다. 저항 소자(40)의 한쪽 전극은 연산 증폭기(36)의 비반전 입력 단자에 접속되고, 그 다른 쪽 전극은 기준 전압 VR을 받는다.

저항 소자(37, 38)의 각각의 저항값을 R1로 하고, 저항 소자(39, 40)의 각각의 저항값을 R2로 하면, 감산 회로(23)의 출력 전압 V23은, V23=(V22-V21)R2/R1로 된다. 따라서, 저항값R1, R2를 조정함으로써 감산 회로(23)의 증폭률을 조정할 수 있다.

도 14의 (a), (b)는 본원의 각속도 센서의 효과를 설명하기 위한 도면이며, 특히, 도 14의 (a)는 본원의 각속도 센서의 주요부를 도시하는 블록도이고, 도 14의 (b)는 비교예의 주요부를 도시하는 블록도이다.

본원 발명에서는, 도 14의 (a)에 도시한 바와 같이, 압전 소자 D1의 전극(11)과 압전 소자 D2의 전극(12)이 Q/V 변환 회로(21)의 입력 단자(21a)에 접속됨과 함께, 압전 소자 D1의 전극(12)과 압전 소자 D2의 전극(11)이 Q/V 변환 회로(22)의 입력 단자(22a)에 접속된다. 이에 의해, 도 9의 (a)∼(f)에서 도시한 바와 같이, 압전 소자 D1, D2에 발생한 전하 중의 진동 노이즈 성분이 상쇄되어, 입력 단자(21a, 22a)의 각각에는 코리올리 성분만이 나타난다. Q/V 변환 회로(21)는 입력 단자(21a)에 나타나는 코리올리 성분을 전압 V21로 변환하고, Q/V 변환 회로(22)는 입력 단자(22a)에 나타나는 코리올리 성분을 전압 V22로 변환하고, 감산 회로(23)는 전압 V22로부터 전압 V21을 감산하여 전압 V23을 생성한다.

한편, 비교예에서는, 도 14의 (b)에 도시한 바와 같이, 압전 소자 D1의 전극(11)이 Q/V 변환 회로(21)의 입력 단자(21a)에 접속됨과 함께, 압전 소자 D2의 전극(11)이 Q/V 변환 회로(22)의 입력 단자(22a)에 접속되고, 압전 소자 D1, D2의 전극(12)이 모두 접지된다. Q/V 변환 회로(21)는 입력 단자(21a)에 나타나는 전하의 진동 노이즈 성분과 코리올리 성분의 양방을 전압 V21로 변환하고, Q/V 변환 회로(22)는 입력 단자(22a)에 나타나는 전하의 진동 노이즈 성분과 코리올리 성분의 양방을 전압 V22로 변환하고, 감산 회로(23)는 전압 V22로부터 전압 V21을 감산하여 전압 V23을 생성한다.

도 15의 (a)는 도 14의 (a)에 도시한 Q/V 변환 회로(21)의 출력 전압 V21을 도시하는 타임 차트이고, 도 15의 (b)는 도 14의 (b)에 도시한 Q/V 변환 회로(21)의 출력 전압 V21을 도시하는 타임 차트이다. 본원 발명에서는, Q/V 변환 회로(21)의 출력 전압 V21은 코리올리 성분 V21c만을 포함한다. 따라서, Q/V 변환 회로(21)의 출력 전압이 포화 전압 VOH, VOL을 초과하지 않는 범위에서 Q/V 변환 효율을 높게 설정하여, 큰 코리올리 신호 V21c를 얻을 수 있다. 이 때문에, 각속도를 정밀도 좋게 검출할 수 있다.

이에 대하여 비교예에서는, Q/V 변환 회로(21)의 출력 전압 V21은 진동 노이즈 성분 V21n과 코리올리 성분 V21c의 양방을 포함한다. 따라서, Q/V 변환 회로(21)의 출력 전압이 포화 전압 VOH, VOL을 초과하지 않는 범위에서 Q/V 변환 효율을 높게 설정해도, 진동 노이즈 성분 V21n쪽이 코리올리 성분 V21c보다도 상당히 크므로, 작은 코리올리 신호 V21c밖에 얻을 수 없다. 이 때문에, 각속도를 정밀도 좋게 검출할 수 없다.

또한, 도 16은 이 실시 형태 1의 변경예를 도시하는 블록도로서, 도 14의 (a)와 대비되는 도면이다. 도 16의 각속도 센서가 도 14의 (a)의 각속도 센서와 상이한 점은, 압전 소자 D1의 전극(12)과 압전 소자 D2의 전극(11)이 접지되고, Q/V 변환 회로(22) 및 감산 회로(23)가 제거되어 있는 점이다. Q/V 변환 회로(21)의 출력 전압 V21은, 도 15의 (a)에 도시한 바와 같이, 코리올리 성분 V21c만을 포함한다. Q/V 변환 회로(21)의 출력 전압 V21은, 도 12의 신호 발생 회로(24)에 직접 입력된다. 신호 발생 회로(24)는, 전압 V21에 기초하여 Y축 주위의 각속도 ωy를 구하고, 그 각속도 ωy를 나타내는 신호 Sy를 출력한다. 다른 구성 및 동작은, 실시 형태 1과 동일하므로, 그 설명은 반복하지 않는다.

이 변경예에서는, Q/V 변환 회로(22) 및 감산 회로(23)를 제거하였으므로, 장치의 소형화를 도모할 수 있다. 단, 도 12의 회로에서는, 전압 V22로부터 전압 V21을 감산하므로, 전압 V21, V22의 동상 노이즈를 제거할 수 있지만, 이 변경예에서는, 전압 V21에 발생한 노이즈를 제거할 수는 없다.

[실시 형태 2]

도 17의 (a)는 본 실시 형태 2의 각속도 센서의 본체부(41)의 구성을 도시하는 평면도로서, 도 1의 (a)와 대비되는 도면이다. 또한 도 17의 (b)는, 도 17의 (a)의 본체부(41)를 XZ 평면을 따라서 절단한 도면으로서, 도 1의 (b)와 대비되는 도면이다.

도 17의 (a), (b)를 참조하여, 본체부(41)가 실시 형태 1의 본체부(1)와 상이한 점은, 압전 소자 E1∼E4가 압전 소자 E11∼E18, F1∼F4로 치환되어 있는 점이다. 압전 소자 E11∼E18, F1∼F4의 각각은, 부채형으로 형성되어 가요부(4)의 상면에 고착되어 있다. 압전 소자 D1∼D4는 추부(8)에 작용하는 코리올리력을 검출하기 위해서 설치되고, 압전 소자 E11∼E18은 추부(8)를 진동시키기 위해서 설치되며, 압전 소자 F1∼F4는 추부(8)의 진동을 검출하기 위해서 설치되어 있다. 압전 소자 E11∼E18은 제1 압전 소자를 구성하고, 압전 소자 F1∼F4는 제2 압전 소자를 구성한다. 여기서는, 설명의 편의상, 본체 기판(2)의 상면 중심 위치에 원점 O를 취하고, 도 17의 (a)의 우측 방향으로 X축을 취하고, 상방향으로 Y축을 취하고, 지면 수직 상방으로 Z축을 취하여, XYZ 3차원 직교 좌표계를 정의한다.

압전 소자 D1∼D4는 가요부(4)의 내측의 가장자리를 따라서 원형으로 배치되고, 압전 소자 E11∼E18, F1∼F4는 가요부(4)의 외측의 가장자리를 따라서 원형으로 배치되어 있다. 압전 소자 D1, F1은 X축의 플러스측에 배치되고, 압전 소자 D2, F2는 X축의 마이너스측에 배치되어 있다. 압전 소자 D3, F3은 Y축의 플러스측에 배치되고, 압전 소자 D4, F4는 Y축의 마이너스측에 배치된다. 압전 소자 D1, F1과 압전 소자 D2, F2는 Y축을 사이에 두고 선대칭으로 배치되고, 압전 소자 D3, F3과 압전 소자 D4, F4는 X축을 사이에 두고 선대칭으로 배치되어 있다. 압전 소자 D1(또는 D3)는 제3 압전 소자를 구성하고, 압전 소자 D2(또는 D4)는 제4 압전 소자를 구성한다.

또한, 압전 소자 E11, E12는 압전 소자 F1의 양측에 배치되고, 압전 소자 E13, E14는 압전 소자 F2의 양측에 배치되며, 압전 소자 E15, E16은 압전 소자 F3의 양측에 배치되고, 압전 소자 E17, E18은 압전 소자 F4의 양측에 배치되어 있다. 압전 소자 E11∼E18, F1∼F4의 각각은, 도 4에서 도시한 압전 소자 E1과 동일한 구성이다.

압전 소자 E11∼E14의 각각의 전극(11, 12) 간에 제1 극성 전압(예를 들면 정전압)을 인가하면 압전 소자 E11∼E14의 각각이 X축 방향으로 수축되고, 압전 소자 E11∼E14의 각각의 전극(11, 12) 간에 제2 극성 전압(예를 들면 부전압)을 인가하면 압전 소자 E11∼E14의 각각이 X축 방향으로 신장된다. 또한, 압전 소자 E15∼E18의 각각의 전극(11, 12) 간에 제1 극성 전압을 인가하면 압전 소자 E15∼E18의 각각이 Y축 방향으로 수축되고, 압전 소자 E15∼E18의 각각의 전극(11, 12) 간에 제2 극성 전압을 인가하면 압전 소자 E15∼E18의 각각이 Y축 방향으로 신장된다. 압전 소자 E11∼E18의 각각의 신축량은, 압전 소자 E11∼E18의 각각의 전극(11, 12) 간의 전압에 따라서 변화한다. 압전 소자 E11∼E18이 수축되면 가요부(4)가 상방으로 휘고, 압전 소자 E11∼E18이 신장되면 가요부(4)가 하방으로 휜다.

따라서, 압전 소자 E11∼E18의 각각의 전극(11, 12) 간에 제1 극성 전압을 인가하면, 도 5에 도시한 바와 같이, 압전 소자 E11∼E14의 각각이 X축 방향으로 수축됨과 함께 압전 소자 E15∼E18의 각각이 Y축 방향으로 수축되어, 추부(8)가 상방(Z축의 정방향)으로 이동한다. 반대로, 압전 소자 E11∼E18의 각각의 전극(11, 12) 간에 제2 극성 전압을 인가하면, 도 6에 도시한 바와 같이, 압전 소자 E11∼E14의 각각이 X축 방향으로 신장됨과 함께 압전 소자 E15∼E18의 각각이 Y축 방향으로 신장되어, 추부(8)가 하방(Z축의 부방향)으로 이동한다. 따라서, 압전 소자 E11∼E18의 각각의 전극(11, 12) 간에 교류 전압을 인가하면, 압전 소자 E11∼E18의 각각이 신축하여, 추부(8)가 상하 방향(Z축 방향)으로 진동한다.

또한, 압전 소자 D1, D2, F1, F2의 각각을 X축 방향으로 수축하면 압전 소자 D1, D2, F1, F2의 각각의 전극(11, 12)에 각각 제1 극성 전하(예를 들면 양전하) 및 제2 극성 전하(예를 들면 음전하)가 발생하고, 압전 소자 D1, D2, F1, F2의 각각을 X축 방향으로 신장하면 압전 소자 D1, D2, F1, F2의 각각의 전극(11, 12)에 각각 제2 극성 전하 및 제1 극성 전하가 발생한다. 마찬가지로, 압전 소자 D3, D4, F3, F4의 각각을 Y축 방향으로 수축하면 압전 소자 D3, D4, F3, F4의 각각의 전극(11, 12)에 각각 제1 극성 전하 및 제2 극성 전하가 발생하고, 압전 소자 D3, D4, F3, F4의 각각을 Y축 방향으로 신장하면 압전 소자 D3, D4, F3, F4의 각각의 전극(11, 12)에 각각 제2 극성 전하 및 제1 극성 전하가 발생한다. 압전 소자 D1∼D4, F1∼F4의 각각의 전극(11, 12)에 발생하는 전하량, 즉 압전 소자 D1∼D4, F1∼F4의 각각의 전극(11, 12) 간의 전압은, 압전 소자 D1∼D4, F1∼F4의 각각의 신축량에 따라서 변화한다. 가요부(4)가 상방으로 휘면, 압전 소자 D1∼D4가 신장됨과 함께, 압전 소자 F1∼F4가 수축된다. 가요부(4)가 하방으로 휘면, 압전 소자 D1∼D4가 수축됨과 함께, 압전 소자 F1∼F4가 신장된다.

따라서, 도 5에 도시한 바와 같이, 추부(8)가 상방(Z축의 정방향)으로 이동하여 압전 소자 D1, D2의 각각이 X축 방향으로 신장됨과 함께 압전 소자 D3, D4의 각각이 Y축 방향으로 신장되면, 압전 소자 D1∼D4의 각각의 전극(11, 12)에 각각 제2 극성 전하 및 제1 극성 전하가 발생한다. 또한, 추부(8)가 상방으로 이동하여 압전 소자 F1, F2의 각각이 X축 방향으로 수축됨과 함께 압전 소자 F3, F4의 각각이 Y축 방향으로 수축되면, 압전 소자 F1∼F4의 각각의 전극(11, 12)에 각각 제1 극성 전하 및 제2 극성 전하가 발생한다.

반대로 도 6에 도시한 바와 같이, 추부(8)가 하방(Z축의 부방향)으로 이동하여 압전 소자 D1, D2의 각각이 X축 방향으로 수축됨과 함께 압전 소자 D3, D4의 각각이 Y축 방향으로 수축되면, 압전 소자 D1∼D4의 각각의 전극(11, 12)에 각각 제1 극성 전하 및 제2 극성 전하가 발생한다. 또한, 추부(8)가 하방으로 이동하여 압전 소자 F1, F2의 각각이 X축 방향으로 신장됨과 함께 압전 소자 F3, F4의 각각이 Y축 방향으로 신장되면, 압전 소자 F1∼F4의 각각의 전극(11, 12)에 각각 제2 극성 전하 및 제1 극성 전하가 발생한다. 따라서, 추부(8)가 상하 방향(Z축 방향)으로 진동하여 압전 소자 D1∼D4, F1∼F4의 각각이 신축하면, 압전 소자 D1∼D4, F1∼F4의 각각의 전극(11, 12) 간에 교류 전압이 발생한다.

또한, 도 7에 도시한 바와 같이, 추부(8)의 무게 중심 G에 대하여 우측 방향(X축의 정방향)의 힘 +Fx가 작용한 경우에는, 압전 소자 D1이 신장됨과 함께 압전 소자 D2가 수축된다. 이때, 압전 소자 D1의 전극(11, 12)에 각각 제2 극성 전하 및 제1 극성 전하가 발생하고, 압전 소자 D2의 전극(11, 12)에 각각 제1 극성 전하 및 제2 극성 전하가 발생한다. 반대로 도 8에 도시한 바와 같이, 추부(8)의 무게 중심 G에 대하여 좌측 방향(X축의 부방향)의 힘 -Fx가 작용한 경우에는, 압전 소자 D1이 수축됨과 함께 압전 소자 D2가 신장된다. 이때, 압전 소자 D1의 전극(11, 12)에 각각 제1 극성 전하 및 제2 극성 전하가 발생하고, 압전 소자 D2의 전극(11, 12)에 각각 제2 극성 전하 및 제1 극성 전하가 발생한다.

따라서, 압전 소자 D1의 전극(11, 12)에 발생한 전하량을 전압 V1로 변환함과 함께, 압전 소자 D2의 전극(11, 12)에 발생한 전하량을 전압 V2로 변환하고, V1과 V2의 차의 전압 V3을 구하면, 추부(8)의 무게 중심 G에 작용한 X축 방향의 힘 Fx의 극성과 크기를 V3으로부터 구할 수 있다.

마찬가지로, 압전 소자 D3의 전극(11, 12)에 발생한 전하량을 전압 V1로 변환함과 함께, 압전 소자 D4의 전극(11, 12)에 발생한 전하량을 전압 V2로 변환하고, V1과 V2의 차의 전압 V3을 구하면, 추부(8)의 무게 중심 G에 작용한 Y축 방향의 힘 Fy의 극성과 크기를 검출할 수 있다.

도 18은 각속도 센서의 구성을 도시하는 회로 블록도이다. 도 18에서, 이 각속도 센서는, 본체부(41)와 전기 회로부(45)를 구비한다. 본체부(41)는 압전 소자 D1∼D4, E11∼E18, F1∼F4를 포함하고, 전기 회로부(45)는 연산 회로(46, 47) 및 구동 회로(48)를 포함한다.

압전 소자 D1의 전극(11)과 압전 소자 D2의 전극(12)은, 연산 회로(46)의 한쪽 입력 단자(46a)에 접속된다. 압전 소자 D1의 전극(12)과 압전 소자 D2의 전극(11)은, 연산 회로(46)의 다른 쪽 입력 단자(46b)에 접속된다. 연산 회로(46)는, 한쪽 입력 단자(46a)에 나타나는 코리올리 성분(Q1Ac+Q2Bc)과, 다른 쪽 입력 단자(46b)에 나타나는 코리올리 성분(Q1Bc+Q2Ac)에 기초하여, Y축 주위의 각속도 ωy를 구하고, 그 각속도 ωy를 나타내는 신호 Sy를 출력한다.

또한, 압전 소자 D3의 전극(11)과 압전 소자 D4의 전극(12)은, 연산 회로(47)의 한쪽 입력 단자(47a)에 접속된다. 압전 소자 D3의 전극(12)과 압전 소자 D4의 전극(11)은, 연산 회로(47)의 다른 쪽 입력 단자(47b)에 접속된다. 연산 회로(47)는, 한쪽 입력 단자(47a)에 나타나는 코리올리 성분(Q3Ac+Q4Bc)과, 다른 쪽 입력 단자(47b)에 나타나는 코리올리 성분(Q3Bc+Q4Ac)에 기초하여, X축 주위의 각속도 ωx를 구하고, 그 각속도 ωx를 나타내는 신호 Sx를 출력한다.

또한, 압전 소자 E11∼E18의 전극(11)은 구동 회로(48)의 출력 단자(48a)에 접속되고, 압전 소자 E11∼E18의 전극(12)은 구동 회로(48)의 출력 단자(48b)에 접속된다. 압전 소자 F1∼F4의 전극(11)은 구동 회로(48)의 입력 단자(48c)에 접속되고, 압전 소자 F1∼F4의 전극(12)은 구동 회로(48)의 입력 단자(48d)에 접속된다. 압전 소자 F1∼F4의 전극(11)이 서로 접속되고, 압전 소자 F1∼F4의 전극(12)은 서로 접속되어 있으므로, 압전 소자 F1∼F4의 전극(11, 12)에 발생하는 전하량의 코리올리 성분은 상쇄되어, 압전 소자 F1∼F4의 전극(11, 12)에는 진동 노이즈 성분의 전하만이 발생한다. 구동 회로(48)는, 압전 소자 F1∼F4에 의해 검출된 추부(8)의 진동에 동기하여 출력 단자(48a, 48b) 간에 교류 전압을 인가하여, 압전 소자 E11∼E18의 각각을 신축시켜 추부(8)를 Z축 방향으로 진동시킨다.

도 19는 연산 회로(46)의 구성을 도시하는 블록도이다. 도 19에서, 연산 회로(46)는, Q/V 변환 회로(51, 52), 샘플링 회로(53, 54), 감산 회로(55), 및 신호 발생 회로(56)를 포함한다. Q/V 변환 회로(51)는, 입력 단자(46a)에 나타나는 코리올리 성분(Q1Ac+Q2Bc)을 전압 V51로 변환한다. 전압 V51의 파형은, 코리올리 성분(Q1Ac+Q2Bc)과 역상의 정현파로 된다. Q/V 변환 회로(52)는, 입력 단자(46b)에 나타나는 코리올리 성분(Q1Bc+Q2Ac)을 전압 V52로 변환한다. 전압 V52의 파형은, 코리올리 성분(Q1Bc+Q2Ac)과 역상의 정현파로 되어, 전압 V51의 파형과 역상으로 된다. Q/V 변환 회로(51)는 제3 전하/전압 변환 회로를 구성하고, Q/V 변환회로(52)는 제4 전하/전압 변환 회로를 구성한다.

샘플링 회로(53)는, 샘플링 펄스 SA에 응답하여 Q/V 변환 회로(51)의 출력 전압 V51의 피크값을 샘플링하고, 샘플링한 피크값에 따른 레벨의 전압 V53을 감산 회로(55)에 인가한다. 샘플링 회로(54)는, 샘플링 펄스 SA에 응답하여 Q/V 변환 회로(52)의 출력 전압 V52의 피크값을 샘플링하고, 샘플링한 피크값에 따른 레벨의 전압 V54를 감산 회로(55)에 인가한다.

감산 회로(55)는, 전압 V53으로부터 전압 V54를 감산하여 전압 V55를 생성한다. 신호 발생 회로(56)는, 전압 V55에 기초하여 Y축 주위의 각속도 ωy를 구하고, 그 각속도 ωy를 나타내는 신호 Sy를 출력한다. 연산 회로(47)는, 연산 회로(46)와 동일한 구성이므로, 그 설명은 반복하지 않는다.

구동 회로(48)는, 도 20에 도시한 바와 같이, Q/V 변환 회로(60, 61), 감산 회로(62), 파형 변환 회로(63), 펄스 발생 회로(64), 타이밍 보정 회로(65), 위상 동기 루프(PLL) 회로(66), 분주기(67, 69), 정현파 발생 회로(68), 레벨 시프터(70), 스위치(71), 증폭기(72), 저항 소자(73), 구형파 발생 회로(74), 및 지연 회로(75)를 구비한다.

Q/V 변환 회로(60)는, 입력 단자(48c)를 통하여 압전 소자 F1∼F4의 전극(11)에 접속되어, 압전 소자 F1∼F4의 전극(11)에 발생한 전하량을 전압 V60으로 변환한다. Q/V 변환 회로(61)는, 입력 단자(48d)를 통하여 압전 소자 F1∼F4의 전극(12)에 접속되어, 압전 소자 F1∼F4의 전극(12)에 발생한 전하량을 전압 V61로 변환한다. Q/V 변환 회로(60)는 제1 전하/전압 변환 회로를 구성하고, Q/V 변환 회로(61)는 제2 전하/전압 변환 회로를 구성한다. 감산 회로(62)는, 전압 V60과 전압 V61의 차의 전압 V62를 생성한다. 전압 V62는, 추부(8)의 진동에 동기하여 정현파 형상으로 변화한다.

파형 변환 회로(63)는, 정현파 형상의 전압 신호 V62를 구형파 신호 φ63으로 변환한다. 파형 변환 회로(63)는, 예를 들면, 전압 V62가 정전압인 기간은 구형파 신호 φ63을 일정한 부전압으로 하고, 전압 V62가 부전압인 기간은 구형파 신호 φ63을 일정한 정전압으로 한다.

펄스 발생 회로(64)는, 구형파 신호 φ63에 동기하여 샘플링 펄스 SA를 발생한다. 펄스 발생 회로(64)는, 예를 들면, 구형파 신호 φ63의 상승 엣지 및 하강 엣지의 각각에 응답하여 샘플링 펄스 SA를 발생한다. 타이밍 보정 회로(65)는, 정현파 형상으로 변화하는 전압 V51, V52의 피크값이 샘플링 회로(53, 54)에 샘플링 되도록, 샘플링 펄스 SA의 타이밍을 보정한다. 타이밍 보정 회로(65)는, 예를 들면, 지연 시간의 조정이 가능한 지연 회로로 구성된다.

위상 동기 루프 회로(66)는, 지연 회로(75)로부터 출력되는 구형파 신호 φ75의 위상이 파형 변환 회로(63)의 출력 신호 φ63의 위상에 일치하도록, 클럭 신호 CLK0의 주파수를 조정한다. 위상 동기 루프 회로(66)는, 도 21에 도시한 바와 같이, 위상 비교기(80), 차지 펌프(81), 루프 필터(82), 및 전압 제어형 발진기(VCO)(83)를 포함한다. 위상 비교기(80)는, 구형파 신호 φ63, φ75의 위상을 비교하여, 신호 φ75의 위상이 신호 φ63의 위상보다도 뒤쳐져 있는 경우에는, 신호 φ75, φ63의 위상차에 따른 펄스 폭의 신호 UP를 출력하고, 신호 φ75의 위상이 신호 φ63의 위상보다도 앞서 있는 경우에는, 신호 φ75, φ63의 위상차에 따른 펄스 폭의 신호 DOWN을 출력한다.

차지 펌프(81)는, 신호 UP에 응답하여 플러스 전류를 루프 필터(82)에 공급하고, 신호 DOWN에 응답하여 마이너스 전류를 루프 필터(82)에 공급한다. 루프 필터(82)는, 차지 펌프(81)의 출력 전류를 적분하고, 적분값에 따른 레벨의 제어 전압 VC를 생성한다. 전압 제어형 발진기(83)는, 제어 전압 VC에 따른 주파수의 클럭 신호 CLK0을 출력한다. 이에 의해, 신호 φ63, φ75의 주파수 및 위상이 일치한다. 클럭 신호 CLK0의 주파수는, 예를 들면 5.12㎒로 된다.

분주기(67)는, 클럭 신호 CLK0을 분주하여 클럭 신호 CLK1을 생성한다. 클럭 신호 CLK1의 주파수는, 클럭 신호 CLK0의 1/32로 되며, 예를 들면 160㎑로 된다. 정현파 발생 회로(68)는, 클럭 신호 CLK1에 기초하여 정현파 신호 φ68을 생성한다. 정현파 신호 φ68의 주파수는, 예를 들면 20㎑이다.

정현파 발생 회로(68)는, 도 22에 도시한 바와 같이, 카운터(90), 디코더(91), D/A 컨버터(92), 및 밴드패스 필터(BPF)(93)를 포함한다. 카운터(90)는, 클럭 신호 CLK1의 펄스수를 카운트하고, 카운트값을 나타내는 3비트의 데이터 신호를 생성한다. 디코더(91)는, 카운터(90)에 의해 생성된 3비트의 데이터 신호를 디코드하여, 수치가 정현파 형상으로 변화하는 디지털 신호를 출력한다. D/A 컨버터(92)는, 디코더(91)에 의해 생성된 디지털 신호를 아날로그 전압 신호로 변환한다. D/A 컨버터(92)의 출력 신호는, 밴드패스 필터(93)에 의해 불필요한 주파수 성분이 제거되어, 정현파 신호 φ68로 된다.

또한, 분주기(69)는, 분주기(67)에 의해 생성된 클럭 신호 CLK1을 다시 분주하여 클럭 신호 CLK2를 생성한다. 클럭 신호 CLK2의 주파수는, 클럭 신호 CLK1의 1/8로 되며, 예를 들면 20㎑로 된다. 레벨 시프터(70)는, 클럭 신호 CLK2를 레벨 시프트하여 구형파 신호 φ70을 생성한다. 스위치(71)는, 정현파 신호 φ68과 구형파 신호 φ70 중의 선택된 신호를 증폭기(72)에 공급한다.

증폭기(72)는, 정현파 발생 회로(68) 또는 레벨 시프터(70)로부터 스위치(71)를 통하여 공급된 신호를 증폭하고, 저항 소자(73)를 통하여 출력 단자(48a)에 공급한다. 출력 단자(48b)는, 접지되어 있다.

구형파 발생 회로(74)는, 출력 단자(48a)에 나타나는 정현파 신호 φ68 또는 구형파 신호 φ70을 구형파 신호 φ74로 변환한다. 지연 회로(75)는, 구형파 신호 φ74의 위상을 90도만큼 지연시켜 구형파 신호 φ75를 생성한다. 구형파 신호 φ75는, 위상 동기 루프 회로(66)에 공급된다.

다음으로, 이 각속도 센서의 동작에 대하여 설명한다. 도 20의 위상 동기 루프 회로(66)에 의해 생성된 5.12㎒의 클럭 신호 CLK0은, 분주기(67)에 의해 분주되어 160㎑의 클럭 신호 CLK1로 된다. 클럭 신호 CLK1은, 정현파 발생 회로(68) 및 분주기(69)에 공급된다. 정현파 발생 회로(68)는, 클럭 신호 CLK1에 기초하여 20㎑의 정현파 신호 φ68을 생성한다. 또한, 클럭 신호 CLK1은 분주기(69)에 의해 분주되어 20㎑의 클럭 신호 CLK2로 되고, 클럭 신호 CLK2는 레벨 시프터(70)에 의해 레벨 시프트되어 구형파 신호 φ70으로 된다.

스위치(71)는, 정현파 신호 φ68과 구형파 신호 φ70 중의, 각속도 센서의 사용자에 의해 선택된 쪽의 신호(예를 들면 φ68)를 증폭기(72)에 공급한다. 스위치(71)에 의해 선택된 신호는, 증폭기(72)에 의해 증폭되고, 저항 소자(73) 및 출력 단자(48a)를 통하여 압전 소자 E11∼E18의 전극(11)에 공급된다. 압전 소자 E11∼E18의 전극(12)은, 출력 단자(48b)를 통하여 접지된다. 이에 의해, 압전 소자 E11∼E18이 모두 신축하여, 추부(8)가 Z축 방향으로 진동한다.

또한, 출력 단자(48a)에 나타나는 신호는, 구형파 발생 회로(74)에 의해 구형파 신호 φ74로 변환된다. 구형파 신호 φ74는, 지연 회로(75)에 의해 90도만큼 지연되어 구형파 신호 φ75로 되어, 위상 동기 루프 회로(66)에 공급된다.

또한, 추부(8)가 진동하면, 압전 소자 F1∼F4의 전극(11, 12)에 전하가 발생하고, 그들 전하는 입력 단자(48c, 48d)를 통하여 Q/V 변환 회로(60, 61)에 공급된다. 압전 소자 F1∼F4의 전극(11, 12)에 발생한 전하량은, 각각 Q/V 변환 회로(60, 61)에 의해 전압 V60, V61로 변환된다. 감산 회로(62)는, 전압 V60, V61의 차의 전압 V62를 생성한다. 전압 V62는, 정현파 형상으로 변화하는 전압 신호이다. 전압 V62는, 파형 변환 회로(63)에 의해 구형파 신호 φ63으로 변환되어, 위상 동기 루프 회로(66) 및 펄스 발생 회로(64)에 공급된다.

위상 동기 루프 회로(66)는, 구형파 신호 φ63, φ75의 위상이 일치하도록, 클럭 신호 CLK0의 주파수를 조정한다. 또한, 펄스 발생 회로(64)는, 구형파 신호 φ63에 동기하여 샘플링 펄스 SA를 생성한다. 샘플링 펄스 SA는, 타이밍 보정 회로(65)에 의해 타이밍이 보정된 후에, 도 19의 샘플링 회로(53, 54)에 공급된다.

Z축 방향으로 진동하고 있는 추부(8)에 Y축 주위의 각속도 ωy를 부여한 경우, 압전 소자 D1, D2의 전극(11, 12)의 각각에 전하가 발생한다. 서로 접속된 압전 소자 D1의 전극(11) 및 압전 소자 D2의 전극(12)에 발생한 전하량은, 입력 단자(46a)를 통하여 Q/V 변환 회로(51)에 공급되어, 전압 V51로 변환된다. 또한, 서로 접속된 압전 소자 D1의 전극(12) 및 압전 소자 D2의 전극(11)에 발생한 전하량은, 입력 단자(46b)를 통하여 Q/V 변환 회로(52)에 공급되어, 전압 V52로 변환된다. 전압 V51, V52는, 도 9의 (e), (f)에 도시한 바와 같이, 정현파 형상으로 변화한다.

샘플링 회로(53, 54)는, 샘플링 펄스 SA에 응답하여, 각각 전압 V51, V52의 피크값을 샘플링하고, 샘플링한 피크값에 따른 레벨의 전압 V53, V54를 출력한다. 감산 회로(55)는, 전압 V53, V54의 차의 전압 V55를 생성하고, 이 전압 V55는 신호 발생 회로(56)에 의해 각속도 ωy를 나타내는 신호 Sy로 변환된다.

Z축 방향으로 진동하고 있는 추부(8)에 X축 주위의 각속도 ωx를 부여한 경우, 압전 소자 D3, D4의 전극(11, 12)의 각각에 전하가 발생한다. 도 18의 연산 회로(47)는, 연산 회로(46)와 마찬가지로 하여 각속도 ωx를 나타내는 신호 Sx를 생성한다.

도 23의 (a)∼(f)는 이 각속도 센서의 동작을 도시하는 타임 차트이다. 도 23의 (a), (b)에 도시한 바와 같이, 레벨 시프터(70)로부터 출력되는 구형파 신호 φ70과, 정현파 발생 회로(68)에 의해 생성되는 정현파 신호 φ68은, 동일한 주파수의 신호이다. 구형파 신호 φ70 또는 정현파 신호 φ68이 증폭기(72)에 의해 증폭되어 압전 소자 E11∼E18에 인가되어, 추부(8)가 Z축 방향으로 진동한다. 추부(8)의 진동은, 도 23의 (c)에 도시한 바와 같이, 신호 φ70, φ68보다도 90도 지연된 정현파로 나타내어진다.

압전 소자 F1∼F4의 전극(11, 12) 간에 나타나는 전하를 전압 V62로 변환하면, 도 23의 (d)에 도시한 바와 같이, 전압 V62의 위상은 추부(8)의 진동의 위상과 역으로 된다. 전압 V62는, 파형 변환 회로(63)에 의해 구형파 신호 φ63으로 변환된다. 구형파 신호 φ63은, 신호 φ70, φ68을 90도 지연시킨 신호 φ75와 동상으로 된다.

압전 소자 D1∼D4에 의해 검출되는 코리올리력을 나타내는 신호(예를 들면 전압 V51)의 위상은, 도 23의 (e)에 도시한 바와 같이, 구형파 신호 φ63과 90도 어긋나 있다. 전압 V51은, 구형파 신호 φ63의 상승 엣지에서 플러스의 피크값으로 되고, 구형파 신호 φ63의 하강 엣지에서 마이너스의 피크값으로 된다. 따라서, 도 23의 (f)에 도시한 바와 같이, 구형파 신호 φ63의 상승 엣지 및 하강 엣지에 동기한 샘플링 펄스 SA를 생성하고, 샘플링 펄스 SA에 응답하여 전압 V51의 피크값을 샘플링하고 있다.

이 실시 형태 2에서는, 압전 소자 E11∼E18의 전극(11)에 인가되는 신호를 90도 지연시켜 구형파 신호 φ75를 생성하고, 압전 소자 F1∼F4의 출력 신호를 구형파 신호 φ63으로 변환하고, 위상 동기 루프 회로(66)를 이용하여 구형파 신호 φ75, φ63의 위상을 일치시킨다. 따라서, 온도 변화 등이 있었던 경우라도, 추부(8)를 공진 주파수에서 진동시킬 수 있어, 각속도를 고정밀도로 검출할 수 있다.

또한, 위상 동기 루프 회로(66)를 이용하여 구형파 신호 φ75, φ63의 위상을 일치시키므로, 저항 소자(73)의 저항값을 크게 설정할 수 있어, 소비 전력의 저감화를 도모할 수 있다.

또한, 이 실시 형태 2에서는, 정현파 발생 회로(68)를 이용하여 정현파 신호 φ68을 생성함과 함께 분주기(69) 및 레벨 시프터(70)를 이용하여 구형파 신호 φ70을 생성하고, 스위치(71)를 이용하여 신호 φ68, φ70 중의 원하는 신호를 선택하였지만, 분주기(69), 레벨 시프터(70) 및 스위치(71)를 제거하고, 항상 정현파 신호 φ68을 증폭기(72)에 공급해도 된다. 반대로, 정현파 발생 회로(68) 및 스위치(71)를 제거하고, 항상 구형파 신호 φ70을 증폭기(72)에 공급해도 된다.

또한, 도 24의 (a)∼(c)에 도시한 바와 같이, 구형파 신호 φ63에 동기한 샘플링 펄스 SA를 생성하여, 코리올리력을 나타내는 신호(예를 들면 전압 V51)의 피크값을 샘플링하였지만, 구형파 신호 φ63에 동기한 신호이면, 어떤 신호이어도 샘플링 펄스로서 사용 가능하다. 예를 들면, 도 24의 (d)에 도시한 바와 같이, 구형파 신호 φ63의 2배의 주파수의 신호의 반전 신호 SA1을 생성하고, 신호 SA1의 각 하강 엣지에 응답하여 전압 V51의 피크값을 샘플링해도 된다. 또한, 도 24의 (e)에 도시한 바와 같이, 구형파 신호 φ63의 2배의 주파수의 신호 SA2를 생성하고, 신호 SA2의 각 상승 엣지에 응답하여 전압 V51의 피크값을 샘플링해도 된다.

또한, 도 23의 (f)에 도시한 바와 같이, 구형파 신호 φ63과 동일한 주파수의 신호 SA3을 생성하고, 신호 SA3의 상승 엣지 및 하강 엣지의 각각에 응답하여 전압 V51의 피크값을 샘플링해도 된다. 또한, 신호 SA3의 상승 엣지에만 응답하여 전압 V51의 플러스의 피크값만을 샘플링해도 되고, 신호 SA3의 하강 엣지에만 응답하여 전압 V51의 마이너스의 피크값만을 샘플링해도 된다.

[실시 형태 3]

도 25는 본 발명의 실시 형태 3에 따른 각속도 센서의 구성을 도시하는 블록도이다. 도 25에서, 각속도 센서(100)는, 센서부(101), 차지 앰프(102, 103), 동기 검파 회로(104, 105), 로우패스 필터(106, 107), 및 차동 증폭기(108)를 구비한다.

센서부(101)는, 도시하지 않은 압전 소자를 포함하고, 전하 Y1, Y2를 출력한다. 전하 Y1, Y2는, 센서부(101) 내의 각속도를 검출하는 압전 소자로부터 출력되며, 압전 소자가 검출한 각속도에 의해 생기는 전하와, 압전 소자를 진동시키는 구동 신호에 의해 생기는 전하를 포함한다. 각속도가 압전 소자에 가해지지 않을 때는, 구동 신호에 의해 생기는 전하만이 출력된다. 또한, 전하 Y1과 전하 Y2는, 위상이 서로 180도 어긋나서 출력된다.

차지 앰프(102, 103)는, 각각 센서부(101)로부터 출력된 전하 Y1, Y2를 전압으로 변환한다. 차지 앰프(102)에는 센서부(101)로부터 전하 Y1이 입력되고, 전하 Y1은 차지 앰프(102) 내의 캐패시터(도시 생략)에 충전되어 전압으로 변환되고, 그 전압은 센서 신호 Sy1로서 출력된다. 또한, 차지 앰프(103)에는 센서부(101)로부터 전하 Y2가 입력되고, 전하 Y2는 차지 앰프(103) 내의 캐패시터(도시 생략)에 충전되어 전압으로 변환되고, 그 전압은 센서 신호 Sy2로서 출력된다. 센서 신호 Sy1, Sy2의 각각에는, 각속도에 의해 생긴 전하를 전압으로 변환한 각속도 신호 성분과, 구동 신호에 의해 생긴 전하를 전압으로 변환한 구동 신호 성분의 2개의 신호 성분이 포함되어 있다.

동기 검파 회로(104, 105)는, 각각 차지 앰프(102, 103)로부터 입력되는 센서 신호 Sy1, Sy2에 포함되는 각속도 신호 성분과 구동 신호 성분의 합성 신호로부터 각속도 신호 성분을 취출한다. 동기 검파 회로(104)에는, 센서 신호 Sy1이 입력되고, 동기 검파 회로(105)에는 센서 신호 Sy2가 입력된다. 동기 검파 회로(104, 105)는, 모두 샘플링 펄스 SP에 의해 제어된다. 동기 검파 회로(104)는, 센서 신호 Sy1을 샘플링 펄스 SP의 소정의 레벨과 소정의 간격으로 샘플링하여, 검파 출력 F1을 출력한다. 동기 검파 회로(105)는, 센서 신호 Sy2를 샘플링 펄스 SP의 소정의 레벨과 소정의 간격으로 샘플링하여, 검파 출력 F2를 출력한다. 동기 검파 회로(104, 105)의 구성 및 샘플링 펄스 SP에 대해서는 후술한다.

로우패스 필터(106, 107)는, 각각 검파 출력 F1, F2에 잔존하고 있는 고주파 성분을 제거한다. 로우패스 필터(106)는, 동기 검파 회로(104)로부터 출력된 검파 출력 F1의 고주파 성분을 제거한다. 또한, 로우패스 필터(107)는, 동기 검파 회로(105)로부터 출력된 검파 출력 F2의 고주파 성분을 제거한다. 로우패스 필터(106, 107)에 의해 고주파 성분이 제거된 2개의 신호는 차동 증폭기(108)에 입력된다.

차동 증폭기(108)는, 로우패스 필터(106, 107)의 출력 신호를 받아, 2개의 출력 신호의 차를 증폭하여 출력함으로써, 진동하고 있는 센서에 가해진 각속도에 따른 레벨의 전압을 출력한다. 서로 위상차가 180도인 센서부(101)로부터 출력된 전하 Y1, Y2는, 각각 동기 검파 회로(104, 105)에 의해 각속도 신호 성분으로서 취출되고, 차동 증폭기(108)에 입력되어, 각속도 신호 성분이 서로 더해진다. 또한, 차동 증폭기(108)는, 로우패스 필터(106, 107)의 출력 신호를 증폭할 뿐만 아니라, 노이즈 성분인 오프셋 신호를 제거한다. 차동 증폭기(108) 자체에도 오프셋 신호가 포함되기 때문에, 증폭도에 따라서 몇 개의 증폭기로 나눌 필요가 있는 경우가 있다. 그리고 증폭기마다 오프셋 신호의 제거를 행하면 된다.

센서부(101)에 의해 감지된 각속도는 차동 증폭기(108)에 의해 아날로그 신호로 변환된 후, 예를 들면, 차동 증폭기(108)의 후단에 접속되는 AD 변환기에 의해 디지털 신호로 변환되고, 그 디지털 신호는 후단의 마이크로컴퓨터에서의 디지털 처리에 사용된다.

도 26은 도 25에 도시한 동기 검파 회로(104)의 구성을 도시하는 회로도이다. 이하, 각속도 센서(100)에 이용하는 동기 검파 회로(104, 105) 및 샘플링 펄스 SP에 대하여 설명한다. 또한, 동기 검파 회로(104, 105)는 회로 구성이 동일하므로, 동기 검파 회로(104)에 대하여 설명한다.

동기 검파 회로(104)는, 도 26에 도시한 바와 같이, 아날로그 스위치 SW, 저항 소자(110) 및 캐패시터(111)로 구성된다. 저항 소자(110)와 캐패시터(111)에 의해 적분 회로, 즉 로우패스 필터가 구성된다.

아날로그 스위치 SW의 입력 단자에는, 도 25의 센서 신호 Sy1이 입력된다. 또한, 아날로그 스위치 SW는, 샘플링 펄스 SP에 의해 제어된다. 샘플링 펄스 SP는, 센서부(101)에 설치된 압전 소자(도시 생략)를 진동시키기 위한 구동 신호, 또는 구동 신호에 동기한 신호에 기초하여 생성된다. 아날로그 스위치 SW의 간편한 회로는, 예를 들면 하나의 MOS 트랜지스터로 구성된다. MOS 트랜지스터의 게이트에, 샘플링 펄스 SP가 공급된다. 샘플링 펄스 SP가 활성화 레벨(예를 들면 하이 레벨)일 때에, MOS 트랜지스터가 전류를 흘리는 상태 즉 온 상태로 되어, 센서 신호 Sy1이 저항 소자(110) 및 캐패시터(111)로 이루어지는 적분 회로에 공급된다. 아날로그 스위치 SW는, 샘플링 펄스 SP의 상태에 응답하여 온 상태 또는 오프 상태로 절환된다. 그러나, 응답 속도를 빠르게 하기 위해서, N채널형 MOS 트랜지스터와 P채널형 MOS 트랜지스터를 병렬 접속시킨 트랜스퍼 게이트로 아날로그 스위치 SW를 구성하는 것이 바람직하다. 이 경우, N채널형 MOS 트랜지스터 및 P채널형 MOS 트랜지스터의 게이트에 소정 레벨의 샘플링 펄스를 각기 별도로 공급하여 2개의 MOS 트랜지스터가 동시에 온 상태 또는 오프 상태로 되도록 제어한다.

저항 소자(110) 및 캐패시터(111)는 적분 회로이다. 아날로그 스위치 SW가 온 상태일 때에, 센서 신호 Sy1이 아날로그 스위치 SW의 출력 단자로부터 적분 회로의 입력 노드에 입력된다. 입력된 센서 신호 Sy1의 전압이 검파 출력 F1의 전압보다 큰 경우에는 캐패시터(111)에 전하가 축적되고, 센서 신호 Sy1의 전압이 검파 출력 F1의 전압과 동일할 때는, 캐패시터(111)의 전하는 유지되고, 센서 신호 Sy1의 전압이 검파 출력 F1의 전압보다 작은 경우에는 캐패시터(111)에 충전된 전하가 방전된다.

센서 신호 Sy1의 주파수는 구동 신호에 의해 정해지며, 센서 신호 Sy1의 주파수는 구동 신호의 주파수와 동일하다. 또한 구동 신호의 주파수는 개개의 각속도 센서에 의해 정해진 값으로 된다. 일반적으로 구동 신호의 주파수가 낮은 쪽이 센서의 각속도 검출 정밀도가 좋다라고 말해지고 있지만, 주파수가 20㎑ 이하로 되면 가청 주파수 영역으로 된다. 디지털 카메라, 비디오 카메라 등, 사람이 직접 조작하는 제품에 센서를 탑재하는 경우에는, 귀에 거슬린 음이 들리지 않게 하기 위해서라도 가청 주파수 영역을 초과한 영역에서 사용하는 것이 요망된다. 그러나, 가청 주파수 영역 외로 되면 구동 신호의 주파수는 20㎑ 이상으로 된다. 그러나, 특허 문헌 7에 개시된 바와 같이, 주파수가 1㎑를 초과하면 청력이 저하된다고 하는 보고를 감안하면, 구동 신호의 주파수는 20㎑ 이상이 아니라, 1㎑ 이상이면 실용적인 레벨을 만족시킬 수 있다.

예를 들면, 구동 신호의 주파수가 20㎑인 경우, 저항 소자(110)의 저항값 R1을 1㏀, 캐패시터(111)의 용량값 C1을 10㎋로 설정하면, 저항 소자(110) 및 캐패시터(111)로 이루어지는 로우패스 필터의 컷오프 주파수 fc는 fc=1/(2πR1C1)로 나타내어지므로, 저항 소자(110) 및 캐패시터(111)는 컷오프 주파수 fc=16㎑의 로우패스 필터로 된다. 또한, 저항 소자(110) 및 캐패시터(111)로 이루어지는 로우패스 필터의 컷오프 주파수 fc를 구동 신호의 주파수와 동일한 정도의 주파수로 함으로써, 동기 검파 회로(104)에 입력되는 센서 신호 Sy1이 저항 소자(110) 및 캐패시터(111)에 의해 현저하게 감쇠하는 것을 피할 수 있다. 저항 소자(110) 및 캐패시터(111)로 이루어지는 로우패스 필터의 컷오프 주파수 fc도 구동 신호의 주파수와 마찬가지로 1㎑ 이상으로 설정한다.

샘플링 펄스 SP는, 도시하지 않은 샘플링 펄스 생성 회로에 의해 생성된다. 샘플링 펄스 생성 회로에는 구동 신호 또는 구동 신호에 동기한 신호가 입력되고, 입력 신호에 기초하여 샘플링 펄스 SP가 생성된다.

도 27은, 센서 신호 Sy1에 포함되는 2개의 신호와 샘플링 펄스 SP의 관계에 대하여 모식적으로 도시한 도면이다. 센서 신호 Sy1에는, 구동 신호 성분 Sy1d와 각속도 신호 성분 Sy1ω의 2개의 신호가 포함되고, 양쪽 신호 성분은 서로 위상이 90도 어긋나 있다. 샘플링 펄스 SP는, 각속도 신호 성분 Sy1ω가 기준 전압에 비해 하이 레벨일 때에, 각속도 신호 성분 Sy1ω의 주기 T의 1/2보다 짧은 펄스 폭 PW로 하이 레벨로 되고, 또한 각속도 신호 성분 Sy1ω의 주기 T와 동일한 주기를 갖는다. 본 실시 형태 3에서 아날로그 스위치 SW는, 샘플링 펄스 SP는 하이 레벨일 때에 온 상태이며 로우 레벨일 때에 오프 상태이지만, 로우 레벨일 때에 온 상태이며, 하이 레벨일 때에 오프 상태이어도 된다.

구동 신호 성분 Sy1d와 각속도 신호 성분 Sy1ω는 서로 위상이 90도 어긋나기 때문에, 구동 신호 성분 Sy1d의 제로 크로스점 Zc 전후에서 각속도 신호 성분 Sy1ω가 최대값 H로 된다. 따라서 구동 신호 성분 Sy1d의 제로 크로스점 Zc 전후에서 샘플링 펄스 SP를 하이 레벨로 하여 샘플링하면, 불필요 신호인 구동 신호 성분 Sy1d가 제로에 가까운 값이며, 또한 각속도 신호 성분 Sy1ω가 최대값일 때에 샘플링할 수 있으므로, 구동 신호 성분 Sy1d의 중첩이 최소로 되는 상태에서 각속도 신호 성분 Sy1ω를 샘플링할 수 있다. 따라서, 샘플링 펄스 SP의 펄스 폭 PW를 작게 하면 할수록 구동 신호 성분 Sy1d가 제로에 가까운 값을 취하여, 구동 신호 성분 Sy1d에 대한 신호 제거 효과의 개선을 도모할 수 있다.

센서 신호 Sy1에 노이즈가 포함되지 않고, 또한 구동 신호 성분 Sy1d와 각속도 신호 성분 Sy1ω가 서로 위상이 정확하게 90도 어긋나 있는 경우, 구동 신호 성분 Sy1d의 제로 크로스점 Zc를 중심으로 전후 동일한 간격의 펄스 폭 x로 하이 레벨로 되는 샘플링 펄스 SP를 이용하여, 샘플링을 행하면, 구동 신호 성분 Sy1d는 제로 크로스점 Zc 전후의 신호로 서로 상쇄되므로 구동 신호 성분 Sy1d를 제로로 할 수 있어, 구동 신호 성분 Sy1d의 중첩이 최소로 되는 상태에서 각속도 신호 성분 Sy1ω의 샘플링을 행할 수 있다.

샘플링 펄스 SP의 듀티비가 50％일 때, 동기 검파 회로(104)의 검파 출력 F1은, 입력되는 각속도 신호 성분 Sy1ω의 최대값 H의 2/π배(63.6％) 이하의 전압으로 되는 것이 알려져 있다.

도 28은, 도 27에서 도시한 샘플링 펄스 SP의 듀티비가 50％일 때의 샘플링 펄스 SP1과 동기 검파 회로(104)의 검파 출력 F1A와 각속도 신호 성분 Sy1ωA의 관계에 대하여 모식적으로 도시한 도면이다. 동기 검파 회로(104)에는, 도 27에서 도시한 바와 같이 구동 신호 성분 Sy1d도 입력되지만, 구동 신호 성분 Sy1d의 제로 크로스점 Zc를 중심으로 전후 동일한 간격으로 샘플링을 행함으로써, 구동 신호 성분 Sy1d는 원리적으로는 제거할 수 있으므로 편의상 도 28에는 도시하고 있지 않다. 이 때문에 이후의 설명에서는 구동 신호 성분 Sy1d의 영향은 고려하지 않는 것으로 한다. 동기 검파 회로(104)에는 샘플링 펄스 SP1이 입력되고, 펄스 P1, P2, P3, P4, P5, P6, 및 P7이 입력될 때마다 검파 출력 F1A의 전압이 변화한다. 샘플링 펄스 SP1에 의해 동기 검파한 검파 출력 F1A의 레벨 L0에서 각속도 신호 성분 Sy1ωA의 최대값 H1의 2/π배(63.6％)에 수속한다. 도 28은, 펄스 P1의 입력 직후에서는 수속 레벨의 (2/π)H1까지는 도달하고 있지 않지만, 펄스 P2의 입력 직후에서는 거의 수속 레벨의 (2/π)H1에 도달한 상태를 모식적으로 도시한다. 즉, 샘플링 펄스 SP1은 펄스 P1 내지 P7의 7개의 펄스를 나타냈지만, 2번째 펄스 P2에서 이미 수속 레벨 (2/π)H1에 도달한 상태를 나타낸다.

예를 들면, 각속도 신호 성분 Sy1ωA는 1.5V±0.095V의 정현파 신호로 주파수는 20㎑이고, 샘플링 펄스 SP1의 주파수는 20㎑이며, 도 26에서 도시된 저항 소자(110)의 저항값 R1을 1㏀으로 하고, 캐패시터(111)의 용량값 C1을 10㎋로 한다. 또한, 저항 소자(110)의 저항값 R1은 500Ω∼2kΩ의 범위에서 설정할 수 있고, 캐패시터(111)의 용량값 C1은 5㎋∼20㎋의 범위에서 설정할 수 있다.

샘플링 펄스 SP1이 하이 레벨일 때, 또한, 각속도 신호 성분 Sy1ωA의 전압이 검파 출력 F1A의 전압보다 클 때는, 캐패시터(111)에 전하가 충전된다. 샘플링 펄스 SP1이 하이 레벨일 때, 또한, 각속도 신호 성분 Sy1ωA의 전압이 검파 출력 F1A의 전압보다 작을 때는 캐패시터(111)에 충전된 전하가 방전되어, 검파 출력 F1A의 전압이 내려간다. 그리고, 샘플링 펄스 SP1이 로우 레벨일 때는, 캐패시터(111)는 충전된 전하를 유지하여, 검파 출력 F1A는 일정한 전압을 유지한다. 이 동작을 반복하면, 샘플링 펄스 SP1이 하이 레벨인 구간에서의 각속도 신호 성분 Sy1ωA의 전압의 평균값을 구하게 되므로, 검파 출력 F1A는 입력되는 각속도 신호 성분 Sy1ω의 최대값 H1의 2/π배(63.6％)로 된다.

도 29는 도 27에서 도시한 샘플링 펄스 SP의 듀티비가 50％보다도 충분히 작은 값, 예를 들면 10％일 때인 샘플링 펄스 SP2와 동기 검파 회로(104)의 검파 출력 F1B와 각속도 신호 성분 Sy1ωB의 관계에 대하여 모식적으로 도시한 도면이다. 동기 검파 회로(104)에는, 도 27에서 도시한 바와 같이 구동 신호 성분 Sy1d도 입력되지만, 구동 신호 성분 Sy1d의 제로 크로스점 Zc를 중심으로 전후 동일한 간격으로 샘플링을 행하고, 또한 구동 신호 성분 Sy1d의 변위가 작고 각속도 신호 성분 Sy1ωB의 변위가 최대로 되는 부근을 샘플링함으로써 구동 신호 성분 Sy1d는 원리적으로는 제거할 수 있으므로 편의상 도 29에는 도시하고 있지 않다. 이 때문에 이후의 설명에서는 구동 신호 성분 Sy1d의 영향은 고려하지 않는 것으로 한다. 동기 검파 회로(104)에는 샘플링 펄스 SP2가 입력되고, 펄스 P1, P2, P3, P4, P5, P6, 및 P7이 입력될 때마다 검파 출력 F1B의 전압이 변화한다.

예를 들면, 각속도 신호 성분 Sy1ωB는 1.5V±0.095V의 정현파 신호로 주파수는 20㎑이고, 샘플링 펄스 SP2의 주파수는 20㎑이며, 저항 소자(110)의 저항값 R1을 1㏀으로 하고, 캐패시터(111)의 용량값 C1을 10㎋로 한다. 또한, 저항 소자(110)는 예를 들면 500Ω∼2kΩ의 범위에서 설정할 수 있고, 캐패시터(111)는 예를 들면 5㎋∼20㎋의 범위에서 설정할 수 있다. 도 28 및 도 29는 샘플링 펄스 SP1 및 샘플링 펄스 SP2의 듀티비를 제외한 다른 조건은 동일하다.

듀티비가 10％인 경우는 그것이 50％이었던 경우와 마찬가지로, 샘플링 펄스 SP2가 하이 레벨일 때, 또한, 각속도 신호 성분 Sy1ωB의 전압이 검파 출력 F1B의 전압보다 클 때는 캐패시터(111)에 전하가 충전된다. 샘플링 펄스 SP2가 하이 레벨일 때, 또한, 각속도 신호 성분 Sy1ωB의 전압이 검파 출력 F1B의 전압보다 작을 때는 캐패시터(111)에 충전된 전하가 방전되어, 검파 출력 F1B의 전압이 내려간다. 그리고, 샘플링 펄스 SP2가 로우 레벨일 때는, 캐패시터(111)는 충전된 전하를 유지하여, 검파 출력 F1B는 일정한 전압을 유지한다. 이 동작을 반복함으로써, 샘플링 펄스 SP2가 하이 레벨인 구간에서의 각속도 신호 성분 Sy1ωB의 전압의 평균값에 수속한다. 각속도 신호 성분 Sy1ωB의 전압의 피크값 또는 그 부근을 샘플링 펄스 SP2에 의해 추출하므로, 캐패시터(111)의 전하가 방전되는 일이 거의 없어, 각속도 신호 성분 Sy1ωB의 최대값에 가까운 값까지 캐패시터(111)에 전하를 충전할 수 있다.

도 26에서 도시한 동기 검파 회로(104)에는, 실제로는 도 27에서 도시한 구동 신호 성분 Sy1d와 각속도 신호 성분 Sy1ω의 합성 신호인 센서 신호 Sy1이 입력되기 때문에, 검파 출력 F1의 천이는 도 28 및 도 29에서 도시한 검파 출력 F1A 및 검파 출력 F1B의 천이와는 달리, 검파 출력 F1의 전압과 센서 신호 Sy1의 전압이 비교되어 천이한다. 그러나, 도 27에서 도시한 바와 같이, 구동 신호 성분 Sy1d는 구동 신호 성분 Sy1d의 제로 크로스점 Zc를 중심으로 전후 동일한 간격의 펄스 폭 x로 샘플링을 행하고, 또한 구동 신호 성분 Sy1d의 변위가 작고 각속도 신호 성분 Sy1ω의 변위가 최대로 되는 부근을 샘플링함으로써 구동 신호 성분 Sy1d는 원리적으로는 제거할 수 있기 때문에, 검파 출력 F1의 수속값은 도 28 및 도 29에서 도시한 검파 출력 F1A 및 검파 출력 F1B의 값에 가까운 값으로 된다. 이와 같이 샘플링 펄스 SP의 듀티비를 작게 함으로써 도 29에서 도시한 바와 같이, 각속도 신호 성분 Sy1ωB의 최대값에 가까운 값에 동기 검파 회로(104)의 검파 출력 F1B를 수속시키는 것이 가능하게 된다.

도 29에서 도시한 바와 같이 샘플링 펄스 SP2의 듀티비를 작게 하면, 검파 출력 F1B가 일정한 값에 수속할 때까지의 시간이, 도 28에 도시한 검파 출력 F1A가 일정한 값에 수속할 때까지의 시간에 비해 커지는 것을 발견하였다. 여기서 다시 도 26 및 도 27로 되돌아가서, 도 28 및 도 29의 특성의 차이에 대하여 설명을 행한다.

도 26에서, 저항 소자(110)와 캐패시터(111)로 이루어지는 적분 회로의 캐패시터(111)의 전압 즉 검파 출력 F1의 전압은 적분 회로에 입력되는 전압이 직류 전압 V인 경우에는, 이하의 수학식 1로 나타내어진다. 여기서, 수학식 1의 기호 F1은 검파 출력 F1의 전압이고, 기호 V는 직류 전압이며, 기호 t는 시간, 기호 c1은 캐패시터(111)의 용량값이고, 기호 r1은 저항 소자(110)의 저항값이다.

도 27에 도시한 바와 같이 각속도 신호 성분 Sy1ω는 정현파 신호이므로, 검파 출력 F1을 구할 때에, 수학식 1을 그대로 적용할 수는 없다. 그러나, 샘플링 펄스 SP의 듀티비를 작게 하는 것에 수반하여, 샘플링 구간에서의 각속도 신호 성분 Sy1ω의 변화량은 적어져, 직류 전압으로 간주할 수 있으므로 실질적으로, 수학식 1에 의해 근사될 수 있다.

수학식 1로부터 명백해지는 바와 같이, 검파 출력 F1의 전압은 시간 t의 경과와 함께 실질적으로 상승한다. 샘플링 펄스 SP의 듀티비를 작게 하는 것에 수반하여, 1주기에서의 샘플링 시간이 짧아지기 때문에, 검파 출력 F1의 값이 수속할 때까지의 시간이 커지게 된다.

샘플링 시간 ts1은 샘플링 펄스의 주파수를 f, 샘플링 펄스의 듀티비를 DR(％)로 하면, 다음의 수학식 2로 나타내어진다. 즉, 샘플링 시간 ts1은 샘플링 주파수에 반비례하고, 듀티비 DR에 비례한다.

수학식 2로부터 듀티비 DR을 작게 함으로써, 샘플링 시간 ts1이 작아지므로, 도 29의 샘플링 펄스 SP2의 듀티비가 10％인 경우 쪽이 도 28에 도시한 샘플링 펄스 SP1의 듀티비가 50％인 경우에 비해 수속할 때까지의 시간이 커진다. 그러나, 수학식 1로부터 명백해지는 바와 같이, 캐패시터(111) 및 저항 소자(110)의 시상수를 작게 변경함으로써, 시간 t에 의한 검파 출력 F1의 값을 크게 할 수 있다. 이 때문에, 캐패시터(111) 및 저항 소자(110)의 시상수를 조정하면 샘플링 펄스 SP2와 같이 듀티비를 작게 해도 검파 출력 F1B의 값이 수속할 때까지의 시간을 짧게 설정할 수 있고, 또한, 소정 시간으로 설정할 수도 있다.

도 29에서, 예를 들면, 각속도 신호 성분 Sy1ωB의 주파수는 20㎑이고, 샘플링 펄스 SP2의 주파수 f도 20㎑이며, 샘플링 펄스 SP2의 듀티비 DR이 10％이고, 저항 소자(110)의 저항값 R1을 1㏀로 하고, 캐패시터(111)의 용량값 C1을 10㎋로 하고, 샘플링 펄스 SP2에 의해 샘플링 구간에서의 각속도 신호 성분 Sy1ωB를 직류 전압 V에 근사할 수 있을 때, 펄스 P1, P2, P3, P4, P5, P6, 및 P7 입력 후의 검파 출력 F1B의 각 레벨 L1, L2, L3, L4, L5, L6, 및 L7이 어떤 값을 취하는지에 대하여 설명한다.

펄스 P1의 입력 후, 검파 출력 F1B는 레벨 L1까지 상승하고, 펄스 P2가 입력될 때까지, 레벨 L1의 전압을 유지한다. 펄스 P1에서의 샘플링 시간은 수학식 2로부터 구할 수 있다. 따라서 수학식 1에 의해 구한 시간 t에 펄스 P1에서의 샘플링 시간을 대입함으로써, 검파 출력 F1B의 레벨 1의 전압을 구할 수 있다. 검파 출력 F1B의 레벨 L1의 전압은, 0.393×V의 값까지 상승하게 된다.

펄스 P2의 입력 후, 검파 출력 F1B는 레벨 L2까지 상승하고, 펄스 P3이 입력될 때까지, 레벨 L2의 값을 유지한다. 검파 출력 F1B의 레벨 L2의 전압은 펄스 P1 및 펄스 P2에 의해 샘플링을 행한 시간에 의해 정해지므로, 수학식 1로부터, 검파 출력 F1B의 레벨 L2의 전압은, 0.632×V로 된다.

이하 마찬가지로, 펄스 P3의 입력 후, 검파 출력 F1B의 레벨 L3의 전압은, 0.777×V까지 상승한다. 펄스 P4의 입력 후, 검파 출력 F1B의 레벨 L4의 전압은, 0.865×V까지 상승하고, 펄스 P5의 입력 후, 검파 출력 F1B의 레벨 L5의 전압은, 0.918×V까지 상승한다. 펄스 P6의 입력 후, 검파 출력 F1B의 레벨 L6의 전압은, 0.950×V까지 상승하고, 펄스 P7의 입력 후, 검파 출력 F1B의 레벨 L7의 전압은, 0.970×V까지 상승하게 된다. 즉, 펄스 P7이 입력된 후에 검파 출력 F1B는 수속하게 된다. 이것은, 도 28에 도시한 펄스 P2에 의한 수속에 비해 지연되어 있는 것을 알 수 있다.

그러나, 예를 들면 저항 소자(110)와 캐패시터(111)의 시상수가 10분의 1로 되도록, 예를 들면, 저항 소자(110)의 저항값 R1을 1㏀으로 하고, 캐패시터(111)의 용량값 C1을 1㎋로 하고, 다른 조건을 변화시키지 않으면, 펄스 P1의 입력 후, 검파 출력 F1B의 레벨 L1의 전압은, 0.993×V까지 상승하게 되고, 펄스 P1이 입력되면 바로 검파 출력 F1B는 수속하게 된다. 즉, 적분 회로의 저항 소자(110)와 캐패시터(111)의 시상수를 조정하면, 검파 출력 F1B가 수속하는 속도를 조정할 수 있다.

동기 검파 회로(104)에 입력되는 도 27에서 도시된 각속도 신호 성분 Sy1ω는 실제로는 정현파 신호이다. 각속도 신호 Sy1ω는 일정 전압으로는 되지 않기 때문에, 시간을 들인 분만큼 항상 전압이 상승한다고 하는 것은 아니며, 센서 신호 Sy1의 전압과 도 26에서 도시된 검파 출력 F1의 전압과의 비교에 의해 도 26에서 도시된 캐패시터(111)가 방전하여, 도 26에서 도시된 검파 출력 F1의 전압이 내려가, 일정한 전압보다 상승하지 않게 된다.

여기서, 도 26 및 도 27에서의 샘플링 펄스 SP의 듀티비 DR에 의해 정현파 신호인 각속도 신호 Sy1ω의 최대값의 어느 레벨까지 검파 출력 F1의 값을 변화시킬 수 있는지에 대하여 설명한다.

검파 출력 F1의 값은 샘플링 펄스 SP가 하이 레벨일 때의 각속도 신호 성분 Sy1ω의 전압의 평균값에 수속한다. 동기 검파 회로(104)에 입력되는 각속도 신호 성분 Sy1ω가 시간 t로 변화하는 함수 f(t)로 나타내어지고, 각속도 신호 성분 Sy1ω의 주기 T=2π, 최대값 H의 정현파로 하면, 각속도 신호 성분 Sy1ω의 함수 f(t)는 다음의 수학식 3으로 나타내어진다.

수학식 3에서 함수 (f)가 최대값을 취하는 시각 t는, n을 정수로 하면, t=2πn+(π/2)로 나타내어진다. 여기서 n=0의 경우, t=π/2에서 최대값을 취한다. 샘플링 펄스 SP가 각속도 신호 성분 Sy1ω의 최대값으로 되는 점의 전후 동일한 폭의 펄스 폭 x에서 하이 레벨로 되면, 샘플링 펄스 SP가 하이 레벨로 되는 구간은 t=(π/2)-x부터 t=(π/2)+x까지이다. 이 구간에서의 평균값이 검파 출력 F1의 수속하는 값이기 때문에, 검파 출력 F1의 수속하는 값은 다음의 수학식 4로 나타내어진다.

수학식 4에서의 펄스 폭 x를 샘플링 펄스 SP의 듀티비 DR(％)로 나타냄으로써, 샘플링 펄스 SP의 듀티비 DR에 의해 정현파 신호인 각속도 신호 성분 Sy1ω의 최대값 H의 어느 정도까지 검파 출력 F1의 값을 변화시킬 수 있는지를 구할 수 있다.

듀티비 DR은 주기 T=2π이고, 샘플링의 펄스 폭은 2x이므로, 듀티비 DR=(x/π)×(1/100)이다. 따라서, 펄스 폭 x=πDR×(1/100)으로 되고, 수학식 4에 대입함으로써, 검파 출력 F1을 듀티비 DR의 함수인 다음의 수학식 5로 나타낼 수 있다.

예를 들면, 샘플링 펄스 SP의 듀티비 DR을 50％로 하고, 수학식 5에 대입하면, F1=H(2/π)로 되어, 검파 출력 F1의 수속하는 값은 듀티비 DR50％의 경우에는 각속도 신호 성분 Sy1ω의 최대값 H의 2/π배(63.6％)로 되는 것을 알 수 있다.

도 30은 수학식 5에 기초하여, 샘플링 펄스 SP의 듀티비 DR에 의한 각속도 신호 성분 Sy1ω에 대한 검파 출력 F1의 수속하는 비율 FLV, 즉 FLV=F1/Sy1ω의 관계에 대하여 모식적으로 도시하였다. 예를 들면, 검파 출력 F1의 전압이 입력되는 각속도 신호 성분 Sy1ω의 최대값 H에 비해 -3㏈(70.7％)로 되는 것은, 듀티비 DR=44％인 것을 알 수 있다.

또한, 듀티비 DR이 36％일 때 검파 출력 F1의 수속하는 값은, 각속도 신호 성분 Sy1ω의 최대값 H의 80％의 값인 것을 알 수 있다. 그리고 듀티비 DR을 25％로 하면, 검파 출력 F1의 수속하는 값은, 각속도 신호 성분 Sy1ω의 최대값 H의 90％의 값까지로 되어, 듀티비 DR을 작게 함으로써, 검파 출력 F1의 수속하는 값은, 각속도 신호 성분 Sy1ω의 최대값 H에 가까워지게 된다. 듀티비 DR을 10％로 하면, 검파 출력 F1의 수속하는 값은, 각속도 신호 성분 Sy1ω의 최대값 H의 98％의 값으로 된다. 듀티비 DR을 1％로 하였을 때, 검파 출력 F1은 각속도 신호 성분 Sy1ω의 최대값 H의 99.98％의 전압까지 상승하여, 각속도 신호 성분 Sy1ω를 효율적으로 검출할 수 있다.

여기까지 동기 검파 회로(104)의 동작에 대하여 설명하였지만, 도 25에서 도시한 동기 검파 회로(105)도 마찬가지의 동작을 한다. 그러나, 동기 검파 회로(105)에 입력되는 센서 신호 Sy2에 포함되는 구동 신호 성분 및 각속도 신호 성분은 동기 검파 회로(104)에 입력되는 양쪽 신호 성분과 서로 위상이 180도 어긋나 있기 때문에, 샘플링 펄스 SP에 의해 샘플링하는 구간은 동기 검파 회로(105)에 입력되는 각속도 신호 성분이 최소로 되는 구간의 전후로 된다. 그 때문에 샘플링 펄스 SP의 듀티비를 작게 하면, 동기 검파 회로(105)의 검파 출력 F2는 동기 검파 회로(105)에 입력되는 각속도 신호 성분의 최소값의 전압에 수속해 가게 된다.

이와 같이 샘플링 펄스 SP의 듀티비를 작게 함으로써, 동기 검파 회로(104, 105)에 입력되는 센서 신호에 포함되는 각속도 신호 성분의 검출 효율을 높일 수 있다. 또한, 구동 신호 성분의 제로 크로스점 Zc 전후에서 샘플링하기 때문에, 샘플링 펄스 SP의 듀티비를 작게 할수록, 구동 신호 성분이 제로에 근접하기 때문에, 구동 신호 성분에 대한 신호 제거 효과를 개선할 수 있다.

이상 설명한 바와 같이 샘플링 펄스 SP의 듀티비 DR을 설정함으로써, 동기 검파 회로(104, 105)에 입력되는 각속도 신호 성분 Sy1d 및 각속도 신호 성분 Sy2K에 대한 검파 출력 F1 및 검파 출력 F2의 검출 효율을 높이고, 또한 구동 신호에 대한 신호 제거 효과의 개선을 도모할 수 있다.

금회 개시된 실시 형태는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 청구의 범위에 의해 나타내어지며, 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

본 발명의 동기 검파 회로는, 동기 검파 회로에 입력되는 센서 신호에 포함되는 각속도 신호 성분의 검출 효율을 높일 수 있어, 각속도 신호 성분의 실체의 크기에 맞는 검파 출력을 출력할 수 있다. 또한 구동 신호 성분에 대한 신호 제거 효과의 개선을 도모할 수 있다. 본 발명에 따른 동기 검파 회로를 이용함으로써, 검출 효율이 좋은 각속도 센서를 제공할 수 있기 때문에, 산업상의 이용 가능성은 매우 높다.

D1∼D4, E1∼E4, E11∼E18 : 압전 소자
1, 41 : 본체부
2 : 개체 기판
3 : 원기둥부
4 : 가요부
5 : 지지부
6 : 홈
7 : 보조 기판
8 : 추부
9 : 틀부
10 : 지지 기판
11 : 상부 전극
12 : 하부 전극
13 : 압전 재료층
15, 45 : 전기 회로부
16, 17, 46, 47 : 연산 회로
18, 48 : 구동 회로
21, 22, 51, 52 : Q/V 변환 회로
23, 55, 62 : 감산 회로
24, 56 : 신호 발생 회로
30, 33, 36 : 연산 증폭기
31, 34, 37∼40 : 저항 소자
32, 35, 111 : 캐패시터
53, 54 : 샘플링 회로
63 : 파형 변환 회로
64 : 펄스 발생 회로
65 : 타이밍 보정 회로
66 : 위상 동기 루프 회로
67, 69 : 분주기
68 : 정현파 발생 회로
70 : 레벨 시프터
71 : 스위치
72 : 증폭기
73, 110 : 저항 소자
74 : 구형파 발생 회로
75 : 지연 회로
80 : 위상 비교기
81 : 차지 펌프
82 : 루프 필터
83 : 전압 제어형 발진기
90 : 카운터
91 : 디코더
92 : D/A 컨버터
93 : 밴드패스 필터
100 : 각속도 센서
101 : 센서부
102, 103 : 차지 앰프
104, 105 : 동기 검파 회로
106, 107 : 로우패스 필터
108 : 차동 증폭기

Claims (20)

1. XY 평면을 따라서 배치되며, 그 중심을 Z축이 관통하는 고리 형상의 가요부와,
   상기 가요부의 내측의 가장자리에 지지된 추부와,
   상기 가요부의 외측의 가장자리를 지지하는 지지부와,
   상기 추부를 상기 Z축의 방향으로 진동시키는 구동부와,
   상기 추부의 진동에 기초하여, X축 또는 Y축의 주위의 각속도를 검출하는 검출부를 구비하고,
   상기 구동부는,
   상기 가요부에 고착되며, 상기 추부를 진동시키기 위한 제1 압전 소자와,
   상기 가요부에 고착되며, 상기 추부의 진동을 검출하기 위한 제2 압전 소자와,
   상기 제1 압전 소자에 구동 신호를 공급하는 구동 회로와,
   상기 구동 신호의 위상을 90도 지연시키는 지연 회로와,
   상기 제2 압전 소자의 출력 신호의 위상과 상기 지연 회로의 출력 신호의 위상을 비교하고, 그들 신호의 위상차가 없어지도록 상기 구동 신호의 위상을 제어하는 위상 제어 회로를 포함하고,
   상기 위상 제어 회로는,
   제어 전압에 따른 주파수의 클럭 신호를 발생하는 전압 제어형 발진기와,
   상기 지연 회로의 출력 신호와 상기 제2 압전 소자의 출력 신호와의 위상을 비교하고, 그들 신호의 위상차가 없어지도록 상기 제어 전압을 조정하는 위상 비교기를 포함하는 위상 동기 루프 회로이고,
   상기 구동 회로는, 상기 클럭 신호에 동기하여 상기 구동 신호를 생성하고,
   상기 제1 압전 소자의 제1 전극은 상기 가요부에 고착되고,
   상기 구동 회로는,
   상기 클럭 신호에 동기하여 정현파 신호를 생성하는 신호 발생 회로와,
   상기 정현파 신호를 증폭하는 증폭기와,
   상기 증폭기의 출력 노드와 상기 제1 압전 소자의 제2 전극과의 사이에 접속된 저항 소자를 갖는, 각속도 센서.
2. XY 평면을 따라 배치되며, 그 중심을 Z축이 관통하는 고리 형상의 가요부와,
   상기 가요부의 내측의 가장자리에 지지된 추부와,
   상기 가요부의 외측의 가장자리를 지지하는 지지부와,
   상기 추부를 상기 Z축 방향으로 진동시키는 구동부와,
   상기 추부의 진동에 기초하여, X축 또는 Y축의 주위의 각속도를 검출하는 검출부를 구비하고,
   상기 구동부는,
   상기 가요부에 고착되며, 상기 추부를 진동시키기 위한 제1 압전 소자와,
   상기 가요부에 고착되며, 상기 추부의 진동을 검출하기 위한 제2 압전 소자와,
   상기 제1 압전 소자에 구동 신호를 공급하는 구동 회로와,
   상기 구동 신호의 위상을 90도 지연시키는 지연 회로와,
   상기 제2 압전 소자의 출력 신호의 위상과 상기 지연 회로의 출력 신호의 위상을 비교하고, 그들 신호의 위상차가 없어지도록 상기 구동 신호의 위상을 제어하는 위상 제어 회로를 포함하고,
   상기 위상 제어 회로는,
   제어 전압에 따른 주파수의 클럭 신호를 발생하는 전압 제어형 발진기와,
   상기 지연 회로의 출력 신호와 상기 제2 압전 소자의 출력 신호와의 위상을 비교하고, 그들 신호의 위상차가 없어지도록 상기 제어 전압을 조정하는 위상 비교기를 포함하는 위상 동기 루프 회로이고,
   상기 구동 회로는, 상기 클럭 신호에 동기하여 상기 구동 신호를 생성하고,
   상기 제1 압전 소자의 제1 전극은 상기 가요부에 고착되고,
   상기 구동 회로는,
   상기 클럭 신호에 동기하여 정현파 신호를 생성하는 신호 발생 회로와,
   상기 클럭 신호를 분주하여 구형파 신호를 생성하는 분주기와,
   상기 정현파 신호 및 상기 구형파 신호 중의 원하는 신호를 선택하는 절환 회로와,
   상기 절환 회로에 의해 선택된 신호를 증폭하는 증폭기와,
   상기 증폭기의 출력 노드와 상기 제1 압전 소자의 제2 전극과의 사이에 접속된 저항 소자를 갖는, 각속도 센서.
3. XY 평면을 따라 배치되며, 그 중심을 Z축이 관통하는 고리 형상의 가요부와,
   상기 가요부의 내측의 가장자리에 지지된 추부와,
   상기 가요부의 외측의 가장자리를 지지하는 지지부와,
   상기 추부를 상기 Z축 방향으로 진동시키는 구동부와,
   상기 추부의 진동에 기초하여, X축 또는 Y축의 주위의 각속도를 검출하는 검출부를 구비하고,
   상기 구동부는,
   상기 가요부에 고착되며, 상기 추부를 진동시키기 위한 제1 압전 소자와,
   상기 가요부에 고착되며, 상기 추부의 진동을 검출하기 위한 제2 압전 소자와,
   상기 제1 압전 소자에 구동 신호를 공급하는 구동 회로와,
   상기 구동 신호의 위상을 90도 지연시키는 지연 회로와,
   상기 제2 압전 소자의 출력 신호의 위상과 상기 지연 회로의 출력 신호의 위상을 비교하고, 그들 신호의 위상차가 없어지도록 상기 구동 신호의 위상을 제어하는 위상 제어 회로를 포함하고,
   상기 구동 신호에 동기하여 제1 구형파 신호를 생성하는 제1 신호 발생 회로를 더 구비하고,
   상기 지연 회로는 상기 제1 구형파 신호를 90도 지연시키고,
   상기 제2 압전 소자의 제1 전극은 상기 가요부에 고착되고,
   상기 제2 압전 소자의 제1 전극에 발생한 전하량을 전압으로 변환하는 제1 전하/전압 변환 회로와,
   상기 제2 압전 소자의 제2 전극에 발생한 전하량을 전압으로 변환하는 제2 전하/전압 변환 회로와,
   상기 제1 및 제2 전하/전압 변환 회로의 출력 전압의 차의 전압을 구하는 감산 회로와,
   상기 감산 회로로부터 출력되는 정현파 형상의 전압 신호를 제2 구형파 신호로 변환하는 파형 변환 회로를 더 구비하고,
   상기 위상 제어 회로는,
   제어 전압에 따른 주파수의 클럭 신호를 발생하는 전압 제어형 발진기와,
   상기 지연 회로의 출력 신호와 상기 제2 압전 소자의 출력 신호와의 위상을 비교하고, 그들 신호의 위상차가 없어지도록 상기 제어 전압을 조정하는 위상 비교기를 포함하는 위상 동기 루프 회로이고,
   상기 위상 비교기는, 상기 제1 및 제2 구형파 신호의 위상차가 없어지도록 상기 제어 전압을 조정하는, 각속도 센서.
4. 제3항에 있어서,
   상기 제2 구형파 신호에 동기하여 샘플링 신호를 발생하는 제2 신호 발생 회로와,
   상기 샘플링 신호의 타이밍을 보정하는 타이밍 보정 회로를 더 구비하고,
   상기 검출부는,
   상기 X축 또는 상기 Y축의 플러스측에 설치되며, 제1 전극이 상기 가요부에 고착된 제3 압전 소자와,
   상기 X축 또는 상기 Y축의 마이너스측에 설치되며, 제1 전극이 상기 가요부에 고착된 제4 압전 소자를 포함하고,
   상기 제3 압전 소자의 제1 및 제2 전극은, 각각 상기 제4 압전 소자의 제2 및 제1 전극에 접속되고,
   상기 검출부는,
   상기 제3 압전 소자의 제1 전극 및 상기 제4 압전 소자의 제2 전극에 발생한 전하량을 전압으로 변환하는 제3 전하/전압 변환 회로와,
   상기 제3 압전 소자의 제2 전극 및 상기 제4 압전 소자의 제1 전극에 발생한 전하량을 전압으로 변환하는 제4 전하/전압 변환 회로와,
   상기 샘플링 신호에 응답하여 상기 제3 및 제4 전하/전압 변환 회로의 출력 전압의 피크값을 샘플링하고, 샘플링한 피크값에 기초하여 각속도를 나타내는 신호를 발생하는 제3 신호 발생 회로를 더 포함하는, 각속도 센서.
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