JP2011171883A - スイッチトキャパシター回路を用いたハイパスフィルター及び電子機器 - Google Patents
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Abstract
【課題】設計の自由度を失うことなく、SC回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるSC回路を用いたHPF等を提供する。
【解決手段】スイッチトキャパシター回路を用いたM(Mは2以上の整数)次のハイパスフィルターは、第1の入力端、第2の入力端及び出力端を備える第1のオペアンプOP1と、第1の入力キャパシターC1と、出力端から帰還される帰還信号に対してハイパスフィルターのゲイン調整を行うゲイン調整回路GA1とを有する第1のスイッチトキャパシター積分器1001を含み、第1の入力端に、ハイパスフィルターの入力信号VINが供給され、第2の入力端に、帰還信号が第1の入力キャパシターC1を介して供給され、出力端からハイパスフィルターの出力信号VOUTが出力される。
【選択図】図1
【解決手段】スイッチトキャパシター回路を用いたM(Mは2以上の整数)次のハイパスフィルターは、第1の入力端、第2の入力端及び出力端を備える第1のオペアンプOP1と、第1の入力キャパシターC1と、出力端から帰還される帰還信号に対してハイパスフィルターのゲイン調整を行うゲイン調整回路GA1とを有する第1のスイッチトキャパシター積分器1001を含み、第1の入力端に、ハイパスフィルターの入力信号VINが供給され、第2の入力端に、帰還信号が第1の入力キャパシターC1を介して供給され、出力端からハイパスフィルターの出力信号VOUTが出力される。
【選択図】図1
Description
本発明は、スイッチトキャパシター回路を用いたハイパスフィルター及び電子機器等に関する。
微少な振幅を有するアナログ信号を扱うセンサーでは、1/fノイズ等の各種ノイズに埋もれた信号の中から所望の周波数帯域の信号成分を抽出して処理する必要がある。このとき、低周波帯域の信号成分を通過させるローパスフィルター(Low Pass Filter:以下、LPF)や高周波帯域の信号成分を通過させるハイパスフィルター(High Pass Filter:以下。HPF)をスイッチトキャパシター(Switched Capacitor:以下、SC)回路で構成することで、キャパシターの容量比により高精度なフィルターを実現できることが知られている。
このようなSC回路で構成されるフィルターであるスイッチトキャパシターフィルター(Switched Capacitor Filter:SCF)回路について、例えば特許文献1、特許文献2に開示されている。特許文献1には、入力キャパシターを付加することで帰還キャパシターへの転送電荷量を減少させて、キャパシターの容量比及び容量比の総和を小さくできるHPFが開示されている。また特許文献2には、直流レベルの変換を行うために、カップリングコンデンサーと、SC回路で実現した等価抵抗とによりHPFを構成するようにした技術が開示されている。
センサーの用途においては、LPFのカットオフ周波数に比べてHPFのカットオフ周波数を著しく低くする必要がある。そのため、SC回路でLPFを構成する場合のキャパシターの容量比に比べて、SC回路でHPFを構成する場合のキャパシターの容量比を大きくする必要がある。従って、集積化する場合に、LPFに比べてHPFの面積が大きくなる。
また、HPFの特性上、使用周波数帯域の位相が進むため、HPFのカットオフ周波数は使用周波数帯域に比べて1/1000程度にすることが望ましい。一方、使用周波数の位相関係を維持するため、SC回路を構成するスイッチのクロック周波数は、使用周波数帯域の10倍程度に高くすることが望ましい。即ち、SC回路を構成するスイッチのクロックの周波数とHPFのカットオフ周波数との差がより一層大きくなり、この差が大きくなればなるほど、SC回路でHPFを構成する場合のキャパシターの容量比が大きくなり、集積化が困難になる傾向にある。
ところが、特許文献1に開示された技術では、入力端子に直列に入力キャパシターを接続するため、該入力キャパシターの容量を非常に大きくする必要があり、面積が大きくなる。また、特許文献2に開示された技術では、等価抵抗に置き換えることでサンプリングノイズが多く発生し、精度を低下させてしまう上に、HPFのQ値やゲイン等を変更できず設計の自由度を失う。
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、設計の自由度を失うことなく、SC回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるSC回路を用いたHPF及び該HPFを含む電子機器等を提供できる。
(1)本発明の一態様は、スイッチトキャパシター回路を用いたM(Mは2以上の整数)次のハイパスフィルターは、第1の入力端、第2の入力端及び出力端を備える第1のオペアンプと、第1の入力キャパシターと、前記出力端から帰還される帰還信号に対して前記ハイパスフィルターのゲイン調整を行うゲイン調整回路とを有する第1のスイッチトキャパシター積分器を含み、前記第1の入力端に、前記ハイパスフィルターの入力信号が供給され、前記第2の入力端に、前記帰還信号が前記第1の入力キャパシターを介して供給され、前記出力端から前記ハイパスフィルターの出力信号が出力される。
本態様においては、ハイパスフィルターの入力に直列に接続されたキャパシターを介在させることなく、ハイパスフィルターの入力信号が第1のオペアンプの第1の入力端に供給される。これにより、一般的なハイパスフィルターにおいて入力と直列に接続されて設けられるキャパシターが不要となり、同じ伝達関数で実現した場合でもより面積を小さくできるようになる。しかも、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合、一般的なハイパスフィルターにおいては最も容量値が大きくなるキャパシターを不要にできる。そのため、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるスイッチトキャパシター回路を用いたハイパスフィルターを提供できるようになる。
(2)本発明の他の態様に係るスイッチトキャパシター回路を用いたM次のハイパスフィルターでは、前記ゲイン調整回路は、前記第2の入力端と所与の電位との間に接続されるゲイン調整用キャパシターを含む。
本態様によれば、入力に直列にキャパシターが接続される一般的なハイパスフィルターと同様にゲインが調整でき、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるハイパスフィルターを、非常に簡素な構成で実現できるようになる。
(3)本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記所与の電位は、少なくとも前記第1のオペアンプと共通の接地電位である。
本態様によれば、上記の効果に加えて、構成が簡素なハイパスフィルターを提供できるようになる。
(4)本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第1の入力キャパシターは、前記帰還信号が入力される帰還信号入力ノードと前記第2の入力端との間に挿入可能に設けられ、所与の第1の期間において、前記第1の入力キャパシターを介して前記第2の入力端が前記第1の入力端と接続される。
本態様によれば、ハイパスフィルターの入力信号が第1のオペアンプの第1の入力端に供給される状態で、スイッチトキャパシター積分器の第1の入力キャパシターを介して入力信号を第1のオペアンプの第2の入力端に供給する期間を設けることで、ハイパスフィルターの入力に直列に接続されたキャパシターを不要にしている。これにより、非常に簡素な構成で、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるスイッチトキャパシター回路を用いたハイパスフィルターを提供できるようになる。
(5)本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第1のスイッチトキャパシター積分器は、前記第2の入力端と前記出力端との間に挿入される第1の帰還キャパシターを有し、前記第1の入力キャパシターに充電された電荷が、所与の第2の期間において前記第1の入力キャパシターと前記第1の帰還キャパシターとに分配される。
本態様によれば、ハイパスフィルターの入力信号が第1のオペアンプの第1の入力端に供給される状態で、スイッチトキャパシター積分器の第1の入力キャパシターを介して入力信号を第1のオペアンプの第2の入力端に供給する期間と、第1の入力キャパシターに充電された電荷が第1の入力キャパシターと第1の帰還キャパシターとに分配される期間とを設けることで、ハイパスフィルターの入力に直列に接続されたキャパシターを不要にしている。これにより、非常に簡素な構成で、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるスイッチトキャパシター回路を用いたハイパスフィルターを提供できるようになる。
(6)本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第1のスイッチトキャパシター積分器は、前記第2の入力端と前記出力端との間に挿入される第1の帰還キャパシターと、前記帰還信号入力ノードと前記第1の入力キャパシターの一端との間に設けられる第1のスイッチと、前記第1の入力キャパシターの一端と前記第1の入力端との間に設けられる第2のスイッチと、前記第1の入力キャパシターの他端と前記第2の入力端との間に設けられる第3のスイッチと、前記第1の入力キャパシターの他端と基準電位との間に設けられる第4のスイッチとを含む。
本態様によれば、上記の効果に加えて、第1のスイッチ〜第4のスイッチを設け、各スイッチのスイッチ制御を行うことで、第1の帰還キャパシターと第1の入力キャパシターとを用いたスイッチトキャパシター動作を簡素な構成で実現できるようになる。また、本態様においては、第2のスイッチを第1の入力キャパシターの一端と第1のオペアンプの第1の入力端との間に設けることで、ハイパスフィルターの入力信号を第1の入力キャパシターを介して第1のオペアンプの第2の入力端に供給できるようにしている。これにより、設計の自由度を向上させることができるようになる。
(7)本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第1の入力キャパシターは、前記帰還信号が入力される帰還信号入力ノードと前記第2の入力端との間に挿入可能に設けられ、所与の第1の期間において、前記第1の入力キャパシターを介して前記第2の入力端が基準電位と接続され、所与の第2の期間において、前記第1の入力キャパシターを介して前記帰還信号入力ノードが前記第2の入力端と電気的に接続される。
本態様によれば、ハイパスフィルターの入力信号が第1のオペアンプの第1の入力端に供給される状態で、スイッチトキャパシター積分器の第1の入力キャパシターを介して基準電位を第1のオペアンプの第2の入力端に供給する期間と、スイッチトキャパシター積分器の第1の入力キャパシターを介して第1のオペアンプの第2の入力端に帰還信号を供給する期間とを設けることで、ハイパスフィルターの入力に直列に接続されたキャパシターを不要にしている。これにより、非常に簡素な構成で、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるスイッチトキャパシター回路を用いたハイパスフィルターを提供できるようになる。
(8)本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第1のスイッチトキャパシター積分器は、前記第2の入力端と前記出力端との間に挿入される第1の帰還キャパシターと、前記帰還信号入力ノードと前記第1の入力キャパシターの一端との間に設けられる第1のスイッチと、前記第1の入力キャパシターの一端と前記基準電位との間に設けられる第2のスイッチと、前記第1の入力キャパシターの他端と前記第2の入力端との間に設けられる第3のスイッチと、前記第1の入力キャパシターの他端と前記基準電位との間に設けられる第4のスイッチとを含む。
本態様によれば、上記の効果に加えて、第1のスイッチ〜第4のスイッチを設け、各スイッチのスイッチ制御を行うことで、第1の帰還キャパシターと第1の入力キャパシターとを用いたスイッチトキャパシター動作を簡素な構成で実現できるようになる。また、本態様においては、第2のスイッチを第1の入力キャパシターの一端と基準電位との間に設けることで、ハイパスフィルターの入力信号は、第1のオペアンプの第1の入力端のみに供給できるようにしている。これにより、構成が簡素化される。
(9)本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターは、前記出力端と前記帰還信号入力ノードとの間に挿入される第2のスイッチトキャパシター積分器を含む。
本態様によれば、上記の効果に加えて、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるスイッチトキャパシター回路を用いた2次のハイパスフィルターを提供できるようになる。
(10)本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第2のスイッチトキャパシター積分器は、その出力端が前記帰還信号入力ノードに接続される第2のオペアンプと、前記第2のオペアンプの仮想接地端と前記第2のオペアンプの出力端との間に挿入される第2の帰還キャパシターと、第2の入力キャパシターと、前記第1のオペアンプの出力端と前記第2のオペアンプの仮想接地端との間に挿入される第3の入力キャパシターと、前記第2のオペアンプの仮想接地端と前記第2の入力キャパシターの一端との間に設けられる第5のスイッチと、前記第2の入力キャパシターの一端と前記基準電位との間に設けられる第6のスイッチと、前記第2の入力キャパシターの他端と前記第1のオペアンプの出力端との間に設けられる第7のスイッチと、前記第2の入力キャパシターの他端と基準電位との間に設けられる第8のスイッチとを含む。
本態様によれば、上記の効果に加えて、第5のスイッチ〜第8のスイッチを設け、各スイッチのスイッチ制御を行うことで、第1の帰還キャパシターと第1の入力キャパシターとを用いたスイッチトキャパシター動作を行う2次のハイパスフィルターを簡素な構成で実現できるようになる。
(11)本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第2のスイッチ、前記第3のスイッチ、第5のスイッチ及び前記第7のスイッチの各々は、第1のクロックによってスイッチ制御され、前記第1のスイッチ、前記第4のスイッチ、前記第6のスイッチ及び前記第8のスイッチの各々は、前記第1のクロックとは逆相の第2のクロックによってスイッチ制御される。
本態様によれば、スイッチトキャパシター回路を構成するスイッチの各々を、互いに逆相の第1のクロック及び第2のクロックのいずれかで動作させるようにしたので、簡素なクロック制御により、上記の効果が得られるスイッチトキャパシター回路を用いたハイパスフィルターを提供できるようになる。
(12)本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターは、前記第1の入力端と前記基準電位との間に設けられた第9のスイッチを含む。
本態様によれば、第1のオペアンプの第1の入力端と基準電位との間に第9のスイッチを設けるようにしたので、ハイパスフィルターを構成するスイッチトキャパシター回路の各スイッチ及び各オペアンプを適宜制御することで、各入力キャパシター及び各帰還キャパシターに蓄積された電荷が維持されたまま、ハイパスフィルターの動作をスリープ動作させることが可能となる。そして、スリープ動作から復帰するときに、各入力キャパシター及び各帰還キャパシターに電荷の再充電を行うことなく速やかに起動させることができる。この結果、上記の効果に加えて、高速起動が可能で、且つ、消費電力の大幅な削減が可能なスイッチトキャパシター回路を用いたハイパスフィルターを提供できるようになる。
(13)本発明の他の態様は、電子機器が、センサーと、前記センサーの出力信号に対してハイパスフィルター処理を行う上記のいずれか記載のスイッチトキャパシター回路を用いたハイパスフィルターとを含む。
本態様によれば、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるスイッチトキャパシター回路を用いたハイパスフィルターを搭載する電子機器を提供できる。
(14)本発明の他の態様は、電子機器が、センサーと、上記のいずれか記載のスイッチトキャパシター回路を用いたハイパスフィルターとを含み、前記センサーを構成する回路の接地電位が、前記基準電位と同電位であり、該基準電位を基準に前記センサーからのセンサー信号に基づいて処理を行う。
本態様によれば、基準電位を基準にセンサーからの出力を処理することで、複雑なアルゴリズムで補正することなく、センサーからの出力の変動をキャンセルでき、処理負荷を大幅に軽減させる電子機器を提供できるようになる。
(15)本発明の他の態様は、電子機器が、複数のセンサーと、前記複数のセンサーの各々に対応して設けられた上記のいずれか記載のスイッチトキャパシター回路を用いた複数のハイパスフィルターとを含み、前記複数のセンサーのうち1つのセンサーを構成する回路の接地電位が、前記複数のハイパスフィルターの基準電位と同電位であり、該基準電位を基準に前記複数のセンサーからのセンサー信号に基づいて処理を行う。
本態様においては、複数のセンサーを含む電子機器において、複数のセンサーの各々に対応して上記のいずれか記載のスイッチトキャパシター回路を用いた複数のハイパスフィルターを設けている。そして、複数のセンサーのうち1つのセンサーを構成する回路の接地電位が、複数のハイパスフィルターの基準電位と同電位であり、該基準電位を基準に複数のセンサーからの出力に基づいて処理させるようにしたので、センサー毎にセンサーからの出力の変動を補正する必要がない電子機器を提供できるようになる。しかも、上記のいずれか記載のスイッチトキャパシター回路を用いたハイパスフィルターを採用することで、例えば、カットオフ周波数を極端に低い周波数に設定する場合であっても、小型かつ高性能な集積回路装置を実現することができる。よって、このハイパスフィルターを搭載する電子機器を、小型で高性能化することが可能となる。
以下、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、以下の実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。
図1に、本発明の一実施形態に係るSC回路を用いたHPFの構成例を示す。図1は、M(Mは2以上の整数)次のHPFの構成の概要を表す。
HPF10は、第1のSC積分器1001、・・・、第(M−1)のSC積分器100M−1、第MのSC積分器100Mを含む。HPF10には入力信号VINが入力され、HPF10は入力信号VINに対して行ったハイパスフィルター処理後の出力信号VOUTを出力する。第1のSC積分器1001〜第MのSC積分器100Mの各々は、スイッチ及びキャパシターにより構成されるSC回路を用いた積分器であるが、第1のSC積分器1001の構成は、HPF10のゲインを調整するゲイン調整手段を含む点で、第2のSC積分器1002(図示せず)〜第MのSC積分器100Mの各々の構成と異なる。第2のSC積分器1002〜第MのSC積分器100Mの各々は、第1のSC積分器1001の出力を第1のSC積分器1001の入力に帰還させる帰還経路上に設けられる。図示を省略しているが、図1において、当該SC積分器内のノードが、他のSC積分器内のノードと電気的に接続される構成であってもよい。
第1のSC積分器1001は、第1のオペアンプOP1と、第1の帰還キャパシターCr1と、ゲイン調整回路GA1と、第1の入力キャパシター回路CP1とを含む。第1のオペアンプOP1は、非反転入力端子(第1の入力端)と反転入力端子(第2の入力端)とを有し、非反転入力端子への入力信号と反転入力端子への入力信号との差分に対応した増幅信号を出力端子(出力端)から出力する。第1のオペアンプOP1の非反転入力端子には、HPF10の入力信号VINが入力される。第1のオペアンプOP1の反転入力端子には、第1の入力キャパシター回路CP1の出力が接続される。また、第1の入力キャパシター回路CP1の出力にはゲイン調整回路GA1が接続され、ゲイン調整回路GA1は、第1の入力キャパシター回路CP1の出力に対してゲインを調整する制御を行う。第1のオペアンプOP1の出力端子の信号が、HPF10の出力信号VOUTとなる。第1の帰還キャパシターCr1は、第1のオペアンプOP1の出力端子と反転入力端子との間に挿入される。第1の入力キャパシター回路CP1は、1又は複数のスイッチと、第1の入力キャパシターC1を含む1又は複数のキャパシターとで構成される。
第2のSC積分器1002〜第MのSC積分器100Mを介して処理された第1のオペアンプOP1の出力端子からの出力信号VOUTに対応した帰還信号が、帰還信号入力ノードNDに入力される。第1の入力キャパシター回路CP1では、帰還信号入力ノードNDと第1のオペアンプOP1の反転入力端子との間に、第1の入力キャパシターC1が挿入可能に設けられる。即ち、HPF10の出力信号を出力する第1のオペアンプOP1が有する端子のうち非反転入力端子には、HPF10の入力信号が供給されると共に、第1のオペアンプOP1の反転入力端子には、該第1のオペアンプOP1の出力端子から帰還された帰還信号が第1の入力キャパシター回路CP1(第1の入力キャパシターC1)を介して供給される。
このとき、第1の入力キャパシター回路CP1を構成する各スイッチは、2相のクロックによりスイッチ制御される。そして、このクロックにより規定される所与の第1の期間において、第1の入力キャパシターC1を介して入力信号VIN又は基準電位であるアナログ接地電位AGNDが第1のオペアンプOP1の反転入力端子に供給され、このクロックにより規定される所与の第2の期間において、第1の入力キャパシターC1を介して帰還信号が第1のオペアンプOP1の反転入力端子に供給される。
第2のSC積分器1002〜第MのSC積分器100Mの各々は、第1のSC積分器1001と同様に、例えばオペアンプと、該オペアンプの入力側に設けられる入力キャパシター回路と、該オペアンプの入力と出力との間に挿入される帰還キャパシターとを含んで構成される。各SC積分器の入力キャパシター回路の構成は、互いに異なってもよい。
なお、図1において、第1のSC積分器1001は、ゲイン調整回路GA1を含む構成を有しているが、ゲイン調整回路GA1が第1のSC積分器1001の外部に設けられていてもよい。
このように、HPF10の入力端子に直列に接続されたキャパシターを介在させることなく、HPF10の入力信号VINが第1のオペアンプOP1の非反転入力端子に供給される。これにより、後述するように最も容量が大きくなるキャパシターが不要となり、面積を小さくできるようになる。また、例えばHPF10をスリープ動作させる場合に、スリープ動作から復帰するときに、このキャパシターに電荷を再充電する必要がなくなり、スリープ動作が可能で、且つ、高速復帰できるHPFを提供できるようになる。
以下では、Mが2であるものとして、具体的な構成例について説明する。
〔第1の構成例〕
図2に、図1の第1の構成例におけるHPFの回路図の一例を示す。図2において、図1と対応する部分には同一符号を付し、適宜説明を省略する。なお、図2では、Fleisher&Lakerのバイカッドフィルターで採用される各キャパシターの容量値の符号をそのまま付している。
図2に、図1の第1の構成例におけるHPFの回路図の一例を示す。図2において、図1と対応する部分には同一符号を付し、適宜説明を省略する。なお、図2では、Fleisher&Lakerのバイカッドフィルターで採用される各キャパシターの容量値の符号をそのまま付している。
第1の構成例におけるHPF10aは、第1のSC積分器1001と、第2のSC積分器1002とを含む2次のHPFである。第1の帰還キャパシターCr1の容量値は、Bである。第1の入力キャパシター回路CP1は、上記のように第1の入力キャパシターC1(容量値A)を含む。そして、第1の入力キャパシター回路CP1は、帰還信号入力ノードNDと第1の入力キャパシターC1の一端との間に設けられる第1のスイッチSW1と、第1の入力キャパシターC1の一端と第1のオペアンプOP1の非反転入力端子(第1の入力端)との間に設けられる第2のスイッチSW2と、第1の入力キャパシターC1の他端と第1のオペアンプOP1の反転入力端子(第2の入力端)との間に設けられる第3のスイッチSW3と、第1の入力キャパシターC1の他端とアナログ接地電位AGND(基準電位)との間に設けられる第4のスイッチSW4とを含む。
また、ゲイン調整回路GA1として、第1のSC積分器1001は、第1のオペアンプOP1の反転入力端子と所与の電位との間に挿入されたゲイン調整用キャパシターCG(容量値P)を含む。第1の構成例では、所与の電位として、第1のSC積分器1001を含むHPF10aを構成する各SC積分器で共通のアナログ接地電位AGND(基準電位)を採用している。このゲイン調整用キャパシターCGにより、第1の入力キャパシターC1に蓄積された電荷が、ゲイン調整用キャパシターCGと第1の帰還キャパシターCr1とに分配されて、各キャパシターにおいて充電される。
なお、図2の第1のSC積分器1001では、各スイッチには、「1」と表記されるスイッチと、「2」と表記されるスイッチの2種類がある。「1」と表記されるスイッチは、第1のクロックCLK1で動作するスイッチ(第1フェーズスイッチ)である。「2」と表記されるスイッチは、第2のクロックCLK2で動作するスイッチ(第2フェーズスイッチ)である。
図3に、第1のクロックCLK1と第2のクロックCLK2の説明図を示す。
第1の入力キャパシター回路CP1を構成する各スイッチは、図3に示す2相の第1のクロックCLK1、第2のクロックCLK2によりスイッチ制御される。「1」と表記される第1のフェーズスイッチは、第1のクロックCLK1がHレベルのときオン(導通状態)となり、第1のクロックCLK1がLレベルのときオフ(非導通状態)となる。「2」と表記される第2のフェーズスイッチは、第2のクロックCLK2がHレベルのときオン(導通状態)となり、第2のクロックCLK2がLレベルのときオフ(非導通状態)となる。
第2のクロックCLK2は、第1のクロックCLK1とは逆相のクロックであり、第1のクロックCLK1によりスイッチ制御されるスイッチと第2のクロックCLK2によりスイッチ制御されるスイッチとが同時にオンしないように各クロックが変化するようになっている。
HPF10aを構成する第2のSC積分器1002は、図2に示すように、第1のオペアンプOP1の出力端子と帰還信号入力ノードNDとの間に挿入される。この第2のSC積分器1002は、第2のオペアンプOP2と、第2の帰還キャパシターCr2(容量値D)と、第2の入力キャパシター回路CP2とを含む。
第2のオペアンプOP2の出力端子は、帰還信号入力ノードNDに接続される。第2のオペアンプOP2の非反転入力端子は、アナログ接地電位AGNDに接続され、第2のオペアンプOP2の仮想接地端である反転入力端子と第2のオペアンプOP2の出力端子との間に、第2の帰還キャパシターCr2が接続される。
第2の入力キャパシター回路CP2は、第2の入力キャパシターC2(容量値C)と、第3の入力キャパシターC3(容量値E)とを含む。第3の入力キャパシターC3は、第1のオペアンプOP1の出力端子と第2のオペアンプOP2の仮想接地端との間に挿入される。また、第2の入力キャパシター回路CP2は、第2のオペアンプOP2の仮想接地端と第2の入力キャパシターC2の一端との間に設けられる第5のスイッチSW5と、第2の入力キャパシターC2の一端とアナログ接地電位AGNDとの間に設けられる第6のスイッチSW6と、第2の入力キャパシターC2の他端と第1のオペアンプOP1の出力端子との間に設けられる第7のスイッチSW7と、第2の入力キャパシターC2の他端とアナログ接地電位AGNDとの間に設けられる第8のスイッチSW8とを含む。
図2の構成において、第2のスイッチSW2、第3のスイッチSW3、第5のスイッチSW5及び第7のスイッチSW7の各々は、第1のクロックCLK1によってスイッチ制御される。また、第1のスイッチSW1、第4のスイッチSW4、第6のスイッチSW6及び第8のスイッチSW8の各々は、第2のクロックCLK2によってスイッチ制御される。
このような構成を有するHPF10aにおける第1のSC積分器1001及び第2のSC積分器1002の各々では、第1のクロックCLK1及び第2クロックCLK2の一方のクロックのタイミングで入力キャパシターに電荷を蓄積し、第1のクロックCLK1及び第2クロックCLK2の他方のクロックのタイミングで入力キャパシターの蓄積電荷を放電(放出)させ、その放電による電荷移動をオペアンプ及び帰還キャパシターを用いて積分するという動作が行われる。
このとき、HPF10aでは、入力信号VINは、直列に接続される入力キャパシターを介してHPFに入力されることなく、第1のSC積分器1001の第1のオペアンプOP1の入力端子に直接供給される。これにより、Fleisher&Lakerのバイカッドフィルターで実現される2次のHPFと比べて、面積を小さくできるようになる。
〔比較例〕
図4に、比較例における2次のHPFの構成例の回路図を示す。図4は、公知のFleisher&Lakerのバイカッドフィルターで実現される2次のHPFの構成を表す。
図4に、比較例における2次のHPFの構成例の回路図を示す。図4は、公知のFleisher&Lakerのバイカッドフィルターで実現される2次のHPFの構成を表す。
図4に示すHPFでは、入力信号VINが入力キャパシター(容量値I)を介して、HPFの出力信号VOUTを出力するオペアンプの反転入力端子に入力される。この入力キャパシターは、後述するように図4に示すHPFを構成するキャパシターのうち最大の容量値を持つ。以下では、図4の構成のHPFの伝達関数を求めることで、この入力キャパシターの容量値Iについて説明する。
図5に、図4のHPFのシグナルフロー図を示す。図5では、図4の容量値を用い、帰還信号入力ノードNDにおける電圧をVxとする。
ここで、式(3)の素子値の決定の自由度に拘束を加えるために、A=Bとする。なお、伝達関数に影響を与えることなく内部電圧が変更されるようにスケーリングにより素子値を変更することで、自由度を取り戻すことができる。また、第1のオペアンプOP1及び第2のオペアンプOP2の各々に電荷を送り込むグループに分けると、各グループ内の容量値を各々定数倍できる。これは、グループ内の容量値を定数倍する限りにおいては、伝達関数に何の影響も与えないからである。そこで、A=B=D=1と正規化すると、式(3)は、次式のようになる。
ここで、式(5)をz変換して得られたz平面における伝達関数と、図5のシグナルフローから求められた式(4)の伝達関数における係数を比較することで、図4の各素子の素子値(I、C、E)を求めることを考える。まず、次式を用いて、式(5)に対して双一次変換を行う。
式(6)は、s平面の左半面の全領域をz平面の単位円内に写像し、s平面の虚軸をz平面の単位円上に写像する双一次変換を表す。式(6)において、Tは、HPFのクロック周波数の逆数に相当する。このとき、sの実周波数Ωと、z=ejωTのωとの対応は、式(7)となる。
ここで、SC回路を構成するスイッチのクロック周波数が高く、HPFのカットオフ周波数が十分低い場合、(1/T)2>>ω0 2と考えることができる。従って、式(10)〜式(12)より、I>E>Cであり、Iは全キャパシターの中で最大の容量値となる。
次に、図2に示す第1の構成例におけるHPF10aの伝達関数を求める。その際、ゲイン調整回路GA1を省略した構成の伝達関数を求めた後、ゲイン調整回路GA1を含む構成の伝達関数を求めることで、ゲイン調整回路GA1の機能について説明する。
図6(A)、図6(B)に、図2のHPF10aの構成のうちゲイン調整回路GA1を省略した構成における分割例を示す。図6(A)は、HPF10aの出力から帰還信号入力ノードNDまでの構成を表す。図6(B)は、HPF10aの入力及び帰還信号入力ノードNDからHPF10aの出力までの構成を表す。図6(A)、図6(B)において、図2と同一部分には同一符号を付し、適宜説明を省略する。
次に、図6(B)において、第1の入力キャパシターC1や第1の帰還キャパシターCr1に充放電される電荷の移動に着目する。ここで、第1のクロックCLK1により第2のスイッチSW2及び第4のスイッチSW4がオンして第1の入力キャパシターC1に蓄積された電荷が第1の帰還キャパシターCr1に移動するタイミングを時刻nとする。そのため、時刻(n−1)では、第2のクロックCLK2により第1のスイッチSW1及び第3のスイッチSW3がオンして帰還信号入力ノードNDから第1の入力キャパシターC1に電荷が転送される。
このとき、第1の入力キャパシターC1の帰還信号入力ノードND側に蓄積される電荷量を+QAとし、第1の帰還キャパシターCr1の反転入力端子側に蓄積される電荷量を+QBとする。第1のオペアンプOP1の非反転入力端子と反転入力端子とが仮想的に短絡しているものと見なすと、第1の入力キャパシターC1及び第1の帰還キャパシターCr1の各々について次式のように表される。
式(19)に示すように、式(19)の伝達関数に対応する構成においては、2次のHPFを表している。特に、式(19)の伝達関数に対応する構成においては、上記したようにキャパシターの中でも容量値が最大の入力キャパシター(図4の容量値Iの入力キャパシター)を削除できるので、面積を大幅に削減できる効果を有する。
続いて、ゲイン調整回路GA1(ゲイン調整用キャパシターCG)を含む構成における伝達関数を求める。
図7(A)、図7(B)に、図2のHPF10aの構成の分割例を示す。図7(A)は、HPF10aの出力から帰還信号入力ノードNDまでの構成を表す。図7(B)は、HPF10aの入力及び帰還信号入力ノードNDからHPF10aの出力までの構成を表す。図7(A)、図7(B)において、図2と同一部分には同一符号を付し、適宜説明を省略する。
図7(A)において、帰還信号入力ノードNDにおける電圧Vxは、図5に示すシグナルフローから、式(13)のように求められる。
次に、図7(B)において、第1の入力キャパシターC1や第1の帰還キャパシターCr1に充放電される電荷の移動に着目する。ここで、式(14)に対応して、時刻(n−1)における第1の入力キャパシターC1、第1の帰還キャパシターCr1及びゲイン調整用キャパシターCGの各々の電荷量は次式のようになる。このとき、第1の入力キャパシターC1の帰還信号入力ノードND側に蓄積される電荷量を+QAとし、第1の帰還キャパシターCr1の第1のオペアンプOP1の反転入力端子側に蓄積される電荷量を+QBとし、ゲイン調整用キャパシターCGの第1のオペアンプOP1の反転入力端子側に蓄積される電荷量を+QPとする。
式(25)に示すように、第1の構成例におけるHPF10aの伝達関数は、式(19)と同様に、2次のHPFを表している。特に、第1の構成例において、上記したようにキャパシターの中でも容量値が最大の入力キャパシター(図4の容量値Iの入力キャパシター)を削除できるので、面積を大幅に削減できる効果を有する。更に、式(19)と比較して、分子部分のPが独立に決まるため、ゲイン調整用キャパシターCGの容量値を変更することでHPF10aのゲインを自由に変更することができる。
ここで、式(4)に示す図4の構成の伝達関数と、式(25)とにおいて、互いに伝達関数が同一であると仮定すると、1+P=Iとなる。従って、P=I−1となり、ゲイン調整用キャパシターCGの容量値Pは、図4の構成の入力キャパシターの容量値Iより必ず小さくなる。
従って、P=I−Bとなり、図4の構成の容量値Iの入力キャパシターを省略して、容量値Iから容量値Bだけ小さい容量値Pをゲイン調整用キャパシターCGとして設けるだけで、同じ伝達関数のHPFの面積をより小さくできるようになる。
これにより、第1の構成例によれば、直列に接続された入力キャパシターに入力信号を直接入力することなく、図4の構成よりも小さい面積で同様の伝達関数を有するHPFを実現できるようになる。従って、例えばスリープ動作からの復帰時において入力キャパシターへの電荷の再充電等が不要となり、より面積が小さく、且つ高速起動に好適なHPFを提供できるようになる。
また、図2に示す位置にゲイン調整用キャパシターCGを設けるようにしたので、第1の入力キャパシター回路CP1の第3のスイッチSW3の寄生容量の影響を小さくできる効果も有する。
〔第2の構成例〕
本実施形態におけるHPF10の構成は、図2に示す第1の構成例におけるHPF10aの構成に限定されるものではない。
本実施形態におけるHPF10の構成は、図2に示す第1の構成例におけるHPF10aの構成に限定されるものではない。
図8に、図1の第2の構成例におけるHPFの回路図の一例を示す。図8において、図2と同様の部分には同一符号を付し、適宜説明を省略する。
第2の構成例におけるHPF10bが第1の構成例におけるHPF10aと異なる点は、第1のSC積分器1001が有する第1の入力キャパシター回路CP1bの構成である。より具体的には、第1の入力キャパシター回路CP1bにおける第2のスイッチSW2が、第1の入力キャパシターC1の一端とアナログ接地電位AGNDとの間に挿入される点である。従って、第2の構成例では、入力信号VINが第2のスイッチSW2を介して第1の入力キャパシターC1に供給されない。
ここで、図8に示す第2の構成例におけるHPF10bの伝達関数を求める。その際、第1の構成例と同様に、ゲイン調整回路GA1としてのゲイン調整用キャパシターCGを省略した構成の伝達関数を求めた後、ゲイン調整回路GA1を含む構成の伝達関数を求める。
図9(A)、図9(B)に、図8のHPF10bの構成のうちゲイン調整回路GA1を省略した構成における分割例を示す。図9(A)は、HPF10bの出力から帰還信号入力ノードNDまでの構成を表す。図9(B)は、HPF10bの入力及び帰還信号入力ノードNDからHPF10bの出力までの構成を表す。図9(A)、図9(B)において、図8と同一部分には同一符号を付し、適宜説明を省略する。
図9(A)において、帰還信号入力ノードNDにおける電圧Vxは、図5に示すシグナルフローから、式(13)と同様の式が得られる。また、図9(B)において、第1の入力キャパシターC1や第1の帰還キャパシターCr1に充放電される電荷の移動に着目し、第1の構成例と同様に、時刻n、時刻(n−1)における電荷量は、各キャパシターについてそれぞれ次のようになる。このとき、第1の入力キャパシターC1の帰還信号入力ノードND側に蓄積される電荷量を+QAとし、第1の帰還キャパシターCr1の反転入力端子側に蓄積される電荷量を+QBとする。第1のオペアンプOP1の非反転入力端子と反転入力端子とが仮想的に短絡しているものと見なすと、第1の入力キャパシターC1及び第1の帰還キャパシターCr1の各々について、式(14)が得られる。
式(30)に示すように、式(30)の伝達関数に対応する構成においては、2次のHPFを表している。式(19)の伝達関数と比較すると、分子部から明らかなように式(30)の伝達関数に対応する構成の方が設計の自由度が低下するものの、十分にHPFとして機能させることができる。しかも、式(19)の伝達関数に対応する構成と比較して式(30)の伝達関数に対応する構成の方が構成を簡素化できるようになる。この構成においても、第1の構成例と同様に、キャパシターの中でも容量値が最大の入力キャパシターを削除できるので、面積を大幅に削減できる効果を有する。
続いて、ゲイン調整回路GA1(ゲイン調整用キャパシターCG)を含む構成における伝達関数を求める。
図10(A)、図10(B)に、図8のHPF10bの構成の分割例を示す。図10(A)は、HPF10bの出力から帰還信号入力ノードNDまでの構成を表す。図10(B)は、HPF10bの入力及び帰還信号入力ノードNDからHPF10bの出力までの構成を表す。図10(A)、図10(B)において、図8と同一部分には同一符号を付し、適宜説明を省略する。
図10(A)において、帰還信号入力ノードNDにおける電圧Vxは、図5に示すシグナルフローから、式(13)のように求められる。
次に、図10(B)において、第1の入力キャパシターC1や第1の帰還キャパシターCr1に充放電される電荷の移動に着目する。この場合、時刻(n−1)における第1の入力キャパシターC1、第1の帰還キャパシターCr1及びゲイン調整用キャパシターCGの各々の電荷量は式(20)のようになる。このとき、第1の入力キャパシターC1の帰還信号入力ノードND側に蓄積される電荷量を+QAとし、第1の帰還キャパシターCr1の第1のオペアンプOP1の反転入力端子側に蓄積される電荷量を+QBとし、ゲイン調整用キャパシターCGの第1のオペアンプOP1の反転入力端子側に蓄積される電荷量を+QPとする。
式(34)に示すように、第2の構成例におけるHPF10bの伝達関数は、式(19)と同様に、2次のHPFを表している。特に、第2の構成例において、上記したようにキャパシターの中でも容量値が最大の入力キャパシター(図4の容量値Iの入力キャパシター)を削除できるので、面積を大幅に削減できる効果を有する。更に、式(19)と比較して、分子部分のPが独立に決まるため、ゲイン調整用キャパシターCGの容量値を変更することでHPF10bのゲインを自由に変更することができる。
以上説明したように、第1の構成例又は第2の構成例によれば、SC回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において、一般的な2次HPFを構成するキャパシターの中でも最大容量値のキャパシターを削除できるので、面積がより小さいSC回路を用いたHPFを提供できるようになる。
〔変形例〕
HPFの入力端子に直列に接続されるキャパシターを省略できる構成は、次のような利点を有する。例えばHPFがスリープ動作を行う場合には、起動するたびに、入力端子に直列に接続されるキャパシターに電荷を充電し直す必要があり、起動時間が長くなる。これに対して、第1の構成例又は第2の構成例によれば、例えばスリープ動作から起動された場合でも、入力端子に直列に接続されるキャパシターに電荷を再充電する時間を省略できるようになる。
HPFの入力端子に直列に接続されるキャパシターを省略できる構成は、次のような利点を有する。例えばHPFがスリープ動作を行う場合には、起動するたびに、入力端子に直列に接続されるキャパシターに電荷を充電し直す必要があり、起動時間が長くなる。これに対して、第1の構成例又は第2の構成例によれば、例えばスリープ動作から起動された場合でも、入力端子に直列に接続されるキャパシターに電荷を再充電する時間を省略できるようになる。
図11に、第1の構成例の変形例におけるHPFの回路図の一例を示す。図11において、図2と同様の部分には同一符号を付し、適宜説明を省略する。
本変形例におけるHPF10cの構成が図2に示す第1の構成例におけるHPF10aの構成と異なる点は、第9のスイッチSW9及び第10のスイッチSW10が追加されている点である。第9のスイッチSW9は、第1のオペアンプOP1の非反転入力端子と所与の電位との間に挿入される。図11では、第9のスイッチSW9は、第1のオペアンプOP1の非反転入力端子とアナログ接地電位AGNDとの間に挿入される。また、第10のスイッチSW10は、入力信号VINが供給されるノードと、第2のスイッチSW2及び第1のオペアンプOP1の非反転入力端子の接続ノードとの間に挿入される。
図12に、第2の構成例の変形例におけるHPFの回路図の一例を示す。図12において、図8と同様の部分には同一符号を付し、適宜説明を省略する。
本変形例におけるHPF10dの構成が図8に示す第2の構成例におけるHPF10bの構成と異なる点は、第9のスイッチSW9及び第10のスイッチSW10が追加されている点である。第9のスイッチSW9は、第1のオペアンプOP1の非反転入力端子と所与の電位との間に挿入される。図12では、第9のスイッチSW9は、第1のオペアンプOP1の非反転入力端子とアナログ接地電位AGNDとの間に挿入される。また、第10のスイッチSW10は、入力信号VINが供給されるノードと、第1のオペアンプOP1の非反転入力端子との間に挿入される。
図11及び図12において、所与のパワーダウン信号が非アクティブのとき、第9のスイッチSW9が非導通状態に設定され、第10のスイッチSW10が導通状態に設定される。これに対して、このパワーダウン信号がアクティブになると、第9のスイッチSW9が導通状態に設定され、第10のスイッチSW10が非道通状態に設定される。そして、パワーダウン信号がアクティブになると、第1のクロックCLK1及び第2のクロックCLK2にかかわらず、第1のスイッチSW1〜第8のスイッチSW8のすべてが、非道通状態に設定される。更に、第1のオペアンプOP1及び第2のオペアンプOP2は、パワーダウン信号がアクティブになると、各々が内蔵する動作電流がオフされる。こうすることで、パワーダウン信号がアクティブになったとき、各入力キャパシター及び各帰還キャパシターに蓄積された電荷が維持されたまま、HPF10c、HPF10dの動作をスリープ動作させることが可能となる。そして、スリープ動作から復帰するときに、パワーダウン信号を非アクティブとすることで、入力キャパシター及び帰還キャパシターに電荷の再充電を行うことなく速やかに起動させることができる。
このような第1の構成例の変形例におけるHPF10c又は第2の構成例の変形例におけるHPF10dによれば、第1の構成例におけるHPF10a又は第2の構成例におけるHPF10bが有する効果に加えて、高速起動が可能で、且つ、消費電力の大幅な削減が可能なHPFを提供できるようになる。
〔電子機器〕
本実施形態の第1の構成例又はその変形例、第2の構成例又はその変形例におけるHPFは、例えば次のような電子機器に搭載することができる。
本実施形態の第1の構成例又はその変形例、第2の構成例又はその変形例におけるHPFは、例えば次のような電子機器に搭載することができる。
図13に、本実施形態における電子機器の構成例のブロック図を示す。図13は、HPFとして、第1の構成例におけるHFP10aを含む例を表すが、HPF10aに代えてHPF10b、HPF10c又はHPF10dを含んで構成されていてもよい。
電子機器200は、センサー回路250と、A/D変換回路430と、演算処理回路450とを含む。センサー回路250は、互いに検出軸が異なる複数のセンサーを有し、各センサーからのセンサー出力を時分割多重する。このとき、センサー回路250は、静止時信号VREFも、各センサーのセンサー出力と共に時分割多重する。本実施形態では、静止時信号VREFは、センサー回路250が有する複数のセンサーで共通の信号であり、複数のセンサーのうちの1つのセンサーのアナログ接地電位AGNDを採用する。
センサー回路250からの時分割多重信号は、A/D変換回路430に供給される。A/D変換回路430は、時分割多重信号に対してA/D変換を行う。A/D変換回路430によってA/D変換された信号は演算処理回路450に入力される。演算処理回路450は、A/D変換された信号に対して所与の演算処理を行う。この演算処理回路450は、静止時信号VREFに対応したデジタル信号を基準として、センサー回路250が有する複数のセンサーからの複数のセンサー出力に基づいた演算処理を行うことができる。
センサー回路250は、所与の検出空間において定義されるX軸を検出軸とするセンサー300X、該検出空間においてX軸と直交するY軸を検出軸とするセンサー300Y、該検出空間においてX軸及びY軸と直交するZ軸を検出軸とするセンサー300Z、各センサーに対応して設けられたHPF400X、HPF400Y、HPF400Z、各HPFに対応して設けられたLPF410X、LPF410Y、LPF410Z、時分割多重回路420を含む。
センサー300X、センサー300Y、及びセンサー300Zの各々は、同様の構成を有しており、発振ループ内の振動子に励振される駆動振動及び測定すべき物理量に対応した検出信号としてのセンサー信号を出力する。本実施形態におけるセンサー300X、センサー300Y、及びセンサー300Zの各々は、角速度を測定対象とする角速度センサーとして説明するが、例えば加速度センサー等の他の物理量を測定対象とするセンサーであってもよい。
HPF400X、HPF400Y、及びHPF400Zの各々は、同様の構成を有しており、対応するセンサーからのセンサー信号の直流成分や使用周波数帯域以下の周波数成分を遮断する。HPF400X、HPF400Y、及びHPF400Zは、例えば上記のHPF10a、HPF10b又はHPF10cを採用することができる。
HPF400X、HPF400Y、及びHPF400Zの各々を、入力抵抗(R)及び容量(Ci)の時定数を利用したRC積分回路で実現する場合、そのカットオフ周波数fcは、fc=(1/(2π・Ci・R))のように表される。Ciは、オペアンプの帰還ループに設けられる帰還キャパシター(積分容量)である。カットオフ周波数を極めて低周波数(例えば、1Hz程度)とする場合を想定すると、帰還キャパシターCiの容量値が大きくなり、回路の占有面積が飛躍的に増大する。よって、入力抵抗Rの抵抗値を大きくする必要がある上、構成素子の製造ばらつきによって、特性が変動する幅が大きくなる。
これに対して、入力抵抗RをSC回路で構成したSCF回路では、その入力抵抗Rの抵抗値は、R=1/(fs・Cs)(fs:サンプリングクロック周波数、Cs:スイッチトキャパシターの容量)のように表される。ここで、サンプリングクロック周波数fsを低くすれば、SC回路で構成された入力抵抗Rの等価抵抗を高抵抗化することができる。従って、SC回路を用いてHPF400X、HPF400Y、及びHPF400Zを構成することで、キャパシターの容量の相対値で特性を精度良く決めることができるようになり、集積化に好適なセンサー回路250を提供できるようになる。
そして、本実施形態では、センサー300X、センサー300Y、及びセンサー300Zのうちの1つを構成するアナログ回路のアナログ接地電位AGNDと同電位の静止時信号VREFが出力され、HPF400X、HPF400Y、及びHPF400Zのアナログ接地電位として供給される。これにより、温度変動や時間変動によって各々の静止時出力が個別に変化する複数のセンサーからの複数のセンサー信号の変動をセンサー毎に補正する必要がなくなる。この結果、1つの静止時信号VREFを基準に複数のセンサー信号の変動を補正でき、複雑なアルゴリズムで補正することなく、センサー信号の変動の補正処理を大幅に簡素化できるようになる。
LPF410X、LPF410Y、及びLPF410Zの各々は、公知のLPFで実現でき、アンチエリアシングフィルターとして機能すると共に、対応するHPFの出力に対してゲイン調整できるようになっている。
時分割多重回路420は、LPF410X、LPF410Y、及びLPF410Zの各々の出力と、静止時信号VREFとを時分割多重する。
図14に、図13のセンサー300Zの構成例のブロック図を示す。図14は、センサー300Zの構成例を表すが、静止時信号VREFを出力する点を除いてセンサー300X及びセンサー300Yは同様の構成を有する。
センサー300Zは、角速度を測定対象の物理量とする物理量測定装置である。センサー300Zは、駆動回路(駆動装置)310Zと、検出回路(検出装置)350Zとを含む。また、センサー300Zは、圧電材料で形成され駆動振動片及び検出振動片を有する振動片(振動子)320を含む。
駆動回路310Zは、駆動振動片に設けられた駆動電極322a、322bを介して駆動振動片を発振ループ内に設け、駆動振動片(広義には振動子)を励振させる。駆動回路310Zは、電流電圧変換器330、オートゲインコントロール(Auto Gain Control:以下、AGCと略す)回路332、帯域通過フィルター(Band Pass Filter:以下、BPFと略す)334、ゲインコントロールアンプ(Gain Control Amplifier:以下、GCAと略す)336、2値化回路338を含む。駆動振動片の駆動電極322aは、電流電圧変換器330の入力に電気的に接続され、電流電圧変換器330の出力は、AGC回路332及びBPF334に入力される。BPF334は、発振ループ内の発振信号の位相調整回路として機能し、BPF334の出力は、GCA336及び2値化回路338に入力される。AGC回路332は、電流電圧変換器330の出力に基づいて、GCA336のゲインを制御する。GCA336の出力は、駆動振動片の駆動電極322bに電気的に接続される。2値化回路338は、発振ループ内の発振信号を2値化し、参照信号として検出回路350Zに出力する。
なお、図14では、駆動回路310Zの内部に振動片320の駆動振動片を設けるものとして説明したが、駆動回路310Zの外部に振動片320の駆動振動片が設けられていてもよい。
検出回路350Zは、交流増幅回路360と、同期検波回路370と、直流増幅器372とを含む。交流増幅回路360は、第1の電流電圧変換器362と、第2の電流電圧変換器364と、交流増幅器366と、BPF368とを含む。
第1の電流電圧変換器362の入力には、振動片320の検出振動片に設けられた検出電極324aで発生した信号が供給され、第2の電流電圧変換器364の入力には、振動片320の検出振動片に設けられた検出電極326aで発生した信号(検出電極324aで発生した信号と逆極性の信号)が供給される。なお、振動片320の検出振動片に設けられた検出電極324b、326bには、アナログ接地電位が供給される。第1の電流電圧変換器362及び第2の電流電圧変換器364の各々は、検出電極324a、326aで発生した信号を電圧値に変換し、変換された2つの電圧値を用いて交流増幅器366により交流増幅される。BPF368は、交流増幅器366によって増幅された信号の周波数帯域のうち、駆動回路310Zの発振信号の発振周波数を含む所定の帯域のみを通過させる。同期検波回路370は、2値化回路338によって2値化された参照信号に同期して、発振信号に対して90度位相がずれた検波信号を取り出す。直流増幅器372は、インピーダンス変換回路として機能し、その出力インピーダンスを低インピーダンス化すると共に、検波信号を増幅する。これにより、検出回路350Zの後段の回路には、タイミングに応じて出力インピーダンスが変化する同期検波回路370ではなく、直流増幅器372の出力信号がセンサー信号Vo_Zとして出力される。
また、センサー300Zでは、駆動回路310Zを構成するアナログ回路(例えば電流電圧変換器330、AGC332、BPF334、GCA336、2値化回路338)のアナログ接地電位AGNDと、検出回路350Zを構成するアナログ回路(例えば第1の電流電圧変換器362、第2の電流電圧変換器364、交流増幅器366、BPF368、同期検波回路370、直流増幅器372)のアナログ接地電位AGNDとが同電位に設定され、アナログ接地電位AGNDと同電位の信号が静止時信号VREFとして出力される。
このような駆動回路310Zでは、上記の構成の発振ループ内のゲインが「1」より大きい状態で発振スタートする。この時点では、駆動振動片への入力は雑音のみであるが、この雑音は、目的とする駆動振動の固有共振周波数を含む幅広い周波数の波動を含む。振動片320の駆動振動片の周波数フィルター作用によって、目的とする固有共振周波数の波動を多く含む信号が出力され、この信号が電流電圧変換器330において電圧値に変換され、AGC回路332は、この電圧値に基づいてGCA336のゲインを制御することで発振ループ内の発振振幅を制御する。発振ループ内でこうした操作が繰り返されることによって、目的とする固有共振周波数の信号の割合が高くなり、GCA336のゲイン制御によって、次第に、発振ループを信号が1周する間の利得(ループゲイン)が「1」となり、この状態で駆動振動片が安定発振する。
駆動振動片を励振させて安定発振状態になり、振動片320を所与の方向に回転させると、コリオリ力が振動片320に作用し、検出振動片が屈曲振動する。検出振動片には検出電極が設けられ、検出回路350Zは、2つの検出電極から互いに極性が異なる検出信号を交流増幅した後、駆動回路310Zからの参照信号を用いて同期検波して、センサー信号Vo_Zとして出力する。
図15に、図13の電子機器200のハードウェア構成例のブロック図を示す。図15において、図13と同様の部分には同一符号を付し、適宜説明を省略する。
電子機器200は、センサー回路250と、A/D変換回路430と、表示部550と、クロック生成回路510と、CPU等の処理部520と、メモリー530と、操作部540とを有する。電子機器200を構成する各部は、バス(BUS)によって相互に接続されている。図13の演算処理回路450の機能は、例えばメモリー530に格納されたプログラムを読み込んで、該プログラムに対応した処理を実行する処理部520によって実現される。なお、A/D変換回路430は、処理部520に内蔵されていてもよい。
このような電子機器200において、センサー回路250によって検出された測定対象の物理量に応じて生成されたセンサー信号に対して、A/D変換回路430においてA/D変換処理を行う。処理部520は、メモリー530に記憶されたプログラムに従って、操作部540からの情報を用いて、A/D変換処理後のデジタル信号に対して演算処理を行う。そして、処理部520は、その演算処理結果に対応して電子機器200の各部を制御する制御信号を生成する一方、操作部540からの情報及び演算処理結果の少なくとも一方に基づいて表示データを生成して、例えばメモリー530に保存する。電子機器200は、このメモリー530に保存された表示データに基づいて表示部550に画像を表示することができる。従って、電子機器200では、センサー回路250からのセンサー信号に基づいて、表示部550に表示させる画像を変化させることができる。
図16に、電子機器200の処理例のフロー図を示す。例えば、図15のメモリー530に図16に示す処理手順を指示するプログラムが記憶されており、処理部520がメモリー530から読み込んだプログラムに対応した処理を実行することで、以下の処理をソフトウェア処理により実現できるようになっている。
まず、処理部520は、A/D変換回路430によってセンサー回路250からの時分割多重信号をA/D変換したA/D変換データを受信する(ステップS10)。その後、処理部520は、A/D変換データから、各センサーのセンサー信号と静止時信号VREFとを分離する(ステップS12)。そして、処理部520は、センサー300Xからのセンサー信号Vo_Xと静止時信号VREFとの差分ΔXを求め(ステップS14)、センサー300Yからのセンサー信号Vo_Yと静止時信号VREFとの差分ΔYを求め(ステップS16)、センサー300Zからのセンサー信号Vo_Zと静止時信号VREFとの差分ΔZを求める(ステップS18)。
続いて、処理部520は、ステップS14、ステップS16、ステップS18で求められた差分ΔX、ΔY、ΔZを用いて積分を行うことで、検出軸毎に角速度及び回転角度を算出し(ステップS20)、該角速度又は回転角度に対応した制御信号を生成し(ステップS22)、一連の処理を終了する(エンド)。これにより、電子機器200は、X軸、Y軸及びZ軸を検出軸とするセンサー出力に応じて制御される。
これにより、静止時信号VREFがすべてのセンサーにおいて基準となるため、センサー毎にセンサー信号の変動を補正する必要がない電子機器を提供できるようになる。しかも、本実施形態のHPFを採用することで、例えば、カットオフ周波数を極端に低い周波数に設定する場合であっても、小型かつ高性能なICを実現することができる。よって、このHPFを搭載する電子機器200は、小型で高性能な電子機器となる。
以上、本発明に係るSC回路を用いたHPF及び電子機器等を上記の実施形態の各構成例又はその変形例に基づいて説明したが、本発明は上記の実施形態の各構成例又はその変形例に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
(1)上記の実施形態の各構成例又はその変形例において示したスイッチ及びキャパシターの構成に本発明が限定されるものではない。例えば、スイッチの種類を入れ替えたり、素子の配置を若干、変更したりするといった回路構成の微調整は、適宜、なし得る。スイッチとして、MOSトランジスタスイッチを使用したり、他の種類のスイッチを使用したりすることも、適宜、なし得る。従って、このような変形例は、すべて本発明に含まれるものとする。
(2)上記の実施形態の各構成例又はその変形例では、SC回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合について説明したが、クロック周波数やカットオフ周波数にかかわらず適用することは可能である。
(3)上記の実施形態の各構成例又はその変形例では、2次のHPFを例に説明したが、3以上の次数のHPFに適用することができる。
(4)上記の実施形態の各構成例又はその変形例におけるHPFが適用される電子機器は、図13〜図16で説明したものに限定されることなく、種々の電子機器に搭載できることはいうまでもない。
10,10a,10b,10c,10d,400X,400Y,400Z…HPF、
1001…第1のSC積分器、 1002…第2のSC積分器、
100M−1…第(M−1)のSC積分器、 100M…第MのSC積分器、
200…電子機器、 250…センサー回路、
300X,300Y,300Z…センサー、 310Z…駆動回路、 320…振動片、
322a,322b…駆動電極、
324a,324b,326a,326b…検出電極、 330…電流電圧変換器、
332…AGC、 334,368…BPF、 336…GCA、
338…2値化回路、 350Z…検出回路、 360…交流増幅回路、
362…第1の電流電圧変換器、 364…第2の電流電圧変換器、
366…交流増幅器、 370…同期検波回路、 372…直流増幅器、
410X,410Y,410Z…LPF、 420…時分割多重回路、
430…A/D変換回路、 450…演算処理回路、 510…クロック生成回路、
520…処理部、 530…メモリー、 540…操作部、 550…表示部、
AGND…アナログ接地電位、 C1…第1の入力キャパシター、
C2…第2の入力キャパシター、 C3…第3の入力キャパシター、
CG…ゲイン調整用キャパシター、 CP1,CP1b…第1の入力キャパシター回路、
CP2…第2の入力キャパシター回路、 Cr1…第1の帰還キャパシター、
Cr2…第2の帰還キャパシター、 GA…ゲイン調整回路、
ND…帰還信号入力ノード、 OP1…第1のオペアンプ、
OP2…第2のオペアンプ、 SW1〜SW10…第1のスイッチ〜第10のスイッチ、
VIN…入力信号、 VOUT…出力信号、 VREF…静止時信号
1001…第1のSC積分器、 1002…第2のSC積分器、
100M−1…第(M−1)のSC積分器、 100M…第MのSC積分器、
200…電子機器、 250…センサー回路、
300X,300Y,300Z…センサー、 310Z…駆動回路、 320…振動片、
322a,322b…駆動電極、
324a,324b,326a,326b…検出電極、 330…電流電圧変換器、
332…AGC、 334,368…BPF、 336…GCA、
338…2値化回路、 350Z…検出回路、 360…交流増幅回路、
362…第1の電流電圧変換器、 364…第2の電流電圧変換器、
366…交流増幅器、 370…同期検波回路、 372…直流増幅器、
410X,410Y,410Z…LPF、 420…時分割多重回路、
430…A/D変換回路、 450…演算処理回路、 510…クロック生成回路、
520…処理部、 530…メモリー、 540…操作部、 550…表示部、
AGND…アナログ接地電位、 C1…第1の入力キャパシター、
C2…第2の入力キャパシター、 C3…第3の入力キャパシター、
CG…ゲイン調整用キャパシター、 CP1,CP1b…第1の入力キャパシター回路、
CP2…第2の入力キャパシター回路、 Cr1…第1の帰還キャパシター、
Cr2…第2の帰還キャパシター、 GA…ゲイン調整回路、
ND…帰還信号入力ノード、 OP1…第1のオペアンプ、
OP2…第2のオペアンプ、 SW1〜SW10…第1のスイッチ〜第10のスイッチ、
VIN…入力信号、 VOUT…出力信号、 VREF…静止時信号
Claims (15)
- スイッチトキャパシター回路を用いたM(Mは2以上の整数)次のハイパスフィルターであって、
第1の入力端、第2の入力端及び出力端を備える第1のオペアンプと、第1の入力キャパシターと、前記出力端から帰還される帰還信号に対して前記ハイパスフィルターのゲイン調整を行うゲイン調整回路とを有する第1のスイッチトキャパシター積分器を含み、
前記第1の入力端に、前記ハイパスフィルターの入力信号が供給され、
前記第2の入力端に、前記帰還信号が前記第1の入力キャパシターを介して供給され、
前記出力端から前記ハイパスフィルターの出力信号が出力されることを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。 - 請求項1において、
前記ゲイン調整回路は、
前記第2の入力端と所与の電位との間に接続されるゲイン調整用キャパシターを含むことを特徴とするハイパスフィルター。 - 請求項2において、
前記所与の電位は、少なくとも前記第1のオペアンプと共通の接地電位であることを特徴とするハイパスフィルター。 - 請求項1乃至3のいずれかにおいて、
前記第1の入力キャパシターは、
前記帰還信号が入力される帰還信号入力ノードと前記第2の入力端との間に挿入可能に設けられ、
所与の第1の期間において、前記第1の入力キャパシターを介して前記第2の入力端が前記第1の入力端と接続されることを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。 - 請求項4において、
前記第1のスイッチトキャパシター積分器は、
前記第2の入力端と前記出力端との間に挿入される第1の帰還キャパシターを有し、
前記第1の入力キャパシターに充電された電荷が、所与の第2の期間において前記第1の入力キャパシターと前記第1の帰還キャパシターとに分配されることを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。 - 請求項1乃至4のいずれかにおいて、
前記第1のスイッチトキャパシター積分器は、
前記第2の入力端と前記出力端との間に挿入される第1の帰還キャパシターと、
前記帰還信号入力ノードと前記第1の入力キャパシターの一端との間に設けられる第1のスイッチと、
前記第1の入力キャパシターの一端と前記第1の入力端との間に設けられる第2のスイッチと、
前記第1の入力キャパシターの他端と前記第2の入力端との間に設けられる第3のスイッチと、
前記第1の入力キャパシターの他端と基準電位との間に設けられる第4のスイッチとを含むことを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。 - 請求項1乃至3のいずれかにおいて、
前記第1の入力キャパシターは、
前記帰還信号が入力される帰還信号入力ノードと前記第2の入力端との間に挿入可能に設けられ、
所与の第1の期間において、前記第1の入力キャパシターを介して前記第2の入力端が基準電位と接続され、
所与の第2の期間において、前記第1の入力キャパシターを介して前記帰還信号入力ノードが前記第2の入力端と電気的に接続されることを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。 - 請求項7において、
前記第1のスイッチトキャパシター積分器は、
前記第2の入力端と前記出力端との間に挿入される第1の帰還キャパシターと、
前記帰還信号入力ノードと前記第1の入力キャパシターの一端との間に設けられる第1のスイッチと、
前記第1の入力キャパシターの一端と前記基準電位との間に設けられる第2のスイッチと、
前記第1の入力キャパシターの他端と前記第2の入力端との間に設けられる第3のスイッチと、
前記第1の入力キャパシターの他端と前記基準電位との間に設けられる第4のスイッチとを含むことを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。 - 請求項7又は8において、
前記出力端と前記帰還信号入力ノードとの間に挿入される第2のスイッチトキャパシター積分器を含むことを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。 - 請求項9において、
前記第2のスイッチトキャパシター積分器は、
その出力端が前記帰還信号入力ノードに接続される第2のオペアンプと、
前記第2のオペアンプの仮想接地端と前記第2のオペアンプの出力端との間に挿入される第2の帰還キャパシターと、
第2の入力キャパシターと、
前記第1のオペアンプの出力端と前記第2のオペアンプの仮想接地端との間に挿入される第3の入力キャパシターと、
前記第2のオペアンプの仮想接地端と前記第2の入力キャパシターの一端との間に設けられる第5のスイッチと、
前記第2の入力キャパシターの一端と前記基準電位との間に設けられる第6のスイッチと、
前記第2の入力キャパシターの他端と前記第1のオペアンプの出力端との間に設けられる第7のスイッチと、
前記第2の入力キャパシターの他端と基準電位との間に設けられる第8のスイッチとを含むことを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。 - 請求項10において、
前記第2のスイッチ、前記第3のスイッチ、第5のスイッチ及び前記第7のスイッチの各々は、第1のクロックによってスイッチ制御され、
前記第1のスイッチ、前記第4のスイッチ、前記第6のスイッチ及び前記第8のスイッチの各々は、前記第1のクロックとは逆相の第2のクロックによってスイッチ制御されることを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。 - 請求項1乃至11のいずれかにおいて、
前記第1の入力端と前記基準電位との間に設けられた第9のスイッチを含むことを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。 - センサーと、
前記センサーの出力信号に対してハイパスフィルター処理を行う請求項1乃至12のいずれか記載のスイッチトキャパシター回路を用いたハイパスフィルターとを含むことを特徴とする電子機器。 - センサーと、
請求項4、8乃至11のいずれか記載のスイッチトキャパシター回路を用いたハイパスフィルターとを含み、
前記センサーを構成する回路の接地電位が、前記基準電位と同電位であり、該基準電位を基準に前記センサーからのセンサー信号に基づいて処理を行うことを特徴とする電子機器。 - 複数のセンサーと、
前記複数のセンサーの各々に対応して設けられた請求項4、8乃至11のいずれか記載のスイッチトキャパシター回路を用いた複数のハイパスフィルターとを含み、
前記複数のセンサーのうち1つのセンサーを構成する回路の接地電位が、前記複数のハイパスフィルターの基準電位と同電位であり、該基準電位を基準に前記複数のセンサーからのセンサー信号に基づいて処理を行うことを特徴とする電子機器。
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JP2010032135A JP2011171883A (ja) | 2010-02-17 | 2010-02-17 | スイッチトキャパシター回路を用いたハイパスフィルター及び電子機器 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10340868B2 (en) | 2016-05-26 | 2019-07-02 | Panasonic Intellectual Property Management Co., Ltd. | Amplifier circuit including first input branch circuit, second input branch circuit, feedback capacitor, and operational amplifier and pulse-wave measuring device |
-
2010
- 2010-02-17 JP JP2010032135A patent/JP2011171883A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US10340868B2 (en) | 2016-05-26 | 2019-07-02 | Panasonic Intellectual Property Management Co., Ltd. | Amplifier circuit including first input branch circuit, second input branch circuit, feedback capacitor, and operational amplifier and pulse-wave measuring device |
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