KR101685436B1

KR101685436B1 - 저 전력, 저 레이턴시 파워 게이트 장치 및 방법

Info

Publication number: KR101685436B1
Application number: KR1020137034810A
Authority: KR
Inventors: 수간스 폴; 조니 안소니오 웡
Original assignee: 인텔 코포레이션
Priority date: 2011-06-29
Filing date: 2012-06-01
Publication date: 2016-12-13
Also published as: DE112012002682B4; TW201330498A; TWI574507B; CN203071897U; KR101825026B1; DE112012002682T5; KR20140027422A; US8581637B2; TW201733269A; TWI637594B; WO2013002959A3; WO2013002959A2; US20130002339A1; KR20160039300A; TWI502886B; TW201608830A

Abstract

저 전력, 저 레이턴시 파워 게이트(LPLLPG) 회로는, 예를 들면, 슬립 또는 대기 모드에서, 전자 컴포넌트(들)에 제공되는 전력을 차단하거나 또는 다르게는 감소시키도록 사용된다. 돌입 전류는 파워 게이트 회로 내의 적어도 하나의 트랜지스터의 크기를 변화시킴으로써 제어되고, 대기 상태 및 활성 상태 둘 다에서의 파워 게이트 회로의 전력 소비는 부가적인 지연 엘리먼트들을 사용하지 않음으로써 감소된다. 낮은 돌입 전류를 갖는 게이팅된 전압 공급을 램프 업하는 것은 지연 신호들보다 오히려 로직을 적용/사용함으로써 수행된다. 이러한 로직은 게이팅된 전압 공급이 게이팅되지 않은 전압 공급 레벨에 가깝게 램프 업할 때까지 전까지 파워 게이트 회로 내의 트랜지스터들을 턴 온 하지 않는다. 부가적인 지연 셀들을 사용하지 않음으로써, 게이팅된 전압 공급의 더 빠른 턴 오프를 얻을 수 있다.

Description

저 전력, 저 레이턴시 파워 게이트 장치 및 방법{LOW-POWER, LOW-LATENCY POWER-GATE APPARATUS AND METHOD}

본 발명은 일반적으로 전자 회로들에 관한 것이다. 보다 구체적으로는, 그러나 배제적이지 않게, 본 발명은 파워 게이트 회로에 관한 것이다.

파워 게이팅 기법들은 일반적으로 슬립 또는 대기 모드에서와 같이, 전자 컴포넌트(들)가 사용 중이 아닌 경우 특정 전자 회로 컴포넌트(들)에 공급되는 전력을 차단하거나 또는 감소시키는 것을 포함한다.

돌입(ON-rush) 전류를 제어하는 것은 파워 게이팅 기법들의 과제들 중 하나이다. 예를 들어, 일부 전자 컴포넌트들은 공급된 전류의 단기 급등들/증가들을 허용할 수 없을 것이다--이러한 고전류는, 공급된 전류가 낮은 안정 상태 레벨에 도달하기 전에 초기의 높은 레벨의 돌입 전류가 있을 수 있는 경우, 파워 게이트 회로가 그러한 전자 컴포넌트들로 전원을 턴 온 할 때 현저하게 해로운 문제가 될 수 있다.

돌입 전류를 다루기 위해, 종래의 파워 게이트 방법들/회로들은 전용의 부가적인 지연 엘리먼트들을 제공한다. 지연 엘리먼트들은 공급된 전압이 낮은 레벨로부터 (예를 들어, 완전히 동작하는 것에 가깝거나 또는 거의 같은) 높은 레벨로 램프 업(ramp up)하는 데에 지연을 제공하도록 동작한다. 공급된 전압의 지연된 램프 업이 높은 돌입 전류의 문제를 다루는 것을 시도할 수 있는 반면, 부가적인 지연 셀들은 활성 및 슬립/대기 모드들 양쪽 모두 동안 전력 소비에 기여한다. 또한, 부가적인 지연 셀들은 종래의 파워 게이트 회로의 턴 오프 속도를 낮춰, 파워 게이팅 회로가 전자 컴포넌트(들)에 대한 전력을 감소시킬 수 있기 전에 턴 오프 프로세스 동안 다소의 전력 소비량이 존재하게 된다.

비제한적이고 비망라적인 실시예들을 이하의 도면들을 참조하여 설명하고, 달리 명시하지 않는 한 다양한 도면 전체에 걸쳐 비슷한 부분들에는 비슷한 참조 번호들을 부여한다.
도 1은 일 실시예에 따른 파워 게이트 회로를 나타내는 도면.
도 2는 도 1의 파워 게이트 회로의 돌입 전류 제한기 블록의 실시예를 더 상세히 나타내는 도면.
도 3은 일 실시예에 따른 도 1의 파워 게이트 회로에 대한 다양한 신호들의 예시의 파형도들.
도 4는 또 다른 실시예에 따른 도 1의 파워 게이트 회로와 함께 사용될 수 있는 회로를 나타내는 도면.
도 5는 다양한 실시예들의 개시된 파워 게이트 회로/방법을 실시하기에 적합한 예시의 컴퓨터 시스템을 나타내는 블록도.

파워 게이팅 능력을 제공하기 위한 방법 및 장치의 실시예들을 본원에 설명한다. 이하의 설명에서, 다수의 특정 상세가 실시예들의 전체에 걸친 이해를 제공하기 위해 주어진다. 실시예들은 하나 이상의 특정 상세 없이, 또는 그외의 방법들, 컴포넌트들, 재료들 등과 함께 실시될 수 있다. 그외의 예시들에서, 공지된 구조들, 재료들, 또는 동작들은 실시예들의 양태를 모호하게 하지 않도록 도시하지 않거나 또는 설명되지 않는다.

본 명세서 전체에 걸쳐 "일 실시예" 또는 "실시예"에 대한 참조는 실시예와 관련되어 설명된 특정 특징, 구조, 또는 특성이 적어도 일 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전체에 걸친 다양한 곳들에서의 "일 실시예에서" 또는 "실시예에서"라는 문구의 출현들은 반드시 모두 동일한 실시예를 지칭하지는 않는다. 또한, 특정 특징들, 구조들, 또는 특성들은 하나 이상의 실시예에서 임의의 적합한 방식으로 결합될 수 있다.

일 실시예는, 전자 컴포넌트(들)에 제공되는 전력을 차단하거나 또는 다르게는 감소시키도록 사용될 수 있는, 저 전력, 저 레이턴시 파워 게이트(LPLLPG) 회로를 제공한다. 전자 컴포넌트(들)는, 전력을 공급받을 수 있고 슬립 또는 대기 모드와 같은, 특정 모드들 동안 차단되거나 또는 다르게는 감소된 그러한 전자 컴포넌트(들)에 공급되는 전력을 가짐으로써 더 최적으로 동작할 수 있는 시스템 내에 존재하는 부하, 집적 회로의 일부분 상의 회로의 구역, 또는 그외의 전자 컴포넌트(들)를 포함할 수 있다.

일 실시예에 따르면, 파워 게이트 회로 내의 적어도 하나의 트랜지스터의 크기를 적절하게 바꿈으로써 돌입 전류를 제어할 수 있으나, 반면 상기에 설명된 종래의 접근 방법에서, 돌입 전류를 제어하는 것은 다수의 부가적인 지연 엘리먼트들을 사용함으로써 수행된다. 대기 상태 및 활성 상태 둘 다에서의 파워 게이트 회로의 전력 소비는 일 실시예에서, 그러한 부가적인 지연 엘리먼트들을 사용하지 않음으로써 감소될 수 있다.

일 실시예에 따르면, 턴 온 동안 낮은 돌입 전류로 (본원에서 전압 공급(VCCPG)으로 지칭되는) 게이트된 전압 공급을 램프 업함에 있어서의 지연은 전압 공급(VCCPG) 상의 로직을 적용/사용함으로써 생성된다. 이 로직은 전압(VCCPG)이 (본원에서 전압 공급(VCC)으로 지칭되는) 게이트되지 않은 전압 공급의 레벨에 가깝게 램프 업할 때까지 파워 게이트 회로 내의 대부분의 트랜지스터(파워 스위치)를 턴 온 하지 않는다.

부가적인 지연 셀들을 사용하지 않는 파워 게이트 회로의 일 실시예의 또 다른 특징은 극히 빠른 턴 오프 시간이다. 종래의 파워 게이트 회로에 대해 전술한 바와 같이, 부가적인 지연 셀들은 턴 오프 속도를 낮추고, 따라서 공급된 전력이 차단되거나 또는 감소되기 전에 일부 전력 소비를 야기하게 된다. 일 실시예에서 그러한 부가적인 지연 셀들의 부재는 더 빠른 턴 오프 시간을 가능하게 한다. 이러한 더 빠른 턴 오프 시간은 그 다음으로 파워 게이트가 공급된 전력을 차단하거나 또는 감소시키도록 스위칭될 때마다 에너지 절약을 야기한다.

도 1은 일 실시예에 따른 파워 게이트 회로(100)를 도시한다. 파워 게이트 회로(100)는 도 1에 도시된 것과 같은 복수의 회로 블록을 가질 수 있다. 그 다음으로, 각각의 회로 블록들은 그 내에 게이트되지 않은 전압 공급(VCC)에 결합된 하나 이상의 전자 컴포넌트들을 가질 수 있다.

"돌입 전류 제한기"로 표시된 제1 블록(102)은, 일 실시예에서, 게이트되지 않은 전압 공급(VCC)으로부터 게이트된 전압 공급(VCCPG)으로 흐르는 돌입 전류의 변화 속도뿐만 아니라, 크기를 제한하거나 또는 감소시키도록 구성된다. 블록(102)은, 입력 신호(pgenb)를 수신하는 버퍼(106)에 결합된 (P-타입 또는 PFET 트랜지스터(104)와 같은) 전계 효과 트랜지스터 또는 "FET"를 포함한다. 도 2 및 다른 곳에 대해서 하기에 상세히 설명될 바와 같이, 돌입 전류의 크기에 대한 제한하는 효과는 이러한 블록(102)의 PFET 트랜지스터(104)의 (폭과 같은) 크기를 작은 폭으로 제한함으로써 제공될 수 있다.

일 실시예의 "초퍼 지연 셀(chopper delay cell)"로 표시된 블록(108)은, (블록(102)으로부터 수신한) 입력이 상승 또는 하락 천이를 갖는지에 따라 다른 (In_p 및 In_n으로 도시된) 그것의 출력들 둘 다를 지연시키도록 구성된다. 출력들(In_p 및 In_n)을 지연시키는 것은, 일 실시예에서, 파워 게이트 셀 블록(110) 내의 임의의 단락 회로 경로들을 회피하는 데에 사용된다.

파워 게이트 회로(100)의 일 실시예는, 도 1에서 "파워 게이트 셀"로 표시된, 적어도 하나의 블록(110)을 가질 수 있다. 블록(110)은 도 1에서 상세히 도시되고 하기에 상세히 설명될 적어도 하나의 트랜지스터를 포함하며, 블록(110)에 결합된 다음 파워 게이트 셀 블록(112)은 블록(110)과 실질적으로 동일한 컴포넌트들 및 구성을 가질 수 있다. 블록(110) 내의 구성을 검토함으로써 그러한 상세가 쉽게 결정될 수 있기 때문에, 간결함을 위해, 블록(112)의 상세는 도 1에서 반복되지 않는다.

다중 파워 게이트 셀들은 각 파워 게이트 셀의 출력들을 다음 파워 게이트 셀의 입력들에 데이지 체이닝(daisy chaining)함으로써 제공될 수 있다. 예를 들어, 출력 신호들(Out_p 및 Out_n)을 제공하는 단자들은 다음 파워 게이트 셀로의 입력 신호들(In_p 및 In_n)을 제공하는 단자들에 결합될 수 있다. 일 실시예의 다수의 파워 게이트 셀은, 파워 게이트되도록 전자 컴포넌트(들)의 크기, 전력 소비 규격, 회로의 유형 또는 크기 등(도 1에서 일반적으로 전압 공급(VCCPG)에 결합된 부하(114)로 도시됨)에 기초하여 선택될 수 있다. 간략함을 위해, 도 1은 제1 파워 게이트 셀 블록(110)을 도시하고, 다음 블록(112)은, 제1 파워 게이트 셀 블록(110)에 데이지 체이닝되거나 또는 다르게는 결합된 하나 이상의 부가적인 파워 게이트 셀을 나타내도록 도시된다.

블록(108)에 대해 상세하게는, 일 실시예의 초퍼 지연 셀은 블록(102)으로부터 신호(pgenb)를 수신하도록 결합된 입력 단자를 갖는 하나 이상의 지연 셀(116)을 포함한다. 지연 셀(들)(116)은 AND 게이트(118)의 제1 입력 단자에 결합되고 OR 게이트(120)의 제1 입력 단자에 결합된 출력 단자를 갖는다. 블록(102)는 또한 AND 게이트(118)의 제2 입력 단자에, 그리고 OR 게이트(120)의 제2 입력 단자에 신호(pgenb)를 제공한다. 지연 셀(들)(116), AND 게이트(118), 및 OR 게이트(120)는 전력을 수신하도록 전압 공급(VCC)에 결합될 수 있다.

블록(108)의 이러한 구성으로, (OR 게이트(120)의 입력 단자에 제공된) 신호(pgenb)의 상승 모서리는 OR 게이트(120)의 출력 단자 상에 즉각 출현하고, AND 게이트(118)의 출력 단자에서는 지연된다. 또한 이러한 구성으로, (OR 게이트(120) 및 지연 엘리먼트들(116)의 입력 단자에 제공된) 신호(pgenb)의 하락 모서리는 OR 게이트(120)의 출력 단자에서, 그리고 AND 게이트의(118)의 출력 단자에서 지연된다.

도 1의 블록(108)에 도시된 엘리먼트들의 유형 및 엘리먼트들의 특정 연결들은 예시일 뿐이다. 대안의/부가적인 엘리먼트들 및/또는 로직 디바이스들의 그외의 구성들이 그외의 일부 실시예들에서 사용될 수 있다.

블록(108)은 파워 게이트 셀의 블록(110)에 결합된다. 일 실시예에서, AND 게이트(118)의 출력 단자는 인버터(122)의 입력 단자에 신호(In_p)를 제공하도록 결합된다. 인버터(122)는, 일 실시예에서, P-type MOSFET 또는 "PFET"(P2)의 게이트 단자일 수 있는, 트랜지스터의 제어 단자에 신호(pgen_vcc)를 제공하도록 결합된 출력 단자를 갖는다. 일 실시예에서, PFET(P2)는 전압 공급(VCC)에 결합된 소스 단자를 가지며, 신호(pgenb_pfet)를 제공하기 위한 드레인 단자를 갖는다. 그외의 실시예들에서, 그외의 유형들의 트랜지스터 또는 전자 컴포넌트가 본 명세서 전체에 걸쳐 설명된 PFET에 또는 NFET에 대안으로 또는 부가적으로 사용될 수 있다.

일 실시예에서, 신호(pgen_vcc)는, 출력(Out_p)을 제공하는 출력 단자를 차례로 가지는, 인버터(124)의 입력 단자에 제공될 수 있다. 출력(Out_p)을 제공하는, 인버터(124)의 출력 단자는, 다음으로, 예를 들어, 블록(110)에 도시된 것과 유사한 방식으로 출력(Out_p)을 입력(In_p)으로서 다음 파워 게이트 셀의 인버터에 제공함으로써, 다음 파워 게이트 셀(블록(122))에 결합될 수 있다.

일 실시예에서, 블록(110)은, 신호(pgenb_pfet)를 수신하기 위한 PFET(P2)의 드레인 단자에 결합된 제어 또는 게이트 단자를 갖는 PFET(P1)와 같은, 또 다른 트랜지스터를 포함한다. PFET(P1)는 전압 공급(VCC)에 결합된 소스 단자 및 전압 공급(VCCPG)에 결합된 드레인 단자를 가질 수 있다.

OR 게이트(120)는 인버터(126)의 입력 단자에, 버퍼(128)의 입력 단자에, (PFET(P3)의 게이트 단자와 같은) 트랜지스터의 제어 단자에, (PFET(P6)의 게이트 단자와 같은) 또 다른 트랜지스터의 제어 단자에, 및 (N-타입 MOSFET 또는 "NFET"(N4)의 게이트 단자와 같은) 또 다른 트랜지스터의 제어 단자에 신호(In_n)를 공급하기 위해 결합된 출력 단자를 갖는다. 인버터(126)는 (PFET(P4)의 게이트 단자와 같은) 트랜지스터의 제어 단자에 및 (NFET(N3)의 게이트 단자와 같은) 트랜지스터의 제어 단자에 신호(pgen_vccpg)를 제공하기 위해 결합된 출력 단자를 갖는다. PFET(P4)는 그 다음으로, (PFET(P5)의 게이트 단자와 같은) 트랜지스터의 제어 단자와 결합된 드레인 단자를 가져서, 트랜지스터(P4)의 드레인 단자 및 트랜지스터(P5)의 게이트 단자가, 신호(pgenb_pfet)를 제공하는 PFET(P2)의 드레인 단자에 결합되고 PFET(P1)의 게이트 단자에 결합되게 된다.

PFET(P3)는 전압 공급(VCCPG)에 결합된 소스 단자 및 PFET(P4)의 소스 단자에 결합된 드레인 단자를 갖는다. PFET(P4)는 NFET(N3)의 드레인 단자에 결합된 드레인 단자를 가지며, NFET(N3)는 그 다음으로 그라운드에 결합된 소스 단자를 갖는다.

PFET(P5)는 전압 공급(VCCPG)에 결합된 소스 단자 및 PFET(P6)의 소스 단자에 결합된 드레인 단자를 갖는다. PFET(P6)는 NFET(N4)의 드레인 단자에 결합된 드레인 단자를 가지며, NFET(N4)는 그 다음으로 그라운드에 결합된 소스 단자를 갖는다. 또한 일 실시예에서, PFET(P6)의 드레인 단자 및 NFET(N4)의 드레인 단자는 (NFET(N2)의 게이트 단자와 같은) 트랜지스터의 제어 단자에 결합되어, 신호(pden)가 NFET(N2)의 게이트 단자에 제공되게 한다. NFET(N2)는 그 다음으로, 신호(pgenb_pfet)를 제공하는 PFET(P2)의 드레인 단자 및 PFET(P1)의 게이트 단자에 결합된 드레인 단자를 갖고, 그라운드에 결합된 소스 단자를 갖는다.

버퍼(128)는 출력 신호(Out_n)를 제공하는 출력 단자를 가지며, 이는 그 다음으로 블록(112) 내의 다음 파워 게이트 셀의 입력 단자에 제공되는 입력 신호(In_n)를 형성할 수 있다. 일 실시예의 버퍼(128)는 전압 공급(VCC)으로부터 전력을 수신할 수 있고, 동시에 (인버터(126)와 같은) 그외의 엘리먼트들은 전압 공급(VCCPG)으로부터 전력을 수신할 수 있으며, 전압 공급(VCCPG)은 그 다음으로 블록(112) 내의 다음 파워 게이트 셀 내의 그외의 엘리먼트들에 결합될 수 있다.

도 2는 도 1의 블록(102) 내의 돌입 전류 제한기의 실시예를 더 상세히 예시한다. 블록(102)은 서브 블록(200)을 포함하고, 서브 블록(200)과 유사한 전자 컴포넌트들 및 구성들을 포함하는 하나 이상의 부가적인 서브 블록(202)을 포함할 수 있다.

일 실시예에서, (그것의 입력 단자에서 신호(pgenb)를 수신하는) 버퍼(106)는, PFET(2I), NFET(1I), 및 NFET(2I)의 게이트 단자들과 같은, 다양한 트랜지스터들의 제어 단자들에 신호(pgen_in)를 제공하도록 결합된 출력 단자를 갖는다.

PFET(2I)는 전압 공급(VCC)에 결합된 소스 단자를 갖고, NFET(N2I)의 드레인 단자에 결합된 드레인 단자를 갖는다. PFET(2I)의 드레인 단자는 신호(pgenb_pfet)를 PFET(1I)의 게이트 단자에 제공하도록 더 결합된다. 도 2의 PFET(1I)는 도 1에 도시된 PFET(104)와 동일한 트랜지스터일 수 있다. PFET(1I)는 전압 공급(VCC)에 결합된 소스 단자를 갖고, 전압 공급(VCCPG)에 결합된 드레인 단자를 갖는다. NFET(N2I)의 소스 단자는 NFET(N1I)의 드레인 단자에 결합되고, NFET(N1I)는 그 다음으로 그라운드에 결합된 소스 단자를 갖는다.

일 실시예에서, 서브 블록(200)은 부가적인 트랜지스터들, 예를 들어, PFET(4I), PFET(3I), 및 NFET(N3I)를 포함한다. PFET(4I)는 전압 공급(VCC)에 결합된 소스 단자, 신호(pgenb_pfet)를 수신하도록 PFET(2I)의 드레인 단자에 결합된 게이트 단자, 및 PFET(3I)의 소스 단자에 결합된 드레인 단자를 갖는다. PFET(3I)는 그 다음으로 신호(pgenb)를 수신하도록 결합된 게이트 단자 및 NFET(3I)의 드레인 단자에 결합된 드레인 단자를 갖는다.

NFET(3I)는 그 다음으로 신호(pgenb)를 수신하도록 결합된 게이트 단자, 및 접지에 결합된 소스 단자를 가진다. 신호(pgen_out)는 NFET(3I)의 드레인 단자가 PFET(3I)의 드레인 단자에 결합된 노드에 존재한다. 신호(pgen_out)를 갖는 노드는 신호(pgen_in)를 다음 서브 블록(202)에 제공하도록 결합될 수 있다.

도 3은 일 실시예에 따른 도 1의 파워 게이트 회로(100)에 대한 (전압들 또는 전류들과 같은) 다양한 신호들의 예시의 파형도들이다. 도 3에 묘사된 시간 프레임은 전압 공급(VCCPG)의 낮아진 값이 부하(114)에 제공되는 (디스에이블 상태와 같은) 제1 상태로 도 1의 파워 게이트 셀(블록(110))이 천이하는 주기(300)를 도시한다. 도 3에 묘사된 시간 프레임은 또한 전압 공급(VCCPG)의 (전압 공급(VCC)에 가깝거나 같은) 높은 값이 부하(114)에 제공되는 (인에이블 상태와 같은) 제2 상태로 도 1의 파워 게이트 셀(블록(110))이 천이하는 주기(302)를 나타낸다. (파워 게이트 셀이 디스에이블 상태에 있는 경우의) 주기(304)는 전압 공급(VCCPG)이 정상 상태 값에 도달하고, 누설 전류가 존재할 수 있는 시간 프레임을 나타낸다. (파워 게이트 셀이 인에이블 상태에 있는 경우의) 주기(306)는 전압 공급(VCC)이 완전 동작하는 전자 컴포넌트(들)에 제공될 수 있는 완전 동작 동안의 시간 프레임을 나타낸다.

도 3에 도시된 파형들은 신호(pgenb)(파형(308)), 신호(pgen_vcc)(파형(310)), 신호(pgen_vccpg)(파형(312)), 신호(pgenb_pfet)(파형(314)), 전압 공급(VCCPG)(파형(316)), 및 신호(pden)(파형(318))를 포함한다.

일 실시예의 파워 게이트 회로(100)의 동작을 도 1, 2, 및 3을 참조하여 이제 설명할 것이다. 파워 게이트 회로(100)가 전압 공급(VCCPG)이 낮아지도록 OFF 상태에 진입하는 디스에이블 시퀀스에 대하여, 그리고 파워 게이트 회로(100)가 전압 공급(VCCPG)이 높아지도록(예를 들어, 전압 공급(VCC)과 가깝거나 같아지도록) 상이한 상태(ON 상태)에 진입하는 인에이블 시퀀스에 대하여 그 동작을 설명할 것이다.

먼저 일 실시예에 따른 디스에이블(OFF 상태) 시퀀스부터 시작하면, 디스에이블 시퀀스는 전압 공급(VCCPG)이 높은 초기 조건으로부터 시작한다. 신호(pgenb)가 제2/로우 로직 레벨로부터 제1/하이 로직 레벨로 천이될 때, 신호(pgen_vccpg)가 출현하는 노드 및 신호(pden)가 출현하는 노드는, 도 3의 표시들 (1) 및 (2)에 의해 지시된 바와 같이, 즉시 로우로 하락한다. 로우로 하락하는 이러한 노드들은, 파워 게이트 셀(블록(110)) 내부의 풀 다운(pull-down) 디바이스들인, NFET들(N3 및 N2)의 턴 오프를 야기한다.

신호(pgen_vcc)는, 그러나, 도 3의 표시 (3)에 의해 지시된 바와 같이, 신호(pgen_vcc)가 로우로 하락하기 전에도 초퍼 지연 셀(블록(108))에 의해 지연된다. 로우로 하락하는 신호(pgen_vcc)는, 파워 게이트 셀(블록(110)) 내의 풀 업(pull-up) 디바이스인, PFET(P2)의 턴 온을 야기한다. 일 실시예의 블록(108) 내의 초퍼 지연 셀은, PFET(P2) 및 NFET(N3)를 통한 또는 PFET(P2) 및 NFET(N2)를 통한 파워 게이트 셀(블록(110)) 내의 임의의 단락 회로 또는 "크로바(crowbar)" 전류를 방지한다. 로우로 하락하는 신호(pgen_vcc)에 응답하여 (풀 업 트랜지스터인) PFET(P2)가 턴 온 되자마자, 도 3의 표시 (4)에 의해 지시된 바와 같이, 신호(pgenb_pfet)가 출현하는 노드는 풀 업되고, 블록들(110 및 112)의 PFET 파워 게이트 셀(들)은, 예를 들어, PFET(P1)가 턴 오프된 이후, 즉시 턴 오프된다. (부하(114)에 결합된 노드에서) 전압 공급(VCCPG)의 레벨은, 도 3의 표시 (5)에 지시된 바와 같이, 누설되거나 또는 다르게는 정상 상태 값으로 하강한다.

일 실시예에 따른 인에이블(온 상태) 시퀀스를 이제 참조하면, 신호(pgenb)는 하이로부터 로우로 천이된다. 블록(102) 내의 돌입 전류 제한기 내의 도 1의 PFET(104)(또한 도 2의 PFET(P1I)으로서 도시됨)는 이제 턴 온 되고 도 3의 표시 (6)에 의해 지시된 바와 같이, 전압 공급(VCCPG)을 충전하기 시작한다. 돌입 전류 제한기의 동작은 이후 하기에 설명된다. 일 실시예에서 부하(114)에 의해 드로잉된(drawn) 전류의 양은 돌입 전류 제한기 내의 PFET(P1I)의 폭에 따른다. 따라서, 회로 설계자들은 PFET(P1I)의 폭을 작은 크기, 예를 들면 블록(110) 내의 더 큰 PFET(P1)의 폭보다 작은 폭이 되도록 바꿈으로써, 전압 공급(VCCPG)이 출현하는 노드에서의 충전 속도를 제어할 수 있다. 일 실시예에서, 부하(114)의 용량이 정확히 추정될 수 없다면, 돌입 전류 제한기 내의 PFET(P1I)는 프로그래밍 가능한 퓨즈 구성 또는 그외의 기법에 기초하여 턴 온 또는 오프되는 몇 개의 레그(leg)들로 분할될 수 있다.

입력 신호(pgenb)가 로우로 하락할 때, 블록(108) 내의 초퍼 지연 셀은 도 3의 표시 (7)에 의해 지시되는 바와 같이, 신호(pgen_vcc)를 로우로부터 하이로 천이하고, 이에 따라 블록(110) 내의 파워 게이트 셀 내부의 풀 업 PFET(P2)를 턴 오프하게 된다. 이제 파워 게이트 셀 내의 (PFET(P1)와 같은) 남아있는 PFET들은 풀 다운 NFET(N2)가 완전히 온 될 때, 턴 온 될 것이다. 구체적으로, 신호(pgen_vccpg)가 출현하는 노드는, 전압 공급(VCCPG)에 의해 전력을 공급받는 인버터(126)에 의해 구동된다. 이러한 인버터(126)로의 입력이 로우이므로, pgen_vccpg 노드는 전압 공급(VCCPG)을 따르고, 도 3의 표시 (8)에 지시된 바와 같이, 전압 공급(VCCPG)이 램프 업하는 것과 같이 느리게 풀 업된다. 이는 돌입 전류 제한기 회로가 전압 공급(VCCPG)을 전압 공급(VCC)의 레벨로 또는 그에 가까이 충분히 충전시킨 이후까지, (풀 다운 트랜지스터인) NFET(N3)는 완전히 턴 온되지 않을(예를 들어, NFET(N3)의 활성화가 완료되지 않음) 것임을 의미한다. 이러한 풀 다운 NFET(N3)는 PFET(P1)가 높은 돌입 전류들을 야기하도록 너무 빨리 턴 온 되지 않을 것을 보장한다.

풀 다운 NFET(N3)가 턴 온되기 시작할 때, NFET(N3)는, 도 3의 표시 (9)에 지시된 바와 같이, 신호(pgenb_pfet)가 출현하는 노드를 풀 로우(pull low)하기 시작한다. 이는 PFET(P1)를 느리게 턴 온 시키고, 도 3의 표시 (10)에 지시된 바와 같이, 전압 공급(VCCPG)을 램프 업하는 것을 도와준다. 일 실시예에서, NFET(N3)의 (폭과 같은) 크기는 극히 작아서 PFET(P1)가 높은 돌입 전류를 야기하도록 너무 빨리 턴 온되지 않는다. 신호(pgenb_pfet)가 출현하는 노드가 PFET(P1)를 턴 온 하기에 충분한 로우 레벨로 풀 다운 됨으로써, PFET(P5)는 턴 온 되고, 이에 따라, 그 다음으로 도 3의 표시 (11)에 의해 지시된 바와 같이, 신호(pden)를 전압 공급(VCCPG)의 레벨까지 풀 업한다. 이때까지 전압 공급(VCCPG)은 전압 공급(VCC)의 레벨에 매우 가까운 레벨에 도달한다.

마지막으로, PFET(P5)의 턴 온에 응답하여 신호(pden)가 하이가 되므로, NFET(N2)가 턴 온된다. 이러한 NFET(N2)의 턴 온은 도 3의 표시 (12)에 의해 지시된 바와 같이, 신호(pgenb_pfet)가 출현하는 노드를 강하게 풀 다운시키고, 이에 따라 전압 공급(VCCPG)을 전압 공급(VCC)에 또는 그에 가깝게 두도록 PFET(P1)의 턴 온을 완료함으로써 파워 게이트 회로(100)를 완전히 턴 온하게 된다.

일 실시예에서, (도 2에 상세히 도시된) 돌입 전류 제한기 회로는 턴 온 시퀀스 동안 드로잉된 돌입 전류의 피크 레벨을 조정할 뿐만 아니라, 턴 온 동안 (돌입 전류의 기울기인) Ldidt도 조정한다. Ldidt는 파워 게이트 회로(100)가 턴 온될 때 전압 공급(VCC) 상에 최소의 교란이 존재하도록 낮아야만 한다. 돌입 전류의 피크는 PFET(P1I)의 적절한 크기(예를 들면, 폭)를 선택함으로써 제어된다.

NFET(N1I) 및 NFET(N2I)는 노드(pgenb_pfet)를 느린 속도로 방전하고, 이는 PFET(P1I)가 느린 속도로 턴 온하는 것을 의미하여, 이에 따라 낮은 Ldidt에 기여하게 된다. NFET(N1I) 및 NFET(N2I)의 폭들은 파워 게이트 회로(100)의 턴 온 시퀀스 동안 Ldidt를 제어한다. 일 실시예의 돌입 전류 제한기는, 도 2의 서브 블록(200)에 결합된 서브 블록(202)에 의해 도시된 바와 같이, Ldidt를 더욱더 느리게 하도록 일련의 데이지 체이닝된 셀들로 분할될 수 있다. (하이 레벨로 인버팅된)신호(pgenb)는 파워 게이트 회로(100)의 턴 온 시퀀스 동안 병렬로 PFET(P2I)를 턴 오프하도록 모든 이러한 셀들에 병렬로 공급된다. PFET(P1I)는 (NFET들(N2I 및 N1I)이 PFET(P1I)의 게이트에서의 노드를 풀 다운하도록 턴 온된 결과로서) 한 셀씩 잇따라 턴 온 되고, 이에 따라 낮은 Ldidt를 야기하게 된다. 따라서, 일 실시예에서 좁은 폭의 NFET(N1I)를 사용함으로써 및/또는 다수의 데이지 체이닝된 서브 블록(200, 202, 등)에 의해 턴 온 시퀀스 동안의 Ldidt를 제어할 수 있다.

또한, (파워 게이트 회로(100)가 턴 온 될때 전압 공급(VCC) 상의 최대 드룹(droop)인) Vdroop은 더 낮게 유지될 수 있다. 더 낮은 Vdroop은 더 적은 튀어오름 및 노이즈를 갖도록 전압 공급(VCC)을 유지할 것이다.

파워 게이트 회로(100)의 턴 오프 시퀀스 동안, 신호(pgenb)는 모든 서브 블록(들)(200, 202, 등)을 병렬로 턴 오프시키고, 파워 게이트 회로(100)의 나머지로 전파한다.

이하에 다양한 실시예들의 일부 부가적인 특징들을 설명한다:

- 턴 온 시퀀스 동안, 전압 공급(VCCPG)이 램프 업하는 동안, pgenb_pfet 노드는 도 3의 표시들 (7) 및 (9)에 의해 지시된 시간 기간들 사이의 잠시 동안 높은 임피던스 상태에 있을 수 있다. 표시 (8)에 의해 지시된 이러한 시간 기간 동안, 전압 공급(VCCPG)이 출현하는 노드는, 신호(pgenb_pfet)가 출현하는 노드 상에 결합하여, 오버슈트(overshoot)를 아마도 야기하게 된다. 이러한 오버슈트는 PFET(P4)를 사용함으로써 방지하거나 또는 다르게는 감소시킬 수 있다. 신호(pgenb_pfet)의 노드 상에 결합한 이러한 PFET(P4)는 전하를 PFET(P3)를 통해 전압 공급(VCCPG)으로 다시 전송한다.

- NFET(N3) 및 PFET(P3)는 높은 돌입 전류를 방지하거나 또는 다르게는 감소시키도록, 작아지도록 크기 조절될 수 있다.

- PFET(P2)와 NFET(N2)를 통한, 그리고 PFET(P2)와 NFET(N3)를 통한 크로바 전류를 방지하거나 또는 다르게는 감소시키기 위해, 신호(pgen_vcc)와 신호(pgen_vccpg)의 노드들 사이의, 초퍼 지연을 충분히 크게 만들 수 있다.

- 종래의 접근 방법에서, 높은 돌입 전류를 방지하기 위해 부가적인 지연 엘리먼트들은 충분한 지연 마진으로 과설계된다. 대조적으로, 일 실시예는 턴 온 동안의 지연이 설계자에 의해 설정된 돌입 전류 한계에 동적으로 의존하게 되도록 할 수 있다. 이는 도 1의 전압 공급(VCCPG) 상에서 동작하는 로직이, 전압 공급(VCCPG)이 램프 업한 이후에만 동적으로 턴 온 될 수 있기 때문이고, 이에 따라 마진들을 갖는 설계를 할 필요를 방지하고 따라서 지연 오버헤드 없이 턴 온 시간을 최적화하게 된다.

상기 설명에 따라서, 충분히 작은/좁은 크기의 것이 될 PFET(P1I)의 폭의 적절한 선택에 의해 돌입 전류를 제어할 수 있는 것을 알 수 있다. 일 실시예에서, PFET 폭에 의해서만 돌입 전류를 제어할 수 있기 때문에, 돌입 전류는 제어하기 더 쉽다. 대조적으로 종래의 접근 방법에서는, 부가적으로 돌입 전류를 제어하는 것은 다수의 부가적인 지연 엘리먼트들을 제공하는 것에 의존하고, 이는 더 많은 영역 및 전력 소비를 야기한다.

또한, 일 실시예에서 그러한 부가적인 지연 셀들을 사용하지 않음으로써 대기 상태 및 활성 상태 둘 다에서의 전력 소비는 감소된다. 예를 들어, 턴 오프 동안, 일 실시예는 부가적인 지연 엘리먼트들/셀들의 부재로 인해 항상 온 상태인 전압 공급(VCC)과 결합된 더 적은 셀들/엘리먼트들을 갖고, 이에 따라 대기 상태에서 및/또는 완전 동작 상태에서 더 적은 전력 소비를 야기하게 된다.

또한 상기 설명으로부터 명백한 것으로서, 턴 온 시퀀스 동안, 낮은 돌입 전류로 전압 공급(VCCPG)을 램프 업하도록 사용되는 지연은, 전압 공급(VCCPG) 자체 상에/에 로직을 적용함으로써 생성된다. 이러한 로직은 상기에 설명되고 도 1-3에 도시되며, 여기에서 신호들이 지연되어 전압 공급(VCCPG)이 증가하는 동안에 그리고 전압 공급(VCCPG)이 전압 공급(VCC)에 가깝게 램프 업할 때까지 대다수의 PFET가 그러한 트랜지스터들을 턴 온 하지 않음으로써 비활성화된 채로 유지되게 된다.

또한 종래의 접근 방법의 부가적인 지연 엘리먼트들을 사용하지 않는 일 실시예에서, 도시되고 상기에 설명된 것과 같이, 달성될 수 있는 극히 빠른 턴 오프 시간이 존재한다. 종래의 접근 방법에서, 부가적인 지연 셀들은 턴 오프 속도를 늦추지만, 일 실시예에서 그러한 부가적인 지연 셀들의 부재는, 수 자릿수 더 빠른, 더 빠른 턴 오프 속도를 가능하게 한다. 이러한 빠른 턴 오프는 파워 게이트 회로(100)가 스위치 오프될 때마다 전력 절약을 야기한다.

상기에 설명된 실시예들에 대한 일부 변화들이 가능하다. 예를 들어, PFET들(P3 및 P4)을 일 실시예에서 제거할 수 있다. 이러한 제거의 가능한 부작용은 신호(pgenb_pfet)가 발생하는 노드 상의 오버슈트이다. 오버슈트의 크기가 허용 가능하다면, PFET들(P3 및 P4)을 제거할 수 있다.

또 다른 예시로서, NFET(N2), NFET(N4), PFET(P5), 및 PFET(P6)를 일 실시예에서 제거할 수 있다. 일단 파워 게이트 회로(100)가 완전히 온 되면 신호(pgenb_pfet)가 출현하는 노드가 접지로의 강한 끌어당김을 갖게 되도록 이러한 트랜지스터들이 제공된다. NFET(N3)에 의한 그라운드로의 신호(pgenb_pfet)의 그러한 노드의 약한 끌어당김이 충분하다면, NFET(N2), NFET(N4), PFET(P5), 및 PFET(P6) 중 하나 이상을 생략할 수 있다.

또 따른 예시로서, 신호(pgenb_vccpg)를 구동하는 인버터(122)를 일 실시예에서 특별한 방식으로 만들 수 있다. 예를 들어, 이러한 인버터(122) 내의 PFET를 NFET로 대체할 수 있다. 이러한 변경은, 턴 온 동안, 신호(pgenb_vccpg)의 노드가 VCCPG_VT(VT는 NFET의 문턱 전압임)의 값을 갖도록 야기한다. 이는 NFET(N3)가 턴 온되기 전에 높은 돌입 전류를 방지하도록 더 많은 지연 마진을 부가한다.

또 다른 예시로서, 도 1의 파워 게이트 셀들은, 이러한 셀들이 직렬로 서로 결합되는 데이지 체인 구성으로 반복될 필요가 없다. 예를 들어, 상기에 설명된 데이지 체인 구성 대신에, 도 4는 또 다른 실시예에 따라 도 1의 파워 게이트 회로(100)와 함께 사용될 수 있는 회로(400)를 예시한다. 도 4에서, 블록(110)의 단일 파워 게이트 셀은 신호(pgenb)를 수신하는 하나 이상의 지연 엘리먼트를 갖는 적어도 하나의 지연 셀(402)에 결합되고 그 지연 셀이 하류(downstream)로 뒤따른다. 지연 엘리먼트들을 갖지 않는 데이지 체이닝하는 하나 이상의 파워 게이트 셀들(404, 410 등)은 그 이후 지연 셀(들)(402)을 하류로 따른다. 파워 게이트 셀들(404, 410 등)은, 지연된 pgenb 신호를 수신하도록 결합되고 전압 공급(VCC)에 의해 전력을 공급받는 입력 단자를 갖고, PFET(408)의 게이트 단자에 결합된 출력 단자를 갖는 인버터(406)를 각각 포함할 수 있다. PFET(408)는 그 다음으로 전압 공급(VCC)에 결합된 소스를 갖고 전압 공급(VCCPG)에 결합된 드레인을 가진다. PFET(P1)의 폭보다 큰 증가된 폭과 같은, 더 큰 크기가 되도록 PFET(408)를 설계할 수 있다.

본원에 설명된 파워 게이트 회로들의 실시예들을 다수의 실시 및 응용에 사용할 수 있다. 예를 들어, 스마트 폰들, 넷탑들, 태블릿들 및 그외의 모바일 인터넷 디바이스들(MIDs)을 포함하나 이에 한정되지 않는, 모바일 디바이스들은 저전력 회로로 설계된다. 또한, 마이크로프로세서들은 그것의 특정 회로들 또는 엘리먼트들을 불필요하게 전력을 소비하는 것으로부터 방지하는 파워 게이트 기법들을 사용할 수 있는 저 전력 상태들을 갖는다. 도 5는 다양한 실시예들의 공개된 파워 게이트 회로/방법을 실시하기에 적합한 예시의 컴퓨터 시스템(500)을 예시하는 블록도이다.

도시된 바와 같이, 컴퓨터 시스템(500)은 전원 유닛(502), 다수의 프로세서들 또는 프로세서 코어들(504), 그 안에 저장된 프로세서 판독 가능 및 프로세서 실행 가능 명령어들(508)을 갖는 시스템 메모리(506), 명령어들(508)을 또한 저장할 수 있는 대용량 저장 디바이스(510), 및 통신 인터페이스(512)를 포함할 수 있다. 본 출원을 목적으로, 특허청구범위들을 포함하여, 용어들 "프로세서" 및 "프로세서 코어들"은, 문맥에 달리 명백히 규정되지 않는 한, 동의어로 간주될 수 있다.

본 발명의 다양한 실시예들에서, 컴퓨터 시스템(100)의 특정 상태, 예를 들어, 그것의 하나 이상의 회로 또는 엘리먼트가 대기 상태에 놓일 것인지에 응답하여, 프로세서들(504) 중 적어도 하나는 하이 또는 로우 상태들을 갖는 신호(pgenb)를 생성하거나 또는 생성되게끔 할 수 있다.

하나 이상의 대용량 저장 디바이스(510) 및/또는 메모리(506)는 (디스켓, 하드 드라이브, CDROM(compact disk read only memory), 하드웨어 저장 유닛 등과 같은) 유형의, 비 일시적 컴퓨터 판독 가능 저장 디바이스를 포함할 수 있다. 컴퓨터 시스템(500)은 (키보드, 디스플레이 화면, 커서 컨트롤 등과 같은) 입/출력 디바이스들(514) 또한 포함할 수 있다. 다양한 실시예들에서 순전히 예시로서, I/O 디바이스들(514)은 파워 게이트될 및/또는 자체로 파워 게이트 회로(100) 및 상기에 설명된 그외의 것들을 포함할 수 있는 (도 1의 부하(114)와 같은)전자 컴포넌트(들)(518)를 포함할 수 있다. 그러한 컴포넌트(들)(518)는 컴퓨터 시스템(500) 내에서 대안적으로 또는 부가적으로 어느 곳이든 위치할 수 있고, 집적 회로의 일부 또는 전부를 포함할 수 있다. 도 1의 부하(114)는 파워 게이트되고 있는 프로세서 코어들(504) 중 하나가 될 수도 있다.

도 5의 다양한 실시예들은 하나 이상의 버스들을 나타내는, 시스템 버스(516)를 통해 서로 결합될 수 있다. 다중 버스들의 경우에, 그들은 하나 이상의 버스 브릿지(도시되지 않음)에 의해 브릿지될 수 있다. 예를 들어, 데이터는 컴포넌트(들)(518)와 프로세서들(504) 사이에서, I/O 디바이스들(514)을 통해, 시스템 버스(516)를 통해 지나갈 수 있다.

시스템 메모리(506) 및 대용량 저장 디바이스(510)는, 본원에서 도면 부호 508로 총괄하여 표기되는, 하나 이상의 운영 체제, 펌웨어 모듈 또는 드라이버, 어플리케이션 등을 실시하는 프로그래밍 명령어들의 작업 복사본 및 영구적인 복사본을 저장하도록 이용될 수 있다. 예를 들어, CD(compact disc)와 같은, 배포 매체(도시되지 않음)를 통해, 또는 (분배 서버(도시되지 않음)로부터) 통신 인터페이스(512)를 통해, 프로그래밍 명령어들의 영구적인 복사본은 공장 내의, 또는 현장 내의 영구적인 저장소에 위치할 수 있다.

컴퓨터 시스템(500)의 다양한 실시예들의 나머지 구성은 공지되었고, 따라서 더 상세히 설명되지 않을 것이다.

요약서에 설명된 것을 포함한, 예시된 실시예들에 대한 상기 설명은 총망라하거나 또는 개시된 정확한 형태들로 한정하려는 의도가 아니다. 특정 실시예들 및 예시들이 예시의 목적들로 본원에 설명되었지만, 다양한 변형들이 가능하다. 예를 들어, 다양한 실시예들에서 특정 엘리먼트들의 구성 및 연결을 신호들의 하이/로우 값들, 신호들의 상승/하락 모서리들에 대한 응답들, 신호들을 반전시키는 인버터들, P-타입 및 N-타입 트랜지스터들 등의 문맥에서 상기에 설명하였다. 그외의 실시예들에서, N-타입 트랜지스터들이 P-타입 트랜지스터들 대신 사용될지, 특정 신호들이 반전될지 아닐지, 상태에서의 특정 변화들이 상승 모서리들 대신에 하락 모서리들에 응답하여 트리거될지 또는 그 반대로 될지 등의 관점에서 상이한 구성들이 제공될 수 있다.

이러한 변형들 및 그외의 변형들은 상기 상세한 설명에 비추어 행해질 수 있다. 이하의 특허청구범위에서 사용되는 용어들은 본 명세서에 개시된 특정 실시예들에 대해 한정되는 것으로 해석되어서는 안 된다.

Claims

적어도 하나의 트랜지스터를 갖는 제1 파워 게이트 셀 - 상기 제1 파워 게이트 셀은, 전압 공급이 제1 레벨을 갖도록 상기 제1 파워 게이트 셀에 의해 제어되는 제1 상태로 천이되도록 구성되고 상기 전압 공급이 상기 제1 레벨보다 높은 제2 레벨을 갖도록 상기 제1 파워 게이트 셀에 의해 제어되는 제2 상태로 천이되도록 구성됨 -;
상기 제1 파워 게이트 셀에 결합되고, 상기 제2 상태로의 천이 동안 전류의 변화의 속도 및 크기를 감소시키도록 구성되는 전류 제한기 셀;
상기 제1 파워 게이트 셀 및 상기 전류 제한기 셀에 결합되고, 상기 제1 상태로의 천이 동안 상기 제1 파워 게이트 셀 내의 단락 회로 경로를 제거하도록 구성되는 지연 셀;
상기 제1 파워 게이트 셀의 하류(downstream)에 결합된 적어도 하나의 지연 엘리먼트; 및
상기 적어도 하나의 지연 엘리먼트의 하류에 결합된 제2 파워 게이트 셀 - 상기 제2 파워 게이트 셀은 지연 엘리먼트를 가지지 않고 상기 제1 파워 게이트 셀의 상기 적어도 하나의 트랜지스터의 크기보다 큰 크기를 갖는 트랜지스터를 가지며, 상기 제2 파워 게이트 셀의 상기 트랜지스터는 상기 전압 공급을 상기 제1 및 제2 레벨들로 천이시키도록 구성됨 -
을 포함하고,
상기 제1 파워 게이트 셀은, 상기 제2 레벨로의 전압 공급의 증가를 지연시키고, 상기 전압 공급이 상기 제2 레벨로 증가하는 동안 상기 적어도 하나의 트랜지스터를 비활성화된 채로 유지하도록 구성되는 로직을 포함하는, 파워 게이트 장치.
제1항에 있어서,
상기 제2 상태로의 천이 동안 상기 전류의 크기를 감소시키기 위해, 상기 전류 제한기 셀은 상기 제1 파워 게이트 셀의 상기 적어도 하나의 트랜지스터의 크기보다 작은 크기를 갖는 트랜지스터를 포함하고 동작시키도록 구성되는, 파워 게이트 장치.
제1항에 있어서,
상기 장치는 상기 제1 및 제2 파워 게이트 셀들을 포함하는 다수의 파워 게이트 셀들을 포함하고, 상기 다수의 파워 게이트 셀들은 전압 공급을 수신하기 위한 전자 컴포넌트의 크기 및 전력 소비 규격에 기초하여 선택되는, 파워 게이트 장치.
삭제
제1항에 있어서,
상기 제1 파워 게이트 셀은 입력 신호를 수신하도록 구성되고, 상기 제1 파워 게이트 셀의 로직은,
상기 적어도 하나의 트랜지스터에 결합되고, 상기 제1 상태로의 천이 동안 상기 적어도 하나의 트랜지스터를 비활성화하도록 상기 입력 신호의 제1 로직 레벨에 응답하여 활성화되도록 구성되는 풀 업(pull-up) 트랜지스터; 및
상기 풀 업 트랜지스터 및 상기 적어도 하나의 트랜지스터에 결합된 풀 다운(pull-down) 트랜지스터
를 포함하고,
상기 풀 업 트랜지스터는 상기 제2 상태로의 천이 동안 상기 풀 다운 트랜지스터를 활성화하기 시작하도록 상기 입력 신호의 제2 로직 레벨에 응답하여 비활성화되도록 구성되고,
상기 전압 공급이 상기 제2 레벨에 도달한 이후까지, 상기 제2 상태 동안 상기 전압 공급이 상기 제2 레벨로 증가하는 동안 상기 적어도 하나의 트랜지스터를 비활성화된 채로 유지하도록, 상기 풀 다운 트랜지스터의 활성화는 완료되지 않는, 파워 게이트 장치.
제5항에 있어서,
상기 적어도 하나의 트랜지스터는,
상기 제2 상태 동안 상기 전압 공급이 상기 제2 레벨로 증가하는 동안 비활성화된 채로 유지되고 상기 제2 레벨에 도달할 때 활성화되는 제1 트랜지스터;
상기 제1 트랜지스터에 결합되고 상기 제1 트랜지스터가 활성화될 때 활성화되도록 구성되는 제2 트랜지스터; 및
상기 전압 공급을 상기 제2 레벨에 위치시키기 위해 상기 제1 트랜지스터의 활성화를 완료하도록 상기 제2 트랜지스터의 활성화에 응답하여 활성화되도록 구성되는 제3 트랜지스터를 포함하는, 파워 게이트 장치.
제1항 내지 제3항, 제5항 및 제6항 중 어느 한 항에 있어서,
상기 제1 파워 게이트 셀은 상기 제1 상태로의 천이 동안 전력 소비를 감소시키도록 상기 제1 상태로의 천이 속도를 증가시키도록 구성되고, 상기 제1 파워 게이트 셀은 상기 제1 상태에 또는 상기 제2 상태에 있는 동안 전력 소비를 감소시키도록 부가적인 지연 셀들이 없는, 파워 게이트 장치.
적어도 하나의 트랜지스터를 갖는 파워 게이트 셀을, 전압 공급이 제1 레벨을 갖도록 상기 파워 게이트 셀에 의해 제어되는 디스에이블 상태로 천이시키는 단계;
상기 파워 게이트 셀을, 상기 전압 공급이 상기 제1 레벨보다 높은 제2 레벨을 갖도록 상기 파워 게이트 셀에 의해 제어되는 인에이블 상태로 천이시키는 단계;
상기 인에이블 상태로의 천이 동안 전류의 크기를 감소시키는 단계; 및
상기 디스에이블 상태로의 천이 동안 상기 파워 게이트 셀 내의 단락 회로 경로를 제거하는 단계
를 포함하고,
상기 인에이블 상태로 천이시키는 단계는 상기 제2 레벨로의 상기 전압 공급의 증가를 지연시키고, 상기 전압 공급이 상기 제2 레벨로 증가하는 동안 상기 적어도 하나의 트랜지스터를 비활성화된 채로 유지하도록 상기 파워 게이트 셀 내의 로직을 사용하는 단계를 포함하고,
상기 인에이블 상태로 천이시키는 단계는
상기 인에이블 상태 동안 상기 전압 공급이 상기 제2 레벨로 증가하는 동안 상기 파워 게이트 셀의 제1 트랜지스터를 비활성화된 채로 유지하는 단계 - 상기 제1 트랜지스터는 상기 제2 레벨에 도달할 때 활성화되도록 구성됨 -;
상기 제1 트랜지스터가 활성화될 때 상기 파워 게이트 셀의 제2 트랜지스터를 활성화하는 단계; 및
상기 전압 공급을 상기 제2 레벨에 위치시키기 위해 상기 제1 트랜지스터의 활성화를 완료하도록 상기 제2 트랜지스터의 활성화에 응답하여 상기 파워 게이트 셀의 제3 트랜지스터를 활성화하는 단계
를 포함하는, 파워 게이트 장치 구동 방법.
제8항에 있어서,
상기 인에이블 상태로의 천이 동안 전류의 크기를 감소시키는 단계는 상기 적어도 하나의 트랜지스터의 크기보다 작은 크기를 갖는 트랜지스터를 동작시키는 단계를 포함하는, 파워 게이트 장치 구동 방법.
제8항 또는 제9항에 있어서,
상기 디스에이블 상태로의 천이 동안 전력 소비를 감소시키도록 상기 디스에이블 상태로의 천이 속도를 증가시키는 단계; 및
부가적인 지연 셀들에 전력을 공급하지 않음으로써 상기 디스에이블 상태에 또는 상기 인에이블 상태에 있는 동안 전력 소비를 감소시키는 단계
를 더 포함하는, 파워 게이트 장치 구동 방법.
제8항에 있어서,
제1 로직 레벨 또는 제2 로직 레벨을 갖는 입력 신호를 수신하는 단계;
상기 디스에이블 상태로의 천이 동안 상기 적어도 하나의 트랜지스터를 비활성화하도록 상기 입력 신호의 상기 제1 로직 레벨에 응답하여 풀 업 트랜지스터를 활성화하는 단계;
상기 인에이블 상태로의 천이 동안 풀 다운 트랜지스터를 활성화하기 시작하도록 상기 입력 신호의 상기 제2 로직 레벨에 응답하여 풀 다운 트랜지스터를 비활성화하는 단계
를 더 포함하고,
상기 전압 공급이 상기 제2 레벨에 도달한 이후까지, 상기 인에이블 상태 동안 상기 전압 공급이 상기 제2 레벨로 증가하는 동안 상기 적어도 하나의 트랜지스터를 비활성화된 채로 유지하도록, 상기 풀 다운 트랜지스터의 활성화는 완료되지 않는, 파워 게이트 장치 구동 방법.
부하;
상기 부하에 결합되고 적어도 하나의 트랜지스터를 갖는 파워 게이트 셀 - 상기 파워 게이트 셀은, 상기 부하로의 전압 공급이 제1 레벨을 갖도록 상기 파워 게이트 셀에 의해 제어되는 제1 상태로 천이되도록 구성되고, 상기 부하로의 상기 전압 공급이 상기 제1 레벨보다 높고 완전 동작 레벨과 같은 제2 레벨을 갖도록 상기 파워 게이트 셀에 의해 제어되는 제2 상태로 천이되도록 구성됨 -; 및
상기 파워 게이트 셀에 결합되고, 상기 제2 상태로의 천이 동안 전류의 크기를 감소시키도록 구성되는 전류 제한기 셀
을 포함하고,
상기 파워 게이트 셀은, 상기 제2 레벨로의 전압 공급의 증가를 지연시키고 상기 전압 공급이 상기 제2 레벨로 증가하는 동안 상기 적어도 하나의 트랜지스터를 비활성화된 채로 유지하도록 구성되는 로직을 포함하고,
상기 파워 게이트 셀의 상기 적어도 하나의 트랜지스터는,
상기 제2 상태 동안 상기 전압 공급이 상기 제2 레벨로 증가하는 동안 비활성화된 채로 유지되고 상기 제2 레벨에 도달할 때 활성화되는 제1 트랜지스터;
상기 제1 트랜지스터에 결합되고 상기 제1 트랜지스터가 활성화될 때 활성화되도록 구성되는 제2 트랜지스터; 및
상기 전압 공급을 상기 제2 레벨에 위치시키기 위해 상기 제1 트랜지스터의 활성화를 완료하도록 상기 제2 트랜지스터의 활성화에 응답하여 활성화되도록 구성되는 제3 트랜지스터를 포함하는, 파워 게이트 장치 구동 시스템.
제12항에 있어서,
상기 부하는 모바일 디바이스의 전자 컴포넌트를 포함하는, 파워 게이트 장치 구동 시스템.
제12항에 있어서,
상기 부하는 집적 회로의 일부를 포함하는, 파워 게이트 장치 구동 시스템.
제12항에 있어서,
상기 제2 상태로의 천이 동안 상기 전류의 크기를 감소시키기 위해, 상기 전류 제한기 셀은 상기 파워 게이트 셀의 상기 적어도 하나의 트랜지스터의 크기보다 작은 크기를 갖는 트랜지스터를 포함하고 동작시키도록 구성되는, 파워 게이트 장치 구동 시스템.
제12항에 있어서,
상기 파워 게이트 셀은 입력 신호를 수신하도록 구성되고, 상기 파워 게이트 셀의 로직은,
상기 적어도 하나의 트랜지스터에 결합되고, 상기 제1 상태로의 천이 동안 상기 적어도 하나의 트랜지스터를 비활성화하도록 상기 입력 신호의 제1 로직 레벨에 응답하여 활성화되도록 구성되는 풀 업 트랜지스터; 및
상기 풀 업 트랜지스터 및 상기 적어도 하나의 트랜지스터에 결합된 풀 다운 트랜지스터
를 포함하고,
상기 풀 업 트랜지스터는 상기 제2 상태로의 천이 동안 상기 풀 다운 트랜지스터를 활성화하기 시작하도록 상기 입력 신호의 제2 로직 레벨에 응답하여 비활성화되도록 구성되고,
상기 전압 공급이 상기 제2 레벨로 도달한 이후까지, 상기 제2 상태 동안 상기 전압 공급이 상기 제2 레벨로 증가하는 동안 상기 적어도 하나의 트랜지스터를 비활성화된 채로 유지하도록, 상기 풀 다운 트랜지스터의 활성화는 완료되지 않는, 파워 게이트 장치 구동 시스템.
삭제
제12항 내지 제16항 중 어느 한 항에 있어서,
상기 파워 게이트 셀 및 상기 전류 제한기 셀에 결합되고, 상기 제1 상태로의 천이 동안 상기 파워 게이트 셀 내의 단락 회로 경로를 제거하도록 구성되는 지연 셀을 더 포함하는, 파워 게이트 장치 구동 시스템.
시스템으로서,
메모리;
상기 메모리에 결합되는 프로세서; 및
상기 프로세서에 결합된 통신 인터페이스
를 포함하고,
상기 프로세서는 제1항 내지 제3항, 제5항 및 제6항 중 어느 한 항에 따른 파워 게이트 장치를 포함하는, 시스템.
장치로서,
적어도 하나의 트랜지스터를 갖는 파워 게이트 셀을, 전압 공급이 제1 레벨을 갖도록 상기 파워 게이트 셀에 의해 제어되는 디스에이블 상태로 천이시키기 위한 수단;
상기 파워 게이트 셀을, 상기 전압 공급이 상기 제1 레벨보다 높은 제2 레벨을 갖도록 상기 파워 게이트 셀에 의해 제어되는 인에이블 상태로 천이시키기 위한 수단;
상기 인에이블 상태로의 천이 동안 전류의 크기를 감소시키기 위한 수단; 및
상기 디스에이블 상태로의 천이 동안 상기 파워 게이트 셀 내의 단락 회로 경로를 제거하기 위한 수단
을 포함하고,
상기 인에이블 상태로 천이시키기 위한 수단은 상기 제2 레벨로의 상기 전압 공급의 증가를 지연시키고, 상기 전압 공급이 상기 제2 레벨로 증가하는 동안 상기 적어도 하나의 트랜지스터를 비활성화된 채로 유지하도록 상기 파워 게이트 셀 내의 로직을 사용하는 것을 포함하고,
상기 인에이블 상태로 천이시키기 위한 수단은
상기 인에이블 상태 동안 상기 전압 공급이 상기 제2 레벨로 증가하는 동안 상기 파워 게이트 셀의 제1 트랜지스터를 비활성화된 채로 유지하기 위한 수단 - 상기 제1 트랜지스터는 상기 제2 레벨에 도달할 때 활성화되도록 구성됨 -;
상기 제1 트랜지스터가 활성화될 때 상기 파워 게이트 셀의 제2 트랜지스터를 활성화하기 위한 수단; 및
상기 전압 공급을 상기 제2 레벨에 위치시키기 위해 상기 제1 트랜지스터의 활성화를 완료하도록 상기 제2 트랜지스터의 활성화에 응답하여 상기 파워 게이트 셀의 제3 트랜지스터를 활성화하기 위한 수단
을 포함하는, 장치.
제20항에 있어서,
상기 인에이블 상태로의 천이 동안 전류의 크기를 감소시키기 위한 수단은 상기 적어도 하나의 트랜지스터의 크기보다 작은 크기를 갖는 트랜지스터를 동작시키기 위한 수단을 포함하는, 장치.
제20항 또는 제21항에 있어서,
상기 디스에이블 상태로의 천이 동안 전력 소비를 감소시키도록 상기 디스에이블 상태로의 천이 속도를 증가시키기 위한 수단; 및
부가적인 지연 셀들에 전력을 공급하지 않음으로써 상기 디스에이블 상태에 또는 상기 인에이블 상태에 있는 동안 전력 소비를 감소시키기 위한 수단
을 더 포함하는, 장치.
제20항에 있어서,
제1 로직 레벨 또는 제2 로직 레벨을 갖는 입력 신호를 수신하기 위한 수단;
상기 디스에이블 상태로의 천이 동안 상기 적어도 하나의 트랜지스터를 비활성화하도록 상기 입력 신호의 상기 제1 로직 레벨에 응답하여 풀 업 트랜지스터를 활성화하기 위한 수단;
상기 인에이블 상태로의 천이 동안 풀 다운 트랜지스터를 활성화하기 시작하도록 상기 입력 신호의 상기 제2 로직 레벨에 응답하여 풀 다운 트랜지스터를 비활성화하기 위한 수단
을 더 포함하고,
상기 전압 공급이 상기 제2 레벨에 도달한 이후까지, 상기 인에이블 상태 동안 상기 전압 공급이 상기 제2 레벨로 증가하는 동안 상기 적어도 하나의 트랜지스터를 비활성화된 채로 유지하도록, 상기 풀 다운 트랜지스터의 활성화는 완료되지 않는, 장치.
시스템으로서,
메모리;
상기 메모리에 결합되는 프로세서; 및
상기 프로세서에 결합된 통신 인터페이스
를 포함하고,
상기 프로세서는 제20항, 제21항 및 제23항 중 어느 한 항에 따른 장치를 포함하는, 시스템.