JP6320290B2 - 半導体集積回路 - Google Patents

Description

本発明の実施形態は、半導体集積回路に関する。

近年、半導体集積回路の低消費電力化が、推進されている。
半導体集積回路の消費電力の削減のための一手法として、半導体集積回路内で駆動されていない回路ブロックに対する電力の供給が遮断される。

回路ブロックに対する電力の遮断は、回路ブロックと電源線（又はグランド線）との間に配置されたスイッチ回路によって、実行される。

特開２０１３−１２５７７４号公報

半導体集積回路の動作中における電源のスイッチング時間の短縮及び電力の削減を図る技術を提案する。

本実施形態の半導体集積回路は、第１の電圧が印加される電圧線と、信号処理を行う第１の回路と、前記電圧線と前記第１の回路との間に接続され、前記第１の回路に対する第１の電圧の供給を制御するスイッチ回路と、を含み、前記スイッチ回路は、第１の制御信号に基づいて、前記第１の回路と前記電圧線との接続を第１の制御方式で制御する１以上の第１のスイッチブロックと、複数のスイッチセクションを含み、前記第１の制御信号と異なる複数の第２の制御信号に基づいて、前記第１の回路と前記電圧線との接続を前記第１の制御方式と異なる第２の制御方式で制御する第２のスイッチブロックと、を含み、前記第１のスイッチブロックは、前記第１の回路と前記電圧線との接続が完了したことを示す第３の制御信号を、前記第２のスイッチブロックに出力し、前記第２のスイッチブロックは、前記第３の制御信号を用いて、前記第１の回路と前記電圧線との接続を制御する。

実施形態の半導体集積回路を含む半導体システムの全体構成を示す図。 実施形態の半導体集積回路内のスイッチ回路の構成例を示す図。 実施形態の半導体集積回路の内部構成の一例を示す図。 実施形態に半導体集積回路の動作例を説明するための図。 実施形態の半導体集積回路におけるスイッチ回路の構成例を示す図。 実施形態の半導体集積回路のスイッチ回路の内部構成の一例を示す図。 実施形態の半導体集積回路のスイッチ回路の内部構成の一例を示す図。 実施形態の半導体集積回路におけるスイッチ回路の動作例を示す図。 実施形態の半導体集積回路におけるスイッチ回路の動作例を示す図。 実施形態の半導体集積回路におけるスイッチ回路の動作例を示す図。 実施形態の半導体集積回路におけるスイッチ回路の動作例を示す図。 実施形態の半導体集積回路におけるスイッチ回路の動作例を示す図。

以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は省略する。また、以下の実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、スイッチ素子及び制御信号など）が相互に区別されない場合、末尾の数字が省略された表記が、各参照符号に用いられる。

［実施形態］
図１乃至図１２を参照して、実施形態に係る半導体集積回路及びその制御方法が、説明される。

（１）第１の実施形態
図１乃至図９を参照して、第１の実施形態の半導体集積回路の構成例が、説明される。

（ａ）基本構成
（ａ−１）全体構成
図１は、本実施形態の半導体集積回路を含む半導体システムを示す図である。
例えば、図１に示されるように、本実施形態の半導体集積回路１は、半導体システム８００内に、設けられている。本実施形態の半導体集積回路１を含む半導体システム８００は、携帯端末、無線通信デバイス、パーソナルコンピュータなどの様々な電子機器に、搭載される。

半導体システム８００は、本実施形態の半導体集積回路１に加え、システムコントローラ７０、省電力コントローラ（Low Power Controller）７９などを、含む。
システムコントローラ７０は、半導体システム８００内の全体の管理及び制御を、実行する。
省電力コントローラ７９は、システムコントローラ７０の制御と連動して、半導体集積回路１の動作の一部や電源のオン／オフを制御する。また、省電力コントローラ７９は、半導体集積回路１からの処理結果を、システムコントローラ７０又は他のデバイスへ、転送する。以下では、説明の簡略化のために、システムコントローラ７０及び省電力コントローラ７９の少なくとも一方は、外部制御デバイス７ともよばれる。

尚、半導体システム８００において、半導体集積回路１、システムコントローラ７０及び省電力コントローラ７９は、互いに信号の送受信が可能なように、直接的又は間接的に、接続されている。また、半導体システム８００は、有線ケーブル、無線通信、又は、インターネットによって、半導体システム８００の外部の他のデバイスと、直接的又は間接的に、結合されている。

半導体集積回路１、システムコントローラ７０及び省電力コントローラ７９のそれぞれは、２つの電圧線９００，９９０間に接続されている。

電源電圧ＶＤＤは、第１の電圧線（以下では、電源線とよばれる）９００に印加され、グランド電圧ＶＳＳは、第２の電圧線（以下では、グランド線とよばれる）９９０に印加されている。電源線９００及びグランド線９９０によって、半導体システム８００の駆動のための電圧が、半導体システム８００内の各回路（デバイス）１，７０，７９に、供給される。

図１に示されるように、本実施形態の半導体集積回路（以下では、ＬＳＩデバイスとも表記される）１は、ＳｏＣ（System on Chip）方式のデバイスである。

ＬＳＩデバイス１は、複数の回路（マクロ、回路ブロック）を含む。ＬＳＩデバイス１は、電源のオン／オフ（電力の供給／遮断）が制御される回路（回路ブロック）１０、及び、電源のオン／オフが制御されない回路１１を、含む。また、ＬＳＩデバイス１において、電源電圧ＶＤＤが常時供給されることが好ましい記憶素子やロジック素子を含む回路１２が、回路１０内に設けられる場合がある。

例えば、本実施形態のＬＳＩデバイス１は、通信処理回路１１、メモリ回路１２及びＣＰＵ（Central Processing Unit）１０などを含む。

通信処理回路１１は、例えば、ＷｉＦｉ又はブルートゥースなどの無線通信規格に基づいた他の外部デバイス（サーバー、アクセスポイント又は通信端末）と半導体システム８００との接続（及びインターフェイス）の制御及びデータの送受信のための各種の信号処理を、実行する。尚、通信処理回路１１は、無線通信機能を有していてもよい。

メモリ回路１２は、ＬＳＩデバイス１の外部からのデータ、ＬＳＩデバイス１の内部で生成されたデータ、及び、ＬＳＩデバイス１内の各回路の設定情報及び制御情報を、記憶する。メモリ回路１２は、ＳＲＡＭなどのメモリデバイス、フリップフロップ回路及びラッチ回路などを含む。

ＣＰＵ（内部制御回路）１０は、ＬＳＩデバイス１内の各回路１１，１２の動作を、管理及び制御する。ＣＰＵ１０は、ＬＳＩデバイス１の内部の動作状況を、システムコントローラ７０及び省電力コントローラ７９に、通知できる。ＣＰＵ１０は、ＬＳＩデバイス１の外部からの信号に対する計算処理、及び、ＬＳＩデバイス１の内部で生成された信号に対する計算処理を実行する。

ＣＰＵ１０は、複数の回路ブロックを含む。ＣＰＵ１０は、複数の回路ブロックのそれぞれが有する機能によって、回路の管理及び制御、データ転送の制御、インターフェイス処理、及び、各種の信号処理などを実行する。回路ブロックは、ＣＰＵ１０の各種の処理を実行するために、論理演算及び信号処理を実行する。

ＣＰＵ１０は、例えば、ＣＰＵ１０及びＬＳＩデバイス１の消費電力の削減のために、ＬＳＩデバイス１の動作状況に応じて、複数の動作モードのうちの１つのモードで、駆動される。ＣＰＵ１０は、ＣＰＵ１０に設定された動作モードに応じて、ＣＰＵ１０内の複数の回路ブロックのうち１以上を非駆動状態にできる。

以下では、本実施形態のシステム及び回路の動作状態に関して、駆動状態は、オン状態又はラン（ＲＵＮ）状態ともよばれ、非駆動状態は、オフ状態又はスリープ状態ともよばれる。

ラン状態において、回路ブロックによる各種の処理が実行される。スリープ状態（待機状態又は電源遮断状態ともよばれる）において、回路ブロックに対する電力（電圧／電流）の供給が遮断される。尚、本実施形態において、計算処理及びデータ転送が実行されない状態においてデータ（例えば、ＣＰＵ１０の設定情報やキャッシュ内の情報）の保持が継続される状態は、リテンション状態とよばれる。

ＣＰＵ１０は、ＣＰＵ１０の内部回路の動作状態をラン状態又はスリープ状態に設定するために、スイッチ回路２０を含む。
スイッチ回路２０は、ＣＰＵ１０に対する電力（例えば、電源電圧ＶＤＤ）の供給を制御する。以下では、電力（電源電圧／電流）の供給を制御するスイッチ回路２０は、パワースイッチ回路２０とよばれる。

パワースイッチ回路２０は、処理を実行する回路ブロック（駆動状態に設定されるべき回路ブロック）に対して、電源電圧ＶＤＤを供給する。これによって、回路ブロックは、ラン状態（オン状態）に設定される。
ＣＰＵ１０の動作状況に応じて、回路ブロックがラン状態からスリープ状態へ移行される時、パワースイッチ回路２０は、外部制御デバイス７の制御に基づいて、ＣＰＵ１０内の回路ブロック内の内部電源線９０９を、電源線９００から電気的に分離できる。
これによって、複数の回路ブロックのうち電源線９００から電気的に分離された回路ブロックは、スリープ状態（オフ状態）に設定される。この結果として、ＣＰＵ１０の消費電力のうち、スリープ状態の回路ブロックの消費電力は、削減される。

複数の回路ブロックのうち少なくとも１つの回路ブロックの動作状態が、スリープ状態からラン状態へ移行される時、パワースイッチ回路２０は、外部制御デバイス７の制御に基づいて、ラン状態に移行される回路ブロックを、電源線９００に導通させる。これによって、駆動されるべき回路ブロックに電源電圧ＶＤＤが供給され、回路ブロックは、ラン状態に復帰する。尚、本実施形態において、回路ブロックがスリープ状態からラン状態へ移行される動作（復帰動作、再起動）は、ウェイクアップ（又はウェイクアップ動作）ともよばれる。

本実施形態のＬＳＩデバイス１のＣＰＵ１０内のパワースイッチ回路２０は、制御方式の異なる複数のスイッチブロック（スイッチ回路）２１０，２９０を含む。

（ａ−２） パワースイッチ回路の基本構成
図２は、本実施形態のＬＳＩデバイスに用いられるパワースイッチ回路の概略を説明するための図である。

図２に示されるように、本実施形態において、パワースイッチ回路２０は、第１及び第２のスイッチブロック２１０，２９０を、含む。スイッチブロック２１０，２９０は、電源線９００とＣＰＵ１０の回路ブロック１９０内の内部電源線（仮想電源線ともよばれる）９０９との間に接続されている。回路ブロック１９０内において、内部電源線９０９に、素子及びモジュールが接続されている。尚、複数の内部電源線９０９が、１つの回路ブロック１９０内に、設けられてもよい。

第１及び第２のスイッチブロック２１０，２９０のそれぞれは、並列に配列された１以上のスイッチセルＳＣを含む。スイッチセルＳＣは、１以上のスイッチ素子ＰＳＷを含む。スイッチ素子ＰＳＷは、例えば、Ｐチャネル型電界効果トランジスタ（以下では、Ｐ型トランジスタと表記される）である。スイッチ素子ＰＳＷの電流経路は、電源線９００，９０９間に直列に接続されている。

第１のスイッチブロック２１０は、回路ブロック１９０に対する電源電圧の供給の開始時（例えば、回路ブロックのオフ状態からオン状態への移行時）において、連続的にある程度一定なランプアップスピードで、電源電圧ＶＤＤを回路ブロック１９０に供給できる。

第１のスイッチブロック２１０は、外部制御デバイス７からの第１の制御信号ＰＳＷ＿ＥＮａを、受ける。第１のスイッチブロック２１０は、第１の制御信号ＰＳＷ＿ＥＮａに基づいて、スイッチ素子ＰＳＷをオン状態又はオフ状態にする。例えば、第１の制御信号ＰＳＷ＿ＥＮａは、インバータ２０４を介して、スイッチセルＳＣのスイッチ素子（Ｐ型トランジスタ）ＰＳＷへ供給される。
尚、制御信号ＰＳＷ＿ＥＮａは、外部制御デバイス７の制御に基づいて、ＣＰＵ１０内で生成されてもよい。システムコントローラ７０及び省電力コントローラ７９の少なくとも一方が、制御信号ＰＳＷ＿ＥＮａを生成する。

第１のスイッチブロック２１０は、通知信号ＰＳＷ＿ＡＣＫを、第１のスイッチブロック２１０の外部に出力する。通知信号（完了通知信号）ＰＳＷ＿ＡＣＫは、第１のスイッチブロック２１０の制御（スイッチ素子のオン／オフ）が完了したことを示す信号である。

第２のスイッチブロック２９０は、複数のスイッチセクション（スイッチグループ）２９１−１〜２９１−５を含む。１つの回路ブロック１９０に対して、複数のスイッチセクション２９１が設けられている。複数のスイッチセクション２９１−１〜２９１−５のそれぞれは、互いに並列に、電源線９００と回路ブロック１９０内の内部電源線９０９との間に接続されている。複数のスイッチセクション２９１−１〜２９１−５のそれぞれは、電源線９００と内部電源線９０９との間に接続された１以上のスイッチセルＳＣを含む。

本実施形態において、第２のスイッチブロック２９０は、第１のスイッチブロック２１０からの通知信号ＰＳＷ＿ＡＣＫを、受ける。通知信号ＰＳＷ＿ＡＣＫによって、複数のスイッチセクション２９１−１〜２９１−５の少なくとも１つが、制御される。

これによって、パワースイッチ回路２０は、通知信号ＰＳＷ＿ＡＣＫに基づいた外部制御デバイス７からの制御を待たずに、ＣＰＵ１０内部で、第１のスイッチブロック２１０の動作に連動して、第２のスイッチブロック２９０の動作（活性化及び非活性化）を、実行できる。

第２のスイッチブロック２９０は、外部制御デバイス７から、複数の第２の制御信号ＰＳＷ＿ＥＮｂ１〜ＰＳＷ＿ＥＮｂ５を受ける。複数の第２の制御信号ＰＳＷ＿ＥＮｂ１〜ＰＳＷ＿ＥＮｂ５のうち１つの制御信号が、複数のスイッチセクション２９１−１〜２９１−５のうち１つのスイッチセクションに、それぞれに供給される。
システムコントローラ７０及び省電力コントローラ７９の少なくとも一方が、制御信号ＰＳＷ＿ＥＮｂ１〜ＰＳＷ＿ＥＮｂ５を生成する。

尚、制御信号ＰＳＷ＿ＥＮｂ１〜ＰＳＷ＿ＥＮｂ５は、外部制御デバイス７の制御に基づいて、ＣＰＵ１０内で生成されてもよい。

複数のスイッチセクション２９１−１〜２９１−５は、例えば、複数の第２の制御信号ＰＳＷ＿ＥＮｂ１〜ＥＮｂ５によって、互いに異なるタイミングで、活性化（オン状態）又は非活性化（オフ状態）できる。
一例としては、回路ブロック（ここでは、ＣＰＵ１０の内部回路）のウェイクアップ時において、複数のスイッチセクション２９１−１〜２９１−５は、互いにずれたタイミングで、オン状態にされる。この場合、複数のスイッチセクション２９１−１〜２９１−５がオン状態となる順序に応じて、内部電源線９０９と電源線９００との間に形成される電流経路が、各スイッチセクション２９１−１〜２９１−５内に形成される。

このように、第２のスイッチブロック２９０は、例えば、回路ブロック１９０のウェイクアップ時において、互いに独立な複数のスイッチセクション２９１によって、時分割（異なるタイミング）で、電源電圧（電力）を、回路ブロック１９０内の内部電源線９０９に供給できる。

尚、本実施形態において、パワースイッチ回路２０、特に第２のスイッチブロック２９０が、どのように制御されるかは、ユーザーの仕様、ＣＰＵ１０（ＬＳＩデバイス１）が適用される半導体システム８００の規格、ＬＳＩデバイスの適正な駆動条件を得るためのテスト工程の結果などに基づいて、ソフトウェア又はファームウェアによって調整及び選択できる。

パワースイッチ回路２０の制御方式を示す制御情報（設定情報）ＣＩは、例えば、システムコントローラ７０又は省電力コントローラ７９内のメモリ領域内に格納される。制御情報ＣＩは、ソフトウェア（プログラム）又はファームウェアによって、ユーザーによって、外部から書き換え可能である。尚、パワースイッチ回路２０の制御情報ＣＩは、ＬＳＩデバイス１内のメモリ回路、又は、ＣＰＵ１０内のメモリ領域に、格納されてもよい。

（ｂ） 具体例
以下、図３乃至図７を参照して、本実施形態のＬＳＩデバイス１内のパワースイッチ回路の構成例について、より具体的に説明される。

（ｂ−１） 内部構成
＜電源遮断領域＞
図３は、本実施形態のＬＳＩデバイス１内に含まれるＣＰＵ１０の内部構成（レイアウト）の一例を示している。尚、後述の複数の回路ブロックが設けられる回路は、ＣＰＵ以外の回路でもよい。

図３に示されるように、ＣＰＵ１０は、複数の回路ブロック１００，１０１，１０２，１０３を含んでいる。

回路ブロック１００〜１０３のそれぞれは、互いに異なる電源系統（電源遮断領域、電圧分割領域）に属している。以下では、説明の明確化のために、互いに異なる電源系統に属する回路ブロック（及び回路ブロックが設けられる領域）は、パワードメインとよばれる。尚、パワードメインは、ＡＬＵなどの演算器のようなある論理機能を有する回路領域である場合もあるし、論理機能とは関係なしに区画された回路領域である場合もある。

各パワードメイン１００〜１０３は、ＣＰＵ１０の処理を実行するための回路（素子又はモジュール）及び機能（ファームウェア／ソフトウェア）を、それぞれ有する。

例えば、パワードメイン（ＰＤ０）１００は、ポート領域である。パワードメイン１００は、複数のポートを含む。これらのポートは、例えば、リテンションフリップフロップ回路（以下、ＲＦＦと表記される）、リテンションＳＲＡＭ（以下、ＲＳＲＡＭと表記される）、リテンションラッチ、ＡＯＢ（Always On Buffer）、及び、アイソレーションセルなどに用いられる入出力ポート（制御ポート）を、含む。パワードメイン１００内の入出力ポートは、ＲＦＦなどのセルの電源のオン／オフの制御信号や、それらのセルの電源のオン／オフの管理のための制御信号の入出力に、用いられる。尚、ＲＦＦ、ＲＳＲＡＭ及びリテンションラッチのようなリテンション回路のための入出力ポートは、パワードメイン１００内に設けられずともよい。

ＲＦＦ、ＲＳＲＡＭ及びリテンションラッチは、ＣＰＵ１０の設定情報などのデータを、一時的に保持する。ＡＯＢは、パワードメインがオフ状態であっても制御信号の送受信が可能なように、電源電圧が常時供給されているバッファである。アイソレーションセルは、オフ状態からオン状態へ切り替えられた回路（パワードメイン）の不定状態の信号が他の回路に伝搬しないように制御するための回路である。

入出力ポートに対する信号を送受信するために、例えば、バッファ回路のような入出力回路（図示せず）が、パワードメイン１００内に設けられている。入出力ポートは、入出力回路に接続されている。

パワードメイン１０１〜１０３のそれぞれは、所定の信号処理及び計算処理を実行するための複数のモジュールを含む。
複数のパワードメインのうち、各パワードメイン（ＰＤ１，ＰＤ２，ＰＤ３）１０１，１０２，１０３は、半導体システム及びＬＳＩデバイス１の動作状況に応じた所定の信号処理及び計算処理を実行する。パワードメイン（ＰＤ１）１０１は、例えば、パワードメイン（ＰＤ２，ＰＤ３）１０２，１０３の両方がオフ状態された場合にのみ、オフ状態に設定することが可能な回路ブロックである。パワードメイン１０１に対する電源電圧ＶＤＤの供給が、遮断された場合、入出力ポートを除くＣＰＵ１０全体がスリープ状態となる。

尚、ＣＰＵ１０内のパワードメインの個数は、４つに限定されない。
また、パワードメイン１０１，１０２，１０３内に、ＲＦＦ／ＲＳＲＡＭ及びＡＯＢなどが設けられる場合、パワードメイン１０１，１０２，１０３内部に、電源電圧ＶＤＤが常時印加されるポート領域が、設けられてもよい。

＜動作モードの一例＞
複数のパワードメイン１００〜１０３を含むＣＰＵ１０は、半導体システム８００及びＬＳＩデバイス１の動作状況に応じて、複数の動作モードで駆動される。
ＣＰＵ１０は、ＣＰＵ１０の動作モードに応じて、信号処理が実行されないパワードメイン１００〜１０３を、非駆動状態（スリープモード）に設定できる。

図４は、ＣＰＵ１０の動作モードと各パワードメインの動作状態との対応関係の一例を示す図である。

図４に示されるように、ＣＰＵ１０は、複数の動作モードのうち、半導体システムの動作状況に応じたいずれか１つの動作モードに、設定される。半導体システム８００の動作状況に応じて、ＣＰＵ１０の動作モードは、随時切り替わる。例えば、ＣＰＵ１０は、５つの動作モードを含む。

パワードメイン１００〜１０３のそれぞれは、ＣＰＵ１０に設定された動作モードに応じて、オン状態（ラン状態）及びオフ状態（スリープ状態）のいずれか一方に、設定される。

例えば、図３に示されるように、ポートが設けられたパワードメイン（ＰＤ０）１００は、信号の送受信のため、及び、回路の機能の維持のために、全ての動作モード１〜５で、オン状態に設定される。

ＣＰＵ１０がスリープ状態に設定される場合（ＣＰＵ１０の動作モードがモード５である場合）、３つのパワードメイン１０１〜１０３は、オフ状態に設定される。
さらに、ＣＰＵ１０の動作モード（例えば、動作モードがモード２〜４である場合）に応じて、信号処理が実行されない１以上のパワードメイン１０１〜１０３は、オフ状態に設定される。

例えば、本実施形態の半導体システムは、パワードメインの状態をオフ状態からオン状態へ切り替える際、１つのパワードメインのみをウェイクアップでき、複数のパワードメインを、同時にウェイクアップできる。

このように、ＣＰＵ１０内部のパワードメイン単位の制御によって、ＣＰＵ１０に対する電源電圧ＶＤＤの供給が、制御できる。

（ｂ−２） パワースイッチ回路の内部構成
パワースイッチ回路２０は、パワードメインに対する電力の供給及び遮断によって、各パワードメイン１００〜１０３のオフ状態／オン状態を制御できる。

例えば、パワースイッチ回路２０は、パワードメイン１００〜１０３間の境界領域１９９内及びパワードメイン１００〜１０３内の少なくとも一方に、設けられている。これによって、各パワードメイン１００〜１０３は、互いに分離され、パワードメイン１００〜１０３のオン／オフ（電源電圧の供給）は、互いに独立に制御される。

オン状態のパワードメイン１００〜１０３に関して、パワースイッチ回路２０は、電源電圧ＶＤＤを、パワードメイン１００〜１０３に供給する。オフ状態のパワードメイン１００〜１０３に関して、パワースイッチ回路２０は、パワードメイン１００〜１０３を電源線９００から電気的に分離し、パワードメイン１００〜１０３に対する電源電圧ＶＤＤの供給を、遮断する。

図５は、あるパワードメインにおけるパワースイッチ回路の構成例を模式的に示す図である。図５に示される各構成要素のレイアウトは、本実施形態を説明するために模式的に示されたもので、図５に示されるレイアウトに限定されない。

本実施形態のＬＳＩデバイス１において、パワースイッチ回路２０は、２種類のスイッチブロック２１０，２９０を含む。

本実施形態において、スイッチブロック２１０は、スルーレート（Slew-Rate）制御型とよばれる構成及び制御方式を有し、スイッチブロック２９０は、時分割制御型とよばれる構成及び制御方式を有する。
本実施形態において、説明の明確化のため、第１のスイッチブロック２１０は、スルーレート制御型スイッチブロック２１０とよばれ、第２のスイッチブロック２９０は、時間分割制御型スイッチブロックとよばれる。

＜スルーレート制御型スイッチブロックの内部構成例＞
図５（及び図３）に示されるように、スルーレート制御型スイッチブロック２１０において、複数のスイッチセルＳＣは、例えば、パワードメイン１９０（１０１〜１０３）の周囲に配置される。但し、スルーレート制御型スイッチブロック２１０において、スイッチセルＳＣは、パワードメイン１９０及びスイッチブロック２１０の設計ルールを満たし、且つ、パワードメイン１９０内に所望の電位を印加することが可能であれば、パワードメイン１９０の内部に、設けられてもよい。

各スイッチセルＳＣは、内部電源線９０９を電源線９００に接続するための電流経路として、電源線９００と内部電源線９０９との間に接続されている。
複数のスイッチセルＳＣは、共通の制御信号線に接続されている。以下では、共通の制御信号線に接続された複数のスイッチセルＳＣは、スイッチストリングともよばれる。

スルーレート制御型スイッチブロック２１０において、制御信号ＰＳＷ＿ＥＮａは、配列されたスイッチセル（スイッチストリング）ＳＣの一端側から、供給される。制御信号ＰＳＷ＿ＥＮａは、配列された複数のスイッチセルのうち一端側（スイッチストリングの一端側）から配列された複数のスイッチセルのうち他端側（スイッチストリングの他端側）へ向かって、制御信号線上を伝搬する。スイッチストリングの他端側へ到達した制御信号ＰＳＷ＿ＥＮａは、スイッチストリングの他端側から一端側へ向かって、逆方向に制御信号線上を伝搬する。

尚、バッファ、インバータ及びリピーターセルＲＣが、スイッチセルＳＣの所定の周期で、制御信号線に接続されるように、スイッチストリング内に設けられてもよい。

図６は、本実施形態におけるパワースイッチ回路のスイッチセルの構成例を示す等価回路図である。

図６において、スルーレート制御型スイッチブロック２１０のスイッチセルの内部構成の一例が、示されている。

図６に示されるように、スイッチセルＳＣは、少なくとも２種類のスイッチ素子ＷＳ１，ＳＳ１（ＰＳＷ）を含む。以下では、２つのスイッチ素子のうち、一方のスイッチ素子ＷＳ１は、ウィークスイッチＷＳ１とよばれ、他方のスイッチ素子ＳＳ１は、ストロングスイッチＳＳ１とよばれる。
例えば、ウィークスイッチＷＳ１としてのＰ型トランジスタＷＳ１の駆動力は、ストロングスイッチＳＳ１としてのＰ型トランジスタＳＳの駆動力より小さい。換言すると、Ｐ型トランジスタＷＳ１の素子サイズ（例えば、実効的なチャネル幅／チャネル長）は、Ｐ型トランジスタＳＳ１の素子サイズより小さい。

小さい駆動力を有するウィークスイッチＷＳ１がオンされた後に、大きい駆動力を有するストロングスイッチＳＳ１がオンされる。これによって、パワードメインの内部電位ＶＤＤＶは、緩やかに、上昇する。このように、ウィークスイッチＷＳ１及びストロングスイッチＳＳ１の利用によるパワードメイン１９０に対する電源電圧ＶＤＤの供給によって、パワードメイン１９０（及びハードマクロ）における貫通電流（ラッシュカレント）が、低減される。

２つのＰ型トランジスタＷＳ１，ＳＳ１は、電源線９００と内部電源線９０９との間において、互いに並列に接続されている。

ウィークスイッチＷＳ１に関して、Ｐ型トランジスタＷＳ１のソース／ドレインの一方（例えば、ソース）は、電源線９００に接続され、Ｐ型トランジスタＷＳ１のソース／ドレインの他方（例えば、ドレイン）は、内部電源線９０９に接続される。

ストロングスイッチＳＳ１に関して、Ｐ型トランジスタＳＳ１のソース／ドレインの一方（例えば、ソース）は、電源線９００に接続され、Ｐ型トランジスタＳＳ１のソース／ドレインの他方（例えば、ドレイン）は、内部電源線９０９に接続される。

Ｐ型トランジスタＷＳ１のゲートは、制御信号線９５０に接続されている。Ｐ型トランジスタＳＳ１のゲートは、制御信号線９５１に接続されている。制御信号線９５０は、インバータ２０４の出力端子に接続されている。制御信号線９５０は、バッファ９５２を介して、制御信号線９５１に接続されている。

例えば、リピーターセルＲＣとしてのバッファ９５９が、制御信号線９５０，９５１に接続されている。バッファ９５９によって、信号遅延の過剰な増加が、配線長に比例する程度に抑制される。

例えば、スルーレート制御型スイッチブロック２１０は、２種類のスイッチセルを含む。スイッチセルＳＣ１の回路構成は、スイッチセルＳＣ２の回路構成と異なる。

スイッチセルＳＣ１は、キャパシタ（例えば、Metal-Oxide-Metal構造のキャパシタ）９５４を含む。キャパシタ９５４は、Ｐ型トランジスタ（ウィークスイッチ）ＷＳ１に接続されている。キャパシタ９５４の一端は、Ｐ型トランジスタＷＳ１のゲートに接続され、キャパシタ９５４の他端は、Ｐ型トランジスタＷＳのパワードメイン（仮想電源線）側のソース／ドレイン（ここでは、ドレイン）に接続されている。

キャパシタ９５４の容量結合によって、ウィークスイッチＷＳ１のドレイン電位の上昇に伴ったゲート−ドレイン間電位の降下が、抑制される。これによって、ウィークスイッチＷＳ１のランプアップスピードが調整される。

スルーレート制御型スイッチブロック２１０において、スイッチセルＳＣ２は、キャパシタを含まない。キャパシタの有無以外の構成に関して、スイッチセルＳＣ２の内部構成は、スイッチセルＳＣ１の内部構成と、実質的に同じである。

例えば、キャパシタ９５４を含むスイッチセルＳＣ１は、イネーブル信号ＰＳＷ＿ＥＮａの入力側（スイッチストリングの一端側）に設けられている。キャパシタを含まないスイッチセルＳＣ２は、制御信号線９５０，９５１の延在方向に沿って、スイッチセルＳＣ１に続いて、配列されている。

外部制御デバイス７から出力された制御信号ＰＳＷ＿ＥＮａが、各スイッチセルＳＣのスイッチの制御端子（トランジスタのゲート）に供給されることによって、スイッチセル（スイッチ素子）のオン／オフが、制御される。

制御信号ＰＳＷ＿ＥＮａの信号レベルが、Ｌ（Low）レベルである場合、インバータ２０４を介して、Ｈ（High）レベルの信号が、Ｐ型トランジスタＷＳ１，ＳＳ１のゲートに供給される。この場合、Ｐ型トランジスタＷＳ１，ＳＳ１は、オフ状態（ディスイネーブル状態、非活性化状態）である。
制御信号ＰＳＷ＿ＥＮａの信号レベルが、Ｈ（High）レベルである場合（制御信号ＰＳＷ＿ＥＮａがアサートされた場合）、インバータ２０４を介して、Ｌレベルの信号が、Ｐ型トランジスタＷＳ１，ＳＳ１のゲートに供給される。この場合、Ｐ型トランジスタＷＳ１，ＳＳ１は、オン状態（イネーブル状態、活性化状態）である。
以下では、制御信号ＰＳＷ＿ＥＮａは、イネーブル信号ともよばれる。

イネーブル信号ＰＳＷ＿ＥＮａは、バッファ９５２を介して制御信号線９５０から制御信号線９５１に、伝搬する。例えば、バッファ９５２によって、信号レベルが増幅される。

スルーレート制御型スイッチブロック２１０において、イネーブル信号ＰＳＷ＿ＥＮａの入力側のスイッチセルＳＣ１からスイッチブロック２１０の終端側のスイッチセルＳＣ２へ向かって、ウィークスイッチＷＳ１が順次オン状態にされる。その後、終端側（バッファ９５２側）のスイッチセルＳＣ２からイネーブル信号の入力側（インバータ２０４側）のスイッチセルＳＣ１へ向かって、ストロングスイッチＳＳ１が、順次オン状態にされる。

制御信号線９５０，９５１のそれぞれは、容量成分と抵抗成分とを含む。この容量成分及び抵抗成分に基づく時定数に応じた速度で、イネーブル信号ＰＳＷ＿ＥＮａの信号レベルは、ＨレベルからＬレベルへ遷移する。信号レベルの遷移速度に応じた速度で、スイッチ素子としてのＰ型トランジスタＷＳ１，ＳＳ１は、徐々にオフ状態からオン状態になる。

各Ｐ型トランジスタＷＳ１，ＳＳ１の駆動力及びゲート電圧に応じた大きさを有する電流（ドレイン電流）が、各スイッチセルＳＣ１，ＳＣ２を介して、電源線９００からパワードメイン１９０内の内部電源線９０９に流れ、内部電源線９０９の電位が、徐々に上昇する。

ウェイクアップ動作時における内部電源線９０９の電位が低い初期状態において、Ｐ型トランジスタＷＳ１，ＳＳ１は完全なオン状態ではなく、トランジスタＷＳ１，ＳＳ１の出力電流は、比較的小さい。そのため、スイッチセルＳＣを介して電源線９００から内部電源線９０９に流れる電流（電流量）は、小さく、ラッシュカレントは抑制される。

ここで、制御信号線９５０，９５１に含まれる容量成分は、制御信号線９５０，９５１に接続されるキャパシタ９５４、制御信号線９５０，９５１に接続されるトランジスタＷＳ１，ＳＳ１のゲート容量、配線容量などである。制御信号線９５０，９５１に含まれる抵抗成分は、制御信号線９５０，９５１に接続されたインバータ／バッファ内のトランジスタのオン抵抗、配線抵抗などである。

あるパワードメインに対応するスルーレート制御型スイッチブロック２１０におけるスイッチセルＳＣ１，ＳＣ２の個数は、制御信号線９５０，９５１の信号レベルの遷移速度を決める時定数（制御信号線の容量成分及び抵抗成分）及びその時定数に対応したパワードメインの内部電源線の電位ＶＤＤＶの変化速度が、所望の値（例えば、ラッシュカレントの大きさ及びパワードメインの起動期間を考慮した値）になるように、設定される。

このように、各スイッチセルＳＣのスイッチ素子ＷＳ１，ＳＳ１が徐々にオン状態となることによって、各スイッチセルＳＣは、スイッチ素子ＷＳ１，ＳＳ１としてのＰ型トランジスタの駆動状態に応じた大きさを有するドレイン電流を、内部電源線９０９に、供給する。内部電源線９０９に対するドレイン電流の供給の結果として、内部電源線９０９が充電され、内部電源線９０９の電位が、電源線９００と同じ電位ＶＤＤＶになるまで、アナログ的（連続的）に上昇する。

このようなスイッチ素子ＷＳ１，ＳＳ１におけるオフ状態からオン状態への制御によって、スルーレート制御型スイッチブロック２１０内のスイッチは、連続的にある一定のランプアップスピードで、立ち上がり（オンし）、スイッチのオンによって発生する電流が、平坦化される。この結果として、パワードメインの復帰動作（ウェイクアップ）時において、スルーレート制御型スイッチブロック２１０を含むパワースイッチ回路２０は、過大な貫通電流の発生を、抑制できる。

スルーレート制御型スイッチブロック２１０は、イネーブル信号ＰＳＷ＿ＥＮａに対応するように、通知信号ＰＳＷ＿ＡＣＫを、スイッチブロック２１０の外部に出力する。例えば、通知信号ＰＳＷ＿ＡＣＫは、制御信号線９５１上のイネーブル信号ＰＳＷ＿ＥＮａがインバータ９５３を介して出力されることによって生成される信号である。

以上のような回路構成及び制御方式によって、スルーレート制御型スイッチブロック２１０は、パワードメイン１９０内の内部電位ＶＤＤＶを、アナログ的に上昇させることができる。

尚、１つのパワードメイン１９０に対して、複数のスルーレート制御型スイッチブロック２１０が、設けられてもよい。複数のスルーレート制御型スイッチブロック２１０は、互いに異なる制御信号（イネーブル信号）によって、１つのパワードメイン１９０（１０１〜１０３）に対する電力の供給及び遮断を制御する。複数のスルーレート制御型スイッチブロック２１０は、互いに独立に、通知信号ＰＳＷ＿ＡＣＫを出力できる。例えば、互いに独立に制御される複数のスイッチストリングが、複数のスルーレート制御型スイッチブロック２１０として、機能する。

＜時分割制御型スイッチブロックの構成例＞
時分割制御型スイッチブロック２９０は、複数のスイッチセクション２９１−１，２９１−２，２９１−３，２９１−４，２９１−５を含む。

図５（及び図３）に示されるように、スイッチセクション２９１−１〜２９１−５は、パワードメイン１９０内部に、分散して配置されている。但し、スイッチセクション２９１−１〜２９１−５は、電源電圧ＶＤＤの供給及び遮断の制御の対象のパワードメイン１９０の外周領域内（例えば、パワードメイン間の境界領域１９９内）に、配置されてもよい。

尚、図５において、５つのスイッチセクション２９１−１〜２９１−５が、設けられる例が、示されている。但し、パワードメイン１９０の回路規模などに応じて、時分割制御型スイッチブロック２９０内のスイッチセクションの数は、４以下、又は、６以上でもよい。

スイッチセクション２９１−１〜２９１−５のそれぞれは、例えば、外部制御デバイス７からの制御信号（イネーブル信号）ＰＳＷ＿ＥＮｂ１〜ＰＳＷ＿ＥＮｂ５によって、制御される。複数のスイッチセクション２９１−１〜２９１−５のそれぞれに、互いに独立なイネーブル信号ＰＳＷ＿ＥＮｂ１〜ＰＳＷ＿ＥＮｂ５が、供給される。

時分割制御型スイッチブロック２９０は、イネーブル信号ＰＳＷ＿ＥＮｂに加えて、スルーレート制御型スイッチブロック２１０からの通知信号ＰＳＷ＿ＡＣＫを用いて、制御することが可能である。

例えば、複数のスイッチセクション２９１のうち、１以上のスイッチセクションに、スルーレート制御型スイッチブロック２１０からの通知信号ＰＳＷ＿ＡＣＫが、供給される。

本実施形態において、２つのスイッチセクション２９１−１，２９１−２に、通知信号ＰＳＷ＿ＡＣＫが、供給される。スイッチセクション２９１−１，２９１−２は、イネーブル信号ＰＳＷ＿ＥＮｂ１，ＰＳＷ＿ＥＮｂ２に加え、通知信号ＰＳＷ＿ＡＣＫを、スイッチセル（スイッチ素子）のオン／オフの制御信号の１つとして、用いる。
通知信号ＰＳＷ＿ＡＣＫは、インバータ２０５を介して、各スイッチセクション２９１−１，２９１−２に供給される。

時分割制御型スイッチブロック２９０において、スイッチセクション内のスイッチセルの構成は、スイッチセクション毎に、異なる場合がある。

図７は、本実施形態におけるパワースイッチ回路のスイッチセルの構成例を示す等価回路図である。

図７の（ａ）及び（ｂ）において、時分割制御型スイッチブロック２９０のスイッチセクション２９１の内部構成の一例が、示されている。

図７の（ａ）に示されるように、通知信号ＰＳＷ＿ＡＣＫが供給されるスイッチセクション２９１−１（及びスイッチセクション２９１−２）において、スイッチセルＳＣ３は、図６のスイッチセルと同様に、ウィークスイッチＷＳ２とストロングスイッチＳＳ２とを、含む。

ウィークスイッチＷＳ２としてのＰ型トランジスタＷＳ２の電流経路は、電源線９００と内部電源線９０９との間に接続されている。Ｐ型トランジスタＷＳ２のゲートは、制御信号線９６０に接続される。

ストロングスイッチＳＳ２としてのＰ型トランジスタＳＳ２の電流経路は、電源線９００と内部電源線９０９との間に接続されている。Ｐ型トランジスタＳＳ２のゲートは、制御信号線９６１に接続される。制御信号線９６１は、制御信号線９６０から分離され、２つの制御信号線９６０，９６１は互いに独立である。

ウィークスイッチＷＳ２としてのＰ型トランジスタＷＳ２のゲートに、イネーブル信号ＰＳＷ＿ＥＮｂ１が、供給される。ストロングスイッチＳＳ２としてのＰ型トランジスタＳＳ２のゲートに、通知信号ＰＳＷ＿ＡＣＫが、供給される。

このように、時分割制御型スイッチブロック２９０の一部のスイッチセルＳＣ３において、ウィークスイッチＷＳ２のオン／オフは、イネーブル信号ＰＳＷ＿ＥＮｂ１によって、制御される。ストロングスイッチＳＳ２のオン／オフは、通知信号ＰＳＷ＿ＡＣＫによって、制御される場合もある。

図７の（ｂ）は、図７の（ａ）のスイッチセルと異なる構成のスイッチセルが示されている。

図７の（ｂ）に示されるように、時分割制御型スイッチブロック２９０に、１種類のスイッチ素子を含むスイッチセルが、用いられてもよい。

イネーブル信号ＰＳＷ＿ＥＮｂ３〜ＰＳＷ＿ＥＮｂ５が供給されるスイッチセクション２９１−３〜２９１−５において、スイッチセルＳＣ４は、例えば、ウィークスイッチを含まずに、ストロングスイッチＳＳ３のみを、含む。

スイッチセルＳＣ４において、ストロングスイッチＳＳ３としてのＰ型トランジスタＳＳ３の電流経路は、電源線９００と内部電源線９０９との間に接続されている。Ｐ型トランジスタＳＳ３のゲートは、制御信号線９７０に接続される。

このように、時分割制御型スイッチブロック２９０の一部のスイッチセルＳＣ４において、Ｐ型トランジスタＳＳ３のオン／オフは、イネーブル信号ＰＳＷ＿ＥＮｂによって、制御される。

各スイッチセルＳＣ３，ＳＣ４内のスイッチ素子によって、スイッチ素子としてのＰ型トランジスタの駆動力／駆動状態に応じた大きさの電流が、内部電源線９０９に供給される。これによって、内部電源線９０９が充電され、内部電源線９０９の電位が上昇する。

スイッチセクション２９１が活性化されるタイミング（時間）及びスイッチセクション２９１内のスイッチセルの個数／特性は、例えば、スルーレート制御型スイッチブロック２１０の電圧制御特性（例えば、スイッチブロック２１０による内部電源線の充電速度）やラッシュカレントの許容値に応じて、適宜設計される。

例えば、電位の低い初期状態の内部電源線９０９に、多数のスイッチセルから多量の電流が流れ込む場合、大きなラッシュカレントが生じる可能性がある。それゆえ、複数のスイッチセクション２９１のうち、互いに異なるタイミングで活性化される場合に最初（内部電位ＶＤＤＶが低い時）に活性化されるスイッチセクション（ここでは、イネーブル信号ＰＳＷ＿ＥＮｂ１で制御されるスイッチセクション２９１−１）のスイッチセルの個数は、ラッシュカレントを抑制するために、後続に活性化されるスイッチセクションのスイッチセルの個数よりも少ないことが好ましい。そして、スイッチセクション２９１のスイッチセルの個数は、スイッチセクションが活性化される順序にしたがって、多くされる。

尚、時分割制御型スイッチブロック２９０のスイッチセルに、図６に示されたキャパシタを有するスイッチセルが用いられてもよい。

以上のような回路構成及び制御方式によって、時分割制御型スイッチブロック２９０は、例えば、複数のスイッチセクション２９１の制御によって、パワードメイン１９０の内部電位ＶＤＤＶを、デジタル的（非連続的に）に上昇させることができる。

例えば、パワードメイン（回路ブロック）が、オフ状態（スリープ状態）からオン状態（ラン状態）へ移行される場合、時分割制御型スイッチブロック２９０内の複数のスイッチセクション２９１のそれぞれは、スルーレート制御型スイッチブロック２１０による電源電圧ＶＤＤの供給と平行して、複数の制御信号ＰＳＷ＿ＥＮｂと通知信号ＰＳＷ＿ＡＣＫとに基づいて、互いに異なるタイミングで、パワードメイン１９０に対する電源電圧ＶＤＤの供給を、開始する。

スイッチセクション２９１が活性化されるタイミングで、スイッチセクション２９１からの電流によって内部電源線９０９に供給される電流が増加し、スルーレート制御型スイッチブロック２１０のみによる電力（電圧/電流）の供給に比較して、内部電位の上昇速度が向上する。このように、時分割制御型スイッチブロック２９０は、スルーレート制御型スイッチブロック２１０による電力の供給に対して補助的に機能させることができる。

以上のように、互いに異なる制御方式（電力供給方式）を有する複数のスイッチブロック２１０，２９０によって電力の供給が実行されることによって、回路ブロックの復帰動作を、高速化できる。

尚、スルーレート制御型及び時分割制御型スイッチブロック２１０，２９０を含むパワースイッチ回路２０は、ＣＰＵ１０内のパワースイッチ回路に限定されない。図３乃至図７のパワースイッチ回路２０は、ＬＳＩデバイス１全体のパワースイッチ回路、又は、ＬＳＩデバイス１内のＣＰＵ以外の回路内のパワースイッチ回路に、適用できる。

また、図６及び図７に示されるスイッチセルの構成は、一例であって、図６及び図７に示される構成以外のスイッチセルが、スルーレート制御型及び時分割制御型スイッチブロック２１０，２９０に、用いられてもよい。
さらに、各スイッチブロック２１０，２９０及びスイッチセクション２９１が、所定の制御が可能であれば、各スイッチブロック２１０，２９０及びスイッチセクション２９１の入出力端子に、バッファ又はインバータが、接続されてもよい。

（ｃ）作用及び効果
ＬＳＩデバイスにおいて、回路ブロック（パワードメイン）に対する電源供給のオン及びオフの切り替え回数が多くなると、回路ブロックのオフ状態からオン状態への切り替えのための時間のオーバーヘッドが、半導体システムの動作に、悪影響を及ぼし始める。この結果として、半導体システムは、ある単位時間当たりの仕事量を実行できなくなり、システム（信号処理）の動作不良（システムの破たん）が発生する可能性がある。

また、単位時間当たりの仕事量を増やすために、回路ブロックのオフ状態からオン状態への切り替え時間が短くされる場合、過大なラッシュカレントによるＩＲドロップが、ウェイクアップ対象の回路ブロック及び他の回路において発生する可能性がある。大きなＩＲドロップが発生した場合、オフ状態からオン状態に切り替えられた回路ブロック及びその回路ブロック以外の回路の誤動作が、発生する可能性がある。

そのため、システムの動作が破たんしない程度に、回路ブロックに対する電源電圧（電力／電流）の供給が遮断される機会が、削減され、オーバーヘッドの発生が少なくなるように、システムの動作不良に対する対策が、施される。しかし、この場合、ＬＳＩ及び半導体システムは、期待される低消費電力（特に、リーク電力の削減）を、実現できない。

本実施形態のＬＳＩデバイスのパワースイッチ回路２０は、複数のスイッチブロック２１０，２９０を含む。

一方のスイッチブロック２１０は、ラッシュカレントが発生しないように、緩やかに回路ブロックの内部電位を上昇させる。他方のスイッチブロック２９０は、電源電圧（電力）の供給期間が短縮されるように、急峻に内部電位を上昇させる。このように、本実施形態のＬＳＩデバイス内のスイッチ回路２０は、電源電圧の供給に関する制御方式が異なる２つのスイッチブロック２１０，２９０によって、ウェイクアップの対象の回路ブロック１９０に対する電源電圧の供給を、実行する。

これによって、本実施形態のＬＳＩデバイスは、本実施形態のパワースイッチ回路２０によって、過大なラッシュカレント及びそれに起因するＩＲドロップが抑制された状態で、回路ブロックの動作状態を高速にオフ状態からオン状態に切り替えられる。

この結果として、本実施形態のパワースイッチ回路を含むＬＳＩデバイスは、システム動作を満足しつつ、省電力のために期待される電源電圧の遮断の要求に応えられ、消費電力を低減できる。

以上のように、本実施形態の半導体集積回路は、回路（及びシステム）の消費電力を低減でき、動作を高速化できる。

（ｄ） 動作例
図８及び図９を参照して、本実施形態の半導体集積回路の動作例（ＬＳＩデバイスの制御方法）が、説明される。ここでは、図１乃至図７も適宜参照して、半導体集積回路内に含まれているパワースイッチ回路の動作が、説明される。

図８は、本実施形態のＬＳＩデバイスの動作例を説明するためのタイミングチャートである。図８において、ＣＰＵ１０のあるパワードメイン（回路ブロック）１９０がオフ状態（スリープ状態、非駆動状態）からオン状態（ラン状態、駆動状態）へ復帰される場合における、各制御信号の信号の変化のタイミングが、示されている。

図８に示されるように、ＣＰＵ１０のパワードメイン１９０がオフ状態である場合、外部制御デバイス７（システムコントローラ７０及び省電力コントローラ７９の少なくとも一方）は、パワースイッチ回路２０に供給されるイネーブル信号（制御信号）ＰＳＷ＿ＥＮａ，ＰＳＷ＿ＥＮｂを、Ｌレベルに設定する。

スルーレート制御型及び時分割制御型スイッチブロック２１０，２９０において、Ｌレベルのイネーブル信号ＰＳＷ＿ＥＮａ，ＰＳＷ＿ＥＮｂが、図６及び図７のスイッチセルＳＣに供給される場合、イネーブル信号ＰＳＷ＿ＥＮａ，ＰＳＷ＿ＥＮｂの信号レベルは、インバータ２０４，２０８によって、ＬレベルからＨレベルに反転される。Ｈレベルの各信号ＰＳＷ＿ＥＮａ，ＰＳＷ＿ＥＮｂによって、Ｐ型トランジスタのスイッチ素子ＷＳ１，ＷＳ２，ＳＳ１，ＳＳ３は、オフする。

この時、スルーレート制御型スイッチブロック２１０が非駆動状態であるため、通知信号ＰＳＷ＿ＡＣＫの信号レベルは、Ｌレベルである。このため、時分割制御型スイッチブロック２９０の通知信号ＰＳＷ＿ＡＣＫが供給されるスイッチセクション２９１−１，２９１−２において、Ｐ型トランジスタのスイッチＳＳ２は、オフ状態である。

このように、オフ状態のスイッチ素子ＷＳ，ＳＳによって、パワードメイン１９０は、電源線９００から電気的に分離され、オフ状態に設定される。

外部制御デバイス７の要求に基づいて、オフ状態のパワードメイン１９０を用いた信号処理が実行される場合、少なくとも１つのパワードメイン１９０の動作モードが、オフ状態からオン状態へ、移行（ウェイクアップ）される。

そのため、図８に示されるように、外部制御デバイス７は、ウェイクアップされるパワードメイン１９０に対応するパワースイッチ回路２０のイネーブル信号ＰＳＷ＿ＥＮａ，ＰＳＷ＿ＥＮｂの信号レベルを、制御する。

これによって、パワースイッチ回路２０は、オフ状態のパワードメイン１９０に対する電源電圧ＶＤＤの供給を、開始する。

外部制御デバイス７は、スルーレート制御型スイッチブロック２１０に対するイネーブル信号ＰＳＷ＿ＥＮａをアサートする。これによって、イネーブル信号ＰＳＷ＿ＥＮａの信号レベルは、時間ｔａにおいて、ＬレベルからＨレベルに遷移する。

イネーブル信号ＰＳＷ＿ＥＮａの信号レベルは、インバータ２０４によって反転される。スイッチブロック２１０内において、Ｌレベルのイネーブル信号ＰＳＷ＿ＥＮａが、制御信号線９５０を経由して、スイッチセルＳＣ１，ＳＣ２のそれぞれに供給される。これによって、スイッチセルＳＣ内の２つのスイッチ素子のうち、ウィークスイッチＷＳ１が、オンする。

さらに、ウィークスイッチＷＳ１がオン状態にされた後、ストロングスイッチＳＳ１が、制御信号線９５１上のＬレベルのイネーブル信号ＰＳＷ＿ＥＮａによって、オンする。

スルーレート制御型スイッチブロック２１０による電源電圧ＶＤＤの供給によって、パワードメイン１９０の内部電位ＶＤＤＶは、複数のスイッチ素子ＷＳ１，ＳＳ１の特性（時定数又は駆動力など）に基づいたランプアップ速度に応じた速度で、上昇する。この結果として、パワードメイン内における電流の発生は平坦化され、大きな貫通電流の発生が、抑制される。

イネーブル信号ＰＳＷ＿ＥＮａがアサートされた後、時分割制御型スイッチブロック２９０の複数のイネーブル信号ＰＳＷ＿ＥＮｂが、例えば、外部制御デバイス７によってアサートされる。これによって、スルーレート制御型スイッチブロック２１０による電源電圧ＶＤＤの供給と平行処理で、時分割制御型スイッチブロック２９０は、ウェイクアップの対象のパワードメイン１９０に対して、電源電圧ＶＤＤの供給を、開始する。

図８に示される例において、複数のイネーブル信号ＰＳＷ＿ＥＮｂ１〜ＰＳＷ＿ＥＮｂ５の信号レベルは、互いに異なるタイミング（時間ｔｂ１〜ｔｂ５）で、ＬレベルからＨレベルにそれぞれ遷移される。これによって、複数のスイッチセクションが互いに異なるタイミングで、順次オン状態になる。
例えば、時間ｔａの後の時間ｔｂ１において、イネーブル信号ＰＳＷ＿ＥＮｂ１の信号レベルが、ＬレベルからＨレベルに遷移される。時間ｔｂ１に続く時間ｔｂ２において、イネーブル信号ＰＳＷ＿ＥＮｂ２が、Ｈレベルに設定される。インバータ２０８を介して、Ｌレベルの信号ＰＳＷ＿ＥＮｂ１，ＰＳＷ＿ＥＮｂ２が、各スイッチセクション２９１−１，２９１−２のスイッチセルＳＣ３に、異なるタイミングで供給される。

ここで、イネーブル信号ＰＳＷ＿ＥＮｂ１，ＰＳＷ＿ＥＮｂ２によって制御されるスイッチセクション２９１−１，２９１−２において、それらのスイッチセクション２９１−１，２９１−２のスイッチセルＳＣ３は、ウィークスイッチＷＳ２とストロングスイッチＳＳ２とを含む。イネーブル信号ＰＳＷ＿ＥＮｂ１，ＥＮｂ２によってオンされるスイッチは、ウィークスイッチＷＳ２である。ストロングスイッチＳＳ２は、通知信号ＰＳＷ＿ＡＣＫによって制御されるスイッチ素子である。そのため、ストロングスイッチＳＳ２は、時間ｔｂ１，ｔｂ２において、オンされない。

時間ｔｂ３において、イネーブル信号ＰＳＷ＿ＥＮｂ３がＨレベルに設定される。イネーブル信号ＰＳＷ＿ＥＮｂ３の信号レベルは、インバータ２０８によって反転され、Ｌレベルの信号が、スイッチセクション２９１−３内のスイッチセルＳＣ４に供給される。

ここで、イネーブル信号ＰＳＷ＿ＥＮｂ３によって制御されるスイッチセクション２９１−３において、スイッチセルＳＣ４は、ウィークスイッチを含まない。スイッチセルＳＣ４において、ストロングスイッチＳＳ３が、イネーブル信号ＰＳＷ＿ＥＮｂ３によって制御される。それゆえ、イネーブル信号ＰＳＷ＿ＥＮｂ３によって、ストロングスイッチＳＳ３が、オンされる。

時間ｔｂ４において、イネーブル信号ＰＳＷ＿ＥＮｂ４が、Ｈレベルに設定され、時間ｔｂ５において、イネーブル信号ＰＳＷ＿ＥＮｂ５が、Ｈレベルに設定される。
時間ｔｂ４，ｔｂ５のそれぞれにおいて、イネーブル信号ＰＳＷ＿ＥＮｂ４，ＰＳＷ＿ＥＮｂ５は、その信号レベルがインバータ２０８によってＨレベルからＬレベルに反転され状態で、スイッチセクション２９１−４，２９１−５に、順次供給される。

スイッチセクション２９１−４，２９１−５のスイッチセルＳＣ３は、スイッチセクション２９１−３と同様に、ウィークスイッチを含まない。それゆえ、イネーブル信号ＰＳＷ＿ＥＮｂ４，ＰＳＷ＿ＥＮｂ５によって、スイッチセクション２９１−４，２９１−５のストロングスイッチＳＳ３が、それぞれ異なるタイミングで、オンされる。

尚、時間ｔｂ３から時間ｔｂ５の期間において、通知信号ＰＳＷ＿ＡＣＫはＬレベルである。それゆえ、スイッチセクション２９１−３〜２９１−５のストロングスイッチＳＳ３がオンされた時、スイッチセクション２９１−１，２９１−２のストロングスイッチＳＳ２は、オフ状態である。

アサートされたイネーブル信号ＰＳＷ＿ＥＮｂが、時分割制御型スイッチブロック２９０のスイッチセクション２９１にそれぞれ供給された後、時間ｔｚにおいて、スイッチ素子のオンが完了したスルーレート制御型スイッチブロック２１０は、アサート状態の通知信号ＰＳＷ＿ＡＣＫを出力する。通知信号ＰＳＷ＿ＡＣＫの信号レベルは、ＬレベルからＨレベルに遷移される。尚、アサート状態の通知信号ＰＳＷ＿ＡＣＫの出力タイミングは、外部制御デバイス７のファームウェア（及びソフトウェア）、又は、スイッチブロック２９０に付加された遅延回路によって、あらかじめ設定されている。

Ｈレベルの通知信号ＰＳＷ＿ＡＣＫが、スルーレート制御型スイッチブロック２１０から出力される。通知信号ＰＳＷ＿ＡＣＫは、外部制御デバイス７に供給されるとともに、時分割制御型スイッチブロック２９０に、供給される。

通知信号ＰＳＷ＿ＡＣＫの信号レベルは、インバータ２０８によって、ＨレベルからＬレベルに反転され、Ｌレベルの信号ＰＳＷ＿ＡＣＫが、スイッチセクション２９１−１，２９１−２内のストロングスイッチＳＳ２に供給される。これによって、スイッチセクション２９１−１，２９１−２において、ストロングスイッチＳＳ２がオンする。

このように、時分割制御型スイッチブロック２９０の各スイッチセクション２９１は、時間的に分割されたタイミング（互いに異なるタイミング）で、活性化され、複数のスイッチセクションを含むパワードメインに対する電源電圧の供給を、互いに独立に、開始及び実行する。

パワードメインの電源がオン状態になった後（例えば、時間ｔｚと同時又は時間ｔｚの後）、外部制御デバイス７は、例えば、スリープ状態から復帰させるための制御信号を、ＣＰＵ１０に送信する。

以上のように、パワードメイン（回路ブロック）のオフ状態からオン状態への復帰動作において、外部制御デバイス７からの制御信号ＰＳＷ＿ＥＮａ，ＰＳＷ＿ＥＮｂ及びパワースイッチ回路２０の内部で生成される通知信号ＰＳＷ＿ＡＣＫによって、本実施形態のＬＳＩデバイスが含むパワースイッチ回路２０の制御が、完了する。これによって、電源電圧が、パワースイッチ回路２０を介して、パワードメインに供給される。

尚、パワードメインの動作状態がオン状態からオフ状態へ切り替わる場合、各スイッチブロック２１０，２９０は、制御信号制御信号ＰＳＷ＿ＥＮａ，ＰＳＷ＿ＥＮｂによって、一括にオフ状態（非活性化状態）にされる。

ここでは、１つのパワードメインのウェイクアップ動作について説明されたが、上述の動作によって、複数のパワードメイン１０１〜１０３のウェイクアップ動作が、同時に実行されてもよい。

図９は、本動作例における復帰動作時におけるパワードメインの内部電位の変化を示す図である。図９の横軸は、時間に対応し、図９の縦軸は、パワードメインの内部電位（仮想電源線の電位）ＶＤＤＶに対応している。
図９において、実線Ｌ１は、本実施形態のパワースイッチ回路による復帰動作時におけるパワードメインの内部電位の変化を示している。図９において、破線Ｌ２は、スルーレート制御型スイッチブロックのみを含むパワースイッチ回路を用いたＬＳＩデバイスの復帰動作時における、パワードメインの内部電位の変化を、比較例として、示している。

図９に示されるように、時間ｔａにおいて、スルーレート制御型スイッチブロック２１０による電圧の供給が開始された後、時間ｔｂ１〜ｔｂ５において、時分割制御型スイッチブロック２９０内のスイッチセクション２９１が、順次、オン状態にされる。

スイッチセクション２９１がオン状態になるタイミングで、オン状態のスイッチセクション２９１からの電流が、スルーレート制御型スイッチブロック２１０からの電流とは別途に、内部電源線９０９に供給される。このスイッチセクション２９１による内部電源線９０９の充電の追加によって、スイッチセクション２９１がオンされたタイミングにおける内部電位ＶＤＤＶの上昇率は、スルーレート制御型スイッチブロック２１０のみによる電力の供給時の電位の上昇率に比較して、高くなる。

このように、スルーレート制御型スイッチブロック２１０による電力の供給に加えて、時分割制御型スイッチブロック２９０のスイッチセクションによる電力の供給が、実行される結果として、パワードメインの内部電位ＶＤＤＶが、目標とする電圧値（電源電圧ＶＤＤ）に到達するまでの時間を、早くできる。この結果として、ウェイクアップ対象のパワードメインの駆動が開始されるまでの期間（パワードメインのオフ状態からオン状態への切り替え時間）が、短縮される。

このように、本実施形態におけるスルーレート制御型及び時分割制御型スイッチブロック２１０，２９０を含むパワースイッチ回路２０によって、スルーレート制御型スイッチブロック２１０によるアナログ的な内部電位の変化と共に、時分割制御型スイッチブロック２９０による補助的な内部電位ＶＤＤＶの変化が、生じる。

尚、パワードメインの内部電位が電源電圧ＶＤＤに達するまでの期間の全体を通しては、スルーレート制御型スイッチブロック２１０の制御下で、内部電位は上昇する。それゆえ、本実施形態において、パワードメイン１９０の動作状態がオフ状態からオン状態に切り替わる時、過大なラッシュカレントは、生じない。
スイッチセクション２９１がオン状態となるタイミングで、内部電位ＶＤＤＶが上昇したとしても、その際に発生するラッシュカレントの大きさは、スイッチセクション２９１内のスイッチセルＳＣの個数によって制御された許容値内の大きさであり、大きなノイズ及びリーク電力の発生は、抑制される。

以上のように、本実施形態のＬＳＩデバイスのパワースイッチ回路２０の制御方法によって、過大なラッシュカレントの発生及び回路ブロックのオン／オフの切り替え時間に起因する処理時間のオーバーヘッドが抑制された状態で、パワードメイン１９０を、オフ状態からオン状態に、再起動できる。

この結果として、本実施形態のＬＳＩデバイスは、消費電力の削減とデバイスの高速化を実現できる。

（２） 第２の実施形態
図１０乃至図１２を参照して、第２の実施形態のパワースイッチ回路を含むＬＳＩデバイスについて、説明される。

本実施形態のＬＳＩデバイスにおいて、パワースイッチ回路が、異なる制御方式の２つのスイッチブロックを含む結果として、ユーザーの仕様やＬＳＩ／システムの規格に応じて、パワースイッチ回路２０の制御方式（パワードメインに対する電源電圧の供給方式）を、変更できる。

外部制御デバイス７内の制御情報ＣＩが、ソフトウェア又はファームウェアによって書き換えられることによって、パワースイッチ回路２０の制御方式は、変更される。

制御情報ＣＩ内に示されたイネーブル信号のアサートのタイミングが変更されることによって、パワースイッチ回路２０は、第１の実施形態と同じ回路構成で、パワードメインに対する電源電圧の供給方式を、変更できる。

例えば、時分割制御型スイッチブロック２９０は、ユーザーの仕様及び半導体システムに適用される規格などに応じて、外部制御デバイス７からの制御信号ＰＳＷ＿ＥＮｂのみで、制御されてもよい。

ユーザーの仕様及び半導体システムの規格に応じて、時分割制御型スイッチブロック２９０による電力の供給の依存無しに、スルーレート制御型スイッチブロック２１０のみで、パワードメインに対する電源電圧の供給の制御が、実行されてもよい。

図１０を用いて、本実施形態のＬＳＩデバイスの動作例が、説明される。
図１０は、本実施形態のＬＳＩデバイスの動作例を説明するためのタイミングチャートである。図１０において、パワースイッチ回路の各制御信号の信号の変化のタイミングが、示されている。

例えば、本実施形態のＬＳＩデバイスに含まれるパワースイッチ回路２０に関して、ユーザーの仕様及びＬＳＩの規格に応じて、パワースイッチ回路２０の制御情報ＣＩがソフトウェア（又はファームウェア）的に変更されることによって、パワースイッチ回路２０の動作を、変更できる。

例えば、本実施形態のＬＳＩデバイスにおいて、パワースイッチ回路２０内の時分割制御型スイッチブロック２９０は、ユーザーの仕様及びＬＳＩの規格に応じたソフトウェア的な制御方式の変更（ファームウェアによる制御情報の変更）によって、複数のスイッチセクション２９１を、一括にオン状態できる。

図１０に示されるように、外部制御デバイス７は、スルーレート制御型スイッチブロック２１０のイネーブル信号ＰＳＷ＿ＥＮａを、ＬレベルからＨレベルに遷移させる。

スルーレート制御型スイッチブロック２１０は、スイッチブロック２１０内の動作が完了すると、Ｈレベルの通知信号ＰＳＷ＿ＡＣＫを出力する。

外部制御デバイス７は、制御情報ＣＩに基づいて、時分割制御型スイッチブロック２９０のイネーブル信号ＰＳＷ＿ＥＮｂを、実質的に同じタイミングで、ＬレベルからＨレベルに遷移させる。
例えば、イネーブル信号ＰＳＷ＿ＥＮｂの信号レベルは、通知信号ＰＳＷ＿ＡＣＫがＨレベルに設定されるタイミングと同期して、Ｈレベルに設定される。尚、イネーブル信号ＰＳＷ＿ＥＮｂの信号レベルがＨレベルに設定されるタイミングは、通知信号ＰＳＷ＿ＡＣＫがＨレベルに設定されるタイミングと異なっていてもよい。

本動作例のように、複数のスイッチセクション２９１が一括にオン状態にされるような時分割制御型スイッチブロック２９０の制御は、スルーレート制御型スイッチブロック２１０からの通知信号ＰＳＷ＿ＡＣＫに依存しない。

尚、スイッチセクション２９１−１，２９１−２内のスイッチセルＳＣ３に対する供給される制御信号が外部制御デバイス７によって選択可能なように、イネーブル信号ＰＳＷ＿ＥＮｂと通知信号ＰＳＷ＿ＡＣＫとが供給されるセレクタ（図示せず）が、制御信号線９６１の入力部（例えば、インバータ２０５の前段）に接続されてもよい。

以上の動作によって、電源電圧ＶＤＤが、パワースイッチ回路２０を介して、パワードメイン１９０（１０１〜１０３）に供給される。

また、本実施形態のＬＳＩデバイスは、図１１に示されるように、図１０の動作と異なるＬＳＩデバイスの動作を実行できる。、
図１１を用いて、本実施形態のＬＳＩデバイスの動作例が、説明される。

図１１は、本実施形態のＬＳＩデバイスの動作例を説明するためのタイミングチャートである。図１１において、パワースイッチ回路の各制御信号の信号の変化のタイミングが、示されている。

時分割制御型スイッチブロック２９０の駆動が開始された後に、スルーレート制御型スイッチブロック２１０の駆動が開始されてもよい。このようなパワースイッチ回路２０の制御方法は、外部制御デバイス７によるソフトウェア（又はファームウェア）を用いた制御情報ＣＩの書き換えによって、変更できる。

図１１に示されるように、イネーブル信号ＰＳＷ＿ＥＮａが、Ｌレベルに維持された状態で、複数のイネーブル信号ＰＳＷ＿ＥＮｂ１〜ＰＳＷ＿ＥＮｂ５の信号レベルが、Ｈレベルに順次設定される。複数のスイッチセクション２９１が、互いに異なるタイミングで、順次活性化され、パワードメイン１９０は、オン状態の時分割制御型スイッチブロック２９０を介して、電源線９００に導通する。各スイッチセクション２９１による電源電圧（電力）の供給は、互いに異なるタイミングで、開始される。

イネーブル信号ＰＳＷ＿ＥＮｂがＨレベルに維持された状態で、イネーブル信号ＰＳＷ＿ＥＮａが、Ｈレベルに設定される。例えば、イネーブル信号ＰＳＷ＿ＥＮｂ５がＨレベルに設定されるタイミングと実質的に同時に、イネーブル信号ＰＳＷ＿ＥＮａは、Ｈレベルに設定される。

スルーレート制御型スイッチブロック２１０のウィークスイッチＷＳ１及びストロングスイッチＳＳ２が、順次活性化される。これによって、パワードメイン１９０は、オン状態のスルーレート制御型スイッチブロック２１０を介して、電源線９００と導通する。

このように、時分割制御型スイッチブロック２９０による電源電圧ＶＤＤの供給が開始された後、スルーレート制御型スイッチブロック２１０による電源電圧ＶＤＤの供給が開始される。

スルーレート制御型スイッチブロック２１０からの通知信号ＰＳＷ＿ＡＣＫに基づいて、時分割制御型スイッチブロック２９０内のストロングスイッチＳＳ２が、活性化される。

以上の動作によって、電源電圧ＶＤＤが、パワースイッチ回路２０を介して、パワードメインに供給される。

図１１に示される動作で駆動されたパワースイッチ回路２０を含むＣＰＵ及びＬＳＩデバイスは、図８に示される動作で駆動されたパワースイッチ回路２０の制御（パワードメインの復帰動作）と実質的に同様の効果を得ることができる。

図１２を用いて、本実施形態のＬＳＩデバイスの動作例が、説明される。

図１２は、本実施形態のＬＳＩデバイスの動作例を説明するためのタイミングチャートである。図１２において、パワースイッチ回路の各制御信号の信号の変化のタイミングが、示されている。

例えば、図１２に示されるように、パワードメインのスリープ（オフ状態）時に、パワースイッチ回路２０内のスイッチ素子の一部（例えば、１つ又は２つのスイッチセクション）が、オン状態に維持されていてもよい。例えば、イネーブル信号ＰＳＷ＿ＥＮｂ１が、常時Ｈレベルに設定され、スイッチセクション２９１−１のスイッチ素子がオン状態に設定されている。

オン状態のスイッチ素子（スイッチセクション）によって、スリープ動作時において、小さい電力（例えば、小さい電流）が、電源線９００から内部電源線９０９に、供給され、内部電源線９０９は、パワードメイン１９０が駆動しない程度の弱い充電状態となる。

これによって、スリープ時にパワースイッチ回路２０内の全てのスイッチ素子がオフ状態に設定される場合に比較して、図１２に示される動作で駆動されたパワースイッチ回路２０を含むＣＰＵ及びＬＳＩデバイスは、パワードメイン１９０の高速な復帰動作（ウェイクアップ）を実現できる。

図１２の例において、スリープ時にパワードメイン１９０が駆動されないように、スリープ状態時にオン状態に設定されるスイッチ素子（スイッチセクション）の個数は、オフ状態に設定されるスイッチ素子の個数より少ない。また、スリープ状態時にオン状態に設定されるスイッチ素子の個数は、パワードメイン１９０内の消費電力の低減が満たされるように、設定されることが好ましい。

尚、図１２において、図８に示されるパワースイッチ回路２０の制御方法において、スイッチ素子の一部（スイッチセクション）が、パワードメイン１９０のオフ状態時に、オンされている例が示されている。但し、図１０及び図１１のパワースイッチ回路２０の制御方法において、パワードメイン１９０の高速な復帰動作のために、パワードメイン１９０のスリープ時に、一部のスイッチ素子（スイッチセクション）がオンされていてもよい。

本実施形態のように、パワースイッチ回路２０の制御情報ＣＩが、ソフトウェア的に書き換えられることによって、２つの異なる制御方式のスイッチブロック２１０，２９０を含むパワースイッチ回路２０の動作を、パワースイッチ回路２０の内部構成を大きく変更すること無しに、ユーザーの仕様又はＬＳＩデバイスの規格／設計などに応じて、フレキシブルに変更できる。

この結果として、本実施形態のＬＳＩデバイスは、システムＬＳＩの設計のフレキシビリティを向上でき、ＬＳＩデバイス及び半導体システムの設計期間を短縮でき、ＬＳＩデバイス及び半導体システムの製造コストを削減できる。

［その他］
上述の各実施形態の半導体集積回路内に含まれるスイッチ回路２０は、ＣＰＵ以外のデバイス、例えば、イメージセンサ、半導体メモリなどに、適用できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、組合せ、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０：ＣＰＵ、２０：パワースイッチ回路、２１０：第１のスイッチブロック、２９０：第２のスイッチブロック、２９１：スイッチセクション、ＳＣ：スイッチセル、ＷＳ，ＳＳ：スイッチ素子（トランジスタ）。

Claims (5)

1. 第１の電圧が印加される電圧線と、
   信号処理を行う第１の回路と、
   前記電圧線と前記第１の回路との間に接続され、前記第１の回路に対する第１の電圧の供給を制御するスイッチ回路と、
   を具備し、
   前記スイッチ回路は、
   第１の制御信号に基づいて、前記第１の回路と前記電圧線との接続を第１の制御方式で制御する１以上の第１のスイッチブロックと、
   複数のスイッチセクションを含み、前記第１の制御信号と異なる複数の第２の制御信号に基づいて、前記第１の回路と前記電圧線との接続を第２の制御方式で制御する第２のスイッチブロックと、
   を含み、
   前記第１のスイッチブロックは、前記第１の回路と前記電圧線との接続が完了したことを示す第３の制御信号を、前記第２のスイッチブロックに出力し、
   前記第２のスイッチブロックは、前記第３の制御信号を用いて、前記第１の回路と前記電圧線との接続を制御する、
   半導体集積回路。
2. 第１の電圧が印加される電圧線と、
   信号処理を行う第１の回路と、
   前記電圧線と前記第１の回路との間に接続され、前記第１の回路に対する第１の電圧の供給を制御するスイッチ回路と、
   を具備し、
   前記スイッチ回路は、
   第１の制御信号に基づいて、前記第１の回路と前記電圧線との接続を第１の制御方式で制御する１以上の第１のスイッチブロックと、
   複数のスイッチセクションを含み、前記第１の制御信号と異なる複数の第２の制御信号に基づいて、前記第１の回路と前記電圧線との接続を第２の制御方式で制御する第２のスイッチブロックと、
   を含み、
   前記第１のスイッチブロックは、第１のスイッチセルを含み、
   前記第１のスイッチセルは、前記第１の制御信号によって制御される第１及び第２のスイッチ素子を含み、
   前記複数のスイッチセクションのうち少なくとも１つは、第２のスイッチセルを含み、
   前記第２のスイッチセルは、前記複数の第２の制御信号のうち１つによって制御される第３のスイッチ素子と、前記第１の回路と前記電圧線との接続が完了したことを示す第３の制御信号によって制御される第４のスイッチ素子と、を含む、
   半導体集積回路。
3. 第１の電圧が印加される電圧線と、
   信号処理を行う第１の回路と、
   前記電圧線と前記第１の回路との間に接続され、前記第１の回路に対する第１の電圧の供給を制御するスイッチ回路と、
   を具備し、
   前記スイッチ回路は、
   第１の制御信号に基づいて、前記第１の回路と前記電圧線との接続を第１の制御方式で制御する１以上の第１のスイッチブロックと、
   複数のスイッチセクションを含み、前記第１の制御信号と異なる複数の第２の制御信号に基づいて、前記第１の回路と前記電圧線との接続を第２の制御方式で制御する第２のスイッチブロックと、
   を含み、
   前記第１の回路が、非駆動状態に設定されている期間において、
   前記第１のスイッチブロックがオフされ、
   前記複数のスイッチセクションのうち、一部のスイッチセクションがオフされ、残りのスイッチセクションがオンされる、
   半導体集積回路。
4. 前記複数の第２の制御信号は、互いに異なるタイミングで、アサートされ、
   前記複数のスイッチセクションは、互いに異なるタイミングで、オン状態にされる、
   請求項１乃至３のうちいずれか１項に記載の半導体集積回路。
5. 前記複数の第２の制御信号は、同時のタイミングで、アサートされ、
   前記複数のスイッチセクションは、同時のタイミングで、オン状態にされる、
   請求項１乃至３のうちいずれか１項に記載の半導体集積回路。