KR101680927B1

KR101680927B1 - 고주파 회로, 고주파 회로 부품 및 통신 장치

Info

Publication number: KR101680927B1
Application number: KR1020127015883A
Authority: KR
Inventors: 히로따까 사따께; 게이스께 후까마찌; 시게루 겜모찌; 유따 스기야마
Original assignee: 히타치 긴조쿠 가부시키가이샤
Priority date: 2009-11-20
Filing date: 2010-11-19
Publication date: 2016-11-29
Also published as: US20120306716A1; KR20120107965A; JPWO2011061946A1; TW201141091A; WO2011061946A1; TWI519083B; US9252819B2; JP5630441B2

Abstract

본 발명은 상이한 통신 시스템에 대응 가능하며, 수신 감도가 높고 송신 전력의 손실이 억제된 고주파 회로, 고주파 부품 및 이것을 사용한 통신 장치를 제공한다. 본 발명의 고주파 회로는 제1 안테나 단자(ANT1) 및 제2 안테나 단자(ANT2)와, 적어도 제1 통신 시스템용의 송신 단자(Tx) 및 제1 및 제2 수신 단자(Rx1, Rx2)를 구비하고 있다. 각 스위치의 전환에 의해, 상기 제1 및 제2 수신 단자(Rx1, Rx2)는 각각 동시에 상기 제1 및 제2 안테나 단자(ANT1, ANT2)에 접속 가능하게 구성되어 있다. 또한, 상기 송신 단자(Tx)는 상기 제1 및 제2 안테나 단자(ANT1, ANT2)를 선택하여 접속 가능하게 구성되어 있다.

Description

고주파 회로, 고주파 회로 부품 및 통신 장치 {HIGH FREQUENCY CIRCUIT, HIGH FREQUENCY CIRCUIT COMPONENT, AND COMMUNICATION APPARATUS}

본 발명은 고주파 신호의 신호 경로를 전환하기 위한 스위칭 회로를 사용한 고주파 회로, 고주파 회로 부품 및 이것을 사용한 통신 장치에 관한 것이다.

현재 IEEE 802.11 규격으로 대표되는 무선 LAN에 의한 데이터 통신은 널리 일반화되어 있으며, 예를 들어 퍼스널 컴퓨터(PC), 프린터나 하드 디스크, 광대역 라우터 등의 PC의 주변 기기, FAX, 냉장고, 표준 텔레비전(SDTV), 고품위 텔레비전(HDTV), 디지털 카메라, 디지털 비디오 카메라, 휴대 전화 등의 전자 기기, 자동차 내나 항공기 내에서의 유선 통신을 대신하는 신호 전달 수단에 채용되고 있다.

무선 LAN의 규격으로서 IEEE 802.11a는 OFDM(Orthogonal Frequency Division Multiples: 직교 주파수 다중 분할) 변조 방식을 이용하여 최대 54Mbps의 고속 데이터 통신을 서포트하는 것이며, 5GHz의 주파수 대역을 사용한다. 또한, IEEE 802.11b는 DSSS(Direct Sequence Spread Spectrum: 다이렉트ㆍ시퀀스ㆍ스펙트럼 확산) 방식으로 5.5Mbps 및 11Mbps의 고속 통신을 서포트하는 것이며, 무선 면허없이 자유롭게 이용 가능한 2.4GHz의 ISM(Industrial Scientific and Medical: 산업, 과학 및 의료) 대역을 사용한다. 또한, IEEE 802.11g는 OFDM 변조 방식을 이용하여 최대 54Mbps의 고속 데이터 통신을 서포트하는 것이며, IEEE 802.11b와 마찬가지로 2.4GHz 대역을 사용한다. 또한, 수km 정도의 통신 거리를 커버하는 고속 무선 통신 규격으로서 제안된 WiMAX(IEEE 802.16-2004, IEEE 802.16e-2005 등)는 2.5GHz대, 3.5GHz대 및 5GHz대의 3가지 주파수 대역을 사용하여 광통신의 소위 라스트 원 마일을 보충하는 기술로서 기대되고 있다.

최근 통신 특성이 우수한 MIMO(Multiple-Input, Multiple-Output) 방식의 무선 통신 시스템이 주목받고 있다. MIMO 방식은 하나의 통신 시스템에 대하여 독립하여 동시에 수신 가능한 복수의 수신 단자를 필요로 한다. 여기에서는 MIMO는 SIMO(Single-Input, Multiple-Output)도 포함하는 것으로 한다. MIMO 방식의 무선 통신 시스템에서는 하나의 통신 시스템에 대한 수신 단자 등의 회로 구성이 증가하므로, 복수의 통신 시스템간의 아이솔레이션이 곤란할 뿐만 아니라, 회로 구성도 복잡해진다. 그로 인해, MIMO 방식을 멀티 대역 무선 통신에 적용하는 것은 매우 곤란하다. 특히 높은 송신 전력을 취급하는 WiMAX의 경우, 송신 전력의 손실을 저감하기 위하여 복수의 통신 시스템간의 아이솔레이션이 중요하다.

무선 LAN, WiMAX 등의 복수의 통신 시스템을 사용하는 고주파 부품에 있어서, 이들 통신 시스템의 송수신 신호를 어떻게 분리하여 취급하는가가 중요하다. 예를 들어, 무선 통신 시스템으로서 송신 다이버시티 회로가 착안되어 있다. 송신 다이버시티는 복수개의 안테나를 구비하고, 그 중에서 전파 상황에 따라 최적의 안테나를 선택할 수 있으므로, 송신 전력을 저감하는 것이 가능하고, 휴대 기기는 장시간 가동하는 것이 가능하게 된다.

특허문헌 1에서는 다이버시티의 회로로서 FET 스위치로 구성한 고주파 스위치를 사용하는 것이 기재되어 있다. 또한, 특허문헌 2에는 3개의 SPDT 스위치를 조합하여 구성한 스위치 회로가 종래 기술로서 기재되고, 또한 반도체 칩 상에 FET 스위치로 집적 회로화한 스위치가 기재되어 있다. 또한, 특허문헌 3에는 복수의 스위치 회로를 사용하여 구성된 TDMA 방식 무선 장치의 송신 다이버시티 회로로서, 도 1에 도시한 바와 같이 각 경로에 필터 회로를 배치한 무선 장치가 개시되어 있다.

일본 특허 공개 평6-237101호 공보 일본 특허 공개 평10-150395호 공보 일본 특허 공개 평10-209935호 공보

그러나, 상기의 종래 기술에서는 여전히 복수의 통신 시스템간의 아이솔레이션을 확보하는 것이 어렵다. 특히, 스위칭 회로를 포함시킨 송신 다이버시티 회로를 적층 구조의 회로 부품으로 구성하는 경우에, 적층체 내부의 각 신호 경로간의 간섭을 억제하는 점에 대해서는 개시가 없다. Tx 다이버시티 회로에 있어서는, 상이한 안테나로부터 입력되는 각각의 신호를 실질적으로 동일한 감도로 수신할 수 있는 회로 부품이 요구되고 있다.

따라서, 본 발명의 목적은, 송신 시에 전파 상황에 따라 최적의 안테나를 선택할 수 있어 송신 전력의 손실을 억제할 수 있는 고주파 회로, 고주파 회로 부품 및 이것을 사용한 통신 장치를 제공하는 것이다.

제1 발명은, 고주파 회로를 구비한 고주파 회로 부품으로서,
상기 고주파 회로는, 스위칭 회로와, 제1 및 제2 안테나 단자와, 제1 통신 시스템용의 송신 단자 및 제1 및 제2 수신 단자와, 상기 스위칭 회로와 상기 제1 수신 단자를 연결하는 수신 경로에 배치된 제1 필터 회로와, 상기 스위칭 회로와 상기 제2 수신 단자를 연결하는 수신 경로에 배치된 제2 필터 회로를 구비하고,
상기 스위칭 회로는, 상기 송신 단자가 상기 제1 및 제2 안테나 단자 중 어느 하나를 선택하여 접속 가능함과 함께, 상기 제1 수신 단자가 상기 제1 안테나 단자측만의 접속/비접속을 전환하고, 상기 제2 수신 단자가 상기 제2 안테나 단자측만의 접속/비접속을 전환하도록 동작하고,
상기 고주파 회로 부품은, 전극 패턴이 형성되는 복수의 층이 적층된 적층체를 갖고,
상기 적층체는, 상기 제1과 제2 필터 회로의 전극 패턴의 적어도 일부가 형성됨과 함께, 상기 제1 필터 회로와 제2 필터 회로가 상기 적층체의 적층 방향으로 보아 상이한 영역에 형성되어 있는 것을 특징으로 한다.

삭제

제2 발명은, 상기 제1 발명의 고주파 회로 부품에 있어서,
상기 고주파 회로는, 또한
상기 제1 필터 회로의 후단에 배치된 제3 필터 회로와, 상기 제2 필터 회로의 후단에 배치된 제4 필터 회로를 구비하고,
상기 적층체에는, 상기 제3 및 제4 필터 회로의 각각의 전극 패턴의 적어도 일부가 형성되어 있고, 상기 제3 및 제4 필터 회로의 전극 패턴은 상기 적층체의 적층 방향으로 보아 상이한 영역에 형성되어 있는 것을 특징으로 한다.

삭제

제3 발명은, 상기 제2 발명의 고주파 회로 부품에 있어서,
상기 제1 및 제3 필터 회로의 전극 패턴과, 상기 제2 및 제4 필터 회로의 전극 패턴이 나누어져 배치되어 있는 것을 특징으로 한다.

삭제

제4 발명은, 상기 제1 내지 제3 발명의 고주파 회로 부품에 있어서,
상기 제1 내지 제4 필터 회로의 전극 패턴이 형성되는 영역은, 상기 적층체의 상이한 층에 형성되는 제1과 제2 그라운드 전극에 의해 적층 방향 사이에 끼워져 있는 것을 특징으로 한다.

제5 발명은, 고주파 회로를 구비한 고주파 회로 부품으로서,
상기 고주파 회로는, 스위칭 회로와, 제1 및 제2 안테나 단자와, 제1 통신 시스템용의 송신 단자 및 제1 및 제2 수신 단자와, 상기 스위칭 회로와 상기 제1 수신 단자를 연결하는 수신 경로에 배치된 제1 필터 회로와, 상기 스위칭 회로와 상기 제2 수신 단자를 연결하는 수신 경로에 배치된 제2 필터 회로와, 상기 스위칭 회로와 상기 송신 단자를 연결하는 송신 경로에 배치된 제6 필터 회로를 구비하고,
상기 스위칭 회로는, 상기 송신 단자가 상기 제1 및 제2 안테나 단자 중 어느 하나를 선택하여 접속 가능함과 함께, 상기 제1 수신 단자가 상기 제1 안테나 단자측만의 접속/비접속을 전환하고, 상기 제2 수신 단자가 상기 제2 안테나 단자측만의 접속/비접속을 전환하도록 동작하고,
상기 고주파 회로 부품은, 전극 패턴이 형성되는 복수의 층이 적층된 적층체를 갖고,
상기 적층체는, 상기 제1, 제2 및 제6 필터 회로의 전극 패턴의 적어도 일부가 형성됨과 함께, 상기 제6 필터 회로의 전극 패턴은, 상기 제1 및 제2 필터 회로의 전극 패턴과, 상기 적층체의 적층 방향으로 보아 상이한 영역에 형성되어 있는 것을 특징으로 한다.

삭제

제6 발명은, 상기 제5 발명의 고주파 회로 부품에 있어서,
상기 고주파 회로는, 또한
상기 제1 필터 회로의 후단에 배치된 제3 필터 회로와, 상기 제2 필터 회로의 후단에 배치된 제4 필터 회로와, 상기 제6 필터 회로의 전단에 배치된 제5 필터 회로를 구비하고,
상기 적층체에는, 상기 제3, 제4 및 제5 필터 회로의 전극 패턴의 적어도 일부가 형성되어 있고, 각 필터 회로는, 상기 적층체의 적층 방향으로 보아 상이한 영역에 형성되어 있는 것을 특징으로 한다.
제7 발명은, 상기 제6 발명의 고주파 회로 부품에 있어서,
상기 제1 및 제3 필터 회로의 전극 패턴과 상기 제6 및 제5 필터 회로의 전극 패턴이 나누어져 배치되어 있고, 또한 상기 제6 및 제5 필터 회로의 전극 패턴의 적어도 일부와 상기 제2 및 제4 필터 회로의 전극 패턴의 적어도 일부가 나누어져 배치되어 있는 것을 특징으로 한다.
제8 발명은, 상기 제6 또는 제7 발명의 고주파 회로 부품에 있어서,
상기 적층체는 방열용의 비아를 구비하고, 상기 제1 및 제3 필터 회로의 전극 패턴의 적어도 일부와, 상기 제2 및 제4 필터 회로의 전극 패턴의 적어도 일부가, 상기 방열용의 비아를 경계로 나누어져 배치되어 있는 것을 특징으로 한다.

삭제

제9 발명은, 상기 제7 발명의 고주파 회로 부품에 있어서,
상기 제1 내지 제6 필터 회로의 전극 패턴이 형성되는 영역은, 상기 적층체의 상이한 층에 형성되는 제1과 제2 그라운드 전극에 의해 적층 방향 사이에 끼워져 있는 것을 특징으로 한다.
제10 발명은, 상기 제9 발명의 고주파 회로 부품에 있어서,
상기 각 필터 회로의 전극 패턴이 형성되는 영역의 사이의 적어도 하나에는, 복수의 비아에 의한 실드가 형성되어 있는 것을 특징으로 한다.

제11 발명은, 상기 제5 내지 제7 중 어느 하나의 발명의 고주파 회로 부품에 있어서,
상기 스위칭 회로가, 적층체 내의 상기 제6 필터 회로의 전극 패턴의 적어도 일부와 겹치도록, 탑재면 상에 배치되는 것을 특징으로 한다.

제12 발명은, 상기 제1 내지 제7 중 어느 하나의 발명의 고주파 회로 부품에 있어서,
상기 스위칭 회로는,
상기 제1 안테나 단자가 상기 송신 단자 및 상기 제1 수신 단자 중 어느 하나를 선택하여 접속을 가능하게 하는 제1 스위치와,
상기 제2 안테나 단자가 상기 송신 단자 및 상기 제2 수신 단자 중 어느 하나를 선택하여 접속을 가능하게 하는 제2 스위치와,
상기 송신 단자가 상기 제1 및 제2 안테나 단자 중 어느 하나를 선택하여 접속을 가능하게 하는 제3 스위치를 구비하고,
상기 제1 내지 제3 스위치는 상기 적층체의 탑재면에 설치되고, 소정의 방향으로 보아, 그 배열 순서가 제1 스위치, 제3 스위치, 제2 스위치의 순서대로 배열되고, 또한 제1 스위치와 제3 스위치, 제2 스위치와 제3 스위치를 서로 접속하기 위한 각 단자간의 거리가 실질적으로 동일한 것을 특징으로 한다.

삭제

제13 발명은, 상기 제12 발명의 고주파 회로 부품에 있어서,
상기 제1 내지 제3 스위치는 단극쌍투 스위치이고,
상기 제1 안테나 단자에 제1 단극쌍투 스위치의 단극측 단자가 접속되고,
상기 제1 단극쌍투 스위치는 쌍투측 단자의 한쪽이 상기 제1 통신 시스템용의 제1 수신 단자와 접속되고,
상기 제2 안테나 단자에 제2 단극쌍투 스위치의 단극측 단자가 접속되고,
상기 제2 단극쌍투 스위치는 쌍투측 단자의 한쪽이 상기 제1 통신 시스템용의 제2 수신 단자와 접속되고,
상기 제1 통신 시스템용의 송신 단자에 상기 제3 단극쌍투 스위치의 단극측 단자가 접속되고,
상기 제1과 제2 단극쌍투 스위치의 쌍투측 단자의 각각 다른쪽에, 상기 제3 단극쌍투 스위치의 쌍투측 단자가 연결되도록 접속되어 있는 것을 특징으로 한다.

삭제

제14 발명은, 상기 제1 내지 제7 중 어느 하나의 발명의 고주파 회로 부품에 있어서,
상기 스위칭 회로는 복수의 트랜지스터 회로로 이루어지고,
상기 제1 안테나 단자와 상기 제1 수신 단자간의 접속 또는 비접속을 전환하는 제1 트랜지스터 회로와,
상기 제2 안테나 단자와 상기 제2 수신 단자간의 접속 또는 비접속을 전환하는 제5 트랜지스터 회로와,
상기 제1 수신 단자와 상기 제1 트랜지스터 회로의 사이에 있는 노드와 그라운드간의 접속 또는 비접속을 전환하는 제2 트랜지스터 회로와,
상기 제2 수신 단자와 상기 제5 트랜지스터 회로의 사이에 있는 노드와 그라운드간의 접속 또는 비접속을 전환하는 제6 트랜지스터 회로를 구비하고,
상기 제1 안테나 단자와 상기 송신 단자가 접속된 상태에 있어서는 상기 제6 트랜지스터 회로가 상기 제2 수신 단자와 상기 제5 트랜지스터 회로의 사이에 있는 노드와 그라운드의 사이를 접속한 상태가 되고,
상기 제2 안테나 단자와 상기 송신 단자가 접속된 상태에 있어서는 상기 제2 트랜지스터 회로가 상기 제1 수신 단자와 상기 제1 트랜지스터 회로의 사이에 있는 노드와 그라운드의 사이를 접속한 상태가 되는 것을 특징으로 한다.

삭제

제15 발명은, 상기 제1 내지 제7 중 어느 하나의 발명의 고주파 회로 부품에 있어서,
상기 스위칭 회로는 복수의 트랜지스터 회로로 이루어지고,
상기 제1 안테나 단자와 상기 제1 수신 단자간의 접속 또는 비접속을 전환하는 제1 트랜지스터 회로와,
상기 제1 안테나 단자와 상기 송신 단자간의 접속 또는 비접속을 전환하는 제4 트랜지스터 회로와,
상기 제2 안테나 단자와 상기 제2 수신 단자간의 접속 또는 비접속을 전환하는 제5 트랜지스터 회로와,
상기 제2 안테나 단자와 상기 송신 단자의 접속 또는 비접속을 전환하는 제8 트랜지스터 회로와,
상기 제1 수신 단자와 상기 제1 트랜지스터 회로의 사이에 있는 노드와 그라운드간의 접속 또는 비접속을 전환하는 제2 트랜지스터 회로와,
상기 제2 수신 단자와 상기 제5 트랜지스터 회로의 사이에 있는 노드와 그라운드간의 접속 또는 비접속을 전환하는 제6 트랜지스터 회로를 구비하고,
상기 제1 안테나 단자와 상기 송신 단자가 접속된 상태에 있어서는 상기 제6 트랜지스터 회로가 상기 제2 수신 단자와 상기 제5 트랜지스터 회로의 사이에 있는 노드와 그라운드의 사이를 접속한 상태가 되고,
상기 제2 안테나 단자와 상기 송신 단자가 접속된 상태에 있어서는 상기 제2 트랜지스터 회로가 상기 제1 수신 단자와 상기 제1 트랜지스터 회로의 사이에 있는 노드와 그라운드의 사이를 접속한 상태가 되는 것을 특징으로 한다.

삭제

제16 발명은, 상기 제15 발명의 고주파 회로 부품에 있어서,
상기 고주파 회로는, 상기 제1 안테나 단자와 상기 제4 트랜지스터 회로간의 접속 또는 비접속을 전환하는 제3 트랜지스터 회로와, 상기 제2 안테나 단자와 상기 제8 트랜지스터 회로간의 접속 또는 비접속을 전환하는 제7 트랜지스터 회로를 구비하고, 상기 제2와 제3 트랜지스터 회로, 상기 제6과 제7 트랜지스터 회로가 각각 동일한 전원 단자에 접속되는 것을 특징으로 한다.

삭제

제17 발명은, 상기 제16 발명의 고주파 회로 부품에 있어서,
상기 제3 트랜지스터 회로와 제4 트랜지스터 회로의 사이에 있는 노드와 그라운드간의 접속 또는 비접속을 전환하는 제9 트랜지스터 회로와, 상기 제7 트랜지스터 회로와 제8 트랜지스터 회로의 사이에 있는 노드와 그라운드간의 접속 또는 비접속을 전환하는 제10 트랜지스터 회로를 구비하고, 상기 제4 트랜지스터 회로와 제10 트랜지스터 회로, 상기 제8 트랜지스터 회로와 제9 트랜지스터 회로는 동일한 전원 단자에 접속되는 것을 특징으로 한다.

삭제

제18 발명은, 상기 제1 내지 제7 중 어느 하나의 발명의 고주파 회로 부품에 있어서,
상기 스위칭 회로는 복수의 트랜지스터 회로로 이루어지고,
상기 제1 안테나 단자와 상기 제1 수신 단자간의 접속 또는 비접속을 전환하는 제1 트랜지스터 회로와,
상기 제1 안테나 단자와 상기 송신 단자간의 접속 또는 비접속을 전환하는 제3, 제4 트랜지스터 회로와,
상기 제2 안테나 단자와 상기 제2 수신 단자간의 접속 또는 비접속을 전환하는 제5 트랜지스터 회로와,
상기 제2 안테나 단자와 상기 송신 단자간의 접속 또는 비접속을 전환하는 제7, 제8 트랜지스터 회로와,
상기 제3 트랜지스터 회로와 제4 트랜지스터 회로의 사이에 있는 노드와 그라운드간의 접속 또는 비접속을 전환하는 제9 트랜지스터 회로와,
상기 제7 트랜지스터 회로와 제8 트랜지스터 회로의 사이에 있는 노드와 그라운드간의 접속 또는 비접속을 전환하는 제10 트랜지스터 회로를 구비하고,
상기 제4 트랜지스터 회로와 제10 트랜지스터 회로, 상기 제8 트랜지스터 회로와 제9 트랜지스터 회로는 동일한 전원 단자에 접속되는 것을 특징으로 한다.

삭제

제19 발명은, 상기 제14 발명의 고주파 회로 부품에 있어서,
상기 제2 및 제6 트랜지스터 회로는, 그 소스 또는 드레인의 한쪽이 접지되고, 다른쪽의 소스 또는 드레인이 신호 경로의 노드에 접속되고, 저항이 상기 소스 및 드레인간에 접속되어 있는 것을 특징으로 한다.

삭제

제20 발명은, 상기 제15 발명의 고주파 회로 부품에 있어서,
상기 제2 및 제6 트랜지스터 회로에 사용하는 트랜지스터 소자 중 적어도 하나는, 상기 제1, 제5, 제4 및 제8 트랜지스터 회로에 사용하는 트랜지스터 소자보다도 내압이 작은 것을 특징으로 한다.

삭제

제21 발명은, 상기 제16 또는 제17 발명의 고주파 회로 부품에 있어서,
상기 제3 및 제7 트랜지스터 회로에 사용하는 트랜지스터 소자 중 적어도 하나는, 상기 제4 및 제8 트랜지스터 회로에 사용하는 트랜지스터 소자보다도 내압이 작은 것을 특징으로 한다.

삭제

제22 발명은, 상기 제14 발명의 고주파 회로 부품에 있어서,
상기 스위칭 회로는, 각 트랜지스터 소자가 일체의 반도체 기판 상에 배치된 것인 것을 특징으로 한다.

삭제

제23 발명은, 상기 제22 발명의 고주파 회로 부품에 있어서,
상기 반도체 기판은 직사각 형상이고, 상기 반도체 기판 상에 상기 제1 및 제2 안테나 단자에 접속되는 전극과, 상기 제1 및 제2 수신 단자에 접속되는 전극과, 송신 단자에 접속되는 전극이 형성되어 있고,
상기 제1과 제2 안테나 단자에 접속되는 전극이 인접하는 각에 각각 배치되고, 상기 제1과 제2 수신 단자에 접속되는 전극이 다른 2개의 각에 각각 배치되는 것을 특징으로 한다.

삭제

제24 발명은, 상기 제22 발명의 고주파 회로 부품에 있어서,

상기 송신 단자에 접속되는 전극이 상기 제1과 제2 수신 단자에 접속되는 전극의 중간점에 배치되고, 상기 송신 단자에 접속되는 전극과 제1 수신 단자에 접속되는 전극의 사이, 상기 송신 단자에 접속되는 전극과 제2 수신 단자에 접속되는 전극의 사이에, 그라운드 전극이 형성되어 있는 것을 특징으로 한다.

제25 발명은, 상기 제22 발명의 고주파 회로 부품에 있어서,
상기 반도체 기판 상에 형성되는 상기 각 트랜지스터 소자에 접속되는 전원 라인이, 상기 제1 및 제2 안테나 단자에 접속되는 전극, 상기 제1 및 제2 수신 단자에 접속되는 전극, 송신 단자에 접속되는 전극 중 적어도 하나의 전극보다도 상기 반도체 기판의 외주측으로 배선되어 있는 것을 특징으로 한다.

삭제

제26 발명은, 상기 제25 발명의 고주파 회로 부품에 있어서,

상기 반도체 기판 상에 있어서, 전원 단자에 접속되는 전원 라인이 기판의 적어도 한 변을 따라 형성되어 있는 것을 특징으로 한다.

제27 발명은, 상기 제1 내지 제3 및 제5 내지 제7 중 어느 하나의 발명의 고주파 회로 부품에 있어서,

상기 고주파 회로 부품은 제2 통신 시스템용의 송신 단자를 구비하고,

상기 제1 및 제2 통신 시스템용의 송신 단자가,

제4 스위치를 통하여 상기 스위칭 회로와 접속되어 있는 것을 특징으로 한다.

제28 발명은, 상기 제27 발명의 고주파 회로 부품에 있어서,
상기 제4 스위치와 상기 제1 통신 시스템용의 송신 단자의 사이, 상기 제4 스위치와 상기 제2 통신 시스템용의 송신 단자의 사이에는, 각각 고주파 증폭 회로가 배치되고, 상기 고주파 증폭 회로 중 적어도 하나와 상기 제4 스위치가 각각 동일한 전원 단자에 접속되는 것을 특징으로 한다.

삭제

제29 발명은, 상기 제1 내지 제3 및 제5 내지 제7 중 어느 하나의 발명의 고주파 회로 부품에 있어서,

상기 고주파 회로 부품은 제2 통신 시스템용의 제1과 제2 수신 단자와, 제2 통신 시스템용의 송신 단자를 구비하고,

상기 제1 통신 시스템용의 제1 수신 단자와 상기 제2 통신 시스템용의 제1 수신 단자는, 제5 스위칭 회로 또는 제1 분파 회로를 통하여 상기 스위칭 회로에 접속되고,

상기 제1 통신 시스템용의 제2 수신 단자와 상기 제2 통신 시스템용의 제2 수신 단자는, 제6 스위치 회로 또는 제2 분파 회로를 통하여 상기 스위칭 회로에 접속되어 있는 것을 특징으로 한다.

제30 발명은, 고주파 회로로서,
스위칭 회로와, 제1 및 제2 안테나 단자와, 통신 시스템용의 제1 및 제2 송신 단자 및 제1 및 제2 수신 단자를 구비하고,

삭제

상기 스위칭 회로는

상기 제1 안테나 단자에 단극3투의 제7 스위치의 단극측 단자가 접속되고,

상기 제7 스위치는 3투측 단자 중 하나가 상기 제1 수신 단자와 접속되고,

상기 제2 안테나 단자에 단극3투의 제8 스위치의 단극측 단자가 접속되고,

상기 제8 스위치는 3투측 단자 중 하나가 상기 제2 수신 단자와 접속되고,

상기 제1 송신 단자에 단극쌍투의 제9 스위치의 단극측 단자가 접속되고, 상기 제7과 제8 스위치의 3투측 단자의 각각 하나에 상기 제9 스위치의 쌍투측 단자가 접속되고,

상기 제2 송신 단자에 단극쌍투의 제10 스위치의 단극측 단자가 접속되고, 상기 제7과 제8 스위치의 3투측 단자의 각각 하나에 상기 제10 스위치의 쌍투측 단자가 접속되어 있고,
상기 제1 및 제2 송신 단자 중 어느 하나가 상기 제1 및 제2 안테나 단자 중 어느 하나를 선택하여 접속 가능함과 함께, 상기 제1 수신 단자가 상기 제1 안테나 단자측만의 접속/비접속을 전환하고, 상기 제2 수신 단자가 상기 제2 안테나 단자측만의 접속/비접속을 전환하도록 동작하는 것을 특징으로 한다.

제31 발명은, 고주파 회로로서,
스위칭 회로와, 제1 및 제2 안테나 단자와, 통신 시스템용의 제1 및 제2 송신 단자 및 제1 및 제2 수신 단자를 구비하고,

상기 스위칭 회로는

상기 제1 안테나 단자에 단극쌍투의 제11 스위치의 단극측 단자가 접속되고,

상기 제11 스위치는 쌍투측 단자 중 하나가 상기 제1 수신 단자와 접속되고,

상기 제2 안테나 단자에 단극쌍투의 제12 스위치의 단극측 단자가 접속되고,

상기 제12 스위치는 쌍투측 단자 중 하나가 상기 제2 수신 단자와 접속되고,

상기 제1 및 제2 송신 단자에 쌍극쌍투의 제13 스위치의 한쪽의 쌍극측 단자가 접속되고, 상기 제11과 제12 스위치의 쌍극측 단자의 각각 하나에 상기 제13 스위치의 다른쪽의 쌍투측 단자가 접속되어 있고,
상기 제1 및 제2 송신 단자 중 어느 하나가 상기 제1 및 제2 안테나 단자 중 어느 하나를 선택하여 접속 가능함과 함께, 상기 제1 수신 단자가 상기 제1 안테나 단자측만의 접속/비접속을 전환하고, 상기 제2 수신 단자가 상기 제2 안테나 단자측만의 접속/비접속을 전환하도록 동작하는 것을 특징으로 한다.

삭제

본 발명에 의해, 송신 시에 전파 상황에 따라 최적의 안테나를 선택할 수 있어 송신 전력의 손실을 억제할 수 있음과 함께, 신호 경로간의 아이솔레이션을 확보할 수 있는 고주파 회로를 제공할 수 있다.

도 1은 송신 다이버시티 회로의 일례를 도시하는 도면.
도 2는 실시 형태의 고주파 회로의 블록도.
도 3은 도 2의 블록도의 등가 회로를 도시하는 도면.
도 4는 도 2의 블록도의 다른 부분의 등가 회로를 도시하는 도면.
도 5는 도 2의 블록도의 다른 부분의 등가 회로를 도시하는 도면.
도 6은 도 2의 블록도의 다른 부분의 등가 회로를 도시하는 도면.
도 7a는 실시 형태의 적층체에서의 필터 회로가 형성되는 영역을 설명하기 위한 도면.
도 7b는 실시 형태의 적층체에서의 필터 회로가 형성되는 영역을 설명하기 위한 도면.
도 8a는 실시 형태의 적층체의 적층도.
도 8b는 실시 형태의 적층체의 적층도.
도 9는 다른 실시 형태의 고주파 회로의 블록도.
도 10은 도 9의 블록도의 등가 회로를 도시하는 도면.
도 11은 도 9의 블록도의 다른 부분의 등가 회로를 도시하는 도면.
도 12는 도 9의 블록도의 다른 부분의 등가 회로를 도시하는 도면.
도 13a는 다른 실시 형태의 적층체의 적층도.
도 13b는 다른 실시 형태의 적층체의 적층도.
도 14는 실시 형태에 사용하는 스위칭 회로를 설명하기 위한 도면.
도 15는 실시 형태에 사용하는 다른 스위칭 회로를 설명하기 위한 도면.
도 16은 일체의 반도체 기판에 형성한 경우의 도 15의 스위칭 회로의 기판면을 도시하는 도면.
도 17은 다른 실시 형태의 고주파 회로의 블록도.
도 18은 다른 실시 형태의 고주파 회로의 블록도.
도 19는 스위치 부재와 고주파 증폭 회로의 전원 단자를 공유화한 상태를 도시하는 도면.
도 20은 다른 고주파 회로의 블록도.
도 21은 도 20의 고주파 회로에 사용하는 스위칭 회로의 블록도.
도 22는 도 21의 스위칭 회로의 일례를 도시하는 도면.
도 23은 도 20의 고주파 회로에 사용하는 다른 스위칭 회로의 블록도.
도 24는 도 23의 스위칭 회로의 일례를 도시하는 도면.

[1] 고주파 회로

본 발명의 고주파 회로는 적어도 제1 및 제2 안테나 단자와, 제1 통신 시스템용의 송신 단자 및 제1 및 제2 수신 단자를 갖고, 제1 및 제2 안테나 단자를 선택하여 상기 송신 단자와 접속하는 스위칭 회로를 구비한다. 이 구성에 의해 송신 신호의 손실을 저감할 수 있다. 스위칭 회로는, 송신 단자가 상기 제1 및 제2 안테나 단자 중 어느 하나를 선택하여 접속 가능함과 함께, 제1 수신 단자가 제1 안테나 단자측만의 접속/비접속을 전환하도록 동작하고, 제2 수신 단자가 상기 제2 안테나 단자측만의 접속/비접속을 전환하도록 동작한다.
본 발명의 고주파 회로의 구체적인 구성을 상세하게 설명하지만, 본 발명은 그들 실시 형태에 한정되는 것은 아니다. 각 도면에 있어서 마찬가지의 기능을 발휘하는 요소에는 동일한 번호를 부여한다.

삭제

(1) 제1 실시 형태

도 2는 본 실시 형태의 고주파 회로인 Tx 다이버시티 회로의 일례이다. 이 고주파 회로는 제1 및 제2 안테나 단자 ANT1, ANT2와, 제1 통신 시스템용의 송신 단자 Tx, 제1 수신 단자 Rx1 및 제2 수신 단자 Rx2 및 스위칭 회로 DP3T1을 갖는다. 예를 들어 이들 송신 단자 Tx, 수신 단자 Rx1, Rx2에는 2.5GHz대용의 WiMAX용 RFIC 회로에 접속된다. 스위칭 회로 DP3T1은 2개의 안테나 단자 ANT1, ANT2와, 송신 단자 Tx, 제1과 제2 수신 단자 Rx1, Rx2에 접속되는 각 스위치 단자를 갖는다. 이 스위칭 회로 DP3T1은 송신 단자 Tx로부터의 신호가 2개의 안테나 단자 ANT1, ANT2에 선택적으로 출력되도록 전환된다. 또한, 2개의 안테나 단자 ANT1, ANT2에서 각각 수신되는 수신 신호가, 동시에 각각 다른 수신 단자 Rx1, Rx2에 출력되도록 전환된다. 스위칭 회로의 상세한 것은 후술한다.

도 2에 도시한 바와 같이, 제1 안테나 단자 ANT1과 제1 수신 단자 Rx1의 사이에는, 수신 신호를 증폭하는 저잡음 증폭기 회로 LNA1이 접속되어 있는 것이 바람직하다. 또한, 저잡음 증폭기 회로 LNA1의 전단(안테나 단자측)이나 후단(수신 단자측) 중 적어도 한쪽에 필터 회로가 배치되는 것이 바람직하다. 필터 회로에 의해 다른 통신 시스템의 신호도 포함시킨 불필요한 신호가 저잡음 증폭기 회로 LNA1이나 수신 단자 Rx1에 입력되는 것을 억제할 수 있다. 본 실시 형태에서는 필터 회로로서, 저잡음 증폭기 회로의 전단에 대역 통과 필터 회로 BPF1-1, 후단에 대역 통과 필터 회로 BPF1-3이 배치된다. 제1 수신 단자 Rx1과 후단의 대역 통과 필터 회로 BPF1-3의 사이에는 평형-불평형 변환 회로 BAL1a가 배치된다. 제2 안테나 단자 ANT2와 제2 수신 단자 Rx2의 사이에는 수신 신호를 증폭하는 저잡음 증폭기 회로 LNA2가 접속되는 것이 바람직하다. 또한, 저잡음 증폭기 회로 LNA2의 전단이나 후단 중 적어도 한쪽에 필터 회로가 배치되는 것이 바람직하다. 필터 회로에 의해 다른 통신 시스템의 신호도 포함시킨 불필요한 신호가 저잡음 증폭기 회로 LNA2나 수신 단자 Rx2에 입력되는 것을 억제할 수 있다. 본 실시 형태에서는 필터 회로로서, 저잡음 증폭기 회로 LNA2의 전단에 대역 통과 필터 회로 BPF1-2, 후단에 대역 통과 필터 회로 BPF1-4가 배치된다. 제2 수신 단자 Rx2와 후단의 대역 통과 필터 회로 BPF1-4의 사이에는 평형-불평형 변환 회로 BAL2a가 배치된다.

도 2에 도시한 바와 같이, 스위칭 회로 DP3T1과 송신 단자 Tx의 사이에는 고주파 증폭 회로 HPA를 배치하는 것이 바람직하다. 고주파 증폭 회로 HPA에 의해 고주파 회로의 고집적화를 도모할 수 있다. 스위칭 회로 DP3T1과 고주파 증폭 회로 HPA의 사이에는 필터 회로를 배치하는 것이 바람직하다. 이 실시 형태에서는 고주파 증폭 회로 HPA의 후단(송신 경로에 있어서는 안테나 단자측)에 저역 통과 필터 회로 LPF1이 배치된다. 이 저역 통과 필터 회로 LPF1은, 고주파 증폭 회로 HPA에서 발생하는 고조파가 안테나 단자 Tx에 입력되는 것을 억제할 수 있다. 고주파 증폭 회로 HPA의 전단(송신 경로에 있어서는 송신 단자측)에는 필터 회로를 배치하는 것이 바람직하다. 이 실시 형태에서는 대역 통과 필터 회로 BPF1-5가 배치된다. 이 대역 통과 필터 회로 BPF1-5는, 송신 신호 이외의 불필요한 대역의 노이즈가 고주파 증폭 회로 HPA에 입력되는 것을 방지할 수 있다. 송신 단자 Tx와 대역 통과 필터 회로 BPF1-5의 사이에는 평형-불평형 변환 회로 BAL3a가 배치된다.

[2] 등가 회로 1

도 3 내지 도 6은 도 2의 블록 회로의 등가 회로이다.

도 3은 주로 스위칭 회로 DP3T1부터 제1 및 제2 안테나 단자까지의 등가 회로를 도시하는 도면이다. 도면 중의 T1, T2는 후술하는 도 4의 T1, T2에 각각 연결되고, T3이 후술하는 도 6의 T3에 연결된다. 스위칭 회로 DP3T1은, 후술하는 바와 같이 단극쌍투의 스위치 SW1 내지 SW3의 조합으로 구성된다.

제1 스위치 SW1과 제2 스위치 SW2는 제어 단자 Vt, Vr에 연결되는 공통의 전원 라인에 의해 제어된다. 제1 스위치 SW1이 제1 수신 단자 Rx1과 제1 안테나 단자 ANT1을 접속할 때에, 제2 스위치 SW2가 제2 수신 단자 Rx2와 제2 안테나 단자 ANT2를 접속하도록 동기하여 전환되고, 2개의 안테나 단자로부터 동시에 수신 신호를 수신할 수 있다. 송신 단자 Tx로부터의 신호의 전환은 제3 스위치 SW3에 의해 행할 수 있다.

각 신호 경로의 접속/비접속은 스위칭 회로에 접속되는 전원 단자 Va1, Va2, Vt, Vr에 의해 전환된다. 스위칭 회로의 전환에 의해, 고주파 증폭 회로 HPA에 접속되는 전원 단자 Vcc1, Vcc2, Vb, Vatt, 저잡음 증폭 회로 LNA1에 접속되는 VbL1, LNA2에 접속되는 VbL2, 저잡음 증폭 회로 LNA1과 LNA2의 양쪽의 공유 전원 단자 VcL의 ON/OFF가 전환된다.

예를 들어, 각 안테나 단자와 송신 단자, 각 수신 단자의 사이를 접속하였을 때의 각 제어 단자의 전압은 하기 표 1과 같이 제어된다. 표 중의 숫자의 단위는 볼트(V)이다.

표 중의 Mode Tx1은 송신 단자 Tx와 제1 안테나 단자 ANT1이 접속되는 상태를 나타낸다. Mode Tx2는 송신 단자 Tx와 제2 안테나 단자 ANT2가 접속되는 상태를 나타낸다. Mode Rx는 제1 안테나 단자와 제1 수신 단자 Rx1이 접속되고, 또한 제2 안테나 단자 ANT2와 제2 수신 단자 Rx2가 접속된 상태를 나타낸다.

Mode Tx1, Mode Tx2에 대하여 설명한다.

전원 단자 Vt로부터 전압값 3.0V, 전원 단자 Vr로부터 전압값 0.0V가 인가되고, 공유의 전원 단자 Vt, Vr에 접속된 제1 스위치 SW1은 제1 안테나 단자 ANT1과 제3 스위치 SW3측의 단자를 접속하고, 또한 제2 스위치 SW2는 제2 안테나 단자 ANT2와 제3 스위치 SW3측의 단자를 접속한다. 송신 단자 Tx와 제1 스위치 SW1측의 단자, 제2 스위치 SW2측의 단자의 접속/비접속은 제3 스위치 SW3에 의해 전환된다. 제3 스위치의 전환은 전원 단자 Va1, Va2에 의해 행해지고, 그 이외의 전원 단자로부터의 전압의 고/저는 동일하다. 또한, 고주파 증폭 회로에 접속되는 전원 단자 Vb는 전압값이 높아지고, Mode Tx1, Tx2의 어느 경우에도 송신 신호를 증폭한다.

Mode Rx에 대하여 설명한다.

전원 단자 Vt로부터 전압값 0.0V, 전원 단자 Vr로부터 전압값 3.0V가 인가되고, 공유의 전원 단자 Vt, Vr에 접속된 제1 스위치 SW1은 제1 안테나 단자 ANT1과 제1 수신 단자 RX를 접속하고, 또한 제2 스위치 SW2는 제2 안테나 단자 ANT2와 제2 수신 단자 Rx2를 접속한다. 제3 스위치의 전환은 전원 단자 Va1, Va2에 의해 행해지는데, 전압의 High/Low는 어떤 조합이어도 된다. 또한, 저잡음 증폭 회로 LNA1, LNA2는 전원 단자 Vbl 및 Vbl2로부터 전압이 인가되어 구동하고, 수신 신호가 증폭된다.

도 4는 스위칭 회로 DP3T1의 후단부터 제1 및 제2 수신 단자의 사이의 등가 회로를 도시하는 도면이다.

대역 통과 필터 회로 BPF1-1, 1-2는 2개의 공진 선로가 전자기적으로 결합하는 2단의 대역 통과 필터이다. 공진 선로의 일단에는 접지 용량이 접속되고, 타단은 GND에 노드와 접지된다. 또한, 입출력측에는 DC 커트 콘덴서가 접속되어 있다. 후단측의 DC 커트 콘덴서와 저잡음 증폭기 LNA1, LNA2의 사이에는, 입력 정합을 취하기 위하여 적층체 상면에 탑재된 칩 인덕터 Lr2a와 Lr1, Lr2b와 Lr4가 접속되어 있다. 이 칩 인덕터의 상수의 변경에 의해 입력 정합의 조정이 용이하게 가능하다.

저잡음 증폭기 LNA1, LNA2의 ON/OFF의 전환은 제어 전압 VbL1, VbL2에 의해 행한다. 저잡음 증폭기에는 VcL(드레인 전압)이 통상 3.0 내지 4.0V 인가되어 있다. 제어 전압 VbL1, VbL2는 수신 신호의 증폭이 필요할 때에 2.0 내지 3.0V 정도의 전압이 인가되어, 저잡음 증폭기를 ON 모드로 한다.

또한, VbL1, VbL2가 오프 모드일 때에는, 저잡음 증폭기가 바이패스 모드가 된다. 바이패스 모드는 대전력의 신호가 안테나로부터 입력되었을 때에, 저잡음 증폭기의 포화를 방지하기 위하여 사용되는데, 필요에 따라 바이패스 모드가 없는 저잡음 증폭기 LNA를 사용하여도 된다. 또한, VcL 단자에는 초크 코일 Lr3, Lr6과 노이즈 커트 콘덴서 Cr1과 Cr2, Cr3이 접속된다.

저잡음 증폭기 LNA1, LNA2에서 증폭된 신호는, 출력측의 정합을 취하기 위한 인덕터 Lr2, Lr5를 통과하고, 후단의 대역 통과 필터 회로 BPF1-3, 1-4에 입력된다. 후단의 대역 통과 필터 회로 BPF1-3, 1-4는 적층체 내에서 형성된 2개의 전송 선로가 전자기적으로 결합하는 2단의 대역 통과 필터이다. 공진 선로의 일단에는 접지 용량이 접속되고, 타단은 GND에 접지된다. 또한, 입출력측에는 DC 커트 콘덴서가 접속되어 있다. 또한, 공진기끼리의 결합을 강화하기 위하여, 콘덴서가 접속되어 있다. 이에 의해 통과 대역 외의 감쇠량을 크게 취하는 것이 가능하게 된다. 전송 선로에 의한 공진기의 개수를 3개로 하고, 통과 대역 외의 감쇠량을 크게 취하여도 된다.

후단의 대역 통과 필터 회로 BPF1-3, 1-4를 통과한 신호는, 평형-불평형 변환 회로 BAL1a, BAL2a에 의해 평형 신호로 변환된다. 평형-불평형 변환 회로는, 적층체 내에 형성된 전송 선로를 사용하여 구성된다. 이 평형-불평형 변환 회로 BAL1a, BAL2a는, 후단의 대역 통과 필터 회로와 평형-불평형 변환 회로와의 정합을 취하는 전송 선로가 포함되어 있어도 된다. 또한, 평형-불평형 변환 회로측의 전송 선로에는, 적층체 상면에 탑재되어 있는 콘덴서 Cr5, Cr6이 접속되어 있다. 콘덴서 Cr5, Cr6에 의해 수신 단자 Rx1-, Rx1+에 출력되는 수신 신호의 위상차를 조정할 수 있다. 수신 단자 Rx1-, Rx1+는 RFIC 회로부에 접속된다. 평형 입출력의 쪽이 불평형 입출력보다 내노이즈성이 우수하기 때문에, RFIC 회로부는 평형 입력, 평형 출력인 경우가 많다. 한편 스위칭 회로나 저잡음 증폭 회로 등은 불평형 디바이스이기 때문에, RFIC 회로부와의 인터페이스로서 평형-불평형 변환 회로를 설치하는 경우가 많다. 평형-불평형 변환 회로를 적층체 내부에서 설계함으로써, 고주파 부품의 소형화가 가능하게 되어 통신 기기의 소형화를 실현할 수 있다.

도 5는 송신 단자 Tx부터 고주파 증폭 회로의 전단측까지의 등가 회로를 도시하는 도면이다. RFIC 회로부로부터의 송신 신호는, 평형-불평형 변환 회로 BAL3a을 통하여 대역 통과 필터 회로 BPF1-5에 입력된다. 도면 중의 T4는 도 6의 T4에 연결된다.

평형-불평형 변환 회로 BAL3a는, 적층체 내에 형성된 전송 선로를 사용하여 구성된다. 또한, 전송 선로의 사이에는 DC 피드 전압 단자 Vd가 접속되고, 사용하는 RFIC 회로의 사양에 따라 Tx- 단자와 Tx+ 단자에 동시에 직류 전압을 인가할 수 있다. DC 피드 전압 단자 Vd와 BAL3a의 사이에는 적층체의 탑재면에 탑재되는 접지 용량 Ct6이 접속된다. 이 실시 형태에 있어서는 평형-불평형 변환 회로 BAL3a에 접지 용량 Ctx를 접속하고 있어, 위상 및 진폭의 조정을 용이하게 행할 수 있다.

대역 통과 필터 회로 1-5는, 상기의 대역 통과 필터 회로 BPF1-3, BPF1-4와 마찬가지의 2개의 공진 선로를 갖는 2단의 대역 통과 필터이다. 또한, 이 대역 통과 필터 회로가 없는 고주파 회로에서도 Tx 다이버시티의 고주파 회로로서 기능한다.

도 6은 고주파 증폭 회로의 전단부터 스위칭 회로 DP3T1의 전단까지의 등가 회로를 도시하는 도면이다. 송신 단자로부터의 신호는 감쇠기를 통하여 고주파 증폭 회로 HPA에 입력된다. 필요에 따라, 감쇠기는 제어 전압 Vatt에 의해 제어된다. 전원 라인의 일부가 되는 전송 선로 lvatt는 적층체 내의 전극 패턴으로 형성된다.

고주파 증폭 회로 HPA는 구동 전압 Vcc1, Vcc2로부터의 전압에 의해 구동된다. 구동 전원 Vcc1, Vcc2로부터의 전압은 정전압 공급 회로를 통하여 고주파 증폭 회로 HPA에 입력되고, 정전압 공급 회로는 적층체 내에 형성되는 전극 패턴 lvcc1a, lvcc1b와 적층체 상면에 탑재되는 접지 용량 Ct3, Ct7, 및 전극 패턴 lind, lvcc2와 적층체 상면에 탑재되는 접지 용량 Ct1, Ct2에 의해 형성된다. 또한, 고주파 증폭 회로 HPA는 바이어스 전압 Vb로부터의 전압에 의해 제어된다. 바이어스 전압 Vb는 출력 전력을 제어하기 위한 제어 전압 회로를 통하여 고주파 회로 HPA에 입력되고, 제어 전압 회로는 적층체 내에 형성되는 전극 패턴 lvb1, lbv2와 적층체 상면에 탑재되는 접지 용량 Ct4, 저항 Rt2, 그라운드 저항 Rt3에 의해 형성된다.

고주파 증폭 회로 HPA에서 증폭된 신호는, 출력 정합 회로 및 DC 커트 콘덴서 Ct6을 통하여 저역 통과 필터 회로 LPF1에 접속된다. 출력 정합 회로는 적층체 내의 전극 패턴 lm1, lm2 및 접지 용량 cm1, cm2에 의해 형성된다.

이 저역 통과 필터 회로 LPF1은, 기생 용량이 발생하기 때문에 실제는 π형의 저역 통과 필터이다. 입출력 단자의 사이에는 병렬 공진 회로가 형성된다. 또한, 병렬 공진 회로의 입력 단자측에는 접지 용량이 접속된다. 또한, 병렬 공진 회로의 전단에는 직렬로 접속된 전송 선로가 접속된다.

이들 전극 패턴은 절연체의 층과 도체 패턴을 포함하는 적층체 내부에 형성된다. 절연체층으로서는 유전체 세라믹스, 수지, 수지와 세라믹의 복합재를 사용하는 것이 가능하다. 적층체화는 공지된 공법을 이용하여 행해지며, 예를 들어 유전체 세라믹스를 사용하는 경우에는 LTCC(저온 동시 소성 세라믹) 기술이나 HTCC(고온 동시 소성 세라믹) 기술에 의해, 수지 등에서는 빌드 업 기술에 따른다.

LTCC 기술이면, 적층체는 예를 들어 절연체층으로서 1000℃ 이하의 저온에서 소결 가능한 세라믹 유전체로 이루어지고, Ag나 Cu 등의 도전 페이스트를 인쇄하여 소정의 도체 패턴을 형성한 두께 10 내지 200㎛의 복수의 세라믹 그린 시트를 사용하여, 이것을 적층하고 일체적으로 소결함으로써 형성할 수 있다. 저온에서 소결 가능한 세라믹 유전체로서는, 예를 들어 Al, Si 및 Sr을 주성분으로 하고, Ti, Bi, Cu, Mn, Na,K 등을 부성분으로 하는 세라믹스, Al, Mg, Si 및 Gd를 포함하는 세라믹스, Al, Si, Zr 및 Mg를 포함하는 세라믹스를 들 수 있다.

[3] 적층체 1

도 7a 및 도 7b는 실시 형태의 적층체의 일례로서, 각 필터 회로 및 각 평형-불평형 변환 회로가 형성되는 영역을 간략화하여 도시하는 사시도이다.

또한, 도 8a, 도 8b는 도 7a 및 도 7b의 실시 형태의 일례를 도시하는 적층도이다.

도 7a 및 도 7b로부터 알 수 있는 바와 같이, 적층체는 그 상층측(적층 중앙보다도 탑재면측)의 내층에 제1 그라운드 전극이 형성된 층(103)과, 적층 방향으로 보아 사이에 다른 그라운드 전극을 끼우지 않는 상태에서 형성되고, 하층측(탑재면과는 반대측)의 내층에 제2 그라운드 전극이 형성된 층(115)을 구비하고, 제1 그라운드 전극과 제2 그라운드 전극의 사이에 각 필터 회로의 각각 적어도 일부의 전극 패턴이 형성되는 영역 FIL1 내지 FIL6을 갖는다. 제1 그라운드 전극과 제2 그라운드 전극은 각 영역을 적층 방향으로 보아 덮도록 형성된다. 제1 그라운드 전극, 제2 그라운드 전극은 적층체의 층의 거의 전체를 덮도록 형성하는 것이 바람직하다. 영역 FIL1과 FIL2, 영역 FIL3과 FIL4는 복수의 비아로 이루어지는 실드(도면 중의 원기둥 형상부)를 경계로 나누어져 형성된다. 비아는 실질적으로 적층 방향으로 신장하고, 이 비아가 복수 포함되는 동일 평면을 실드라고 간주할 수 있다. 필요에 따라 복수의 비아로 이루어지는 실드가 형성된다. 실드는 필요에 따라 다른 필터 회로끼리의 영역간에 형성하여도 된다. 실드는 제1과 제2 그라운드 전극에 접속된다. 실드 및 그라운드 전극에 의해, 각 영역은 전자기적으로 구획된다. 이에 의해 회로 기판, 탑재 부품, 제1 및 제2 그라운드 전극보다도 외층측의 층에 형성되는 전원 선로와의 사이의 간섭이 억제된다.

이 실시 형태의 적층체는, 제1 그라운드 전극의 층(103)과 제2 그라운드 전극의 층(115)의 사이에, 스위칭 회로와 저잡음 증폭기 LNA1의 사이에 형성되는 전단의 대역 통과 필터 회로 BPF1-1의 적어도 일부가 형성되는 영역 FIL1, 저잡음 증폭기 LNA1과 제1 수신 단자의 사이에 형성되는 후단의 대역 통과 필터 회로 BPF1-3의 적어도 일부가 형성되는 영역 FIL3, 및 후단의 대역 통과 필터 회로 BPF1-3과 제1 수신 단자의 사이에 형성되는 평형-불평형 변환 회로 BAL1a의 적어도 일부가 형성되는 영역 BAL1이 적층 방향으로 보아 겹치지 않도록 형성된다. 이들 영역은 상기에 기재한 순서대로 배열하고, 평형-불평형 변환 회로의 영역 BAL1은 적층체의 변을 따라 배치된다. 전단과 후단의 대역 통과 필터 회로의 영역간에는 복수의 비아로 이루어지는 실드가 형성된다.

또한, 이 실시 형태의 적층체는, 제1 그라운드 전극의 층(103)과 제2 그라운드 전극의 층(115)의 사이에, 스위칭 회로와 저잡음 증폭기 LNA2의 사이에 형성되는 전단의 대역 통과 필터 회로 BPF1-2의 적어도 일부가 형성되는 영역 FIL2, 저잡음 증폭기 LNA1과 제2 수신 단자의 사이에 형성되는 후단의 대역 통과 필터 회로 BPF1-4의 적어도 일부가 형성되는 영역 FIL4, 및 후단의 대역 통과 필터 회로 BPF1-4와 제2 수신 단자의 사이에 형성되는 평형-불평형 변환 회로 BAL2a의 적어도 일부가 형성되는 영역 BAL2가 적층 방향으로 보아 겹치지 않도록 형성된다. 이들 영역은 상기에 기재한 순서대로 배열하고, 평형-불평형 변환 회로의 영역 BAL2는 적층체의 변측에 배치된다. 전단과 후단의 대역 통과 필터 회로의 영역간에는 복수의 비아로 이루어지는 실드가 형성된다.

또한, 이 실시 형태의 적층체는, 제1 그라운드 전극의 층(103)과 제2 그라운드 전극의 층(115)의 사이에, 스위칭 회로와 고주파 증폭기 HPA의 사이에 형성되는 저역 통과 필터 회로 LPF1의 적어도 일부가 형성되는 영역 FIL6, 고주파 증폭기 HPA와 송신 단자 Tx의 사이에 형성되는 대역 통과 필터 회로 BPF1-5의 적어도 일부가 형성되는 영역 FIL5, 및 대역 통과 필터 회로 BPF1-5와 송신 단자 Tx의 사이에 형성되는 평형-불평형 변환 회로 BAL3의 적어도 일부가 형성되는 영역 BAL3이 적층 방향으로 보아 겹치지 않도록 형성된다. 이들 영역은 상기에 기재한 순서대로 배열하고, 평형-불평형 변환 회로 BAL3a의 영역 BAL3은 적층체의 변측에 배치된다. 저역 통과 필터 회로 LPF1의 영역 FIL6과 대역 통과 필터 회로 BPF1-5의 영역 FIL5의 사이에는 복수의 비아로 이루어지는 실드가 형성된다. 이 실드는 복수의 서멀 비아로 형성된다.

전단의 대역 통과 필터 회로의 영역 FIL1과 FIL2는 적층 방향으로 겹치지 않고, 또한 실드를 경계로 나누어진 상태에서 인접하고 있다. 마찬가지로, 후단의 대역 통과 필터 회로의 영역 FIL3과 FIL4는 적층 방향으로 겹치지 않고, 또한 실드를 경계로 나누어진 상태에서 인접하고 있다. 마찬가지로, 평형-불평형 변환 회로의 영역 BAL1, BAL2도 적층 방향으로 겹치지 않고, 또한 복수의 비아로 이루어지는 실드를 경계로 나누어진 상태에서 인접하고 있다. 실드에 의해 각 필터 회로 및 수신 경로간에서의 아이솔레이션을 확보할 수 있다. 송신 경로에 배치되는 대역 통과 필터 회로가 불필요한 경우에는, FIL5의 영역에 필터 회로용의 전극 패턴이 형성되지 않는 경우도 있다. 또한, 마찬가지로 다른 필터 회로가 불필요한 경우도 있다.

또한, 송신 경로에 배치되는 저역 통과 필터 회로의 영역 FIL6은, 전단의 대역 통과 필터 회로의 영역 FIL1, FIL2와 적층 방향으로 겹치지 않도록 형성된다. 또한, 복수의 비아로 이루어지는 실드를 경계로 영역 FIL1과 FIL6이 나누어져 인접되는 것이 바람직하다. 송신 경로에 배치되는 대역 통과 필터 회로의 영역 FIL5는 영역 FIL3과 적층 방향으로 겹치지 않고, 또한 복수의 비아로 이루어지는 실드를 경계로 나누어져 인접하고 있다. 평형-불평형 변환 회로의 영역 BAL3은, 영역 BAL2에 대하여 적층 방향으로 겹치지 않고, 또한 복수의 비아로 이루어지는 실드를 경계로 나누어져 인접하고 있다. 실드에 의해 각 필터 회로 및 송신 경로와 수신 경로간에서의 아이솔레이션을 확보할 수 있다.

도 7b에 일례를 도시한 바와 같이, 제1 그라운드 전극의 층(103)보다 상층측, 혹은 제2 그라운드 전극의 층(115)보다도 하층측에 필터 회로의 전극 패턴의 일부를 형성하는 층(116)을 배치할 수도 있으며, 그 경우에는 그라운드 전극간의 전극 패턴과, 그라운드 전극보다 외층측의 전극 패턴이 일부 적층 방향으로 겹치는 것을 허용할 수 있다. 또한, 제3 그라운드 전극으로서 적층체의 하면의 층(118)에 있어서 중앙부를 포함하는 영역을 넓게 가리는 도체 패턴을 설치할 수 있다. 또한, 제4 그라운드 전극으로서 제2 그라운드 전극과 제3 그라운드 전극의 사이에 형성되는 영역을 넓게 가리는 도체 패턴을 설치할 수 있다.

이어서, 도 8a 내지 도 8b의 적층도를 참조하여, 적층체 내부의 상기 등가 회로에 관한 전극 패턴에 대하여 설명한다.

도 8a 좌측 상단의 탑재면이라고 기재된 층은, 적층체의 최외층(탑재면)에 스위칭 회로 SW1 내지 SW3, 고주파 증폭기 HPA, 저잡음 증폭기 LNA1, LNA2 및 각 칩 인덕터와 각 칩 콘덴서를 배치한 상태를 도시하는 간략도이다.

탑재면의 스위칭 회로는, 송신 단자에 접속되는 스위치 SW3이, 제1 수신 단자에 접속되는 스위치 SW1과 제2 수신 단자에 접속되는 스위치 SW3의 사이에 배치되고, 소정의 방향, 예를 들어 적층체의 변을 따라 그 배열 순서가 제1 스위치, 제3 스위치, 제2 스위치의 순서대로 배열하도록 배치된다. 스위치 SW3과 스위치 SW1의 거리와, 스위치 SW3과 스위치 SW2의 거리가 동등해지도록 배치하는 것이 바람직하다. 탑재면 상의 접속 와이어나 탑재면의 전극 패턴으로 형성되는 접속부의 길이를 거의 동일하게 하기 쉬워, 양쪽의 수신 경로의 삽입 손실차를 작게 할 수 있다.

또한, 스위치 SW1과 스위치 SW2는, 적층체 내의 영역 FIL1과 영역 FIL2가 배열하는 방향에 대하여 평행하게 배열하고, 또한 그 배열 순서가 동일한 것이 바람직하다. 스위치 SW1과 영역 FIL1 내의 필터 회로를 접속하는 적층체 내의 전송 선로의 길이, 스위치 SW2와 영역 FIL2 내의 필터 회로를 접속하기 위한 적층체 내의 전송 선로의 길이를 각각 짧게 할 수 있다. 이에 의해 삽입 손실을 작게 할 수 있고, 또한 다른 회로 소자와의 간섭을 억제할 수 있다. 또한, 송신 단자가 제1 안테나 단자에 접속되는 상태의 삽입 손실과 제2 안테나 단자에 접속되는 상태의 삽입 손실의 차를 작게 할 수 있다.

각 층의 좌측 상단의 번호는 탑재면을 제1층으로 하여, 이하 순차적으로 적층 수순에 붙인 번호이다. 도면 중, 각 필터 회로를 구성하는 전극 패턴은, 그 필터 회로(BPF1-1 내지 BPF1-5, LPF1 및 BAL1a 내지 BAL3a)의 명칭을 기재하고 있다.

제1층에는 각 스위치의 와이어를 접속하기 위한 전송 선로를 형성할 수 있다.

탑재면의 직하의 제2층은 고주파 증폭기, 저잡음 증폭기, 스위치를 구동 또는 제어하기 위한 전원 라인이 되는 전극 패턴이 형성된다. 이들 전원 라인은 제3층에 형성된 제1 그라운드 전극을 개재하여 제4층 이하의 필터 회로와 전자기적으로 격리되어 있기 때문에, 필터 회로로부터의 아이솔레이션을 확보하면서 비교적 자유롭게 배선을 배치할 수 있다. 또한, 적층체 내부 전극과, 적층체 상면에 탑재된 능동 소자 등과의 간섭을 방지할 수 있다.

제4층 내지 제14층에는 도면 좌측 상단에 평형-불평형 변환 회로 BAL2a의 전극 패턴이 형성되는 영역 BAL2가 형성된다. 도 8a의 제4층에만 영역을 파선으로 도시하지만, 본 실시 형태에서는 적층 방향으로 보아 제4층 내지 제14층의 이 범위도 동일한 영역 내이다. 이하, 다른 영역에 있어서도 마찬가지이다. BAL2의 도면 하측에는 대역 통과 필터 회로 BPF1-4의 전극 패턴이 형성되는 영역 FIL4가 형성된다. 그 영역 FIL4의 도면 하측에는 대역 통과 필터 회로 BPF1-2의 전극 패턴이 형성되는 영역 FIL2가 형성된다.

또한, 제4층 내지 제14층에는 영역 BAL2의 도면 우측에 평형-불평형 변환 회로 BAL1a의 영역 BAL1이 형성된다. 그 영역 BAL1의 도면 하측에는 대역 통과 필터 회로 BPF1-3의 전극 패턴이 형성되는 영역 FIL3이 형성된다. 그 영역 FIL3의 도면 하측에는 대역 통과 필터 회로 BPF1-1의 전극 패턴이 형성되는 영역 FIL1이 형성된다.

또한, 제4층 내지 제14층에는 영역 BAL1a의 도면 우측에 평형-불평형 변환 회로 BAL3a의 영역 BAL3이 형성된다. 그 영역 BAL3의 도면 하측에는 대역 통과 필터 회로 BPF1-5의 전극 패턴이 형성되는 영역 FIL5가 형성된다. 그 영역 FIL5의 도면 하측에는, 탑재면의 고주파 증폭 회로의 설치면에 형성된 열방사용의 복수의 서멀 비아가 형성된다. 서멀 비아도 실드로서 활용할 수 있다. 그 도면 하측에 저역 통과 필터 회로 LPF1의 전극 패턴이 형성되는 영역 FIL6이 형성된다. 또한, 저역 통과 필터 회로의 전극 패턴은 제9층, 제10층, 제11층에 형성되고, 제4층에는 형성되어 있지 않지만, 설명을 위해 제4층에는 이들 전송 선로가 형성되는 영역을 적층 방향으로 본 경우의 위치를 나타내었다.

제5층의 적층도에 복수의 비아로 이루어지는 실드를 일점파선으로 둘러싼다. 실드는 영역 FIL1과 FIL2, FIL3과 FIL4의 경계부에 해당하는 위치에 형성된 복수의 비아로 이루어지는 그라운드 전극이다. 이 비아는 제3층의 제1 그라운드 전극 GND1과 제2 그라운드 전극 GND2의 양쪽에 접속되고, 적층 방향으로 실질적으로 직선 형상의 비아로 형성되어 있다. 비아가 다소 어긋나 있어도 적층 방향으로 보아 상층의 비아와 하층의 비아가 부분적으로 겹치는 정도이면 충분히 실드로서 기능한다. 또한, 제5층, 제10층에서는 서로의 비아를 접속하는 전극 패턴이 형성되고, 적층 방향뿐만 아니라 면 내 방향으로 넓어지는 실드가 형성된다. FIL1과 FIL2, FIL3과 FIL4의 사이에 형성되는 실드는 평행 혹은 실질적으로 동일 평면 상이 되도록 형성되는 것이 바람직하다. 영역 FIL1, FIL3과, FIL2, FIL4는 실드를 경계로 동일 방향으로 나누어져 형성된다.

이 실드에 의해 각 수신 경로간의 아이솔레이션이 유지되고, 또한 상하의 제1과 제2 그라운드 전극 GND1, GND2의 사이에 형성됨으로써 다른 회로와의 아이솔레이션, 특히 표면 실장되어 있는 회로 부품이나, 적층체 이면에 형성되는 전원 단자나 그것에 연결되는 전원 라인과의 신호의 간섭을 억제할 수 있기 때문에, 복잡한 회로 구성에 있어서도 노이즈가 적은 회로를 구성할 수 있다.

또한, 영역 FIL3과 영역 FIL5도 실드를 경계로 나누어져 형성된다.

대역 통과 필터 회로 BPF1-1과 대역 통과 필터 회로 BPF1-2의 적층체 내의 구성에 대하여 설명한다.

제4층, 제5층에는 대역 통과 필터 회로 BPF1-1의 용량이 형성되고, 대역 통과 필터 회로의 입출력 단자측의 DC 커트 콘덴서가 된다. DC 커트 콘덴서는, 제6층부터 제9층의 비아를 통하여 제10층 내지 제12층의 공진 선로에 접속된다.

제10층의 공진 선로는, 양단이 스루홀에 의해 접속된 것을 3층에 걸쳐 배치한 전극 패턴에 의해 형성된다. 다층에 걸쳐 이 병렬 선로를 구성함으로써, 대역 통과 필터 회로의 삽입 손실을 개선할 수 있다. 각 대역 통과 필터의 공진 선로는 동일한 유전체층에 형성되어 있어, 2개의 수신 경로의 대역 통과 필터의 특성을 맞추는 것이 용이하다. 또한, 전송 선로는 정합을 취하기 위하여, 전송 선로끼리의 간격을 조정하거나, 전송 선로의 폭을 조정하거나, 전송 선로의 길이 등을 조정하여도 된다.

공진 선로는 각각 대략 직선 형상을 이루고 있다. 또한, 대역 통과 필터 회로 BPF1-1의 복수의 공진 선로와, 대역 통과 필터 회로 BPF1-2의 복수의 공진 선로가 실질적으로 동일한 직선 상에 형성된다. 이러한 구성에 의해 대역 통과 필터를 조밀하게 배치할 수 있다. 또한, 후술하는 다른 대역 통과 필터 회로를 포함시켜, 공진 선로의 길이 방향은 모든 대역 통과 필터에서 동일하게 되어 있고, 5개 이상의 대역 통과 필터를 갖는 고주파 부품에 있어서도 대역 통과 필터를 조밀하게 배치하는 것이 가능하며, 고주파 부품의 소형화에 기여하고 있다. 또한, 대역 통과 필터의 길이 방향이 동일하기 때문에, 전극을 인쇄에 의해 형성하는 경우, 전극의 형상 편차에 의한 특성 변동이 억제되는 효과도 있다.

제16층에는 접지 용량의 전극 패턴이 형성된다. 그라운드 전극과의 접지 용량대로로는 이들 접지 용량은 제2 그라운드 전극 GND2보다도 상층측에 형성하여도 된다. 이들 접지 용량은 부분적으로 다른 필터 회로나 평형-불평형 변환 회로의 전극 패턴과 겹쳐도 된다.

제1 수신 단자측의 수신 경로와 제2 수신 단자측의 수신 경로의 배치의 전송 선로 길이를 동일 정도로 함으로써, 양쪽 수신 경로에서의 삽입 손실차를 작게 할 수 있다.
대역 통과 필터 회로의 공진 선로의 형상은, 결합량 등의 차이로부터 굵기, 선로끼리의 폭을 상이하게 할 수 있다.
저역 통과 필터 회로의 전송 선로의 일부는 적층체 내에서 나선 형상이 되도록 형성된다.
평형-불평형 변환 회로는 최하층의 이면에 형성된 제1 수신 단자 Rx1+, Rx1-에 접속된다. 평형-불평형 변환 회로 BAL3a는, 상기의 BAL1a, BAL2a의 구성과 개략 동일하지만, DC 피드 전압에 의해 Tx- 단자와 Tx+ 단자에 동시에 직류 전압을 인가할 수 있도록 형성된다.

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제15층은 거의 전체면에 제2 그라운드 전극 GND2를 형성한다. 이에 의해 제16층에서 형성하는 접지 용량과의 간섭을 방지할 수 있다. 제16층에서는 대역 통과 필터의 접지 용량이 되는 전극을 배치한다. 제17층도 제15층과 마찬가지로 전체면에 제4 그라운드 전극 GND4를 형성한다. 당해 3층에 의해 대역 통과 필터 회로의 접지 용량의 대부분을 형성할 수 있다. 또한, 이 3층의 적층체 시트 두께는 다른 층과 비교하여 얇은 쪽이 좋다. 얇은 시트를 사용함으로써, 작은 전극 면적에서 큰 용량을 취하는 것이 가능하게 되어 고주파 부품의 소형화가 가능하게 된다.

제1 및 제2 그라운드 전극의 사이에는, 적층체를 넓은 면적에서 덮는 그라운드 전극은 형성되지 않는 것이 바람직하다. 적층수를 저감시킬 수 있고, 높이 소형화가 가능하다. 또한, 제1 및 제2 그라운드 전극보다도 외층측의 층에 필터 회로나 평형-불평형 변환 회로의 전극 패턴의 일부가 형성되는 경우에는, 그라운드 전극을 개재하여 내부의 필터 회로와 적층 방향으로 보아 일부 겹쳐도 된다. 그라운드 전극에 의해 아이솔레이션을 확보할 수 있기 때문에, 부분적인 겹침은 허용할 수 있다.

상기의 설명에서는 적층체 내에 설치된 전극의 일부에 대하여 설명을 행하였지만, 본 실시 형태에서는 안테나 단자 ANT2부터 제2 수신 단자 Rx2까지의 회로를 구성하는 전극이나, 안테나 단자 ANT1부터 송신 단자 Tx까지의 회로를 구성하는 전극도 적층체 내에 배치되어 있다. 이들 회로도 마찬가지로 대역 통과 필터 회로나 정합 회로를 구성하는 인덕턴스 소자나 캐패시턴스 소자의 일부를 적층체 내부의 전극으로 구성한다. 또한, 스위칭 회로나 파워 증폭기 등의 능동 소자를 적층체 상면에 탑재한다.

제3 스위치 SW3의 단극측 단자에 접속되는 제2층의 전송 선로는 제3층째의 제1 그라운드 전극을 통하여 적층체의 내부측의 저역 통과 필터의 전극 패턴에 접속되고, 다시 제3층째의 그라운드층과 제1층째의 층을 통하여 표면 실장된 고주파 증폭기에 접속되어 있다. 가장 다른 회로로부터 영향을 받기 쉬운 송신 경로를 실질적으로 탑재면의 직하의 제2층에서는 형성하지 않고, 제1 그라운드 전극보다도 내층측에 인입하도록 신호 선로를 형성함으로써, 다른 회로와의 아이솔레이션, 특히 표면 실장되어 있는 회로 부품이나 제어 단자와의 신호의 간섭을 억제할 수 있기 때문에, 복잡한 회로 구성에 있어서도 노이즈가 적은 회로를 구성할 수 있다. 또한, 제2층의 전송 선로는 스위치 SW1이 탑재되는 탑재면의 비교적 큰 전극 패턴과 겹치도록 형성된다. 상기의 전극 패턴에 의해 탑재면의 스위치 SW1과 SW3의 사이를 접속하는 와이어나 탑재면의 전송 선로와의 간섭을 억제할 수 있으므로, 스위칭 회로와 제1 안테나 단자의 사이의 송신 경로에 있어서 삽입 손실을 작게 할 수 있고, 스위칭 회로와 제1 및 제2 안테나 단자의 사이의 송신 경로끼리의 삽입 손실차를 작게 할 수 있다.

적층체 내부에 인입된 송신 경로를 형성하는 전극 패턴은 저역 통과 필터 회로 LPF1을 포함하고, 적층 방향으로 보아 적층체 내의 수신 경로, 특히 수신 경로에 배치되는 전단의 필터 회로가 겹치지 않도록 배치되어 있다.

이렇게 각 회로를 구성함으로써, 송신 경로와 수신 경로의 사이의 간섭을 억제할 수 있다.

[4] 등가 회로 2

(2) 제2 실시 형태

도 9는 다른 실시 형태의 회로 블록도이다. 도 2의 블록도와 거의 동일하지만, 스위칭 회로 DP3T2는 복수의 트랜지스터 회로를 사용한 반도체 기판 상에서 일체화된 칩 스위치인 점에서 상이하다. 스위칭 회로 DP3T2와 제1 수신 단자 Rx1의 사이에는 도 2와 마찬가지로 저주파 증폭 회로 LNA1의 전단과 후단에 필터 회로 BPF2-1, BPF2-3이 배치된다. 마찬가지로 스위칭 회로 DP3T2와 제2 수신 단자 Rx2의 사이에는 필터 회로 BPF2-2, BPF2-4가 배치된다. 또한, 스위칭 회로 DP3T2와 송신 단자 Tx의 사이에는 필터 회로 LPF2, BPF2-5가 배치된다. 도 9에서는 설명을 위하여 고주파 증폭 회로 HPA와 송신 단자 Tx의 사이에 배치되는 대역 통과 필터 BPF2-5가 기재되어 있지만, 도 10 내지 도 13에서는 이 대역 통과 필터 BPF2-5가 없는 실시 형태로 기재하고 있다.

도 10 내지 도 12에 도 9의 회로 블록도의 등가 회로를 도시한다.

도 10은 스위칭 회로 DP3T2부터 안테나 단자까지의 등가 회로를 도시하는 도면이다. 안테나 단자와 스위칭 회로의 사이에는 직류 커트 콘덴서가 배치되고, 직류 커트 콘덴서와 안테나 단자의 사이에는 정합 회로 lant1a, lant2a가 형성된다. 또한, 전송 선로 lant1b, lant2b는 탑재면 상의 전극 패턴이며, 탑재면 상에 설치된 칩 콘덴서와 스위칭 회로 DP3T2를 연결한다. 스위칭 회로 DP3T2에 대해서는 후술한다.

도 11은 대역 통과 필터 회로 BPF2-1을 설명하기 위한 등가 회로이다. 3단의 공진 선로를 갖는 구조인 점에서 도 4의 등가 회로와 상이하지만, 그 이외에는 도 4에서 도시한 대역 통과 필터 회로 BPF1-1과 동일한 구조이다. 또한, 대역 통과 필터 회로 BPF2-2, 2-3, 2-4는 대역 통과 필터 회로 BPF2-1과 마찬가지의 구성이기 때문에 설명은 생략한다. 스위칭 회로 DP3T2의 후단부터 제1 및 제2 수신 단자의 사이의 등가 회로는 이 대역 통과 필터 회로의 구성이 상이한 것 이외에는 도 4와 마찬가지이다.

송신 단자부터 고주파 증폭 회로 HPA의 전단측의 사이의 등가 회로는, 도 5의 평형-불평형 변환 회로 BAL3a만의 등가 회로와 실질적으로 동일하여 설명을 생략한다. 대역 통과 필터 회로가 없는 점에서 도 5의 등가 회로와 상이하다.

도 12는 스위칭 회로 DP3T2의 송신 단자측부터 고주파 증폭 회로까지의 등가 회로를 도시하는 도면이다. 송신 단자로부터의 신호는 감쇠기를 통하여 고주파 증폭 회로 HPA에 입력된다. 필요에 따라 감쇠기는 제어 전압 Vatt에 의해 제어되고, 전원 라인의 일부가 되는 전송 선로 lvatt는 적층체 내의 전극 패턴으로 형성된다.

고주파 증폭 회로 HPA는 구동 전압 Vcc1, Vcc2로부터의 전압에 의해 구동된다. 구동 전압 Vcc1, Vcc2로부터의 전압은 정전압 공급 회로를 통하여 고주파 증폭 회로 HPA에 입력되고, 정전압 공급 회로는 적층체 내에 형성되는 전극 패턴 lvcc1과 적층체 상면에 탑재되는 접지 용량 Ct3, Ct7, 및 전극 패턴 lvcc2a, lvcc2b와 적층체 상면에 탑재되는 접지 용량 Ct1에 의해 형성된다. 또한, 고주파 증폭 회로 HPA는 바이어스 전압 Vb로부터의 전압에 의해 제어된다. 바이어스 전압 Vb는 출력 전력을 제어하기 위한 제어 전압 회로를 통하여 고주파 회로 HPA에 입력되고, 제어 전압 회로는 적층체 상면에 탑재되는 접지 용량 Ct4, 저항 Rt2, 그라운드 저항 Rt3에 의해 형성된다.

고주파 증폭 회로 HPA에서 증폭된 신호는, 출력 정합 회로 및 DC 커트 콘덴서 Ct6을 통하여 저역 통과 필터 회로 LPF에 접속된다. 출력 정합 회로는 적층체 내의 전극 패턴 lma 및 접지 용량 cma1, cma2에 의해 형성된다.

[적층체 2]

적층체는 도 7a, 도 7b와 마찬가지로, 그 상층측의 내층에 제1 그라운드 전극이 형성된 층과, 하층측의 내층에 제2 그라운드 전극이 형성된 층을 구비하고, 제1 그라운드 전극과 제2 그라운드 전극의 사이에 각 필터 회로의 각각 적어도 일부의 전극 패턴이 형성되는 영역 FIL1 내지 FIL6을 갖는다.

단, 이 적층체는 도 7a, 도 7b, 도 8a 및 도 8b에 도시한 적층체와 달리, 스위칭 회로부터 제1 수신 단자 Rx1까지의 수신 경로에 배치되는 필터 회로 BPF2-1, 2-3이 형성되는 영역 FIL1, FIL3과, 스위칭 회로부터 제2 수신 단자 Rx2까지의 수신 경로에 배치되는 필터 회로 BPF2-2, 2-4가 형성되는 영역 FIL2, FIL4가 적층체의 대향하는 두 변을 따라 배치된다. 또한, 그 영역간에는 스위칭 회로부터 송신 단자 Tx까지의 송신 경로에 배치되는 필터 회로 LPF2-1, BPF2-5가 형성되는 영역 FIL6, FIL5가 배치된다. 또한, 상기에서 설명한 바와 같이, 필터 회로 BPF2-5는 없어도 실시 가능하다. 또한, 다른 필터 회로가 없는 구성으로 할 수도 있다. 상세한 것은 적층도인 도 13a 내지 도 13b에서 설명한다.

이어서, 도 13a, 도 13b를 참조하여 적층체 내부의 전극 패턴을 도시하고, 상기 등가 회로에 관한 전극에 대하여 설명한다. 각 필터 회로를 구성하는 전극 패턴은, 그 필터 회로의 명칭(BPF2-1 내지 BPF2-4, LPF2 및 BAL1b 내지 BAL3b)을 기재하고 있다.

제1층은 고주파 회로 부품의 탑재면이며, 스위칭 회로, 고주파 증폭기, 저잡음 증폭기 및 복수의 칩 인덕터, 칩 콘덴서가 배치된다. 설명을 위해 스위칭 회로 DP3T2, 고주파 증폭기 HPA, 저잡음 증폭기 LNA1, LNA2가 탑재되는 설치 장소를 도시한다.

스위칭 회로 DP3T2는 탑재면의 한 변을 따른 장소에서 그 변의 중앙 부근에 배치된다. 이 스위칭 회로 DP3T2로부터는 수신 경로가 되는 전극 패턴 lant1a, lant2a, lant1b, lant2b가 좌우 대칭으로 배치된다. 또한, 이 스위칭 회로로부터 제1 안테나 단자와 제1 수신 단자의 사이의 수신 경로, 제2 안테나 단자와 제2 수신 단자의 사이의 수신 경로가 되는 신호 라인 lrx1, lrx2도 좌우 대칭으로 배치된다. 이 신호 라인은 대향하는 두 변에 형성된 비아에 접속되고, 적층체 내의 각 필터 회로에 접속된다.

스위칭 회로를 적층체의 하나의 변의 중앙에 배치하고, 또한 제1 안테나 단자 ANT1과 제1 수신 단자 Rx1의 사이의 수신 경로, 제2 안테나 단자 ANT2와 제2 수신 단자 Rx2의 사이의 수신 경로를 이 스위칭 회로를 중심으로 거의 좌우 대칭이 되도록 적층체 내에서 형성함으로써, 양자의 수신 경로에서의 삽입 손실차를 작게 할 수 있다.

또한, 수신 경로를 적층체 내의 좌우로 나눔으로써 필연적으로 송신 경로가 중앙에 형성되기 때문에, 수신 경로끼리의 아이솔레이션을 취하기 쉬워짐과 함께 삽입 손실의 차를 작게 할 수 있다.

저잡음 증폭기 LNA1, LAN2도 이 스위칭 회로 SW3을 중심으로 거의 좌우 대칭으로 배치된다.

고주파 증폭기 HPA는 제1층의 거의 중앙에 배치된다. 고주파 증폭 회로가 배치되는 위치에는 복수의 비아가 형성된다. 이 비아를 열방사를 위한 서멀 비아로서 사용함과 함께, 실드의 일부로서 사용할 수 있다. 서멀 비아는 제1 그라운드 전극과 제2 그라운드 전극을 연결하도록 하는 것이 바람직하다. 그라운드 전극을 이용한 방열성의 향상을 기대할 수 있다. 또한, 복수의 비아가 양쪽의 수신 경로의 사이에 배치되므로, 수신 경로끼리의 아이솔레이션을 향상시킬 수도 있다.

제2층은 스위칭 회로를 제어하기 위한 전원이 형성된다. 이들 전원 라인도 적층 방향으로 보아 스위칭 회로를 중심으로 하여 좌우 대칭으로 형성된다. 전원 라인이 좌우 대칭으로 형성됨으로써, 양쪽의 수신 경로에서의 삽입 손실차를 작게 할 수 있다. 이들 전원 라인은 제3층에 형성된 제1 그라운드 전극 GND1을 개재하여 제4층 이하의 필터 회로와 전자기적으로 격리되어 있기 때문에, 필터 회로로부터의 아이솔레이션을 확보하면서 비교적 자유롭게 배선을 배치할 수 있다. 또한, 적층체 내부 전극과 적층체 상면에 탑재된 능동 소자 등과의 간섭을 방지할 수 있다.

또한, 저역 통과 필터 회로 LPF2는 제3층째의 그라운드층을 통하여 표면 실장된 고주파 증폭기 HPA에 접속되어 있다.

가장 다른 회로로부터 영향을 받기 쉬운 송신 경로를 실질적으로 탑재면의 직하의 제2층에서 실질적으로 형성하지 않고, 제1 그라운드 전극보다도 내층측에 인입하도록 신호 선로를 형성함으로써, 다른 회로와의 아이솔레이션, 특히 표면 실장되어 있는 회로 부품이나 제어 단자와의 신호의 간섭을 억제할 수 있기 때문에, 복잡한 회로 구성에 있어서도 노이즈가 적은 회로를 구성할 수 있다.

제4층 내지 제12층에는 도면 좌측 상단에 평형-불평형 변환 회로 BAL2b의 전극 패턴이 형성되는 영역 BAL2가 형성된다. 제4층에만 영역을 파선으로 도시하지만, 본 실시 형태에서는 적층 방향으로 보아 제4층 내지 제13층의 동일한 범위도 동일한 영역 내이다. 이하, 다른 영역에 있어서도 마찬가지이다.

BAL2의 도면 하측에는 대역 통과 필터 회로 BPF2-4의 전극 패턴이 형성되는 영역 FIL4가 형성된다. 그 영역 FIL4의 도면 하측에는 대역 통과 필터 회로 BPF2-2의 전극 패턴이 형성되는 영역 FIL2가 형성된다.

또한, 제4층 내지 제12층에는 도면 우측 상단에 평형-불평형 변환 회로 BAL1b의 전극 패턴이 형성되는 영역 BAL1이 형성된다. 그 영역 BAL1의 도면 하측에는 대역 통과 필터 회로 BPF2-3의 전극 패턴이 형성되는 영역 FIL3이 형성된다. 그 영역 FIL3의 도면 하측에는 대역 통과 필터 회로 BPF2-1의 전극 패턴이 형성되는 영역 FIL1이 형성된다.

또한, 제4층 내지 제12층에는 영역 BAL1과 영역 BAL2의 사이에 송신 경로의 평형-불평형 변환 회로 BAL3b의 영역 BAL3이 형성된다. 그 영역 BAL3의 도면 하측에는 비교적 전극 패턴이 형성되어 있지 않은 영역을 통하여, 탑재면의 고주파 증폭 회로의 접지면으로부터 연결되는 복수의 서멀 비아가 형성되는 영역을 구비하고, 또한 그 도면 하측에는 저역 통과 필터 회로 LPF1의 전극 패턴이 형성되는 영역 FIL6이 형성된다.

영역 BAL3과 영역 FIL6의 사이에는, 송신 단자 Tx와 고주파 증폭 회로의 사이에 대역 통과 필터 회로 BPF2-5의 전극 패턴이 형성되는 영역 FIL5를 형성하여도 된다.

제5층의 적층도에 복수의 비아로 이루어지는 실드를 일점파선으로 도시한다. 이 비아에 의한 실드를 경계로 영역 FIL1과 FIL3, FIL2와 FIL4가 나누어져 형성된다. 또한, 영역 FIL1과 FIL3의 좌측과, 영역 FIL2와 FIL4의 우측의 위치에도 실드가 형성되고, 이 실드의 일부를 경계로 저역 통과 필터 회로의 영역 FIL6과 대역 통과 필터 회로 BPF2-1의 영역 FIL1이 나누어져 형성되고, 저역 통과 필터 회로의 영역 FIL6과 대역 통과 필터 회로 BPF2-2의 영역 FIL2가 나누어져 형성된다. 이 비아는 제1 그라운드 전극과 제2 그라운드 전극의 양쪽에 접속된다. 이 실드에 의해 각 수신 경로간의 아이솔레이션이 유지되고, 또한 상하의 그라운드 전극의 사이에 형성됨으로써 다른 회로와의 아이솔레이션, 특히 표면 실장되어 있는 회로 부품이나 제어 단자와의 신호의 간섭을 억제할 수 있기 때문에, 복잡한 회로 구성에 있어서도 노이즈가 적은 회로를 구성할 수 있다.

영역 FIL1과 FIL3의 사이, 영역 FIL2와 FIL4의 사이에 있는 실드는 전단과 후단의 필터 회로끼리의 간섭을 방지할 수 있고, 원하는 주파수 대역만을 통과시킬 수 있으므로 통신 특성의 향상에 기여한다.

적층체 내부에 인입된 송신 경로를 형성하는 전극 패턴은 저역 통과 필터 회로 LPF1을 포함하고, 적층 방향으로 보아 적층체 내의 수신 경로, 특히 수신 경로에 배치되는 전단의 필터 회로가 겹치지 않도록 배치되어 있다. 수신 경로끼리의 삽입 손실차를 작게 할 수 있다.

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저역 통과 필터 회로의 전송 선로의 일부는 적층체 내에서 나선 형상이 되도록 형성된다. 스위칭 회로 DP3T2는, 이 적층체 내의 저역 통과 필터 회로 LPF2의 전극 패턴이 형성되는 영역과 겹치도록 탑재면 상에 배치된다. 스위칭 회로 DP3T2와 저역 통과 필터 회로 LPF2가 근접하므로, 송신 경로의 전송 선로를 짧게 할 수 있어 삽입 손실의 저하를 억제할 수 있다.

평형-불평형 변환 회로는 최하층의 이면에 형성된 제1 수신 단자 Rx1+, Rx1-, Rx2+, Rx2-에 접속된다. 평형-불평형 변환 회로 BAL3a는 상기의 BAL1b, BAL2b의 구성과 개략 동일하지만, 탑재면으로부터 배치된 제2층의 전송 선로와 불평형측의 선로가 접속된다.

제13층, 제14층에 대하여 설명한다. 제13층은 거의 전체면에 제2 그라운드 전극 GND2를 형성한다. 이에 의해 제14층에서 형성하는 접지 용량과의 간섭을 방지할 수 있다. 또한, 제15층은 거의 전체면에 제5 그라운드 전극 GND5를 형성한다. 제17층도 마찬가지로 전체면에 제4 그라운드 전극 GND4를 형성한다. 당해 5층에 의해 대역 통과 필터 회로의 접지 용량을 형성할 수 있다.

[6] 스위칭 회로

도 2에 기재한 스위칭 회로 DP3T1에 대하여 이하에 설명한다. 스위칭 회로 DP3T1은, 제1 및 제2 안테나 단자 ANT1, ANT2에 접속되는 단자(이하, 스위칭 회로의 설명에 있어서는 설명을 간략화하기 위하여 동일한 명칭의 안테나 단자 ANT1, ANT2라고 함)와, 제1 통신 시스템용의 송신 단자 Tx1 및 제1 및 제2 수신 단자 Rx1, Rx2에 접속되는 단자(이하, 간단히 송신 단자 Tx, 제1 수신 단자 Rx1, 제2 수신 단자 Rx2라고 함)를 갖는다.

이 도 2의 스위칭 회로 DP3T1은 제1 내지 제3 스위치 SW1, SW2, SW3을 사용할 수 있고, 이 실시 형태에서는 스위치에 모두 단극쌍투의(Single-Pole, Dual-Throw) 스위치 SW1, SW2, SW3을 3개 사용한다.

이들 스위치 SW1, SW2, SW3은, 도 8a 내지 도 8b의 탑재면에 도시한 바와 같이 각각을 적층체의 탑재면 상에 배치하고, 각 스위치의 단자끼리를 와이어나 탑재면 상의 전송 선로 등으로 접속한 구성으로 할 수 있다.

이 도 2의 스위칭 회로 DP3T1에 있어서, 스위치 SW1은, 단극측 단자가 제1 안테나 단자 ANT1에 접속되고, 쌍투측 단자의 한쪽이 제1 수신 단자 Rx1에 접속되고, 다른쪽이 후술하는 스위치 SW3의 쌍투측 단자의 한쪽에 접속된다. 스위치 SW2는, 단극측 단자가 제2 안테나 단자 ANT2에 접속되고, 쌍투측 단자의 한쪽이 제2 수신 단자 Rx2에 접속되고, 다른쪽이 스위치 SW3의 쌍투측 단자의 다른쪽에 접속된다. 스위치 SW3은, 단극측 단자가 송신 단자 Tx에 접속되고, 쌍투측 단자의 2개가 상술한 바와 같이 스위치 SW1, SW2의 쌍투측 단자에 연결된다. 상기 스위치 SW3은 스위치 SW1 또는 스위치 SW2와의 접속을 전환 가능하다. 스위치 SW1과 SW2는 동일한 제어 단자에 접속하는 것이 바람직하다. 단자수를 적게 할 수 있고, 소형화나 전원 라인수를 저감시킴으로써 고주파 회로 부품 내의 다른 회로 소자에의 간섭을 저감시킬 수 있다.

이 구성의 스위칭 회로를 사용하는 경우에는, 스위치 SW1과 SW3, 스위치 SW2와 SW3의 사이를 연결하는 경로에 캐패시터를 배치하지 않는 구성으로 하는 것이 바람직하다. 부품 개수를 삭감할 수 있고, 또한 삽입 손실의 저감을 도모할 수 있다. 또한, 적층체의 표면에 실장 배치하는 경우에는, 부품 개수의 삭감에 의한 스위칭 회로의 소형화가 가능하다. 스위치간에 캐패시터를 배치할 필요가 없기 때문에, 스위칭 회로의 실장 면적을 적게 할 수 있다. 특히, 스위치의 쌍극측 단자끼리 접속되는 측은 이 캐패시터를 배치하지 않는 구성으로 하는 것이 바람직하다.

상기 스위치는 FET 소자를 사용할 수 있지만, 그 밖의 트랜지스터 소자이어도 된다. FET 소자는 p-HEMT(pseudomorphic high electron mobility transistor)를 사용하였다. 이 실시 형태에 있어서, FET 소자의 드레인 전극과 소스 전극은 접속을 반대로 하여도 마찬가지의 기능을 갖는 고주파 회로를 구성할 수 있다.

도 14는 도 9의 실시 형태에 사용하는 것이 가능한 스위칭 회로 DP3T2의 등가 회로도의 일례이다. 스위칭 회로 DP3T1이 복수의 스위치를 사용한 구성인 것에 반해, 도 14의 스위칭 회로 DP3T2는 6개 이상의 트랜지스터 소자를 일체의 반도체 기판 상에서 조합하여 사용한다. 실질적으로 도 2의 스위칭 회로 DP3T1과 마찬가지의 전환 동작을 행할 수 있다. 또한, 하나의 반도체 기판 상에 모든 트랜지스터를 배치할 수 있으므로, 스위칭 회로를 소형화할 수 있다.

도 14의 스위칭 회로는 제1, 2, 4, 5, 6, 8 트랜지스터로 이루어진다. 트랜지스터로서 FET 소자를 사용하였다. 이후는 FET 소자로서 설명한다.

제1 FET 소자 Tr1은 드레인 전극이나 소스 전극 중 어느 한쪽이 제1 안테나 단자 ANT1에, 다른쪽이 제1 수신 단자 Rx1에 접속된다. 또한, 제1 FET 소자 Tr1의 게이트 전극은 제어 단자 Vr1의 전원 라인에 접속된다.

제4 FET 소자 Tr4는 드레인 전극이나 소스 전극 중 어느 한쪽이 제1 안테나 단자에 접속되고, 다른쪽이 송신 단자 Tx에 접속된다. 제4 FET 소자 Tr4의 게이트 전극은 제어 단자 Va1의 전원 라인에 접속된다.

제5 FET 소자 Tr5는 드레인 전극과 소스 전극 중 어느 한쪽이 제2 안테나 단자 ANT2에 연결되고, 다른쪽이 제2 수신 단자 Rx2에 연결된다. 또한, 제5 FET 소자 Tr5의 게이트 전극은 제어 단자 Vr2의 전원 라인에 접속된다.

제8 FET 소자 Tr8은 드레인 전극과 소스 전극 중 어느 한쪽이 제2 안테나 단자에 접속되고, 다른쪽이 송신 단자 Tx에 접속된다. 제8 FET 소자 Tr8의 게이트 전극은 제어 단자 Va2의 전원 라인에 접속된다.

제2 FET 소자 Tr2는 드레인 전극과 소스 전극 중 어느 한쪽이 제1 FET 소자 Tr1과 제1 수신 단자의 사이에 있는 노드에 접속되고, 다른쪽이 접지된다. 제2 FET 소자 Tr2의 게이트 전극은 제어 단자 Vt1의 전원 라인에 접속된다.

제6 FET 소자 Tr6은 드레인 전극과 소스 전극 중 어느 한쪽이 제5 FET 소자 Tr5와 제2 수신 단자의 사이에 있는 노드에 접속되고, 다른쪽이 접지된다. 제6 FET 소자 Tr6의 게이트 전극은 제어 단자 Vt2의 전원 라인에 접속된다.

제1 및 제2 안테나 단자 ANT1, 2, 제1 및 제2 수신 단자 Rx1, Rx2, 송신 단자 Tx에는 직류 전원을 커트하기 위한 DC 커트 콘덴서를 배치할 수 있다. 또한, 제2 FET 소자 Tr2와 접지의 사이, 제6 FET 소자 Tr6과 접지의 사이에도 DC 커트 콘덴서를 배치할 수 있다.

제1 및 제2 수신 단자 Rx1, Rx2, 송신 단자 Tx에 분파 회로 등을 접속하고, 제1 통신 시스템의 주파수 대역과 제2 통신 시스템의 주파수 대역의 신호를 분파하면, 상이한 2가지 통신 시스템에 대응하는 고주파 회로로 할 수 있다.

예를 들어, 각 안테나 단자 ANT1, ANT2와 송신 단자 Tx, 각 수신 단자 Rx1, Rx2의 사이를 접속하기 위해서는, 각 제어 단자의 전압을 하기 표 2와 같이 제어하면 된다. Mode Tx1, Tx2, Rx와 각 단자의 접속은 표 1에서의 설명과 마찬가지이다.

제어 단자 Vt1과 Vt2는 항상 인가하는 전압의 고/저(접속/비접속)가 동일하기 때문에, 제어 단자를 공통화할 수 있다. 또한, 제1 안테나 단자 ANT1과 송신 단자 Tx의 신호 경로를 접속시킨 상태에 있어서, FET 소자 Tr2, Tr6은, 제어 단자 Vt1, Vt2로부터 높은 전압이 인가되어 FET 스위치의 드레인 전극과 소스 전극간이 접속된 상태이기 때문에, 제1 수신 단자 Rx1과 제1 FET 소자 Tr1의 사이의 노드로부터 접지되는 션트 회로와, 제2 수신 단자 Rx2와 제5 FET 소자 Tr5의 사이의 노드로부터 접지되는 션트 회로가 형성되어, 송신 경로와 수신 경로의 사이의 아이솔레이션을 확보할 수 있다.

이 실시 형태의 스위치 회로는 상기와 같은 구조를 갖기 때문에, 제2, 제6 트랜지스터 소자 Tr2, Tr6은 제1, 제4, 제5, 제8 FET 소자 Tr1, Tr3 내지 Tr5보다 게이트수가 적고, 내압이 낮은 것을 사용할 수 있다. 게이트수가 적은 FET 소자는 소형이고 저렴하고 저손실이기 때문에 유리하다. 여기서 내압이 높거나 낮다고 하는 것은, 게이트-소스간을 비접속으로 한 상태의 FET 소자에 드레인 단자로부터 고주파 전력을 제공하였을 때에, 소스 단자측에 전력이 누설되지 않는 상태를 유지하기 위한 내전력값의 값으로 판단할 수 있다.

이하에 상기의 이유를 상세하게 설명한다. 송신 단자 Tx로부터 제1 안테나 단자 ANT1의 신호 경로가 접속되는 경우, 송신 경로로부터 제2 안테나 단자 ANT2는 고주파적으로 분리되기 때문에, 제8 FET 소자 Tr8은 OFF 상태가 된다. 또한, 제1 FET 소자 Tr1도 제1 수신 단자측에 신호가 누설되지 않도록 비접속의 상태가 된다. 그로 인해, 송신 단자 Tx로부터 제1 FET 소자 Tr1을 통하여 접속되는 제2 FET 소자 Tr2는, 높은 전압이 직접 인가되는 일이 없기 때문에 내압이 낮은 것을 사용할 수 있다.

또한, 신호를 수신하는 경우에는 제1 안테나 단자 ANT1과 제1 수신 단자 Rx1이 접속된다. 이때, 제1 FET 소자 Tr1의 드레인-소스간이 접속된 ON 상태가 되고, 제2, 제4 FET 소자 Tr2, Tr4는 비접속의 상태이다. 수신 신호의 전력은 송신 경로의 신호 전력보다도 훨씬 작기 때문에, 제2 FET 소자는 내압이 낮은 것을 사용할 수 있다.

제6 FET 소자 Tr6의 내압이 낮은 것이어도 되는 이유도, 상기와 마찬가지의 이유에 따른다.

FET 소자의 드레인-소스간이 비접속의 상태일 때에 충분히 큰 전력의 고주파 신호가 가해진 경우에는, 게이트-소스간 전압이 임계값을 초과하게 되어, FET 소자의 드레인-소스간은 오프 상태를 유지할 수 없게 되고, 고조파 왜곡이나 상호 변조 왜곡이 발생한다. 그로 인해 이러한 왜곡이 발생하지 않는 내압이 높은 트랜지스터 회로로 하는 것이 바람직하다.

도 15는 스위칭 회로 DP3T2의 다른 실시 형태를 도시하는 도면이다. 도 14와 설명이 동일하게 되는 FET 소자에 대해서는 설명을 일부 생략한다.

제3 FET 소자 Tr3과 제4 FET 소자 Tr4가 제1 안테나 단자 ANT1로부터 송신 단자 Tx에 연결되는 신호 경로에 배치된다. 제3 FET 소자 Tr3은 드레인 전극이나 소스 전극 중 어느 한쪽이 제1 안테나 단자 ANT1에 접속되고, 다른쪽이 제4 FET 소자 Tr4에 접속된다. 제4 FET 소자 Tr4는 드레인 전극이나 소스 전극 중 어느 한쪽이 제3 FET 소자 Tr3에 접속되고, 다른쪽이 송신 단자 Tx에 접속된다. 제3 FET 소자 Tr3의 게이트 전극은 제어 단자 Vt1의 전원 라인에, 제4 FET 소자 Tr4의 게이트 전극은 제어 단자 Va1의 전원 라인에 접속된다.

제7 FET 소자 Tr4와 제8 FET 소자 Tr8이 제2 안테나 단자 ANT2로부터 송신 단자 Tx에 연결되는 신호 경로에 배치된다. 제7 FET 소자 Tr7은 드레인 전극과 소스 전극 중 어느 한쪽이 제2 안테나 단자 ANT2에 접속되고, 다른쪽이 제8 FET 소자 Tr8에 접속된다. 제8 FET 소자 Tr8은 드레인 전극과 소스 전극 중 어느 한쪽이 제7 FET 소자 Tr7에 접속되고, 다른쪽이 송신 단자 Tx에 접속된다. 제7 FET 소자 Tr7의 게이트 전극은 제어 단자 Vt2의 전원 라인에, 제8 FET 소자 Tr8의 게이트 전극은 제어 단자 Va2의 전원 라인에 접속된다.

제9 FET 소자 Tr9는 드레인 전극과 소스 전극 중 어느 한쪽이 제3 FET 소자 Tr3과 제4 FET 소자 Tr4의 사이에 있는 노드에 접속되고, 다른쪽이 접지된다. 제9 FET 소자 Tr9와 접지점의 사이의 신호 경로에는 캐패시터를 배치하여도 된다. 또한, 제9 FET 소자 Tr9의 게이트 전극은, 제어 단자 Va2의 전원 라인이 제8 FET 소자 Tr8과 공유된 상태에서 접속된다.

제10 FET 소자 Tr10은 드레인 전극과 소스 전극 중 어느 한쪽이 제7 FET 소자 Tr7과 제8 FET 소자 Tr8의 사이에 있는 노드에 접속되고, 다른쪽이 접지된다. 제10 FET 소자 Tr10과 접지점의 사이의 신호 경로에는 캐패시터를 배치하여도 된다. 또한, 제10 FET 소자 Tr10의 게이트 전극은, 제어 단자 Va1의 전원 라인이 제4 FET 소자와 공유된 상태에서 접속된다.

제8과 제9 FET 소자 Tr8, Tr9, 제4와 제10 FET 소자 Tr4, Tr10은 전원 라인이 공유화되어 있기 때문에, 그 ON/OFF가 동일하게 되도록 제어할 수 있다. 이로 인해, 예를 들어 제1 송신 단자 Tx로부터 제1 안테나 단자간의 경로에 신호를 흘리는 경우, 제8 FET 소자 Tr8을 통하여 제2 안테나 단자에 누설되는 누설 신호의 영향을 작게 할 수 있다. 또한, 전원 단자를 공유시킴으로써, 전원 단자수나 전원 라인을 적게 할 수 있어 회로 부품의 구조 간략화나 소형화를 행하기 쉽다.

또한, 제2 FET 소자 Tr2는 드레인 전극과 소스 전극 중 어느 한쪽이 제1 FET 소자와 제1 수신 단자 Rx1의 사이에 있는 노드에 접속되고, 다른쪽이 접지된다. 이 경우, 제2 FET 소자 Tr2의 게이트 전극은, 제어 단자 Vt1의 전원 라인이 제3 FET 소자 Tr3과 공유된 상태에서 접속되는 구성으로 할 수 있다. 제2 FET 소자 Tr2와 접지의 사이에는 캐패시터를 배치하여도 된다.

마찬가지로, 제6 FET 소자 Tr6은 드레인 전극과 소스 전극 중 어느 한쪽이 제5 FET 소자와 제2 수신 단자 Rx2의 사이에 있는 노드에 접속되고, 다른쪽이 접지된다. 이 경우, 제6 FET 소자 Tr6의 게이트 전극은, 제어 단자 Vt2의 전원 라인이 제7 FET 소자 Tr7과 공유된 상태에서 접속되는 구성으로 할 수 있다. 제6 FET 소자 Tr6과 접지의 사이에는 캐패시터를 배치하여도 된다.

이 실시 형태에 사용하는 고주파 회로는, 상기와 같이 전원 단자를 공유시킴으로써, 전원 단자수나 전원 라인을 적게 할 수 있어 회로 부품의 구조의 간략화, 소형화를 행하기 쉽다.

또한, 제1 수신 단자와 제1 안테나 단자를 접속할 때에, 제2 수신 단자와 제2 안테나 단자를 동시 접속하는 스위칭을 행하는 경우에는, 제어 단자 Vr1과 Vr2, Vt1과 Vt2도 공통화할 수 있다.

또한, 제3 FET 소자 Tr3과 제7 FET 소자 Tr7이 없는 구성에서도 실시 형태의 고주파 회로 부품에 사용하는 스위칭 회로로서 사용할 수 있지만, 제7 FET 소자 Tr7과 제6 FET 소자 Tr6이 있는 구성의 스위칭 회로로 하면, 송신 경로와 수신 경로의 아이솔레이션을 확보하기 쉽다.

도 15의 스위칭 회로에 있어서, 제2 및 제6 트랜지스터 회로 Tr2, Tr6을 사용하는 경우, 제2 및 제6 트랜지스터 회로 Tr2, Tr6 중 적어도 어느 한쪽은 제4 및 제8 트랜지스터 회로 Tr4, Tr8보다도 내압이 낮은 것이 바람직하다. 제2 및 제6 트랜지스터 회로 Tr2, Tr6의 양쪽을 제4 및 제8 트랜지스터 회로보다도 내압이 낮은 것으로 하는 것이 더욱 바람직하다.

또한, 제3 및 제7 트랜지스터 회로 Tr3, Tr7 중 적어도 어느 한쪽은, 제4 및 제8 트랜지스터 회로 Tr4, Tr8보다도 내압이 낮은 것이 바람직하다. 제3 및 제7 트랜지스터 회로 Tr3, Tr7의 양쪽을 제4 및 제8 트랜지스터 회로 Tr4, Tr8보다도 내압이 낮은 것으로 하는 것이 더욱 바람직하다. FET 소자 부재를 직렬로 접속한 경우에는 고주파 신호에 의한 전압은 분압되기 때문에, 각 FET 소자 부재의 소스의 전위 변동은 작아지고, FET 소자가 단체의 FET 소자 부재에 비하여 보다 큰 전압에 견딜 수 있다. FET 소자 Tr3과 FET 소자 Tr7을 배치한 것에 의해, 하나의 FET 소자만을 사용하였을 때보다도 양쪽의 FET 소자는 내압이 낮은 것을 사용할 수 있다. 소스 전극과 드레인 전극이 접속되어 있는 상태에 있어서는, FET 소자 Tr3, Tr7에는 소스 전극-드레인 전극의 사이에 큰 전압이 가해지지 않기 때문에, 내압이 낮은 것에서도 문제가 되지 않는다.

제2 및 제6 트랜지스터 회로 Tr2, Tr6 중 적어도 어느 한쪽은 제4 및 제8 트랜지스터 회로보다도 내압이 낮은 것을 사용할 수 있는 이유는, 도 14의 스위칭 회로의 설명에서 설명한 바와 같다.

제3 및 제7 트랜지스터 회로 Tr3, Tr7의 내압이 낮아도 되는 이유를 설명한다.

송신 단자 Tx로부터 제1 안테나 단자 ANT1의 신호 경로가 접속되는 경우, 송신 경로로부터 제2 안테나 단자 ANT2는 고주파적으로 분리되기 때문에, 제8 트랜지스터 회로 Tr8은 OFF 상태가 된다. 이때, 제7 트랜지스터 회로 Tr7도 OFF 상태이지만, 송신 신호는 제8 트랜지스터 회로에서 차단되기 때문에, 제7 트랜지스터 회로 Tr7에 높은 전압이 부가되는 일이 없다. 따라서, 제7 트랜지스터 회로 Tr7은 내압이 작고 게이트수가 적은 트랜지스터 회로에서도 사용할 수 있다. 게이트수가 적은 트랜지스터 회로는 소형이고 저렴하고 저손실이기 때문에 유리하다.

송신 단자 Tx로부터 제2 안테나 단자 ANT2의 신호 경로가 접속되는 경우에는, 제4 및 제3 트랜지스터 회로 Tr3, Tr4는 OFF 상태가 되므로, 마찬가지로 제1 안테나 단자 ANT1측에 게이트수가 적고 내압이 작은 제3 트랜지스터 소자 Tr3을 사용할 수 있다.

또한, 수신의 경우를 생각하면, 제1 안테나 단자 ANT1과 제1 수신 단자 Rx1이 접속되고, 제2 안테나 단자 ANT2와 제2 수신 단자 Rx2가 접속된다. 이때, 제1 및 제5 트랜지스터 회로 Tr1, Tr5가 ON 상태가 되고, 제2, 제3, 제6 및 제7 트랜지스터 회로 Tr2, Tr3, Tr6, Tr7이 OFF 상태가 된다. 수신 신호의 전력은 송신 시의 신호 전력보다도 휠씬 작기 때문에, 이들 OFF 상태의 트랜지스터 회로에 필요하게 되는 내압은 낮고, 게이트수가 적은 소형 또는 저렴한 트랜지스터 소자를 사용할 수 있다.

각 안테나 단자와 송신 단자, 각 수신 단자의 사이를 접속하기 위해서는, 상기 표 2와 동일한 제어 로직을 사용할 수 있다.

제1 안테나 단자 ANT1과 송신 단자 Tx의 신호 경로를 연결한 상태인 Mode Tx1에 대하여 설명한다.

제어 단자 Va1과 Vt1로부터 High 전압(3.0V)이 인가되어, 제어 단자 Va1에 연결되는 제4 트랜지스터 회로와, 제어 단자 Vt1에 연결되는 제3 트랜지스터 회로 Tr3이 ON 상태가 된다. 제1 안테나 단자 ANT1과 송신 단자 Tx의 신호 경로가 접속된 상태가 된다.

또한, 이 상태에 있어서, 제어 단자 Va2는 Low 전압(0.0V)이 인가되어, 제어 단자 Va2에 연결되는 제8 트랜지스터 회로는 OFF 상태가 된다. 이에 의해, 제2 안테나 ANT2와 송신 단자 Tx의 신호 경로에 흐르는 신호는 차단된다.

또한, 제어 단자 Va1은 제10 트랜지스터 회로 Tr10에도 연결되어 있어, 제10 트랜지스터 회로 Tr10은 ON 상태가 되기 때문에, 제8 트랜지스터 회로 Tr8과 제7 트랜지스터 회로 Tr7의 사이에 있는 노드로부터 접지되는 경로는 션트 회로로서 작용한다. 이로 인해, 트랜지스터 회로 Tr8로부터 누설된 신호는, 이 션트 회로측에 흐르기 때문에, 송신 단자 Tx로부터 제2 안테나 단자 ANT2에 흐르는 신호량이 더 적어지고, 안테나 단자간의 송신 경로끼리 및 송신 단자로부터 제1 수신 단자에의 아이솔레이션을 확보할 수 있어, Tx 다이버시티 회로로서 바람직한 송신 상태를 유지할 수 있다.

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제어 단자 Vt2에의 인가 전압은 High나 Low라도 스위치 회로로서 동작시키는 것은 가능하다. 단, 제어 단자 Vt2로부터 High 전압(3.0V)이 인가되면, 제어 단자 Vt2에 연결되는 제6과 제7 트랜지스터 회로 Tr6, Tr7이 ON 상태가 되고, 제5 트랜지스터 회로 Tr5와 제2 수신 단자 Rx2의 사이로부터 접지되는 신호 경로가 션트 회로가 되므로, 제5 트랜지스터 회로 Tr5로부터 제2 수신 단자 Tr2에 누설되는 신호가 있어도 제2 수신 단자 Rx2측에 신호가 가지 않기 때문에, 송신 경로와 수신 경로의 아이솔레이션을 확보할 수 있다.

Mode가 Tx2인 경우도, 상기와 마찬가지로 각 신호 경로에 대응한 트랜지스터 회로의 접속/비접속이 전환된다. 설명은 생략한다.

Mode가 Rx인 경우를 설명한다.

제어 단자 Vr1과 Vr2로부터 High 전압(3.0V)이 인가되어, 제어 단자 Vr1에 연결되는 제1 트랜지스터 회로 Tr1과, 제어 단자 Vr2에 연결되는 제5 트랜지스터 회로 Tr5가 ON 상태가 된다. 이에 의해, 제1 안테나 단자 ANT1과 제1 수신 단자 Rx1, 제2 안테나 단자 ANT2와 제2 수신 단자 Rx2의 신호 경로가 접속된 상태가 된다.

이 상태에 있어서, 제어 단자 Vt1과 Vt2로부터는 Low 전압(0.0V)이 인가되어, 제어 단자 Vt1에 연결되는 제2와 제3 트랜지스터 회로 Tr2, Tr3, 제어 단자 Vt2에 연결되는 제6과 제7 트랜지스터 회로 Tr6, Tr7은 OFF 상태가 된다. 이에 의해, 제1 안테나 단자 ANT1과 제1 수신 단자 Rx1의 신호 경로, 제2 안테나 단자 ANT2와 제2 수신 단자 Rx2의 신호 경로로부터 신호가 다른 경로로 누설되는 것이 억제된다.

이 상태에 있어서, 제어 단자 Va1과 Va2의 인가 전압은 High나 Low라도 스위치 회로로서 동작시키는 것은 가능하다. 제어 단자 Va1과 Va2에 High 전압이 인가되어 있으면, 제9, 제10 트랜지스터 회로 Tr9, Tr10이 ON 상태가 되어 션트 회로가 되므로, 가령 제3, 제7 트랜지스터 회로 Tr3, Tr7로부터 송신 단자 Tx측에 신호가 누설되었다고 하여도 신호는 션트 회로측에 흐르므로, 송신 경로와 수신 경로의 아이솔레이션을 확보할 수 있기 때문에 바람직하다.

도 16은 트랜지스터 소자를 하나의 반도체 기판 상에서 구성한 스위칭 회로의 기판면의 레이아웃의 모식도이다. 신호 경로는 실선으로, 전원 라인은 파선으로 나타낸다.

송신 단자 Tx에 접속되는 단자(이하, 설명을 간략화하기 위하여 간단히 송신 단자 Tx라고 함), 제1 및 제2 수신 단자에 접속되는 단자(이하 간단히 제1 수신 단자 Rx1, 제2 수신 단자 Rx2라고 함)가 단일한 반도체 실리콘 기판의 기판면 상에 형성된다.

제1 수신 단자 Rx1, 제2 수신 단자 Rx2가 인접하는 각에 배치된다. 수신 단자가 각측에 배치되므로, 다른 단자와 이격된 상태에서 회로를 설계할 수 있어, 다른 신호 경로와의 아이솔레이션을 확보할 수 있다. 트랜지스터 소자는 이 수신 단자보다 각으로부터 이격된 내부측에 배치된다.

송신 단자 Tx는 수신 단자 Rx1, Rx2가 배치되는 각 사이에 끼워진 변에 휘어져 배치되고, 수신 단자 Rx1, Rx2의 중간점에 배치된다. 송신 단자 Tx가 수신 단자 Rx1, Rx2의 중간점에 배치되기 때문에, 트랜지스터 소자 등의 회로 소자도 이 송신 단자 Tx를 중심으로 선 대칭이 되도록 배치할 수 있고, 송신 단자 Tx와 수신 단자 Rx1, Rx2의 사이의 아이솔레이션을 거의 동일한 정도로 확보할 수 있다. 또한, 송신 단자 Tx와 수신 단자 Rx1, Rx2의 사이에 캐패시터 등 외의 소자도 배치할 수 있으므로, 회로 설계가 용이하게 된다. 또한, 그라운드 전극을 형성함으로써, 송신 경로와 수신 경로의 아이솔레이션을 확보할 수 있다.

또한, 스위치를 조합하는 스위칭 회로와 달리 전송 선로의 일부를 공유화할 수 있으므로, 스위칭 회로의 소형화가 가능하고, 고주파 회로 부품의 탑재면의 설계 레이아웃이 용이하게 된다. 또한, 전송 선로가 공유화되어 짧게 할 수 있는 만큼 손실을 저감할 수 있다.

또한, 스위치를 조합하는 스위칭 회로보다도 좌우 대칭의 회로를 형성하기 쉽기 때문에, 수신 경로끼리나 송신 경로를 전환한 경우에 리턴 손실이나 삽입 손실이 마찬가지로 변화하므로, 각 안테나로부터의 출력 전압을 일정하게 할 수 있다.

제1 안테나 단자 ANT1에 접속되는 전극과 제2 안테나 단자 ANT2에 접속되는 전극(이하, 간단히 안테나 단자 ANT1, ANT2라고 함)은, 나머지 2개의 각측에 배치된다. 안테나 단자 ANT1, ANT2가 각측에 배치되므로, 다른 단자와 이격한 상태에서 회로를 설계할 수 있어, 다른 신호 경로와의 아이솔레이션을 확보할 수 있다. 트랜지스터 소자는 탑재면에 있어서 안테나 단자보다 내부측에 배치된다. 전원 라인은 이 안테나 단자 ANT1, ANT2, 수신 단자 Rx1, Rx2, 송신 단자 Tx 중 적어도 하나로부터 각측(외주측)에 돌아 들어가도록 형성하면, 다른 트랜지스터 소자와의 간섭이 작아져 각 신호 경로의 아이솔레이션을 확보할 수 있다. 전원 라인은 반도체 기판의 적어도 하나의 변을 따라 형성되는 것이 바람직하다.

이 단자 배치에 있어서, 제4 트랜지스터 회로 Tr4와 제8 트랜지스터 소자 Tr8이 송신 단자 Tx에 대하여 등거리이면서, 다른 트랜지스터 소자보다 근접하도록 배치된다.

제9 트랜지스터 소자 Tr9는 제4 트랜지스터 소자 Tr4를 개재하여 송신 단자 Tx로부터 이격되는 측에 배치, 접속된다. 또한, 제10 트랜지스터 소자 Tr10은 제8 트랜지스터 소자 Tr8을 개재하여 송신 단자 Tx로부터 이격되는 측에 배치, 접속된다.

제3 트랜지스터 소자 Tr3은 제9 트랜지스터 소자 Tr9와 제1 안테나 단자 ANT1의 사이에 배치된다. 또한, 제7 트랜지스터 소자 Tr7은 제10 트랜지스터 소자 Tr10과 제2 안테나 단자 ANT2의 사이에 배치된다.

제1 트랜지스터 소자 Tr1은 제9 트랜지스터 소자 Tr9와 제1 수신 단자 Rx1의 사이에 배치된다. 제1 트랜지스터 소자 Tr1은 제1 안테나 단자 ANT1과 제1 수신 단자 Rx1의 사이에 있는 수신 경로를 개폐하기 위한 소자이기 때문에, 송신 경로와의 아이솔레이션 확보를 행하는 것이 바람직하다. 그로 인해 제1 트랜지스터 소자 Tr1은, 제1 수신 단자 Rx1과의 거리가, 송신 경로에 배치되는 각 트랜지스터 소자 Tr3, Tr9, Tr4와의 거리보다 가까워지도록 배치되어 있다.

제5 트랜지스터 소자 Tr5는 제10 트랜지스터 소자 Tr10과 제2 수신 단자 Rx2의 사이에 배치된다. 제5 트랜지스터 소자 Tr5는, 제1 트랜지스터와 마찬가지의 이유로부터 제2 수신 단자 Rx2와의 거리가, 송신 경로에 배치되는 각 트랜지스터 소자 Tr7, Tr10, Tr8과의 거리보다 가까워지도록 배치되어 있다.

제2 트랜지스터 소자 Tr2는 제1 수신 단자 Rx1과 송신 단자의 사이에 배치되고, 제2 트랜지스터 소자 Tr2에 접속되는 제1 캐패시터 C1 및 제1 그라운드 단자 전극 GND1과 함께 반도체 기판의 변을 따라 배치되어 있다. 또한, 제6 트랜지스터 소자 Tr6은 제2 수신 단자 전극 Rx2와 송신 단자 전극 Tx의 사이에 배치되고, 제6 트랜지스터 소자 Tr6에 접속되는 제4 캐패시터 C4 및 제4 그라운드 단자 GND4와 함께 반도체 기판의 변을 따라 배치되어 있다.

상기와 같은 소자 배치로 함으로써, 아이솔레이션 특성이 우수한 Tx 다이버시티 회로를 얻을 수 있다.

(3) 제3 실시 형태

도 17은 다른 실시 형태를 도시하는 블록도이다.

제1 및 제2 분파 회로 DIP1, DIP2의 각각은, 제1 통신 시스템의 주파수 대역을 통과 대역으로 하고 제2 통신 시스템의 주파수 대역을 저지 대역으로 하는 저역 통과 필터부와, 제1 통신 시스템의 주파수 대역을 저지 대역으로 하고 제2 통신 시스템의 주파수 대역을 통과 대역으로 하는 고역 통과 필터부로 구성되어 있는 다이플렉서이다. 제1 분파 회로 DIP1의 저역 통과 필터부와 제1 통신 시스템용의 제1 수신 단자 Rx1-1의 사이에, DIP1부터 순서대로 대역 통과 필터 회로 BPF3-1-1 및 제1 통신 시스템의 수신 신호를 증폭하는 저잡음 증폭기 회로 LNA1-1이 접속되어 있다. 대역 통과 필터 회로 BPF3-1-1은, 제2 통신 시스템의 신호도 포함시킨 불필요한 신호가 저잡음 증폭기 회로 LNA1-1에 입력되는 것을 방지한다.

또한, 제1 분파 회로 DIP1의 고역 통과 필터부와 제2 통신 시스템용의 제1 수신 단자 Rx1-2의 사이에, DIP1부터 순서대로 대역 통과 필터 회로 BPF3-1-2 및 제2 통신 시스템의 수신 신호를 증폭하는 저잡음 증폭기 회로 LNA1-2가 접속되어 있다. 대역 통과 필터 회로 BPF3-1-2는, 제1 통신 시스템의 신호도 포함시킨 불필요한 신호가 저잡음 증폭기 회로 LNA1-2에 입력되는 것을 방지한다.

또한, 제2 분파 회로 DIP2의 저역 통과 필터부와 제1 통신 시스템용의 제2 수신 단자 Rx2-1의 사이에, DIP2부터 순서대로 대역 통과 필터 회로 BPF3-2-1 및 저잡음 증폭기 회로 LNA2-1이 접속되어 있고, 제2 분파 회로 DIP2의 고역 통과 필터부와 제2 통신 시스템용의 제2 수신 단자 Rx2-2의 사이에, DIP2부터 순서대로 대역 통과 필터 회로 BPF3-2-2 및 저잡음 증폭기 회로 LNA2-2가 접속되어 있다. 이들 회로의 배치 및 기능은, 제1 분파 회로 DIP1과 제1 통신 시스템용의 제1 수신 단자 Rx1-1 및 제2 통신 시스템용의 제1 수신 단자 Rx1-2와의 사이의 회로의 것과 동일하므로 설명을 생략한다.

도 17에 도시하는 저잡음 증폭기 회로 LNA1-1, LNA1-2, LNA2-1, LNA2-2를 가짐으로써 고주파 회로의 고집적화를 도모할 수 있다. 단, 상기 각 분파 회로와 각 수신 단자의 사이의 구성은 필요한 특성에 따라 생략하거나, 혹은 필터 회로를 더 추가하여도 된다.

분파 회로 DIP3은, 제1, 제2 분파 회로 DIP1, DIP2와 마찬가지로 제1 통신 시스템의 주파수 대역을 통과 대역으로 하고 제2 통신 시스템의 주파수 대역을 저지 대역으로 하는 저역 통과 필터부와, 제1 통신 시스템의 주파수 대역을 저지 대역으로 하고 제2 통신 시스템의 주파수 대역을 통과 대역으로 하는 고역 통과 필터부로 구성되어 있는 다이플렉서이다.

분파 회로 DIP3의 저역 통과 필터부와 제1 통신 시스템용의 송신 단자 Tx1의 사이에, DIP3부터 순서대로 송신 신호를 증폭하는 고주파 증폭 회로 HPA1 및 대역 통과 필터 회로 BPF3-5-1이 접속되어 있다. 대역 통과 필터 회로 BPF3-5-1은 송신 신호 이외의 불필요한 대역의 노이즈가 고주파 증폭 회로 HPA1에 입력되는 것을 방지한다. 분파 회로 DIP3의 저역 통과 필터부는, 고주파 증폭 회로 HPA1에서 발생하는 고조파를 억제할 수도 있다.

분파 회로 DIP3의 고역 통과 필터부와 제2 통신 시스템용의 송신 단자 Tx2의 사이에, DIP3부터 순서대로 송신 신호를 증폭하는 고주파 증폭 회로 HPA2 및 대역 통과 필터 회로 BPF3-5-2가 접속되어 있다. 대역 통과 필터 회로 BPF3-5-2는 송신 신호 이외의 불필요한 대역의 노이즈가 고주파 증폭 회로 HPA2에 입력되는 것을 방지한다.

도 17에 도시하는 고주파 증폭 회로 HPA1, HPA2를 가짐으로써 고주파 회로의 고집적화를 도모할 수 있다. 분파 회로 DIP3과 제1 통신 시스템용의 송신 단자 Tx1의 사이의 구성, 및 분파 회로 DIP3과 제2 통신 시스템용의 송신 단자 Tx2의 사이의 구성은 필요한 특성에 따라 생략하거나, 혹은 필터 회로를 더 추가하여도 된다.

제1 및 제2 분파 회로 DIP1, DIP2 대신에 단극쌍투형의 스위치 회로를 설치하여도 된다.

도 17에 도시하는 실시 형태에서는 제1 통신 시스템용의 제1 수신 단자 Rx1-1과 제1 통신 시스템용의 제2 수신 단자 Rx2-1은 별개의 안테나에 독립적으로 접속되어 있기 때문에, 안테나의 전환을 행하지 않고, 제1 통신 시스템의 수신 신호를 동시에 복수의 수신 단자에 출력할 수 있다. 마찬가지로, 제2 통신 시스템의 수신 신호를 동시에 복수의 수신 단자에 출력할 수 있다. 이러한 멀티 인풋 방식의 고주파 회로를 사용함으로써 수신 감도가 향상된다.

이 실시 형태에 있어서도, 적층체 내부에서의 수신 경로에 배치되는 필터 회로는 적층 방향으로 보아 겹치지 않고, 또한 수신 경로끼리의 사이, 송신 경로와 수신 경로의 사이에 비아에 의한 실드를 배치한다.

(4) 제4 실시 형태

도 18은 다른 Tx 다이버시티 회로의 일례이다. 도 18의 고주파 회로는, 예를 들어 제1 통신 시스템이 2.5GHz대의 WiMAX, 제2 통신 시스템이 제1 통신 시스템보다 주파수 대역이 고주파측인 3.5GHz대의 WiMAX인 무선 통신 장치에 사용하는 프론트엔드 모듈로서 사용할 수 있다. 또한, 예를 들어 2.4GHz대와 5GHz대의 무선 LAN, WiMAX와 무선 LAN의 조합 등, 다른 조합에서도 이 실시 형태의 구성을 사용할 수 있다.

이 고주파 회로는 제1 및 제2 안테나 단자 ANT1, ANT2와, 제1 통신 시스템의 제1 수신 단자 Rx1-1과 제2 통신 시스템의 제1 수신 단자 Rx1-2, 제1 통신 시스템의 송신 단자 Tx1과 제2 통신 시스템의 송신 단자 Tx2, 제1 통신 시스템의 제2 수신 단자 Rx2-1과 제2 통신 시스템의 제2 수신 단자 Rx2-2, 및 스위칭 회로 DP3T1을 갖는다. 스위칭 회로 DP3T1은 상기에서 설명한 스위칭 회로와 동일한 것을 사용할 수 있다.

스위칭 회로 DP3T1에 단극쌍투의 제4 스위치 SW4를 배치한다. 제4 스위치 SW4의 단극측 단자가 스위칭 회로 DP3T1에 접속되고, 쌍투측 단자가 각각 제1 통신 시스템용의 송신 단자 Tx1과 제2 통신 시스템용의 송신 단자 Tx2에 접속된다. 제4 스위치 SW4는 송신 경로를 적절하게 전환하고, 스위칭 회로 DP3T1과 함께 전환됨으로써 각 송신 단자로부터의 신호를 제1 안테나 단자 ANT1, 제2 안테나 단자 ANT2에 송신할 수 있다. 이와 같이 제4 스위치 SW4를 설치함으로써 복수의 주파수대의 통신 시스템에 대응하는 Tx 다이버시티 회로로 할 수 있다. 제4 스위치 SW4를 사용하였기 때문에, 동일한 위치에 분파 회로를 사용한 회로보다도, 제1과 제2 통신 시스템의 주파수 대역이 가까운 것이라도 확실하게 양쪽의 송신 단자로부터의 신호를 각 안테나 단자에 송신할 수 있고, 또한 송신 손실도 억제할 수 있다.

제4 스위치 SW4와 각 송신 단자 Tx1, Tx2의 사이에는 고주파 증폭 회로 HPA1, HPA2를 배치하는 것이 바람직하다. 고주파 증폭 회로 HPA1, HPA2는 동일한 칩에 집적하여 고집적화할 수 있다.

이 제4 스위치 SW4는 기지의 단극쌍투의 스위치를 사용할 수 있다. 고주파 증폭 회로 HPA1 혹은 HPA2의 제어 단자와, 이 고주파 증폭 회로 HPA1, HPA2가 접속되는 쌍투측 단자와 단극측 단자의 사이의 트랜지스터 소자의 제어 단자가 공통의 단자에 접속되는 구조로 하는 것이 바람직하다. 이렇게 함으로써, 회로 전체의 제어 단자의 수를 감소시킬 수 있다.

고주파 증폭 회로 HPA1, HPA2와 송신 단자 Tx1, Tx2의 사이에는 대역 통과 필터 회로 BPF4-5-1, BPF4-5-2를 각각 배치하는 것이 바람직하다. 이 대역 통과 필터 회로 BPF4-5-1, BPF4-5-2는, 송신 신호 이외의 불필요한 대역의 노이즈가 고주파 증폭 회로 HPA1, HPA2에 입력되는 것을 방지할 수 있다.

또한, 제4 스위치 SW4와 고주파 증폭 회로 HPA1, HPA2의 사이에는 저역 통과 필터 회로 LPF4-1, LPF4-2를 배치하는 것이 바람직하다. 이 저역 통과 필터 회로 LPF4-1, LPF4-2는 고주파 증폭 회로 HPA1, HPA2에서 발생하는 고조파를 억제할 수 있다.

제1 통신 시스템의 제1 수신 단자 Rx1-1과 제2 통신 시스템의 제1 수신 단자 Rx1-2는, 제1 분파 회로 DIP1을 통하여 스위칭 회로 DP3T1의 제1 수신 단자 Rx1에 접속된다.

마찬가지로, 제1 통신 시스템의 제2 수신 단자 Rx2-1과 제2 통신 시스템의 제2 수신 단자 Rx2-2는, 제2 분파 회로 DIP2를 통하여 스위칭 회로 DP3T1의 제2 수신 단자 Rx2에 접속된다.

도 18에서는 분파 회로 DIP1, 2를 사용한 예를 도시하지만, 상기와 같이 분파 회로는 스위치 회로이어도 된다.

스위치 또는 분파 회로와 각 수신 단자의 사이에는, 수신 신호를 증폭하는 저잡음 증폭기 회로 LNA1-1, 1-2, 2-1, 2-2가 접속되어 있는 것이 바람직하다. 또한, 스위치 회로 또는 분파 회로와 각 수신 단자의 사이에는, 저잡음 증폭기 회로 LNA의 전단이나 후단 중 적어도 한쪽에 대역 통과 필터 회로 BPF4-3-1, 4-3-2, 4-4-1, 4-4-2가 배치되어 있는 것이 바람직하다. 이들 대역 통과 필터 회로는, 각 통신 시스템의 신호도 포함시킨 불필요한 신호가 저잡음 증폭기 회로나 각 수신 단자에 입력되는 것을 방지한다.

또한, 수신 경로에 분파 회로를 사용한 경우에는, 저잡음 증폭기 회로의 전단에 필터 회로를 배치하지 않아도 불필요한 신호가 저잡음 증폭기 회로 LNA에 입력되는 것을 억제할 수 있다. 그로 인해 필터 회로를 저잡음 증폭기 회로 LNA의 후단에만 배치하는 구조를 사용할 수 있다. 사용하는 필터 회로는 대역 통과 필터 회로가 바람직하다.

스위치 SW4는, 도 19에 도시한 바와 같이 송신 경로에 배치된 고주파 증폭 회로 HPA1, HPA2의 제어 단자와, 스위치 SW4의 게이트 전극에 연결되는 단자를 공통화할 수 있다.

(5) 제5 실시 형태

도 20은 듀얼 대역의 고주파 회로의 다른 블록도이다. 이 고주파 회로는 쌍극4투의 스위칭 회로 DP4T를 사용하고 있다. 스위칭 회로 DP4T에는 2개의 송신 단자 Tx1, Tx2가 설치되고, 한쪽은 제1 통신 시스템용의 송신 단자 Tx1에 접속되고, 다른쪽은 제2 통신 시스템용의 송신 단자 Tx2에 접속된다.

분파 회로 DIP1과 제1 수신 단자 Rx1-1 및 Rx1-2의 사이에 연결된 각 회로, 분파 회로 DIP2와 제1 수신 단자 Rx2-1 및 Rx2-2의 사이에 연결된 각 회로는 도 17의 블록도의 회로와 동일하며, 그 구성 및 효과의 설명을 생략하지만, 이 실시 형태에 한정되지 않고, 필요에 따라 각 필터 회로를 추가, 생략하여도 되고, 상이한 종류의 필터 회로를 사용하여도 된다.

스위칭 회로 DP4T와 제1 통신 시스템용의 송신 단자 Tx1의 사이에, 스위칭 회로 DP4T부터 순서대로 저역 통과 필터 회로 LPF5-1, 송신 신호를 증폭하는 고주파 증폭 회로 HPA1 및 대역 통과 필터 회로 BPF5-5-1이 접속되어 있다.

또한, 스위칭 회로 DP4T와 제2 통신 시스템용의 송신 단자 Tx2의 사이에, 스위칭 회로 DP4T부터 순서대로 저역 통과 필터 회로 LPF5-2, 송신 신호를 증폭하는 고주파 증폭 회로 HPA2 및 대역 통과 필터 회로 BPF5-5-2가 접속되어 있다.

제5 실시 형태의 고주파 회로는 제3 실시 형태의 고주파 회로보다도 분파 회로가 적어도 되므로, 적층체 내의 회로 소자의 설계 자유도가 높고, 또한 송신 경로와 수신 경로를 적층체 내에서 이격하도록 설계가 가능하여, 특히 송신 경로에서의 아이솔레이션 확보에 효과가 있다.

도 21은 상기 스위칭 회로 DP4T1을 4개의 스위치로 구성한 일례를 도시한다. 스위칭 회로 DP4T1은, 제1 안테나 단자 ANT1에 단극3투의 스위치 SW1s의 단극측 단자가 접속되고, 이 제1 단극3투 고주파 스위치 SW1s는 3투측 단자 중 하나가 제1 수신 단자 Rx1에 접속되고, 제2 안테나 단자 ANT2에 단극3투의 스위치 SW2s의 단극측 단자가 접속되고, 이 제2 단극3투의 스위치 SW2s는 3투측 단자 중 하나가 제2 수신 단자 Rx2에 접속되어 있다.

또한, 단극쌍투의 고주파 스위치 SW3s는, 제1과 제2 단극3투의 고주파 스위치 SW1s, SW2s의 3투측 단자의 각각 하나에 쌍투측 단자가 연결되도록 접속되어 있다. 마찬가지로, 단극쌍투의 고주파 스위치 SW4s가, 제1과 제2 단극3투의 스위치 SW1s, SW2s의 3투측 단자의 나머지 각각 하나에 쌍투측 단자가 연결되도록 접속되어 있다.

각 스위치 SW1s, SW2s, SW3s, SW4s의 전환에 의해, 제1 및 제2 수신 단자는 각각 동시에 제1 및 제2 안테나 단자 ANT1, ANT2에 접속 가능하게 구성된다. 또한, 송신 단자 Tx1 및 Tx2 중 어느 한쪽은 상기 제1 및 제2 안테나 단자 ANT1, ANT2를 선택하여 접속 가능하게 구성되어 있다.

도 22는 도 21의 고주파 회로에 사용하는 것이 가능한 스위칭 회로의 등가 회로의 일 형태를 도시하는 도면이다.

이 실시 형태의 스위칭 회로는 제1 내지 제16 FET 소자를 사용한 것이지만, 필요하게 되는 아이솔레이션 특성이나 리턴 손실 특성에 의해 FET 소자를 적절하게 생략 또는 새롭게 부가하는 것도 가능하다.

제1 FET 소자 Tr1은 드레인 전극이나 소스 전극 중 어느 한쪽이 제1 안테나 단자 ANT1에, 다른쪽이 제1 수신 단자 Rx1에 접속된다. 또한, 제1 FET 소자 Tr1의 게이트 전극은 제어 단자 Vr1의 전원 라인에 접속된다. 비접속 상태로 함으로써 송신 경로로부터 신호가 누설되는 것을 억제할 수 있다.

제3 FET 소자 Tr3과 제4 FET 소자 Tr4는 제1 안테나 단자 ANT1로부터 제1 송신 단자 Tx1에 연결되는 신호 경로에 배치된다. 제3 FET 소자 Tr3은 드레인 전극이나 소스 전극 중 어느 한쪽이 제1 안테나 단자 ANT1에 접속되고, 다른쪽이 제4 FET 소자 Tr4에 접속된다. 제4 FET 소자 Tr4는 드레인 전극이나 소스 전극 중 어느 한쪽이 제3 FET 소자 Tr3에 접속되고, 다른쪽이 제1 송신 단자 Tx1에 접속된다. 제3 FET 소자 Tr3의 게이트 전극은 제어 단자 Vt1의 전원 라인에, 제4 FET 소자 Tr4의 게이트 전극은 제어 단자 Va1의 전원 라인에 접속된다.

제13 FET 소자 Tr13과 제11 FET 소자 Tr11이 제2 안테나 단자 ANT2로부터 제1 송신 단자 Tx1에 연결되는 신호 경로에 배치된다. 제13 FET 소자 Tr13은 드레인 전극과 소스 전극 중 어느 한쪽이 제2 안테나 단자 ANT2에 접속되고, 다른쪽이 제11 FET 소자 Tr11에 접속된다. 제11 FET 소자 Tr11은 드레인 전극과 소스 전극 중 어느 한쪽이 제13 FET 소자 Tr13에 접속되고, 다른쪽이 제1 송신 단자 Tx1에 접속된다. 제13 FET 소자 Tr13의 게이트 전극은 제어 단자 Vt2의 전원 라인에, 제11 FET 소자 Tr11의 게이트 전극은 제어 단자 Vb1의 전원 라인에 접속된다.

제3과 제4 FET 소자, 제11과 제15 FET 소자는 어느 한쪽만이어도 되지만, 각각 배치함으로써 누설 신호를 억제할 수 있어 바람직하다.

제9 FET 소자 Tr9는 드레인 전극과 소스 전극 중 어느 한쪽이 제3 FET 소자 Tr3과 제4 FET 소자 Tr4의 사이에 있는 노드에 접속되고, 다른쪽이 접지된다. 제9 FET 소자 Tr9와 접지점의 사이의 신호 경로에는 캐패시터를 배치하여도 된다. 또한, 제9 FET 소자 Tr9의 게이트 전극은, 제어 단자 Vb1의 전원 라인이 제11 FET 소자 Tr11과 공유된 상태에서 접속된다.

제15 FET 소자 Tr15는 드레인 전극과 소스 전극 중 어느 한쪽이 제13 FET 소자 Tr13과 제11 FET 소자 Tr11의 사이에 있는 노드에 접속되고, 다른쪽이 접지된다. 제15 FET 소자 Tr15와 접지점의 사이의 신호 경로에는 캐패시터를 배치하여도 된다. 또한, 제15 FET 소자 Tr15의 게이트 전극은, 제어 단자 Va1의 전원 라인이 제4 FET 소자 Tr4와 공유된 상태에서 접속된다.

이 제9 FET 소자 Tr9에 의해 션트 회로를 형성함으로써, 송신 단자 Tx1이 한쪽의 안테나 단자에 접속되었을 때, 다른쪽에의 신호의 누설을 억제할 수 있다.

제5 FET 소자 Tr5는 드레인 전극과 소스 전극 중 어느 한쪽이 제2 안테나 단자 ANT2에 연결되고, 다른쪽이 제2 수신 단자 Rx2에 연결된다. 또한, 제5 FET 소자 Tr5의 게이트 전극은 제어 단자 Vr2의 전원 라인에 접속된다. 비접속 상태로 함으로써 송신 경로로부터 신호가 누설되는 것을 억제할 수 있다.

제7 FET 소자 Tr7과 제8 FET 소자 Tr8이 제2 안테나 단자 ANT2로부터 제2 송신 단자 Tx2에 연결되는 신호 경로에 배치된다. 제7 FET 소자 Tr7은 드레인 전극과 소스 전극 중 어느 한쪽이 제2 안테나 단자 ANT2와 제13 FET 소자 Tr13의 사이의 노드에 접속되고, 다른쪽이 제8 FET 소자 Tr8에 접속된다. 제8 FET 소자 Tr8은 드레인 전극과 소스 전극 중 어느 한쪽이 제7 FET 소자 Tr7에 접속되고, 다른쪽이 제2 송신 단자 Tx에 접속된다. 제7 FET 소자 Tr7의 게이트 전극은 제어 단자 Vt2의 전원 라인에 제6, 제13 FET 소자 Tr6, Tr13과 공유된 상태에서 접속된다. 제8 FET 소자 Tr8의 게이트 전극은 제어 단자 Va2의 전원 라인에 접속된다.

제14 FET 소자 Tr14와 제12 FET 소자 Tr12가 제1 안테나 단자 ANT1로부터 제2 송신 단자 Tx2에 연결되는 신호 경로에 배치된다. 제14 FET 소자 Tr14는 드레인 전극과 소스 전극 중 어느 한쪽이 제1 안테나 단자 ANT1과 제3 FET 소자 Tr3의 사이의 노드에 접속되고, 다른쪽이 제12 FET 소자 Tr12에 접속된다. 제12 FET 소자 Tr12는 드레인 전극과 소스 전극 중 어느 한쪽이 제14 FET 소자 Tr14에 접속되고, 다른쪽이 제2 송신 단자 Tx2에 접속된다. 제14 FET 소자 Tr14의 게이트 전극은 제어 단자 Vt1의 전원 라인에, 제12 FET 소자 Tr12의 게이트 전극은 제어 단자 Vb2의 전원 라인에 접속된다.

제16 FET 소자 Tr16은 드레인 전극과 소스 전극 중 어느 한쪽이 제14 FET와 제12 FET 소자 Tr12의 사이에 있는 노드에 접속되고, 다른쪽이 접지된다. 제16 FET 소자 Tr16과 접지점의 사이의 신호 경로에는 캐패시터를 배치하여도 된다. 또한, 제16 FET 소자 Tr16의 게이트 전극은, 제어 단자 Va2의 전원 라인에 제8 FET 소자 Tr8과 공유된 상태에서 접속된다.

제10 FET 소자 Tr10은 드레인 전극과 소스 전극 중 어느 한쪽이 제7 FET 소자 Tr7과 제8 FET 소자 Tr8의 사이에 있는 노드에 접속되고, 다른쪽이 접지된다. 제10 FET 소자 Tr10과 접지점의 사이의 신호 경로에는 캐패시터를 배치하여도 된다. 또한, 제10 FET 소자 Tr10의 게이트 전극은, 제어 단자 Vb2의 전원 라인에 제12 FET 소자 Tr12와 공유된 상태에서 접속된다.

또한, 제2 FET 소자 Tr2는 드레인 전극과 소스 전극 중 어느 한쪽이 제1 FET 소자 Tr1과 제1 수신 단자 Rx1의 사이에 있는 노드에 접속되고, 다른쪽이 접지된다. 제2 FET 소자 Tr2의 게이트 전극은, 제어 단자 Vt1의 전원 라인에 제3 및 제14 FET 소자 Tr14와 공유된 상태에서 접속된 구성으로 할 수 있다. 제2 FET 소자 Tr2와 접지의 사이에는 캐패시터를 배치하여도 된다.

마찬가지로, 제6 FET 소자 Tr6은 드레인 전극과 소스 전극 중 어느 한쪽이 제5 FET 소자 Tr5와 제2 수신 단자 Rx2의 사이에 있는 노드에 접속되고, 다른쪽이 접지된다. 제6 FET 소자 Tr6의 게이트 전극은, 제어 단자 Vt2의 전원 라인에 제7 및 제13 FET 소자 Tr13과 공유된 상태에서 접속된 구성으로 할 수 있다. 제6 FET 소자 Tr6과 접지의 사이에는 캐패시터를 배치하여도 된다.

제2, 제3 및 제14 FET 소자 Tr2, Tr3, Tr14, 및 제6, 제7 및 제13 FET 소자 Tr6, Tr7, Tr13은 전원 라인이 공유화되어 있기 때문에, 그 접속/비접속이 동일하게 되도록 제어할 수 있다. 이로 인해, 예를 들어 제1 또는 제2 송신 단자 Tx1, Tx2로부터 제1 안테나 단자 ANT1 사이의 경로에 신호를 흘리는 경우, 즉 제3 또는 제14 FET 소자 Tr14가 접속된 상태가 되는 경우에는, 제2 FET 소자 Tr2가 접속된 상태가 되기 때문에, 제2 수신 단자 Rx2와 제5 FET 소자 Tr5의 사이에서 션트 회로가 형성된다. 이에 의해 제1 트랜지스터 소자 Tr1을 통하여 제2 안테나 단자에 누설되는 누설 신호를 억제할 수 있고, 송신 경로와 수신 경로의 아이솔레이션을 높일 수 있다.

또한, 제1 또는 제2 송신 단자 Tx1, Tx2로부터 제1 안테나 단자 ANT1 사이의 경로에 신호를 흘리는 경우, 제6 FET 소자 Tr6을 ON 상태로 하므로, 제2 수신 단자 Rx2와 제5 FET 소자 Tr5의 사이에 션트 회로가 형성되어, 제2 수신 단자 Rx2측에 신호가 누설되는 것을 억제할 수 있고, 송신 경로와 수신 경로의 아이솔레이션을 높일 수 있다.

또한, 전원 단자를 공유시킴으로써, 전원 단자수나 전원 라인을 적게 할 수 있어 회로 부품의 구조 간략화나 소형화를 행하기 쉽다.

또한, 제1 수신 단자 Rx1과 제1 안테나 단자 ANT1을 접속할 때에, 제2 수신 단자 Rx2와 제2 안테나 단자 ANT2를 접속하는 스위칭을 행하는 경우에는, 제어 단자 Vr1 및 Vr2도 공통화할 수 있다.

또한, 제3, 제7, 제13, 제14 FET 소자 Tr3, Tr7, Tr13, Tr14가 없는 구성에서도 실시 형태의 고주파 회로 부품에 사용하는 스위칭 회로로서 사용할 수 있지만, 이들 FET 소자가 있는 구성의 스위칭 회로로 하면, 송신 경로와 수신 경로의 아이솔레이션을 확보하기 쉽다.

또한, 제9, 제10, 제15, 제16 FET 소자 Tr9, Tr10, Tr15, Tr16이 구성 소자의 일부가 되는 각 션트 회로가 없는 구성에서도 실시 형태의 고주파 회로 부품에 사용하는 스위칭 회로로서 사용할 수 있지만, 이들 션트 회로가 있는 구성의 스위칭 회로로 하면, 송신 경로와 수신 경로의 아이솔레이션을 확보하기 쉽다.

도 22의 스위칭 회로에 있어서, 제2 및 제6 FET 소자 Tr2, Tr6을 사용하는 경우, 제2 및 제6 FET 소자 Tr2, Tr6 중 적어도 하나는 제4, 제8, 제11 및 제12 FET 소자 Tr4, Tr8, Tr11, Tr12보다도 내압이 낮은 것인 것이 바람직하다. 제2 및 제6 FET 소자 Tr2, Tr6의 양쪽이 제4, 제8, 제11 및 제12 FET 소자 Tr4, Tr8, Tr11, Tr12보다도 내압이 낮은 것인 것이 더욱 바람직하다.

또한, 제3, 제7, 제13 및 제14 FET 소자 Tr3, Tr7, Tr13, Tr14 중 적어도 하나는, 제4, 제8, 제11 및 제12 FET 소자 Tr4, Tr8, Tr11, Tr12보다도 내압이 낮은 것인 것이 바람직하다. 제3, 제7, 제13 및 제14 FET 소자 Tr3, Tr7, Tr13, Tr14의 모두가 제4, 제8, 제11 및 제12 FET 소자 Tr4, Tr8, Tr11, Tr12보다도 내압이 낮은 것인 것이 더욱 바람직하다.

예를 들어, 각 안테나 단자와 송신 단자, 각 수신 단자의 사이를 접속하기 위해서는, 각 제어 단자의 전압을 하기 표 3과 같이 제어하면 된다. Mode Tx1-1은 제1 송신 단자 Tx1과 제1 안테나 단자 ANT1을 접속하는 상태를 나타낸다. Mode Tx1-2는 제1 송신 단자 Tx1과 제2 안테나 단자 ANT2를 접속하는 상태를 나타낸다. Mode Tx2-1은 제2 송신 단자 Tx2와 제1 안테나 단자 ANT1을 접속하는 상태를 나타낸다. Mode Tx2-2는 제2 송신 단자 Tx2와 제2 안테나 단자 ANT2를 접속하는 상태를 나타낸다. Mode Rx는 제1 안테나 단자와 제1 수신 단자를 접속하고, 또한 제2 안테나 단자와 제2 수신 단자를 접속하는 상태를 나타낸다.

도 23은 도 20의 고주파 회로에 사용한 쌍극4투 스위칭 회로 DP4T의 다른 회로 구성이다. 쌍극4투 스위치 회로 DP4T2는, 제1 안테나 단자에 단극쌍투의 스위치 SW1t의 단극측 단자가 접속되고, 이 단극쌍투의 스위치 SW1t는 쌍투측 단자의 한쪽이 제1 수신 단자 Rx1에 접속되고, 제2 안테나 단자에 다른 단극쌍투의 스위치 SW2t의 단극측 단자가 접속되고, 이 단극쌍투 스위치 SW2t는 쌍투측 단자의 한쪽이 제2 수신 단자 Rx2에 접속되어 있다. 또한, 쌍극쌍투 스위치 SW3t의 한쪽의 쌍극측 단자가, 상기 2개의 단극쌍투 스위치 SW1t, SW2t의 쌍투측 단자의 각각 다른쪽에 연결되도록 접속되어 있다.

각 스위치 SW1t, SW2t, SW3t의 전환에 의해, 제1 및 제2 수신 단자는 각각 동시에 제1 및 제2 안테나 단자 ANT1, ANT2에 접속 가능하게 구성되고, 송신 단자 Tx1 및 Tx2는 상기 제1 및 제2 안테나 단자 ANT1, ANT2를 선택하여 접속 가능하게 구성되어 있다.

도 24는 도 23의 고주파 회로에 사용하는 것이 가능한 스위칭 회로의 등가 회로의 일 형태를 도시하는 도면이다.

이 스위칭 회로는 제1 내지 제12 FET 소자를 사용한 것이다.

제11 FET 소자 Tr11은 드레인 전극이나 소스 전극 중 어느 한쪽이 제1 송신 단자 Tx1에 접속되고, 다른쪽이 후술하는 제7과 제8 FET 소자 Tr8의 사이에 있는 노드에 접속된다. 또한, 제11 FET 소자 Tr11의 게이트 전극은 제어 단자 Vb1의 전원 라인에 접속된다.

제9 FET 소자 Tr9는 드레인 전극과 소스 전극 중 어느 한쪽이 제3 FET 소자 Tr3과 제4 FET 소자 Tr4의 사이에 있는 노드에 접속되고, 다른쪽이 접지된다. 제9 FET 소자 Tr9와 접지점의 사이에는 캐패시터를 배치하여도 된다. 또한, 제9 FET 소자 Tr9의 게이트 전극은 제어 단자 Vs1의 전원 라인에 접속된다.

제7 FET 소자 Tr7과 제8 FET 소자 Tr8이 제2 안테나 단자 ANT2로부터 제2 송신 단자 Tx2에 연결되는 신호 경로에 배치된다. 제7 FET 소자 Tr7은 드레인 전극과 소스 전극 중 어느 한쪽이 제2 안테나 단자 ANT2에 접속되고, 다른쪽이 제8 FET 소자 Tr8에 접속된다. 제8 FET 소자 Tr8은 드레인 전극과 소스 전극 중 어느 한쪽이 제7 FET 소자 Tr7에 접속되고, 다른쪽이 제2 송신 단자 Tx2에 접속된다. 제7 FET 소자 Tr7의 게이트 전극은 제어 단자 Vt2의 전원 라인에, 제8 FET 소자 Tr8의 게이트 전극은 제어 단자 Va2의 전원 라인에 접속된다.

제12 FET 소자 Tr12는 드레인 전극이나 소스 전극 중 어느 한쪽이 제2 송신 단자 Tx2에 접속되고, 다른쪽이 제4 FET 소자 Tr4와 제9 FET 소자 Tr9가 접속되는 상기 노드와의 사이에 있는 노드에 접속된다. 또한, 제12 FET 소자 Tr12의 게이트 전극은 제어 단자 Vb2의 전원 라인에 접속된다.

제10 FET 소자 Tr10은 드레인 전극과 소스 전극 중 어느 한쪽이 제7 FET와 상기의 제11 FET 소자 Tr11이 접속된 노드와의 사이에 있는 노드에 접속되고, 다른쪽이 접지된다. 제10 FET 소자 Tr10과 접지점의 사이에는 캐패시터를 배치하여도 된다. 또한, 제10 FET 소자 Tr10의 게이트 전극은 제어 단자 Vs2의 전원 라인에 접속된다.

또한, 제2 FET 소자 Tr2는 드레인 전극과 소스 전극 중 어느 한쪽이 제1 FET 소자 Tr1과 제1 수신 단자 Rx1의 사이에 있는 노드에 접속되고, 다른쪽이 접지된다. 제2 FET 소자 Tr2의 게이트 전극은, 제어 단자 Vt1의 전원 라인에 제3 FET 소자 Tr3과 공유된 상태에서 접속된 구성으로 할 수 있다. 제2 FET 소자 Tr2와 접지의 사이에는 캐패시터를 배치하여도 된다.

마찬가지로, 제6 FET 소자 Tr6은 드레인 전극과 소스 전극 중 어느 한쪽이 제5 FET 소자 Tr5와 제2 수신 단자 Rx2의 사이에 있는 노드에 접속되고, 다른쪽이 접지된다. 제6 FET 소자 Tr6의 게이트 전극은, 제어 단자 Vt2의 전원 라인이 제7 FET 소자 Tr7과 공유된 상태에서 접속된 구성으로 할 수 있다. 제6 FET 소자 Tr6과 접지의 사이에는 캐패시터를 배치하여도 된다.

제2와 제3 FET 소자 Tr2, Tr3, 제6과 제7 FET 소자 Tr6, Tr7은 전원 라인이 공유화되어 있기 때문에, 그 접속/비접속이 동일하게 되도록 제어할 수 있다. 이로 인해, 예를 들어 제1 또는 제2 송신 단자 Tx1, Tx2로부터 제1 안테나 단자 ANT1 사이의 경로에 신호를 흘리는 경우, 즉 제3 FET 소자 Tr3이 접속된 상태가 되는 경우에는, 제2 FET 소자 Tr2가 접속된 상태가 되기 때문에, 제1 수신 단자 Rx1과 제1 FET 소자 Tr1의 사이에서 션트 회로가 형성된다. 이에 의해 제1 FET 소자 Tr1을 통하여 제1 수신 단자 Rx1에 누설되는 누설 신호를 억제할 수 있고, 송신 경로와 수신 경로의 아이솔레이션을 높일 수 있다.

또한, 제1 또는 제2 송신 단자 Tx1, Tx2로부터 제2 안테나 단자 ANT2 사이의 경로에 신호를 흘리는 경우, 제6 FET 소자 Tr6을 ON 상태로 하므로, 제2 수신 단자 Rx2와 제5 FET 소자 Tr5의 사이에 션트 회로가 형성되어, 제2 수신 단자 Rx2측에 신호가 누설되는 것을 억제할 수 있고, 송신 경로와 수신 경로의 아이솔레이션을 높일 수 있다.

또한, 제3 및 제7 FET 소자 Tr3, Tr7이 없는 구성에서도 실시 형태의 고주파 회로 부품에 사용하는 스위칭 회로로서 사용할 수 있지만, 제3 FET 소자 Tr3과 제7 FET 소자 Tr7이 있는 구성의 스위칭 회로로 하면, 송신 경로와 수신 경로의 아이솔레이션을 확보하기 쉽다.

또한, 제9 및 제10 FET 소자 Tr9, 10이 구성 소자의 일부가 되는 각 션트 회로가 없는 구성에서도 실시 형태의 고주파 회로 부품에 사용하는 스위칭 회로로서 사용할 수 있지만, 제9 FET 소자 Tr9와 제10 FET 소자 Tr10이 있는 구성의 스위칭 회로로 하면, 송신 경로와 수신 경로의 아이솔레이션을 확보하기 쉽다.

도 24의 스위칭 회로에 있어서도, 제2 및 제6 FET 소자 Tr2, Tr6 중 적어도 어느 한쪽은 제4, 제8, 제11 및 제12 FET 소자 Tr4, Tr8, Tr11, Tr12보다도 내압이 낮은 것인 것이 바람직하다. 제2 및 제6 FET 소자 Tr2, Tr6의 양쪽이 제4, 제8, 제11 및 제12 FET 소자 Tr4, Tr8, Tr11, Tr12보다도 내압이 낮은 것인 것이 더욱 바람직하다.

또한, 제3 및 제7 FET 소자 Tr3, Tr7 중 적어도 어느 한쪽은 제4, 제8, 제11 및 제12 FET 소자 Tr4, Tr8, Tr11, Tr12보다도 내압이 낮은 것인 것이 바람직하다. 제3 및 제7 FET 소자 Tr3, Tr7의 양쪽이 제4, 제8, 제11 및 제12 FET 소자 Tr4, Tr8, Tr11, Tr12보다도 내압이 낮은 것인 것이 더욱 바람직하다.

예를 들어, 각 안테나 단자와 송신 단자, 각 수신 단자의 사이를 접속하기 위해서는, 각 제어 단자의 전압을 하기 표 4와 같이 제어하면 된다. 각 Mode의 설명은 표 4에서 설명한 것과 동일하다.

ANT: 안테나 단자
SW: 스위치
DP3T, DP4T: 스위칭 회로
BPF: 대역 통과 필터 회로
LPF: 저역 통과 필터 회로
HPA: 고주파 증폭 회로
LNA: 저잡음 증폭기 회로
DIP: 분파 회로
BAL: 밸룬(평형 불평형 변환 회로)
Rx1: 제1 수신 단자
Rx2: 제2 수신 단자
Tx: 송신 단자
Va, Vb, Vt, Vr, Vs: 제어 단자
FIL1 내지 6: 필터 회로가 형성되는 적층체 내의 영역
BAL1 내지 3: 평형-불평형 변환 회로가 형성되는 적층체 내의 영역

Claims

고주파 회로를 구비한 고주파 회로 부품으로서,
상기 고주파 회로는, 스위칭 회로와, 제1 및 제2 안테나 단자와, 제1 통신 시스템용의 송신 단자 및 제1 및 제2 수신 단자와, 상기 스위칭 회로와 상기 제1 수신 단자를 연결하는 수신 경로에 배치된 제1 필터 회로와, 상기 스위칭 회로와 상기 제2 수신 단자를 연결하는 수신 경로에 배치된 제2 필터 회로를 구비하고,
상기 스위칭 회로는, 상기 송신 단자가 상기 제1 및 제2 안테나 단자 중 어느 하나를 선택하여 접속 가능함과 함께, 상기 제1 수신 단자가 상기 제1 안테나 단자측만의 접속/비접속을 전환하고, 상기 제2 수신 단자가 상기 제2 안테나 단자측만의 접속/비접속을 전환하도록 동작하고,
상기 고주파 회로 부품은, 전극 패턴이 형성되는 복수의 층이 적층된 적층체를 갖고,
상기 적층체는, 실드 구조에 의해 전자기적으로 분리된 복수의 영역을 갖고, 상기 제1 필터 회로의 전극 패턴 중 적어도 일부가 상기 복수의 영역 내의 제1 영역에 형성됨과 함께, 상기 제2 필터 회로의 전극 패턴 중 적어도 일부가 상기 복수의 영역 내의 제2 영역에 형성되어 있고, 상기 제1 영역과 상기 제2 영역은, 상기 적층체의 적층 방향으로 보아 상이한 영역에 형성되어 있는 것을 특징으로 하는 고주파 회로 부품.
제1항에 있어서, 상기 고주파 회로는, 또한
상기 제1 필터 회로의 후단에 배치된 제3 필터 회로와, 상기 제2 필터 회로의 후단에 배치된 제4 필터 회로를 구비하고,
상기 적층체에는, 상기 제3 및 제4 필터 회로의 각각의 전극 패턴의 적어도 일부가 형성되어 있고, 상기 제3 및 제4 필터 회로의 전극 패턴은 상기 적층체의 적층 방향으로 보아 상이한 영역에 형성되어 있는 것을 특징으로 하는 고주파 회로 부품.
제2항에 있어서, 상기 제1 및 제3 필터 회로의 전극 패턴과, 상기 제2 및 제4 필터 회로의 전극 패턴이 나누어져 배치되어 있는 것을 특징으로 하는 고주파 회로 부품.
고주파 회로를 구비한 고주파 회로 부품으로서,
상기 고주파 회로는, 스위칭 회로와, 제1 및 제2 안테나 단자와, 제1 통신 시스템용의 송신 단자 및 제1 및 제2 수신 단자와, 상기 스위칭 회로와 상기 제1 수신 단자를 연결하는 수신 경로에 배치된 제1 필터 회로와, 상기 스위칭 회로와 상기 제2 수신 단자를 연결하는 수신 경로에 배치된 제2 필터 회로와, 상기 스위칭 회로와 상기 송신 단자를 연결하는 송신 경로에 배치된 제6 필터 회로를 구비하고,
상기 스위칭 회로는, 상기 송신 단자가 상기 제1 및 제2 안테나 단자 중 어느 하나를 선택하여 접속 가능함과 함께, 상기 제1 수신 단자가 상기 제1 안테나 단자측만의 접속/비접속을 전환하고, 상기 제2 수신 단자가 상기 제2 안테나 단자측만의 접속/비접속을 전환하도록 동작하고,
상기 고주파 회로 부품은, 전극 패턴이 형성되는 복수의 층이 적층된 적층체를 갖고,
상기 적층체는, 실드 구조에 의해 전자기적으로 분리된 복수의 영역을 갖고, 상기 제1 필터 회로의 전극 패턴 중 적어도 일부가 상기 복수의 영역 내의 제1 영역에 형성되고, 상기 제2 필터 회로의 전극 패턴 중 적어도 일부가 상기 복수의 영역 내의 제2 영역에 형성되고, 상기 제6 필터 회로의 전극 패턴 중 적어도 일부가 상기 복수의 영역 내의 제6 영역에 형성되어 있고, 상기 제6 영역은, 상기 제1 및 제2 영역과, 상기 적층체의 적층 방향으로 보아 상이한 영역에 형성되어 있는 것을 특징으로 하는 고주파 회로 부품.
제4항에 있어서, 상기 고주파 회로는, 또한
상기 제1 필터 회로의 후단에 배치된 제3 필터 회로와, 상기 제2 필터 회로의 후단에 배치된 제4 필터 회로와, 상기 제6 필터 회로의 전단에 배치된 제5 필터 회로를 구비하고,
상기 적층체에는, 상기 제3, 제4 및 제5 필터 회로의 전극 패턴의 적어도 일부가 형성되어 있고, 각 필터 회로는, 상기 적층체의 적층 방향으로 보아 상이한 영역에 형성되어 있는 것을 특징으로 하는 고주파 회로 부품.
제5항에 있어서, 상기 제1 및 제3 필터 회로의 전극 패턴과 상기 제6 및 제5 필터 회로의 전극 패턴이 나누어져 배치되어 있고, 또한 상기 제6 및 제5 필터 회로의 전극 패턴의 적어도 일부와 상기 제2 및 제4 필터 회로의 전극 패턴의 적어도 일부가 나누어져 배치되어 있는 것을 특징으로 하는 고주파 회로 부품.
제5항 또는 제6항에 있어서, 상기 적층체는 방열용의 비아를 구비하고, 상기 제1 및 제3 필터 회로의 전극 패턴의 적어도 일부와, 상기 제2 및 제4 필터 회로의 전극 패턴의 적어도 일부가, 상기 방열용의 비아를 경계로 나누어져 배치되어 있는 것을 특징으로 하는 고주파 회로 부품.
제4항 내지 제6항 중 어느 한 항에 있어서, 상기 스위칭 회로가, 적층체 내의 상기 제6 필터 회로의 전극 패턴의 적어도 일부와 겹치도록, 탑재면 상에 배치되는 것을 특징으로 하는 고주파 회로 부품.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 스위칭 회로는,
상기 제1 안테나 단자가 상기 송신 단자 및 상기 제1 수신 단자 중 어느 하나를 선택하여 접속을 가능하게 하는 제1 스위치와,
상기 제2 안테나 단자가 상기 송신 단자 및 상기 제2 수신 단자 중 어느 하나를 선택하여 접속을 가능하게 하는 제2 스위치와,
상기 송신 단자가 상기 제1 및 제2 안테나 단자 중 어느 하나를 선택하여 접속을 가능하게 하는 제3 스위치를 구비하고,
상기 제1 내지 제3 스위치는 상기 적층체의 탑재면에 설치되고, 소정의 방향으로 보아, 그 배열 순서가 제1 스위치, 제3 스위치, 제2 스위치의 순서대로 배열되고, 또한 제1 스위치와 제3 스위치, 제2 스위치와 제3 스위치를 서로 접속하기 위한 각 단자간의 거리가 실질적으로 동일한 것을 특징으로 하는 고주파 회로 부품.
제9항에 있어서, 상기 제1 내지 제3 스위치는 단극쌍투 스위치이고,
상기 제1 안테나 단자에 제1 단극쌍투 스위치의 단극측 단자가 접속되고,
상기 제1 단극쌍투 스위치는 쌍투측 단자의 한쪽이 상기 제1 통신 시스템용의 제1 수신 단자와 접속되고,
상기 제2 안테나 단자에 제2 단극쌍투 스위치의 단극측 단자가 접속되고,
상기 제2 단극쌍투 스위치는 쌍투측 단자의 한쪽이 상기 제1 통신 시스템용의 제2 수신 단자와 접속되고,
상기 제1 통신 시스템용의 송신 단자에 상기 제3 단극쌍투 스위치의 단극측 단자가 접속되고,
상기 제1과 제2 단극쌍투 스위치의 쌍투측 단자의 각각 다른쪽에, 상기 제3 단극쌍투 스위치의 쌍투측 단자가 연결되도록 접속되어 있는 것을 특징으로 하는 고주파 회로 부품.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 스위칭 회로는 복수의 트랜지스터 회로로 이루어지고,
상기 제1 안테나 단자와 상기 제1 수신 단자간의 접속 또는 비접속을 전환하는 제1 트랜지스터 회로와,
상기 제2 안테나 단자와 상기 제2 수신 단자간의 접속 또는 비접속을 전환하는 제5 트랜지스터 회로와,
상기 제1 수신 단자와 상기 제1 트랜지스터 회로의 사이에 있는 노드와 그라운드간의 접속 또는 비접속을 전환하는 제2 트랜지스터 회로와,
상기 제2 수신 단자와 상기 제5 트랜지스터 회로의 사이에 있는 노드와 그라운드간의 접속 또는 비접속을 전환하는 제6 트랜지스터 회로를 구비하고,
상기 제1 안테나 단자와 상기 송신 단자가 접속된 상태에 있어서는 상기 제6 트랜지스터 회로가 상기 제2 수신 단자와 상기 제5 트랜지스터 회로의 사이에 있는 노드와 그라운드의 사이를 접속한 상태가 되고,
상기 제2 안테나 단자와 상기 송신 단자가 접속된 상태에 있어서는 상기 제2 트랜지스터 회로가 상기 제1 수신 단자와 상기 제1 트랜지스터 회로의 사이에 있는 노드와 그라운드의 사이를 접속한 상태가 되는 것을 특징으로 하는 고주파 회로 부품.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 스위칭 회로는 복수의 트랜지스터 회로로 이루어지고,
상기 제1 안테나 단자와 상기 제1 수신 단자간의 접속 또는 비접속을 전환하는 제1 트랜지스터 회로와,
상기 제1 안테나 단자와 상기 송신 단자간의 접속 또는 비접속을 전환하는 제4 트랜지스터 회로와,
상기 제2 안테나 단자와 상기 제2 수신 단자간의 접속 또는 비접속을 전환하는 제5 트랜지스터 회로와,
상기 제2 안테나 단자와 상기 송신 단자의 접속 또는 비접속을 전환하는 제8 트랜지스터 회로와,
상기 제1 수신 단자와 상기 제1 트랜지스터 회로의 사이에 있는 노드와 그라운드간의 접속 또는 비접속을 전환하는 제2 트랜지스터 회로와,
상기 제2 수신 단자와 상기 제5 트랜지스터 회로의 사이에 있는 노드와 그라운드간의 접속 또는 비접속을 전환하는 제6 트랜지스터 회로를 구비하고,
상기 제1 안테나 단자와 상기 송신 단자가 접속된 상태에 있어서는 상기 제6 트랜지스터 회로가 상기 제2 수신 단자와 상기 제5 트랜지스터 회로의 사이에 있는 노드와 그라운드의 사이를 접속한 상태가 되고,
상기 제2 안테나 단자와 상기 송신 단자가 접속된 상태에 있어서는 상기 제2 트랜지스터 회로가 상기 제1 수신 단자와 상기 제1 트랜지스터 회로의 사이에 있는 노드와 그라운드의 사이를 접속한 상태가 되는 것을 특징으로 하는 고주파 회로 부품.
제12항에 있어서, 상기 고주파 회로 부품은, 상기 제1 안테나 단자와 상기 제4 트랜지스터 회로간의 접속 또는 비접속을 전환하는 제3 트랜지스터 회로와, 상기 제2 안테나 단자와 상기 제8 트랜지스터 회로간의 접속 또는 비접속을 전환하는 제7 트랜지스터 회로를 구비하고, 상기 제2와 제3 트랜지스터 회로, 상기 제6과 제7 트랜지스터 회로가 각각 동일한 전원 단자에 접속되는 것을 특징으로 하는 고주파 회로 부품.
제13항에 있어서, 상기 제3 트랜지스터 회로와 제4 트랜지스터 회로의 사이에 있는 노드와 그라운드간의 접속 또는 비접속을 전환하는 제9 트랜지스터 회로와, 상기 제7 트랜지스터 회로와 제8 트랜지스터 회로의 사이에 있는 노드와 그라운드간의 접속 또는 비접속을 전환하는 제10 트랜지스터 회로를 구비하고, 상기 제4 트랜지스터 회로와 제10 트랜지스터 회로, 상기 제8 트랜지스터 회로와 제9 트랜지스터 회로는 동일한 전원 단자에 접속되는 것을 특징으로 하는 고주파 회로 부품.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 스위칭 회로는 복수의 트랜지스터 회로로 이루어지고,
상기 제1 안테나 단자와 상기 제1 수신 단자간의 접속 또는 비접속을 전환하는 제1 트랜지스터 회로와,
상기 제1 안테나 단자와 상기 송신 단자간의 접속 또는 비접속을 전환하는 제3, 제4 트랜지스터 회로와,
상기 제2 안테나 단자와 상기 제2 수신 단자간의 접속 또는 비접속을 전환하는 제5 트랜지스터 회로와,
상기 제2 안테나 단자와 상기 송신 단자간의 접속 또는 비접속을 전환하는 제7, 제8 트랜지스터 회로와,
상기 제3 트랜지스터 회로와 제4 트랜지스터 회로의 사이에 있는 노드와 그라운드간의 접속 또는 비접속을 전환하는 제9 트랜지스터 회로와,
상기 제7 트랜지스터 회로와 제8 트랜지스터 회로의 사이에 있는 노드와 그라운드간의 접속 또는 비접속을 전환하는 제10 트랜지스터 회로를 구비하고,
상기 제4 트랜지스터 회로와 제10 트랜지스터 회로, 상기 제8 트랜지스터 회로와 제9 트랜지스터 회로는 동일한 전원 단자에 접속되는 것을 특징으로 하는 고주파 회로 부품.
제11항에 있어서, 상기 제2 및 제6 트랜지스터 회로는, 그 소스 또는 드레인의 한쪽이 접지되고, 다른쪽의 소스 또는 드레인이 신호 경로의 노드에 접속되고, 저항이 상기 소스와 드레인간에 접속되어 있는 것을 특징으로 하는 고주파 회로 부품.
제12항에 있어서, 상기 제2 및 제6 트랜지스터 회로에 사용하는 트랜지스터 소자 중 적어도 하나는, 상기 제1, 제5, 제4 및 제8 트랜지스터 회로에 사용하는 트랜지스터 소자보다도 내압이 작은 것을 특징으로 하는 고주파 회로 부품.
제13항에 있어서, 상기 제3 및 제7 트랜지스터 회로에 사용하는 트랜지스터 소자 중 적어도 하나는, 상기 제4 및 제8 트랜지스터 회로에 사용하는 트랜지스터 소자보다도 내압이 작은 것을 특징으로 하는 고주파 회로 부품.
제11항에 있어서, 상기 스위칭 회로는, 각 트랜지스터 소자가 일체의 반도체 기판 상에 배치된 것인 것을 특징으로 하는 고주파 회로 부품.
제19항에 있어서, 상기 반도체 기판은 직사각 형상이고, 상기 반도체 기판 상에 상기 제1 및 제2 안테나 단자에 접속되는 전극과, 상기 제1 및 제2 수신 단자에 접속되는 전극과, 송신 단자에 접속되는 전극이 형성되어 있고,
상기 제1과 제2 안테나 단자에 접속되는 전극이 인접하는 각에 각각 배치되고, 상기 제1과 제2 수신 단자에 접속되는 전극이 다른 2개의 각에 각각 배치되는 것을 특징으로 하는 고주파 회로 부품.
제19항에 있어서, 상기 송신 단자에 접속되는 전극이 상기 제1과 제2 수신 단자에 접속되는 전극의 중간점에 배치되고, 상기 송신 단자에 접속되는 전극과 제1 수신 단자에 접속되는 전극의 사이, 상기 송신 단자에 접속되는 전극과 제2 수신 단자에 접속되는 전극의 사이에 그라운드 전극이 형성되어 있는 것을 특징으로 하는 고주파 회로 부품.
제19항에 있어서, 상기 반도체 기판 상에 형성되는 상기 각 트랜지스터 소자에 접속되는 전원 라인이, 상기 제1 및 제2 안테나 단자에 접속되는 전극, 상기 제1 및 제2 수신 단자에 접속되는 전극, 송신 단자에 접속되는 전극 중 적어도 하나의 전극보다도 상기 반도체 기판의 외주측으로 배선되어 있는 것을 특징으로 하는 고주파 회로 부품.
제22항에 있어서, 상기 반도체 기판 상에 있어서, 전원 단자에 접속되는 전원 라인이 기판의 적어도 한 변을 따라 형성되어 있는 것을 특징으로 하는 고주파 회로 부품.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 고주파 회로 부품은 제2 통신 시스템용의 송신 단자를 구비하고,
상기 제1 및 제2 통신 시스템용의 송신 단자가,
제4 스위치를 통하여 상기 스위칭 회로와 접속되어 있는 것을 특징으로 하는 고주파 회로 부품.
제24항에 있어서, 상기 제4 스위치와 상기 제1 통신 시스템용의 송신 단자의 사이, 상기 제4 스위치와 상기 제2 통신 시스템용의 송신 단자의 사이에는, 각각 고주파 증폭 회로가 배치되고, 상기 고주파 증폭 회로 중 적어도 하나와 상기 제4 스위치가 각각 동일한 전원 단자에 접속되는 것을 특징으로 하는 고주파 회로 부품.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 고주파 회로 부품은 제2 통신 시스템용의 제1과 제2 수신 단자와, 제2 통신 시스템용의 송신 단자를 구비하고,
상기 제1 통신 시스템용의 제1 수신 단자와 상기 제2 통신 시스템용의 제1 수신 단자는, 제5 스위칭 회로 또는 제1 분파 회로를 통하여 상기 스위칭 회로에 접속되고,
상기 제1 통신 시스템용의 제2 수신 단자와 상기 제2 통신 시스템용의 제2 수신 단자는, 제6 스위치 회로 또는 제2 분파 회로를 통하여 상기 스위칭 회로에 접속되어 있는 것을 특징으로 하는 고주파 회로 부품.
삭제
스위칭 회로와, 제1 및 제2 안테나 단자와, 통신 시스템용의 제1 및 제2 송신 단자 및 제1 및 제2 수신 단자를 구비한 고주파 회로로서,
상기 스위칭 회로는,
상기 제1 안테나 단자에 단극3투의 제7 스위치의 단극측 단자가 접속되고,
상기 제7 스위치는 3투측 단자 중 하나가 상기 제1 수신 단자와 접속되고,
상기 제2 안테나 단자에 단극3투의 제8 스위치의 단극측 단자가 접속되고,
상기 제8 스위치는 3투측 단자 중 하나가 상기 제2 수신 단자와 접속되고,
상기 제1 송신 단자에 단극쌍투의 제9 스위치의 단극측 단자가 접속되고, 상기 제7과 제8 스위치의 3투측 단자의 각각 하나에 상기 제9 스위치의 쌍투측 단자가 접속되고,
상기 제2 송신 단자에 단극쌍투의 제10 스위치의 단극측 단자가 접속되고, 상기 제7과 제8 스위치의 3투측 단자의 각각 하나에 상기 제10 스위치의 쌍투측 단자가 접속되어 있고,
상기 제1 및 제2 송신 단자 중 어느 하나가 상기 제1 및 제2 안테나 단자 중 어느 하나를 선택하여 접속 가능함과 함께, 상기 제1 수신 단자가 상기 제1 안테나 단자측만의 접속/비접속을 전환하고, 상기 제2 수신 단자가 상기 제2 안테나 단자측만의 접속/비접속을 전환하도록 동작하고,
상기 고주파 회로는, 전극 패턴이 형성되는 복수의 층이 적층된 적층체를 갖고,
상기 적층체는, 실드 구조에 의해 전자기적으로 분리된 복수의 영역을 갖고, 제1 필터 회로의 전극 패턴 중 적어도 일부가 상기 복수의 영역 내의 제1 영역에 형성됨과 함께, 제2 필터 회로의 전극 패턴 중 적어도 일부가 상기 복수의 영역 내의 제2 영역에 형성되어 있고, 상기 제1 영역과 상기 제2 영역은, 상기 적층체의 적층 방향으로 보아 상이한 영역에 형성되어 있는 것을 특징으로 하는 고주파 회로.
스위칭 회로와, 제1 및 제2 안테나 단자와, 통신 시스템용의 제1 및 제2 송신 단자 및 제1 및 제2 수신 단자를 구비한 고주파 회로로서,
상기 스위칭 회로는,
상기 제1 안테나 단자에 단극쌍투의 제11 스위치의 단극측 단자가 접속되고,
상기 제11 스위치는 쌍투측 단자 중 하나가 상기 제1 수신 단자와 접속되고,
상기 제2 안테나 단자에 단극쌍투의 제12 스위치의 단극측 단자가 접속되고,
상기 제12 스위치는 쌍투측 단자 중 하나가 상기 제2 수신 단자와 접속되고,
상기 제1 및 제2 송신 단자에 쌍극쌍투의 제13 스위치의 한쪽의 쌍극측 단자가 접속되고, 상기 제11과 제12 스위치의 쌍극측 단자의 각각 하나에 상기 제13 스위치의 다른쪽의 쌍투측 단자가 접속되어 있고,
상기 제1 및 제2 송신 단자 중 어느 하나가 상기 제1 및 제2 안테나 단자 중 어느 하나를 선택하여 접속 가능함과 함께, 상기 제1 수신 단자가 상기 제1 안테나 단자측만의 접속/비접속을 전환하고, 상기 제2 수신 단자가 상기 제2 안테나 단자측만의 접속/비접속을 전환하도록 동작하고,
상기 고주파 회로는, 전극 패턴이 형성되는 복수의 층이 적층된 적층체를 갖고,
상기 적층체는, 실드 구조에 의해 전자기적으로 분리된 복수의 영역을 갖고, 제1 필터 회로의 전극 패턴 중 적어도 일부가 상기 복수의 영역 내의 제1 영역에 형성됨과 함께, 제2 필터 회로의 전극 패턴 중 적어도 일부가 상기 복수의 영역 내의 제2 영역에 형성되어 있고, 상기 제1 영역과 상기 제2 영역은, 상기 적층체의 적층 방향으로 보아 상이한 영역에 형성되어 있는 것을 특징으로 하는 고주파 회로.
제1항 내지 제6항 중 어느 한 항에 기재된 고주파 회로 부품을 사용한 것을 특징으로 하는 통신 장치.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 내지 제4 필터 회로의 전극 패턴이 형성되는 영역은, 상기 적층체의 상이한 층에 형성되는 제1과 제2 그라운드 전극에 의해 적층 방향으로 끼워져 있는 것을 특징으로 하는 고주파 회로 부품.
제6항에 있어서, 상기 제1 내지 제6 필터 회로의 전극 패턴이 형성되는 영역은, 상기 적층체의 상이한 층에 형성되는 제1과 제2 그라운드 전극에 의해 적층 방향으로 끼워져 있는 것을 특징으로 하는 고주파 회로 부품.
제32항에 있어서, 상기 각 필터 회로의 전극 패턴이 형성되는 영역의 사이의 적어도 하나에는, 복수의 비아에 의한 실드가 형성되어 있는 것을 특징으로 하는 고주파 회로 부품.