JPH10150395A - スイッチ回路およびスイッチならびに無線装置 - Google Patents
スイッチ回路およびスイッチならびに無線装置Info
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- JPH10150395A JPH10150395A JP8309336A JP30933696A JPH10150395A JP H10150395 A JPH10150395 A JP H10150395A JP 8309336 A JP8309336 A JP 8309336A JP 30933696 A JP30933696 A JP 30933696A JP H10150395 A JPH10150395 A JP H10150395A
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
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- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
- Electronic Switches (AREA)
- Transceivers (AREA)
- Radio Transmission System (AREA)
Abstract
(57)【要約】
【課題】 ダイバーシチ用スイッチの２信号伝達系統の
信号通過特性の同等化と小型化。 【解決手段】 ２組の単極双投スイッチを一つの半導体
チップに組み込む。双投端子のうちの一つを当該２組の
単極双投スイッチで互いに共用する。前記共用した端子
上を通る直線を軸として、２組の単極双投スイッチを線
対称に配置する。 【効果】 半導体チップに集積化し、外部に他のスイッ
チや分岐用の伝送線路が不要となり実装面積が小型化さ
れる。２組の単極双投スイッチを半導体装置製造技術に
よって半導体チップ上に線対称に配置形成するため、ス
イッチ内の２つの信号伝達系統の信号通過特性が同等に
なり、どちらの信号伝達系統で送受信を行っても同様の
制御で同等に受信信号、送信信号が伝送できるため、ダ
イバーシチの効果を損ねることなくダイバーシチ用スイ
ッチを実現することができる。
信号通過特性の同等化と小型化。 【解決手段】 ２組の単極双投スイッチを一つの半導体
チップに組み込む。双投端子のうちの一つを当該２組の
単極双投スイッチで互いに共用する。前記共用した端子
上を通る直線を軸として、２組の単極双投スイッチを線
対称に配置する。 【効果】 半導体チップに集積化し、外部に他のスイッ
チや分岐用の伝送線路が不要となり実装面積が小型化さ
れる。２組の単極双投スイッチを半導体装置製造技術に
よって半導体チップ上に線対称に配置形成するため、ス
イッチ内の２つの信号伝達系統の信号通過特性が同等に
なり、どちらの信号伝達系統で送受信を行っても同様の
制御で同等に受信信号、送信信号が伝送できるため、ダ
イバーシチの効果を損ねることなくダイバーシチ用スイ
ッチを実現することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、時分割マルチプル
アクセス（ＴＤＭＡ）方式における高周波信号の伝達経
路を切り替えるスイッチ回路およびスイッチならびに無
線装置に関し、特にダイバーシチ無線装置におけるダイ
バーシチ用スイッチに適用して有効な技術に関する。
アクセス（ＴＤＭＡ）方式における高周波信号の伝達経
路を切り替えるスイッチ回路およびスイッチならびに無
線装置に関し、特にダイバーシチ無線装置におけるダイ
バーシチ用スイッチに適用して有効な技術に関する。
【０００２】
【従来の技術】無線装置において、フェージング環境下
においても安定した無線特性を確保するために、ダイバ
ーシチ方式が用いられている。これは、指向特性が等し
い２個のアンテナをある間隔（一般には１／２波長以
上）だけ離して設置し、フェージングによる受信レベル
の時間的変動特性が個々のアンテナで違うことを利用し
て、個々のアンテナの受信レベルの強いものを選択する
ことで受信特性の劣化を軽減するものである。
においても安定した無線特性を確保するために、ダイバ
ーシチ方式が用いられている。これは、指向特性が等し
い２個のアンテナをある間隔（一般には１／２波長以
上）だけ離して設置し、フェージングによる受信レベル
の時間的変動特性が個々のアンテナで違うことを利用し
て、個々のアンテナの受信レベルの強いものを選択する
ことで受信特性の劣化を軽減するものである。
【０００３】このダイバーシチの効果は受信時のみなら
ず送信時にも得ることができ、受信時に選択したアンテ
ナを送信時にも用いることでよい結果が得られ、対向す
る無線機が受信ダイバーシチを行っていない場合には特
に効果がある。
ず送信時にも得ることができ、受信時に選択したアンテ
ナを送信時にも用いることでよい結果が得られ、対向す
る無線機が受信ダイバーシチを行っていない場合には特
に効果がある。
【０００４】このようなダイバーシチ方式を用いた無線
装置のアンテナと受信部、アンテナと送信部の接続は、
合計３個の単極双投（Single-Pole-Double-Throw：以下
ＳＰＤＴと称する）スイッチを用いて切り替えている。
装置のアンテナと受信部、アンテナと送信部の接続は、
合計３個の単極双投（Single-Pole-Double-Throw：以下
ＳＰＤＴと称する）スイッチを用いて切り替えている。
【０００５】単極双投スイッチ（ＳＰＤＴスイッチ）に
ついては、電子情報通信学会発行「電子情報通信学会技
報ＭＷ８３−１１８」、Ｐ７１〜Ｐ７８に記載されてい
る。この文献には、代表的なＳＰＤＴスイッチとして、
低電圧動作，低消費電力でかつ高集積化に優れたＧａＡ
ｓＦＥＴ（電界効果トランジスタ）で構成されたＳＰＤ
Ｔスイッチについて記載されている。
ついては、電子情報通信学会発行「電子情報通信学会技
報ＭＷ８３−１１８」、Ｐ７１〜Ｐ７８に記載されてい
る。この文献には、代表的なＳＰＤＴスイッチとして、
低電圧動作，低消費電力でかつ高集積化に優れたＧａＡ
ｓＦＥＴ（電界効果トランジスタ）で構成されたＳＰＤ
Ｔスイッチについて記載されている。
【０００６】前記ＳＰＤＴスイッチの動作原理を説明す
る。
る。
【０００７】ＳＰＤＴスイッチは、図８に示すように、
アンテナ端子ＡＮＴ，受信端子ＲＸ，送信端子ＴＸの三
つの信号端子と、ＶＣ１，ＶＣ２の二つの制御端子があ
る。ＡＮＴはアンテナに接続され、ＲＸは受信部（受信
機）に接続され、ＴＸは送信部（送信機）に接続され
る。
アンテナ端子ＡＮＴ，受信端子ＲＸ，送信端子ＴＸの三
つの信号端子と、ＶＣ１，ＶＣ２の二つの制御端子があ
る。ＡＮＴはアンテナに接続され、ＲＸは受信部（受信
機）に接続され、ＴＸは送信部（送信機）に接続され
る。
【０００８】前記受信端子ＲＸとアンテナ端子ＡＮＴと
の間に電界効果トランジスタ２（ＦＥＴ２）がドレイ
ン，ソースを介して組み込まれ、前記アンテナ端子ＡＮ
Ｔと送信端子ＴＸとの間にＦＥＴ３がドレイン，ソース
を介して組み込まれている。また、制御端子ＶＣ１，Ｖ
Ｃ２は、ＦＥＴ２，ＦＥＴ３のゲート配線に接続されて
いる。
の間に電界効果トランジスタ２（ＦＥＴ２）がドレイ
ン，ソースを介して組み込まれ、前記アンテナ端子ＡＮ
Ｔと送信端子ＴＸとの間にＦＥＴ３がドレイン，ソース
を介して組み込まれている。また、制御端子ＶＣ１，Ｖ
Ｃ２は、ＦＥＴ２，ＦＥＴ３のゲート配線に接続されて
いる。
【０００９】前記受信端子ＲＸ側には、ソース，ドレイ
ンの一方がグランドＧに接地されたＦＥＴ１のソースま
たはドレインが接続されている。このＦＥＴ１のゲート
電極は前記ＦＥＴ３のゲート配線に接続されている。
ンの一方がグランドＧに接地されたＦＥＴ１のソースま
たはドレインが接続されている。このＦＥＴ１のゲート
電極は前記ＦＥＴ３のゲート配線に接続されている。
【００１０】また、前記送信端子ＴＸ側には、ソース，
ドレインの一方がグランドＧに接地されたＦＥＴ４のソ
ースまたはドレインが接続されている。このＦＥＴ４の
ゲート電極は前記ＦＥＴ２のゲート配線に接続されてい
る。
ドレインの一方がグランドＧに接地されたＦＥＴ４のソ
ースまたはドレインが接続されている。このＦＥＴ４の
ゲート電極は前記ＦＥＴ２のゲート配線に接続されてい
る。
【００１１】なお、前記ＦＥＴ１，ＦＥＴ２，ＦＥＴ
３，ＦＥＴ４の各ゲート電極側には負荷抵抗Ｒが設けら
れている。
３，ＦＥＴ４の各ゲート電極側には負荷抵抗Ｒが設けら
れている。
【００１２】このようなＳＰＤＴスイッチにおいては、
制御バイアスとして二つの制御端子ＶＣ１，ＶＣ２に相
補的に０Ｖバイアス、またはＦＥＴのしきい電圧以下の
負バイアスＶｃｏｎが印加される。ＶＣ１に０Ｖ、ＶＣ
２にＶｃｏｎＶを加えるとＡＮＴとＲＸが接続され、逆
にＶＣ１にＶｃｏｎＶ、ＶＣ２に０Ｖを加えるとＡＮＴ
とＴＸが接続される。
制御バイアスとして二つの制御端子ＶＣ１，ＶＣ２に相
補的に０Ｖバイアス、またはＦＥＴのしきい電圧以下の
負バイアスＶｃｏｎが印加される。ＶＣ１に０Ｖ、ＶＣ
２にＶｃｏｎＶを加えるとＡＮＴとＲＸが接続され、逆
にＶＣ１にＶｃｏｎＶ、ＶＣ２に０Ｖを加えるとＡＮＴ
とＴＸが接続される。
【００１３】図９はアンテナが２本、送信部が１つ、受
信部が二つあるダイバーシチ移動無線装置において、３
個のＳＰＤＴスイッチを用いて構成した従来例である。
図９において、１は第１アンテナ、２は第２アンテナ、
３，４は時間で送信モードと受信モードを切り替えるＳ
ＰＤＴスイッチ、５は送信時に第１・第２アンテナ１，
２を切り替えるＳＰＤＴスイッチ、７は送信部、６は第
１受信部、８は第２受信部である。
信部が二つあるダイバーシチ移動無線装置において、３
個のＳＰＤＴスイッチを用いて構成した従来例である。
図９において、１は第１アンテナ、２は第２アンテナ、
３，４は時間で送信モードと受信モードを切り替えるＳ
ＰＤＴスイッチ、５は送信時に第１・第２アンテナ１，
２を切り替えるＳＰＤＴスイッチ、７は送信部、６は第
１受信部、８は第２受信部である。
【００１４】第１・第２アンテナで受信された高周波信
号は、それぞれＳＰＤＴスイッチ３，４によって接続さ
れた第１・第２受信部６，８によって強度が比較され
る。送信時においては送信部７がＳＰＤＴスイッチ５お
よびＳＰＤＴスイッチ３，４によって、第１アンテナ１
または第２アンテナ２のいずれかに接続されて送信が行
われる。
号は、それぞれＳＰＤＴスイッチ３，４によって接続さ
れた第１・第２受信部６，８によって強度が比較され
る。送信時においては送信部７がＳＰＤＴスイッチ５お
よびＳＰＤＴスイッチ３，４によって、第１アンテナ１
または第２アンテナ２のいずれかに接続されて送信が行
われる。
【００１５】なお、説明の便宜上、第１アンテナ１と第
１受信部６、第１アンテナ１と送信部７の接続を切り替
える系統を信号伝達系統１と呼び、第２アンテナ２と第
２受信部８、第２アンテナ２と送信部７の接続を切り替
える系統を信号伝達系統２と呼ぶことにする。
１受信部６、第１アンテナ１と送信部７の接続を切り替
える系統を信号伝達系統１と呼び、第２アンテナ２と第
２受信部８、第２アンテナ２と送信部７の接続を切り替
える系統を信号伝達系統２と呼ぶことにする。
【００１６】一方、特願平６−２０３１９０号（特開平
８−７０２４５号）公報には、ＳＰＤＴスイッチを含め
た低歪スイッチについて記載されている。この文献に
は、コントロール電圧を低くし、且つ挿入損失の小さな
スイッチを実現するために、送信信号通過用のＦＥＴや
受信信号通過用のＦＥＴを複数ゲート構成にしたり、あ
るいはカスケード接続構成にし、寄生容量の比を制御す
る構成が採用されている。
８−７０２４５号）公報には、ＳＰＤＴスイッチを含め
た低歪スイッチについて記載されている。この文献に
は、コントロール電圧を低くし、且つ挿入損失の小さな
スイッチを実現するために、送信信号通過用のＦＥＴや
受信信号通過用のＦＥＴを複数ゲート構成にしたり、あ
るいはカスケード接続構成にし、寄生容量の比を制御す
る構成が採用されている。
【００１７】また、この文献には、送信信号通過用のＦ
ＥＴや受信信号通過用のＦＥＴに並列にインダクタを接
続し、各インダクタをそれぞれのＦＥＴのＯＦＦ時のド
レイン，ソース間寄生容量と通過周波数に於いて共振す
るように選ぶことにより、ＯＦＦ時のアイソレーション
特性を向上させる構成についても記載されている。
ＥＴや受信信号通過用のＦＥＴに並列にインダクタを接
続し、各インダクタをそれぞれのＦＥＴのＯＦＦ時のド
レイン，ソース間寄生容量と通過周波数に於いて共振す
るように選ぶことにより、ＯＦＦ時のアイソレーション
特性を向上させる構成についても記載されている。
【００１８】
【発明が解決しようとする課題】従来のダイバーシチ用
スイッチは、合計３個のＳＰＤＴスイッチを使用するこ
とから、実装面積が大きくなる。また、部品点数が多い
ことから生産コストが高くなる。
スイッチは、合計３個のＳＰＤＴスイッチを使用するこ
とから、実装面積が大きくなる。また、部品点数が多い
ことから生産コストが高くなる。
【００１９】従来のダイバーシチ用スイッチを組み込ん
だダイバーシチ移動無線装置においては、送信部７から
の出力信号が第１アンテナ１または第２アンテナ２に伝
達されるまでに２個のＳＰＤＴスイッチを通るため損失
が大きく、その損失分だけ送信部７の出力を大きくする
必要があり、消費電力が増大するという問題がある。
だダイバーシチ移動無線装置においては、送信部７から
の出力信号が第１アンテナ１または第２アンテナ２に伝
達されるまでに２個のＳＰＤＴスイッチを通るため損失
が大きく、その損失分だけ送信部７の出力を大きくする
必要があり、消費電力が増大するという問題がある。
【００２０】一方、本発明者は、部品点数の削減によっ
て小型化，低コスト化を図るとともに、ダイバーシチ移
動無線装置の低消費電力化が達成できるダイバーシチ用
スイッチとして、これは未だ公知とされたものではない
が、図１０に示す構造のものを開発した。
て小型化，低コスト化を図るとともに、ダイバーシチ移
動無線装置の低消費電力化が達成できるダイバーシチ用
スイッチとして、これは未だ公知とされたものではない
が、図１０に示す構造のものを開発した。
【００２１】すなわち、図１０に示すダイバーシチ用ス
イッチは、送信信号の損失を低減するため、合計２個の
ＳＰＤＴスイッチで図９に示す３個のＳＰＤＴスイッチ
による構成のダイバーシチ用スイッチの機能を実現す
る。
イッチは、送信信号の損失を低減するため、合計２個の
ＳＰＤＴスイッチで図９に示す３個のＳＰＤＴスイッチ
による構成のダイバーシチ用スイッチの機能を実現す
る。
【００２２】ＳＰＤＴスイッチ３，４として、図８の従
来のＳＰＤＴスイッチを用いるとすると、Ａ１，Ａ２は
ＡＮＴに対応し、ＲＥ１，ＲＥ２はＲＸに対応し、Ｔ
１，Ｔ２はＴＸに対応する。送信部７からの出力用伝送
線路９は途中の分岐点Ｔｂで分岐され、伝送線路１０，
１１によってＳＰＤＴスイッチ３，４のＴ１，Ｔ２にそ
れぞれ接続されている。
来のＳＰＤＴスイッチを用いるとすると、Ａ１，Ａ２は
ＡＮＴに対応し、ＲＥ１，ＲＥ２はＲＸに対応し、Ｔ
１，Ｔ２はＴＸに対応する。送信部７からの出力用伝送
線路９は途中の分岐点Ｔｂで分岐され、伝送線路１０，
１１によってＳＰＤＴスイッチ３，４のＴ１，Ｔ２にそ
れぞれ接続されている。
【００２３】伝送線路１０，１１の長さは、高周波信号
の波長をλとすると、λ／４に選ばれる。
の波長をλとすると、λ／４に選ばれる。
【００２４】しかし、このようなＳＰＤＴスイッチで
は、以下のような不具合を生じることが本発明者によっ
てあきらかにされた。
は、以下のような不具合を生じることが本発明者によっ
てあきらかにされた。
【００２５】（１）単体のＳＰＤＴスイッチを基板に実
装する構造となることから、たとえば、高周波信号の周
波数を仮に２ＧＨz とし、これらの回路を実装する基板
の比誘電率を４とすると、波長は７．５ｃｍとなり、２
ｃｍ弱の線路を２本設ける必要があり、実装面積が大き
くなる。
装する構造となることから、たとえば、高周波信号の周
波数を仮に２ＧＨz とし、これらの回路を実装する基板
の比誘電率を４とすると、波長は７．５ｃｍとなり、２
ｃｍ弱の線路を２本設ける必要があり、実装面積が大き
くなる。
【００２６】（２）伝送線路の分岐点Ｔｂから各ＳＰＤ
Ｔスイッチの送信端までの伝送線路１０，１１を同一長
さにかつ短く設けることは、ＳＰＤＴスイッチの実装上
の点から難しい。
Ｔスイッチの送信端までの伝送線路１０，１１を同一長
さにかつ短く設けることは、ＳＰＤＴスイッチの実装上
の点から難しい。
【００２７】（３）ダイバーシチ方式では、受信信号を
比較し、受信信号の強い方の信号伝達系統を送信時に選
択する。そのため、二つの信号伝達系統において、その
性能が同等であることが望ましい。仮に信号伝達系統１
の信号損失が信号伝達系統２のそれより劣っているとす
ると、受信時においては、両アンテナの受信信号強度が
等しくても、第１受信部６に比べ第２受信部８の信号強
度が常に低くなり、正しく強度比較ができず、ダイバー
シチ方式の効果が得られない。
比較し、受信信号の強い方の信号伝達系統を送信時に選
択する。そのため、二つの信号伝達系統において、その
性能が同等であることが望ましい。仮に信号伝達系統１
の信号損失が信号伝達系統２のそれより劣っているとす
ると、受信時においては、両アンテナの受信信号強度が
等しくても、第１受信部６に比べ第２受信部８の信号強
度が常に低くなり、正しく強度比較ができず、ダイバー
シチ方式の効果が得られない。
【００２８】すなわち、これは従来のダイバーシチ用ス
イッチについても言えることであるが、合計２個あるい
は３個のＳＰＤＴスイッチによるダイバーシチ用スイッ
チの構成では、実装する基板上の伝送線路の加工精度、
ＳＰＤＴスイッチ実装の位置合せ精度によって、スイッ
チ間を結ぶ伝送線路の長さが変化しやすく、同一にする
ことが困難になり、インダクタンスに差が生じるため、
二つの信号伝達系統の信号通過特性、特にリターンロス
や挿入損失に偏差が生じ易い。
イッチについても言えることであるが、合計２個あるい
は３個のＳＰＤＴスイッチによるダイバーシチ用スイッ
チの構成では、実装する基板上の伝送線路の加工精度、
ＳＰＤＴスイッチ実装の位置合せ精度によって、スイッ
チ間を結ぶ伝送線路の長さが変化しやすく、同一にする
ことが困難になり、インダクタンスに差が生じるため、
二つの信号伝達系統の信号通過特性、特にリターンロス
や挿入損失に偏差が生じ易い。
【００２９】また、同品種のＳＰＤＴスイッチによって
ダイバーシチ用スイッチ回路を構成しても、ＳＰＤＴス
イッチの製品ばらつきがあり、二つの信号伝達系統の信
号通過特性に偏差が生じ易い。例えば、最小０．７ｄ
Ｂ、最大１．２ｄＢの挿入損失を保証しているＳＰＤＴ
スイッチを２個用いてダイバーシチ用スイッチ回路を構
成した場合、二つの信号伝達系統の間で最大０．５ｄＢ
もの挿入損失偏差が生じる。
ダイバーシチ用スイッチ回路を構成しても、ＳＰＤＴス
イッチの製品ばらつきがあり、二つの信号伝達系統の信
号通過特性に偏差が生じ易い。例えば、最小０．７ｄ
Ｂ、最大１．２ｄＢの挿入損失を保証しているＳＰＤＴ
スイッチを２個用いてダイバーシチ用スイッチ回路を構
成した場合、二つの信号伝達系統の間で最大０．５ｄＢ
もの挿入損失偏差が生じる。
【００３０】このように信号伝達系統によって損失分が
異なる場合、送信時においては、アンテナからの出力電
圧を一定にするため、その損失分の差だけ信号伝達系統
によって送信部の出力を変化させる必要があり、送信制
御が複雑になる。
異なる場合、送信時においては、アンテナからの出力電
圧を一定にするため、その損失分の差だけ信号伝達系統
によって送信部の出力を変化させる必要があり、送信制
御が複雑になる。
【００３１】本発明の目的は、二つの信号伝達系統の信
号通過特性が同等になるスイッチ回路およびスイッチな
らびに無線装置を提供することにある。
号通過特性が同等になるスイッチ回路およびスイッチな
らびに無線装置を提供することにある。
【００３２】本発明の他の目的は、集積回路化されたス
イッチ回路およびスイッチを提供することにある。
イッチ回路およびスイッチを提供することにある。
【００３３】本発明の他の目的は、消費電力の低減が達
成できるスイッチおよび無線装置を提供することにあ
る。
成できるスイッチおよび無線装置を提供することにあ
る。
【００３４】本発明の他の目的は、小型化，低コスト化
が達成できるスイッチ回路およびスイッチならびに無線
装置を提供することにある。
が達成できるスイッチ回路およびスイッチならびに無線
装置を提供することにある。
【００３５】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
【００３６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【００３７】（１）第１アンテナ端子，第１受信端子お
よび送信端子を有する信号伝達系統１と、第２アンテナ
端子，第２受信端子および送信端子を有する信号伝達系
統２と、送信端子を有する接地回路を備え、前記信号伝
達系統１，信号伝達系統２および接地回路の送信端子は
同一の共用送信端子となるスイッチ回路であり、前記信
号伝達系統１は、ゲート電極が所定の制御端子に接続さ
れソース電極またはドレイン電極のいずれか一方の電極
が前記第１受信端子に接続され他方の電極が前記第１ア
ンテナ端子に接続される受信信号通過用の電界効果トラ
ンジスタ（ＦＥＴ）と、ゲート電極が所定の制御端子に
接続されソース電極またはドレイン電極のいずれか一方
の電極が前記第１アンテナ端子に接続され他方の電極が
前記共用送信端子に接続される送信信号通過用のＦＥＴ
と、ゲート電極が前記送信信号通過用のＦＥＴのゲート
電極に接続されソース電極またはドレイン電極のいずれ
か一方の電極が前記第１受信端子に接続され他方の電極
が接地端子に接続される接地用のＦＥＴとで構成され、
前記信号伝達系統２は、ゲート電極が所定の制御端子に
接続されソース電極またはドレイン電極のいずれか一方
の電極が前記第２受信端子に接続され他方の電極が前記
第２アンテナ端子に接続される受信信号通過用のＦＥＴ
と、ゲート電極が所定の制御端子に接続されソース電極
またはドレイン電極のいずれか一方の電極が前記第２ア
ンテナ端子に接続され他方の電極が前記共用送信端子に
接続される送信信号通過用のＦＥＴと、ゲート電極が前
記送信信号通過用のＦＥＴのゲート電極に接続されソー
ス電極またはドレイン電極のいずれか一方の電極が前記
第２受信端子に接続され他方の電極が接地端子に接続さ
れる接地用のＦＥＴとで構成され、前記接地回路はゲー
ト電極が所定の制御端子に接続されソース電極またはド
レイン電極のいずれか一方の電極が前記共用送信端子接
続され他方の電極が接地端子に接続される接地用のＦＥ
Ｔによって構成されている。
よび送信端子を有する信号伝達系統１と、第２アンテナ
端子，第２受信端子および送信端子を有する信号伝達系
統２と、送信端子を有する接地回路を備え、前記信号伝
達系統１，信号伝達系統２および接地回路の送信端子は
同一の共用送信端子となるスイッチ回路であり、前記信
号伝達系統１は、ゲート電極が所定の制御端子に接続さ
れソース電極またはドレイン電極のいずれか一方の電極
が前記第１受信端子に接続され他方の電極が前記第１ア
ンテナ端子に接続される受信信号通過用の電界効果トラ
ンジスタ（ＦＥＴ）と、ゲート電極が所定の制御端子に
接続されソース電極またはドレイン電極のいずれか一方
の電極が前記第１アンテナ端子に接続され他方の電極が
前記共用送信端子に接続される送信信号通過用のＦＥＴ
と、ゲート電極が前記送信信号通過用のＦＥＴのゲート
電極に接続されソース電極またはドレイン電極のいずれ
か一方の電極が前記第１受信端子に接続され他方の電極
が接地端子に接続される接地用のＦＥＴとで構成され、
前記信号伝達系統２は、ゲート電極が所定の制御端子に
接続されソース電極またはドレイン電極のいずれか一方
の電極が前記第２受信端子に接続され他方の電極が前記
第２アンテナ端子に接続される受信信号通過用のＦＥＴ
と、ゲート電極が所定の制御端子に接続されソース電極
またはドレイン電極のいずれか一方の電極が前記第２ア
ンテナ端子に接続され他方の電極が前記共用送信端子に
接続される送信信号通過用のＦＥＴと、ゲート電極が前
記送信信号通過用のＦＥＴのゲート電極に接続されソー
ス電極またはドレイン電極のいずれか一方の電極が前記
第２受信端子に接続され他方の電極が接地端子に接続さ
れる接地用のＦＥＴとで構成され、前記接地回路はゲー
ト電極が所定の制御端子に接続されソース電極またはド
レイン電極のいずれか一方の電極が前記共用送信端子接
続され他方の電極が接地端子に接続される接地用のＦＥ
Ｔによって構成されている。
【００３８】前記受信信号通過用のＦＥＴ，送信信号通
過用のＦＥＴおよび前記共用送信端子に接続される接地
用のＦＥＴは、それぞれ二つ以上の複数のゲート電極を
もつＦＥＴで構成されているとともに、前記ＦＥＴにお
いてソース電極とソース電極に近いゲート電極との間に
は容量が設けられ、ドレイン電極とドレイン電極に近い
ゲート電極との間には容量が設けられ、少なくとも前記
受信信号通過用のＦＥＴおよび送信信号通過用のＦＥＴ
のソース電極とドレイン電極間に並列にインダクタが設
けられている。
過用のＦＥＴおよび前記共用送信端子に接続される接地
用のＦＥＴは、それぞれ二つ以上の複数のゲート電極を
もつＦＥＴで構成されているとともに、前記ＦＥＴにお
いてソース電極とソース電極に近いゲート電極との間に
は容量が設けられ、ドレイン電極とドレイン電極に近い
ゲート電極との間には容量が設けられ、少なくとも前記
受信信号通過用のＦＥＴおよび送信信号通過用のＦＥＴ
のソース電極とドレイン電極間に並列にインダクタが設
けられている。
【００３９】前記スイッチ回路は半導体チップにモノリ
シックに形成されている。前記半導体チップにおいて、
前記共用送信端子を通る所定の線に対して前記二つの信
号伝達系統が線対称に配置されている。
シックに形成されている。前記半導体チップにおいて、
前記共用送信端子を通る所定の線に対して前記二つの信
号伝達系統が線対称に配置されている。
【００４０】前記半導体チップは封止体内に封止されて
いるとともに、前記封止体にはその内外に亘って延在す
るリードが複数設けられ、かつ前記半導体チップの電極
端子と前記複数のリードは接続手段によって電気的に接
続されスイッチを構成している。
いるとともに、前記封止体にはその内外に亘って延在す
るリードが複数設けられ、かつ前記半導体チップの電極
端子と前記複数のリードは接続手段によって電気的に接
続されスイッチを構成している。
【００４１】また、前記スイッチは二つのアンテナ，二
つの受信部および一つの送信部に接続されて無線装置
（ダイバーシチ無線装置）を構成している。
つの受信部および一つの送信部に接続されて無線装置
（ダイバーシチ無線装置）を構成している。
【００４２】（２）第１アンテナ端子，第１受信端子お
よび送信端子を有する信号伝達系統１と、第２アンテナ
端子，第２受信端子および送信端子を有する信号伝達系
統２とを備え、前記信号伝達系統１および信号伝達系統
２の送信端子は同一の共用送信端子となるスイッチ回路
であり、前記信号伝達系統１は、ゲート電極が所定の制
御端子に接続されソース電極またはドレイン電極のいず
れか一方の電極が前記第１受信端子に接続され他方の電
極が前記第１アンテナ端子に接続される受信信号通過用
の電界効果トランジスタ（ＦＥＴ）と、ゲート電極が所
定の制御端子に接続されソース電極またはドレイン電極
のいずれか一方の電極が前記第１アンテナ端子に接続さ
れ他方の電極が前記共用送信端子に接続される送信信号
通過用のＦＥＴと、ゲート電極が前記送信信号通過用の
ＦＥＴのゲート電極に接続されソース電極またはドレイ
ン電極のいずれか一方の電極が前記第１受信端子に接続
され他方の電極が接地端子に接続される接地用のＦＥＴ
と、ゲート電極が前記受信信号通過用のＦＥＴのゲート
電極に接続されソース電極またはドレイン電極のいずれ
か一方の電極が前記共用送信端子に接続され他方の電極
が接地端子に接続される接地用のＦＥＴとで構成され、
前記信号伝達系統２は、ゲート電極が所定の制御端子に
接続されソース電極またはドレイン電極のいずれか一方
の電極が前記第２受信端子に接続され他方の電極が前記
第２アンテナ端子に接続される受信信号通過用のＦＥＴ
と、ゲート電極が所定の制御端子に接続されソース電極
またはドレイン電極のいずれか一方の電極が前記第２ア
ンテナ端子に接続され他方の電極が前記共用送信端子に
接続される送信信号通過用のＦＥＴと、ゲート電極が前
記送信信号通過用のＦＥＴのゲート電極に接続されソー
ス電極またはドレイン電極のいずれか一方の電極が前記
第２受信端子に接続され他方の電極が接地端子に接続さ
れる接地用のＦＥＴと、ゲート電極が前記受信信号通過
用のＦＥＴのゲート電極に接続されソース電極またはド
レイン電極のいずれか一方の電極が前記共用送信端子に
接続され他方の電極が接地端子に接続される接地用のＦ
ＥＴとで構成されている。
よび送信端子を有する信号伝達系統１と、第２アンテナ
端子，第２受信端子および送信端子を有する信号伝達系
統２とを備え、前記信号伝達系統１および信号伝達系統
２の送信端子は同一の共用送信端子となるスイッチ回路
であり、前記信号伝達系統１は、ゲート電極が所定の制
御端子に接続されソース電極またはドレイン電極のいず
れか一方の電極が前記第１受信端子に接続され他方の電
極が前記第１アンテナ端子に接続される受信信号通過用
の電界効果トランジスタ（ＦＥＴ）と、ゲート電極が所
定の制御端子に接続されソース電極またはドレイン電極
のいずれか一方の電極が前記第１アンテナ端子に接続さ
れ他方の電極が前記共用送信端子に接続される送信信号
通過用のＦＥＴと、ゲート電極が前記送信信号通過用の
ＦＥＴのゲート電極に接続されソース電極またはドレイ
ン電極のいずれか一方の電極が前記第１受信端子に接続
され他方の電極が接地端子に接続される接地用のＦＥＴ
と、ゲート電極が前記受信信号通過用のＦＥＴのゲート
電極に接続されソース電極またはドレイン電極のいずれ
か一方の電極が前記共用送信端子に接続され他方の電極
が接地端子に接続される接地用のＦＥＴとで構成され、
前記信号伝達系統２は、ゲート電極が所定の制御端子に
接続されソース電極またはドレイン電極のいずれか一方
の電極が前記第２受信端子に接続され他方の電極が前記
第２アンテナ端子に接続される受信信号通過用のＦＥＴ
と、ゲート電極が所定の制御端子に接続されソース電極
またはドレイン電極のいずれか一方の電極が前記第２ア
ンテナ端子に接続され他方の電極が前記共用送信端子に
接続される送信信号通過用のＦＥＴと、ゲート電極が前
記送信信号通過用のＦＥＴのゲート電極に接続されソー
ス電極またはドレイン電極のいずれか一方の電極が前記
第２受信端子に接続され他方の電極が接地端子に接続さ
れる接地用のＦＥＴと、ゲート電極が前記受信信号通過
用のＦＥＴのゲート電極に接続されソース電極またはド
レイン電極のいずれか一方の電極が前記共用送信端子に
接続され他方の電極が接地端子に接続される接地用のＦ
ＥＴとで構成されている。
【００４３】（３）前記手段（１）または手段（２）の
構成において、前記受信信号通過用のＦＥＴおよび送信
信号通過用のＦＥＴはカスコード接続した二つのＦＥＴ
で構成されている。
構成において、前記受信信号通過用のＦＥＴおよび送信
信号通過用のＦＥＴはカスコード接続した二つのＦＥＴ
で構成されている。
【００４４】前記（１）の手段によれば、（ａ）ダイバ
ーシチ用スイッチは２個のＳＰＤＴスイッチを使用する
ことから、部品点数の低減により、小型化が図れるとと
もに、製造コストの低減が達成できる。
ーシチ用スイッチは２個のＳＰＤＴスイッチを使用する
ことから、部品点数の低減により、小型化が図れるとと
もに、製造コストの低減が達成できる。
【００４５】すなわち、従来のダイバーシチ用スイッチ
は単体のＳＰＤＴスイッチを３個基板に実装する構造と
なるため大型になるとともに、部品点数が多くかつ実装
等の組み立て作業コストも高くなり、高コストになる。
は単体のＳＰＤＴスイッチを３個基板に実装する構造と
なるため大型になるとともに、部品点数が多くかつ実装
等の組み立て作業コストも高くなり、高コストになる。
【００４６】これに対して、本発明の場合は、前記２個
のＳＰＤＴスイッチを始として他の回路も単一のシリコ
ン基板にモノリシックに形成し、半導体チップの周辺に
それぞれ所定の電極端子を配設した構造になっているこ
とから、ダイバーシチ用スイッチ回路が小型かつ安価に
なる。また、この半導体チップを組み込み且つ封止した
半導体装置であるダイバーシチ用スイッチもより小型か
つ安価になる。さらに、前記ダイバーシチ用スイッチを
組み込んだダイバーシチ無線装置も小型となる。この結
果、ダイバーシチ移動無線装置の小型・低廉化も図れ、
取扱いも便利となる。
のＳＰＤＴスイッチを始として他の回路も単一のシリコ
ン基板にモノリシックに形成し、半導体チップの周辺に
それぞれ所定の電極端子を配設した構造になっているこ
とから、ダイバーシチ用スイッチ回路が小型かつ安価に
なる。また、この半導体チップを組み込み且つ封止した
半導体装置であるダイバーシチ用スイッチもより小型か
つ安価になる。さらに、前記ダイバーシチ用スイッチを
組み込んだダイバーシチ無線装置も小型となる。この結
果、ダイバーシチ移動無線装置の小型・低廉化も図れ、
取扱いも便利となる。
【００４７】また、ダイバーシチ用スイッチ回路におい
てもＳＰＤＴスイッチ回路部分が二つとなる構成から、
回路の単純化，小型化も達成される。
てもＳＰＤＴスイッチ回路部分が二つとなる構成から、
回路の単純化，小型化も達成される。
【００４８】（ｂ）ダイバーシチ移動無線装置におい
て、出力信号は送信部から第１アンテナまたは第２アン
テナに至る間に配設された単一のＳＰＤＴスイッチ回路
を通るだけであり、従来のように２個のＳＰＤＴスイッ
チを通ることがなく、損失が小さくなり、送信部の出力
を大きくする必要もなくなる。したがって、ダイバーシ
チ無線において、送信部出力の低減化が達成できるダイ
バーシチ用スイッチ回路およびダイバーシチ用スイッチ
ともなる。
て、出力信号は送信部から第１アンテナまたは第２アン
テナに至る間に配設された単一のＳＰＤＴスイッチ回路
を通るだけであり、従来のように２個のＳＰＤＴスイッ
チを通ることがなく、損失が小さくなり、送信部の出力
を大きくする必要もなくなる。したがって、ダイバーシ
チ無線において、送信部出力の低減化が達成できるダイ
バーシチ用スイッチ回路およびダイバーシチ用スイッチ
ともなる。
【００４９】（ｃ）ダイバーシチ用スイッチ回路を単一
の半導体チップに組み込む構造となることから、伝送線
路を短くできる。特に送信端子から２つのＳＰＤＴスイ
ッチ回路（実際にはＦＥＴ）の端子（ＦＥＴのドレイン
又はソース）までの伝送線路は一部共用化でき短縮され
る。したがって、ダイバーシチ用スイッチ回路，ダイバ
ーシチ用スイッチおよびダイバーシチ移動無線装置での
伝送線路の短縮化が図れ、伝送損失の低下が達成でき
る。
の半導体チップに組み込む構造となることから、伝送線
路を短くできる。特に送信端子から２つのＳＰＤＴスイ
ッチ回路（実際にはＦＥＴ）の端子（ＦＥＴのドレイン
又はソース）までの伝送線路は一部共用化でき短縮され
る。したがって、ダイバーシチ用スイッチ回路，ダイバ
ーシチ用スイッチおよびダイバーシチ移動無線装置での
伝送線路の短縮化が図れ、伝送損失の低下が達成でき
る。
【００５０】（ｄ）半導体チップにおける２つの信号伝
達系統の配線パターンを対称に配設したことから、２つ
の信号伝達系統の信号通過特性性能が同じになり、正確
なダイバーシチの効果が得られる。
達系統の配線パターンを対称に配設したことから、２つ
の信号伝達系統の信号通過特性性能が同じになり、正確
なダイバーシチの効果が得られる。
【００５１】すなわち、従来のダイバーシチ用スイッチ
は３個の単体ＳＰＤＴスイッチを組み合わせる構成にな
っていることから、ＳＰＤＴスイッチを実装する基板上
の伝送線路の加工精度、ＳＰＤＴスイッチ実装の位置合
せ精度によって、スイッチ間を結ぶ伝送線路の長さが変
化しやすく、同一にすることが困難になり、インダクタ
ンスに差が生じるため、二つの信号伝達系統の信号通過
特性、特にリターンロスや挿入損失に偏差が生じ易くな
るが、本発明の場合は二つのＳＰＤＴスイッチ回路を単
一の半導体チップにモノリシックに形成していることか
ら、二つの信号伝達系統の信号通過特性性能を同じにす
ることができる。
は３個の単体ＳＰＤＴスイッチを組み合わせる構成にな
っていることから、ＳＰＤＴスイッチを実装する基板上
の伝送線路の加工精度、ＳＰＤＴスイッチ実装の位置合
せ精度によって、スイッチ間を結ぶ伝送線路の長さが変
化しやすく、同一にすることが困難になり、インダクタ
ンスに差が生じるため、二つの信号伝達系統の信号通過
特性、特にリターンロスや挿入損失に偏差が生じ易くな
るが、本発明の場合は二つのＳＰＤＴスイッチ回路を単
一の半導体チップにモノリシックに形成していることか
ら、二つの信号伝達系統の信号通過特性性能を同じにす
ることができる。
【００５２】（ｅ）二つの信号伝達系統の信号通過特性
が同じになることから、ダイバーシチ移動無線装置にお
ける送信制御が容易になる。すなわち、二つの信号伝達
系統の信号通過特性に偏差（挿入損失偏差）が生じる
と、送信時においては、アンテナからの出力電圧を一定
にするため、その損失分の差だけ信号伝達系統によって
送信部の出力を変化させる必要があり、送信制御が複雑
になるが、本発明の場合は二つの信号伝達系統の信号通
過特性が同じとなるため送信制御を簡素化できるように
なる。
が同じになることから、ダイバーシチ移動無線装置にお
ける送信制御が容易になる。すなわち、二つの信号伝達
系統の信号通過特性に偏差（挿入損失偏差）が生じる
と、送信時においては、アンテナからの出力電圧を一定
にするため、その損失分の差だけ信号伝達系統によって
送信部の出力を変化させる必要があり、送信制御が複雑
になるが、本発明の場合は二つの信号伝達系統の信号通
過特性が同じとなるため送信制御を簡素化できるように
なる。
【００５３】（ｆ）受信信号通過用のＦＥＴおよび送信
信号通過用のＦＥＴにおいて、ドレイン電極に近いゲー
ト電極とドレイン間に容量を入れることでドレイン電極
に近いゲート電極に発生するＡＣ信号振幅を増加させ、
信号が負に振れた場合にＦＥＴがオンすることを防止
し、ソース電極に近いゲート電極とソース間に容量を入
れることでソース電極に近いゲート電極に発生するＡＣ
信号振幅を減少させ、信号が正に振れた場合にＦＥＴが
オンすることを防止し、耐信号電圧特性の向上を図って
いる。前記接地回路のＦＥＴにも容量が入れられ、耐信
号電圧特性の向上が図られている。
信号通過用のＦＥＴにおいて、ドレイン電極に近いゲー
ト電極とドレイン間に容量を入れることでドレイン電極
に近いゲート電極に発生するＡＣ信号振幅を増加させ、
信号が負に振れた場合にＦＥＴがオンすることを防止
し、ソース電極に近いゲート電極とソース間に容量を入
れることでソース電極に近いゲート電極に発生するＡＣ
信号振幅を減少させ、信号が正に振れた場合にＦＥＴが
オンすることを防止し、耐信号電圧特性の向上を図って
いる。前記接地回路のＦＥＴにも容量が入れられ、耐信
号電圧特性の向上が図られている。
【００５４】（ｇ）受信信号通過用のＦＥＴおよび送信
信号通過用のＦＥＴに並列にインダクタを接続し、各イ
ンダクタをそれぞれのＦＥＴのオフ時のドレイン、ソー
ス間寄生容量と通過周波数において共振するように選ぶ
ことにより、オフ時のアイソレーション特性を向上させ
ている。
信号通過用のＦＥＴに並列にインダクタを接続し、各イ
ンダクタをそれぞれのＦＥＴのオフ時のドレイン、ソー
ス間寄生容量と通過周波数において共振するように選ぶ
ことにより、オフ時のアイソレーション特性を向上させ
ている。
【００５５】前記（２）の手段によれば、前記手段
（１）の場合と同様に前記（ａ）〜（ｅ）の効果を奏す
る。
（１）の場合と同様に前記（ａ）〜（ｅ）の効果を奏す
る。
【００５６】前記（３）の手段によれば、前記受信信号
通過用のＦＥＴおよび送信信号通過用のＦＥＴをカスコ
ード接続した二つのＦＥＴで構成しても、前記手段
（１）の場合と同様に前記（ａ）〜（ｇ）の効果を奏す
る。
通過用のＦＥＴおよび送信信号通過用のＦＥＴをカスコ
ード接続した二つのＦＥＴで構成しても、前記手段
（１）の場合と同様に前記（ａ）〜（ｇ）の効果を奏す
る。
【００５７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００５８】（実施形態１）図１は本発明の実施形態１
であるダイバーシチ用スイッチを構成した半導体チップ
を示す平面図、図２は半導体チップの表面に形成された
デュアルゲートＦＥＴのパターン例を示す模式的平面
図、図３は本実施形態１のダイバーシチ用スイッチ回路
図である。
であるダイバーシチ用スイッチを構成した半導体チップ
を示す平面図、図２は半導体チップの表面に形成された
デュアルゲートＦＥＴのパターン例を示す模式的平面
図、図３は本実施形態１のダイバーシチ用スイッチ回路
図である。
【００５９】本実施形態１のダイバーシチ移動無線装置
は図６に示すような概略構成になっている。ダイバーシ
チ用スイッチは、二つのＳＰＤＴスイッチ（回路）と伝
送線路９、１０、１１を、図１に示すように、一つの半
導体チップ５０にモノリシックに集積化し、二つのアン
テナ端子Ａ１，Ａ２と、二つの受信端子ＲＥ１，ＲＥ２
と、一つの送信端子（共用送信端子）ＴＣを持つＦＥＴ
構成のスイッチとする。これにより、外部に他のスイッ
チや分岐用の伝送線路が不要となり実装面積を小さくで
きる。
は図６に示すような概略構成になっている。ダイバーシ
チ用スイッチは、二つのＳＰＤＴスイッチ（回路）と伝
送線路９、１０、１１を、図１に示すように、一つの半
導体チップ５０にモノリシックに集積化し、二つのアン
テナ端子Ａ１，Ａ２と、二つの受信端子ＲＥ１，ＲＥ２
と、一つの送信端子（共用送信端子）ＴＣを持つＦＥＴ
構成のスイッチとする。これにより、外部に他のスイッ
チや分岐用の伝送線路が不要となり実装面積を小さくで
きる。
【００６０】また、半導体チップ５０の表層部分に形成
する二つの信号伝達系統（信号伝達系統１・２）の送信
端子とアンテナ端子間、アンテナ端子と受信端子間の回
路構成およびチップレイアウトを、送信端子ＴＣ上を通
る直線Ｍを軸として線対称に配置する。これにより、伝
送線路１０と伝送線路１１、伝送線路１２と伝送線路１
３、伝送線路１４と伝送線路１５がそれぞれ同一構造で
同一の長さになる。
する二つの信号伝達系統（信号伝達系統１・２）の送信
端子とアンテナ端子間、アンテナ端子と受信端子間の回
路構成およびチップレイアウトを、送信端子ＴＣ上を通
る直線Ｍを軸として線対称に配置する。これにより、伝
送線路１０と伝送線路１１、伝送線路１２と伝送線路１
３、伝送線路１４と伝送線路１５がそれぞれ同一構造で
同一の長さになる。
【００６１】また、前記伝送線路１０と伝送線路１４の
間に接続されたＦＥＴと、伝送線路１１と伝送線路１５
の間に接続されたＦＥＴが同一構造のＦＥＴとなり、伝
送線路１２と１４の間に接続されたＦＥＴと、伝送線路
１３と１５の間に接続されたＦＥＴが同一構造のＦＥＴ
となる。そのため、信号が通過する送信端子とアンテナ
端子間、アンテナ端子と受信端子間が同一構造になり、
ダイバーシチ用スイッチの二つの信号伝達系統の信号通
過特性を同等にすることができる。
間に接続されたＦＥＴと、伝送線路１１と伝送線路１５
の間に接続されたＦＥＴが同一構造のＦＥＴとなり、伝
送線路１２と１４の間に接続されたＦＥＴと、伝送線路
１３と１５の間に接続されたＦＥＴが同一構造のＦＥＴ
となる。そのため、信号が通過する送信端子とアンテナ
端子間、アンテナ端子と受信端子間が同一構造になり、
ダイバーシチ用スイッチの二つの信号伝達系統の信号通
過特性を同等にすることができる。
【００６２】また、前記アンテナ端子Ａ１は第１アンテ
ナ１に接続され、アンテナ端子Ａ２は第２アンテナ２に
接続され、受信端子ＲＥ１は第１受信部６に接続され、
受信端子ＲＥ２は第２受信部８に接続され、共用送信端
子ＴＣは送信部７に接続され、さらには他の端子が図示
しない制御端装置等に接続されることによってダイバー
シチ移動無線装置が構成される。
ナ１に接続され、アンテナ端子Ａ２は第２アンテナ２に
接続され、受信端子ＲＥ１は第１受信部６に接続され、
受信端子ＲＥ２は第２受信部８に接続され、共用送信端
子ＴＣは送信部７に接続され、さらには他の端子が図示
しない制御端装置等に接続されることによってダイバー
シチ移動無線装置が構成される。
【００６３】図６のダイバーシチ用スイッチは回路およ
び半導体チップを意味するとともに、半導体装置構造の
ダイバーシチ用スイッチをも意味している。
び半導体チップを意味するとともに、半導体装置構造の
ダイバーシチ用スイッチをも意味している。
【００６４】半導体チップ５０は所定の封止体に封止さ
れて半導体装置５１とされ、半導体装置５１の形態とな
ったダイバーシチ用スイッチはダイバーシチ移動無線装
置に組み込まれる。
れて半導体装置５１とされ、半導体装置５１の形態とな
ったダイバーシチ用スイッチはダイバーシチ移動無線装
置に組み込まれる。
【００６５】半導体装置５１の形態となったダイバーシ
チ用スイッチは、図４および図５に示すように、外観的
には、たとえば、樹脂製の封止体（パッケージ）５２の
両側から複数の外部電極端子としてのリード５３を突出
させた形状になっている。リード５３は、たとえば、片
側７本ずつの合計１４本となっている。また、前記リー
ド５３は、表面実装ができるガルウィング型となってい
る。
チ用スイッチは、図４および図５に示すように、外観的
には、たとえば、樹脂製の封止体（パッケージ）５２の
両側から複数の外部電極端子としてのリード５３を突出
させた形状になっている。リード５３は、たとえば、片
側７本ずつの合計１４本となっている。また、前記リー
ド５３は、表面実装ができるガルウィング型となってい
る。
【００６６】前記封止体５２内には金属製の支持板５４
が封止され、この支持板５４の上面中央には前記半導体
チップ５０が固定されている。前記支持板５４はその両
側からそれぞれ二本ずつリード５３が突出している。こ
れらのリード５３は接地用リード（グランドリード）を
構成している。
が封止され、この支持板５４の上面中央には前記半導体
チップ５０が固定されている。前記支持板５４はその両
側からそれぞれ二本ずつリード５３が突出している。こ
れらのリード５３は接地用リード（グランドリード）を
構成している。
【００６７】また、前記半導体チップ５０の電極と、封
止体５２内のリード５３の先端部分は導電性のワイヤ５
５で接続されている。半導体チップ５０の接地端子と前
記支持板５４は導電性のワイヤ５５で接続されている。
止体５２内のリード５３の先端部分は導電性のワイヤ５
５で接続されている。半導体チップ５０の接地端子と前
記支持板５４は導電性のワイヤ５５で接続されている。
【００６８】つぎに、ダイバーシチ用スイッチ回路およ
びその回路が組み込まれた半導体チップ５０について説
明する。
びその回路が組み込まれた半導体チップ５０について説
明する。
【００６９】本実施形態１の回路構成を図３に示す。共
用送信端子ＴＣ上を通る直線Ｍを対称軸として、送信側
の接地回路６０を除いて回路構成は対称である。すなわ
ち、前記直線Ｍの左側が信号伝達系統１となり、右側が
信号伝達系統２となる。また、この回路を組み込んだ半
導体チップ５０は、図１に示すように、接地回路６０を
除いてパターンは対称になる。
用送信端子ＴＣ上を通る直線Ｍを対称軸として、送信側
の接地回路６０を除いて回路構成は対称である。すなわ
ち、前記直線Ｍの左側が信号伝達系統１となり、右側が
信号伝達系統２となる。また、この回路を組み込んだ半
導体チップ５０は、図１に示すように、接地回路６０を
除いてパターンは対称になる。
【００７０】各記号の下１桁目の数字は信号伝達系統を
表わし、左側の信号伝達系統を１、右側の信号伝達系統
を２で表わす。下２桁目の数字が同一であればそのＦＥ
Ｔは同一の作用，構造であることを示している。例えば
ＦＥＴ１１は信号伝達系統１中のＦＥＴ１であり、ＦＥ
Ｔ１２は信号伝達系統２中のＦＥＴ１であることを示
し、同一のＦＥＴ（この場合は接地用のＦＥＴ）である
ことを表わす。
表わし、左側の信号伝達系統を１、右側の信号伝達系統
を２で表わす。下２桁目の数字が同一であればそのＦＥ
Ｔは同一の作用，構造であることを示している。例えば
ＦＥＴ１１は信号伝達系統１中のＦＥＴ１であり、ＦＥ
Ｔ１２は信号伝達系統２中のＦＥＴ１であることを示
し、同一のＦＥＴ（この場合は接地用のＦＥＴ）である
ことを表わす。
【００７１】本実施形態１では、信号伝達系統１と信号
伝達系統２において、対称位置にある各ＦＥＴが同一構
造であるため、信号通過特性が同等になり、対称位置に
ある各ＦＥＴを接続する伝送線路が同一の長さで同一構
造となるため、インダクタンスに差が生じない。そのた
め、２つの信号伝達系統の信号通過特性、特にリターン
ロスや挿入損失に偏差が生じないことを特長とする。
伝達系統２において、対称位置にある各ＦＥＴが同一構
造であるため、信号通過特性が同等になり、対称位置に
ある各ＦＥＴを接続する伝送線路が同一の長さで同一構
造となるため、インダクタンスに差が生じない。そのた
め、２つの信号伝達系統の信号通過特性、特にリターン
ロスや挿入損失に偏差が生じないことを特長とする。
【００７２】前述した図１０のダイバーシチ用スイッチ
回路において、たとえば、最小０．７ｄＢ、最大１．２
ｄＢの挿入損失を保証している同品種の単体ＳＰＤＴス
イッチを２個用いた場合、二つの信号伝達系統の間で挿
入損失は最大０．５ｄＢの偏差を生じる。しかし、本実
施形態１では面積的には高々２平方ｍｍ程度の単一の半
導体チップ上にダイバーシチ用の２つの信号伝達系統が
集積されているため、伝送線路のばらつきは高々２平方
ｍｍの面内ばらつきの影響しか受けないため、２つの信
号伝達系統の信号通過特性に偏差はほとんど生じない。
回路において、たとえば、最小０．７ｄＢ、最大１．２
ｄＢの挿入損失を保証している同品種の単体ＳＰＤＴス
イッチを２個用いた場合、二つの信号伝達系統の間で挿
入損失は最大０．５ｄＢの偏差を生じる。しかし、本実
施形態１では面積的には高々２平方ｍｍ程度の単一の半
導体チップ上にダイバーシチ用の２つの信号伝達系統が
集積されているため、伝送線路のばらつきは高々２平方
ｍｍの面内ばらつきの影響しか受けないため、２つの信
号伝達系統の信号通過特性に偏差はほとんど生じない。
【００７３】また、前記図１０のダイバーシチ用スイッ
チ回路において、ＳＰＤＴスイッチ３，４に５．０×
６．３ｍｍの８ピンパッケージを用い、２ｃｍ弱の長さ
の伝送線路２本で接続すると、実装面積は２〜４平方ｃ
ｍ程度になるが、本実施形態１では、パッケージは５．
２×５．５ｍｍ（１４ピンパッケージ）となり、実装面
積は大幅に縮小できる。
チ回路において、ＳＰＤＴスイッチ３，４に５．０×
６．３ｍｍの８ピンパッケージを用い、２ｃｍ弱の長さ
の伝送線路２本で接続すると、実装面積は２〜４平方ｃ
ｍ程度になるが、本実施形態１では、パッケージは５．
２×５．５ｍｍ（１４ピンパッケージ）となり、実装面
積は大幅に縮小できる。
【００７４】また、この場合、２つの信号伝達系統間の
挿入損失、アイソレーションの偏差はそれぞれ５％以内
であった。このうち挿入損失の偏差の最大値は０．０５
ｄＢであり、測定精度を考慮するとほとんど偏差がない
ものと言える。
挿入損失、アイソレーションの偏差はそれぞれ５％以内
であった。このうち挿入損失の偏差の最大値は０．０５
ｄＢであり、測定精度を考慮するとほとんど偏差がない
ものと言える。
【００７５】つぎに、ダイバーシチ用スイッチ回路につ
いて説明する。この回路は図１に示すように、半導体チ
ップ５０にモノリシックに構成されている。
いて説明する。この回路は図１に示すように、半導体チ
ップ５０にモノリシックに構成されている。
【００７６】本実施形態１のダイバーシチ用スイッチ回
路は、図３に示すように、大別して第１アンテナ端子Ａ
１，第１受信端子ＲＥ１および送信端子を有する信号伝
達系統１と、第２アンテナ端子Ａ２，第２受信端子ＲＥ
２および送信端子を有する信号伝達系統２と、送信端子
を有する接地回路（送信側の接地回路６０）を備え、前
記信号伝達系統１，信号伝達系統２および送信側の接地
回路６０の送信端子は同一の共用送信端子ＴＣとなるス
イッチ回路である。
路は、図３に示すように、大別して第１アンテナ端子Ａ
１，第１受信端子ＲＥ１および送信端子を有する信号伝
達系統１と、第２アンテナ端子Ａ２，第２受信端子ＲＥ
２および送信端子を有する信号伝達系統２と、送信端子
を有する接地回路（送信側の接地回路６０）を備え、前
記信号伝達系統１，信号伝達系統２および送信側の接地
回路６０の送信端子は同一の共用送信端子ＴＣとなるス
イッチ回路である。
【００７７】前記信号伝達系統１は、ゲート電極が所定
の制御端子ＶＣ１１に接続され、ソース電極またはドレ
イン電極のいずれか一方の電極が前記第１受信端子ＲＥ
１に接続され、他方の電極が前記第１アンテナ端子Ａ１
に接続される受信信号通過用の電界効果トランジスタ
（ＦＥＴ２１）を有する。
の制御端子ＶＣ１１に接続され、ソース電極またはドレ
イン電極のいずれか一方の電極が前記第１受信端子ＲＥ
１に接続され、他方の電極が前記第１アンテナ端子Ａ１
に接続される受信信号通過用の電界効果トランジスタ
（ＦＥＴ２１）を有する。
【００７８】また、ゲート電極が所定の制御端子ＶＣ２
１に接続され、ソース電極またはドレイン電極のいずれ
か一方の電極が前記第１アンテナ端子Ａ１に接続され、
他方の電極が前記共用送信端子ＴＣに接続される送信信
号通過用のＦＥＴ３１を有する。
１に接続され、ソース電極またはドレイン電極のいずれ
か一方の電極が前記第１アンテナ端子Ａ１に接続され、
他方の電極が前記共用送信端子ＴＣに接続される送信信
号通過用のＦＥＴ３１を有する。
【００７９】また、ゲート電極が前記送信信号通過用の
ＦＥＴ３１のゲート電極に接続され、ソース電極または
ドレイン電極のいずれか一方の電極が前記第１受信端子
ＲＥ１に接続され、他方の電極が接地端子Ｇ１に接続さ
れる接地用のＦＥＴ１１を有する。
ＦＥＴ３１のゲート電極に接続され、ソース電極または
ドレイン電極のいずれか一方の電極が前記第１受信端子
ＲＥ１に接続され、他方の電極が接地端子Ｇ１に接続さ
れる接地用のＦＥＴ１１を有する。
【００８０】前記信号伝達系統２は、ゲート電極が所定
の制御端子ＶＣ１２に接続され、ソース電極またはドレ
イン電極のいずれか一方の電極が前記第２受信端子ＲＥ
２に接続され、他方の電極が前記第２アンテナ端子Ａ２
に接続される受信信号通過用のＦＥＴ２２を有する。
の制御端子ＶＣ１２に接続され、ソース電極またはドレ
イン電極のいずれか一方の電極が前記第２受信端子ＲＥ
２に接続され、他方の電極が前記第２アンテナ端子Ａ２
に接続される受信信号通過用のＦＥＴ２２を有する。
【００８１】また、ゲート電極が所定の制御端子ＶＣ２
２に接続され、ソース電極またはドレイン電極のいずれ
か一方の電極が前記第２アンテナ端子Ａ２に接続され、
他方の電極が前記共用送信端子ＴＣに接続される送信信
号通過用のＦＥＴ３２を有する。
２に接続され、ソース電極またはドレイン電極のいずれ
か一方の電極が前記第２アンテナ端子Ａ２に接続され、
他方の電極が前記共用送信端子ＴＣに接続される送信信
号通過用のＦＥＴ３２を有する。
【００８２】また、ゲート電極が前記送信信号通過用の
ＦＥＴ３２のゲート電極に接続され、ソース電極または
ドレイン電極のいずれか一方の電極が前記第２受信端子
ＲＥ２に接続され、他方の電極が接地端子Ｇ２に接続さ
れる接地用のＦＥＴ１２を有する。
ＦＥＴ３２のゲート電極に接続され、ソース電極または
ドレイン電極のいずれか一方の電極が前記第２受信端子
ＲＥ２に接続され、他方の電極が接地端子Ｇ２に接続さ
れる接地用のＦＥＴ１２を有する。
【００８３】前記送信側の接地回路６０は、ゲート電極
が所定の制御端子ＶＣ３に接続され、ソース電極または
ドレイン電極のいずれか一方の電極が前記共用送信端子
ＴＣに接続され、他方の電極が接地端子Ｇ３に接続され
る接地用のＦＥＴ４によって構成されている。なお、接
地端子Ｇ３は、図１に示す半導体チップ５０の場合には
複数設けることから、たとえば、２つの接地端子Ｇ３
１，Ｇ３２として表示してある。
が所定の制御端子ＶＣ３に接続され、ソース電極または
ドレイン電極のいずれか一方の電極が前記共用送信端子
ＴＣに接続され、他方の電極が接地端子Ｇ３に接続され
る接地用のＦＥＴ４によって構成されている。なお、接
地端子Ｇ３は、図１に示す半導体チップ５０の場合には
複数設けることから、たとえば、２つの接地端子Ｇ３
１，Ｇ３２として表示してある。
【００８４】前記受信信号通過用のＦＥＴ２１，ＦＥＴ
２２、送信信号通過用のＦＥＴ３１，ＦＥＴ３２および
前記共用送信端子ＴＣに接続される接地用のＦＥＴ４
は、それぞれ二つ以上の複数のゲート電極をもつＦＥ
Ｔ、この実施形態ではデュアルゲートのＦＥＴで構成さ
れている。
２２、送信信号通過用のＦＥＴ３１，ＦＥＴ３２および
前記共用送信端子ＴＣに接続される接地用のＦＥＴ４
は、それぞれ二つ以上の複数のゲート電極をもつＦＥ
Ｔ、この実施形態ではデュアルゲートのＦＥＴで構成さ
れている。
【００８５】デュアルゲートＦＥＴを用い、各ゲートに
対して信号電圧を分割することによって、低電圧動作で
高線形性を持つダイバーシチ用スイッチを実現する。
対して信号電圧を分割することによって、低電圧動作で
高線形性を持つダイバーシチ用スイッチを実現する。
【００８６】デュアルゲートＦＥＴはシングルゲートＦ
ＥＴに比べ、動作層の抵抗とゲート間寄生抵抗が余分に
付加され、オン時の直列寄生抵抗が増加し、挿入損失の
増加を招く。このため本実施形態１では、耐電圧性に大
きく寄与しないＦＥＴ１１、ＦＥＴ１２はシングルゲー
トを用いている。ＦＥＴ１１，ＦＥＴ１２は、耐電圧性
を向上させたＦＥＴを用いてもよい。
ＥＴに比べ、動作層の抵抗とゲート間寄生抵抗が余分に
付加され、オン時の直列寄生抵抗が増加し、挿入損失の
増加を招く。このため本実施形態１では、耐電圧性に大
きく寄与しないＦＥＴ１１、ＦＥＴ１２はシングルゲー
トを用いている。ＦＥＴ１１，ＦＥＴ１２は、耐電圧性
を向上させたＦＥＴを用いてもよい。
【００８７】図２は半導体チップ５０の表面に形成され
たデュアルゲートＦＥＴのパターン例を示すものであ
る。図２において、６１は第１ゲート、６２は第２ゲー
ト、６３はソース電極、６４はドレイン電極である。
たデュアルゲートＦＥＴのパターン例を示すものであ
る。図２において、６１は第１ゲート、６２は第２ゲー
ト、６３はソース電極、６４はドレイン電極である。
【００８８】また、各ＦＥＴのゲート配線部分には、そ
れぞれ負荷抵抗Ｒ１〜Ｒ１２が設けられている。
れぞれ負荷抵抗Ｒ１〜Ｒ１２が設けられている。
【００８９】一方、前記受信信号通過用のＦＥＴ２１，
ＦＥＴ２２および送信信号通過用のＦＥＴ３１，ＦＥＴ
３２ならびに送信側の接地用のＦＥＴ４において、第１
ゲート（ソース側ゲート）とソース間、第２ゲートとド
レイン間に容量Ｃ１〜Ｃ１０が設けられ、耐信号電圧特
性の向上を図っている。
ＦＥＴ２２および送信信号通過用のＦＥＴ３１，ＦＥＴ
３２ならびに送信側の接地用のＦＥＴ４において、第１
ゲート（ソース側ゲート）とソース間、第２ゲートとド
レイン間に容量Ｃ１〜Ｃ１０が設けられ、耐信号電圧特
性の向上を図っている。
【００９０】第２ゲートとドレイン間に容量を設けるこ
とで第２ゲートに発生するＡＣ信号振幅を増加させ、信
号が負に振れた場合にＦＥＴがオンすることを防止し、
第１ゲート（ソース側ゲート）とソース間に容量を設け
ることで第１ゲートに発生するＡＣ信号振幅を減少さ
せ、信号が正に振れた場合にＦＥＴがオンすることを防
止し、耐信号電圧特性の向上を図っている。
とで第２ゲートに発生するＡＣ信号振幅を増加させ、信
号が負に振れた場合にＦＥＴがオンすることを防止し、
第１ゲート（ソース側ゲート）とソース間に容量を設け
ることで第１ゲートに発生するＡＣ信号振幅を減少さ
せ、信号が正に振れた場合にＦＥＴがオンすることを防
止し、耐信号電圧特性の向上を図っている。
【００９１】なお、本実施形態１の場合はデュアルゲー
トＦＥＴを用いているが、さらに多くのゲート電極を有
するＦＥＴを用いる場合は、ソース電極とソース電極に
近いゲート電極との間と、ドレイン電極とドレイン電極
に近いゲート電極との間にそれぞれ容量を設けるように
すれば良い。
トＦＥＴを用いているが、さらに多くのゲート電極を有
するＦＥＴを用いる場合は、ソース電極とソース電極に
近いゲート電極との間と、ドレイン電極とドレイン電極
に近いゲート電極との間にそれぞれ容量を設けるように
すれば良い。
【００９２】他方、本実施形態１では受信，送信それぞ
れの信号が通過する受信信号通過用のＦＥＴ２１，２
２、送信信号通過用のＦＥＴ３１，ＦＥＴ３２に並列に
インダクタＬ１１，Ｌ２１，Ｌ１２，Ｌ２２を接続し
た。各インダクタをそれぞれのＦＥＴのオフ時のドレイ
ン・ソース間寄生容量と通過周波数において共振するよ
うに選ぶことにより、オフ時のアイソレーション特性を
向上させている。
れの信号が通過する受信信号通過用のＦＥＴ２１，２
２、送信信号通過用のＦＥＴ３１，ＦＥＴ３２に並列に
インダクタＬ１１，Ｌ２１，Ｌ１２，Ｌ２２を接続し
た。各インダクタをそれぞれのＦＥＴのオフ時のドレイ
ン・ソース間寄生容量と通過周波数において共振するよ
うに選ぶことにより、オフ時のアイソレーション特性を
向上させている。
【００９３】つぎに、本実施形態１のダイバーシチ用ス
イッチの動作原理を図３を用いて説明する。
イッチの動作原理を図３を用いて説明する。
【００９４】信号伝達系統１のアンテナ端子Ａ１からＦ
ＥＴ２１を通過して、受信端子ＲＥ１に信号を受信する
には、制御端子ＶＣ１１に０Ｖを加え、制御端子ＶＣ２
１にＶｃｏｎＶを加え、それ以外の３つの制御端子には
０ＶまたはＶｃｏｎＶを印加する。信号伝達系統２を使
用しないため、制御端子ＶＣ１２，ＶＣ２２，ＶＣ３は
０Ｖ，ＶｃｏｎＶのどちらでもよいが、信号伝達系統２
の不要信号の混入を防ぐため制御端子ＶＣ１２と制御端
子ＶＣ２２はＶｃｏｎＶが望ましく、制御端子ＶＣ３は
０Ｖが望ましい。
ＥＴ２１を通過して、受信端子ＲＥ１に信号を受信する
には、制御端子ＶＣ１１に０Ｖを加え、制御端子ＶＣ２
１にＶｃｏｎＶを加え、それ以外の３つの制御端子には
０ＶまたはＶｃｏｎＶを印加する。信号伝達系統２を使
用しないため、制御端子ＶＣ１２，ＶＣ２２，ＶＣ３は
０Ｖ，ＶｃｏｎＶのどちらでもよいが、信号伝達系統２
の不要信号の混入を防ぐため制御端子ＶＣ１２と制御端
子ＶＣ２２はＶｃｏｎＶが望ましく、制御端子ＶＣ３は
０Ｖが望ましい。
【００９５】信号伝達系統２のアンテナ端子Ａ２からＦ
ＥＴ２２を通過して、受信端子ＲＥ２に信号を受信する
には、制御端子ＶＣ１２に０Ｖを加え、制御端子ＶＣ２
２にＶｃｏｎＶを加え、それ以外の３つの制御端子には
０ＶまたはＶｃｏｎＶを印加する。信号伝達系統１を使
用しないため、制御端子ＶＣ１１，ＶＣ２１，ＶＣ３は
０Ｖ，ＶｃｏｎＶのどちらでもよいが、信号伝達系統１
の不要信号の混入を防ぐため制御端子ＶＣ１１と制御端
子ＶＣ２１はＶｃｏｎＶが望ましく、制御端子ＶＣ３は
０Ｖが望ましい。
ＥＴ２２を通過して、受信端子ＲＥ２に信号を受信する
には、制御端子ＶＣ１２に０Ｖを加え、制御端子ＶＣ２
２にＶｃｏｎＶを加え、それ以外の３つの制御端子には
０ＶまたはＶｃｏｎＶを印加する。信号伝達系統１を使
用しないため、制御端子ＶＣ１１，ＶＣ２１，ＶＣ３は
０Ｖ，ＶｃｏｎＶのどちらでもよいが、信号伝達系統１
の不要信号の混入を防ぐため制御端子ＶＣ１１と制御端
子ＶＣ２１はＶｃｏｎＶが望ましく、制御端子ＶＣ３は
０Ｖが望ましい。
【００９６】もちろん、端子Ａ１と端子ＲＥ１、端子Ａ
２と端子ＲＥ２を同時に接続することができ、その場合
には端子ＶＣ１１と端子ＶＣ１２に０Ｖを加え、制御端
子ＶＣ２１と制御端子ＶＣ２２にＶｃｏｎＶを加え、制
御端子ＶＣ３は０ＶまたはＶｃｏｎＶを印加する。共用
送信端子ＴＣからの不要信号の混入を防ぐためには、制
御端子ＶＣ３は０Ｖが望ましい。
２と端子ＲＥ２を同時に接続することができ、その場合
には端子ＶＣ１１と端子ＶＣ１２に０Ｖを加え、制御端
子ＶＣ２１と制御端子ＶＣ２２にＶｃｏｎＶを加え、制
御端子ＶＣ３は０ＶまたはＶｃｏｎＶを印加する。共用
送信端子ＴＣからの不要信号の混入を防ぐためには、制
御端子ＶＣ３は０Ｖが望ましい。
【００９７】信号伝達系統１の共用送信端子ＴＣからＦ
ＥＴ３１を通過して、アンテナ端子Ａ１に信号を送信す
るには、制御端子ＶＣ２１に０Ｖを加え、制御端子ＶＣ
１１、制御端子ＶＣ２２にはＶｃｏｎＶを加え、制御端
子ＶＣ１２には０ＶまたはＶｃｏｎＶを印加する。受信
端子ＲＥ２からの不要信号の混入を防ぐためには、制御
端子ＶＣ１２をＶｃｏｎＶとすることが望ましい。
ＥＴ３１を通過して、アンテナ端子Ａ１に信号を送信す
るには、制御端子ＶＣ２１に０Ｖを加え、制御端子ＶＣ
１１、制御端子ＶＣ２２にはＶｃｏｎＶを加え、制御端
子ＶＣ１２には０ＶまたはＶｃｏｎＶを印加する。受信
端子ＲＥ２からの不要信号の混入を防ぐためには、制御
端子ＶＣ１２をＶｃｏｎＶとすることが望ましい。
【００９８】信号伝達系統２の共用送信端子ＴＣからＦ
ＥＴ３２を通過して、アンテナ端子Ａ２に信号を送信す
るには、制御端子ＶＣ２２に０Ｖを加え、制御端子ＶＣ
１２、制御端子ＶＣ２１にはＶｃｏｎＶを加え、制御端
子ＶＣ１１には０ＶまたはＶｃｏｎＶを印加する。受信
端子ＲＥ１からの不要信号の混入を防ぐためには、制御
端子ＶＣ１１をＶｃｏｎＶとすることが望ましい。
ＥＴ３２を通過して、アンテナ端子Ａ２に信号を送信す
るには、制御端子ＶＣ２２に０Ｖを加え、制御端子ＶＣ
１２、制御端子ＶＣ２１にはＶｃｏｎＶを加え、制御端
子ＶＣ１１には０ＶまたはＶｃｏｎＶを印加する。受信
端子ＲＥ１からの不要信号の混入を防ぐためには、制御
端子ＶＣ１１をＶｃｏｎＶとすることが望ましい。
【００９９】ＦＥＴ１１，ＦＥＴ１２およびＦＥＴ４
は、それぞれ受信，送信端の接地用ＦＥＴであり、受信
時には送信端の接地用ＦＥＴのオン抵抗で終端され、送
信時には受信端の接地用ＦＥＴのオン抵抗で終端され
る。これらを設けない場合、端子が開放となり、入力波
が全反射するので無線装置にとって不都合を生ずる場合
があるので、これらのＦＥＴを接続している。これらの
ＦＥＴおよび接続に用いられる伝送線路は、スイッチの
信号通過特性、特にリターンロスや挿入損失に影響を与
えるのでこの部分の回路構成およびチップレイアウトも
端子ＴＣ上を通る直線Ｍを軸として、線対称とする必要
がある。
は、それぞれ受信，送信端の接地用ＦＥＴであり、受信
時には送信端の接地用ＦＥＴのオン抵抗で終端され、送
信時には受信端の接地用ＦＥＴのオン抵抗で終端され
る。これらを設けない場合、端子が開放となり、入力波
が全反射するので無線装置にとって不都合を生ずる場合
があるので、これらのＦＥＴを接続している。これらの
ＦＥＴおよび接続に用いられる伝送線路は、スイッチの
信号通過特性、特にリターンロスや挿入損失に影響を与
えるのでこの部分の回路構成およびチップレイアウトも
端子ＴＣ上を通る直線Ｍを軸として、線対称とする必要
がある。
【０１００】また、一般に無線装置では送信信号が中か
ら大電力であり、ＦＥＴで構成したスイッチでは、線形
性を維持できる送信電力が主にＦＥＴの耐信号電圧性で
制限される。
ら大電力であり、ＦＥＴで構成したスイッチでは、線形
性を維持できる送信電力が主にＦＥＴの耐信号電圧性で
制限される。
【０１０１】本実施形態１の場合、共用送信端子ＴＣと
アンテナ端子Ａ２が接続され、共用送信端子ＴＣから大
信号が送信されている際、信号伝達系統２を構成してい
るＦＥＴ２２とＦＥＴ４のドレイン（またはソース）端
に大電圧が加わるのは明らかであるが、さらに信号伝達
系統１を構成しているＦＥＴ３１のドレイン（またはソ
ース）端にも大電圧が加わる。これは２つのＳＰＤＴス
イッチを接続し、ダイバーシチ用スイッチとしたことに
よって発生した点である。
アンテナ端子Ａ２が接続され、共用送信端子ＴＣから大
信号が送信されている際、信号伝達系統２を構成してい
るＦＥＴ２２とＦＥＴ４のドレイン（またはソース）端
に大電圧が加わるのは明らかであるが、さらに信号伝達
系統１を構成しているＦＥＴ３１のドレイン（またはソ
ース）端にも大電圧が加わる。これは２つのＳＰＤＴス
イッチを接続し、ダイバーシチ用スイッチとしたことに
よって発生した点である。
【０１０２】共用送信端子ＴＣとアンテナ端子Ａ１が接
続されている際にも同様にＦＥＴ２１、ＦＥＴ４および
ＦＥＴ３２のドレイン（またはソース）端にも大電圧が
加わる。このため本実施形態１では、ＦＥＴ２１，ＦＥ
Ｔ３１，ＦＥＴ２２，ＦＥＴ３２，ＦＥＴ４にデュアル
ゲートＦＥＴを用い、各ゲートに対して信号電圧を分割
することによって、低電圧動作で高線形性を持つダイバ
ーシチ用スイッチを実現している。
続されている際にも同様にＦＥＴ２１、ＦＥＴ４および
ＦＥＴ３２のドレイン（またはソース）端にも大電圧が
加わる。このため本実施形態１では、ＦＥＴ２１，ＦＥ
Ｔ３１，ＦＥＴ２２，ＦＥＴ３２，ＦＥＴ４にデュアル
ゲートＦＥＴを用い、各ゲートに対して信号電圧を分割
することによって、低電圧動作で高線形性を持つダイバ
ーシチ用スイッチを実現している。
【０１０３】デュアルゲートＦＥＴはシングルゲートＦ
ＥＴに比べ、動作層の抵抗とゲート間寄生抵抗が余分に
付加され、オン時の直列寄生抵抗が増加し、挿入損失の
増加を招く。このため本実施形態１では、耐信号電圧性
に大きく寄与しないＦＥＴ１１、ＦＥＴ１２はシングル
ゲートを用いている。もちろん、耐信号電圧性を向上さ
せたＦＥＴをもちいてもよい。
ＥＴに比べ、動作層の抵抗とゲート間寄生抵抗が余分に
付加され、オン時の直列寄生抵抗が増加し、挿入損失の
増加を招く。このため本実施形態１では、耐信号電圧性
に大きく寄与しないＦＥＴ１１、ＦＥＴ１２はシングル
ゲートを用いている。もちろん、耐信号電圧性を向上さ
せたＦＥＴをもちいてもよい。
【０１０４】また、信号電圧を分割する方法として、本
実施形態１ではデュアルゲートＦＥＴを用いているが、
二つ以上の複数のゲート電極を持つＦＥＴや複数のＦＥ
Ｔをカスコード接続したＦＥＴに置き換えても有効であ
る。
実施形態１ではデュアルゲートＦＥＴを用いているが、
二つ以上の複数のゲート電極を持つＦＥＴや複数のＦＥ
Ｔをカスコード接続したＦＥＴに置き換えても有効であ
る。
【０１０５】本実施形態１のダイバーシチ用スイッチ回
路，ダイバーシチ用スイッチおよびダイバーシチ無線装
置は以下の効果を奏する。
路，ダイバーシチ用スイッチおよびダイバーシチ無線装
置は以下の効果を奏する。
【０１０６】（１）従来のダイバーシチ用スイッチは単
体のＳＰＤＴスイッチを３個基板に実装する構造となる
が、本実施形態１のダイバーシチ用スイッチは２個のＳ
ＰＤＴスイッチを使用することから、部品点数の低減に
より、小型化が図れるとともに、製造コストの低減が達
成できる。
体のＳＰＤＴスイッチを３個基板に実装する構造となる
が、本実施形態１のダイバーシチ用スイッチは２個のＳ
ＰＤＴスイッチを使用することから、部品点数の低減に
より、小型化が図れるとともに、製造コストの低減が達
成できる。
【０１０７】特に本実施形態１の場合は、前記２個のＳ
ＰＤＴスイッチを始として他の回路を単一のシリコン基
板にモノリシックに形成し、半導体チップの周辺にそれ
ぞれ所定の電極端子を配設した構造になっていることか
ら、ダイバーシチ用スイッチ回路が小型かつ安価にな
る。また、この半導体チップを組み込んだ半導体装置で
あるダイバーシチ用スイッチもより小型かつ安価にな
る。さらに、前記ダイバーシチ用スイッチを組み込んだ
ダイバーシチ無線装置も小型となる。この結果、ダイバ
ーシチ移動無線装置の小型・低廉化が図れ、取扱いも便
利となる。
ＰＤＴスイッチを始として他の回路を単一のシリコン基
板にモノリシックに形成し、半導体チップの周辺にそれ
ぞれ所定の電極端子を配設した構造になっていることか
ら、ダイバーシチ用スイッチ回路が小型かつ安価にな
る。また、この半導体チップを組み込んだ半導体装置で
あるダイバーシチ用スイッチもより小型かつ安価にな
る。さらに、前記ダイバーシチ用スイッチを組み込んだ
ダイバーシチ無線装置も小型となる。この結果、ダイバ
ーシチ移動無線装置の小型・低廉化が図れ、取扱いも便
利となる。
【０１０８】（２）信号伝達系統１および信号伝達系統
２の送信側の接地用のＦＥＴを一つにまとめた構造にな
っていることから、チップ面積縮小化が図れる。
２の送信側の接地用のＦＥＴを一つにまとめた構造にな
っていることから、チップ面積縮小化が図れる。
【０１０９】（３）従来のダイバーシチ移動無線装置で
は、送信部からの出力信号は第１アンテナまたは第２ア
ンテナに伝達されるまでに２個のＳＰＤＴスイッチを通
るため損失が大きく、その損失分だけ送信部の出力を大
きくする必要があったが、本実施形態１のダイバーシチ
移動無線装置の場合は、モノリシックに形成されたＳＰ
ＤＴスイッチの１つとなり、送信損失の低下が図れるた
め送信部の出力を大きくする必要がなく、消費電力の低
減を図ることができる。
は、送信部からの出力信号は第１アンテナまたは第２ア
ンテナに伝達されるまでに２個のＳＰＤＴスイッチを通
るため損失が大きく、その損失分だけ送信部の出力を大
きくする必要があったが、本実施形態１のダイバーシチ
移動無線装置の場合は、モノリシックに形成されたＳＰ
ＤＴスイッチの１つとなり、送信損失の低下が図れるた
め送信部の出力を大きくする必要がなく、消費電力の低
減を図ることができる。
【０１１０】（４）ダイバーシチ用スイッチ回路を単一
の半導体チップに対称に組み込む構造となることから、
半導体チップ内の受動素子および能動素子間の伝送線路
の長さ，形状が二つの信号伝達系統間で等しくなるた
め、インダクタンス成分の偏差が生じ難く、信号通過特
性の偏差もほとんど無くなる。
の半導体チップに対称に組み込む構造となることから、
半導体チップ内の受動素子および能動素子間の伝送線路
の長さ，形状が二つの信号伝達系統間で等しくなるた
め、インダクタンス成分の偏差が生じ難く、信号通過特
性の偏差もほとんど無くなる。
【０１１１】すなわち、従来のダイバーシチ用スイッチ
は３個の単体ＳＰＤＴスイッチを組み合わせる構成にな
っていることから、ＳＰＤＴスイッチを実装する基板上
の伝送線路の加工精度、ＳＰＤＴスイッチ実装の位置合
せ精度によって、スイッチ間を結ぶ伝送線路の長さが変
化しやすく、同一にすることが困難になり、インダクタ
ンスに差が生じるため、二つの信号伝達系統の信号通過
特性、特にリターンロスや挿入損失に偏差が生じ易くな
るが、本実施形態１の場合は二つのＳＰＤＴスイッチ回
路を単一の半導体チップに対称に組み込んでいることか
ら、二つの信号伝達系統の信号通過特性性能を同じにす
ることができる。
は３個の単体ＳＰＤＴスイッチを組み合わせる構成にな
っていることから、ＳＰＤＴスイッチを実装する基板上
の伝送線路の加工精度、ＳＰＤＴスイッチ実装の位置合
せ精度によって、スイッチ間を結ぶ伝送線路の長さが変
化しやすく、同一にすることが困難になり、インダクタ
ンスに差が生じるため、二つの信号伝達系統の信号通過
特性、特にリターンロスや挿入損失に偏差が生じ易くな
るが、本実施形態１の場合は二つのＳＰＤＴスイッチ回
路を単一の半導体チップに対称に組み込んでいることか
ら、二つの信号伝達系統の信号通過特性性能を同じにす
ることができる。
【０１１２】これにより、正確なダイバーシチの効果が
得られる。
得られる。
【０１１３】（５）ダイバーシチ用スイッチ回路を単一
の半導体チップにモノリシックに組み込んだ結果、伝送
線路も短くできる。特に送信端子から２つのＳＰＤＴス
イッチ回路（実際にはＦＥＴ）の端子（ＦＥＴのドレイ
ン又はソース）までの伝送線路は一部共用化でき短縮さ
れる。
の半導体チップにモノリシックに組み込んだ結果、伝送
線路も短くできる。特に送信端子から２つのＳＰＤＴス
イッチ回路（実際にはＦＥＴ）の端子（ＦＥＴのドレイ
ン又はソース）までの伝送線路は一部共用化でき短縮さ
れる。
【０１１４】（６）二つの信号伝達系統の信号通過特性
に偏差（挿入損失偏差）が生じると、送信時において
は、アンテナからの出力電圧を一定にするため、その損
失分の差だけ信号伝達系統によって送信部の出力を変化
させる必要があり、送信制御が複雑になるが、本実施形
態１のダイバーシチ移動無線装置によれば、送信制御が
容易（簡素）になる。
に偏差（挿入損失偏差）が生じると、送信時において
は、アンテナからの出力電圧を一定にするため、その損
失分の差だけ信号伝達系統によって送信部の出力を変化
させる必要があり、送信制御が複雑になるが、本実施形
態１のダイバーシチ移動無線装置によれば、送信制御が
容易（簡素）になる。
【０１１５】（７）受信信号通過用のＦＥＴおよび送信
信号通過用のＦＥＴにおいて、ドレイン電極に近いゲー
ト電極とドレイン間に容量を入れることでドレイン電極
に近いゲート電極に発生するＡＣ信号振幅を増加させ、
信号が負に振れた場合にＦＥＴがオンすることを防止
し、ソース電極に近いゲート電極とソース間に容量を入
れることでソース電極に近いゲート電極に発生するＡＣ
信号振幅を減少させ、信号が正に振れた場合にＦＥＴが
オンすることを防止し、耐信号電圧特性の向上を図って
いる。前記接地回路のＦＥＴにも容量が入れられ、耐信
号電圧特性の向上が図られている。
信号通過用のＦＥＴにおいて、ドレイン電極に近いゲー
ト電極とドレイン間に容量を入れることでドレイン電極
に近いゲート電極に発生するＡＣ信号振幅を増加させ、
信号が負に振れた場合にＦＥＴがオンすることを防止
し、ソース電極に近いゲート電極とソース間に容量を入
れることでソース電極に近いゲート電極に発生するＡＣ
信号振幅を減少させ、信号が正に振れた場合にＦＥＴが
オンすることを防止し、耐信号電圧特性の向上を図って
いる。前記接地回路のＦＥＴにも容量が入れられ、耐信
号電圧特性の向上が図られている。
【０１１６】（８）受信信号通過用のＦＥＴおよび送信
信号通過用のＦＥＴに並列にインダクタを接続し、各イ
ンダクタをそれぞれのＦＥＴのオフ時のドレイン、ソー
ス間寄生容量と通過周波数において共振するように選ぶ
ことにより、オフ時のアイソレーション特性を向上させ
ている。
信号通過用のＦＥＴに並列にインダクタを接続し、各イ
ンダクタをそれぞれのＦＥＴのオフ時のドレイン、ソー
ス間寄生容量と通過周波数において共振するように選ぶ
ことにより、オフ時のアイソレーション特性を向上させ
ている。
【０１１７】（９）ダイバーシチ用スイッチを１４ピン
パッケージ（５．２×５．５ｍｍ）に組み立て試作した
ところ、２つの信号伝達系統間の挿入損失、アイソレー
ションの偏差はそれぞれ５％以内であった。このうち挿
入損失の偏差の最大値は０．０５ｄＢであり、測定精度
を考慮するとほとんど偏差がないものと言える。
パッケージ（５．２×５．５ｍｍ）に組み立て試作した
ところ、２つの信号伝達系統間の挿入損失、アイソレー
ションの偏差はそれぞれ５％以内であった。このうち挿
入損失の偏差の最大値は０．０５ｄＢであり、測定精度
を考慮するとほとんど偏差がないものと言える。
【０１１８】（１０）レイアウトの影響を両信号伝達系
統で同等に見積ることができるのでスイッチの設計も簡
便になる。
統で同等に見積ることができるのでスイッチの設計も簡
便になる。
【０１１９】（実施形態２）図７は本発明の実施形態２
であるスイッチ回路図である。前記実施形態１では、送
信側の接地回路６０を信号伝達系統１および信号伝達系
統２で共用させる構成であるが、本実施形態２の場合
は、送信側の接地回路６０を除き、代わりに信号伝達系
統１および信号伝達系統２にそれぞれ独立した送信側の
接地回路を設けた例である。
であるスイッチ回路図である。前記実施形態１では、送
信側の接地回路６０を信号伝達系統１および信号伝達系
統２で共用させる構成であるが、本実施形態２の場合
は、送信側の接地回路６０を除き、代わりに信号伝達系
統１および信号伝達系統２にそれぞれ独立した送信側の
接地回路を設けた例である。
【０１２０】すなわち、信号伝達系統１においては、ゲ
ート電極が前記受信信号通過用のＦＥＴ２１のゲート電
極に接続され、ソース電極またはドレイン電極のいずれ
か一方の電極が前記共用送信端子ＴＣに接続され、他方
の電極が接地端子Ｇ６に接続される接地用のＦＥＴ４１
を設け、信号伝達系統２においては、ゲート電極が前記
受信信号通過用のＦＥＴ２２のゲート電極に接続され、
ソース電極またはドレイン電極のいずれか一方の電極が
前記共用送信端子ＴＣに接続され、他方の電極が接地端
子Ｇ７に接続される接地用のＦＥＴ４２を設けたもので
ある。
ート電極が前記受信信号通過用のＦＥＴ２１のゲート電
極に接続され、ソース電極またはドレイン電極のいずれ
か一方の電極が前記共用送信端子ＴＣに接続され、他方
の電極が接地端子Ｇ６に接続される接地用のＦＥＴ４１
を設け、信号伝達系統２においては、ゲート電極が前記
受信信号通過用のＦＥＴ２２のゲート電極に接続され、
ソース電極またはドレイン電極のいずれか一方の電極が
前記共用送信端子ＴＣに接続され、他方の電極が接地端
子Ｇ７に接続される接地用のＦＥＴ４２を設けたもので
ある。
【０１２１】本実施形態２では、受信信号通過用のＦＥ
Ｔ２１，ＦＥＴ２２および送信信号通過用のＦＥＴ３
１，ＦＥＴ３２ならびに接地用のＦＥＴ４１，ＦＥＴ４
２は、デュアルゲートＦＥＴである。しかし、前記実施
形態１のように、耐信号電圧特性の向上のための容量や
オフ時のアイソレーション特性向上のためのインダクタ
は設けてない。
Ｔ２１，ＦＥＴ２２および送信信号通過用のＦＥＴ３
１，ＦＥＴ３２ならびに接地用のＦＥＴ４１，ＦＥＴ４
２は、デュアルゲートＦＥＴである。しかし、前記実施
形態１のように、耐信号電圧特性の向上のための容量や
オフ時のアイソレーション特性向上のためのインダクタ
は設けてない。
【０１２２】その他の回路部分は前記実施形態１と同様
である。
である。
【０１２３】また、前記図１０のダイバーシチ用スイッ
チ回路において、ＳＰＤＴスイッチ３，４に５．０×
６．３ｍｍの８ピンパッケージを用い、２ｃｍ弱の長さ
の伝送線路２本で接続すると、実装面積は２〜４平方ｃ
ｍ程度になるが、本実施形態１では、そのスイッチの２
倍の大きさの１０．０×６．３ｍｍの１６ピンパッケー
ジを用いても実装面積は高々１平方ｃｍになり、１／４
から１／２に縮小できる。
チ回路において、ＳＰＤＴスイッチ３，４に５．０×
６．３ｍｍの８ピンパッケージを用い、２ｃｍ弱の長さ
の伝送線路２本で接続すると、実装面積は２〜４平方ｃ
ｍ程度になるが、本実施形態１では、そのスイッチの２
倍の大きさの１０．０×６．３ｍｍの１６ピンパッケー
ジを用いても実装面積は高々１平方ｃｍになり、１／４
から１／２に縮小できる。
【０１２４】つぎに、本実施形態２のダイバーシチ用ス
イッチの動作原理を説明する。
イッチの動作原理を説明する。
【０１２５】信号伝達系統１のアンテナ端子Ａ１からＦ
ＥＴ２１を通過して、受信端子ＲＥ１に信号を受信する
には、制御端子ＶＣ１１に０Ｖを加え、制御端子ＶＣ２
１にＶｃｏｎＶを加え、それ以外の２つの制御端子には
０ＶまたはＶｃｏｎＶを印加する（ＶｃｏｎＶが望まし
い）。
ＥＴ２１を通過して、受信端子ＲＥ１に信号を受信する
には、制御端子ＶＣ１１に０Ｖを加え、制御端子ＶＣ２
１にＶｃｏｎＶを加え、それ以外の２つの制御端子には
０ＶまたはＶｃｏｎＶを印加する（ＶｃｏｎＶが望まし
い）。
【０１２６】信号伝達系統２のアンテナ端子Ａ２からＦ
ＥＴ２２を通過して、受信端子ＲＥ２に信号を受信する
には、制御端子ＶＣ１２に０Ｖを加え、制御端子ＶＣ２
２にＶｃｏｎＶを加え、それ以外の２つの制御端子には
０ＶまたはＶｃｏｎＶを印加する（ＶｃｏｎＶが望まし
い）。もちろん、アンテナ端子Ａ１と受信端子ＲＥ１、
アンテナ端子Ａ２と受信端子ＲＥ２を同時に接続するこ
とができ、その場合には制御端子ＶＣ１１と制御端子Ｖ
Ｃ１２に０Ｖを加え、残りの２つの制御端子にＶｃｏｎ
Ｖを印加する。
ＥＴ２２を通過して、受信端子ＲＥ２に信号を受信する
には、制御端子ＶＣ１２に０Ｖを加え、制御端子ＶＣ２
２にＶｃｏｎＶを加え、それ以外の２つの制御端子には
０ＶまたはＶｃｏｎＶを印加する（ＶｃｏｎＶが望まし
い）。もちろん、アンテナ端子Ａ１と受信端子ＲＥ１、
アンテナ端子Ａ２と受信端子ＲＥ２を同時に接続するこ
とができ、その場合には制御端子ＶＣ１１と制御端子Ｖ
Ｃ１２に０Ｖを加え、残りの２つの制御端子にＶｃｏｎ
Ｖを印加する。
【０１２７】信号伝達系統１の共用送信端子ＴＣからＦ
ＥＴ３１を通過して、アンテナ端子Ａ１に信号を送信す
るには、制御端子ＶＣ２１に０Ｖを加え、それ以外の制
御端子にはＶｃｏｎＶを加える。
ＥＴ３１を通過して、アンテナ端子Ａ１に信号を送信す
るには、制御端子ＶＣ２１に０Ｖを加え、それ以外の制
御端子にはＶｃｏｎＶを加える。
【０１２８】信号伝達系統２の共用送信端子ＴＣからＦ
ＥＴ３２を通過して、アンテナ端子Ａ２に信号を送信す
るには、制御端子ＶＣ２２に０Ｖを加え、それ以外の制
御端子にはＶｃｏｎＶを加える。
ＥＴ３２を通過して、アンテナ端子Ａ２に信号を送信す
るには、制御端子ＶＣ２２に０Ｖを加え、それ以外の制
御端子にはＶｃｏｎＶを加える。
【０１２９】本実施形態２の場合は、信号伝達系統１と
信号伝達系統２の接地用のＦＥＴを別々にしてあること
から、若干接地用のＦＥＴのための面積が前記実施形態
１よりは大きくなる嫌いがある。
信号伝達系統２の接地用のＦＥＴを別々にしてあること
から、若干接地用のＦＥＴのための面積が前記実施形態
１よりは大きくなる嫌いがある。
【０１３０】すなわち、本実施形態２では、信号伝達系
統１の受信時にはＦＥＴ４１によって送信端子を接地
し、信号伝達系統２の受信時にはＦＥＴ４２によって送
信端子を接地している。しかし、受信時に送信端子を接
地する機能としてＦＥＴ４１とＦＥＴ４２は重複してい
る。そこで、前記実施形態１の場合には、送信端子を接
地するＦＥＴを一つにまとめたことからチップ面積縮小
化が図れる。
統１の受信時にはＦＥＴ４１によって送信端子を接地
し、信号伝達系統２の受信時にはＦＥＴ４２によって送
信端子を接地している。しかし、受信時に送信端子を接
地する機能としてＦＥＴ４１とＦＥＴ４２は重複してい
る。そこで、前記実施形態１の場合には、送信端子を接
地するＦＥＴを一つにまとめたことからチップ面積縮小
化が図れる。
【０１３１】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【０１３２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０１３３】（１）本発明のダイバーシチ用スイッチ
は、従来のように単体のＳＰＤＴスイッチを組み込むこ
となく、ＳＰＤＴスイッチ回路を始として他の回路も単
体の半導体チップにモノリシックに組み込んであるた
め、外部に他のスイッチや分岐用の伝送線路が不要とな
り、部品点数の低減が図れるとともに、小型化が達成で
きる。
は、従来のように単体のＳＰＤＴスイッチを組み込むこ
となく、ＳＰＤＴスイッチ回路を始として他の回路も単
体の半導体チップにモノリシックに組み込んであるた
め、外部に他のスイッチや分岐用の伝送線路が不要とな
り、部品点数の低減が図れるとともに、小型化が達成で
きる。
【０１３４】（２）ダイバーシチ用スイッチ（回路）
は、ＳＰＤＴスイッチの数が従来の三つから二つと少な
くなっていることから、回路の簡素化および回路面積の
縮小化が達成できる。
は、ＳＰＤＴスイッチの数が従来の三つから二つと少な
くなっていることから、回路の簡素化および回路面積の
縮小化が達成できる。
【０１３５】（３）封止体内にダイバーシチ用スイッチ
回路が構成された半導体チップを組み込んだ半導体装置
（ダイバーシチ用スイッチ）も小型になる。
回路が構成された半導体チップを組み込んだ半導体装置
（ダイバーシチ用スイッチ）も小型になる。
【０１３６】（４）したがって、前記半導体装置を組み
込んだダイバーシチ移動無線装置も小型となる。この結
果、ダイバーシチ移動無線装置の小型・低廉化が図れ、
取扱いも便利となる。
込んだダイバーシチ移動無線装置も小型となる。この結
果、ダイバーシチ移動無線装置の小型・低廉化が図れ、
取扱いも便利となる。
【０１３７】（５）ダイバーシチ用スイッチ回路のモノ
リシック化によって、伝送線路の短縮が図れる。
リシック化によって、伝送線路の短縮が図れる。
【０１３８】（６）ダイバーシチ用スイッチにおける二
つの信号伝達系統は、単体の半導体チップに対称に形成
されていることから、二つの信号伝達系統の伝送線路構
造は同じとなり、両者の信号通過特性の偏差がほとんど
なくなり、優れたダイバーシチ効果を得ることができ
る。
つの信号伝達系統は、単体の半導体チップに対称に形成
されていることから、二つの信号伝達系統の伝送線路構
造は同じとなり、両者の信号通過特性の偏差がほとんど
なくなり、優れたダイバーシチ効果を得ることができ
る。
【０１３９】（７）前記（６）により、二つの信号伝達
系統の信号通過特性に偏差（挿入損失偏差）が生じない
ことから、二つの信号伝達系統の出力電圧を一定にする
ための制御も不要になり、ダイバーシチ移動無線装置に
おける送信制御回路が簡素にできる。
系統の信号通過特性に偏差（挿入損失偏差）が生じない
ことから、二つの信号伝達系統の出力電圧を一定にする
ための制御も不要になり、ダイバーシチ移動無線装置に
おける送信制御回路が簡素にできる。
【０１４０】（８）従来のダイバーシチ移動無線装置で
は、送信部からの出力信号は第１アンテナまたは第２ア
ンテナに伝達されるまでに２個のＳＰＤＴスイッチを通
るため損失が大きく、その損失分だけ送信部の出力を大
きくする必要があったが、本発明のダイバーシチ移動無
線装置の場合は、ＳＰＤＴスイッチは１つであり、送信
損失の低下が図れるため送信部の出力を大きくする必要
がなく、消費電力の低減を図ることができる。
は、送信部からの出力信号は第１アンテナまたは第２ア
ンテナに伝達されるまでに２個のＳＰＤＴスイッチを通
るため損失が大きく、その損失分だけ送信部の出力を大
きくする必要があったが、本発明のダイバーシチ移動無
線装置の場合は、ＳＰＤＴスイッチは１つであり、送信
損失の低下が図れるため送信部の出力を大きくする必要
がなく、消費電力の低減を図ることができる。
【０１４１】（９）信号伝達系統１および信号伝達系統
２の送信側の接地用のＦＥＴを一つにまとめた構造にな
っていることから、チップ面積縮小化がさらに図れる。
２の送信側の接地用のＦＥＴを一つにまとめた構造にな
っていることから、チップ面積縮小化がさらに図れる。
【０１４２】（１０）受信・送信信号通過用および接地
用のＦＥＴのドレイン又はソースの一方の電極と第１ゲ
ート間および他の電極と第２ゲート間に容量を設けられ
ていることから、耐信号電圧特性が向上が図れる。
用のＦＥＴのドレイン又はソースの一方の電極と第１ゲ
ート間および他の電極と第２ゲート間に容量を設けられ
ていることから、耐信号電圧特性が向上が図れる。
【０１４３】（１１）受信・送信信号通過用のＦＥＴに
並列にインダクタを接続し、各インダクタをそれぞれの
ＦＥＴのオフ時のドレイン、ソース間寄生容量と通過周
波数において共振するように選んであることから、オフ
時のアイソレーション特性の向上が図れる。
並列にインダクタを接続し、各インダクタをそれぞれの
ＦＥＴのオフ時のドレイン、ソース間寄生容量と通過周
波数において共振するように選んであることから、オフ
時のアイソレーション特性の向上が図れる。
【０１４４】（１２）上記（１）〜（１１）により、ダ
イバーシチ効果が高い信頼性の高いダイバーシチ用スイ
ッチ回路，ダイバーシチ用スイッチおよびダイバーシチ
移動無線装置（ダイバーシチ無線装置）を提供すること
ができる。
イバーシチ効果が高い信頼性の高いダイバーシチ用スイ
ッチ回路，ダイバーシチ用スイッチおよびダイバーシチ
移動無線装置（ダイバーシチ無線装置）を提供すること
ができる。
【図１】本発明の実施形態１であるスイッチ回路を構成
した半導体チップを示す平面図である。
した半導体チップを示す平面図である。
【図２】本実施形態１の半導体チップの表面に形成され
たデュアルゲートＦＥＴのパターン例を示す模式的平面
図である。
たデュアルゲートＦＥＴのパターン例を示す模式的平面
図である。
【図３】本実施形態１のスイッチ回路図である。
【図４】本実施形態１であるスイッチを示す平面図であ
る。
る。
【図５】本実施形態１であるスイッチを示す断面図であ
る。
る。
【図６】本実施形態１のスイッチを組み込んだ無線装置
のブロック図である。
のブロック図である。
【図７】本発明の実施形態２であるスイッチ回路図であ
る。
る。
【図８】従来のＳＰＤＴスイッチを示す回路図である。
【図９】従来のダイバーシチ用スイッチを組み込んだ無
線装置のブロック図である。
線装置のブロック図である。
【図１０】本発明者の開発によるダイバーシチ用スイッ
チを組み込んだ無線装置のブロック図である。
チを組み込んだ無線装置のブロック図である。
１…第１アンテナ、２…第２アンテナ、３，４，５…Ｓ
ＰＤＴスイッチ（単極双投スイッチ）、６…第１受信
部、７…送信部、８…第２受信部、９…出力用伝送線
路、１０，１１，１２，１３，１４，１５…伝送線路、
５０…半導体チップ、５１…半導体装置、５２…封止
体、５３…リード、５４…支持板、５５…ワイヤ、６０
…送信側の接地回路、６１…第１ゲート、６２…第２ゲ
ート、６３…ソース電極、６４…ドレイン電極、ＡＮ
Ｔ，Ａ１，Ａ２…アンテナ端子、Ｃ１〜Ｃ１０…容量、
ＦＥＴ１，ＦＥＴ２，ＦＥＴ３，ＦＥＴ４，ＦＥＴ１
１，ＦＥＴ１２，ＦＥＴ２１，ＦＥＴ２２，ＦＥＴ３
１，ＦＥＴ３２，ＦＥＴ４１，ＦＥＴ４２…電界効果ト
ランジスタ、Ｌ１１，Ｌ２１，Ｌ１２，Ｌ２２…インダ
クタ、ＲＸ，ＲＥ１，ＲＥ２…受信端子、Ｒ１〜Ｒ１２
…抵抗、ＴＸ，Ｔ１，Ｔ２，ＴＣ…送信端子、ＶＣ１，
ＶＣ２，ＶＣ３，ＶＣ１１，ＶＣ１２，ＶＣ２１，ＶＣ
２２…制御端子。
ＰＤＴスイッチ（単極双投スイッチ）、６…第１受信
部、７…送信部、８…第２受信部、９…出力用伝送線
路、１０，１１，１２，１３，１４，１５…伝送線路、
５０…半導体チップ、５１…半導体装置、５２…封止
体、５３…リード、５４…支持板、５５…ワイヤ、６０
…送信側の接地回路、６１…第１ゲート、６２…第２ゲ
ート、６３…ソース電極、６４…ドレイン電極、ＡＮ
Ｔ，Ａ１，Ａ２…アンテナ端子、Ｃ１〜Ｃ１０…容量、
ＦＥＴ１，ＦＥＴ２，ＦＥＴ３，ＦＥＴ４，ＦＥＴ１
１，ＦＥＴ１２，ＦＥＴ２１，ＦＥＴ２２，ＦＥＴ３
１，ＦＥＴ３２，ＦＥＴ４１，ＦＥＴ４２…電界効果ト
ランジスタ、Ｌ１１，Ｌ２１，Ｌ１２，Ｌ２２…インダ
クタ、ＲＸ，ＲＥ１，ＲＥ２…受信端子、Ｒ１〜Ｒ１２
…抵抗、ＴＸ，Ｔ１，Ｔ２，ＴＣ…送信端子、ＶＣ１，
ＶＣ２，ＶＣ３，ＶＣ１１，ＶＣ１２，ＶＣ２１，ＶＣ
２２…制御端子。
Claims (8)
- 【請求項１】 第１アンテナ端子，第１受信端子および
送信端子を有する信号伝達系統１と、第２アンテナ端
子，第２受信端子および送信端子を有する信号伝達系統
２とを備え、前記信号伝達系統１および信号伝達系統２
の送信端子は同一の共用送信端子となるスイッチ回路で
あり、 前記信号伝達系統１は、ゲート電極が所定の制御端子に
接続されソース電極またはドレイン電極のいずれか一方
の電極が前記第１受信端子に接続され他方の電極が前記
第１アンテナ端子に接続される受信信号通過用の電界効
果トランジスタ（ＦＥＴ）と、ゲート電極が所定の制御
端子に接続されソース電極またはドレイン電極のいずれ
か一方の電極が前記第１アンテナ端子に接続され他方の
電極が前記共用送信端子に接続される送信信号通過用の
ＦＥＴと、ゲート電極が前記送信信号通過用のＦＥＴの
ゲート電極に接続されソース電極またはドレイン電極の
いずれか一方の電極が前記第１受信端子に接続され他方
の電極が接地端子に接続される接地用のＦＥＴと、ゲー
ト電極が前記受信信号通過用のＦＥＴのゲート電極に接
続されソース電極またはドレイン電極のいずれか一方の
電極が前記共用送信端子に接続され他方の電極が接地端
子に接続される接地用のＦＥＴとで構成され、 前記信号伝達系統２は、ゲート電極が所定の制御端子に
接続されソース電極またはドレイン電極のいずれか一方
の電極が前記第２受信端子に接続され他方の電極が前記
第２アンテナ端子に接続される受信信号通過用のＦＥＴ
と、ゲート電極が所定の制御端子に接続されソース電極
またはドレイン電極のいずれか一方の電極が前記第２ア
ンテナ端子に接続され他方の電極が前記共用送信端子に
接続される送信信号通過用のＦＥＴと、ゲート電極が前
記送信信号通過用のＦＥＴのゲート電極に接続されソー
ス電極またはドレイン電極のいずれか一方の電極が前記
第２受信端子に接続され他方の電極が接地端子に接続さ
れる接地用のＦＥＴと、ゲート電極が前記受信信号通過
用のＦＥＴのゲート電極に接続されソース電極またはド
レイン電極のいずれか一方の電極が前記共用送信端子に
接続され他方の電極が接地端子に接続される接地用のＦ
ＥＴとで構成されていることを特徴とするスイッチ回
路。 - 【請求項２】 第１アンテナ端子，第１受信端子および
送信端子を有する信号伝達系統１と、第２アンテナ端
子，第２受信端子および送信端子を有する信号伝達系統
２と、送信端子を有する接地回路を備え、前記信号伝達
系統１，信号伝達系統２および接地回路の送信端子は同
一の共用送信端子となるスイッチ回路であり、 前記信号伝達系統１は、ゲート電極が所定の制御端子に
接続されソース電極またはドレイン電極のいずれか一方
の電極が前記第１受信端子に接続され他方の電極が前記
第１アンテナ端子に接続される受信信号通過用の電界効
果トランジスタ（ＦＥＴ）と、ゲート電極が所定の制御
端子に接続されソース電極またはドレイン電極のいずれ
か一方の電極が前記第１アンテナ端子に接続され他方の
電極が前記共用送信端子に接続される送信信号通過用の
ＦＥＴと、ゲート電極が前記送信信号通過用のＦＥＴの
ゲート電極に接続されソース電極またはドレイン電極の
いずれか一方の電極が前記第１受信端子に接続され他方
の電極が接地端子に接続される接地用のＦＥＴとで構成
され、 前記信号伝達系統２は、ゲート電極が所定の制御端子に
接続されソース電極またはドレイン電極のいずれか一方
の電極が前記第２受信端子に接続され他方の電極が前記
第２アンテナ端子に接続される受信信号通過用のＦＥＴ
と、ゲート電極が所定の制御端子に接続されソース電極
またはドレイン電極のいずれか一方の電極が前記第２ア
ンテナ端子に接続され他方の電極が前記共用送信端子に
接続される送信信号通過用のＦＥＴと、ゲート電極が前
記送信信号通過用のＦＥＴのゲート電極に接続されソー
ス電極またはドレイン電極のいずれか一方の電極が前記
第２受信端子に接続され他方の電極が接地端子に接続さ
れる接地用のＦＥＴとで構成され、 前記接地回路はゲート電極が所定の制御端子に接続され
ソース電極またはドレイン電極のいずれか一方の電極が
前記共用送信端子に接続され他方の電極が接地端子に接
続される接地用のＦＥＴによって構成されていることを
特徴とするスイッチ回路。 - 【請求項３】 前記受信信号通過用のＦＥＴ，送信信号
通過用のＦＥＴおよび前記共用送信端子に接続される接
地用のＦＥＴは、それぞれ二つ以上の複数のゲート電極
をもつＦＥＴで構成されているとともに、前記ＦＥＴに
おいてソース電極とソース電極に近いゲート電極との間
には容量が設けられ、ドレイン電極とドレイン電極に近
いゲート電極との間には容量が設けられ、少なくとも前
記受信信号通過用のＦＥＴおよび送信信号通過用のＦＥ
Ｔのソース電極とドレイン電極間に並列にインダクタが
設けられていることを特徴とする請求項１または請求項
２に記載のスイッチ回路。 - 【請求項４】 前記受信信号通過用のＦＥＴおよび送信
信号通過用のＦＥＴはカスコード接続した二つのＦＥＴ
で構成されていることを特徴とする請求項２または請求
項３に記載のスイッチ回路。 - 【請求項５】 前記スイッチ回路は半導体チップにモノ
リシックに形成されていることを特徴とする請求項１乃
至請求項４のいずれか１項に記載のスイッチ回路。 - 【請求項６】 前記半導体チップにおいて、前記共用送
信端子を通る所定の線に対して前記二つの信号伝達系統
が線対称に配置されていることを特徴とする請求項５に
記載のスイッチ回路。 - 【請求項７】 前記請求項５または請求項６記載の半導
体チップを封止体内に封止するとともに、前記封止体に
その内外に亘って延在するリードを複数設け、かつ前記
半導体チップの電極端子と前記複数のリードを接続手段
によって電気的に接続してなることを特徴とするスイッ
チ。 - 【請求項８】 前記請求項１乃至請求項７記載のスイッ
チ回路に接続される二つのアンテナ，二つの受信部およ
び一つの送信部を有することを特徴とする無線装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8309336A JPH10150395A (ja) | 1996-11-20 | 1996-11-20 | スイッチ回路およびスイッチならびに無線装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8309336A JPH10150395A (ja) | 1996-11-20 | 1996-11-20 | スイッチ回路およびスイッチならびに無線装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10150395A true JPH10150395A (ja) | 1998-06-02 |
Family
ID=17991791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8309336A Pending JPH10150395A (ja) | 1996-11-20 | 1996-11-20 | スイッチ回路およびスイッチならびに無線装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10150395A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1996
- 1996-11-20 JP JP8309336A patent/JPH10150395A/ja active Pending
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