KR101666645B1 - 다양한 소자 분리 영역들을 갖는 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법은, 반도체 기판 내에 제1 트렌치 및 제2 트렌치를 형성하고, 상기 제1 트렌치 내부를 완전히 채우는 제1 절연물을 형성하되, 상기 제1 절연물은 상기 제2 트렌치의 바닥 및 하부 측벽을 덮고 및 상부 측벽을 노출시키고; 및 상기 제2 트렌치 내부의 상기 제1 절연물 상에 제2 절연물을 형성하는 것을 포함할 수 있다.

Description

다양한 소자 분리 영역들을 갖는 반도체 소자의 제조 방법{Method of Fabricating Semiconductor Device Having Various Isolation Regions}
본 발명은 다양한 소자 분리 영역들(isolation regions)을 포함하는 반도체 소자들과 그 제조 방법들, 그리고 그 반도체 소자를 포함하는 반도체 모듈, 전자 회로 기판, 데이터 저장 장치 및 전자 시스템에 관한 것이다.
낸드 플래시 메모리(NAND Flash Memory) 및 디램(DRAM)과 같은 반도체 소자들은 에스티아이 (STI; Shallow Trench Isolation) 기술 등을 이용하여 다양한 크기와 모양의 트렌치들을 형성하고 내부를 채움으로써 형성된 다양한 소자 분리 영역들을 포함한다.
본 발명이 해결하려는 과제는 다양한 소자 분리 영역들을 포함하는 반도체 소자를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는 다양한 소자 분리 영역들을 포함하는 반도체 소자들의 제조 방법들을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는 다양한 소자 분리 영역들을 포함하는 반도체 소자를 포함하는 반도체 모듈을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는 다양한 소자 분리 영역들을 포함하는 반도체 소자를 포함하는 전자 회로 기판을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는 다양한 소자 분리 영역들을 포함하는 반도체 소자를 포함하는 데이터 저장 장치를 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는 다양한 소자 분리 영역들을 포함하는 반도체 소자를 포함하는 전자 시스템을 제공하는 것이다.
본 발명이 해결하려는 과제들은 앞서 언급한 과제로 한정되지 않는다. 여기서 언급되지 않은 다른 과제들은 아래의 기재로부터 당업자에게 명확히 이해될 것이다.
상술한 과제들을 해결하기 위한 본 발명의 기술적 사상에 의한 반도체 소자들의 제조 방법은, 반도체 기판 내에 제1 트렌치 및 제2 트렌치를 형성하고, 상기 제1 트렌치 내부를 완전히 채우는 제1 절연물을 형성하되, 상기 제1 절연물은 상기 제2 트렌치의 바닥 및 하부 측벽을 덮고 및 상부 측벽을 노출시키고; 및 상기 제2 트렌치 내부의 상기 제1 절연물 상에 제2 절연물을 형성하는 것을 포함할 수 있다.
상술한 과제들을 해결하기 위한 본 발명의 기술적 사상에 의한 반도체 소자들의 제조 방법은, 반도체 기판 상에 제1 절연층을 형성하고, 상기 제1 절연층 상에 제1 전극층을 형성하고, 상기 상기 제1 절연층 및 상기 제1 전극층을 관통하고 상기 반도체 기판 내부로 연장되는 트렌치를 형성하되, 상기 트렌치는 상기 반도체 기판을 노출시키는 바닥면 및 하부 측벽, 및 상기 제1 전극층의 측부를 노출시키는 상부 측벽을 포함하고, 상기 트렌치의 바닥면 및 하부 측벽 상에 하부 절연물을 형성하되, 상기 하부 절연물은 주변에 텐사일 스트레스를 주는 물질을 포함하고, 및 상기 하부 절연물 및 상기 트렌치의 상부 측벽 상에 상부 절연물을 형성하되, 상기 상부 절연물은 주변에 컴프레시브 스트레스를 주는 물질을 포함할 수 있다.
상술한 과제들을 해결하기 위한 본 발명의 기술적 사상에 의한 반도체 소자들의 제조 방법은, 셀 영역, 주변 회로 영역 및 코어 영역을 포함하는 반도체 기판을 준비하고, 상기 셀 영역에 해당하는 상기 반도체 기판 상에 제1 셀 절연층 및 제1 주변 전극층을 형성하고, 상기 제1 셀 절연층 및 상기 제1 셀 전극층을 수직으로 관통하여 상기 반도체 기판 내부로 연장되는 셀 트렌치를 형성하고, 상기 셀 트렌치 내부를 완전히 채우는 셀 트렌치 절연물을 형성하되, 상기 셀 트렌치 절연물은 주변에 텐사일 스트레스를 주는 물질을 포함하고, 상기 제1 셀 전극층 및 상기 셀 절연물의 상부 표면 상에 제2 셀 절연층을 형성하고, 및 상기 제2 셀 절연층 상에 제2 셀 전극층을 형성하는 것을 포함하고, 상기 주변 회로 영역에 해당하는 상기 반도체 기판 상에 제1 주변 절연층 및 제1 주변 전극층을 형성하고, 상기 제1 주변 절연층 및 상기 제1 주변 전극층을 수직으로 관통하여 상기 반도체 기판 내부로 연장되는 주변 트렌치를 형성하고, 상기 주변 트렌치 내부에 노출된 상기 반도체 기판의 표면의 일부를 덮는 제1 주변 트렌치 절연물을 형성하되, 상기 제1 주변 트렌치 절연물은 주변에 텐사일 스트레스를 주는 물질을 포함하고, 상기 제1 주변 트렌치 절연물 상에 제2 주변 트렌치 절연물을 형성하되, 상기 제2 주변 트렌치 절연물은 주변에 컴프레시브 스트레스를 주는 물질을 포함하고, 상기 제1 주변 전극층 및 상기 제2 주변 트렌치 절연물 상에 제2 주변 절연층을 형성하고, 및 상기 제2 주변 절연층 상에 제2 주변 전극층을 형성하는 것을 포함하고, 및 상기 코어 영역에 해당하는 상기 반도체 기판 상에 제1 코어 절연층 및 제1 코어 전극층을 형성하고, 상기 제1 코어 절연층 및 상기 제1 코어 전극층을 수직으로 관통하여 상기 반도체 기판 내부로 연장되는 코어 트렌치를 형성하고, 상기 코어 트렌치 내부에 노출된 상기 반도체 기판의 표면의 일부를 덮는 제1 코어 트렌치 절연물을 형성하되, 상기 제1 코어 트렌치 절연물은 주변에 텐사일 스트레스를 주는 물질을 포함하고, 상기 제1 코어 전극층 및 상기 제1 코어 트렌치 절연물의 상부 표면 상에 제2 코어 트렌치 절연물을 형성하되, 상기 제2 코어 트렌치 절연물은 주변에 컴프레시브 스트레스를 주는 물질을 포함하고, 및 상기 제2 코어 절연층 상에 제2 코어 전극층을 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자는 다양한 소자 분리 영역으로부터 전도성 구조물들이 악영향을 받지 않으므로 반도체 소자의 성능이 안정될 수 있다. 또한, 본 발명에 기술적 사상에 의한 반도체 소자의 제조 방법은 다양한 소자 분리 영역으로부터 전도성 구조물들이 악영향을 받지 않으므로 생산성 및 수율이 높아진다.
도 1 내지 도 4b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들을 개략적으로 도시한 종단면도들이다.
도 5a 내지 5h는 본 발명의 기술적 사상에 의한 반도체 소자를 제조하는 방법을 설명하기 위하여 개략적으로 도시한 종단면도들이다.
도 6은 본 발명의 다른 실시예에 의한 반도체 소자의 제조 방법 중 한 단계를 도시한 도면이다.
도 7a 내지 7c는 다양한 공정 조건들에 의해 트렌치 절연물이 증착된 모습을 이해하기 쉽도록 개략적으로 도시한 도면들이다.
도 8a 내지 도 8d는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 반도체 모듈, 전자 회로 기판, 데이터 저장 장치, 및 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시예 1
도 1은 본 발명의 기술적 사상의 제1 실시예에 의한 반도체 소자를 개략적으로 도시한 종단면도이다.
도 1을 참조하면, 본 발명의 기술적 사상의 제1 실시예에 의한 반도체 소자(100)는 제1 소자 분리 영역(110)을 포함하는 제1 영역(CA) 및 제2 소자 분리 영역(115)을 포함하는 제2 영역(PA)을 가진 반도체 기판(101)을 포함할 수 있다.
상기 반도체 기판 (101)은 반도체 제조용 웨이퍼일 수 있다. 예를 들어, 단결정 실리콘 웨이퍼, SOI (silicon on insulator) 웨이퍼, 화합물 반도체 웨이퍼, 또는 기타 탄소(C)나 게르마늄(Ge) 등을 포함하는 에피택셜 실리콘 층을 포함하는 웨이퍼일 수 있다.
상기 제1 영역(CA)은 셀 어레이 영역(Cell Array Region)일 수 있다.
상기 제1 소자 분리 영역(110)은 STI(shallow trench isolation)일 수 있다. 상기 제1 소자 분리 영역(110)은 제1 트렌치(120) 및 상기 제1 트렌치(120)을 채우는 제1 트렌치 절연물(130)을 포함할 수 있다.
상기 제1 트렌치(120)는 상기 반도체 기판(101) 내에 제1 폭(W1) 및 제1 깊이(D1)로 형성될 수 있다. 상기 제1 트렌치(120)는 셀 활성 영역(121)을 정의할 수 있다.
상기 제1 트렌치 절연물(130)은 상기 제1 트렌치들(120)을 완전히 채울 수 있다. 상기 제1 트렌치 절연물(130)은 상기 셀 활성 영역(121)을 정의할 수 있다. 상기 제1 트렌치 절연물(130)은 유동성(flowability)을 가질 수 있고, 예를 들어 솔벤트 같은 유기 용제를 포함할 수 있다. 상기 제1 트렌치 절연물(130)은 주변에 텐사일 스트레스를 주는 물질을 포함할 수 있다. 예를 들어, 상기 제1 트렌치 절연물(130)은 형성 공정 직후, 어닐 공정 또는 치밀화 공정 (densification process) 등을 통해 체적이 감소되는 물질을 포함할 수 있다. 상기 제1 트렌치 절연물(130)은 예를 들어 FCVD 산화물을 포함할 수 있다. 상기 FCVD 산화물은 유동이 우수한 절연물이며, 예를 들어, TOSZ(tonen silazene) 같은 실라젠계 절연물을 포함할 수 있다. 그러나, 스핀 코팅이나 통상적인 CVD 공정에 맞게 제조된 TOSZ 등의 절연물은 본 발명의 실시예에서 배제될 수도 있다. 스핀 코팅 또는 통상적인 CVD 공정에 의해 형성되는 절연물은 본 발명의 기술적 사상을 구현할 수 없기 때문이다.
상기 제2 영역(PA)은 주변 회로 영역(Peripheral Circuit Region)일 수 있다.
상기 제2 소자 분리 영역(115)은 STI일 수 있다. 상기 제2 소자 분리 영역(115)은 제2 트렌치(125) 및 상기 제2 트렌치(125)를 채우는 제2 트렌치 절연물(140)을 포함할 수 있다.
상기 제2 트렌치(125)는 상기 제1 폭(W1)보다 더 넓은 제2 폭(W2) 및 상기 제1 깊이(D1)보다 더 깊은 제2 깊이(D2)로 형성될 수 있다. 상기 제2 트렌치(125)는 주변 활성 영역(126)을 정의할 수 있다.
상기 제2 트렌치 절연물(140)은 제2 하부 트렌치 절연물(135) 및 제2 상부 트렌치 절연물(145)을 포함할 수 있다.
상기 제2 하부 트렌치 절연물(135)은 상기 제2 트렌치(125)의 중간 정도를 채울 수 있다. 구체적으로, 상기 제2 하부 트렌치 절연물(135)은 상기 제2 트렌치(125)의 바닥 및 측벽들의 아래 부분들(L) 상에 형성될 수 있다. 상기 제2 하부 트렌치 절연물(135)은 주변에 텐사일 스트레스를 줄 수 있다. 예를 들어, 상기 제2 하부 트렌치 절연물(135)은 형성 직후, 어닐 공정 또는 치밀화 공정 (densification process) 등을 통해 체적이 감소되는 물질일 수 있다. 상기 제2 하부 트렌치 절연물(135)은 유동성을 가질 수 있고, 예를 들어 솔벤트 같은 유기 용제를 포함할 수 있다. 상기 제2 트렌치 절연물(135)은 예를 들어 FCVD 산화물을 포함할 수 있다. 상기 제2 트렌치 절연물(135)은 상기 제1 트렌치 절연물(130)과 동일한 물질을 포함할 수 있다.
상기 제2 상부 트렌치 절연물(145)은 상기 제2 트렌치(125)를 완전히 채우도록 상기 제2 하부 트렌치 절연물(135) 및 상기 제2 트렌치(125)의 상부 측벽들(U) 상에 형성될 수 있다. 상기 제2 상부 트렌치 절연물(145)은 주변에 컴프레시브 스트레스를 주는 물질을 포함할 수 있다. 예를 들어, 상기 제2 상부 트렌치 절연물(145)은 형성 직후, 어닐 공정 등을 통해 체적이 증가하거나 주변에 물리적으로 압력을 가하는 물질을 포함할 수 있다. 상기 제2 상부 트렌치 절연물(145)은 예를 들어, 중온 산화물, HDP 산화물 또는 USG 산화물을 포함할 수 있다.
상기 제2 하부 트렌치 절연물(135) 및 상기 제2 상부 트렌치 절연물(145)은 각각 서로 다른 실리콘 산화물들을 포함할 수 있다. 상기 제2 하부 트렌치 절연물(135)은 상기 제2 상부 트렌치 절연물(145)보다 유동성이 우수한 물질을 포함할 수 있다.
상기 제2 하부 트렌치 절연물(135)과 상기 제2 상부 트렌치 절연물(145)의 경계면은 상기 반도체 기판(101)의 벌크(bulk) 방향으로 돌출할 수 있다. 상기 제2 하부 트렌치 절연물(135)과 상기 제2 상부 트렌치 절연물(145)의 경계면은 종단면도에서 오목한(concave) 모양으로 형성될 수 있다.
상기 제1 소자 분리 영역(110) 및 상기 제2 소자 분리 영역(115)은 상기 제1 트렌치(120) 및 상기 제2 트렌치(125)의 바닥들 및 측벽들 상에 컨포멀하게(conformably) 형성된 제1 트렌치 라이너(150) 및 제2 트렌치 라이너(155)를 더 포함할 수 있다. 상기 제1 트렌치 라이너(150) 및 상기 제2 트렌치 라이너(155)는 상기 제1 트렌치 절연물(130) 및 상기 제2 하부 트렌치 절연물(135)로부터 상기 반도체 기판(101)에 가해지는 텐사일 스트레스를 완화시킬 수 있다. 경우에 따라, 상기 제1 트렌치 라이너(150) 및 상기 제2 트렌치 라이너(155)는 주변에 컴프레시브 스트레스를 주는 물질을 포함할 수도 있다. 상기 제1 트렌치 라이너(150) 및 제2 트렌치 라이너(155)는 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 상기 제1 트렌치 라이너(150) 및 제2 트렌치 라이너(155)는 상기 제1 트렌치(120) 및 상기 제2 트렌치(125) 내에 노출된 반도체 기판(101)의 표면이 산화되어 형성될 수 있다. 상기 제1 트렌치 라이너(150) 및 상기 제2 트렌치 라이너(155)는 중온 열산화막을 포함할 수 있다. 또는, 상기 제1 트렌치 라이너(150) 및 상기 제2 트렌치 라이너(155)는 상기 제1 트렌치(120) 및 상기 제2 트렌치(125) 내의 노출된 반도체 기판(101)의 표면 상에 실리콘 산화물 또는 실리콘 질화물이 증착되어 형성될 수 있다. 상기 제1 트렌치 라이너(150) 및 제2 트렌치 라이너(155)는 수 십Å의 얇은 두께로 형성될 수 있다. 상기 제1 트렌치 라이너(150) 및 상기 제2 트렌치 라이너(155)는 각각 독립적으로 형성될 수도 있고, 형성되지 않을 수도 있다. 즉, 상기 제1 트렌치(120) 내에 노출된 반도체 기판(101)의 표면 상에 직접적으로 상기 제1 트렌치 절연물(130)이 형성될 수 있고, 상기 제2 트렌치(125) 내에 노출된 반도체 기판(101)의 표면 상에 상기 제2 하부 트렌치 절연물(135) 및 상기 제2 상부 트렌치 절연물(145)이 형성될 수 있다.
본 실시예에 의하면, 상기 제2 소자 분리 영역(115)의 상부 측벽(U)에 해당하는 상기 반도체 기판(101) 영역은 상기 제2 하부 트렌치 절연물(135)의 텐사일 스트레스로부터 자유로울 수 있다. 상기 제2 소자 분리 영역(115)의 상부 측벽(U)에 해당하는 상기 반도체 기판(101) 영역은 텐사일 스트레스를 받을 경우, 원자 결합 등이 불안정해 질 수 있다. 예를 들어, 결합 중인 원자가 텐사일 스트레스 방향으로 이동될 수 있다. 이러한 현상은 원자의 전위(dislocation)를 유발하므로, 상기 반도체 소자(100)가 전기적/물리적으로 불안정해 질 수 있다. 본 발명의 기술적 사상에 의하면, 이러한 원자의 전이가 방지 또는 완화되므로, 본 실시예에 의한 상기 반도체 소자(100)는 전기적/물리적으로 안정될 수 있다.
실시예 2
도 2는 본 발명의 기술적 사상의 제2 실시예에 의한 반도체 소자를 개략적으로 도시한 종단면도이다.
도 2를 참조하면, 본 발명의 기술적 사상의 제2 실시예에 의한 반도체 소자(200)는 반도체 기판(201) 상에 형성된 배선 패턴(210) 및 소자 분리 영역(240)을 포함할 수 있다.
상기 반도체 기판(201)은 반도체 제조용 웨이퍼일 수 있다. 예를 들어, 단결정 실리콘 웨이퍼, SOI (silicon on insulator) 웨이퍼, 화합물 반도체 웨이퍼, 또는 기타 탄소(C)나 게르마늄(Ge) 등을 포함하는 에피택셜 실리콘 웨이퍼 등일 수 있다.
상기 배선 패턴(210)은 배선 절연층(220) 및 배선 전극(230)을 포함할 수 있다.
상기 배선 절연층(220)은 상기 반도체 기판(201) 상에 직접적으로 형성될 수 있다. 상기 배선 패턴(210)이 게이트 패턴일 경우, 상기 배선 절연층(220)은 게이트 절연층일 수 있다. 또는, 상기 배선 패턴(210)이 비트 라인 패턴일 경우, 상기 배선 절연층(220)은 절연성 라이너, 절연성 배리어 층, 버퍼층, 식각 정지층 또는 캡핑층일 수 있다. 상기 배선 절연층(220)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 탄탈룸 산화물, 또는 기타 절연물을 포함할 수 있다.
상기 배선 전극(230)은 상기 배선 절연층(220) 상에 정렬되어 직접적으로 형성될 수 있다. 상기 배선 전극(230)은 상기 소자 분리 영역(240)에 의해 전기적 및/또는 물리적으로 분리될 수 있다. 상기 배선 전극(230)은 라인 형태 또는 섬 형태로 배열될 수 있다. 상기 배선 패턴(210)이 게이트 패턴일 경우, 상기 배선 전극(230)은 게이트 전극일 수 있다. 또는, 상기 배선 패턴(210)이 비트 라인 패턴일 경우, 상기 배선 전극(230)은 비트 라인 전극일 수 있다. 상기 배선 전극(230)은 실리콘, 금속, 금속 실리사이드, 금속 화합물 또는 금속 합금등의 전도체를 포함할 수 있다.
상기 소자 분리 영역(240)은 STI일 수 있다. 상기 소자 분리 영역(240)은 트렌치(250), 및 상기 트렌치(250)의 내부를 채우는 트렌치 절연물(265)을 포함할 수 있다.
상기 트렌치(250)는 상기 반도체 기판(201) 내에 그루브(groove) 또는 리세스된 모양으로 형성될 수 있다. 상기 트렌치(250)는 상기 배선 패턴(210)을 전기적 및/또는 물리적으로 분리할 수 있다.
상기 트렌치 절연물(265)은 하부 트렌치 절연물(260) 및 상부 트렌치 절연물(270)을 포함할 수 있다. 상기 하부 트렌치 절연물(260)은 상기 트렌치(250)를 채우되, 바닥(bottom) 및 하부 측벽(LS, lower sidewall) 상에 형성될 수 있다. 또, 상기 하부 트렌치 절연물(260)은 상기 트렌치(250)의 상부 측벽(US, upper sidewall) 상에는 형성되지 않을 수 있다.
상기 트렌치(250)의 상부 측벽은 상기 배선 전극(230)의 측벽일 수 있다. 상기 상부 트렌치 절연물(270)은 상기 하부 트렌치 절연물(260)의 상부 표면 및 상기 배선 패턴(210)의 측벽(US) 상에 형성될 수 있다.
상기 하부 트렌치 절연물(260)은 주변에 텐사일 스트레스를 주는 물질을 포함할 수 있다. 예를 들어, 상기 하부 트렌치 절연물(260)은 형성 직후, 어닐 공정 또는 치밀화 공정(densification process) 등을 통해 체적이 감소되는 물질을 포함할 수 있다. 상기 하부 트렌치 절연물(260)은 유동성을 가질 수 있고, 예를 들어 솔벤트 같은 유기 용제를 포함할 수 있다.
상기 상부 트렌치 절연물(270)은 주변에 컴프레시브 스트레스를 주는 물질을 포함할 수 있다. 예를 들어, 상기 상부 트렌치 절연물(270)은 형성 직후, 어닐 공정 등을 통해 체적이 증가하거나 주변에 물리적인 압력을 가하는 물질을 포함할 수 있다.
상기 하부 트렌치 절연물(260)은 상기 상부 트렌치 절연물(270)보다 유동성이 우수한 절연물일 수 있다. 예를 들어, 상기 하부 트렌치 절연물(260)은 FCVD 산화물을 포함할 수 있다. 상기 상부 트렌치 절연물(270)은 예를 들어, 중온 산화물, HDP 산화물 또는 USG 산화물들을 포함할 수 있다.
상기 하부 트렌치 절연물(260) 및 상기 상부 트렌치 절연물(270)은 각각 서로 다른 실리콘 산화물들을 포함할 수 있다. 상기 하부 트렌치 절연물(260)은 상기 상부 트렌치 절연물(270)보다 유동성이 우수한 물질을 포함할 수 있다.
상기 하부 트렌치 절연물(260)과 상기 상부 트렌치 절연물(270)의 경계면은 상기 반도체 기판(201)의 벌크 방향으로 일부가 돌출된 모양일 수 있다. 상기 하부 트렌치 절연물(260)과 상기 상부 트렌치 절연물(270)의 경계면은 종단면도에서 오목한(concave) 모양일 수 있다.
상기 소자 분리 영역(240)은 트렌치 라이너(280)를 더 포함할 수 있다. 상기 트렌치 라이너(280)는 상기 트렌치(250)의 측벽들 및 바닥면 상에 컨포말하게 형성될 수 있다. 상기 트렌치 라이너(280)는 주변에 컴프레시브 스트레스 또는 텐사일 스트레스를 주는 물질을 포함할 수 있다. 상기 하부 트렌치 절연물(260)의 텐사일 스트레스가 주변에 미치는 영향이 클 경우, 상기 트렌치 라이너(280)는 주변에 컴프레시브 스트레스를 주는 물질을 포함할 수 있고, 상기 상부 트렌치 절연물(270)의 컴프레시브 스트레스가 주변에 미치는 영향이 클 경우, 상기 트렌치 라이너(280)는 주변에 텐사일 스트레스를 주는 물질을 포함할 수 있다. 상기 트렌치 라이너(280)는 절연물을 포함할 수 있고, 예를 들어 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 상기 트렌치 라이너(280)는 상기 트렌치(250) 내에 노출된 반도체 기판(201)의 표면이 산화되어 형성될 수 있다. 상기 트렌치 라이너(280)는 중온 열산화막을 포함할 수 있다. 또는, 상기 트렌치 라이너(280)는 상기 트렌치(250) 내에 노출된 반도체 기판(201)의 표면 상에 실리콘 산화물 또는 실리콘 질화물이 증착되어 형성될 수 있다. 상기 트렌치 라이너(280)는 수 십Å의 얇은 두께로 형성될 수 있다. 상기 트렌치 라이너(280)는 생략될 수도 있다. 즉, 상기 하부 트렌치 절연물(260) 및 상기 상부 트렌치 절연물(270)은 상기 트렌치(250) 내에 노출된 상기 반도체 기판(201)의 표면 상에 직접적으로 형성될 수 있다. 본 실시예에 의하면, 상기 배선 전극(230)은 상기 하부 트렌치 절연물(260)의 텐사일 스트레스로부터 자유로울 수 있다.
실시예 3
도 3a는 본 발명의 기술적 사상의 제3 실시예에 의한 반도체 소자를 개략적으로 도시한 종단면도이다.
도 3a를 참조하면, 본 발명의 기술적 사상의 제3 실시예에 의한 반도체 소자(300a)는 제1 영역(A), 제2 영역(B), 및 제3 영역(C)을 가진 반도체 기판(301)을 포함할 수 있다.
상기 제1 영역(A)은 다수의 메모리 셀이 형성되는 셀 어레이 영역(cell array region)일 수 있다. 상기 제1 영역(A)은 셀 배선 패턴(305a), 및 셀 소자 분리 영역(330a)을 포함할 수 있다.
상기 셀 배선 패턴(305a)은 하부 셀 배선 패턴(310a) 및 상부 셀 배선 패턴(320a)을 포함할 수 있다. 상기 하부 셀 배선 패턴(310a)은 하부 셀 배선 절연층(311a) 및 하부 셀 배선 전극(315a)을 포함할 수 있다.
상기 하부 셀 배선 절연층(311a)은 상기 반도체 기판(301) 상에 직접적으로 형성될 수 있다. 상기 하부 셀 배선 절연층(311a)은 상기 셀 소자 분리 영역(330a)에 의해 물리적으로 분리될 수 있다. 상기 반도체 소자(300)가 플래시 메모리일 경우, 상기 하부 셀 배선 절연층들(311a)은 터널링 절연층의 기능을 수행할 수 있다. 또는, 상기 반도체 소자(300)가 디램일 경우, 상기 하부 셀 배선 절연층들(311a)은 워드 라인 절연층 또는 채널 절연층일 수 있다. 상기 하부 셀 배선 절연층들(311a)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 탄탈룸 산화물, 또는 기타 절연물을 포함할 수 있다.
상기 하부 셀 배선 전극(315a)은 상기 하부 셀 배선 절연층(311a) 상에 직접적으로 정렬되도록 형성될 수 있다. 상기 하부 셀 배선 전극(315a)은 상기 셀 소자 분리 영역(330a)에 의해 전기적 및/또는 물리적으로 분리될 수 있다. 상기 하부 셀 배선 전극(315a)은 라인 형태 또는 섬 형태로 배열될 수 있다. 상기 하부 셀 배선 전극(315a)은 실리콘, 금속, 금속 실리사이드, 금속 화합물 또는 금속 합금등의 전도체를 포함할 수 있다. 상기 반도체 소자(300)가 플래시 메모리일 경우, 상기 하부 셀 배선 전극들(315a)은 플래시 메모리의 플로팅 게이트의 기능을 수행할 수 있다. 또는, 상기 반도체 소자(300)가 전하 트랩형 플래시(CTF; Charge Trap Flash)일 경우, 상기 하부 셀 배선 전극들(315a)은, 도면에서 보이는 것보다 매우 얇은 두께로 형성되어 전하 트랩층의 기능을 수행할 수 있다. 이때, 상기 하부 셀 배선 전극들(315a)은 예를 들어, 실리콘 질화막 또는 더 높은 유전율을 가진 유전물일 수 있다. 또는, 상기 반도체 소자(300)가 디램일 경우, 상기 하부 셀 배선 전극들(315a)은 워드 라인, 비트 라인 또는 활성 영역일 수 있다.
상기 셀 소자 분리 영역들(330a)은 셀 트렌치(331a) 및 상기 셀 트렌치(331a)의 내부를 채우는 셀 트렌치 절연물(340a)을 포함하는 STI일 수 있다.
상기 셀 트렌치(331a)는 상기 하부 셀 배선 패턴들(310a)을 전기적 및/또는 물리적으로 분리시키도록 상기 반도체 기판(301) 내부에 그루브(groove) 형태로 형성될 수 있다. 상기 셀 트렌치(331a)는 제3의 폭(W3) 및 제3의 깊이(D3)로 형성될 수 있다.
상기 셀 트렌치 절연물(340a)은 상기 셀 트렌치(331a)를 완전히 채울 수 있다. 상기 셀 트렌치 절연물(340a)은 주변에 텐사일 스트레스를 주는 물질을 포함할 수 있다. 상기 셀 트렌치 절연물(340a)은 예를 들어, FCVD 산화물 등의 유동성이 우수한 산화물을 포함할 수 있다.
상기 셀 트렌치(331a)의 바닥 및 측벽들 상에는 셀 트렌치 라이너(335a)가 컨포멀하게 형성될 수 있다. 상기 셀 트렌치 라이너(335a)은 상기 셀 트렌치 절연물(340a)로부터 상기 반도체 기판(301) 또는 상기 하부 셀 배선 전극(315a)에 가해지는 텐사일 스트레스를 완화시킬 수 있다. 즉, 상기 셀 트렌치 라이너(335a)는 주변에 컴프레시브 스트레스를 주는 물질을 포함할 수 있다. 상기 셀 트렌치 라이너(335a)는 예를 들어, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 상기 셀 트렌치 라이너(335a)는 상기 셀 트렌치(330a) 내에 노출된 반도체 기판(301)의 표면이 산화되어 형성될 수 있다. 상기 셀 트렌치 라이너(335a)는 중온 열산화막을 포함할 수 있다. 또는, 상기 셀 트렌치 라이너(335a)는 상기 셀 트렌치(330a) 내에 노출된 반도체 기판(301)의 표면 상에 실리콘 산화물 또는 실리콘 질화물이 증착되어 형성될 수 있다. 상기 셀 트렌치 라이너(335a)는 수 십Å의 얇은 두께로 형성될 수 있다. 상기 셀 트렌치 라이너(335a)는 생략될 수도 있다. 즉, 상기 셀 트렌치 절연물(340a)은 상기 셀 트렌치(330a) 내에 노출된 상기 반도체 기판(301)의 표면 상에 직접적으로 형성될 수 있다. 본 실시예에 의하면, 상기 셀 배선 전극(315a)은 상기 셀 트렌치 절연물(340a)의 텐사일 스트레스로부터 자유로울 수 있다.
상기 상부 셀 배선 패턴(320a)은 상기 하부 셀 배선 패턴들(310a) 및 상기 셀 소자 분리 영역들(330a) 상에 형성될 수 있다.
상기 상부 셀 배선 패턴(320a)은 상기 하부 셀 배선 패턴들(310a)을 덮고, 상기 셀 소자 분리 영역(330a)을 가로지르도록 형성될 수 있다. 상기 상부 셀 배선 패턴(320a)은 상부 셀 배선 절연층(321a) 및 상부 셀 배선 전극(325a)을 포함할 수 있다.
상기 상부 셀 배선 절연층(321a)은 상기 하부 셀 배선 전극(315a) 상에 직접적으로 형성될 수 있다. 상기 반도체 소자(300)가 플래시 메모리일 경우, 상기 셀 배선 절연층(321a)은 게이트간 절연층(inter-gate insulating layer) 또는 블로킹 절연층일 수 있다. 상기 반도체 소자(300)가 디램일 경우, 상기 셀 배선 절연층(321a)은 워드 라인 절연층 또는 비트 라인 절연층일 수 있다. 상기 셀 배선 절연층(321a)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 탄탈룸 산화물, 또는 기타 절연물들을 포함할 수 있다.
상기 상부 셀 배선 전극(325a)은 상기 상부 셀 배선 절연층(321a) 상에 정렬되도록 직접적으로 형성될 수 있다. 상기 반도체 소자(300)가 플래시 메모리일 경우, 상기 상부 셀 배선 전극(325a)은 컨트롤 게이트일 수 있다. 상기 반도체 소자(300)가 디램일 경우, 상기 상부 셀 배선 전극(325a)은 워드 라인 또는 비트 라인일 수 있다. 상기 상부 셀 배선 전극(325a)은 실리콘, 금속, 금속 실리사이드, 금속 화합물 또는 금속 합금 등의 전도체를 포함할 수 있다.
상기 제2 영역(B)은 상기 제1 영역(A)과 인접한 코어 영역(core region)일 수 있다. 상기 제2 영역(B)은 코어 소자 분리 영역(330b)을 포함할 수 있다.
상기 코어 소자 분리 영역(330b)은 코어 트렌치(331b) 및 상기 코어 트렌치(331b)의 내부를 채우는 코어 트렌치 절연물(343b)을 포함할 수 있다. 상기 코어 트렌치(331b)는 상기 셀 트렌치(331a)의 상기 제3 폭(W3)보다 넓고, 상기 제3 깊이(D3)보다 깊게 형성될 수 있다.
상기 코어 트렌치 절연물(343b)은 하부 코어 트렌치 절연물(340b) 및 상부 코어 트렌치 절연물(345b)을 포함할 수 있다.
상기 하부 코어 트렌치 절연물(340b)은 상기 코어 트렌치(331b)의 바닥 및 하부 측벽(LSb) 상에 형성될 수 있다. 또한, 상기 하부 코어 트렌치 절연물(340b)은 상기 코어 트렌치(331b)의 상부 측벽(USb) 상에는 형성되지 않을 수 있다. 상기 코어 트렌치(331b)의 상부 측벽(USb)은 상기 하부 셀 배선 전극(315a)의 측벽일 수 있다.
상기 하부 코어 트렌치 절연물(340b)은 주변에 텐사일 스트레스를 주는 물질을 포함할 수 있다. 예를 들어, 상기 하부 코어 트렌치 절연물(340b)은 형성 직후, 어닐 공정 또는 치밀화 공정(densification process) 등을 통해 체적이 감소되는 물질을 포함할 수 있다. 상기 하부 코어 트렌치 절연물(340b)은 상기 상부 코어 트렌치 절연물(345b)보다 유동성이 우수한 절연물을 포함할 수 있다. 상기 하부 코어 트렌치 절연물(340b)은 예를 들어, FCVD 산화물을 포함할 수 있다.
상기 상부 코어 트렌치 절연물(345b)은 주변에 컴프레시브 스트레스를 주는 물질을 포함할 수 있다. 예를 들어, 상기 상부 코어 트렌치 절연물(345b)은 형성 직후, 어닐 공정 등을 통해 체적이 증가하거나 주변에 물리적인 압력을 가하는 물질을 포함할 수 있다. 상기 상부 코어 트렌치 절연물(345b)은 예를 들어, 중온 산화물, HDP 산화물 또는 USG 산화물 등을 포함할 수 있다. 상기 하부 코어 트렌치 절연물(340a) 및 상기 상부 코어 트렌치 절연물(345a)은 각각 서로 다른 실리콘 산화물들을 포함할 수 있다.
상기 상부 코어 트렌치 절연물(345b)은 상기 하부 코어 트렌치 절연물(340b)의 상부 표면 및 상기 하부 셀 배선 전극(315a)의 측벽(USb) 상에 형성될 수 있다. 상기 하부 코어 트렌치 절연물(340b)과 상기 상부 코어 트렌치 절연물(345b)의 경계면은 상기 반도체 기판(301)의 벌크 방향으로 일부가 돌출된 모양일 수 있다. 즉, 상기 하부 코어 트렌치 절연물(340b)과 상기 상부 코어 트렌치 절연물(345b)의 경계면은 종단면도에서 오목한(concave) 모양일 수 있다.
상기 코어 트렌치(331b)의 바닥 및 측벽들 상에 코어 트렌치 라이너(335b)가 컨포멀하게 형성될 수 있다. 상기 코어 트렌치 라이너(335b)는 상기 코어 트렌치 절연물(340b)로부터 상기 반도체 기판(301) 또는 상기 하부 셀 배선 전극(315a)에 가해지는 텐사일 스트레스를 완화시킬 수 있다. 즉, 상기 코어 트렌치 라이너(335b)는 주변에 컴프레시브 스트레스를 주는 물질을 포함할 수도 있다. 상기 코어 트렌치 라이너(335b)는 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 상기 코어 트렌치 라이너(335b)는 상기 셀 트렌치 라이너(335b)와 동일한 물질을 포함할 수 있다.
상기 제3 영역(C)은 다수의 씨모스(CMOS) 트랜지스터들이 형성되는 주변 회로 영역(peripheral circuit region)일 수 있다. 상기 제3 영역(C)은 주변 배선 패턴(305c) 및 주변 소자 분리 영역(330c)을 포함할 수 있다.
상기 주변 배선 패턴(305c)은 하부 주변 배선 패턴(310c) 및 상부 주변 배선 패턴(320c)을 포함할 수 있다. 상기 하부 주변 배선 패턴(310c)은 하부 주변 배선 절연층(311c) 및 하부 주변 배선 전극(315c)을 포함할 수 있다.
상기 하부 주변 배선 절연층(311c)은 상기 반도체 기판(301) 상에 직접적으로 형성될 수 있다. 상기 하부 주변 배선 절연층(311c)은 상기 주변 소자 분리 영역(330c)에 의해 물리적으로 분리될 수 있다. 상기 주변 배선 패턴(305c)이 씨모스 트랜지스터일 경우, 상기 하부 주변 배선 절연층(311c)은 트랜지스터 절연층일 수 있다. 상기 주변 배선 절연층(311)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물 탄탈룸 산화물, 또는 기타 절연물들을 포함할 수 있다.
상기 하부 주변 배선 전극(315c)은 상기 하부 주변 배선 절연층(311c) 상에 정렬되어 직접적으로 형성될 수 있다. 상기 하부 주변 배선 전극(315c)은 상기 주변 소자 분리 영역(330c)에 의해 전기적 및/또는 물리적으로 분리될 수 있다. 상기 하부 주변 배선 전극(315c)은 라인 형태 또는 섬 형태로 배열될 수 있다. 상기 하부 주변 배선 전극(315c)은 트랜지스터의 게이트 전극일 수 있다. 상기 하부 주변 배선 전극(315c)은 실리콘, 금속, 금속 실리사이드, 금속 화합물 또는 금속 합금등의 전도체를 포함할 수 있다.
상기 상부 주변 배선 패턴(320c)은 상부 주변 배선 절연층(321c) 및 상부 주변 배선 전극(325c)을 포함할 수 있다.
상기 상부 주변 배선 절연층(321c)은 상기 하부 주변 배선 전극(315c)와 상기 상부 주변 배선 전극(325c)의 사이에 부분적으로 형성될 수 있다. 상기 상부 주변 배선 절연층(321c)은 상기 하부 주변 배선 전극(315c) 및/또는 상기 하부 주변 배선 절연층(311c)과 정렬되어 라인 형태로 형성될 수 있다. 상기 상부 주변 배선 절연층(321c)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물 탄탈룸 산화물, 또는 기타 절연물들을 포함할 수 있다.
상기 상부 주변 배선 전극(325c)은 상기 하부 주변 배선 전극(311c) 및/또는 상기 상부 주변 배선 절연층(320c) 상에 정렬되어 라인 형태로 형성될 수 있다. 상기 상부 주변 배선 전극(325c)은 상기 주변 배선 패턴(305)이 트랜지스터 패턴일 경우, 주(main) 게이트 전극으로 이용될 수 있다.
상기 주변 소자 분리 영역(330c)은 주변 트렌치(331c) 및 상기 주변 트렌치(331)의 내부를 채우는 주변 트렌치 절연물(343c)을 포함할 수 있다. 상기 주변 트렌치(331c)는 상기 반도체 기판(301) 내에 상기 셀 트렌치(331a)의 제3 폭(W3)보다 넓은 제4 폭(W4)으로 형성될 수 있다. 상기 주변 트렌치(331c)는 상기 셀 트렌치(331a)의 제3 깊이(D3)보다 깊은 제4 깊이(D4)로 형성될 수 있다. 상기 코어 트렌치(331b)는 상기 제4 폭(W4)보다 넓고, 상기 제4 깊이(D4)보다 깊게 형성될 수 있다. 즉, 상기 코어 트렌치(331b)는 상기 주변 트렌치(331c)보다 넓고 깊게 형성될 수 있다.
상기 주변 트렌치 절연물(343c)은 하부 주변 트렌치 절연물(340c) 및 상부 주변 트렌치 절연물(345c)을 포함할 수 있다. 상기 하부 주변 트렌치 절연물(340c)은 상기 주변 트렌치(331c)를 채우되, 바닥 및 하부 측벽(LSc) 상에 형성될 수 있다. 또한, 상기 하부 주변 트렌치 절연물(340c)은 상기 주변 트렌치(331c)의 상부 측벽(USc) 상에는 형성되지 않을 수 있다. 상기 주변 트렌치(331c)의 상부 측벽(USc)은 상기 하부 주변 배선 전극(315c)의 측벽일 수 있다. 상기 하부 주변 트렌치 절연물(340c)은 주변에 텐사일 스트레스를 주는 물질을 포함할 수 있다. 예를 들어, 상기 하부 주변 트렌치 절연물(340c)은 형성 직후, 어닐 공정 또는 치밀화 공정(densification process) 등을 통해 체적이 감소되는 물질일 수 있다. 상기 하부 주변 트렌치 절연물(340c)은 상기 하부 코어 트렌치 절연물(340b)과 동일한 물질을 포함할 수 있다. 상기 상부 주변 트렌치 절연물(345c)은 상기 하부 주변 트렌치 절연물(340c)의 상부 표면 및 상기 하부 주변 배선 전극(315c)의 측벽(USc) 상에 형성될 수 있다. 상기 하부 주변 트렌치 절연물(340c)과 상기 상부 주변 트렌치 절연물(345c)의 경계면은 상기 반도체 기판(301)의 벌크 방향으로 일부가 돌출된 모양일 수 있다. 즉, 상기 하부 주변 트렌치 절연물(340c)과 상기 상부 주변 트렌치 절연물(345c)의 경계면은 종단면도에서 오목한(concave) 모양일 수 있다.
상기 상부 주변 트렌치 절연물(345c)은 주변에 컴프레시브 스트레스를 주는 물질을 포함할 수 있다. 예를 들어, 상기 상부 주변 트렌치 절연물(345c)은 형성 직후, 어닐 공정 등을 통해 체적이 증가하거나 주변에 물리적인 압력을 가하는 물질막일 수 있다. 상기 상부 주변 트렌치 절연물(345c)은 예를 들어, 중온 산화물, HDP 산화물 또는 USG 산화물을 포함할 수 있다. 상기 하부 주변 트렌치 절연물(340c) 및 상기 상부 주변 트렌치 절연물(345c)은 각각 서로 다른 실리콘 산화물들을 포함할 수 있다.
상기 주변 트렌치(331c)의 바닥 및 측벽들 상에는 주변 트렌치 라이너(335c)가 컨포멀하게 형성될 수 있다. 상기 주변 트렌치 라이너(335c)은 상기 하부 주변 트렌치 절연물(340c)로부터 상기 반도체 기판(301) 또는 상기 하부 주변 배선 전극(315c)에 가해지는 텐사일 스트레스를 완화시키는 물질을 포함할 수 있다. 즉, 상기 주변 트렌치 라이너(335c)는 주변에 컴프레시브 스트레스를 주는 물질을 포함할 수 있다. 또는, 상기 주변 트렌치 라이너(335c)는 상기 상부 주변 트렌치 절연물(345c)로부터 상기 반도체 기판(301) 또는 상기 하부 주변 배선 전극(315c)에 가해지는 컴프레시브 스트레스를 완화시키는 물질을 포함할 수 있다. 즉, 상기 주변 트렌치 라이너(335c)는 주변에 텐사일 스트레스를 주는 물질을 포함할 수도 있다. 상기 셀 트렌치 라이너(335a)는 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 상기 주변 트렌치 라이너(335c)는 상기 셀 트렌치 라이너(335a) 및/또는 상기 코어 트렌치 라이너(335b)와 동일한 물질을 포함할 수 있다.
본 실시예에 의하면, 상기 하부 셀 배선 전극(315a) 및 상기 하부 주변 배선 전극(315c)은 상기 하부 코어 트렌치 절연물(340b) 및 상기 하부 주변 트렌치 절연물(340c)의 텐사일 스트레스로부터 자유로울 수 있다. 상기 하부 셀 배선 전극(315a) 및 상기 하부 주변 배선 전극(315c)은 텐사일 스트레스를 받을 경우, 원자 결합 등이 불안정해 질 수 있다. 예를 들어, 결합 중인 원자가 텐사일 스트레스 방향으로 이동될 수 있다. 이러한 현상은 원자의 전위(dislocation)를 유발할 수 있어서, 상기 하부 셀 배선 전극(315a) 및 상기 하부 주변 배선 전극(315c)의 전도성에 영향을 주어 결과적으로 전기적/물리적으로 불안정해 질 수 있다. 본 발명의 기술적 사상에 의하면, 이러한 상기 하부 셀 배선 전극(315a) 및 상기 하부 주변 배선 전극(315c)에서 원자의 전이가 방지되므로, 본 실시예에 의한 상기 하부 셀 배선 전극(315a) 및 상기 하부 주변 배선 전극(315c)은 전기적/물리적으로 안정될 수 있다.
실시예 4
도 3b는 본 발명의 기술적 사상의 제4 실시예에 의한 반도체 소자를 개략적으로 도시한 종단면도이다. 도 3b를 참조하면, 본 발명의 기술적 사상의 제4 실시예에 의한 반도체 소자(300b)는, 도 3a를 참조하여 설명된 제3 실시예에 의한 반도체 소자(300a)와 비교하여, 상기 트렌치 라이너들(335a, 335b, 335c)이 생략될 수 있다. 상기 반도체 소자(300b)는 상기 트렌치 라이너들(335a, 335b, 335c)이 생략됨에 따라, 상기 트렌치들(331a, 331b, 331c)의 내부를 상기 트렌치 절연물들(340a, 340b, 340c)로 채우는 공정이 수월해 질 수 있다. 즉, 상기 트렌치들(331a, 331b, 331c)의 갭 필 특성이 개선될 수 있다. 반면에, 상기 셀 트렌치 절연물(340a), 상기 하부 코어 트렌치 절연물(340b), 및 상기 하부 주변 트렌치 절연물(340c)부터 상기 하부 셀 배선 전극들(315a), 상기 주변 셀 배선 전극들(315c) 및 상기 반도체 기판(301)으로 가해지는 텐사일 스트레스를 충분히 완화시키지 못할 수 있다. 이를 보상하기 위하여, 상기 반도체 소자(300b)를 형성하는 공정에서, 상기 셀 트렌치 절연물(340a), 상기 하부 코어 트렌치 절연물(340b), 및 상기 하부 주변 트렌치 절연물(340c)을 형성하는 공정들 ­ 예를 들어 증착하는 공정과 어닐하는 공정들 등 ­ 은 상대적으로 저온에서 수행될 수 있다. 예를 들어, 약 200 내지600℃에서 수행될 수 있고, 보다 구체적으로 약 400℃에서 수행될 수 있다. 또는 상기 셀 트렌치 절연물(340a), 상기 하부 코어 트렌치 절연물(340b), 및 상기 하부 주변 트렌치 절연물(340c)을 형성하는 공정들은 상대적으로 천천히 수행될 수 있다. 상대적으로 천천히 수행될 경우, 상기 셀 트렌치 절연물(340a), 상기 하부 코어 트렌치 절연물(340b), 및 상기 하부 주변 트렌치 절연물(340c)이 주변에 주는 텐사일 스트레스는 상대적으로 완화될 수 있다. 이와는 반대로, 상기 트렌치 라이너들(335a, 335b, 335c)이 형성될 경우, 상대적으로 높은 온도에서 상기 셀 트렌치 절연물(340a), 상기 하부 코어 트렌치 절연물(340b), 및 상기 하부 주변 트렌치 절연물(340c)을 형성하는 공정들이 수행될 수 있다.
실시예 5
도 4a는 본 발명의 기술적 사상의 제5 실시예에 의한 반도체 소자를 개략적으로 도시한 종단면도이다. 도 4a를 참조하면, 본 발명의 제5 실시예에 의한 반도체 소자(400a)는, 도 3a를 참조하여 설명된 반도체 소자(300a)와 비교하여, 하부 코어 트렌치 절연물(440b)이 코어 트렌치(431b)를 채우되, 상기 코어 트렌치(431b)의 상부 측벽(USb1) 상에도 얇게 형성될 수 있다. 상기 코어 트렌치(431b)의 상부 측벽(USb1)은 하부 셀 배선 전극(415a)의 측벽일 수 있다. 상기 하부 코어 트렌치 절연물(440b)은 상기 코어 트렌치(431b) 내에 컵(cup) 모양으로 형성될 수 있다. 하부 주변 트렌치 절연물(440c)은 주변 트렌치(431c)를 채우되, 상기 주변 트렌치(431c)의 상부 측벽(USc1) 상에도 얇게 형성될 수 있다. 상기 주변 트렌치(431c)의 상부 측벽(USc1)은 하부 주변 배선 전극(415c)의 측벽일 수 있다. 상기 주변 코어 트렌치 절연물(440c)도 상기 주변 트렌치(431c) 내에 컵(cup) 모양으로 형성될 수 있다. 본 실시예에 의하면, 상기 하부 셀 배선 전극(415a) 및 상기 하부 주변 배선 전극(415c)이 받는 상기 하부 코어 트렌치 절연물(440b) 및 상기 하부 주변 트렌치 절연물(440c)의 텐사일 스트레스는 완화될 수 있다. 또한, 상부 코어 트렌치 절연물(445b) 및 상부 주변 트렌치 절연물(445c)로부터 상기 하부 셀 배선 전극(415a) 및 상기 하부 주변 배선 전극(415c)이 받는 컴프레시브 스트레스가 완화될 수 있다.
실시예 6
도 4b는 본 발명의 기술적 사상의 제4 실시예에 의한 반도체 소자를 개략적으로 도시한 종단면도이다. 도 4b를 참조하면, 본 발명의 기술적 사상의 제6 실시예에 의한 반도체 소자(400b)는, 도 4a를 참조하여 설명된 반도체 소자(400a)와 비교하여, 상기 트렌치 라이너들(435a, 435b, 435c)이 생략될 수 있다. 본 실시예에 의한 반도체 소자(400b)의 특징은 도 3b를 참조하여 설명된 반도체 소자(300b)에 대한 설명으로부터 이해될 수 있을 것이다.
실시예 7
도 5a 내지 5h는 본 발명의 기술적 사상에 의한 반도체 소자를 제조하는 방법을 설명하기 위하여 개략적으로 도시한 종단면도들이다.
도 5a를 참조하면, 반도체 기판(501) 상에 제1 절연층(511), 제1 전도층(515), 버퍼층(550), 및 마스크층(555)이 순차적으로 형성될 수 있다.
상기 반도체 기판(501)은 반도체 제조용 웨이퍼일 수 있다. 예를 들어, 단결정 실리콘 웨이퍼, SOI (silicon on insulator) 웨이퍼, 화합물 반도체 웨이퍼, 또는 기타 탄소(C)나 게르마늄(Ge) 등을 포함하는 에피택셜 실리콘 웨이퍼 등일 수 있다.
상기 제1 절연층(511)은 실리콘 산화물을 포함할 수 있다. 또는, 상기 제1 절연층(511)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 탄탈룸 산화물, 또는 기타 절연물들을 포함할 수도 있다. 상기 제1 절연층(511)은 단층 또는 다층으로 형성될 수 있다.
상기 제1 절연층(511)은 상기 반도체 기판(501)의 표면을 산화시켜 형성될 수 있다. 또는, 상기 제1 절연층(511)은 실리콘 산화물을 상기 반도체 기판(501)의 표면 상에 직접적으로 증착시켜 형성될 수도 있다.
상기 제1 전도층(515)은 실리콘을 포함할 수 있다. 상기 제1 전도층(515)은 예를 들어, 도핑된 실리콘, 금속, 금속 실리사이드, 금속 화합물 또는 금속 합금등의 전도체를 포함할 수 있다. 상기 제1 전도층(515)은 예를 들어 실리콘 질화물 등, 실리콘 산화물보다 유전율이 높은 유전 물질을 포함할 수도 있다. 상기 제1 전도층(515)은 CVD 방법을 이용하여 형성될 수 있다.
상기 버퍼층(550)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물 등, 기타 절연물들을 포함할 수 있다. 상기 버퍼층(550)도 CVD 방법을 이용하여 형성될 수 있다.
상기 마스크 층(560)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 상기 마스크 층(560)은 CVD 방법을 이용하여 상기 버퍼층(550)보다 두껍게 형성될 수 있다.
도 5b를 참조하면, 통상적인 포토리소그래피 공정을 수행하여 상기 마스크층 패턴(561), 상기 버퍼층 패턴(551), 상기 제1 전도층 패턴(516), 제1 절연층 패턴(512) 및 트렌치들(531a, 531b, 531c)이 형성될 수 있다. 예를 들어, 도5a의 상기 마스크층(560) 상에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 패터닝 마스크로 상기 마스크층(560)을 패터닝하여 상기 마스크층 패턴(561)이 형성될 수 있다. 이후, 상기 포토레지스트 패턴 또는 상기 마스크층 패턴(561)을 패터닝 마스크로 상기 버퍼층(550), 제1 전도층(515), 제1 절연층(511) 및 반도체 기판(501)을 패터닝하여 상기 버퍼층 패턴(551), 상기 제1 전도층 패턴(516), 상기 제1 절연층 패턴(512) 및 상기 트렌치들(531a, 531b, 531c)이 형성될 수 있다.
상기 트렌치들(531a, 531b, 531c)은 셀 트렌치(531a), 코어 트렌치(531b), 및 주변 트렌치(531c)를 포함할 수 있다. 상기 셀 트렌치(531a)는 제5 폭(W5) 및 제5 깊이(D5)으로 형성될 수 있고, 상기 주변 트렌치(531c)는 상기 제5 폭(W5)보다 넓은 제6 폭(W6) 및 상기 제5 깊이(D5)보다 넓은 제6 깊이(D6)로 형성될 수 있다. 이후, 상기 포토레지스트 패턴이 제거될 수 있다. 상기 코어 트렌치(531b)는 상기 주변 트렌치(531c)보다 더 넓게 형성될 수 있다.
도 5c를 참조하면, 전면적으로 트렌치 라이너 층(535)이 형성될 수 있다. 상기 트렌치 라이너 층(535)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물로 형성될 수 있다. 상기 트렌치들(531a, 531b, 531c)의 노출된 반도체 기판(501)의 표면이 산화되어 상기 트렌치 라이너 층(535)으로 형성될 수 있다. 동시에, 상기 제1 절연층 패턴(512), 상기 제1 전도층 패턴(516), 및/또는 상기 버퍼층 패턴(551)의 노출된 측벽들도 표면이 산화되어 상기 트렌치 라이너 층(535)으로 형성될 수 있다.
상기 트렌치 라이너 층(535)이 산화 공정을 이용하여 형성될 경우, 상기 마스크 층 패턴(561)의 노출된 측벽들 및 표면 들 상에 상기 트렌치 라이너 층(535)이 형성되지 않을 수 있다.
상기 트렌치 라이너 층(535)이 실리콘 질화물 또는 실리콘 산질화물을 포함할 경우, 상기 트렌치 라이너 층(535)은 증착 공정을 이용하여 형성될 수 있다. 상기 트렌치 라이너 층(535)이 증착 공정을 이용하여 형성될 경우, 상기 마스크 층 패턴(561)의 노출된 측벽들 및 표면들 상에도 상기 트렌치 라이너 층(535)이 컨포멀하게 형성될 수 있다. 상기 트렌치 라이너 층(535)은 수 십 Å의 두께로 형성될 수 있다. 상기 트렌치 라이너 층(535)은 생략될 수도 있다.
도 5d를 참조하면, 제1 트렌치 절연물(540)이 형성될 수 있다. 상기 제1 트렌치 절연물(540)은 상기 셀 트렌치(531a)를 완전히 채울 수 있다. 상기 제1 트렌치 절연물(540)은 상기 코어 트렌치(531b) 및/또는 상기 주변 트렌치(531c)의 하부 영역만을 채울 수 있다. 즉, 상기 코어 트렌치(531b)의 상부 측벽들(USb2) 및/또는 상기 주변 트렌치(531c)의 상부 측벽들(531c) 상에는 상기 제1 트렌치 절연물(540)이 형성되지 않을 수 있다. 상기 제1 트렌치 절연물(540)은 상기 제1 절연층 패턴(512), 상기 제1 전도층 패턴(516), 상기 버퍼층 패턴(551) 및 상기 마스크층 패턴(561)의 위에도(above) 형성될 수 있다.
상기 제1 트렌치 절연물(540)은 FCVD(flowable chemical vapor deposition) 공정 등을 이용하여 유동성을 가진 절연물로 형성될 수 있다. 즉, 상기 제1 트렌치 절연물(540)은 스핀 코팅 공정이 배제될 수 있다. 상기 제1 트렌치 절연물(540)은 솔벤트 등의 용제를 함유할 수 있다. 상기 제1 트렌치 절연물(540)은 예를 들어 FCVD 산화물로 형성될 수 있다. 상기 FCVD 산화물은 유동성 화학 기상 증착 기술(flowable chemical vapor deposition)이라는 기술을 의미할 수 있다. 상세하게, 일반적인 화학 기상 증착 기술과 차별화되는 기술이고, 스핀 코팅 기술과도 차별화 되는 기술이다. 본 발명의 기술적 사상에서, FCVD 기술은 액상의 소스를 사용할 수도 있다. 본 발명의 기술적 사상에 의한 FCVD 공정은 이하에서 상세히 설명된다.
상기 FCVD 공정은 반응 챔버 내에서 약 1.0Torr 이하의 압력, 30 내지 70℃의 온도 하에서, 실라젠계 전구체(precursor), 캐리어 가스, 및 산화제를 공급하는 것을 포함할 수 있다. 예를 들어, 상기 공정 압력은 0.2 내지 0.9Torr일 수 있다. 본 실시예는 약 0.8Torr 압력과 약 40℃의 온도 하에서 수행되었다.
상기 실라젠계 전구체는 SixHyNz를 포함하는 액상(liquid) 또는 기상(vapor) 물질일 수 있다.
상기 캐리어 가스는 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 및/또는 제논(Xe) 등의 불활성 가스를 포함할 수 있다.
상기 산화제는 암모니아(NH3), 이산화 질소(NO2), 또는 오존(O3) 중 하나 이상을 포함할 수 있다. 또한, 상기 산화제는 플라즈마 등을 이용하여 이온 상태로 여기될 수 있다.
상기 캐리어 가스는 2000 내지 8000sccm(Standard Cubic Centimeter per Minute)으로 공급될 수 있다. 본 실시예에서, 상기 캐리어 가스는 5000 내지 6000sccm의 유량(flow rate)으로 공급될 수 있다.
상기 산화제는 200 내지 1100sccm 이하의 유량으로 공급될 수 있다. 상기 산화제는 두 곳의 공급 장치로부터 각각 100 내지 500sccm 이하로 동일한 양이 동시에 공급될 수 있다. 본 실시예에서, 상기 산화제는 두 곳의 공급 장치에서 각각 약 425sccm씩, 총 850sccm의 유량으로 공급될 수 있다.
상기 전구체는 약 500 내지 2000sccm으로 공급될 수 있다. 본 실시예에서, 상기 전구체는 약 1000sccm의 유량으로 공급되었다. 본 실시예에 적용된 공정 조건은 실험적으로 설정된 상기 제1 트렌치 절연물(540)이 도시된 프로파일로 형성될 수 있는 최적의 조건이라 할 수 있다.
상기 제1 트렌치 절연물(540)은 치밀화 공정이 수행된 모양일 수 있다. 상기 치밀화 공정은 반응 챔버 내에서 0.1 내지 10Torr의 압력과 약 30 내지 250℃의 온도 하에서, 수소 또는 산소 분위기에서 상기 제1 트렌치 절연물(540)을 어닐하거나 또는 그 표면을 플라즈마 처리하는 것을 포함할 수 있다. 상기 치밀화 공정 후, 상기 제1 트렌치 절연물(540)의 체적이 감소될 수 있다. 즉, 도시된 상기 제1 트렌치 절연물(540)은 상기 치밀화 공정에 의해 체적이 감소된 모양일 수 있다.
도 5e를 참조하면, 전면적으로 제2 트렌치 절연물(545)이 형성될 수 있다. 상기 제2 트렌치 절연물(545)은 상기 코어 트렌치(531b) 및 상기 주변 트렌치(531c)를 완전히 채우도록 충분한 두께로 상기 제1 트렌치 절연물(540) 상에 형성될 수 있다. 상기 제2 트렌치 절연물(545)은 중온 산화물(medium temperature oxide), HDP(high density plasma) 산화물, 또는 USG(undoped silicate glass) 산화물을 포함할 수 있다. 상기 제2 트렌치 절연물(545)은 코팅 또는 증착 방법을 이용하여 형성될 수 있다.
도 5f를 참조하면, CMP(chemical mechanical polishing) 또는 에치백(etch-back) 공정을 이용하여 상기 제1 전도층 패턴(516)의 상부 표면이 노출되도록 평탄화 공정이 수행될 수 있다. 또는, 상기 버퍼층 패턴(551)의 일부가 상기 제1 전도층 패턴(516)의 상부에 남도록 평탄화 공정이 수행될 수 있다. 도면은 설명의 편의를 위하여 상기 제1 전도층 패턴(516)의 상부 표면이 노출되는 것으로 도시된다. 이에 따라, 상기 셀 트렌치(531a)는 상기 셀 트렌치 절연물(540a)으로 채워질 수 있고, 상기 코어 트렌치(531b)는 상기 하부 코어 트렌치 절연물(540b) 및 상기 상부 코어 트렌치 절연물(545b)로 채워질 수 있고, 및 상기 주변 트렌치(531c)의 내부는 상기 하부 주변 트렌치 절연물(540c) 및 상기 상부 주변 트렌치 절연물(545c)로 채워질 수 있다.
도 5g를 참조하면, 제2 절연층 패턴(521)이 형성될 수 있다. 상기 제2 절연층 패턴(521)은 상기 주변 회로 영역(C)에 위치한 상기 제1 전도층 패턴(516)의 상부 표면의 일부를 노출시키는 오프닝들(O)을 포함할 수 있다. 상기 제2 절연층 패턴(521)은 상기 셀 영역(A)에 위치한 상기 제1 전도층 패턴(516)의 상부 표면을 노출시키지 않을 수 있다. 상기 제2 절연층 패턴(521)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 탄탈룸 산화물, 또는 기타 절연물들을 포함할 수 있다. 상기 제2 절연층 패턴(521)은 CVD 방법 및 통상의 포토리소그래피 공정을 이용하여 형성될 수 있다.
도 5h를 참조하면, 전면적으로 제2 전도층(525)이 형성될 수 있다. 상기 제2 전도층(525)은 실리콘, 금속, 금속 실리사이드, 금속 화합물 또는 금속 합금등의 전도체를 포함할 수 있다. 상기 제2 전도층(525)은 상기 제1 전도층 패턴(512)의 노출된 상부 표면과 전기적 및/또는 물리적으로 접촉하거나 연결될 수 있다. 상기 제2 전도층(535)은 CVD 방법, PVD 또는 도금 방법을 이용하여 형성될 수 있다.
이후, 상기 제2 전도층(525) 및 상기 제2 절연층 패턴(521)이 패터닝되어 도 3에 도시된 상기 상부 셀 배선 패턴(320a) 및 상기 상부 주변 배선 패턴(320c)으로 형성될 수 있다. 동시에, 상기 제1 전도층 패턴(516)은 도 3에 도시된 상기 하부 셀 배선 전극(315a), 상기 하부 주변 배선 전극(315c)으로 형성될 수 있다. 상기 제1 절연층 패턴(512)은 도 3에 도시된 상기 하부 셀 배선 절연층(310a) 및 상기 하부 주변 배선 절연층(310c)으로 형성될 수 있다.
실시예 8
도 6은 본 발명의 다른 실시예에 의한 반도체 소자의 제조 방법 중 한 단계를 도시한 도면이다. 도 6을 참조하면, 도 5d와 비교하여, 상기 코어 트렌치(531b) 및 상기 주변 트렌치(531c)의 상부 측벽들(USb2, USc2) 상에 트렌치 절연물(540a)이 형성될 수 있다. 상기 트렌치 절연물(540a)의 프로파일은 도 5d에 도시된 상기 트렌치 절연물(540)의 프로파일을 형성하는 공정에서, 캐리어 가스의 유량을 5000sccm 이하로 감소시키거나, 산화제를 1000sccm 이상으로 증가시키거나, 또는 상기 전구체의 유량을 800sccm 이하로 감소시킴으로써 형성될 수 있다.
실시예 9
도 7a 내지 7c는 다양한 공정 조건들에 의해 트렌치 절연물이 증착된 모습을 이해하기 쉽도록 개략적으로 도시한 도면들이다. 도 7a 내지 7c는 본 발명의 기술적 사상의 다양한 공정 조건들에 의해 형성된 트렌치 절연물들(640a-640c)의 프로파일을 이해하기 쉽도록 보여 준다. 도 7a 내지 7c를 참조하면, 반도체 기판(601)은 셀 영역(A), 코어 영역(B) 및 주변 회로 영역(C)을 포함할 수 있다. 상기 셀 영역(A)에는 셀 트렌치에 해당하는 제1 트렌치(631a)가 형성될 수 있고, 상기 코어 영역(B)에는 코어 트렌치에 해당하는 제2 트렌치(631b)가 형성될 수 있고, 및 상기 주변 회로 영역(C)에는 주변 트렌치에 해당하는 제3 트렌치(631c)가 형성될 수 있다. 상기 셀 영역(A)에는 셀 구조물(661)이 형성될 수 있다. 도 7a 내지 7c는 본 발명의 기술적 사상이 다양하게 응용되는 것을 보이기 위하여, 트렌치들(631a-631c)의 내부에 트렌치 라이너가 생략된 것이 예시된다.
도 7a를 참조하면, 본 발명의 기술적 사상의 제1 공정 조건에 의해 형성된 트렌치 절연물(640a)은 상기 제1 트렌치(631a), 상기 제2 트렌치(631b), 및 상기 제3 트렌치(631c)를 모두 채우도록 형성될 수 있다. 상기 트렌치 절연물(640a)은 상기 셀 영역(A)에서, 셀 구조물(661)의 상부에 제1 두께(T1)로 형성될 수 있다. 상기 제1 공정 조건은 반응 챔버 내에서, 약 0.85Torr의 압력, 약 40℃의 온도, 약 8000sccm의 캐리어 가스 공급 유량, 약 1100sccm의 산화제(oxidizer) 가스 공급 유량, 및 약 1300sccm의 전구체(precursor) 공급 유량을 포함할 수 있다. 상기 산화제 가스는 두 방향으로부터 각각 550sccm의 공급 유량으로 공급될 수 있다.
도 7b를 참조하면, 본 발명의 기술적 사상의 제2 공정 조건에 의해 형성된 트렌치 절연물(640b)은 상기 제1 트렌치(631a)을 완전히 채우고, 상기 제2 트렌치(631b) 및 상기 제3 트렌치(631c)의 내부의 바닥면들 및 측벽들 상에 컨포멀한 모양으로 형성될 수 있다. 상기 제1 트렌치(631a)내에는 보이드(V)가 형성될 수도 있다. 상기 트렌치 절연물(640b)은 상기 셀 영역(A)에서, 상기 셀 구조물(661)의 상부에 상기 제1 두께(T1)보다 큰 제2 두께(T2)로 형성될 수 있다. 상기 제2 공정 조건은 반응 챔버 내에서, 약 0.80Torr의 압력, 약 40℃의 온도, 약 2000sccm의 캐리어 가스 공급 유량, 약 1600sccm의 산화제 가스 공급 유량, 및 약 550sccm의 전구체 공급 유량을 포함할 수 있다. 상기 산화제 가스는 두 방향으로부터 각각 800sccm의 공급 유량으로 공급될 수 있다.
도 7c를 참조하면, 본 발명의 기술적 사상의 제3 공정 조건에 의해 형성된 트렌치 절연물(640c)은 상기 제1 트렌치(631a)를 완전히 채우고, 상기 제2 트렌치(631b) 및 상기 제3 트렌치(631c)을 중간 정도로 채우도록 형성될 수 있다. 상기 트렌치 절연물(640c)은 상기 셀 영역(A)에서, 상기 셀 구조물(661)의 상부에 상기 제1 두께(T1)보다 크고, 상기 제2 두께(T2)보다 작은 제3 두께(T3)로 형성될 수 있다. 상기 제3 공정 조건은 반응 챔버 내에서, 약 0.85Torr의 압력, 약 40℃의 온도, 약 6000sccm의 캐리어 가스 공급 유량, 약 850sccm의 산화제 공급 유량, 및 약 1000sccm의 전구체 공급 유량을 포함할 수 있다. 상기 산화제는 두 방향으로부터 각각 425sccm의 공급 유량으로 공급될 수 있다. 또는, 상기 제3 공정 조건은 반응 챔버 내에서, 약 0.9Torr의 압력, 약 50℃의 온도, 약 5000sccm의 캐리어 가스 공급 유량, 약 1100sccm의 산화제 공급 유량, 및 약 550sccm의 전구체 공급 유량을 포함할 수 있다.
상기 모든 공정 조건들에서, 산화제는 암모니아(NH3), 이산화 질소(NO2), 또는 오존(O3) 가스 중 어느 하나를 포함할 수 있다. 본 실시예들에서, 상기 산화제는 암모니아 가스를 포함한다. 상기 모든 공정 조건들에서, 상기 산화제의 공급 유량은 상기 전구체 공급 유량보다 많되, 3배를 넘지 않도록 설정될 수 있고, 바람직하게, 상기 산화제의 공급 유량은 상기 전구체 공급 유량의 1.5배 내지 2.5배 이하로 설정될 수 있다. 본 실시예에서, 상기 산화제의 공급 유량은 상기 전구체 공급 유량의 약 2배로 설정되었다.
도 7a 내지 7c를 참조한 실험 결과들에 의하여, 예를 들어, 상기 캐리어 가스의 공급 유량이 많을수록 상기 트렌치 절연물(640a)이 상기 제2 트렌치(631b) 및 상기 제3 트렌치를(631c) 완전히 채우는 모양으로 형성되기 쉽다는 것을 알 수 있다. 반대로, 상기 캐리어 가스의 공급 유량이 낮을수록 상기 트렌치 절연물(640b)이 상기 제2 트렌치(631b) 및 상기 제3 트렌치(631c)의 측벽들 상에 컨포멀한 모양으로 형성되기 쉽다는 것을 알 수 있다. 따라서, 본 발명의 기술적 사상을 구현하기 위하여, 적절한 캐리어 가스의 공급 유량이 요구된다는 것을 알 수 있다.
실시예 10
도 8a는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 반도체 모듈을 개략적으로 도시한 도면이다. 도 8a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자가 실장된 반도체 모듈(810)은 모듈 기판(811), 상기 모듈 기판(811) 상에 배치된 복수 개의 반도체 소자들(812), 상기 모듈 기판(811)의 한 모서리(edge)에 나란히 형성되고 상기 반도체 소자들(812)과 전기적으로 각각 연결되는 모듈 접촉 단자들(813)을 포함한다. 상기 모듈 기판(811)은 인쇄 회로 기판(PCB, printed circuit board)일 수 있다. 상기 모듈 기판(811)이 양면이 모두 사용될 수 있다. 즉, 상기 모듈 기판(811)의 앞면 및 뒷면에 모두 상기 반도체 소자들(812)이 배치될 수 있다. 도 8a에는 상기 모듈 기판(811)의 앞면에 8개의 상기 반도체 소자들(812)이 배치된 것으로 보여지나, 이것은 예시적인 것이다. 또, 반도체 소자들(812) 또는 반도체 패키지들을 컨트롤하기 위한 별도의 컨트롤러 또는 칩 셋을 더 포함할 수 있다. 따라서, 도 8a에 도시된 반도체 소자들(812)의 수가 반드시 하나의 반도체 모듈(810)을 구성하기 위한 필수적인 모양은 아니다. 상기 반도체 소자들(812) 중 적어도 하나가 본 발명의 기술적 사상의 반도체 소자들(100, 200, 300a, 300b, 400a, 400b) 중의 하나일 수 있다. 상기 모듈 접촉 단자들(813)은 금속으로 형성될 수 있고, 내산화성을 가질 수 있다. 상기 모듈 접촉 단자들(813)은 상기 반도체 모듈(810)의 표준 규격에 따라 다양하게 설정될 수 있다. 그러므로, 도시된 모듈 접촉 단자들(813)의 개수는 특별한 의미를 갖지 않는다.
실시예 11
도 8b는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다. 도 8b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자 회로 기판(820, electronic circuit board)은 회로 기판(821, circuit board) 상에 배치된 마이크로프로세서(822, microprocessor), 상기 마이크로프로세서(822)와 통신하는 주 기억 회로(823, main storage circuit) 및 부 기억 회로(824, supplementary storage circuit), 상기 마이크로프로세서(822)로 명령을 보내는 입력 신호 처리 회로(825, input signal processing circuit), 상기 마이크로프로세서(822)로부터 명령을 받는 출력 신호 처리 회로(826, output signal processing circuit) 및 다른 회로 기판들과 전기 신호를 주고 받는 통신 신호 처리 회로(827, communicating signal processing circuit)를 포함한다. 화살표들은 전기적 신호가 전달될 수 있는 경로를 의미하는 것으로 이해될 수 있다. 상기 마이크로프로세서(822)는 각종 전기 신호를 받아 처리 하고 처리 결과를 출력할 수 있으며, 상기 전자 회로 기판(820)의 다른 구성 요소들을 제어할 수 있다. 상기 마이크로프로세서(822)는 예를 들어, 중앙 처리 장치(CPU: central processing unit), 및/또는 주 제어 장치(MCU: main control unit) 등으로 이해될 수 있다. 상기 주 기억 회로(823)는 상기 마이크로프로세서(822)가 항상 또는 빈번하게 필요로 하는 데이터 또는 프로세싱 전후의 데이터를 임시로 저장할 수 있다. 상기 주 기억 회로(823)는 빠른 속의 응답이 필요하므로, 반도체 메모리 소자로 구성될 수 있다. 보다 상세하게, 상기 주 기억 회로(823)는 캐시(cache)로 불리는 반도체 메모리 소자일 수도 있고, SRAM(static random access memory), DRAM(dynamic random access memory), RRAM(resistive random access memory) 및 그 응용 반도체 메모리 소자들, 예를 들어 Utilized RAM, Ferro-electric RAM, Fast cycle RAM, Phase changeable RAM, Magnetic RAM, 기타 다른 반도체 메모리 소자로 구성될 수 있다. 부가하여, 상기 주 기억 회로(823)는 휘발성 또는 비휘발성 랜덤 억세스 메모리를 포함할 수 있다. 본 실시예에서, 상기 주 기억 회로(823)는 본 발명의 기술적 사상에 의한 반도체 소자들(100, 200, 300a, 300b, 400a, 400b) 중 적어도 하나, 또는 그 반도체 소자들(100, 200, 300a, 300b, 400a, 400b) 중 하나 이상을 포함하는 반도체 모듈(810)을 포함할 수 있다. 상기 부 기억 회로(824)는 대용량 기억 소자이고, 플래시 메모리 같은 비휘발성 반도체 메모리이거나 마그네틱 필드를 이용한 하드 디스크 드라이브일 수 있다. 또는 빛을 이용한 컴팩트 디스크 드라이브일 수 있다. 상기 부 기억 회로(824)는 상기 주 기억 회로(823)에 비하여, 빠른 속도를 원하지 않는 대신, 대용량의 데이터를 저장하고자 할 경우 사용될 수 있다. 상기 부 기억 회로(824)는 비휘발성 기억 소자를 포함할 수 있다. 상기 부 기억 회로(824)는 본 발명의 기술적 사상에 의한 반도체 소자들(100, 200, 300a, 300b, 400a, 400b) 중 적어도 하나, 또는 그 반도체 소자들(100, 200, 300a, 300b, 400a, 400b) 중 하나 이상을 포함하는 반도체 모듈(810)을 포함할 수 있다. 상기 입력 신호 처리 회로(825)는 외부의 명령을 전기적 신호로 바꾸거나, 외부로부터 전달된 전기적 신호를 상기 마이크로프로세서(822)로 전달할 수 있다. 상기 외부로부터 전달된 명령 또는 전기적 신호는 동작 명령일 수도 있고, 처리해야 할 전기 신호일 수도 있고, 저장해야 할 데이터일 수도 있다. 상기 입력 신호 처리 회로(825)는 예를 들어 키보드, 마우스, 터치 패드, 이미지 인식장치 또는 다양한 센서들로부터 전송되어 온 신호를 처리하는 단말기 신호 처리 회로(terminal signal processing circuit), 스캐너 또는 카메라의 영상 신호 입력을 처리하는 영상 신호 처리 회로(image signal processing circuit) 또는 여러 가지 센서 또는 입력 신호 인터페이스 등일 수 있다. 상기 입력 신호 처리 회로(825)는 본 발명의 기술적 사상에 의한 반도체 소자들 또는 그 반도체 소자를 포함하는 반도체 모듈(810)을 적어도 하나 이상 포함할 수 있다. 상기 출력 신호 처리 회로(826)는 상기 마이크로 프로세서(822)에서 처리된 전기 신호를 외부로 전송하기 위한 구성 요소일 수 있다. 예를 들어, 출력 신호 처리 회로(826)는 그래픽 카드, 이미지 프로세서, 광학 변환기, 빔 패널 카드, 또는 다양한 기능의 인터페이스 회로 등일 수 있다. 상기 출력 신호 처리 회로(826)는 본 발명의 기술적 사상에 의한 반도체 소자들(100, 200, 300a, 300b, 400a, 400b) 중 적어도 하나, 또는 그 반도체 소자들(100, 200, 300a, 300b, 400a, 400b) 중 하나 이상을 포함하는 반도체 모듈(810)을 포함할 수 있다. 상기 통신 회로(827)는 다른 전자 시스템 또는 다른 회로 기판과 전기적 신호를 상기 입력 신호 처리 회로(825) 또는 출력 신호 처리 회로(826)를 통하지 않고 직접적으로 주고 받기 위한 구성 요소이다. 예를 들어, 통신 회로(827)는 개인 컴퓨터 시스템의 모뎀, 랜 카드, 또는 다양한 인터페이스 회로 등일 수 있다. 상기 통신 회로(827)는 본 발명의 기술적 사상에 의한 반도체 소자들(100, 200, 300a, 300b, 400a, 400b) 중 적어도 하나, 또는 그 반도체 소자들(100, 200, 300a, 300b, 400a, 400b) 중 하나 이상을 포함하는 반도체 모듈(810)을 포함할 수 있다.
실시예 12
도 8c는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 데이터 저장 장치를 나타낸 블록 다이어그램이다. 도 8c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함하는 데이터 저장 장치는 솔리드 스테이트 디스크(Solid State Disk; SSD, 830)를 포함할 수 있다. 상기 솔리드 스테이트 디스크(830)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(830)는 하드 디스크 드라이브(Hard Disk Drive; HDD)와 비교하여 상대적으로 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음이 적다. 또한, 상기 솔리드 스테이트 디스크(830)는 소형화 및 경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(830)는 노트북PC, 데스크톱PC, MP3 플레이어 또는 휴대용 저장장치에 사용될 수 있다. 상기 솔리드 스테이트 디스크(SSD, 830)는 비휘발성 메모리(non-volatile memory; 831), 버퍼 메모리(buffer memory; 832) 및 제어기(controller; 833)를 포함할 수 있다. 여기서, 상기 비휘발성 메모리(831)는 본 발명의 기술적 사상에 의한 반도체 소자들(100, 200, 300a, 300b, 400a, 400b) 중 하나를 포함할 수 있다. 상기 비휘발성 메모리(831)는 저항성 메모리(resistive memory)일 수 있다. 상기 비휘발성 메모리(831)는 상변화 물질 패턴, 자기터널접합(Magnetic Tunnel Junction; MTJ) 패턴, 폴리머 패턴 및 산화(oxide) 패턴으로 이루어진 일군에서 선택된 하나와 같은 정보저장요소(data storage element)를 구비할 수 있다. 상기 버퍼 메모리(832)는 휘발성 메모리(volatile memory)를 구비할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM) 또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(832)는 상기 비휘발성 메모리(831)에 비하여 상대적으로 빠른 동작속도를 보인다. 상기 제어기(833)는 상기 호스트(Host, 835)와 연결되는 인터페이스(835)를 포함한다. 상기 인터페이스(835)는 호스트(830)에 접속되어 데이터와 같은 전기신호들을 송수신하는 역할을 한다. 상기 인터페이스(835)는 SATA, IDE, SCSI 및 이들의 조합으로 이루어진 그룹에서 선택된 하나의 규격을 사용하는 장치일 수 있다. 상기 인터페이스(835)의 데이터 처리속도는 상기 비휘발성 메모리(831)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(832)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(835)를 통하여 수신된 데이터는, 상기 제어기(833)를 경유하여 상기 버퍼 메모리(832)에 임시 저장된 후, 상기 비휘발성 메모리(831)의 데이터 기록(write) 속도에 맞추어 상기 비휘발성 메모리(831)에 반영구적으로 저장될 수 있다. 또한, 상기 비휘발성 메모리(831)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(831)에 임시 저장될 수 있다. 즉, 상기 버퍼 메모리(831)는 상기 솔리드 스테이트 디스크(830)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다. 상기 제어기(833)는 메모리 제어기(미도시) 및 버퍼 제어기(미도시)를 포함할 수 있다. 상기 비휘발성 메모리(831)는 상기 제어기(833)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(830)의 데이터 저장용량은 상기 비휘발성 메모리(831)에 대응할 수 있다. 상기 버퍼 메모리(832)는 상기 제어기(833)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 비휘발성 메모리(831)는 상기 제어기(833)를 경유하여 상기 인터페이스(835)에 접속될 수 있다. 상기 비휘발성 메모리(831)는 상기 인터페이스(835)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 디스크(830)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(831)에 저장된 데이터는 보존되는 특성이 있다. 상기 인터페이스(835)의 데이터 처리속도는 상기 비휘발성 메모리(831)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(832)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(835)를 통하여 수신된 데이터는, 상기 제어기(830)를 경유하여 상기 버퍼 메모리(832)에 임시 저장된 후, 상기 비휘발성 메모리(831)의 데이터 기록(write) 속도에 맞추어 상기 비휘발성 메모리(831)에 반영구적으로 저장될 수 있다. 또한, 상기 비휘발성 메모리(831)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(831)에 임시 저장될 수 있다. 즉, 상기 버퍼 메모리(831)는 상기 솔리드 스테이트 디스크(830)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
실시예 13
도 8d는 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들 또는 그 반도체 소자들 중 적어도 하나를 포함하는 반도체 모듈을 포함하는 전자 시스템을 개략적으로 도시한 블록 다이어그램이다. 도 8d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(840)은, 제어부(841, control unit), 입력부(842, input unit), 출력부(843, output unit), 및 저장부(844, storage unit)를 포함하고, 통신부(845, communication unit) 및/또는 기타 동작부(846, operation unit)를 더 포함할 수 있다. 상기 제어부(841)는 상기 전자 시스템(840) 및 각 부분들을 총괄하여 제어할 수 있다. 상기 제어부(841)는 중앙 처리부 또는 중앙 제어부로 이해될 수 있으며, 본 발명의 기술적 사상의 일 실시예에 의한 상기 전자 회로 기판(820)을 포함할 수 있다. 또, 상기 제어부(841)는 본 발명의 기술적 사상에 의한 본 발명의 기술적 사상에 의한 반도체 소자들(100, 200, 300a, 300b, 400a, 400b) 중 적어도 하나, 또는 그 반도체 소자들(100, 200, 300a, 300b, 400a, 400b) 중 하나 이상을 포함하는 반도체 모듈(810)을 포함할 수 있다. 상기 입력부(842)는 상기 제어부(841)로 전기적 명령 신호를 보낼 수 있다. 상기 입력부(842)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 같은 이미지 인식기, 또는 다양한 입력 센서들일 수 있다. 상기 입력부(842)는 본 발명의 기술적 사상에 의한 반도체 소자들(100, 200, 300a, 300b, 400a, 400b) 중 적어도 하나, 또는 그 반도체 소자들(100, 200, 300a, 300b, 400a, 400b) 중 하나 이상을 포함하는 반도체 모듈(810)을 포함할 수 있다. 상기 출력부(843)는 상기 제어부(841)로부터 전기적 명령 신호를 받아 상기 전자 시스템(840)이 처리한 결과를 출력할 수 있다. 상기 출력부(843)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다. 상기 출력부(843)는 본 발명의 기술적 사상에 의한 반도체 소자들(100, 200, 300a, 300b, 400a, 400b) 중 적어도 하나, 또는 그 반도체 소자들(100, 200, 300a, 300b, 400a, 400b) 중 하나 이상을 포함하는 반도체 모듈(810)을 포함할 수 있다. 상기 저장부(844)는 상기 제어부(841)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 상기 저장부(844)는 상기 제어부(841)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 상기 저장부(844)는 반도체 메모리, 하드 디스크 같은 마그네틱 저장 장치, 컴팩트 디스크 같은 광학 저장 장치, 또는 기타 데이터 저장 기능을 갖는 서버일 수 있다. 또, 상기 저장부(844)는 본 발명의 기술적 사상에 의한 반도체 소자들(100, 200, 300a, 300b, 400a, 400b) 중 적어도 하나, 또는 그 반도체 소자들(100, 200, 300a, 300b, 400a, 400b) 중 하나 이상을 포함하는 반도체 모듈(810)을 포함할 수 있다. 상기 통신부(845)는 상기 제어부(841)로부터 전기적 명령 신호를 받아 다른 전자 시스템으로 전기적 신호를 보내거나 받을 수 있다. 상기 통신부(845)는 모뎀, 랜카드 같은 유선 송수신 장치, 와이브로 인터페이스 같은 무선 송수신 장치, 또는 적외선 포트 등일 수 있다. 또, 상기 통신부(845)는 본 발명의 기술적 사상에 의한 반도체 소자들(100, 200, 300a, 300b, 400a, 400b) 중 적어도 하나, 또는 그 반도체 소자들(100, 200, 300a, 300b, 400a, 400b) 중 하나 이상을 포함하는 반도체 모듈(810)을 포함할 수 있다. 상기 동작부(846)는 상기 제어부(841)의 명령에 따라 물리적 또는 기계적인 동작을 할 수 있다. 예를 들어, 상기 동작부(846)는 플로터, 인디케이터, 업/다운 오퍼레이터 등, 기계적인 동작을 하는 구성 요소일 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템은 컴퓨터, 네트웍 서버, 네트워킹 프린터 또는 스캐너, 무선 컨트롤러, 이동 통신용 단말기, 교환기, 또는 기타 프로그램된 동작을 하는 전자 제품일 수 있다.
100, 200, 300a, 300b, 400a, 400b: 반도체 소자
101, 201, 301, 401: 반도체 기판
110: 제1 소자 분리 영역 115: 제2 소자 분리 영역
120: 제1 트렌치 121: 제1셀 활성 영역
125: 제2 트렌치 130: 제1 트렌치 절연물
135: 제2 하부 트렌치 절연물 140: 제2 트렌치 절연물
145: 제2 상부 트렌치 절연물 150: 제1 트렌치 라이너
155: 제2 트렌치 라이너 210: 배선 패턴
220: 배선 절연층 230: 배선 전극
240: 소자 분리 영역 250: 트렌치
260: 하부 트렌치 절연물 265: 트렌치 절연물
270: 상부 트렌치 절연물 280: 트렌치 라이너
305a: 셀 배선 패턴 310a: 하부 셀 배선 패턴
311a: 하부 셀 배선 절연층 315a: 하부 셀 배선 전극
320a: 상부 셀 배선 패턴 321a: 상부 셀 배선 절연층
325a: 상부 셀 배선 전극 330a: 셀 소자 분리 영역
331a: 셀 트렌치 335a: 셀 트렌치 라이너
340a: 셀 트렌치 절연물 330b: 코어 소자 분리 영역
331b: 코어 트렌치 335b: 코어 트렌치 라이너
340b: 하부 코어 트렌치 절연물 343b: 코어 트렌치 절연물
345b: 상부 코어 트렌치 절연물 305c: 주변 배선 패턴
310c: 하부 주변 배선 패턴 311c: 하부 주변 배선 절연층
315c: 하부 주변 배선 전극 320c: 상부 주변 배선 패턴
321c: 상부 주변 배선 절연층 325c: 상부 주변 배선 전극
330c: 주변 소자 분리 영역 331c: 주변 트렌치
335c: 주변 트렌치 라이너 340c: 주변 트렌치 절연물
415a: 하부 셀 배선 전극 415c: 하부 주변 배선 전극
431b: 코어 트렌치 431c: 주변 트렌치
435a: 셀 트렌치 라이너 435b: 코어 트렌치 라이너
435c: 주변 트렌치 라이너 440b: 하부 코어 트렌치 절연물
440c: 주변 트렌치 절연물 445b: 코어 트렌치 절연물
445c: 상부 주변 트렌치 절연물 511: 제1 절연층
512: 제1 절연층 패턴 515: 제1 전도층
516: 제1 전도층 패턴 531a, 531b, 531c: 트렌치들
535: 트렌치 라이너층 540: 제1 트렌치 절연물
540a: 셀 트렌치 절연물 540b: 하부 코어 트렌치 절연물
540c: 하부 주변 트렌치 절연물 545b: 상부 코어 트렌치 절연물
545c: 상부 주변 트렌치 절연물 545: 제2 트렌치 절연물
550: 버퍼층 551: 버퍼층 패턴
560: 마스크층 561: 마스크층 패턴

Claims (10)

  1. 반도체 기판 내에 제1 트렌치 및 제2 트렌치를 형성하고,
    상기 제1 트렌치 내부를 완전히 채우는 제1 절연물을 형성하되,
    상기 제1 절연물은 상기 제2 트렌치의 바닥 및 하부 측벽을 덮고 및 상부 측벽을 노출시키고; 및
    상기 제2 트렌치 내부의 상기 제1 절연물 상에 제2 절연물을 형성하는 것을 포함하며,
    상기 제1 절연물을 형성하는 것은 반응 챔버 내에서, 1.0Torr 이하의 압력 및 30 내지 70℃의 온도 하에서, 캐리어 가스를 2000 내지 8000sccm의 유량으로 공급하고, 산화제를 200 내지 1100sccm의 유량으로 공급하고, 및 전구체를 500 내지 2000sccm으로 공급하여 형성되고,
    상기 제1 트렌치는 제1 폭 및 제1 깊이를 갖고,
    상기 제2 트렌치는 상기 제1 폭보다 넓은 제2 폭 및 상기 제1 깊이보다 깊은 제2 깊이를 갖는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 절연물을 형성하는 것은 주변에 텐사일 스트레스를 주는 물질을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 절연물을 형성하는 것은 실라젠계 산화물을 포함하는 것을 포함하는 반도체 소자의 제조 방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 캐리어 가스를 공급하는 것은 아르곤을 5000 내지 6000sccm의 유량으로 공급하 는 것을 포함하고,
    상기 전구체를 공급하는 것은 SixHyNz을 800 내지 2000sccm의 유량으로 공급하는 것을 포함하고, 및
    상기 산화제를 공급하는 것은 암모니아, 이산화 질소, 또는 오존 중 어느 하나를 200 내지 1100sccm의 유량으로 공급하는 것을 포함하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 제2 절연물을 형성하는 것은 주변에 컴프레시브 스트레스를 주는 물질을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 제2 절연물을 형성하는 것은 HDP 산화물 또는 USG 산화물을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 트렌치 및 상기 제2 트렌치의 표면 상에 주변에 컴프레시브 스트레스를 주는 실리콘 질화막을 포함하는 트렌치 라이너를 컨포멀하게 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  9. 반도체 기판 상에 제1 절연층을 형성하고,
    상기 제1 절연층 상에 제1 전극층을 형성하고,
    상기 제1 절연층 및 상기 제1 전극층을 관통하고 상기 반도체 기판 내부로 연장되는 트렌치를 형성하되,
    상기 트렌치는 상기 반도체 기판을 노출시키는 바닥면 및 하부 측벽, 및 상기 제1 전극층의 측부를 노출시키는 상부 측벽을 포함하고,
    상기 트렌치의 바닥면 및 하부 측벽 상에 하부 절연물을 형성하되, 상기 하부 절연물은 주변에 텐사일 스트레스를 주는 물질을 포함하고, 및
    상기 하부 절연물 및 상기 트렌치의 상부 측벽 상에 상부 절연물을 형성하되, 상기 상부 절연물은 주변에 컴프레시브 스트레스를 주는 물질을 포함하며,
    상기 하부 절연물을 형성하는 것은 반응 챔버 내에서, 1.0Torr 이하의 압력 및 30 내지 70℃의 온도 하에서, 캐리어 가스를 2000 내지 8000sccm의 유량으로 공급하고, 산화제를 200 내지 1100sccm의 유량으로 공급하고, 및 전구체를 500 내지 2000sccm으로 공급하여 형성되는 반도체 소자의 형성 방법.
  10. 셀 영역, 주변 회로 영역 및 코어 영역을 포함하는 반도체 기판을 준비하고,
    상기 셀 영역에 해당하는 상기 반도체 기판 상에 제1 셀 절연층 및 제1 셀 전극층을 형성하고,
    상기 제1 셀 절연층 및 상기 제1 셀 전극층을 수직으로 관통하여 상기 반도체 기판 내부로 연장되는 셀 트렌치를 형성하고,
    상기 셀 트렌치 내부를 완전히 채우는 셀 트렌치 절연물을 형성하되, 상기 셀 트렌치 절연물은 주변에 텐사일 스트레스를 주는 물질을 포함하고,
    상기 제1 셀 전극층 및 상기 셀 트렌치 절연물의 상부 표면 상에 제2 셀 절연층을 형성하고, 및
    상기 제2 셀 절연층 상에 제2 셀 전극층을 형성하는 것을 포함하고,
    상기 주변 회로 영역에 해당하는 상기 반도체 기판 상에 제1 주변 절연층 및 제1 주변 전극층을 형성하고,
    상기 제1 주변 절연층 및 상기 제1 주변 전극층을 수직으로 관통하여 상기 반도체 기판 내부로 연장되는 주변 트렌치를 형성하고,
    상기 주변 트렌치 내부에 노출된 상기 반도체 기판의 표면의 일부를 덮는 제1 주변 트렌치 절연물을 형성하되, 상기 제1 주변 트렌치 절연물은 주변에 텐사일 스트레스를 주는 물질을 포함하고,
    상기 제1 주변 트렌치 절연물 상에 제2 주변 트렌치 절연물을 형성하되, 상기 제2 주변 트렌치 절연물은 주변에 컴프레시브 스트레스를 주는 물질을 포함하고,
    상기 제1 주변 전극층 및 상기 제2 주변 트렌치 절연물 상에 제2 주변 절연층을 형성하고, 및
    상기 제2 주변 절연층 상에 제2 주변 전극층을 형성하는 것을 포함하고, 및
    상기 코어 영역에 해당하는 상기 반도체 기판 상에 제1 코어 절연층 및 제1 코어 전극층을 형성하고,
    상기 제1 코어 절연층 및 상기 제1 코어 전극층을 수직으로 관통하여 상기 반도체 기판 내부로 연장되는 코어 트렌치를 형성하고,
    상기 코어 트렌치 내부에 노출된 상기 반도체 기판의 표면의 일부를 덮는 제1 코어 트렌치 절연물을 형성하되, 상기 제1 코어 트렌치 절연물은 주변에 텐사일 스트레스를 주는 물질을 포함하고,
    상기 제1 코어 전극층 및 상기 제1 코어 트렌치 절연물의 상부 표면 상에 제2 코어 트렌치 절연물을 형성하되, 상기 제2 코어 트렌치 절연물은 주변에 컴프레시브 스트레스를 주는 물질을 포함하고, 및
    상기 제2 코어 트렌치 절연물 상에 제2 코어 전극층을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
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