KR101661638B1 - 반도체 장치의 제조 방법, 이온빔 에칭 장치 및 제어 장치 - Google Patents

반도체 장치의 제조 방법, 이온빔 에칭 장치 및 제어 장치 Download PDF

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모토조 구리타
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Abstract

CMP 공정 후의 기판 면 내에는 막 두께 분포가 존재한다. 이 막 두께 분포는 예를 들면 메탈 게이트의 게이트 문턱값 전압의 불균일로 되어, 소자 특성의 불균일의 원인이 된다. 본 발명은 이 CMP 공정 후의 막 두께 분포를 간편하게 개선하는 것을 목적으로 한다. CMP 공정 후에 이온빔 에칭 방법을 이용해서, 기판(111) 면 내의 막 두께 분포를 보정한다. 구체적으로는 이온빔 에칭을 행할 때의 플라스마 발생실(102) 내에서의 플라스마 밀도를 기판(111) 면 내의 중심부에 대향하는 위치와 외주부에 대향하는 위치에서 서로 다르게 함으로써, 기판(111) 면 내의 중심부와 외주부의 에칭 레이트를 서로 다르게 한다.

Description

반도체 장치의 제조 방법, 이온빔 에칭 장치 및 제어 장치{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE, ION BEAM ETCHING DEVICE, AND CONTROL DEVICE}
본 발명은, 반도체 장치의 제조 방법과 이에 이용하는 이온빔 에칭 장치 및 제어 장치에 관한 것이다.
금속-절연막(산화막)-반도체 전계 효과 트랜지스터(Metal-insulator(oxide)-semiconductor field effect transistor : MISFET 혹은 MOSFET)는 반도체 장치의 기본적인 소자이다. MOSFET를 응용한 CMOS(Complementary metal-oxide-semiconductor) 회로는, 소비 전력이 적으며, 또한 미세화나 고집적화가 용이하고 고속 동작이 가능한 점에서, 흔히 LSI를 구성하는 디바이스로서 널리 이용되고 있다.
종래, MOSFET의 게이트 절연막에는 실리콘의 열산화막(SiO2) 혹은 산화 실리콘을 열이나 플라스마 중에서 질화한 막(SiON)이 널리 이용되어 왔다. 또한, 게이트 전극으로서는, 인(P) 혹은 비소(As)를 도프한 n형 폴리 실리콘층 및 붕소(B)를 도프한 p형 폴리 실리콘층이 각각 널리 이용되어 왔다.
그러나, 스케일링 규칙(scaling rule)에 따라서, 게이트 절연막의 박막화나 게이트 길이의 축소화를 행할 경우에는, SiO2막 혹은 SiON막의 박막화에 수반한 게이트 리크 전류의 증대나 신뢰성의 저하가 발생한다. 또한, 게이트 전극에 형성된 공핍층(空乏層)에 의한 게이트 용량의 저하 등이 발생하기 때문에, 게이트 절연막에 고유전율을 지니는 절연 재료(고유전체막)를 이용하는 방법 및 게이트 전극에 금속 재료를 이용하는 방법이 제안되어 있다.
고유전체막 재료로서는 예를 들면 하프늄계의 화합물 등이 있으며, 그 중에서도 산화하프늄(HfO2)은 높은 유전율을 지니면서, 전자 이동도 및 홀 이동도(Hall mobility)의 열화를 억제할 수 있는 점에서 유망한 재료이다. 그러나, 소스 및 드레인의 활성화 어닐 처리 등의 고온 처리 공정을 행하는 것에 의하여 캐리어 이동도 열화 등의 특성 열화가 발생하는 문제가 있다.
그래서, 게이트 절연막 및 게이트 전극 형성 후에 상기한 소스 및 드레인의 고온 처리 공정을 실시하는 종래의 제조 방법에 대해서, 고온 처리를 행한 후에 게이트 절연막 및 게이트 전극을 형성하는 제조 방법이 제안되어 있다. 여기에서, 전자(前者)의 제조 방법에 의해 형성된 트랜지스터 구성을 게이트 퍼스트 구조, 후자의 제조 방법에 의해 형성된 트랜지스터 구성을 게이트 라스트 구조로 칭한다.
예를 들면 특허문헌 1에는, n채널 MOSFET를 게이트 퍼스트 구조로 하고, p채널 MOSFET를 게이트 라스트 구조로 한 CMOS 회로가 개시되어 있다. 이러한 CMOS 회로는, 우선 n채널 MOSFET 및 p채널 MOSFET의 양쪽을 게이트 퍼스트 구조로 형성한 후, p채널 MOSFET만 게이트 전극을 제거하고 새롭게 도전층을 퇴적시켜서 게이트 라스트 구조의 MOSFET를 형성하고 있다. 이러한 공정에 있어서는, 각각의 게이트 전극 재료를 선택함으로써, n채널 MOSFET, p채널 MOSFET의 각각에 적절한 일함수(Work Function : WF)의 게이트 전극을 형성할 수 있다.
특허문헌 1에 개시된 CMOS 회로의 게이트 라스트 구조의 p채널 MOSFET의 게이트 전극을 형성함에 있어서, 우선 화학적 기계 연마(CMP)에 대한 스토퍼막을 형성하고, 앞서 형성한 게이트 퍼스트 구조의 p채널 MOSFET의 게이트 전극과 당해 게이트 전극 상의 CMP 스토퍼막을 제거해서 개구부를 형성하고, 당해 개구부에 질화티타늄과 알루미늄을 충전한다. 그 후, 상기 CMP 스토퍼막까지 잉여 질화티타늄과 알루미늄막을 CMP 공정에서 연마하여 제거하고 있다.
또한, 특허문헌 1의 CMOS 회로에서는, 인장 응력이나 압축 응력의 실리콘 질화막(스트레스 라이너막)을 소스 및 드레인 상에 형성함으로써, 트랜지스터의 채널 영역의 응력을 변조하여, 캐리어의 이동도를 향상시키고 있다.
특허문헌 2에는, SiC 등의 단단한 기판 표면을 CMP 처리에 의해 평탄화한 후, 기판 표면에 아르곤의 가스 클러스터 조사와 질소의 가스 클러스터 조사를 실시함으로써, CMP 처리 후의 연마 흠집을 제거해서 평탄화하는 방법이 개시되어 있다.
일본국 특개2012-4455호 공보 일본국 특개2011-246761호 공보
특허문헌 1에 개시된 발명에 있어서의, 상기 CMP 공정에 있어서는, 기판 면 내에 있어서 연마량의 차가 발생하기 쉽다. 일반적으로는 기판 면 내의 중심부에서는 연마량이 작고, 기판 면 내의 외주부에서는 연마량이 커진다. 즉 연마 후의 기판 면 내의 막 두께는, 중심이 두껍고, 주변이 얇아지는 경향이 있다. 이러한 CMP 공정에 있어서의 연마량의 차는, 제조된 반도체 장치의 수율을 악화시킨다.
특허문헌 2에 개시된 발명에 있어서는, CMP 처리에 의해 발생한 기판 면 내의 미소(微少)한 연마 흠집을 가스 클러스터 이온빔 에칭에 의해 평탄화하고 있지만, 이러한 방법으로는, CMP 처리에 의해 발생한 기판 중심부와 주변부의 연마량의 차를 해소하기에는 부족하다.
본 발명은 전술한 과제를 해결하기 위하여 이루어진 것이며, 반도체 장치의 제조 공정에 있어서 CMP에 의해 발생한 기판 면 내의 막 두께 분포를 간편하게 보정하여, 기판 면 내에 있어서 균일한 반도체 장치를 제공하는 것을 목적으로 한다.
전술한 과제를 해결하기 위하여 본 발명은, 반도체 장치의 제조 방법으로서,
기판을 화학적 기계 연마에 의해 연마하는 CMP 공정과,
연마된 상기 기판에 대해서 이온빔 에칭 처리를 행하는 IBE 공정을 갖고,
상기 IBE 공정에 있어서의 상기 이온빔 에칭 처리는, 상기 기판 면 내의 중심부와 외주부에서 에칭 레이트가 서로 다른 것을 특징으로 하는 반도체 장치이다.
또한 본 발명은, 플라스마 발생실과,
기판을 처리하는 처리실과,
상기 처리실과 상기 플라스마 발생실 사이에 설치되며, 상기 플라스마 발생실로부터 이온을 인출하여 이온빔을 형성하기 위한 그리드와,
상기 플라스마 발생실에 방전용 가스를 도입하기 위한 가스 도입부와,
상기 처리실 내를 배기하기 위한 배기 수단과,
상기 처리실 내에 설치된 기판을 재치(載置)하기 위한 기판 홀더를 구비한 이온빔 에칭 장치로서,
상기 그리드의 이온 통과 구멍은, 상기 기판 면 내의 중심부에 대향하는 위치와, 상기 기판 면 내의 외주부에 대향하는 위치에서 개구 밀도가 서로 다른 것을 특징으로 하는 이온빔 에칭 장치이다.
또한 본 발명은, 이온빔 에칭 장치에 이용되는 제어 장치로서,
기판 면 내의 막 두께 분포의 측정 결과가 입력되고,
당해 측정 결과에 의거하여, 플라스마 발생실의 외부이며 상기 플라스마 발생실의 그리드와 대향하는 천장부의 외주에 설치된 외측 코일과, 상기 천장부의 내주에 설치된 내측 코일의 각각의 전류값을 제어하는 것을 특징으로 하는 제어 장치이다.
본 발명에 따르면, CMP 공정의 후에 에칭 레이트에 분포를 둔 이온빔 에칭 처리를 행함으로써, CMP에 의해 발생한 기판 면 내의 막 두께 분포를 간편하게 보정하는 것이 가능해진다. 따라서, 본 발명에 따르면, 기판 면 내에서 균일한 반도체 장치를 제조하는 것이 가능해져, 반도체 장치의 제조 수율을 향상시킬 수 있다.
도 1은 본 발명의 이온빔 에칭 장치의 구성을 모식적으로 나타내는 단면도.
도 2는 도 1의 이온빔 에칭 장치에 있어서의 플라스마 발생실 근방의 구성을 모식적으로 나타내는 단면도.
도 3은 본 발명의 제1 실시형태에 따른 게이트 라스트 구조의 전계 효과 트랜지스터의 제조 프로세스의 일부를 설명하기 위한 단면 모식도.
도 4는 본 발명의 이온빔 에칭 장치에 있어서, 플라스마 발생실에 설치된 외측 코일과 내측 코일의 전류값을 변화시켰을 경우의, 기판 면 내의 위치에 따른 에칭 레이트의 차이를 나타내는 도면.
도 5는 본 발명의 이온빔 에칭 장치의 플라스마 발생실에 설치된 전자기 코일에 흘려보내는 전류의 방향 및 영구 자석의 자극을 나타내는 단면 모식도.
도 6은 본 발명의 제2 실시형태에 있어서 그리드에 이용하는 전극의 평면 모식도.
도 7은 본 발명의 제3 실시형태에 있어서의 이온빔 에칭 장치의 그리드의 구성을 나타내는 단면 모식도.
도 8은 본 발명의 제4 실시형태에 있어서의 이온빔 입사각과 에칭 레이트의 관계를 나타내는 도면.
도 9는 본 발명에 이용되는 제어 장치의 설명도.
도 10은 본 발명의 제5 실시형태에 따른 게이트 라스트 구조의 전계 효과 트랜지스터의 제조 프로세스의 일부를 설명하기 위한 단면 모식도.
도 11은 본 발명에 이용되는 막 두께 측정 장치의 구성을 나타내는 단면 모식도.
이하, 도면을 참조하여 본 발명의 실시형태를 설명하지만, 본 발명은 본 실시형태로 한정되는 것은 아니다. 또, 이하에서 설명하는 도면에서 같은 기능을 갖는 것은 동일 부호를 부여하고 그 반복 설명은 생략하는 경우도 있다.
(제1 실시형태)
도 1에 본 실시형태에 따른 이온빔 에칭(IBE) 장치의 개략도를 나타낸다. IBE 장치는, 처리실(101)과, 당해 처리실(101) 내에 이온빔을 조사하도록 설치된 이온빔 발생 장치(100)를 구비한다. 이온빔 발생 장치(100)와 처리실(101)은 연결되어 있으며, 이온빔 발생 장치(100)로부터 발생된 이온빔은 처리실(101) 내에 도입된다.
처리실(101) 내에는, 기판(111)을 유지 가능한 기판 홀더(110)가 이온빔 발생 장치(100)로부터 조사된 이온빔이 입사되도록 설치되어 있고, 기판(111)이 정전 흡착(Electrostatic chuck : ESC) 전극(112) 상에 재치된다. 또한, 처리실(101)에는 배기 수단(103)이 설치되어 있다. 처리실(101) 내에는 뉴트럴라이저(도시하지 않음)가 설치되어 있고, 당해 뉴트럴라이저에 의해 이온빔 발생 장치(100)로부터 도입된 이온빔을 전기적으로 중화할 수 있다. 따라서, 전기적으로 중화된 이온빔을 기판(111)에 조사할 수 있어, 당해 기판(111)의 차지업이 방지된다. 기판 홀더(110)는 이온빔에 대해서 임의로 경사시킬 수 있다. 또한, 기판 홀더(110)는 기판(111)을 그 면 내 방향으로 회전(자전)시킬 수 있는 구조로 되어 있다.
이온빔 발생 장치(100)는, 플라스마 발생실(102)을 구비하고 있다. 방전 챔버로서의 당해 플라스마 발생실(102)은, 중공부 및 개구를 갖는 부재로서의 벨자(bell jar)(104)를 갖고 있으며, 당해 중공부인 내부 공간(102a)이 플라스마 방전이 생성되는 방전 공간으로 된다. 본 실시형태에서는, 도 1에 나타내는 바와 같이, 예를 들면 석영으로 이루어지는 벨자(104)를, 예를 들면 스테인리스 등으로 이루어지는 처리실(101)에 부착함으로써, 처리실(101)과 플라스마 발생실(102)이 연결되어 있다. 즉, 처리실(101)에 형성된 개구와 벨자(104)의 개구(플라스마 발생실(102)의 개구(102b))가 겹치도록 벨자(104)를 처리실(101)에 설치하고 있다.
상기 내부 공간(102a)은 개구(102b)를 통해서 외부와 연통(連通)해 있으며, 내부 공간(102a)에서 생성된 이온은 개구(102b)로부터 인출된다. 또한, 플라스마 발생실(102)에는 가스 도입부(105)가 설치되어 있으며, 당해 가스 도입부(105)에 의해 플라스마 발생실(102) 내의 내부 공간에 에칭 가스가 도입된다. 또한, 정합기(107)에 접속되며, 고주파(RF)장(場)을 생성하기 위한 RF 안테나(108)가, 내부 공간에 플라스마 방전을 생성하도록 플라스마 발생실(102)의 주위에 배치되어 있다. 벨자(104)의 천장부(그리드(109)의 대향측)에는 전자기 코일(106)이 설치되어 있다. 이러한 구성에 있어서, 가스 도입부(105)로부터 방전용 가스를 도입하고, RF 안테나(108)에 고주파를 인가함으로써 플라스마 발생실(102) 내에 방전용 가스의 플라스마를 발생시킬 수 있다. RF 안테나(108)의 외주에는 영구 자석(118)이 더 설치되어 있다.
본 실시형태에서는, 도 1에 나타내는 바와 같이, 처리실(101)과 플라스마 발생실(102)을 연결하고 있지만, 이온빔 발생 장치(100)는, 처리실(101)과 플라스마 발생실(102)의 경계에 설치된, 내부 공간(102a)에서 발생한 플라스마로부터 이온을 인출하기 위한 인출 수단으로서의 그리드(109)를 더 구비하고 있다. 본 실시형태에서는, 당해 그리드(109)에 직류 전압을 인가하여, 플라스마 발생실(102) 내의 이온을 빔으로서 인출하고, 인출된 이온빔을 기판(111)에 조사함으로써 기판(111)의 처리가 행해진다. 또, 그리드(109)는 도 1에 있어서는 도시하지 않은 체결 부재에 의해 장치에 부착되며, 도시하지 않은 연결부에 의해 각 전극이 연결되어 있다.
그리드(109)는 플라스마 발생실(102)의 이온 방출측에 형성된 개구(102b)에 설치된다. 그리드(109)는 적어도 3개의 전극을 구비하며, 각 전극은 내부 공간(102a)에서 발생한 이온을 통과시키기 위한 이온 통과 구멍을 다수 갖는다. 이들 그리드(109)의 구성 요소인 적어도 3개의 전극은, 개구(102b)에 있어서, 내부 공간(102a)으로부터 개구(102b)의 외측을 향해서, 즉 그리드(109)로부터 인출된 이온빔의 진행 방향을 따라서, 내부 공간(102a)으로부터의 이온이 이온 통과 구멍을 통과해서 플라스마 발생실(102)의 외부로 방출되도록 서로 이간하여 배열되어 있다. 즉, 상기 적어도 3개의 전극의 각각은 판상(板狀)의 전극이며, 이 적어도 3개의 전극들 중, 가장 내부 공간(102a)측의 전극이 개구(102b)에 있어서의 방전 공간을 구획하는 부재로서 기능하고, 각 전극의 이온 통과 구멍이 형성된 면이 대향해 있다.
본 발명에 있어서 그리드란, 복수의 전극 및 당해 복수의 전극의 각각을 고정하여 연결하는 고정 부재, 전극간의 절연재 등을 구비한 전극 어셈블리를 말한다.
본 실시형태에서는, 그리드(109)는, 플라스마 발생실(102)과 처리실(101)의 연결 부분인 이들 2개의 경계에 있어서, 플라스마 발생실(102) 측으로부터, 제1 전극(115)(플라스마측 그리드), 제2 전극(116), 제3 전극(117)(기판측 그리드)을 구비하고 있다. 제1 전극(115)에 형성된 이온 통과 구멍의 각각, 제2 전극(116)에 형성된 이온 통과 구멍의 각각, 및 제3 전극(117)에 형성된 이온 통과 구멍의 각각이 대향하도록, 제1 전극(115), 제2 전극(116), 및 제3 전극(117)은 플라스마 발생실(102)로부터 처리실(101)을 향한 방향(P)으로 배열되어 있다. 통상적으로, 제1 전극(115)∼제3 전극(117)의 각 점에 있어서의 이온 통과 구멍은 직경이 같으며, 각각의 이온 통과 구멍이 겹쳐서 배치된다. 각 전극은 고정 부재(120)에 의해 연결되며 처리 장치에 고정된다.
본 실시형태에 있어서는 제1 전극(115), 제2 전극(116)은 도시하지 않은 전원에 접속되며 각 전극의 전위를 제어 가능하다. 제3 전극(117)은 접지되어 있다. 제3 전극(117)에 전원을 접속해서 전위를 제어해도 된다.
제1 전극(115)은, 플라스마 발생실(102)의 개구(102b)에 있어서 가장 내부 공간(102a)측(가장 플라스마 발생실(102)측)에 설치되어 있으며, 개구(102b)에 있어서 내부 공간(102a)을 구획하는 부재로서도 기능한다. 제2 전극(116)은, 제1 전극(115)보다 제1 전극(115)으로부터 제3 전극(117)에의 배열 방향(P)을 따른 내부 공간(102a)의 외측(제1 전극(115)보다 처리실(101)측)에 설치되어 있다. 제3 전극(117)은, 제2 전극(116)보다 제1 전극(115)으로부터 상기 배열 방향(P)을 따른 내부 공간(102a)의 외측에 설치된 전극으로서, 그리드(109)의 구성 요소로서의 전극 중, 상기 배열 방향(P)을 따른 플라스마 발생실(102)의 가장 외측에 설치된 전극, 즉 가장 처리실(101)측에 설치된 전극이다.
도 2에 있어서 전술한 이온빔 발생 장치(100)에 있어서의 플라스마 발생실(102) 근방에 대하여 보다 상세히 설명한다.
플라스마 발생실(102)의 외부로서, 벨자(104)의 천장부에 설치된 전자기 코일(106)은, 내주 부분에 부착된 환상(環狀)의 내측 코일(106a)과, 외주 부분에 부착된 환상의 외측 코일(106b)로 구성된다. 내측 코일(106a) 및 외측 코일(106b)은 각각 도시하지 않은 전원에 접속되어, 각각의 코일에 흘려보내는 전류값을 상호 독립적으로 제어 가능하게 구성된다. 또, 벨자(104)의 천장부란, 플라스마 발생실(102)을 구성하는 벨자(104)에 있어서 그리드(109)와 대향하는 부분을 말한다.
본 발명의 반도체 장치의 제조 방법의 일례로서, 도 3을 이용해서 게이트 라스트 구조의 전계 효과 트랜지스터(FET)를 갖는 반도체 장치의 제조에 따른 프로세스를 설명한다. 이러한 프로세스는, 예를 들면, 특허문헌 1에 개시된 CMOS 회로의 p채널 MOSFET의 제조 프로세스에 적용된다. 도 3의 (a)에 있어서 201은 n형 웰, 202는 게이트 전극의 양측부에 있어서의 기판 중에 도전성 불순물을 도입해서 제작된 p형 소스 및 p형 드레인, 203은 NiSi막으로 이루어지는 고융점 금속 실리사이드막, 204는 기판에 소정의 응력을 인가하기 위한 SiN으로 이루어지는 스트레스 라이너막, 205는 SiO2 등으로 이루어지는 절연막, 206은 SiN으로 이루어지는 CMP 스토퍼막이다. 207, 208, 209는 사이드월 절연막이고, 207은 SiN, 208은 SiO2, 209는 SiN으로 구성되어 있다.
다음으로 도 3의 (b)에 나타나는 바와 같이, 트렌치(200)의 내벽 및 CMP 스토퍼막(206) 상에 게이트 절연막(210)이 형성된다. 게이트 절연막(210)은 비유전율(比誘電率)이 적어도 8.0보다 큰 유전율을 지니는 절연 재료에 의해 형성되는 것이 바람직하다. 다음으로, 게이트 절연막(210) 상에 TiN으로 이루어지는 확산 방지막(211), 알루미늄(Al)으로 이루어지는 도전막(212)이 형성된다. 이 막들은 스퍼터링법 등에 의해 형성된다. 도전막(212)으로서는 Al 외에 구리(Cu)나 텅스텐(W) 등을 바람직하게 이용할 수 있다.
그 후, 종래는, 도 3의 (c)에 나타나는 바와 같이, CMP 스토퍼막(206) 상에 형성된 도전막(212)과 확산 방지막(211)과 게이트 절연막(210)을 CMP 공정에 의하여 제거하여, 트렌치 내에 도전막(212)으로 이루어지는 게이트 전극이 형성되어 있었다.
이 CMP 공정에 있어서, 일반적으로 기판 면 내의 중심부보다 외주부 쪽이 연마 속도가 빨라, 기판 면 내의 중심부와 외주부에 있어서 연마 후에 막 두께에 차가 생겨버린다. 구체적으로는, CMP 스토퍼막(206) 상에 막 두께 분포를 갖는 게이트 절연막(210)이 잔류한다. 이것은 CMP에 이용하는 슬러리의 입자 직경, 기판 면 내의 각 점에 있어서의 단위 면적당의 가압 및 연마 패드의 동작 등에 의한 것으로 생각된다. 이 기판 면 내의 막 두께 분포는 게이트 전극의 게이트 문턱값 전압(Vt)에 영향을 주어, FET의 소자 특성의 불균일의 원인이 된다.
본 발명은 이러한 CMP 공정에 있어서 발생하는 기판 면 내의 막 두께 분포, 특히 기판의 직경 방향으로 발생하는 막 두께 분포를 IBE 공정에 의하여 보정하는 것이며, 도 3에 나타낸 FET의 제조 프로세스에 있어서는, CMP 공정에 의하여 게이트 절연막(210)이 노출되는, 혹은 노출 직전까지 연마를 행하고, 그 후, IBE 공정에 의하여 게이트 절연막(210)을 에칭한다. 이 IBE 공정에 있어서, 기판 면 내 방향에 있어서 에칭 레이트를 서로 다르게 함으로써, 게이트 절연막(210)의 막 두께 분포를 보정하면서 에칭을 행하여 막 두께 분포를 해소할 수 있다. 본 발명에 있어서, 「막 두께 분포를 보정함」이란, IBE 공정 후에 기판의 막 두께 분포가 해소되어 있는 것을 의미한다. 따라서, 막 두께 분포가 해소되면, IBE 공정에 의하여 막 두께 분포를 갖는 막을 완전히 제거하지 않아도 되지만, 막 두께 분포를 갖는 막을 완전히 제거하고, 필요에 따라서 그 하층의 막까지 더 제거해도 상관없다.
따라서, 도 3의 FET의 제조 프로세스에 있어서는, IBE 공정에 있어서, 적어도 게이트 절연막(210)의 막 두께 분포를 해소하면 되며, IBE 공정에 의하여, 막 두께가 균일한 게이트 절연막(210)을 남겨도 되고, 게이트 절연막(210)을 완전히 제거해도 되며, 또한 CMP 스토퍼막(206)의 일부 혹은 전부를 제거해도 상관없다.
본 발명에 따른 IBE 장치는, 플라스마 발생실(102)의 외부이며 상기 플라스마 발생실(102)의 그리드(109)와 대향하는 천장부의 외주에 설치된 외측 코일(106b)과, 상기 천장부의 내주에 설치된 내측 코일(106a)을 구비하며, 각각 독립해서 전류값을 제어 가능하다. 이 2개의 코일의 각각의 전류값을 제어함으로써, 플라스마 발생실(102) 내의 플라스마 밀도의 면 내 분포를 조정하는 것이 가능해진다. 플라스마 발생실(102) 내의 플라스마 밀도를 변화시키면, 각 점에 있어서의 플라스마 밀도에 따라서 그리드(109)로부터 인출되는 이온빔량도 변화한다. 즉, 플라스마 밀도가 높은 점에서는 인출되는 이온빔량도 커지고, 플라스마 밀도가 낮은 점에서는 인출되는 이온빔량도 작아진다.
본 발명에서는, 플라스마 발생실(102) 내에 있어서 기판(111) 면 내의 중심부에 대향하는 위치에서는 플라스마 밀도 분포를 높게 하고, 플라스마 발생실(102) 내에 있어서 기판(111) 면 내의 외주부에 대향하는 위치에서는 플라스마 밀도 분포를 낮게 한다. 이에 따라 기판(111) 면 내의 중심부의 이온빔에 의한 에칭 레이트를 기판(111) 면 내의 외주부보다 크게 하여, CMP 공정에서 발생한 기판(111) 면 내의 막 두께 분포를 보정하여 에칭을 행한다.
통상적으로, 플라스마 발생실(102) 내에 있어서 기판(111) 면 내 방향으로 균일한 플라스마 밀도 분포를 얻기 위해서는, 내측 코일(106a)과 외측 코일(106b)에 흘려보내는 전류를 동일하게 한다. 이에 반하여, 본 실시형태에서는 중앙부의 에칭 레이트를 크게 하기 위하여, 외측 코일(106b)의 전류값을 내측 코일(106a)에 대해서 크게 한다.
도 4에, 내측 코일(106a)과 외측 코일(106b)에 흘려보내는 전류를 변화시켰을 때의, 기판(111)의 각 점에 있어서의 에칭 레이트의 변화를 나타낸다. 에칭 대상으로서 SiO2를 이용했다. 도 4의 종축은 에칭 레이트를, 횡축은 기판(111) 면 내의 중심부를 0으로 해서, 당해 중심부로부터 반경 방향의 거리를 나타낸다. 또한, 각 플롯을 잇는 선으로 나타내는 수치는 내측 코일(106a) 및 외측 코일(106b)에 흘려보내는 전류값을 나타내고 있으며, 수치의 좌측이 내측 코일(106a)에 흘려보내는 전류, 수치의 우측이 외측 코일(106b)에 흘려보내는 전류를 나타내고 있다. 도 4로부터 알 수 있는 바와 같이, 내측 코일(106a)과 외측 코일(106b)에 흘려보내는 전류값이 같은 경우(50/50), 기판(111) 중심부와 기판(111) 외주부에 있어서의 에칭 레이트는 거의 같지만, 외측 코일(106b)에 흘려보내는 전류를 증가시켰을 경우(50/60)에는, 기판(111) 중심부에 있어서의 에칭 레이트가 상승해 간다.
또, 이때의 다른 조건으로서는 이하와 같다. 에칭 가스로서 Ar 가스를 이용하고, 플라스마 발생실(102) 내에 흘려보내는 Ar 가스의 유량을 20sccm으로 했다. 제1 전극(115)에 인가하는 전압은 200V, 제1 전극(115)에 흐르는 전류는 400㎃로 되도록 설정했다. 그리드(109)로부터 인출된 이온빔은, 시료 표면에 대해서 수직으로 입사하도록 설정했다. 이온빔의 조사와 동시에 뉴트럴라이저로부터 기판(111)을 향해서 전자를 방출했다. 뉴트럴라이저는, 홀로 캐소드(hollow cathode)형의 음극에서 플라스마를 생성하여, 양극과의 전위차에 의해 전자를 인출했다.
내측 코일(106a) 및 외측 코일(106b)에 흘려보내는 전류의 방향에 대하여 도 5를 이용해서 설명한다. 내측 코일(106a)은 플라스마 발생실(102)의 중심에 있어서, 플라스마 발생실(102)로부터 기판(111)을 향한 방향과 반대 방향의 자장을 형성하고, 외측 코일은 플라스마 발생실(102)로부터 기판(111)을 향한 방향과 같은 방향의 자장을 형성한다. 또한 영구 자석(118)은 플라스마 발생실(102)측이 N극이 되도록 설치되어 있다.
플라스마 발생실(102) 내에서 방전을 개시한 후에, 전술한 바와 같이 플라스마 발생실(102) 내에 플라스마 밀도 분포를 형성해서 이온빔을 인출하여 기판(111)에 조사한다. 이 IBE 공정에 의해, CMP 공정 후의 기판(111) 상의 막을 수 nm∼수십 nm의 두께로 에칭함으로써, 기판(111) 면 내에 있어서의 막 두께 분포를 보정할 수 있으며, 그 결과, 기판(111)에 형성된 FET의 Vt의 불균일을 저감할 수 있다.
(제2 실시형태)
제1 실시형태에서는, CMP 공정 후의 기판 면 내의 막 두께 분포를 플라스마 발생실(102) 내의 플라스마 밀도를 조정함으로써 보정했다. 이에 반하여 본 실시형태에서는, 그리드(109)에 있어서의 이온 통과 구멍의 개구 밀도를 그리드의 면 내에서 서로 다르게 함으로써 기판 면 내의 막 두께 분포의 보정을 행한다.
그리드(109)에 형성되는 이온 통과 구멍은, 그 수가 많을수록, 혹은 이온 통과 구멍의 직경이 클수록 많은 이온빔이 인출된다. 따라서, 그리드(109)의 이온 통과 구멍의 개구 밀도를, 기판(111) 중심부와 대향하는 위치에 있어서는 크고, 기판(111) 면 내의 외주부에 대향하는 위치에서는 작게 함으로써 기판(111) 면 내의 중심부와 외주부의 에칭 레이트를 서로 다르게 할 수 있다.
또, 본 발명에 있어서 그리드(109)의 이온 통과 구멍이란, 제1 전극(115), 제2 전극(116) 및 제3 전극(117)을 포함하는 전극 어셈블리인 그리드(109)의 이온 통과 구멍을 말한다. 예를 들면, 제1 전극(115)과 제2 전극(116)의 이온 통과 구멍이 같은 직경이며 같은 위치에 형성되어 있고, 제3 전극(117)의 이온 통과 구멍이 같은 위치에 형성되어 있지만, 그 직경이 다른 전극에 반하여 작은 경우를 생각한다. 이때 그리드(109)의 이온 통과 구멍은 실질적으로 제3 전극(117)의 이온 통과 구멍에 의해 규정된다. 반대로 제2 전극(116)과 제3 전극(117)의 이온 통과 구멍이 같은 직경이며 같은 위치에 형성되어 있고, 제1 전극(115)의 이온 통과 구멍이 같은 위치에 형성되어 있지만 직경이 다른 전극에 반하여 작은 경우는, 그리드(109)의 이온 통과 구멍은 실질적으로 제1 전극(115)의 이온 통과 구멍에 의해 규정된다.
이온 통과 구멍의 개구 밀도란, 그리드(109)의 각 점에 있어서의, 전극 부분에 대한 이온 통과 구멍의 면적의 비율을 말한다. 이온 통과 구멍의 개구 밀도가 주변에 비해서 중심부 쪽이 큰 예로서는 이하의 태양이 있다. 첫째는, 중심부와 외주부에서 이온 통과 구멍의 직경이 같고, 중심부와 외주부에서는 단위 면적당의 이온 통과 구멍의 수가 중심부 쪽이 많은 경우이다. 둘째는 중심부와 외주부에서는 단위 면적당의 이온 통과 구멍의 수가 같고, 중심부와 외주부에서는 이온 통과 구멍의 직경이 중심부 쪽이 큰 경우이다. 셋째는 이들 양쪽의 조건을 구비하는 경우이다. 또, 이온 통과 구멍은 통상적으로 원형이기 때문에, 면적의 대소는 직경의 대소로 나타나지만, 본 발명에 있어서 이온 통과 구멍은 원형으로는 한정되지 않는다.
CMP 공정 후의 기판 면 내의 막 두께 분포는 일정한 재현성이 있기 때문에, 본 실시형태와 같이 그리드(109)의 이온 통과 구멍을 당해 막 두께 분포를 보정하도록 조정하는 것이 가능하다.
도 6에 본 실시형태의 그리드(109)의 구성예를 나타낸다. 도 6은 제1 전극(115) 및 제1 전극(115)에 형성된 이온 통과 구멍을 나타낸다. 제2 전극(116) 및 제3 전극(117)에도 마찬가지의 이온 통과 구멍이 형성되고, 각 점에 있어서의 이온 통과 구멍이 겹치도록 제1 전극(115)∼제3 전극(117)이 조립된다. 도 6에 나타내는 제1 전극(115)은 중심부와 외주부에서 이온 통과 구멍(115a)의 수가 서로 다르다. 구체적으로는, 이온 통과 구멍(115a)의 직경은 같지만, 이온 통과 구멍(115a)이 형성되어 있는 간격이 외주부에서는 중심부의 1.5배로 되어 있다.
이러한 도 6에 나타내는 형태에 한하지 않으며, 예를 들면 그리드(109)의 중심부로부터 외주부에 걸쳐서 단계적으로 이온 통과 구멍의 개구 밀도를 변화시켜가도 된다.
(제3 실시형태)
전술한 제2 실시형태에서는, 그리드(109)에 있어서의 이온 통과 구멍의 개구 밀도를 그리드의 면 내에서 변화시킴으로써 기판(111) 면 내의 막 두께 분포의 보정을 행했다. 본 실시형태도 제2 실시형태와 마찬가지로 그리드(109)에 있어서의 이온 통과 구멍의 개구 밀도를 그리드(109)의 면 내에서 서로 다르게 하지만, 부가해서 그리드(109)에 있어서의 이온 통과 구멍의 개구 밀도를 변화시키는 기구를 구비하는 것을 요지로 한다.
도 7은 본 실시형태에 따른 IBE 장치를 설명하기 위한 도면이며, 본 실시형태의 요지를 설명하기 위하여 플라스마 발생실(102) 주변을 확대해서 도시하고, 상기 실시형태에서 기술한 구성과 마찬가지의 것은 일부 기재를 생략하고 있다.
고정 부재(123)는 제1 전극(115)과 제2 전극(116)을 연결하며 처리실(101)의 내벽에 고정되어 있다. 지지 부재(121)는 제3 전극(117)을, 제1 전극(115)과 제2 전극(116)으로부터 독립해서 지지하고 있다. 회전 구동부(122)는 제3 전극(117)을 면 내에서 회전시키기 위한 장치이며, 지지 부재(121) 상에 설치된다. 제3 전극(117)을 회전시키기 위한 기구로서는, 예를 들면 제3 전극(117)의 외연(外緣)에 톱니 홈이 형성되어 있으며, 회전 구동부(122)의 기어와 끼워맞춰져, 당해 기어가 회전 구동부(122)의 모터에 의하여 회전 가능하게 구성된다.
제3 전극(117)을 면 내에 있어서 둘레 방향으로 회전시키면, 제1 전극(115) 및 제2 전극(116)과의 이온 통과 구멍의 위치 어긋남은, 중심부에 있어서는 크지 않지만 외주부로 갈수록 커진다. 즉 외주부로 갈수록 그리드(109)의 이온 통과 구멍의 개구 밀도가 저하한다. 따라서 그리드(109)로부터 인출되는 이온빔도, 기판(111) 면 내의 외주부에 대향하는 위치보다 기판(111) 면 내의 중심부에 대향하는 위치 쪽이 많아져, 기판(111) 면 내의 외주부보다 중심부에서 에칭 레이트가 커진다.
본 실시형태에 따르면, 원하는 프로세스에 따라서 제3 전극(117)을 회전시킴으로써, 기판(111) 면 내의 외주부와 중심부의 에칭 레이트의 비율을 적절히 변경하는 것이 가능해진다. 또한 후술하는 CMP 공정 후의 막 두께 측정 결과를 수용하는 제어에 의하여, 보다 균일한 가공이 가능해진다. 또, 회전시키는 전극으로서는, IBE 공정 후의 기판(111) 면 내의 막 두께 분포 및 이온빔 특성의 관점에서 제3 전극(117)이 바람직하지만, 제1 전극(115) 및 제2 전극(116)을 회전시키는 것에 의해서도 기판(111) 면 내의 막 두께 분포의 보정을 행하는 것이 가능하다.
(제4 실시형태)
본 발명의 요지는 CMP 공정 후에 존재하는 기판(111) 면 내의 막 두께 분포를 IBE 공정에 의해 보정하는 것이지만, IBE는 대상으로 하는 물질에 따라서 에칭 레이트가 서로 다르다. 전술한 바와 같이, 도 3에 나타낸 FET의 제조 프로세스에 있어서는, CMP 공정에 의해 게이트 절연막(210)이 노출될 때까지 가공한 후에 IBE 공정을 행해서 게이트 절연막(210)을 에칭하지만, 이때, SiO2로 이루어지는 게이트 절연막(210)이나 SiN으로 이루어지는 CMP 스토퍼막(206) 등의 구성 재료가 Si계 화합물로 이루어지는 막은, TiN 등의 Ti계 화합물로 이루어지는 확산 방지막(211)보다 에칭 레이트가 크다. 그 때문에, IBE 공정 후에 트렌치(도 3의 (a) 중의 200) 내의 확산 방지막(211)이 게이트 절연막(210)이나 CMP 스토퍼막(206)보다 돌출할 우려가 있다. 이러한 도전성의 돌기부는, 그 후에 예를 들면 SiN으로 이루어지는 캡막을 성막하여, 고융점 금속 실리사이드막에의 콘택트 플러그를 형성할 때에, 콘택트 플러그 형성 포인트의 위치 어긋남이 생겼을 때의 인접하는 콘택트 플러그와의 접촉 등의 문제를 야기할 가능성이 있다.
도 8에 각 물질의 IBE 공정에 있어서의 이온빔 입사각과 에칭 레이트의 관계를 나타낸다. 또, 피(被)에칭재에 수직 방향으로 이온빔이 입사했을 때의 입사 각도를 0도로 하고 있다. 예를 들면 입사각 45도에 있어서 SiO2는 약 145Å/min인 것에 반하여 TiN은 약 60Å/min이다.
이 때문에 IBE 공정을 행할 때에 게이트 절연막(210)인 SiO2가 깎여나가기 쉽다. 특히 IBE 공정에 있어서는, CMP 공정에서 발생한 기판(111) 면 내의 막 두께 분포 이외에도, 면 거칠기를 보정하기 위하여 어느 정도의 기울기를 가지고 기판(111)에 이온빔을 입사시키는 것이 바람직하다. 그러나, 도 8에 따르면, 평탄화를 위하여 바람직한 45도 이상의 각도가 되면, SiO2와 TiN의 에칭 레이트의 차도 커져 버린다.
본 실시형태에서는 이러한 게이트 절연막(210)과 Ti계 금속의 에칭 레이트의 차를 저감하여, CMP 공정에 의해 발생한 기판(111) 면 내의 막 두께 분포를 보정함에 있어서의 자유도를 향상시키는 것을 목적으로 한다.
전술한 실시형태 모두, 플라스마 발생실(102) 내에는 불활성 가스를 도입해서 방전시켜 불활성 가스의 이온을 인출하고 있었다. 이에 반하여 본 실시형태에서는 플라스마 발생실(102) 내에, 불활성 가스에 부가해서 염소(Cl2) 함유 가스를 도입한다. SiO2와 TiN에서는, TiN 쪽이 Cl2 가스와의 반응성이 높기 때문에, 불활성 가스와 Cl2 가스의 혼합 가스를 이용해서 염소 이온을 함유한 이온빔을 기판(111)에 조사함으로써, TiN의 에칭 레이트를 향상시킬 수 있어, 트렌치 내에서의 확산 방지막(211)의 돌출을 방지할 수 있다.
TiN으로 이루어지는 확산 방지막(211)을 설치하지 않은 경우나 당해 확산 방지막(211)에 SiO2에 대해서 선택적으로 에칭 가능한 재료를 이용하는 경우는, SiO2와 도전막(212)의 에칭 선택성을 얻기 위하여 Ar과 O2의 혼합 가스, 혹은 Ar과 N2의 혼합 가스를 이용해서 IBE 공정을 행해도 된다.
다음으로, 본 발명에 따른 실시형태를 실행하기 위하여 이용되는 제어 장치에 대하여 도 9를 이용해서 설명한다.
본 발명에 따른 IBE 장치를 동작시키기 위한 제어 장치(301)는 주제어부(도시하지 않음) 및 기억 장치(도시하지 않음)를 구비하며, 본 발명에 따른 각종 기판 처리 프로세스를 실행하는 제어 프로그램이 저장되어 있다. 예를 들면, 제어 프로그램은, 마스크 ROM으로서 실장(實裝)된다. 혹은, 하드 디스크 드라이브(HDD) 등에 의해 구성되는 기억 장치에, 외부의 기록 매체나 네트워크를 통해서 제어 프로그램을 인스톨하는 것도 가능하다.
제어 장치(301)의 주제어부는, 내측 코일(106a)이나 외측 코일(106b)에 접속된 전원(302, 303), 방전용 전력을 인가하는 전원(304), 제1 전극(115)이나 제2 전극(116)에 접속된 전원(305, 306)이나, 기판 홀더(110), 배기 수단, 가스 도입계의 구동 기구(307, 308, 309), 및 게이트 밸브(310) 등과 각각 전기적으로 접속되어 있다. 이렇게 본 발명에 따른 IBE 장치의 각 요소와 접속함으로써 IBE 장치의 동작을 관리하여, 제어할 수 있도록 구성되어 있다.
(제5 실시형태)
본 실시형태에 대하여 도 10을 이용해서 설명한다. 본 실시형태에서는, 도 3에 나타낸 FET의 제조 프로세스에 있어서, 도 10의 (a)에 나타내는 바와 같이 CMP 스토퍼막(206)의 아래에 하드 마스크(213)가 삽입되어 있다.
제4 실시형태에서 기술한 바와 같이, CMP 공정 후의 IBE 공정에서 기판(111) 면 내에 있어서의 게이트 절연막(210)의 막 두께 분포를 보정할 때에, 트렌치 내에 형성되어 있는 TiN으로 이루어지는 확산 방지막(211)과 그 외부의 Si계 화합물, 구체적으로는 SiO2로 이루어지는 게이트 절연막(210)이나 SiN으로 이루어지는 CMP 스토퍼막(206)에서는 이온빔에 의한 에칭 레이트가 서로 크게 달라, IBE 공정 후에 확산 방지막(211)이 돌출할 우려가 있다.
그래서, 본 실시형태에서는, CMP 스토퍼막(206)의 하층에 Ti계 화합물보다 에칭 레이트가 작은 재료로 이루어지는 하드 마스크(213)를 설치해 둔다. 하드 마스크(213)는 예를 들면 Al2O3나 카본막 등으로 구성되며, 이온빔을 조사했을 때의 에칭 레이트가 Ti계 화합물보다 작은 재료가 이용된다.
본 실시형태에서는, 하드 마스크(213)를 설치함으로써, IBE 공정에 있어서 CMP 스토퍼막(206)이 제거되어 하드 마스크(213)가 노출되면, 트렌치 내에 남겨진 TiN으로 이루어지는 확산 방지막(211)이 선택적으로 에칭되어, 도 10의 (b)에 나타내는 바와 같이, 인접하는 트렌치 내의 게이트 절연막(210)이나 절연막(205)보다 돌출하는 것이 방지된다. 따라서, SiN으로 이루어지는 캡막(214)을 성막했을 때에도, 도 10의 (c)에 나타내는 바와 같이 확산 방지막(211)이 돌출하지 않고 평탄한 표면이 얻어져, 상기한 인접하는 콘택트 플러그간에서의 접촉 등의 문제가 회피된다.
하드 마스크(213)는, 콘택트 플러그간의 절연을 취하기 위하여 절연재로 구성되는 것이 바람직하지만, 탄소막 등의 도전성막으로 구성하고, IBE 공정에 의한 막 두께 분포 보정 시 혹은 보정 후에 제거하도록 해도 된다.
또한 게이트 절연막(210)과 도전막(212)의 에칭 선택성을 얻기 위하여 Ar과 O2의 혼합 가스, 혹은 Ar과 N2의 혼합 가스를 이용해서 IBE 공정을 행해도 된다.
(제6 실시형태)
본 실시형태에서는, CMP 공정 후에 기판 면 내의 막 두께 분포를 측정하여, 그 후의 IBE 공정에 있어서의 막 두께 분포 보정의 강도를 조정하는 것을 특징으로 한다. 즉, 본 실시형태는, 제1 실시형태, 제3 실시형태 혹은 제4 실시형태에 있어서, CMP 공정 후에 게이트 절연막(210)의 막 두께 분포의 측정을 행하고, 그 측정 결과에 따라서, IBE 공정을 제어하는 것을 특징으로 한다.
CMP 공정 후의 막 두께 측정은, 게이트 절연막(210)의 막 두께를, 도 11에 나타내는 광학식 계측 장치를 이용함으로써 행한다. 막 두께 계측 장치는 검출 광학계(400), 광학계 이동부(500), 스테이지부(600), 막 두께 계측 처리부(도시하지 않음)로 구성된다.
스테이지부(600)는 기판(604)을 재치하는 회전 스테이지(601), 회전 스테이지(601)의 특정 위치의 통과를 검출하는 광전 센서(602), 회전 스테이지(601)를 회전시키는 구동 모터(603)로 구성된다. CMP 공정 후의 기판(604) 표면의 분광 파형을 검출하는 검출 광학계(400)는 대물 렌즈(401), 하프 미러(402), 결상 렌즈(403), 릴레이 렌즈(404), 공간 필터(405), 시야 조리개(406), 조명 광원(407), 분광기(408)로 구성된다.
조명 광원(407)은 제논 램프 또는 할로겐 램프 등의 백색 조명 광원이며 백색 조명광을 하프 미러(402), 대물 렌즈(401)를 통해서 기판(604)에 조사한다. 기판(604)으로부터의 반사광은 대물 렌즈(401), 하프 미러(402), 결상 렌즈(403), 릴레이 렌즈(404), 공간 필터(405), 시야 조리개(406)를 통해서 분광기(408)에 유도된다.
분광기(408)에서 분광된 분광 파형은 전기 신호로서 도시하지 않은 막 두께 계측 처리부에 입력되고, 막 두께를 산출해서 기판(604) 면 내의 막 두께 분포를 구한다. 광학계 이동부(500)는 광학계 이동 가이드(501), 구동 모터(502)로 구성되며, 검출 광학계(400)를 회전 스테이지(601)의 반경 방향으로 이동시킴으로써 기판(604) 전면(全面)의 분광 파형을 검출한다. 막 두께 계측 처리부에 있어서의 주파수·위상 해석 처리부에서는 파형 보정된 분광 파형의 횡축을 파장의 역수로 변환하여, 분광 파형의 주파수·위상 해석을 행한다. 그 해석 결과에 의거해서 막 두께 산출을 행한다.
전술한 막 두께 계측 장치에 의해, CMP 공정 후의 기판 면 내의 막 두께 분포를 구하고, 당해 측정 결과를 도 9의 제어 장치(301)에 입력하여, 당해 측정 결과에 따라서 IBE 공정을 제어함으로써 보다 정밀하게 기판 면 내의 막 두께 분포를 보정하는 것이 가능해진다.
당해 측정 결과에 따라서 제어를 행하는 IBE 공정에 있어서의 파라미터로서는 이하의 태양을 들 수 있다.
제1 실시형태에 있어서는 외측 코일(106b) 및 내측 코일(106a)에 흘려보내는 전류값, 제3 실시형태에 있어서는 제3 전극(117)의 전극판 면 내의 회전량, 제4 실시형태에 있어서는 Cl2 가스의 도입량이다. 또한 각 실시형태에 있어서 그리드(109)를 구성하는 각 전극에 인가하는 전압을 제어해도 된다.
이상, 전술한 실시형태에서는 모두 CMP 공정 후의 기판 면 내의 막 두께 분포는, 기판 면 내의 중심부의 막 두께가 외주부보다 두꺼운 경우였다. 본 발명은 이에 한하지 않으며, 기판 면 내의 중심부의 막 두께가 외주부보다 얇은 경우에도 적용 가능하다. 예를 들면 CMP 공정에 있어서 중심부의 패드 압력을 높게 하여 연마했을 경우나, 미리 중심부만을 연마한 후에 기판 전체를 연마한 경우 등이다.
이러한 경우는 기판(111) 면 내의 외주부에 있어서의 에칭 레이트가, 기판(111) 면 내의 중심부보다 높아지도록 IBE 공정을 행한다. 전술한 제1 실시형태에 있어서는 기판(111) 면 내의 외주부에 대향하는 위치에 있어서의, 플라스마 발생실(102) 내의 플라스마 밀도를, 기판(111) 면 내의 중심부에 대향하는 위치보다 크게 함으로써 달성 가능하다. 또한, 제2 실시형태에서는 기판(111) 면 내의 외주부에 대향하는 위치의 그리드(109)의 이온 통과 구멍의 개구 밀도를, 기판(111) 면 내의 중심부에 대향하는 위치보다 크게 함으로써 달성 가능하다.
이상, 게이트 라스트 구조의 FET의 제조에 있어서, CMP 공정에 의하여 게이트 절연막에 막 두께 분포가 발생하는 경우를 예로 들어서 본 발명의 실시형태를 설명했지만 본 발명은 이러한 실시형태로 한정되는 것은 아니며, CMP 공정에 의하여 막 두께 분포가 발생하는 경우이면, 어떠한 반도체 장치의 제조 방법에도 바람직하게 적용된다.
101 : 이온빔 발생 장치 101 : 처리실
102 : 플라스마 발생실
102a : 플라스마 발생실의 내부 공간 102b : 플라스마 발생실의 개구
103 : 배기 수단 104 : 벨자
105 : 가스 도입부 106 : 전자기 코일
106a : 내측 코일 106b : 외측 코일
107 : 정합기 108 : RF 안테나
109 : 그리드 110 : 기판 홀더
111 : 기판 112 : ESC 전극
115 : 제1 전극 115a : 이온 통과 구멍
116 : 제2 전극 117 : 제3 전극
118 : 영구 자석 120 : 고정 부재
121 : 지지 부재 122 : 회전 구동부
123 : 고정 부재 200 : 트렌치
201 : n형 웰
202 : p형 소스 영역 또는 p형 드레인 영역
203 : 고융점 금속 실리사이드막 204 : 스트레스 라이너막
205 : 절연막 206 : CMP 스토퍼막
207 : SiN막 208 : SiO2막
209 : SiN막 210 : 게이트 절연막
211 : 확산 방지막 212 : 도전막
213 : 하드 마스크 214 : 캡막
301 : 제어 장치 302 : 외측 코일 접속 전원
303 : 내측 코일 접속 전원 304 : 방전용 전원
305 : 제1 전극 접속 전원 306 : 제2 전극 접속 전원
307 : 기판 홀더 구동 기구 308 : 배기 수단
309 : 가스 도입계 310 : 게이트 밸브
400 : 검출 광학계 401 : 대물 렌즈
402 : 하프 미러 403 : 결상 렌즈
404 : 릴레이 렌즈 405 : 공간 필터
406 : 시야 조리개 407 : 조명 광원
408 : 분광기 500 : 광학계 이동부
501 : 광학계 이동 가이드 502 : 구동 모터
600 : 스테이지부 601 : 회전 스테이지
602 : 광전 센서 603 : 구동 모터
604 : 기판

Claims (17)

  1. 반도체 장치의 제조 방법으로서,
    기판을 화학적 기계 연마에 의해 연마하는 CMP 공정과,
    연마된 상기 기판에 대해서 이온빔 에칭 처리를 행하는 IBE 공정을 갖고,
    상기 CMP 공정은, 상기 기판 면 내의 중심부보다 외주부의 연마량이 크고,
    상기 IBE 공정에서의 상기 이온빔 에칭 처리는,
    플라스마 발생실과,
    기판을 처리하는 처리실과,
    상기 처리실과 상기 플라스마 발생실 사이에 설치되어, 상기 플라스마 발생실로부터 이온을 인출하여 이온빔을 형성하기 위한 그리드와,
    상기 처리실 내에 설치된 기판을 재치(載置)하기 위한 기판 홀더를 구비한 이온빔 에칭 장치를 이용하여,
    상기 CMP 공정에서 발생한 상기 기판 면 내의 막두께 분포를 보정하기 위하여, 상기 기판 면 내의 중심부보다 외주부의 에칭량이 작은 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 플라스마 발생실 내의 플라스마 밀도가, 상기 플라스마 발생실 내에서 상기 기판 면 내의 중심부에 대향하는 위치보다, 외주부에 대향하는 위치에서 작은 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 플라스마 발생실은 이온빔이 인출되는 측과 대향하는 측에 복수의 환상(環狀)의 전자기 코일을 구비하고, 상기 복수의 전자기 코일은 각각이 독립해서 전류를 제어 가능하며, 상기 복수의 전자기 코일의 전류를 제어함으로써 상기 플라스마 발생실 내의 플라스마 밀도를, 상기 기판 면 내의 중심부에 대향하는 위치보다, 외주부에 대향하는 위치에서 작게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 CMP 공정과 상기 IBE 공정 사이에, 상기 기판의 막 두께 분포를 측정하는 측정 공정을 갖고,
    상기 IBE 공정에서, 상기 복수의 전자기 코일에 흐르는 전류값을, 상기 측정 공정에서 구한 측정 결과에 따라서 제어하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 그리드에 형성된 복수의 이온 통과 구멍의 단위 면적당의 개구 밀도가, 상기 기판 면 내의 중심부에 대향하는 위치보다, 외주부에 대향하는 위치에서 작은 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 이온 통과 구멍의 단위 면적당의 개수가, 상기 기판 면 내의 중심부에 대향하는 위치보다, 외주부에 대향하는 위치에서 적은 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 그리드는 복수의 전극판으로 구성되며, 상기 복수의 전극판에 서로 겹쳐지는 복수의 이온 통과 구멍이 설치되어 있고,
    상기 복수의 전극판의 적어도 1매가, 회전 구동부에 의해, 다른 전극판과 이온 통과 구멍이 대향하는 위치로부터 당해 전극판의 면 내 방향으로 회전한 위치에 있으며, 겹쳐진 이온 통과 구멍의 단위 면적당의 개구 밀도가, 상기 기판 면 내의 중심부에 대향하는 위치보다, 외주부에 대향하는 위치에서 작은 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 CMP 공정과 상기 IBE 공정 사이에, 상기 기판의 막 두께 분포를 측정하는 측정 공정을 갖고,
    상기 측정 결과에 따라서 상기 회전 구동부에 의한 상기 전극판의 회전량을 제어하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제7항에 있어서,
    회전시키는 전극판은, 상기 복수의 전극판 중, 상기 기판측에 가장 가까운 전극인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 IBE 공정에서 에칭되는 막이, 실리콘계 화합물로 이루어지는 막과 티타늄계 화합물로 이루어지는 막이고,
    상기 IBE 공정에서 이용되는 방전용 가스는 불활성 가스와 염소 함유 가스의 혼합 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 IBE 공정에서 에칭되는 막이, 실리콘계 화합물로 이루어지는 막과 티타늄계 화합물로 이루어지는 막이고,
    상기 실리콘계 화합물로 이루어지는 막의 하층에, 상기 티타늄계 화합물보다 에칭 레이트가 작은 재료로 이루어지는 하드 마스크가 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 IBE 공정에서 에칭되는 막이, 실리콘계 화합물로 이루어지는 막과 티타늄계 화합물로 이루어지는 막이고,
    상기 실리콘계 화합물로 이루어지는 막의 하층에, 상기 티타늄계 화합물보다 에칭 레이트가 작은 재료로 이루어지는 하드 마스크가 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 삭제
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