KR101653035B1 - 데이터 블록에 명령을 제공하기 위한 명령 경로, 장치, 및 방법 - Google Patents

데이터 블록에 명령을 제공하기 위한 명령 경로, 장치, 및 방법 Download PDF

Info

Publication number
KR101653035B1
KR101653035B1 KR1020137027649A KR20137027649A KR101653035B1 KR 101653035 B1 KR101653035 B1 KR 101653035B1 KR 1020137027649 A KR1020137027649 A KR 1020137027649A KR 20137027649 A KR20137027649 A KR 20137027649A KR 101653035 B1 KR101653035 B1 KR 101653035B1
Authority
KR
South Korea
Prior art keywords
instruction
delay
path
command
block
Prior art date
Application number
KR1020137027649A
Other languages
English (en)
Other versions
KR20130139348A (ko
Inventor
벤카트라그하반 브링이비자야라그하반
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20130139348A publication Critical patent/KR20130139348A/ko
Application granted granted Critical
Publication of KR101653035B1 publication Critical patent/KR101653035B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/227—Timing of memory operations based on dummy memory elements or replica circuits

Landscapes

  • Dram (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

데이터 블록에 명령을 제공하기 위한 명령 경로, 장치, 및 방법이 설명된다. 일례의 명령 경로에서, 명령을 수신하도록 명령 수신기가 구성되고, 명령 버퍼가 상기 명령 수신기에 연결되어, 명령을 수신하고 버퍼링된 명령을 제공하도록 구성된다. 명령 블록이 명령 버퍼에 연결되어 버퍼링된 명령을 수신한다. 명령 블록은 클럭 신호에 따라 버퍼링된 명령을 제공하도록 구성되고, 적어도 부분적으로 시프트 카운트에 기초하여 지연을 버퍼링된 명령에 앞서 추가하도록 또한 구성된다. 명령 트리가 명령 블록에 연결되어 버퍼링된 명령을 수신하고, 버퍼링된 명령을 데이터 블록에 분배하도록 구성된다.

Description

데이터 블록에 명령을 제공하기 위한 명령 경로, 장치, 및 방법 {COMMAND PATHS, APPARATUSES AND METHODS FOR PROVIDING A COMMAND TO A DATA BLOCK}
발명의 실시예는 일반적으로 반도체 메모리에 관한 것이고, 특히, 하나 이상의 설명되는 실시예에서, 고속 메모리 클럭 시스템에서 메모리 명령을 실행하기 위한 내부 클럭 및 명령 신호의 타이밍에 관한 것이다.
반도체 메모리에서, 메모리의 적절한 작동은 다양한 내부 명령 및 클럭 신호의 정확한 타이밍에 기초한다. 예를 들어, 메모리로부터 데이터를 읽을 때, 판독된 데이터를 제공하기 위해(가령, 출력하기 위해) 데이터 블록 회로를 클러킹하는 내부 클럭 신호가, 내부 판독 명령 신호와 실질적으로 동시에 제공될 필요가 있어서, 데이터 블록 회로가 판독 데이터를 적절히 출력할 수 있게 된다. 예상된 시간에 판독 데이터를 출력하기 위해 내부 클럭 신호가 데이터 블록 회로를 클러킹하는 시간에 데이터 블록 회로가 인에이블링(enabling)되도록 내부 판독 명령 신호의 타이밍이 실현되지 않을 경우, 판독 명령은 우연히 무시될 수 있고, 또는 메모리에 의해 제공되는 판독 데이터가 정확하지 않을 수 있다(즉, 데이터가 다른 판독 명령과 상관된 데이터일 수 있다).
더욱이, 알려진 바와 같이, 통상적으로, 다수의 클럭 주기(tCK) 내에서, 메모리에 의한 판독 명령의 수신 사이에서, 그리고, 데이터가 메모리에 의해 출력될 때, 시간을 세팅하도록 "대기시간"이 프로그래밍될 수 있다. 대기시간은 서로 다른 주파수(즉, 서로 다른 클럭 주기)의 클럭 신호를 수용하기 위해 메모리의 사용자에 의해 프로그래밍될 수 있다. 적절한 작동을 위한 명령 및 내부 클럭 신호의 정확한 타이밍을 요구할 수 있는 다른 예의 명령은 예를 들어, 기록 명령 및 온-다이 터미네이션 인에이블(on-die termination enable) 명령을 포함한다.
정확한 타이밍의 내부 클럭 및 명령 신호의 발생을 분화시키는 것은 비교적 고주파수의 메모리 클럭 신호다. 예를 들어, 메모리 클럭 신호가 1GHz를 넘을 수 있다. 이를 더욱 분화시키면, 밀티-데이터 속도 메모리가 메모리 클럭 신호보다 높은 속도로 데이터를 제공 및 수신할 수 있고, 이는 명령이 실행될 수 있는 속도를 나타낼 수 있다. 그 결과, 명령 및 클럭 신호의 타이밍 도메인이, 적절한 타이밍을 유지하기 위해 교차될 필요가 있을 수 있다. 일례의 멀티-데이터 속도 메모리는 메모리 클럭 신호의 클럭 에지와 동기화된 데이터의 출력과 같이, 클럭 주파수의 속도보다 2배 높은 속도로 판독 데이터를 출력하는 메모리다.
타이밍 내부 명령 및 클럭 신호의 일례의 종래의 기법은, 동일한 전파 지연을 갖도록 클럭 경로 및 명령 경로를 모델링하는 것이다. 그러나, 이는 지연 및/또는 카운터 회로가 연속적으로 구동됨을 필요로할 수 있다. 그 결과, 전력 소모가 요망값보다 높을 수 있다. 추가적으로, 다양한 내부 클럭 및 명령 경로의 전파 지연은 전력, 전압, 및 온도 조건으로 인해 종종 바뀔 수 있다. 비교적 긴 전파 지연 또는 추가적인 지연 회로를 갖는 클럭 및 명령 경로의 경우, 작동 조건으로 인한 변화는 메모리가 적절히 작동하지 않는 정도로 내부 신호의 타이밍에 부정적 영향을 미칠 수 있다.
도 1은 발명의 일 실시예에 따른 클럭 및 명령 경로의 단순화된 블록도이고,
도 2는 도 1의 클럭 및 명령 경로의 작동 중 다양한 신호의 타이밍도이며,
도 3은 발명의 일 실시예에 따른 타이밍 교정 블록의 단순화된 블록도이고,
도 4는 발명의 일 실시예에 따른 지연-락 루프용 피드백 경로의 단순화된 블록도이며,
도 5는 도 3의 타이밍 교정 블록의 작동 중 다양한 신호의 타이밍도이고,
도 6은 발명의 일 실시예에 따른 타이밍 조정 블록의 단순화된 블록도이며,
도 7은 발명의 일 실시예에 따른 시프트 조정 블록의 단순화된 블록도이고,
도 8은 발명의 일 실시예에 따른 클럭 및 ODT 명령 경로의 단순화된 블록도이며,
도 9는 발명의 일 실시예에 따른 클럭 및 명령 경로를 포함하는 메모리의 단순화된 블록도다.
발명이 실시예를 충분하게 이해시키기 위해 아래에서 소정의 세부사항이 제시된다. 그러나, 이러한 특정 세부사항없이 발명의 실시예들이 실시될 수 있음은 당 업자에게 명백할 것이다. 더욱이, 여기서 설명되는 본 발명의 특정 실시예는 예를 통해 제공되며, 이러한 특정 실시예만으로 발명의 범위를 제한하는데 사용되어서는 안된다. 다른 예에서, 잘-알려진 회로, 제어 신호, 타이밍 프로토콜, 및 소프트웨어 작동은 발명의 본질을 불필요하게 흐리지 않기 위해, 도시되지 않았다.
도 1은 발명의 일 실시예에 따른 클럭 경로(100) 및 명령 경로(150)를 도시한다. 클럭 경로(100)는 입력 클럭 신호(CLK), 예를 들어, 적어도 부분적으로 시스템 클럭의 타이밍에 기초하는 분배형 클럭 신호(DLL2DQOUT)를 다양한 회로에 제공하도록 구성될 수 있다. DLL2DQOUT 신호는 작동 중 다양한 회로를 클러킹하는 데 사용될 수 있다. 클럭 경로(100)는 클럭 신호(CLK)를 수신하도록 구성되는 클럭 수신기(110)를 포함하고, 상기 클럭 수신기(110)는 출력 클럭 신호(CLKOUT)를 클럭 버퍼(114)에 제공할 수 있다. 클럭 수신기(110)는 결과적인 CLKOUT 신호를 클럭 버퍼(114)에 제공하기 전에 CLK 신호의 신호 레벨을 풀 클럭 신호 전압으로 구동할 수 있다. 클럭 버퍼(114)는 CLKOUT 신호를 버퍼링하도록, 그리고, 출력 클럭 신호(CLK2DEC, CLK2ALSH)를 지연 락 루프(DLL)(118)에 제공하도록, 구성될 수 있다. 클럭 버퍼(114)는 출력 클럭 신호(CLK2DEC 및 CLK2ALSH)를 명령 경로(150)에 제공하도록 또한 구성될 수 있다. 아래에서 더욱 상세히 설명되는 바와 같이, CLK2DEC 및 CLK2ALSH 신호는 명령 경로(150)의 작동 중 사용될 수 있다. 클럭 버퍼(114)에 의해 제공되는 CLK2DLL, CLK2DEC, 및 CLK2ALSH 신호는 클럭 수신기(110)로부터 CLKOUT 신호에 적어도 부분적으로 기초할 수 있다.
DLL(118)은, 예를 들어, 데이터 블록(170)의 복수의 데이터 입/출력 회로(174)에, 예를 들어, 분배형 클럭 신호(DLL2DQOUT)로 DLL2TREE 신호를 분배하도록 구성되는, DLL 트리 회로(122)에 출력 클럭 신호(DLL2TREE)를 제공한다. DLL2DQOUT 신호는 메모리 어레이로부터 데이터 수신기/송신기(178)까지 불러들인 것(가령, 판독 데이터)과 같이, 데이터(DQ)를 입력 및 출력하기 위해 데이터 입/출력 회로(174)를 클러킹하는 데 사용될 수 있다. 데이터 회로 경로 지연은 DLL 트리 회로(122) 및 데이터 입/출력 회로(174), 및 데이터 수신기/송신기(178)로 인한 전파 지연 중 적어도 일부분을 포함하도록 형성될 수 있다. 일부 실시예에서, 데이터 회로(174)는 DLL2DQOUT 신호의 주파수의 2배의 주파수(즉, CLK 신호의 주파수의 2배)로 데이터를 제공 및 수신하도록 구성된다.
알려진 바와 같이, 전자 회로는 고유 전파 지연을 갖고, 이는 신호가 회로에 의해 수신 및 제공됨에 따라 신호 지연으로 나타날 수 있다. 예를 들어, CLK 신호가 DLL 트리(122)에 의해 출력되도록 클럭 경로(100)를 통해 전파됨에 따라, DLL2DQOUT 신호의 위상이 CLK 신호의 위상과 다를 수 있다. 이는, 회로의 전파 지연이 메모리 성능에 악영향을 끼치거나 에러를 야기할 만큼 충분히 현저한 경우, 예를 들어, CLK 신호에 대응하여(가령, 일치하도록) DQ가 출력되는 것이 바람직한 경우에, 문제가 된다. 그러나, DLL(118)은 (CLK2DLL 신호로 클럭 버퍼(114)로부터 수신되는) CLK 신호에 대해 지연을 갖는 DLL2TREE 신호를 출력하도록 구성될 수 있어서, 데이터 회로(174)를 클러킹하는 DLL2DQOUT의 타이밍이, 데이터 수신기/송신기(178)에 의해 수신 또는 제공되는 DQ를 CLK 신호와 실질적으로 동-위상이게 한다.
명령 경로(150)는 작동 중 이용을 위해 다양한 회로에, 입력으로부터 명령(CMD), 예를 들어, 판독 명령을 제공하도록 구성될 수 있다. 명령 경로(150)는 명령 경로 지연을 갖는다. 즉, 명령 경로(150)는 명령을 이용하여 회로에 입력으로부터의 명령을 전파시키기 위해 알려진 바와 같이 한정된 시간을 갖는다. 다양한 회로에 제공되는 신호가, 예를 들어, 회로의 작동을 구현하기 위해, 사용될 수 있다. 도 1의 명령 경로(150)는 CMD를 수신하도록, 그리고 출력 명령 신호 CMDOUT를 명령 래치 및 디코더(158)에 제공하도록, 구성되는 명령 수신기(154)를 포함한다. 명령 래치 및 디코더(158)는 클럭 경로(100)의 클럭 버퍼(114)로부터 CLK2DEC 신호에 따라, CMDOUT 신호를 래치, 디코딩 및 출력한다. 즉, 명령 래치 및 디코더(158)는 CLK2DEC 신호에 따라 추가 대기기간(AL) 시프터(152)에 디코딩된 명령 신호(CMD2ALSH)를 출력한다. AL 시프터(162)는 클럭 경로(100)의 클럭 버퍼(114)로부터 CLK2ALSH 신호에 따라 CMD2ALSH 신호를 시프트시키도록 구성된다. 이러한 시프팅은 (CLK2ALSH 신호를 이용하여) CLK 신호의 클럭 사이클(tCK)을 추가하여, 명령 경로(100)를 통해 CMD 신호의 전파에 추가 대기시간을 제공한다. 알려진 바와 같이, AL은 메모리의 내부 작동 타이밍을 수용하도록 추가될 수 있고, 예를 들어, (통상적으로 tCK의 개수 측면에서) 추가적인 대기시간 값에 의해, 사용자 또는 제조사에 의해 프로그래밍 또는 세팅될 수 있다. AL 시프터(162)는 CMD 신호의 명령 타이밍 도메인과, CLK 신호의 클럭 타이밍 도메인 사이의 교차점을 제공할 수 있다.
추가 대기시간을 제공하기 위해 CMD2ALSH 신호가 시프트된 후, 명령 경로(150)를 통해 CMD 신호의 전파까지 추가적인 지연을 제공하도록 구성되는 명령 버퍼 및 타이밍 조정 블록(164)에 대한 출력 명령 신호(CMDXCLK)로, 상기 시프트된 신호가 AL 시프터(162)에 의해 출력된다. 타이밍 조정 블록(164)에 의해 제공되는 지연에 이어, CMDXCLK 신호가 CMD2QED 신호로 명령 블록(166)에 출력된다. 명령 블록(166)은 클럭 패치(100)로부터 DLL 블록(118)로부터의 DLL2TREE 신호에 따라 명령 트리(168)에 QED2TREE 신호로 CMD2QED 신호를 제공한다.
아래에서 더욱 상세히 설명되는 바와 같이, 타이밍 조정 블록(164)은, CLK 및 DLL2DQOUT 신호의 동기성을 유지하기 위해, 클럭 경로(100)를 통해 지연 변화(예를 들어, DLL 블록(118)에 의해 제공되는 지연의 변화로부터 나타나는 변화)를 수용하기 위해 그리고 타이밍 마진을 제공하기 위해 명령 신호를 정렬시키도록, 지연을 제공할 수 있다. 일부 실시예에서, 타이밍 조정 블록(164)에 의해 추가되는 지연은 CMD2QED 신호의 리딩 클럭 에지를 DLL2TREE 신호의 하강 클럭 에지와 정렬시키는데 사용될 수 있고, 이는 DLL2TREE 신호에 따른 명령 블록에 의한 CMD2QED 신호의 수신을 위한 타이밍 마진을 개선시킬 수 있다. 예를 들어, CMD2QED 신호가 대략 1tCK의 신호 폭(즉, CLK 신호의 1주기)을 가질 경우, DLL2TREE 신호의 상승 클럭 에지가 CMD2QED 신호의 중심과 실질적으로 정렬되고, 따라서, CMD2QED 신호를 수신하기 위해 대략 1/2 tCK의 타이밍 마진을 제공할 것이다. 일부 실시예에서, 타이밍 조정 회로(164)는 클럭 경로(100) 내 신호의 타이밍에 대한 변화에 따라, 예를 들어, DLL 블록(118)에 의해 이루어지는 타이밍에 대한 변화에 따라, 지연 결정을 수행할 수 있다. DLL 블록(118)은 DLL2TREE 신호의 타이밍에 변화를 가하여, CLK와 데이터(DQ)의 출력 사이의 동기화를 유지할 수 있다.
아래에서 더욱 상세히 설명되는 바와 같이, 명령 블록(166)은 타이밍 교정 블록(180)에 의해 제공되는 시프트 카운트 CLCOUNTADJ에 적어도 부분적으로 기초하는 지연에 이어 QED2TREE 신호를 출력할 수 있다. 예를 들어, 일부 실시예에서, 명령 블록(166)은 타이밍 교정 블록(180)에 의해 다수의 tCK에서 측정되는 경로 지연과, (가령, 사용자에 의해 프로그래밍된) CAS 대기시간 사이의 차이에 적어도 부분적으로 기초하여 지연을 제공한다. 이러한 경로 지연은 아래 더욱 상세히 설명되는 바와 같이, 클럭 경로(100) 및 명령 경로(150) 내 다양한 회로로 인한 지연을 포함할 수 있다.
도 1을 더 참조하면, 명령 트리(168)는 데이터 블록(170)의 복수의 데이터 회로(174)에 QED2DQOUT 신호로 QED2TREE 신호를 분배하도록 구성된다. QED2TREE 신호는 예를 들어, 데이터 회로(174)의 작동을 제어하는데 사용될 수 있어서, DLL2DQOUT 신호가 클러킹되는 시간에 액티브 QED2DQOUT 신호가 데이터 회로(174)에 제공되지 않을 경우, 데이터가 데이터 회로(174)에 의해 출력되지 않게 된다.
도 1의 실시예에서, 연속적으로 구동되는 상류 및 하류 카운터가 존재하지 않기 때문에, 전력 절감 이점이 제공될 수 있다. 대신에, 필요에 따라 구동되는 시프터가 존재하며, 그 결과, 전력 소모를 감소시킬 수 있다.
편의상, 공통 위상을 갖는 앞서 논의한 신호들은 도 1에 공통 위상 기호로 식별된다. 예를 들어, CLK, CMD, 및 DQ 신호는 "***"의 공통 위상 기호로 표시되는 바와 같이, 대체로 "동-위상"이다. 다른 예에서, DLL2TREE 및 QED2TREE 신호는 공통 위상 기호 "#"에 의해 표시되는 바와 같이, 일반적으로 또한 동-위상이다.
발명의 일 실시예에 따른 클럭 경로(100) 및 명령 경로(150)(도 1)의 작동이, 도 2의 타이밍도를 참조하여 설명될 것이다. 도 2는 도 1의 클럭 및 명령 경로(100, 150)의 작동 중 다양한 신호의 타이밍도를 도시한다. 예시적인 작동이 판독 명령을 참조하여 설명될 것이다. 추가적으로, 예시적인 작동을 위해, CAS 대기시간이 7개의 tCK와 동일하다고 가정된다 - 즉, 데이터는 예를 들어, 판독 명령의 입력으로부터, 7개의 tCK 후에 출력될 것으로 예상된다.
시간(T0)에서, DLL2TREE 신호는 데이터 블록(170)의 데이터 수신기/송신기(178) 및 데이터 회로(174)와, DLL 트리(122)를 통한 전파 지연과 동일한 시간만큼 시간(T1)에 앞서가는 상승 클럭 에지를 갖는다. 이해될만한 내용으로서, T0와 T1 사이의 시간은 DLL 트리(122), 데이터 회로(174), 및 데이터 수신기/송신기(178)를 통한 경로 지연과 대략 동일하다. 앞서 또한 논의한 바와 같이, DLL 블록(118)은 CLK 신호에 대해 DLL2TREE 신호의 타이밍을 조정하는데 사용될 수 있어서, DLL 트리(122)에 제공되는 DLL2TREE 신호의 상승 클럭 에지가, CLK 신호의 상승 클럭 에지와 일치하는 데이터 블록(170)으로부터 데이터를 클러킹하도록 데이터 회로(174)에 전파된다.
시간(T1)에서, CLK 신호의 상승 클럭 에지와 실질적으로 일치하는 CMD, 즉, 명령의 리딩 클럭 에지가, CLK 신호의 상승 클럭 에지와 실질적으로 일치함에 따라, 판독 명령(도시되지 않음)이 명령 수신기(154)에 제공된다. 시간(T2)은 명령 버퍼 및 타이밍 조정 블록(164)에 의해 제공되는 어떤 추가적인 지연없이, 명령 블록(166)에 CMD2QED 신호로 출력되도록, CMD가 명령 래치 및 디코더(158), AL 시프터(162), 및 명령 버퍼 및 타이밍 조정 블록(164)을 통해 전파되는, CMD 입력 이후의 시간을 나타낸다. 시간(T3)은 명령 버퍼 및 타이밍 조정 블록(164)에 의해 추가되는 어떤 추가적인 지연없이, 명령 래치 및 디코더(158), AL 시프터(162), 및 명령 버퍼 및 타이밍 조정 블록(164)을 통한 전파 지연을 나타낸다. 이해될만한 내용으로서, 시간(T1)과 시간(T3) 사이의 시간은 명령 수신기(154)로부터 명령 버퍼 및 타이밍 조정 블록(164)을 통한 경로 지연과 대략 동일하다.
앞서 논의한 바와 같이, CMD2QED 신호(1 tCK 폭을 가정)가 DLL2TREE 신호의 상승 클럭 에지와 실질적으로 중심 정렬되도록, CMD2QED 신호를 DLL2TREE 신호의 하강 클럭 에지와 정렬시키기 위해, 명령 버퍼 및 타이밍 조정 블록(164)에 의해 추가적인 지연이 추가될 수 있다. CMD2QED 신호의 실질적인 중심 정렬은 시간(T4)에서 DLL2TREE 신호의 상승 클럭 에지에 의해 도시된다. 시간(T2)과 시간(T3) 사이의 차이는 명령 블록(166)에 CMD2QED 신호를 출력하기 전에, 명령 버퍼 및 타이밍 조정 블록(164)에 의해 추가되는 지연을 나타낸다.
앞서 또한 논의한 바와 같이, 명령 블록(166)은 DLL2TREE 신호에 따라 명령 트리(168)에 출력되기 전에, CMD2QED 신호에 (가령, 다수의 tCK의) 지연을 더 추가할 수 있다. 이러한 추가 지연은 타이밍 교정 블록(180)으로부터 CLCOUNTADJ 시프트 카운트에 적어도 부분적으로 기초할 수 있다. 도 2의 타이밍도의 예시적 작동에서, CLCOUNTADJ 시프트 카운트는 2개의 tCK인 것으로 가정된다. 즉, 명령 블록(166)은, 시간(T4)와 시간(T5) 사이의 2개의 tCK에 의해 도 2에 도시되는 바와 같이, QED2TREE 신호로 CMD2QED 신호를 DLL2TREE에 출력하기 전에, CMD2QED 신호가 래치되는 시간(즉, 시간(T4)) 후 2개의 tCK를 대기한다. 시간( T5)에서, DLL2TREE 신호의 상승 클럭 에지는, 명령 트리(168)에 출력됨에 따라 QED2TREE 신호(도시되지 않음)와 일치한다. 명령 트리(168)를 통한 전파 지연 후, QED2TREE 신호가 QED2DQOUT 신호로 데이터 회로(174)에 제공되어, DLL2DQOUT 신호(즉, DLL 트리(122)에 의해 분배되는 DLL2TREE 신호)에 따른 데이터 출력을 가능하게 한다. 데이터 수신기/송신기(178)의 전파 지연 후 데이터는, 실질적으로 정렬되는(즉, 동-위상인) DQ 신호 및 CLK 신호에 의해 시간(T6)에서 도시되는 바와 같이, CLK 신호와 일치하는 출력이다. T5와 T6 사이의 시간은 T0와 T1 사이의 시간과 실리적으로 동일하고, 이 둘 모두는 데이터 블록(170)의 데이터 수신기/송신기(178)와 데이터 회로(174)를 통한, 그리고 DLL 트리(122)(및 명령 트리(168)를 통한 전파 지연을 나타낸다.
시간(T5)에서 DLL2TREE 신호의 상승 클럭 에지를 이용하여 QED2TREE 신호 출력을 위한 명령 블록(166)을 클러킹하고, DLL 트리(122)를 통해 분배된 후, 데이터 회로(174)를 추가로 클러킹함을 예시적인 작동으로부터 이해할 수 있을 것이다. DLL2TREE 신호의 타이밍은, 데이터 회로(174)에 QED2DQOUT 신호가 도달하면, 데이터가 데이터 수신기/송신기(178)에 출력되어, 다시 명령 수신기(154)에 CMD 신호의 입력과 일치하는 상승 클럭 에지에 이어지는 일곱번째의 상승 클럭 에지(즉, 7개의 tCK의 CAS 대기시간)와 일치하여 출력된다.
앞서 예가 판독 명령을 참조하여 설명되지만, 발명의 실시예는 다른 타입의 명령에도 적용될 수 있다. 예를 들어, 데이터가 메모리에 기록될 때 ODT 회로를 활성화시키는데 사용되는 온-다이 터미네이션(ODT) 명령을 들 수 있다. 다른 타입의 명령도 물론 사용될 수 있다.
도 3은 발명의 일 실시예에 따른 타이밍 교정 블록(200)을 도시한다. 일부 실시예에서, 타이밍 교정 블록(200)은 도 1의 타이밍 교정 블록(180)을 위해 사용될 수 있다. 타이밍 교정 블록(200)은 DLL2TREE 신호에 따라 명령 트리(168)에 제공되기 전에, 명령 블록, 예를 들어, 명령 블록(166)이 CMD2QED 신호를 지연시켜야 하는 tCK의 수의 CLCOUNTADJ 시프트 카운트를 제공한다.
CLCOUNTADJ 시프트 카운트는 클럭 경로(100) 및 명령 경로(150) 내 다양한 회로의 경로 지연의 tCK의 수에 적어도 부분적으로 기초한다. 예를 들어, 도 3의 타이밍 교정 블록(200)의 실시예에서, CLCOUNTADJ 시프트 카운트는 (1) 명령 버퍼 및 타이밍 조정 블록(164)을 통한 클럭 수신기(110)에 기인한, 그리고 (2) 데이터 수신기/송신기(178)를 통한 DLL 트리(122)에 기인한, 경로 지연의 tCK의 수와 CAS 대기시간 값 사이의 차이와 동일하다. 도 3의 실시예의 타이밍 교정 블록 내 블록들은 블록들을 통한 합계 전파 지연이 데이터 수신기/송신기(178)를 통한(즉, 위로부터 경로 지연(2)) (CMD 신호에 따른) 데이터의 출력과, 데이터 회로(174)를 통합(즉, 위로부터 경로 지연 (1)) 입력으로부터 명령 신호(CMD)의 비동기식 최소 경로 지연을 나타내기 때문에, 포함된다.
타이밍 교정 블록(200)은 DLL(118)에 의해 출력되는 DLL2TREE 클럭 신호를 수신하도록, 그리고, 링 카운트(RINGCOUNT)를 출력하도록, 구성되는 링 카운터(210)를 포함한다. RINGCOUNT는, 비트 중 적어도 일부분(즉, 이진 디지트)이 경로 지연 측정 회로(220)에 제공되도록, 그리고, 나머지 비트 중 적어도 일부분이 모델 지연 경로(230, 240)를 통해 제공되도록, 분리된다. 모델 지연 경로(230)는 데이터 회로 경로 지연의 적어도 일부분을 모델링하고, 데이터 수신기/송신기(178)를 통해 DLL 트리(122)로 인한 전파 지연을 모델링하기 위해, 도 3의 실시예에서, DLL 트리 모델 지연(232), 데이터 회로 모델 지연(234), 및 데이터 수신기/송신기 모델 지연(236)을 포함한다. 모델 지연 경로(240)는 명령 경로(150)의 명령 경로 지연 중 적어도 일부분을 모델링하기 위해, 클럭 수신기 모델 지연(242), 클럭 버퍼 모델 지연(244), AL 시프터 모델 지연(246), 및 명령 버퍼 및 타이밍 조정 블록 모델 지연(248)을 포함한다. 모델 지연 경로(240)는 명령 버퍼 및 타이밍 조정 블록(164)을 통해 명령 수신기(154)로의 CMD 입력에 대한 경로 지연을 모델링한다. 모델 지연 경로(240)로부터의 출력은 위상 지연 측정 회로(220)에 제공되고, 상기 위상 지연 측정 회로는 (클럭 및 명령 경로(100, 150)를 통한 경로 지연을 모델링하는) 모델 지연 경로(230, 240)를 통한 경로 지연의 tCK의 수와, CAS 대기시간 값 사이의 차이를 나타내는 CLCOUNTADJ 시프트 카운트를 결정(가령, 연산)하도록 구성된다.
도 3의 타이밍 교정 블록(200)이 특정 블록의 모델 지연을 보여주지만, 타이밍 교정 블록의 다른 실시예에서는, 더 많은 또는 더 적은 모델 지연을 포함할 수 있다. 예를 들어, 일부 실시예에서, 타이밍 교정 블록은 명령 경로의 명령 블록의 전파 지연을 모델링하기 위해 모델 지연을 포함할 수 있다. 타이밍 교정 블록의 일부 실시예에서, 도 3을 참조하여 설명되는 모델 지연 중 일부가 포함되지 않을 수 있다. 일부 실시예에서, 타이밍 교정 블록에 포함되는 모델 지연은, 모델링하고 있는 클럭 또는 명령 경로의 대응하는 블록과는 다른 지연을 가질 수 있다. 예를 들어, 명령 버퍼 및 타이밍 조정 블록 모델 지연(248)은, 명령 버퍼 및 타이밍 조정 블록(164)보다 긴 지연을 가질 수 있다. 타이밍 교정 블록(200) 내 대응하는 모델 지연을 갖지 않는 명령 블록(166)의 전파 지연과 같이, 이러한 방식으로, 클럭 또는 명령 경로의 다른 블록의 전파 지연이, 타이밍 교정 블록에 의한 연산에서 고려될 수 있다.
일부 실시예에서, 다른 회로 블록의 회로가 타이밍 교정 블록을 위한 모델 지연으로 사용될 수 있다. 예를 들어, DLL 블록(118)은 클럭 또는 명령 경로의 블록의 전파 지연을 모델링하는데 사용될 수 있는 다양한 회로를 포함할 수 있다. DLL 블록(118)의 피드백 경로는 모델 지연 경로(230, 240) 내 지연을 모델링하는데 사용될 수 있는 블록들을 포함할 수 있다. 예를 들어, 발명의 일 실시예에 따른 DLL용 피드백 경로(400)가 도 4에 도시된다. 피드백 경로(400)는 DLL 트리 모델 지연(432), 데이터 입/출력 회로 모델 지연(434), 및 데이터 수신기/송신기 모델 지연(436)을 포함한다. 피드백 경로(300)는 클럭 수신기 모델 지연(442) 및 클럭 버퍼 모델 지연(444)을 더 포함한다. 피드백 경로(400)의 출력은 위상 검출기(450)에 제공된다. 위상 검출기(450)는 도 1의 DLL(118)과 같은 DLL 블록에 포함될 수 있다. 피드백 경로(400)의 모델 지연의 일부 또는 전부가, 도 3의 타임이 교정 블록(200)과 같은 타이밍 교정 블록에 의해 이용될 수 있다. 예를 들어, 전용 DLL 트리 모델 지연(232), 데이터 회로 모델 지연(234), 및 데이터 수신기/송신기 모델 지연(236)을 갖는 타이밍 교정 블록(200) 대신에, 피드백 경로(400)의 모델 지연(432-444)이 대신에 사용될 수 있다. 타이밍 교정 블록(200) 내 별도의, 그리고 전용의, 모델 지연을 갖는 대신에, 다른 공통적인 모델 지연이 물론 사용될 수 있다.
도 5는 발명의 일 실시예에 따른 타이밍 교정 블록(200)의 작동 중 다양한 신호의 타이밍도를 도시한다. 시간(T0)에서, 링 카운터(210)는 RINGCOUNT<0>의 리딩 클럭 에지에 의해 도 5에 도시되는 바와 같이, DLL2TREE 신호의 상승 클럭 에지에 따라, RINGCOUNT 발생을 시작한다. 링 카운터(210)는 RINGCOUNT 신호들의 시퀀스를 제공(가령, 발생, 출력, 등)하도록 구성되며, 각각의 이어지는 RINGCOUNT 신호는 이전 RINGCOUNT 신호의 하강 클럭 에지에 대응하는 상승 클럭 에지를 갖는다. 예를 들어, 도 5에 도시되는 바와 같이, 시간(T2)에서, RINGCOUNT <1> 신호는 RINGCOUNT <0>의 하강 클럭 에지에 대응하는 상승 클럭 에지를 갖고, 시간(T5)에서, RINGCOUNT <2> 신호는 RINGCOUNT <1>의 하강 클럭 에지에 대응하는 상승 클럭 에지를 갖는다. RINGCOUNT 신호의 시퀀스를 다시 개시하기 위해, RINGCOUNT <0> 신호는 최종 RINGCOUNT 신호의 하강 클럭 에지에 대응하는(가령, 일치하는) 다음 상승 클럭 에지를 가질 것이고, 각각의 이어지는 RINGCOUNT 신호는 앞서 설명한 바와 같이 전이할 것이다.
도 5를 참조하면, 시간(T1)에서, RINGCOUNT <0> 신호의 상승 클럭 에지가 (데이터 회로를 통한 전파 지연을 나타내는) 모델 지연 경로(230)를 통해 전파되었고, 모델 지연 경로(240)에 출력된다. 시간(T3)에서, RINGCOUNT <0> 신호의 상승 클럭 에지는 경로 지연 측정 회로(220)에 QED2CAL 신호로 모델 지연 경로(240)로부터 출력되어, CLCOUNTADJ 시프트 카운트가 연산될 수 있다. 시간(T1)으로부터 시간(T3)까지 추가적인 지연은 모델 지연(242-248)의 지연으로 인한 것이고, 명령 블록(166)에 CMD2QED 신호로 출력하기 위한, 명령 수신기(154)에 대한 입력으로부터 CMD 신호의 최소 전파 지연을 나타낸다.
시간(T0)으로부터 시간(T3)까지 RINGCOUNT <0> 신호의 총 지연은 모델 지연 경로(230, 240)를 통한 최소 전파 지연(즉, 명령 버퍼 및 타이밍 조정 블록 모델 지연(248)에 의해 추가되는 추가 지연 없음)을 나타낸다. 즉, 시간(T0)과 시간(T3) 사이의 시간차이에 의해 나타나는 바와 같이, 모델 지연 경로(230, 240)를 통한 RINGCOUNT <0>의 지연은, 예를 들어, 명령 수신기(154)에 대한 CMD 신호의 입력으로부터, 데이터 수신기/송신기(178)로부터 데이터가 출력될 때까지 (도 1의 명령 버퍼 및 타이밍 조정 블록(164)에 의해 추가되는 어떤 추가 지연없이) 지연을 모델링한다.
아래에서 더욱 상세히 설명되는 바와 같이, 모델 지연 경로(230, 240)를 통한 추가적인 지연은 명령 버퍼 및 타이밍 조정 블록 모델 지연(248)에 의해 추가될 수 있다. 블록(248)에 의해 추가되는 지연은, 명령 경로(150)의 명령 버퍼 및 타이밍 조정 블록(164)(도 1)에 의해 추가되는 추가 지연을 미러링한다. 명령 버퍼 및 타이밍 조정 블록 모델 지연(248)에 의해 추가되는 추가적인 지연을 갖는 CMD2QED 신호(즉, 모델 지연 경로(230, 240)의 RINGCOUNT <0> 플러스 지연)가 도 5에 또한 도시된다. 추가적으로 지연되는 CMD2QED 신호는 시간(T4)에서 상승 클럭 에지로 도시되고, 이는 DLL2TREE 신호의 하강 클럭 에지와 대응한다. 시간(T3)와 시간(T4) 사이의 지연은 명령 버퍼 및 타이밍 조정 블록 모델 지연(248)에 의해 제공되는 추가 지연을 나타낸다.
CLCOUNTADJ 시프트 카운트를 결정함에 있어서, 경로 지연 측정 회로(220)는 RINGCOUNT <1:n> 신호를 이용하여 모델 지연 경로(230, 240)를 통한 지연의 tCK의 수를 결정할 수 있다. 경로 지연의 tCKT의 수는 모델 지연 경로(230, 240)를 통한 지연의 임의의 tCK의 분율에 대한 다음의 더 높은 전체 수일 수 있다. 예를 들어, 도 5에 도시되는 바와 같이, (명령 버퍼 및 타이밍 조정 블록 모델 지연(248)로부터 추가 지연을 갖는) 모델 지연 경로(230, 240)를 통한 지연은 1 tCK(즉, 시간(T2)에서 DLL2TREE 신호의 상승 클럭 에지에 의해 표시됨)보다 크고, 2 tCK(즉, 시간(T5)에서 DLL2TREE 신호의 상승 클럭 에지에 의해 표시됨)보다 작다. 그 결과, 경로 지연 측정 회로(220)는 CLCOUNTADJ 시프트 카운트를 연산함에 있어서 2 tCK의 경로 지연을 이용한다.
도 6은 발명의 일 실시예에 따른 타이밍 조정 블록(600)과, 타이밍 조정 블록의 작동 중 다양한 신호의 타이밍도를 도시한다. 타이밍 조정 블록(600)은 명령 버퍼 및 타이밍 조정 블록(164)(도 1)에 포함될 수 있다. 타이밍 조정 블록(600)은 예를 들어, CMD2QED 신호의 리딩 클럭 에지를 DLL2TREE 신호의 클럭 에지와 정렬시키기 위해, 명령 경로(150)의 경로 지연에 추가할 추가 지연의 양을 결정하도록 구성될 수 있다. 앞서 논의한 바와 같이, 타이밍 조정 블록(600)(즉, 명령 버퍼 및 타이밍 조정 블록(164))에 의해 제공되는 추가 지연은 타이밍 교정 블록(180)의 명령 버퍼 및 타이밍 조정 블록 모델 지연에 의해, 예를 들어, 도 3의 타이밍 교정 블록(200)의 명령 버퍼 및 타이밍 조정 블록 모델 지연(248)에 의해, 미러링될 수 있다.
타이밍 조정 블록(600)은 명령 경로(150)에 지연을 선택적으로 추가하는데 사용될 수 있는 복수의 유닛 지연 및 비교기(610(0)-610(n))를 포함한다. 예를 들어, 도 6에 도시되는 실시예에서, 유닛 지연의 유닛으로 명령 경로(150)의 AL 시프터(162)(도 1)에 의해 출력되는 CMDXCLK 신호에 추가 지연이 추가된다. 유닛 지연의 지연 길이는 일반적으로 1 tCK 또는 그 미만(즉, CLK 신호의 1 클럭 주기)이어서, 유닛 지연에 의해 추가되는 증분 지연에 의해 충분한 지연 분해능이 제공된다. 일부 실시예에서, 유닛 지연 및 비교기(610(0)-610(n))의 수는, 타이밍 및 조정 블록(600)이 포함되는 메모리용 최고속 작동 조건에서 가장 느린 tCK와 대략 동일한 총 지연을 제공하는 것에 적어도 부분적으로 기초한다. 특정한 예에서, 타이밍 조정 블록(600)의 최대 지연은 2.5 ns이고, 12개의 유닛 지연 및 비교기(610)를 포함하며, 각각의 유닛 지연은 225ps 이다.
경로 지연에 추가할 유닛 지연의 수 결정(가령, 선택)은 비교기(610(0)-610(n)) 및 유닛 지연의 비교기의 이용을 통해 적어도 부분적으로 이루어진다. 비교기는 각자의 유닛 지연에 의해 출력되는 지연된 CMDXCLK 신호와 DLL2TREE 신호를 비교하도록 구성된다. 예를 들어, 발명의 일부 실시예에서, DLL2TREE 신호의 전이(가령, 하강 클럭 에지)를 검출하는 비교기는, 명령 경로(150)의 경로 지연에 명령 버퍼 및 타이밍 조정 블록(164)에 의해 추가되는 최종 유닛 지연으로 선택되는 비교기(610) 및 유닛 지연의 비교기다.
타이밍 조정 블록(600)의 일례의 작동이 도 6의 타이밍도를 참조하여 설명될 것이다. 도 6의 타이밍도는 제 1 유닛 지연 및 비교기(610(0))에 입력되는 시간(T0)에서 CMDXCLK 신호의 리딩 클럭 에지(즉, 상승 클럭 에지)를 도시한다. 유닛 지연 및 비교기(610(0))에 의해 출력되는 지연된 CMDXCLK 신호는 유닛 지연 및 비교기(610(1))에 의해 출력되는 시간(T1)에서 지연된 상승 클럭 에지에 의해 나타난다. 더 지연된 CMDXCLK 신호가 역시 도시되며, 시간(T3)에서 유닛 지연 및 비교기(610(2))에 의해 출력되는 상승 클럭 에지를 갖는다. 도 6의 예에 도시되는 바와 같이, 유닛 지연 및 비교기(610(0)-610(n))에 제공되는 DLL2TREE 신호는 유닛 지연 및 비교기(610(1))에 의해 검출되는 하강 클럭 에지를 갖는다. 그 결과, 유닛 지연 및 비교기(610(1))는 CMD2QED 신호로 명령 블록에 명령 버퍼 및 타이밍 조정 블록(164)에 의해 출력되기 전에, 타이밍 조정 블록(600)에 의해 CMDXCLK 신호에 추가될 최종 유닛 지연을 나타낸다(즉, 2개의 유닛 지연을 추가한다).
도 7은 발명의 일 실시예에 따른 경로 지연 측정 회로에 포함된 로직(700)을 도시한다. 로직(700)은 예를 들어, 경로 지연 측정 회로(220)(도 3)에 포함될 수 있다. 로직(700)은 복수의 로직 블록(710(0)-710(n-1))을 포함한다. 각각의 로직 블록(710)은 예를 들어, 모델 지연 경로(230, 240)를 통해, "m"개의 tCK의 지연을 표시하는 신호 CPIstCK <m>과, 메모리에 대해 CAS 대기시간 값 "n"을 표시하는 신호 LAT <n>을 수신한다. LAT<n> 및 CPIstCK<m> 신호에 적어도 부분적으로 기초하는 시프트 카운트 CMDSHIFT<n-m>은, 로직 블록(710)에 의해 결정된다. CMDSHIFT<n-m> 시프트 카운트는, DLL2TREE 신호에 따라 명령 트리(168)에 출력되기 전에, CMD2QED 신호가 지연되는 tCK의 수(n-m)를 설정하는데 사용될 CLCOUNTADJ 시프트 카운트로 명령 블록(166)에 제공된다.
작동시, 도 7의 실시예에서, 각각의 로직 블록(710)은 참의 조건이 존재하는지를 결정하기 위해 LAT<n> 및 CPIstCK<m> 신호의 쌍들을 비교한다. LAT<n>-CPIstCK<m> 쌍 중 하나의 참 조건을 결정하는 로직 블록(710)은 각자의 CMDSHIFT<n-m> 시프트 카운트를 출력한다. 예를 들어, 로직 블록(710(0))은 LAT<5>-CPIstCK<5>, LAT<6>-CPIstCK<6>, ..., LAT<n>-CPIstCK<m>의 LAT<n>-CPIstCK<m> 쌍을 수신한다. 로직 블록(710(0))은 수신하는 LAT<n>-CPIstCK<m> 신호들 중 어느 하나가 참일 때, 즉, 대기시간 값이 5이고 모델 지연 경로를 통한 지연이 5 tCK일 경우, 대기시간 값이 6이고 모델 지연 경로를 통한 지연이 6 tCK일 경우, 그리고, 대기시간 값이 n이고 모델 지연 경로를 통한 지연이 m tCK일 경우, 이때, n=m, 제로 tCK의 CLCOUNTADJ를 표시하는 CMDSHIFT<0> 신호를 출력할 것이다.(즉, CMD2QED 신호는 출력 전에 tCK에 의해 시프트되지 않음). 로직 블록(710(1))에 제공되는 LAT<n>-CPIstCK<m> 신호 쌍은 다른 조합이고 이때, (m-n) = 1 이다. 도 7에 명백하게 제시되지는 않지만, 추가적인 로직 블록(710)이 (m-n)의 다른 조합을 위해, 예를 들어, (m-n) = 2, (m-n) = 3, (m-n) = (n-1)까지, 포함된다. 그 결과, 로직(700)의 로직 블록(710)은 제로 tCK 내지 (m-n) tCK 사이의 지연을 CMD2QED 신호에 추가하기 위해 명령 블록(166)을 세팅하도록 제로 내지 (m-n) tCK 범위에 걸쳐 CMDSHIFT 신호를 제공할 수 있다.
도 8은 발명의 일 실시예에 따른 클럭 경로(800) 및 명령 경로(850)를 도시한다. 복수의 데이터 회로(874) 및 데이터 수신기/송신기(878)를 포함하는 데이터 블록(870)이, 클럭 경로(800) 및 명령 경로(850)에 연결된다. 타이밍 교정 블록(880)이 명령 경로(850)에 연결되고, 명령 경로(850)에 시프트 카운트 CLCOUNTADJ를 제공한다. 클럭 경로(800), 데이터 블록(870), 및 타이밍 교정 블록(880)은 도 1의 클럭 경로(100), 데이터 블록(170), 및 타이밍 교정 블록(180)과 동일한 것일 수 있다. 명령 경로(850)는 명령 경로(150)와 유사히지만, 도 8에 도시되는 바와 같이, 명령 경로(850)는 온-다이 터미네이션(ODT) 명령용이다. 알려진 바와 같이, ODT 명령은 데이터 블록(870)에 연결된 외부 신호 라인 상의 데이터 신호의 간섭 및 신호 반사를 감소시키기 위해, 예를 들어, 임피던스 정합을 위한 데이터 블록(870)에 포함되는 온-다이 터미네이션 회로를 인에이블링시킨다. ODT 명령은 적절한 시기에, 예를 들어, CAS 기록 대기시간의 만료 후, 기록 데이터가 데이터 블록(870)에 의해 수신되는 것과 동시에, 터미네이션 회로를 인에이블링시키도록 제공되어야 한다.
명령 경로(850)는 데이터 블록(870)에 대한 입력으로부터 ODT 명령(CMD)를 제공하도록 구성될 수 있다. 명령 경로(850)는 CMD를 수신하도록, 그리고, 명령 래치(858)에 출력 명령 신호(CMDOUT)를 제공하도록, 구성되는 명령 수신기(854)를 포함한다. 명령 래치(858)는 CMDOUT 신호를 래치하여, 클럭 경로(800)의 클럭 버퍼(814)로부터 CLKDEC 신호에 따라, 추가 대기시간(AL) 시프터(862)에 CMD2ALSH 신호로 출력한다. AL 시프터(892)는 클럭 경로(800)의 클럭 버퍼(814)로부터 CLK2ALSH 신호에 따라, CLK2ALSH 신호를 시프트시키도록 구성된다. CMD2ALSH 신호가 시프트되어 추가 대기시간을 제공한 후, 이는 명령 경로(850)를 통한 CMD 신호의 전파에 대해 추가적인 지연을 제공하도록 구성되는 명령 버퍼 및 타이밍 조정 블록(864)에 출력 명령 신호(CMDXCLK)로 AL 시프터(862)에 의해 출력된다. 타이밍 조정 블록(864)에 의해 제공되는 지연에 이어, CMDXCLK 신호가 ODT 명령 블록(866)에 CMD2QSH 신호로 출력된다. ODT 명령 블록(866)은 클럭 경로(800)로부터의 DLL 블록(818)으로부터 DLL2TREE 신호에 따라, ODT 트리(868)에 ODTEN2TREE 신호로 CMD2SH 신호를 제공한다.
ODT 명령 블록(866)은 타이밍 교정 블록(880)에 의해 제공되는 시프트 카운트(CLCOUNTADJ)에 적어도 부분적으로 기초하는 지연에 이어 ODTEN2TREE 신호를 출력할 수 있다. 예를 들어, 일부 실시예에서, ODT 명령 블록(866)은 타이밍 교정 블록(880)에 의해 다수의 tCK로 측정되는 경로 지연과 CAS 기록 대기시간(가령, 사용자에 의해 프로그래밍됨) 사이의 차이에 적어도 부분적으로 기초하는 지연을 제공한다. ODT 트리(868)는 데이터 블록(870)의 복수의 데이터 입/출력 회로(874)에 ODTEN22DQOUT 신호로 ODTEN2TREE 신호를 분배하도록 구성된다. ODTEN2DQOUT 신호는, 예를 들어, 데이터 입/출력 회로(874)의 ODT회로를 인에이블링시키는데 사용될 수 있어서, ODT 회로가 적절한 시기에, 예를 들어, 임피던스 정합을 위해, 인에이블링될 수 있다. 당 업자가 이해할만한 내용으로서, 명령 경로(850)의 작동은 앞서 설명한 바와 같이, 명령 경로(850)의 작동과 유사할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리(900)의 일부분을 도시한다. 메모리(900)는 예를 들어, DRAM 메모리 셀, SRAM 메모리 셀, 플래시 메모리 셀, 또는 일부 다른 타입의 메모리 셀일 수 있는, 메모리 셀들의 어레이(902)를 포함한다. 메모리(900)는 명령 버스(908)를 통해 메모리 명령을 수신하는 명령 디코더(906)를 포함하고, 상기 명령 디코더는 다양한 메모리 작동 수행을 위해 메모리(900) 내에서 대응하는 제어 신호를 제공한다(가령, 발생시킨다). 로우 및 칼럼 어드레스 신호들이 어드레스 버스(920)를 통해 메모리(900)에 제공되고(가령, 인가되고), 어드레스 래치(910)에 제공된다. 어드레스 래치는 그 후, 별도의 칼럼 어드레스 및 별도의 로우 어드레스를 출력한다.
로우 및 칼럼 어드레스는 어드레스 래치(910)에 의해 로우 어드레스 디코더(922) 및 칼럼 어드레스 디코더(928)에 각각 제공된다. 칼럼 어드레스 디코더(928)는 각자의 칼럼 어드레스에 대응하는 어레이(902)를 통해 연장되는 비트 라인을 선택한다. 로우 어드레스 디코더(922)는 수신한 로우 어드레스에 대응하는 어레이(902) 내 메모리 셀의 각자의 로우를 활성화시키는 워드 라인 드라이버(924)에 연결된다. 수신된 칼럼 어드레스에 대응하는 선택된 데이터 라인(가령, 하나 또는 복수의 비트 라인)은 판독/기록 회로(930)에 연결되어, 입-출력 데이터 버스(940)를 통해 입/출력 데이터 블록(934)에 판독 데이터를 제공할 수 있다. 기록 데이터가 I/O 데이터 블록(934) 및 메모리 어레이 판독/기록 회로(930)를 통해 메모리 어레이(920)에 제공된다. I/O 데이터 블록(934)은 예를 들어, 내부 클럭 신호(DLL2DQOUT) 및 내부 명령 신호(QED2DQOUT)에 따라 작동하는 클럭 회로를 포함할 수 있다.
메모리(900)는 클럭 경로(912) 및 명령 경로(914)를 더 포함한다. 클럭 경로(912)는 내부 클럭 신호(CLK)를 수신하여, I/O 데이터 블록(934)에 CLK 신호에 적어도 부분적으로 기초하는 내부 클럭 신호(DLL2DQOUT)를 전파시킨다. 명령 경로(914)는 발명의 일 실시예에 따라 명령 경로를 이용하여 구현될 수 있다. 도 9에서 명령 디코더(906)에 포함되지만 이러한 구조에 제한되지 않는 명령 경로(914)는, I/O 데이터 블록(934)에 내부 명령 신호(QED2DQOUT)를 제공한다. 명령 디코더(906)는 명령 버스(908)에 제공되는 메모리 명령에 응답하여, 메모리 어레이(902) 상에서 다양한 작동을 수행할 수 있다. 특히, 명령 디코더(906)를 이용하여, 메모리 어레이(902)로부터 데이터를 판독 및 메모리 어레이(902)에 데이터를 기록하기 위한 내부 제어 신호를 제공할 수 있다.
위 설명으로부터, 발명의 특정 실시예들이 설명을 위해 여기서 제시되었지만, 발명의 사상 및 범위로부터 벗어나지 않으면서 많은 변형예들이 이루어질 수 있다. 따라서, 발명은 첨부된 청구범위에 의해서만 제한된다.

Claims (30)

  1. 명령을 수신하도록 구성되는 명령 수신기와,
    상기 명령 수신기에 연결되고, 상기 명령을 수신하도록, 그리고, 버퍼링된 명령을 제공하도록, 구성되는 명령 버퍼와,
    상기 명령 버퍼에 연결되어, 상기 버퍼링된 명령을 수신하도록 구성되는 명령 블록 - 상기 명령 블록은 클럭 신호에 따라 버퍼링된 명령을 제공하도록 구성되고, 적어도 부분적으로 시프트 카운트에 기초하여 지연을 상기 버퍼링된 명령에 추가하도록 또한 구성됨 - 과,
    상기 명령 블록에 연결되어, 상기 시프트 카운트를 제공하도록 구성되는 타이밍 교정 블록 - 상기 타이밍 교정 블록은, 적어도 부분적으로 명령 경로 지연과 데이터 회로 경로 지연에 기초하여 모델링된 경로 지연을 갖는 모델 지연 경로를 포함하며, 상기 시프트 카운트는 적어도 부분적으로 상기 모델링된 경로 지연에 기초함 - 과,
    상기 명령 블록에 연결되어, 버퍼링된 명령을 수신하도록, 그리고, 상기 버퍼링된 명령을 데이터 블록에 분배하도록, 구성되는 명령 트리를 포함하는
    명령 경로.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 시프트 카운트는 적어도 부분적으로 대기시간 값과 상기 모델링된 경로 지연 사이의 차이에 기초하는
    명령 경로.
  4. 청구항 1에 있어서,
    상기 타이밍 교정 블록은,
    상기 모델 지연 경로를 통해 상기 모델링된 경로 지연을 결정하도록, 그리고, 상기 명령 블록에 상기 시프트 카운트를 제공하도록, 구성되는 경로 지연 측정 회로를 포함하는
    명령 경로.
  5. 청구항 4에 있어서,
    상기 명령 경로 지연은 상기 명령 수신기로부터 상기 명령 버퍼을 통해 명령 전파 지연을 모델링하는
    명령 경로.
  6. 청구항 4에 있어서,
    상기 경로 지연 측정은 상기 클럭 신호의 다수의 클럭 주기 내에서 상기 모델링된 경로 지연을 결정하도록 구성되는
    명령 경로.
  7. 청구항 4에 있어서,
    상기 경로 지연 측정 회로는 다수의 로직 블록을 포함하고, 각각의 로직 블록은 대기시간 값을 표시하는 신호와 모델링된 경로 지연을 표시하는 신호를 비교하도록, 그리고 이에 따른 시프트 카운트를 결정하도록, 구성되는
    명령 경로.
  8. 청구항 1에 있어서,
    상기 명령 버퍼는 상기 명령의 수신과 상기 버퍼링된 명령의 제공 사이의 명령 버퍼 지연을 갖고, 상기 명령 버퍼는 적어도 부분적으로 상기 클럭 신호의 클럭 에지의 타이밍에 기초하여 상기 명령 버퍼의 명령 버퍼 지연을 조정하도록 또한 구성되는 명령 버퍼 및 타이밍 조정 블록을 포함하는
    명령 경로.
  9. 명령을 수신하도록 구성되는 명령 수신기와,
    상기 명령 수신기에 연결되고, 상기 명령을 래칭하고 래칭 클럭에 따라 명령을 제공하도록 구성되는 명령 래치와,
    상기 명령 수신기에 연결되고, 명령을 수신하여 버퍼링된 명령을 제공하도록 구성되는 명령 버퍼와,
    상기 명령 래치에 연결되고, 시프터 클럭 신호에 따라 상기 명령 버퍼에 상기 명령을 제공하도록 구성되는 추가 대기시간 시프트 회로와,
    상기 명령 버퍼에 연결되어, 상기 버퍼링된 명령을 수신하도록 구성되는 명령 블록 - 상기 명령 블록은 클럭 신호에 따라 버퍼링된 명령을 제공하도록 구성되고, 적어도 부분적으로 시프트 카운트에 기초하여 지연을 상기 버퍼링된 명령에 추가하도록 또한 구성됨 - 과,
    상기 명령 블록에 연결되어, 버퍼링된 명령을 수신하도록, 그리고, 상기 버퍼링된 명령을 데이터 블록에 분배하도록, 구성되는 명령 트리를 포함하는,
    명령 경로.
  10. 명령을 수신하도록 구성되는 명령 수신기와,
    상기 명령 수신기에 연결되고, 상기 명령을 수신하고 버퍼링된 명령을 제공하도록 구성되는 명령 버퍼 - 상기 명령 버퍼는 상기 명령의 수신과, 상기 버퍼링된 명령의 제공 사이에서 명령 버퍼 지연을 갖고, 상기 명령 버퍼 지연은 적어도 부분적으로 클럭 신호의 클럭 에지의 타이밍에 기초하여 조정가능함 - 와,
    상기 명령 버퍼에 연결되어 상기 버퍼링된 명령을 수신하고, 클럭 신호에 따라 상기 버퍼링된 명령을 제공하도록 구성되는 명령 블록 - 제공된 상기 버퍼링된 명령은 적어도 부분적으로 상기 명령 블록에 제공된 시프트 카운트에 기초하여 지연을 가짐 - 과,
    상기 명령 블록에 상기 시프트 카운트를 제공하도록 구성되는 타이밍 교정 블록 - 상기 시프트 카운트는 적어도 부분적으로, 대기시간 값과 경로 지연 사이의 차이에 기초하며, 상기 경로 지연은 모델링된 경로 지연에 의해 모델링됨 - 과,
    상기 명령 블록에 연결되어 상기 버퍼링된 명령을 수신하고, 데이터 블록에 상기 버퍼링된 명령을 분배하도록 구성되는 명령 트리를 포함하는
    클러킹된 명령 경로.
  11. 삭제
  12. 삭제
  13. 청구항 10에 있어서,
    상기 명령 수신기에 의해 수신되는 명령은 판독 명령을 포함하는
    클러킹된 명령 경로.
  14. 청구항 10에 있어서,
    상기 명령 수신기에 의해 수신되는 명령은 온-다이 터미네이션 명령을 포함하는
    클러킹된 명령 경로.
  15. 청구항 10에 있어서,
    상기 명령 버퍼는 상기 버퍼링된 명령의 리딩 에지를 상기 클럭 신호의 하강 에지와 실질적으로 정렬시키도록 상기 명령 버퍼의 명령 버퍼 지연을 조정하도록 구성되는
    클러킹된 명령 경로.
  16. 청구항 10에 있어서,
    상기 명령 버퍼는 상기 버퍼링된 명령의 중심을 상기 클럭 신호의 상승 에지와 실질적으로 정렬시키도록 상기 명령 버퍼의 명령 버퍼 지연을 조정하도록 구성되는
    클러킹된 명령 경로.
  17. 청구항 10에 있어서,
    상기 명령 버퍼는 복수의 직렬 연결 유닛 지연 및 비교기를 포함하며, 각각의 유닛 지연 및 비교기는 상기 클럭 신호를 수신하도록, 그리고, 상기 클럭 신호의 클럭 에지를 검출하도록, 구성되고, 각각의 유닛 지연 및 비교기는 유닛 지연만큼 상기 명령을 지연시키도록 구성되는
    클러킹된 명령 경로.
  18. 청구항 17에 있어서,
    상기 클럭 신호의 클럭 에지를 검출하는 상기 유닛 지연 및 비교기는, 버퍼링된 명령으로 제공되기 전에, 상기 명령에 추가되는 최종 유닛 지연인
    클러킹된 명령 경로.
  19. 적어도 부분적으로 입력 클럭 신호에 기초하여 내부 클럭 신호를 분배하는 클럭 경로와,
    상기 내부 클럭 신호를 수신하도록, 그리고, 상기 내부 클럭 신호에 따라 데이터를 클러킹하도록 구성되는 데이터 블록과,
    상기 데이터 블록에 연결되는 명령 경로를 포함하고,
    상기 명령 경로는,
    명령을 수신하도록 구성되는 명령 수신기와,
    상기 명령 수신기에 연결되고, 명령을 수신하여 버퍼링된 명령을 제공하도록 구성되는 명령 버퍼와,
    상기 명령 버퍼에 연결되어 상기 버퍼링된 명령을 수신하는 명령 블록 - 상기 명령 블록은 클럭 신호에 따라 버퍼링된 명령을 제공하도록 구성되고, 적어도 부분적으로 시프트 카운트에 기초하여 지연을 상기 버퍼링된 명령에 앞서 추가하도록 또한 구성됨 - 과,
    상기 명령 블록에 연결되어, 상기 시프트 카운트를 제공하도록 구성되는 타이밍 교정 블록 - 상기 시프트 카운트는, 상기 타이밍 교정 블록에 포함된 모델 지연 경로에 의해 제공되는 모델링된 경로 지연에 적어도 부분적으로 기초함 - 과,
    상기 명령 블록에 연결되어, 버퍼링된 명령을 수신하도록, 그리고, 상기 버퍼링된 명령을 상기 데이터 블록에 분배하도록, 구성되는 명령 트리를 포함하는
    장치.
  20. 삭제
  21. 데이터 블록에 명령을 제공하기 위한 방법에 있어서,
    명령을 수신하는 단계와,
    명령 경로를 통해 상기 명령을 전파시키는 단계와,
    상기 명령 경로의 경로 지연을 모델링하는 단계와,
    상기 명령 경로의 명령 경로 지연과 대기시간 값 사이의 차이를 결정하는 단계 - 상기 차이는, 적어도 부분적으로 상기 모델링된 경로 지연을 통한 다수의 지연 클럭 주기에 기초하는, 그리고, 상기 모델링된 경로 지연과 상기 대기시간 값 사이의 차이를 표시하는, 시프트 카운트를 연산함으로써 결정됨 - 와,
    적어도 부분적으로 상기 차이에 기초한 지연만큼 데이터 블록으로의 명령 출력을 지연시키는 단계와,
    클럭 신호에 따라 출력 블록에 대한 명령을 결정하는 단계를 포함하는
    데이터 블록으로의 명령 제공 방법.
  22. 삭제
  23. 삭제
  24. 청구항 21에 있어서,
    경로 지연을 모델링하는 단계는,
    데이터 블록 및 명령 경로를 통한 전파 지연을 나타내는 모델 지연을 포함하는, 모델 지연 경로를 통한 경로 지연을 모델링하는 단계를 포함하는
    데이터 블록으로의 명령 제공 방법.
  25. 명령을 수신하는 단계와,
    명령 경로를 통해 상기 명령을 전파시키는 단계 - 상기 명령 경로는, 명령 수신기와, 상기 명령 수신기에 연결되는 명령 래치와, 상기 명령 래치에 연결되는 추가 대기시간 시프터와, 상기 추가 대기시간 시프터에 연결되는 명령 버퍼 및 타이밍 조정 블록을 포함함 - 와,
    상기 명령 경로의 명령 경로 지연과 대기시간 값 사이의 차이를 결정하는 단계와,
    적어도 부분적으로 상기 차이에 기초한 지연만큼 데이터 블록으로의 명령 출력을 지연시키는 단계, 및
    클럭 신호에 따라 출력 블록에 대한 상기 명령을 결정하는 단계를 포함하는,
    데이터 블록으로의 명령 제공 방법.
  26. 청구항 21에 있어서,
    적어도 부분적으로 상기 클럭 신호의 클럭 에지에 기초하여 상기 명령 경로 지연에 지연을 추가하는 단계를 더 포함하는
    데이터 블록으로의 명령 제공 방법.
  27. 청구항 26에 있어서,
    명령 경로 지연에 지연을 추가하는 단계는,
    상기 명령의 리딩 에지를 상기 클럭 신호의 하강 에지와 실질적으로 정렬시키도록 상기 명령 경로 지연에 지연을 추가하는 단계를 포함하는
    데이터 블록으로의 명령 제공 방법.
  28. 청구항 21에 있어서,
    명령을 수신하는 단계는, 판독 명령을 수신하는 단계를 포함하는
    데이터 블록으로의 명령 제공 방법.
  29. 청구항 21에 있어서,
    명령을 수신하는 단계는, 온-다이 터미네이션(on-die termination) 명령을 수신하는 단계를 포함하는
    데이터 블록으로의 명령 제공 방법.
  30. 청구항 21에 있어서,
    데이터 블록으로의 명령 출력을 지연시키는 단계는,
    상기 클럭 신호의 클럭 주기의 전체 개수 카운트와 실질적으로 동일한 지연만큼 데이터 블록으로의 상기 명령의 출력을 지연시키는 단계를 포함하는
    데이터 블록으로의 명령 제공 방법.
KR1020137027649A 2011-03-29 2012-03-05 데이터 블록에 명령을 제공하기 위한 명령 경로, 장치, 및 방법 KR101653035B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/074,972 2011-03-29
US13/074,972 US8984320B2 (en) 2011-03-29 2011-03-29 Command paths, apparatuses and methods for providing a command to a data block
PCT/US2012/027672 WO2012134714A1 (en) 2011-03-29 2012-03-05 Command paths, apparatuses and methods for providing a command to a data block

Publications (2)

Publication Number Publication Date
KR20130139348A KR20130139348A (ko) 2013-12-20
KR101653035B1 true KR101653035B1 (ko) 2016-09-09

Family

ID=46929060

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137027649A KR101653035B1 (ko) 2011-03-29 2012-03-05 데이터 블록에 명령을 제공하기 위한 명령 경로, 장치, 및 방법

Country Status (5)

Country Link
US (1) US8984320B2 (ko)
KR (1) KR101653035B1 (ko)
CN (2) CN103460293B (ko)
TW (2) TW201602913A (ko)
WO (1) WO2012134714A1 (ko)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7716510B2 (en) 2006-12-19 2010-05-11 Micron Technology, Inc. Timing synchronization circuit with loop counter
US7656745B2 (en) 2007-03-15 2010-02-02 Micron Technology, Inc. Circuit, system and method for controlling read latency
US7969813B2 (en) 2009-04-01 2011-06-28 Micron Technology, Inc. Write command and write data timing circuit and methods for timing the same
US8509011B2 (en) 2011-04-25 2013-08-13 Micron Technology, Inc. Command paths, apparatuses, memories, and methods for providing internal commands to a data path
US8552776B2 (en) 2012-02-01 2013-10-08 Micron Technology, Inc. Apparatuses and methods for altering a forward path delay of a signal path
US9166579B2 (en) 2012-06-01 2015-10-20 Micron Technology, Inc. Methods and apparatuses for shifting data signals to match command signal delay
US8825978B2 (en) * 2012-06-04 2014-09-02 Macronix International Co., Ltd. Memory apparatus
US8913448B2 (en) 2012-10-25 2014-12-16 Micron Technology, Inc. Apparatuses and methods for capturing data in a memory
US9734097B2 (en) 2013-03-15 2017-08-15 Micron Technology, Inc. Apparatuses and methods for variable latency memory operations
US9727493B2 (en) 2013-08-14 2017-08-08 Micron Technology, Inc. Apparatuses and methods for providing data to a configurable storage area
US9183904B2 (en) 2014-02-07 2015-11-10 Micron Technology, Inc. Apparatuses, memories, and methods for facilitating splitting of internal commands using a shared signal path
US9508417B2 (en) 2014-02-20 2016-11-29 Micron Technology, Inc. Methods and apparatuses for controlling timing paths and latency based on a loop delay
US9530473B2 (en) 2014-05-22 2016-12-27 Micron Technology, Inc. Apparatuses and methods for timing provision of a command to input circuitry
WO2016081192A1 (en) 2014-11-20 2016-05-26 Rambus Inc. Memory systems and methods for improved power management
KR20160106434A (ko) 2015-03-02 2016-09-12 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US9892770B2 (en) 2015-04-22 2018-02-13 Micron Technology, Inc. Methods and apparatuses for command shifter reduction
US9531363B2 (en) 2015-04-28 2016-12-27 Micron Technology, Inc. Methods and apparatuses including command latency control circuit
US9813067B2 (en) 2015-06-10 2017-11-07 Micron Technology, Inc. Clock signal and supply voltage variation tracking
US10141935B2 (en) * 2015-09-25 2018-11-27 Intel Corporation Programmable on-die termination timing in a multi-rank system
KR20170055786A (ko) * 2015-11-12 2017-05-22 삼성전자주식회사 데이터 기입 및 독출 레이턴시를 제어하는 레이턴시 제어 회로를 갖는 메모리 장치
US9601170B1 (en) 2016-04-26 2017-03-21 Micron Technology, Inc. Apparatuses and methods for adjusting a delay of a command signal path
US9865317B2 (en) 2016-04-26 2018-01-09 Micron Technology, Inc. Methods and apparatuses including command delay adjustment circuit
US9997220B2 (en) 2016-08-22 2018-06-12 Micron Technology, Inc. Apparatuses and methods for adjusting delay of command signal path
US10210918B2 (en) * 2017-02-28 2019-02-19 Micron Technology, Inc. Apparatuses and methods for determining a phase relationship between an input clock signal and a multiphase clock signal
US10026462B1 (en) * 2017-05-16 2018-07-17 Micron Technology, Inc. Apparatuses and methods for providing constant DQS-DQ delay in a memory device
KR20180127710A (ko) * 2017-05-22 2018-11-30 에스케이하이닉스 주식회사 메모리 모듈 및 이를 포함하는 메모리 시스템
US10148269B1 (en) * 2017-07-24 2018-12-04 Micron Technology, Inc. Dynamic termination edge control
US10224938B2 (en) 2017-07-26 2019-03-05 Micron Technology, Inc. Apparatuses and methods for indirectly detecting phase variations
US10153014B1 (en) * 2017-08-17 2018-12-11 Micron Technology, Inc. DQS-offset and read-RTT-disable edge control
US10269397B2 (en) * 2017-08-31 2019-04-23 Micron Technology, Inc. Apparatuses and methods for providing active and inactive clock signals
US10333532B2 (en) * 2017-09-07 2019-06-25 Micron Technology, Inc. Apparatuses and methods for detecting a loop count in a delay-locked loop
KR102638792B1 (ko) 2018-10-01 2024-02-21 에스케이하이닉스 주식회사 반도체장치
US10892002B2 (en) * 2018-10-24 2021-01-12 Micron Technology, Inc. Selectively controlling clock transmission to a data (DQ) system

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080080267A1 (en) * 2006-09-29 2008-04-03 Lee Hyeng Ouk Data output control circuit and data output control method
US20100066422A1 (en) * 2008-09-16 2010-03-18 Jen-Che Tsai Clock timing calibration circuit and clock timing calibration method for calibrating phase difference between different clock signals and related analog-to-digital conversion system using the same

Family Cites Families (120)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5004933A (en) 1986-06-02 1991-04-02 Tektronix, Inc. Phase-selectable flip-flop
US5852640A (en) 1995-06-26 1998-12-22 Kliza; Phillip S. Clock distribution apparatus with current sensed skew cancelling
US5946244A (en) 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
JP3251882B2 (ja) 1997-08-13 2002-01-28 株式会社東芝 半導体記憶装置
JPH11316617A (ja) 1998-05-01 1999-11-16 Mitsubishi Electric Corp 半導体回路装置
US6459313B1 (en) 1998-09-18 2002-10-01 Lsi Logic Corporation IO power management: synchronously regulated output skew
JP3271591B2 (ja) 1998-09-30 2002-04-02 日本電気株式会社 半導体記憶装置
US6763416B1 (en) 1999-07-29 2004-07-13 Micron Technology, Inc. Capturing read data
US6275077B1 (en) 1999-08-31 2001-08-14 Sun Microsystems, Inc. Method and apparatus for programmable adjustment of bus driver propagation times
JP2001118383A (ja) 1999-10-20 2001-04-27 Fujitsu Ltd リフレッシュを自動で行うダイナミックメモリ回路
JP4315552B2 (ja) 1999-12-24 2009-08-19 株式会社ルネサステクノロジ 半導体集積回路装置
JP2002124873A (ja) 2000-10-18 2002-04-26 Mitsubishi Electric Corp 半導体装置
US7061941B1 (en) 2000-11-28 2006-06-13 Winbond Electronics Corporation America Data input and output circuits for multi-data rate operation
US6424592B1 (en) 2000-11-30 2002-07-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit having circuit for correcting data output timing
US7058799B2 (en) 2001-06-19 2006-06-06 Micron Technology, Inc. Apparatus and method for clock domain crossing with integrated decode
KR100422572B1 (ko) 2001-06-30 2004-03-12 주식회사 하이닉스반도체 레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자
US6556489B2 (en) 2001-08-06 2003-04-29 Micron Technology, Inc. Method and apparatus for determining digital delay line entry point
JP4694067B2 (ja) 2001-09-28 2011-06-01 富士通セミコンダクター株式会社 半導体記憶装置
EP1446910B1 (en) 2001-10-22 2010-08-11 Rambus Inc. Phase adjustment apparatus and method for a memory device signaling system
US6988218B2 (en) 2002-02-11 2006-01-17 Micron Technology, Inc. System and method for power saving delay locked loop control by selectively locking delay interval
KR100459709B1 (ko) 2002-04-03 2004-12-04 삼성전자주식회사 여유 있는 셋업 앤드 홀드 타임 마진을 가지는 병렬-직렬송신 회로
DE10229460B3 (de) 2002-07-01 2004-01-29 Texas Instruments Deutschland Gmbh Spannungsfolger und ASK-Demodulator mit einem Spannungsfolger
US6744285B2 (en) 2002-08-08 2004-06-01 Agilent Technologies, Inc. Method and apparatus for synchronously transferring data across multiple clock domains
US7082546B2 (en) 2002-08-12 2006-07-25 Broadcom Corporation Low-speed DLL employing a digital phase interpolator based upon a high-speed clock
US6687185B1 (en) 2002-08-29 2004-02-03 Micron Technology, Inc. Method and apparatus for setting and compensating read latency in a high speed DRAM
US7269754B2 (en) 2002-12-30 2007-09-11 Intel Corporation Method and apparatus for flexible and programmable clock crossing control with dynamic compensation
US7336752B2 (en) 2002-12-31 2008-02-26 Mosaid Technologies Inc. Wide frequency range delay locked loop
US6762974B1 (en) 2003-03-18 2004-07-13 Micron Technology, Inc. Method and apparatus for establishing and maintaining desired read latency in high-speed DRAM
DE10319158A1 (de) 2003-04-29 2004-11-25 Infineon Technologies Ag Vorrichtung zum flexiblen Deaktivieren von Wortleitungen von dynamischen Speicherbausteinen und Verfahren hierfür
KR100522433B1 (ko) 2003-04-29 2005-10-20 주식회사 하이닉스반도체 도메인 크로싱 회로
JP3859624B2 (ja) 2003-07-31 2006-12-20 エルピーダメモリ株式会社 遅延回路と遅延同期ループ装置
WO2005013546A1 (ja) 2003-07-31 2005-02-10 Advantest Corporation クロック乗換装置、及び試験装置
US6930932B2 (en) 2003-08-27 2005-08-16 Hewlett-Packard Development Company, L.P. Data signal reception latch control using clock aligned relative to strobe signal
US6839288B1 (en) 2003-11-12 2005-01-04 Infineon Technologies Ag Latch scheme with invalid command detector
TWI289388B (en) 2003-12-12 2007-11-01 Hon Hai Prec Ind Co Ltd Command line interface system and the method of control
US7111185B2 (en) 2003-12-23 2006-09-19 Micron Technology, Inc. Synchronization device with delay line control circuit to control amount of delay added to input signal and tuning elements to receive signal form delay circuit
KR100521049B1 (ko) 2003-12-30 2005-10-11 주식회사 하이닉스반도체 더블 데이터 레이트 싱크로너스 디램의 쓰기 회로
US7109760B1 (en) 2004-01-05 2006-09-19 Integrated Device Technology, Inc. Delay-locked loop (DLL) integrated circuits that support efficient phase locking of clock signals having non-unity duty cycles
TWI267871B (en) 2004-01-10 2006-12-01 Hynix Semiconductor Inc Domain crossing device
DE102004025900A1 (de) 2004-05-27 2005-12-22 Infineon Technologies Ag Leselatenz-Steuerschaltung
US7268605B2 (en) 2004-06-14 2007-09-11 Rambus, Inc. Technique for operating a delay circuit
US7660187B2 (en) 2004-08-04 2010-02-09 Micron Technology, Inc. Method and apparatus for initialization of read latency tracking circuit in high-speed DRAM
US7065001B2 (en) 2004-08-04 2006-06-20 Micron Technology, Inc. Method and apparatus for initialization of read latency tracking circuit in high-speed DRAM
US7084680B2 (en) 2004-08-31 2006-08-01 Micron Technology, Inc. Method and apparatus for timing domain crossing
US20060062341A1 (en) 2004-09-20 2006-03-23 Edmondson John H Fast-lock clock-data recovery system
WO2006038829A1 (en) 2004-09-29 2006-04-13 Intel Corporation Iterative decoding with buffering and restoring intermediate decoder states
DE102004052268B4 (de) 2004-10-27 2016-03-24 Polaris Innovations Ltd. Halbleiterspeichersystem und Verfahren zur Datenübertragung zwischen einem Speichercontroller und einem Halbleiterspeicher
US7046060B1 (en) 2004-10-27 2006-05-16 Infineon Technologies, Ag Method and apparatus compensating for frequency drift in a delay locked loop
KR100624296B1 (ko) 2004-11-08 2006-09-19 주식회사 하이닉스반도체 반도체 메모리 소자
US7826579B2 (en) 2005-02-11 2010-11-02 International Business Machines Corporation Method and apparatus for generating synchronization signals for synchronizing multiple chips in a system
US7209396B2 (en) 2005-02-28 2007-04-24 Infineon Technologies Ag Data strobe synchronization for DRAM devices
KR100673904B1 (ko) 2005-04-30 2007-01-25 주식회사 하이닉스반도체 반도체메모리소자
US7170819B2 (en) 2005-05-04 2007-01-30 Infineon Technologies Ag Integrated semiconductor memory device for synchronizing a signal with a clock signal
US7187599B2 (en) 2005-05-25 2007-03-06 Infineon Technologies North America Corp. Integrated circuit chip having a first delay circuit trimmed via a second delay circuit
US20070033427A1 (en) 2005-07-19 2007-02-08 International Business Machines Corporation Power efficient cycle stealing
US7279946B2 (en) 2005-08-30 2007-10-09 Infineon Technologies Ag Clock controller with integrated DLL and DCC
US7489172B2 (en) 2005-09-29 2009-02-10 Hynix Semiconductor Inc. DLL driver control circuit
US7451338B2 (en) 2005-09-30 2008-11-11 Intel Corporation Clock domain crossing
KR100732194B1 (ko) 2005-10-17 2007-06-27 삼성전자주식회사 메모리 모듈과 메모리 시스템 및 그 제어방법
JP2007122807A (ja) 2005-10-27 2007-05-17 Elpida Memory Inc 半導体記憶装置及びその調整方法
KR100818720B1 (ko) * 2005-11-19 2008-04-01 삼성전자주식회사 반도체 메모리 장치의 레이턴시 제어 회로, 제어 방법 및상기 레이턴시 제어 회로를 포함하는 반도체 메모리 장치
US7609584B2 (en) * 2005-11-19 2009-10-27 Samsung Electronics Co., Ltd. Latency control circuit and method thereof and an auto-precharge control circuit and method thereof
US7698589B2 (en) 2006-03-21 2010-04-13 Mediatek Inc. Memory controller and device with data strobe calibration
KR100822578B1 (ko) 2006-04-18 2008-04-15 주식회사 하이닉스반도체 반도체 메모리 소자의 쓰기 장치
KR100805004B1 (ko) 2006-06-15 2008-02-20 주식회사 하이닉스반도체 조절 가능한 프리앰블 값에 기초하여 데이터 스트로브신호를 발생하는 데이터 스트로브 신호 발생기 및 이를포함하는 반도체 메모리 장치
KR100746229B1 (ko) 2006-07-07 2007-08-03 삼성전자주식회사 반도체 메모리 장치
US20080082707A1 (en) 2006-09-29 2008-04-03 Synfora, Inc. Non-blocking bus controller for a pipelined, variable latency, hierarchical bus with point-to-point first-in first-out ordering
KR100808053B1 (ko) 2006-09-29 2008-02-28 주식회사 하이닉스반도체 메모리장치의 딜레이 선택회로.
US7671648B2 (en) 2006-10-27 2010-03-02 Micron Technology, Inc. System and method for an accuracy-enhanced DLL during a measure initialization mode
KR100834393B1 (ko) 2006-10-31 2008-06-04 주식회사 하이닉스반도체 클럭 데이터 복원장치.
US7593273B2 (en) 2006-11-06 2009-09-22 Altera Corporation Read-leveling implementations for DDR3 applications on an FPGA
US7590008B1 (en) 2006-11-06 2009-09-15 Altera Corporation PVT compensated auto-calibration scheme for DDR3
US20080137471A1 (en) * 2006-12-07 2008-06-12 Josef Schnell Memory with clock distribution options
JP4297159B2 (ja) 2006-12-08 2009-07-15 ソニー株式会社 フリップフロップおよび半導体集積回路
US7716510B2 (en) 2006-12-19 2010-05-11 Micron Technology, Inc. Timing synchronization circuit with loop counter
KR100866958B1 (ko) 2007-02-08 2008-11-05 삼성전자주식회사 고속 ｄｒａｍ의 정확한 독출 레이턴시를 제어하는 방법 및장치
US7443216B2 (en) 2007-02-20 2008-10-28 Micron Technology, Inc. Trimmable delay locked loop circuitry with improved initialization characteristics
US7656745B2 (en) 2007-03-15 2010-02-02 Micron Technology, Inc. Circuit, system and method for controlling read latency
US7643334B1 (en) 2007-04-26 2010-01-05 Super Talent Electronics, Inc. High-speed controller for phase-change memory peripheral device
JP2009020932A (ja) 2007-07-10 2009-01-29 Elpida Memory Inc レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム
KR100853468B1 (ko) 2007-07-12 2008-08-21 주식회사 하이닉스반도체 온 다이 터미네이션 장치를 구비하는 반도체메모리소자 및그의 구동방법
US7913103B2 (en) 2007-08-31 2011-03-22 Globalfoundries Inc. Method and apparatus for clock cycle stealing
US7885365B2 (en) 2007-08-31 2011-02-08 International Business Machines Corporation Low-power, low-area high-speed receiver architecture
KR20090074969A (ko) 2008-01-03 2009-07-08 삼성전자주식회사 레이턴시를 제어하는 반도체 메모리 장치
JP4438877B2 (ja) 2008-03-12 2010-03-24 ソニー株式会社 通信システム、受信装置、および受信方法
US8754683B2 (en) 2008-06-18 2014-06-17 Micron Technology, Inc. Locked-loop quiescence apparatus, systems, and methods
KR100936806B1 (ko) 2008-07-03 2010-01-14 주식회사 하이닉스반도체 도메인 크로싱 회로 및 방법
US7872924B2 (en) 2008-10-28 2011-01-18 Micron Technology, Inc. Multi-phase duty-cycle corrected clock signal generator and memory having same
KR20100055105A (ko) 2008-11-17 2010-05-26 삼성전자주식회사 상 변화 메모리 장치
JP2010123164A (ja) 2008-11-18 2010-06-03 Elpida Memory Inc 半導体記憶装置及びその制御方法
US7715260B1 (en) 2008-12-01 2010-05-11 United Microelectronics Corp. Operating voltage tuning method for static random access memory
JP2010152968A (ja) 2008-12-25 2010-07-08 Elpida Memory Inc 半導体記憶装置
US8281101B2 (en) 2008-12-27 2012-10-02 Intel Corporation Dynamic random access memory with shadow writes
KR100985410B1 (ko) 2008-12-30 2010-10-06 주식회사 하이닉스반도체 반도체 장치
JP2010182350A (ja) 2009-02-03 2010-08-19 Renesas Electronics Corp 半導体記憶装置
US7948817B2 (en) 2009-02-27 2011-05-24 International Business Machines Corporation Advanced memory device having reduced power and improved performance
KR20100102817A (ko) 2009-03-12 2010-09-27 삼성전자주식회사 반도체 장치의 콘트롤 신호 구동장치
US8144529B2 (en) 2009-03-31 2012-03-27 Intel Corporation System and method for delay locked loop relock mode
US7969813B2 (en) 2009-04-01 2011-06-28 Micron Technology, Inc. Write command and write data timing circuit and methods for timing the same
US8004884B2 (en) 2009-07-31 2011-08-23 International Business Machines Corporation Iterative write pausing techniques to improve read latency of memory systems
KR101585213B1 (ko) 2009-08-18 2016-01-13 삼성전자주식회사 라이트 레벨링 동작을 수행하기 위한 메모리 장치의 제어 방법, 메모리 장치의 라이트 레벨링 방법, 및 라이트 레벨링 동작을 수행하는 메모리 컨트롤러, 메모리 장치, 및 메모리 시스템
US8307270B2 (en) 2009-09-03 2012-11-06 International Business Machines Corporation Advanced memory device having improved performance, reduced power and increased reliability
KR20110052941A (ko) * 2009-11-13 2011-05-19 삼성전자주식회사 어디티브 레이턴시를 가지는 반도체 장치
KR101043722B1 (ko) 2010-02-04 2011-06-27 주식회사 하이닉스반도체 레이턴시 제어회로 및 이를 포함하는 반도체 메모리장치
US8291126B2 (en) 2010-03-23 2012-10-16 Spansion Llc Variable read latency on a serial memory bus
US8560796B2 (en) 2010-03-29 2013-10-15 Freescale Semiconductor, Inc. Scheduling memory access requests using predicted memory timing and state information
US8522067B2 (en) 2010-06-17 2013-08-27 Stmicroelectronics, Inc. Variable latency interface for read/write channels
TWI414207B (zh) 2010-07-16 2013-11-01 Macroblock Inc 串列控制器與串列雙向控制器
US9098438B2 (en) 2010-09-30 2015-08-04 Texas Instruments Incorporated Synchronized voltage scaling and device calibration
US8645637B2 (en) 2010-11-16 2014-02-04 Micron Technology, Inc. Interruption of write memory operations to provide faster read access in a serial interface memory
US8509011B2 (en) 2011-04-25 2013-08-13 Micron Technology, Inc. Command paths, apparatuses, memories, and methods for providing internal commands to a data path
JP2013118033A (ja) 2011-12-05 2013-06-13 Elpida Memory Inc 半導体装置
US8788896B2 (en) 2012-01-11 2014-07-22 Lsi Corporation Scan chain lockup latch with data input control responsive to scan enable signal
US8552776B2 (en) 2012-02-01 2013-10-08 Micron Technology, Inc. Apparatuses and methods for altering a forward path delay of a signal path
US9166579B2 (en) 2012-06-01 2015-10-20 Micron Technology, Inc. Methods and apparatuses for shifting data signals to match command signal delay
US9054675B2 (en) 2012-06-22 2015-06-09 Micron Technology, Inc. Apparatuses and methods for adjusting a minimum forward path delay of a signal path
US9001594B2 (en) 2012-07-06 2015-04-07 Micron Technology, Inc. Apparatuses and methods for adjusting a path delay of a command path
US9329623B2 (en) 2012-08-22 2016-05-03 Micron Technology, Inc. Apparatuses, integrated circuits, and methods for synchronizing data signals with a command signal
US8913448B2 (en) 2012-10-25 2014-12-16 Micron Technology, Inc. Apparatuses and methods for capturing data in a memory
US8780655B1 (en) 2012-12-24 2014-07-15 Arm Limited Method and apparatus for aligning a clock signal and a data strobe signal in a memory system

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080080267A1 (en) * 2006-09-29 2008-04-03 Lee Hyeng Ouk Data output control circuit and data output control method
US20100066422A1 (en) * 2008-09-16 2010-03-18 Jen-Che Tsai Clock timing calibration circuit and clock timing calibration method for calibrating phase difference between different clock signals and related analog-to-digital conversion system using the same

Also Published As

Publication number Publication date
US20120254873A1 (en) 2012-10-04
CN106297866B (zh) 2019-04-02
CN103460293A (zh) 2013-12-18
KR20130139348A (ko) 2013-12-20
CN103460293B (zh) 2016-09-14
TW201602913A (zh) 2016-01-16
TWI560614B (en) 2016-12-01
WO2012134714A1 (en) 2012-10-04
US8984320B2 (en) 2015-03-17
CN106297866A (zh) 2017-01-04
TW201303735A (zh) 2013-01-16

Similar Documents

Publication Publication Date Title
KR101653035B1 (ko) 데이터 블록에 명령을 제공하기 위한 명령 경로, 장치, 및 방법
US8644096B2 (en) Command paths, apparatuses, memories, and methods for providing internal commands to a data path
US8552776B2 (en) Apparatuses and methods for altering a forward path delay of a signal path
US9001594B2 (en) Apparatuses and methods for adjusting a path delay of a command path
CN109643566B (zh) 用于调整命令信号路径的延迟的设备及方法
US9054675B2 (en) Apparatuses and methods for adjusting a minimum forward path delay of a signal path
KR100305546B1 (ko) 반도체장치,반도체시스템및디지탈지연회로
US8780655B1 (en) Method and apparatus for aligning a clock signal and a data strobe signal in a memory system
US9793884B2 (en) Apparatuses and methods for phase interpolating clock signals and for providing duty cycle corrected clock signals
KR102401526B1 (ko) 입력 클록 신호와 다상 클록 신호 간의 위상 관계를 결정하기 위한 장치 및 방법
US7983094B1 (en) PVT compensated auto-calibration scheme for DDR3
US9601170B1 (en) Apparatuses and methods for adjusting a delay of a command signal path
US6262938B1 (en) Synchronous DRAM having posted CAS latency and method for controlling CAS latency
US7672191B2 (en) Data output control circuit
US20110228625A1 (en) Write command and write data timing circuit and methods for timing the same
US8823426B2 (en) Deserializers
KR100883140B1 (ko) 데이터 출력 제어회로, 반도체 메모리 장치 및 그의 동작방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant