KR101647384B1 - 반도체 소자 - Google Patents

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Abstract

복합 유전막을 가지는 반도체 소자를 개시한다. 본 발명에 따른 반도체 소자는 본 발명에 따른 반도체 소자는 트랜지스터가 형성되는 활성 영역을 포함하는 반도체 기판, 반도체 기판 상에 형성된 복합 유전막 및 복합 유전막을 덮는 전극층을 포함하되, 복합 유전막은 비정질 금속 실리케이트막 및 결정질 금속계 절연막으로 이루어진다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 구체적으로는 복합 유전막을 가지는 반도체 소자에 관한 것이다.
최근 반도체 산업의 발전과 사용자의 요구에 따라 전자기기는 더욱 더 고집적화 및 고성능화되고 있으며 이에 따라 전자기기의 핵심 부품인 반도체 소자 또한 고집적화 및 고성능화가 요구되고 있다. 특히 종래 반도체 소자의 제조에 사용되는 절연층에 사용되는 재료로는 요구되는 유전특성 또는 절연특성을 만족시킬 수 없게 되고 있다.
본 발명의 기술적 과제는 상기한 종래의 문제점을 해결하기 위한 것으로, 복합 유전막을 포함하는 반도체 소자를 제공하는 것이다.
상기 기술적 과제를 해결하기 위하여, 본 발명은 다음과 같은 반도체 소자를 제공한다.
본 발명에 따른 반도체 소자는 트랜지스터가 형성되는 활성 영역을 포함하는 반도체 기판, 상기 반도체 기판 상에 형성된 복합 유전막 및 상기 복합 유전막을 덮는 전극층을 포함하되, 상기 복합 유전막은 비정질 금속 실리케이트막 및 결정질 금속계 절연막으로 이루어진다.
상기 결정질 금속계 절연막은 결정질 금속 산화물 또는 결정질 금속 실리케이트로 이루어질 수 있다.
상기 결정질 금속계 절연막은 하프늄 또는 지르코늄을 포함하여 이루어질 수 있다.
상기 결정질 금속계 절연막은 등축정계, 정방정계 또는 사방정계의 구조를 가질 수 있다.
상기 결정질 금속 산화물은 루틸(rutile) 구조를 가지는 티타늄 산화물일 수 있다.
상기 결정질 금속계 절연막은, 결정질 티타늄계 절연막, 결정질 하프늄계 절연막, 결정질 지르코늄계 절연막 및 결정질 하프늄-지르코늄계 절연막으로 이루어지는 결정질 금속계 절연막 군에서 선택된 적어도 2개의 결정질 금속계 절연막으로 이루어지는 다층막일 수 있다.
상기 비정질 절연막은, 다층막인 상기 결정질 금속계 절연막 중 접촉하는 결정질 금속계 절연막과 적어도 하나의 금속 원자를 공통으로 포함하는 비정질 금속계 절연막일 수 있다.
상기 비정질 금속 실리케이트막은, 상기 결정질 금속계 절연막을 이루는 다층막들 사이에 배치될 수 있다.
또는 본 발명에 따른 반도체 소자는 트랜지스터가 형성되는 활성 영역을 포함하는 반도체 기판, 상기 트랜지스터와 전기적으로 연결되는 콘택 플러그를 구비하는 층간 절연층, 상기 콘택 플러그와 전기적으로 연결되는 하부 전극층, 상기 하부 전극층 상에 형성된 캐패시터 유전막 및 상기 캐패시터 유전막을 덮는 상부 전극층을 포함하되, 상기 캐패시터 유전막은 비정질 금속 실리케이트막 및 결정질 금속계 절연막으로 이루어진 복합 유전막이다.
또는 본 발명에 따른 반도체 소자는 트랜지스터가 형성되는 활성 영역을 포함하는 반도체 기판, 상기 반도체 기판 상에 순차적으로 적층된 터널링 절연막 및 전하 저장층, 상기 전하 저장층 상에 형성된 블로킹 절연막 및 상기 블로킹 절연막을 덮는 전극층을 포함하되, 상기 블로킹 절연막은 비정질 금속 실리케이트막 및 결정질 금속계 절연막으로 이루어진 복합 유전막이다.
본 발명의 실시 예에 따른 반도체 소자는 누설 전류 특성을 개선하여, 더 좋은 절연 특성을 가지는 복합 유전막을 포함한다. 따라서 복합 유전막을 캐패시터 유전막 또는 블로킹 절연막으로 사용하면 보다 신뢰성 있는 휘발성 또는 비휘발성 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 복합 유전막을 포함하는 반도체 소자의 제1 양상을 나타내는 단면도이다.
도 2는 본 발명의 실시 예에 따른 복합 유전막을 포함하는 반도체 소자의 제2 양상을 나타내는 단면도이다.
도 3은 본 발명의 실시 예에 따른 복합 유전막을 포함하는 반도체 소자의 제3 양상을 나타내는 단면도이다.
도 4는 본 발명의 실시 예에 따른 복합 유전막을 포함하는 반도체 소자의 제4 양상을 나타내는 단면도이다.
도 5는 본 발명의 실시 예에 따른 복합 유전막의 제1 양상을 나타내는 단면도이다.
도 6은 본 발명의 실시 예에 따른 복합 유전막의 제2 양상을 나타내는 단면도이다.
도 7은 본 발명의 실시 예에 따른 복합 유전막의 제3 양상을 나타내는 단면도이다.
도 8은 본 발명의 실시 예에 따른 복합 유전막의 제4 양상을 나타내는 단면도이다.
도 9는 본 발명의 실시 예에 따른 복합 유전막의 제5 양상을 나타내는 단면도이다.
도 10은 본 발명의 실시 예에 따른 복합 유전막의 제6 양상을 나타내는 단면도이다.
도 11은 본 발명의 실시 예에 따른 복합 유전막의 제7 양상을 나타내는 단면도이다.
도 12은 본 발명의 실시 예에 따른 복합 유전막의 누설 전류를 결정질 금속 절연막의 누설 전류와 비교하는 그래프이다.
도 13은 본 발명의 일 실시 예에 따른 카드(800)를 보여주는 개략도이다.
도 14는 본 발명의 일 실시 예에 따른 시스템(900)을 보여주는 블록도이다.
<도면에 주요부분에 대한 설명>
100 : 반도체 기판, 400 : 하부 전극층, 500 : 복합 유전막, 600 : 전극층/상부 전극층, 520 : 결정질 금속계 절연막, 540 : 비정질 금속 실리케이트막
이하, 본 발명의 실시 예들에 따른 반도체 소자를 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시 예들에 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 즉, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시 예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다. 본문에 설명된 실시 예들에 의해 한정되는 것이 아니므로 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접촉되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접촉되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해될 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접촉되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해될 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석될 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성 요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시 예에 따른 복합 유전막을 포함하는 반도체 소자의 제1 양상을 나타내는 단면도이다.
도 1을 참조하면, 반도체 소자(1)는 반도체 기판(100) 상에 형성되어 캐패시터의 유전막으로 사용되는 복합 유전막(500)을 포함한다. 반도체 기판(100)은 예를 들면, 실리콘 기판과 같은 통상의 반도체로 이루어질 수 있다. 반도체 기판(100)에는 예를 들면, 트랜지스터와 같은 반도체 소자 형성에 필요한 웰(well)과 같은 불순물 주입 영역(미도시) 등이 형성되어 있을 수 있으며, 소자 분리막(102)이 배치될 수 있다. 소자 분리막(102)은 예를 들면, 실리콘 산화물을 포함할 수 있다. 소자 분리막(102)에 의하여 반도체 기판(100)에는 고립되는 활성영역(104)이 형성될 수 있다. 활성영역(104)에는 소스 및 드레인 영역(106)이 형성되고, 활성영역(104) 상에는 게이트 절연층 및 게이트 라인을 포함하는 게이트 구조물(150)이 형성되어 트랜지스터를 형성할 수 있다. 또한 비트라인(미도시)이 포함될 수 있으며, 활성영역(104)을 통하여 상기 트랜지스터와 연결되는 콘택 플러그(300)가 구비되는 층간절연층(200)이 형성될 수 있다.
층간절연층(200)은 단일 막질일 수도 있으나, 적어도 두 번 이상의 증착을 통해 얻어지는 다중 막질일 수도 있다. 예를 들면, 상기 게이트라인 간의 분리를 위한 절연층, 상기 비트라인 간의 분리를 위한 절연층, 상기 게이트라인 및 상기 비트라인 간의 분리를 위한 절연층, 및 상기 비트라인을 덮는 절연층 등이 포함될 수 있다. 또한 이들 각각의 절연층도 단일 막질일 수도 있으나, 적어도 두 번 이상의 증착을 통해 얻어지는 단일 막질일 수도 있다. 층간절연층(200)은 예를 들어 실리콘 산화막을 포함할 수 있다.
콘택 플러그(300)는 층간절연층(200)을 식각하여 활성영역(104), 특히 소스 또는 드레인 영역(106)을 노출시킨 후 형성할 수 있다. 콘택 플러그(300)는 도핑된 폴리실리콘, 금속, 금속 실리사이드(silicide) 또는 금속 질화물을 적층하여 형성하거나, 도핑된 폴리실리콘을 단독으로 사용해서 형성될 수 있다. 그러나, 층간절연층(200)이 다중 막질일 경우, 여러 단계를 통하여 형성할 수 있다. 예를 들면, 상기 게이트라인 간의 분리를 위한 절연층을 일부 식각하여 활성영역(104), 특히 소스 또는 드레인 영역(106)을 통하여 상기 트랜지스터와 연결되는 랜딩 패드를 형성하고, 상기 비트라인 간의 분리를 위한 절연층 및 상기 게이트라인 및 상기 비트라인 간의 분리를 위한 절연층을 일부 식각하여 상기 랜딩 패드와 연결되는 매립 플러그를 형성하는 2단계를 통하여 형성할 수 있다. 상기 랜딩 패드 및 상기 매립 플러그는 각각 도핑된 폴리실리콘, 금속, 금속 실리사이드 또는 금속 질화물을 적층하여 형성하거나, 도핑된 폴리실리콘을 단독으로 사용해서 형성될 수 있다. 또한 필요에 따라서는 상기 매립 플러그와 연결되는 추가 플러그를 더 형성할 수 있다.
상기 게이트라인은 상기 게이트 절연층에 의하여 활성 영역(104)과 전기적으로 절연되며, 도핑된 폴리실리콘, 금속(W, Ti, Cu 등), 금속 실리사이드, 금속 질화물 또는 이들의 적층 구조로 형성될 수 있다. 또한 상기 게이트라인 상에는 캐핑 패턴이 형성될 수 있으며, 상기 게이트라인 및 상기 캐핑패턴의 양 측면에는 게이트 스페이서가 형성되어 게이트 구조물(150)을 이룰 수 있다. 상기 게이트 절연층은 실리콘 산화막 또는 고유전률을 가지는 절연막을 사용해서 형성될 수 있다. 또한 상기 캐핑 패턴 및 상기 게이트 스페이서는 실리콘 질화막을 사용해서 형성될 수 있다.
상기 비트라인은 상기 게이트라인과 교차하거나 평행하도록 형성될 수 있으며, 절연물질들에 의하여 상기 게이트라인과 절연될 수 있다. 상기 비트라인은 도핑된 폴리실리콘, 금속(W, Ti, Cu 등), 금속 실리사이드, 금속 질화물 또는 이들의 적층 구조로 형성될 수 있다. 상기 비트라인 상에는 비트라인 캐핑 패턴(미도시)이 형성될 수 있으며, 상기 비트라인 및 상기 비트라인 캐핑 패턴의 양측면에는 비트라인 스페이서(미도시)가 형성될 수 있다.
캐패시터를 형성하기 위하여, 콘택 플러그(300)와 연결되는 도전체인 하부 전극층(400)을 형성할 수 있다. 하부 전극층(400)은 후속 공정에서 산화를 유발시키지 않는 물질로 선택하는 것이 바람직하다. 하부 전극층(400)은, 예를 들면, 폴리실리콘, 금속, 금속질화물 및 금속실리사이드로 구성되는 군으로부터 선택되는 하나 또는 이들의 조합인 도전체로 형성할 수 있다.
하부 전극층(400)은 도면에서 평판으로 나타내었으나, 이에 한정되지 않는다. 즉 두개의 전극 사이의 유전체가 형성된 캐패시터 구조를 유지하는 한, 본 발명의 범위를 제한하지 않는다.
하부 전극층(400) 상에는 캐패시터 유전막으로 복합 유전막(500)을 형성할 수 있다. 복합 유전막(500)의 자세한 구성은 후술하도록 하나, 복합 유전막(500)은 비정질 금속 실리케이트막 및 결정질 금속 절연막(metal-based insulating layer)로 이루어질 수 있다. 상기 결정질 금속 절연막은 결정질 금속 산화물 또는 결정질 금속 실리케이트로 이루어질 수 있다. 복합 유전막(500) 상에는 상부 전극층(600, 이하에서는 전극층이라는 용어와 혼용하여 사용할 수 있다)을 형성할 수 있다. 상부 전극층(600)은 예를 들면, 도핑된 폴리실리콘, 금속(Al, W, Cu, Ti, Ir, Ru, Pt 등), 금속실리사이드, 금속질화물 및 도전성 금속산화물(RuO2, IrO2, SrRuO3 등)으로 구성되는 군으로부터 선택되는 하나 또는 이들의 조합인 도전체로로 형성될 수 있다.
캐패시터 유전막으로 결정질 금속 절연막을 사용할 때, 이들은 완전한 단결정 구조를 가지지 못할 수 있다. 따라서 결정질 금속 절연막으로 이루어지는 캐패시터 유전막은 결정립계(grain boundary)를 가질 수 있다. 따라서 하부 전극층(400) 상에 결정질 금속 절연막으로 이루어지는 캐패시터 유전막을 형성하면, 캐패시터 유전막은 하부 전극층(400)의 결정 구조의 영향을 일부분 받을 수 있다. 따라서 하부 전극층(400)의 결정립계와 캐패시터 유전막의 결정립계가 연결되어 나타날 수 있다.
마찬가지로, 결정질 금속 절연막으로 이루어지는 캐패시터 유전막 상에 상부 전극층(600)을 형성하면, 상부 전극층(600)은 캐패시터 유전막의 결정 구조의 영향을 일부분 받을 수 있다. 따라서 캐패시터 유전막의 결정립계와 상부 전극층(600)의 결정립계가 연결되어 나타날 수 있다. 이하에서는 2개 이상의 층 사이에서 결정립계가 연결되어 있는 형상을 연결될 결정립계라 호칭할 수 있다.
이와 같이 연결된 결정립계는 누설 전류의 경로가 될 수 있기 때문에, 연결된 결정립계가 있을 경우에는 누설 전류가 증가될 수 있다. 그러나 캐패시터 유전막으로 결정질 금속 절연막과 비정질 금속 실리케이트막이 함께 포함되는 복합 유전막(500)을 사용하면, 비정질 금속 실리케이트막에 의하여 연결된 결정립계가 형성을 방지하거나, 누설 전류의 경로를 차단할 수 있다.
도 2는 본 발명의 실시 예에 따른 복합 유전막을 포함하는 반도체 소자의 제2 양상을 나타내는 단면도이다.
도 2를 참조하면, 하부 전극층(400)을 실린더(cylinder) 형상으로 형성할 수 있다. 실린더 형상의 하부 전극층(400)을 형성하기 위하여 예를 들면, 콘택 플러그(300)가 형성된 층간절연층(200) 상에 몰드층(미도시)을 형성할 수 있다. 그 후 상기 몰드층에 콘택 플러그(300)가 노출되는 개구부(미도시)를 형성한 후, 상기 개구부가 완전히 매립되지 않고 상기 개구부의 표면이 모두 덮히도록, 상기 몰드층 상에 하부 전극 물질층(미도시)을 형성할 수 있다. 그 후 상기 개구부 내를 제외한 상기 몰드층 표면 상에 형성된 상기 하부 전극 물질층을 제거하고 상기 몰드층을 모두 제거하여 실린더 형상의 하부 전극층(400)을 형성할 수 있다.
이때 상기 몰드층을 제거할 때, 층간절연층(200)이 함께 제거되는 것을 방지하기 위하여 층간절연층(200) 상에 콘택 플러그(300)가 노출되는 식각 저지막 패턴(310)을 형성할 수 있다.
실린더 형상의 하부 전극층(400) 상에 복합 유전막(500) 및 상부 전극층(600)을 순차적으로 형성하여 캐패시터를 포함하는 반도체 소자(2)를 형성할 수 있다.
도 3은 본 발명의 실시 예에 따른 복합 유전막을 포함하는 반도체 소자의 제3 양상을 나타내는 단면도이다.
도 3을 참조하면, 하부 전극층(400)을 기둥(pillar) 형상으로 형성할 수 있다. 기둥 형상의 하부 전극층(400)을 형성하기 위하여 예를 들면, 콘택 플러그(300)가 형성된 층간절연층(200) 상에 몰드층(미도시)을 형성할 수 있다. 그 후 상기 몰드층에 콘택 플러그(300)가 노출되는 개구부(미도시)를 형성한 후, 상기 개구부가 완전히 매립되되록 상기 몰드층 상에 하부 전극 물질층(미도시)을 형성할 수 있다. 그 후 상기 개구부 내를 제외한 상기 몰드층 표면 상에 형성된 상기 하부 전극 물질층을 제거한 후 상기 몰드층을 제거하여 기둥 형상의 하부 전극층(400)을 형성할 수 있다.
이때 상기 몰드층을 제거할 때, 층간절연층(200)이 함께 제거되는 것을 방지하기 위하여 층간절연층(200) 상에 콘택 플러그(300)가 노출되는 식각 저지막 패턴(310)을 형성할 수 있다.
기둥 형상의 하부 전극층(400) 상에 복합 유전막(500) 및 상부 전극층(600)을 순차적으로 형성하여 캐패시터를 포함하는 반도체 소자(3)를 형성할 수 있다.
도 4는 본 발명의 실시 예에 따른 복합 유전막을 포함하는 반도체 소자의 제4 양상을 나타내는 단면도이다.
도 4를 참조하면, 반도체 소자(4)는 블로킹 절연막으로 사용되는 복합 유전막(500)을 포함한다. 반도체 기판(100) 상에 터널링 산화막(110)을 형성한다. 반도체 기판(100)은 예를 들면, 실리콘 기판과 같은 통상의 반도체로 이루어질 수 있다. 반도체 기판(100)에는 예를 들면, 트랜지스터와 같은 반도체 소자 형성에 필요한 웰(well)과 같은 불순물 주입 영역(미도시), 개별 반도체 소자 간의 분리를 위한 소자 분리막(102), 소스 및 드레인 영역(106) 등이 형성될 수 있다.
터널링 절연막(110)은 터널링 작용을 일으킬 수 있도록 형성하며, 30Å 내지 800Å의 두께를 가지도록 형성하는 것이 바람직하다. 터널링 절연막(110)은 실리콘 산화막(SiO2)이거나 하프늄 또는 지르코늄의 산화막과 같은 고유전율을 가지는 절연막을 포함할 수 있으나, 이에 제한되지는 않는다.
터널링 절연막(110) 상에 전하 저장층(120)을 형성할 수 있다. 전하 저장층(120)은 20Å 내지 200Å의 두께를 가지도록 형성할 수 있으며, 크게 2가지 종류로 구분하여 형성할 수 있다. 전하 저장층(120)으로 도전체를 사용하는 경우, 전하 저장층(120)은 부유 게이트(floating gate)의 역할을 한다. 이 경우 전하 저장층(120)은 도핑되지 않은 폴리실리콘, n-타입 또는 p-타입 불순물로 도핑된 폴리실리콘 또는 금속을 포함하는 도전체일 수 있다.
전하 저장층(120)으로 절연체를 사용하는 경우, 전하 저장층(120)은 트랩층(trap layer)의 역할을 한다. 트랩층의 역할을 하는 전하 저장층(120)은 실리콘 산화막보다 유전율이 크고, 후술할 블로킹 절연막보다는 유전율이 작은 물질로 형성하는 것이 바람직하다. 예를 들어, 실리콘 산화막의 유전율이 3.9인 경우 전하 저장층(120)의 유전율이 3.9보다 약 6인 실리콘 질화막으로 형성할 수 있다. 따라서 상기 블로킹 절연막은 유전율이 6보다는 크도록 형성할 수 있다. 이 경우 전하 저장층(120)은 실리콘 질화막, 알루미늄 질화막 또는 실리콘 옥시나이트라이드(oxynitride)막과 같은 질화막을 포함하여 형성할 수 있다.
전하 저장층(120) 상에는 블로킹 절연막으로 복합 유전막(500)을 형성하며, 복합 유전막(500) 상에는 전극층(600)을 형성한다. 복합 유전막(500)의 자세한 구성은 역시 후술하도록 하나, 복합 유전막(500)은 비정질 금속 실리케이트막 및 결정질 금속 절연막로 이루어질 수 있다. 상기 결정질 금속 절연막은 결정질 금속 산화물 또는 결정질 금속 실리케이트로 이루어질 수 있다. 전극층(600)은 예를 들면, 도핑된 폴리실리콘, 금속(Al, W, Cu, Ti, Ir, Ru, Pt 등), 금속실리사이드, 금속질화물 및 도전성 금속산화물(RuO2, IrO2, SrRuO3 등)으로 구성되는 군으로부터 선택되는 하나 또는 이들의 조합인 도전체로로 형성될 수 있다.
블로킹 절연막으로 결정질 금속 절연막을 사용할 때, 이들은 완전한 단결정 구조를 가지지 못할 수 있다. 따라서 결정질 금속 절연막으로 이루어지는 블로킹 절연막은 결정립계(grain boundary)를 가질 수 있다. 따라서 도전체인 전하 저장층(120) 상에 결정질 금속 절연막으로 이루어지는 블로킹 절연막을 형성하면, 블로킹 절연막은 전하 저장층(120)의 결정 구조의 영향을 일부분 받을 수 있다. 따라서 전하 저장층(120)의 결정립계와 캐패시터 유전막의 결정립계가 연결되어 나타날 수 있다.
마찬가지로, 결정질 금속 절연막으로 이루어지는 블로킹 절연막 상에 전극층(600)을 형성하면, 전극층(600)은 블로킹 절연막의 결정 구조의 영향을 일부분 받을 수 있다. 따라서 블로킹 절연막의 결정립계와 전극층(600)의 결정립계가 연결되어 나타날 수 있다.
이와 같이 연결된 결정립계는 누설 전류의 경로가 될 수 있기 때문에, 연결된 결정립계가 있을 경우에는 누설 전류가 증가될 수 있다. 그러나 블로킹 절연막으로 결정질 금속 절연막과 비정질 금속 실리케이트막이 함께 포함되는 복합 유전막(500)을 사용하면, 비정질 금속 실리케이트막에 의하여 연결된 결정립계가 형성을 방지하거나, 누설 전류의 경로를 차단할 수 있다.
전술한 바와 같이, 전하 저장층(120)으로 도전체를 사용하는 경우에는 부유 게이트형(floating gate type) 비휘발성 메모리 소자인 고전적인 의미의 플래시 메모리를 형성할 수 있다. 반면에 전하저장층(120)으로 절연체를 사용하는 경우에는 부유 트랩형(floating trap type) 비휘발성 메모리 소자인 전하 트랩형 플래시 메모리를 형성할 수 있다.
도 5 내지 도 11은 본 발명의 실시 예에 따른 복합 유전막의 양상들을 나타내는 단면도이다. 도 5 내지 도 11에서 설명하는 복합 유전막의 양상들은 도 1 내지 도 4에서 설명한 본 발명의 실시 예에 따른 복합 유전막을 포함하는 반도체 소자의 양상에 모두에 선택적으로 적용할 수 있다.
도 5는 본 발명의 실시 예에 따른 복합 유전막의 제1 양상을 나타내는 단면도이다.
도 5를 참조하면, 복합 유전막(500)은 결정질 금속계 절연막(520) 및 비정질 금속 실리케이트막(540)을 포함한다. 복합 유전막(500)은 반도체 기판(100) 상에 결정질 금속계 절연막(520)을 형성한 후, 결정질 금속계 절연막(520) 상에 비정질 금속 실리케이트막(540)을 형성하도록 하여 완성할 수 있다.
결정질 금속계 절연막(520)은 결정질 금속 산화물 또는 결정질 금속 실리케이트로 이루어질 수 있다. 즉, 결정질 금속계 절연막(520)은 동일한 물질로 이루어진 결정질 금속 산화물이거나 또는 동일한 물질로 이루어진 결정질 금속 실리케이트일 수 있다. 이때, 결정질 금속계 절연막(520)은 동일한 물질로 이루어진 다층의 결정질 금속 산화물이거나 또는 동일한 물질로 이루어진 다층의 결정질 금속 실리케이트일 수 있다. 또는 결정질 금속계 절연막(520)은 적어도 2개 층이 다른 물질로 이루어진 다층의 결정질 금속 산화물이거나, 적어도 2개 층이 다른 물질로 이루어진 다층의 결정질 금속 실리케이트일 수 있다. 또는 결정질 금속계 절연막(520)은 결정질 금속 산화물과 결정질 금속 실리케이트이 이루는 다층막일 수 있다.
결정질 금속계 절연막(520)을 구성할 수 있는 결정질 금속 산화물은 예를 들면, 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄-지르코늄 산화물((Hf,Zr)O2), 또는 알루미늄 산화물(Al2O3)이거나, 티타늄(Ti), 하프늄(Hf), 지르코늄(Zr), 또는 알루미늄(Al)을 포함하는 금속 산화물일 수 있다.
결정질 금속계 절연막(520)을 구성할 수 있는 결정질 금속 실리케이트는 예를 들면, 하프늄 실리케이트(Hfx1Siy1Oz1), 지르코늄 실리케이트(Zrx2SiY2Oz2), 하프늄-지르코늄 실리케이트((Hf,Zr)x3Siy3Oz3), 또는 알루미늄 실리케이트(Alx4Siy4Oz4)이거나 티타늄(Ti), 하프늄(Hf), 지르코늄(Zr), 또는 알루미늄(Al)을 포함하는 금속 실리케이트일 수 있다.
또한 결정질 금속계 절연막(520)을 구성할 수 있는 결정질 금속 실리케이트는 포함되는 금속 원자와 실리콘 원자 개수의 합계 중 실리콘 원자의 비율을 이하에서는 실리콘 농도이라 호칭할 수 있다. 상기 실리콘 농도가 높을수록, 실리콘 원자로부터 기인하는 압축 응력에 의하여 박막의 치밀성을 더욱 높일 수 있어 절연 특성도 향상된다. 그러나, 상기 실리콘 농도가 높을수록 전체 박막의 유전율을 감소시킬 수 있다. 따라서 상기 실리콘 농도는 1% 내지 10%로 할 수 있다. 또는 상기 실리콘 농도는 안정적인 결정성과 높은 유전율을 위하여 3% 내지 8%로 할 수 있다.
결정질 금속계 절연막(520)을 구성할 수 있는 결정질 금속 실리케이트는 금속 원자를 포함하는 금속 산화물과 실리콘 산화막을 교대로 구성되는 다층막을 형성한 후 열처리를 통하여 실리케이트로 형성할 수 있다. 이때 상기 금속 산화물과 실리콘 산화막은 두께와 층수는 결정질 금속 실리케이트의 상기 실리콘 농도를 고려하여 결정할 수 있다.
결정질 금속계 절연막(520)을 구성할 수 있는 티타늄 산화물(TiO2)은 루틸(rutile) 구조를 가질 수 있다. 또한 결정질 금속계 절연막(520)을 구성할 수 있는 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄-지르코늄 산화물((Hf,Zr)O2), 하프늄 실리케이트(Hfx1Siy1Oz1), 지르코늄 실리케이트(Zrx2SiY2Oz2), 또는 하프늄-지르코늄 실리케이트((Hf,Zr)x3Siy3Oz3)는 등축정계(cubic system), 정방정계(tetragonal system) 또는 사방정계(orthorhombic system)의 결정 구조를 가질 수 있다.
등축정계에 속하는 결정은 서로 수직(θ1=θ2=θ3=90ㅀ)이며 길이가 같은(a1=a2=a3) 3개의 결정축을 가지며, 입방정계라고도 불린다. 정방정계에 속하는 결정은 서로 수직(θ1=θ2=θ3=90ㅀ)인 3개의 결정축을 가지며, 이중 2개의 결정축은 길이가 같다(a4=a5≠a6). 또한 사방정계에 속하는 결정은 서로 수직(θ1=θ2=θ3=90ㅀ)인 3개의 결정축을 가지며, 이들 3개의 결정축은 길이가 서로 다르다(a7≠a8, a8≠a9, a7≠a9).
본 발명의 실시 예에 따른 결정질 금속계 절연막(520)을 구성할 수 있는 하프늄 또는 지르코늄을 포함하는 산화물 또는 실리케이트, 즉 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄-지르코늄 산화물((Hf,Zr)O2), 하프늄 실리케이트(Hfx1Siy1Oz1), 지르코늄 실리케이트(Zrx2SiY2Oz2), 또는 하프늄-지르코늄 실리케이트((Hf,Zr)x3Siy3Oz3)는 고집적화된 반도체 소자에 적용하기 위하여 매우 얇은 두께로 형성하는 경우, 결정축 길이의 구분이 어렵게 될 수 있다. 따라서 이와 같은 경우에는 별도의 구분을 하지 않고, "등축정계, 정방정계 또는 사방정계"로 기재하도록 한다.
결정질 금속계 절연막(520)은 먼저 비정질의 상태로 증착한 후에, 후속 열처리를 통하여 결정성을 가지도록 할 수 있다. 또는 결정질 금속계 절연막(520)은 인시츄(in-situ)로 결정성을 가지도록 할 수 있다. 또는 결정질 금속계 절연막(520)이 다층막일 경우, 상대적으로 낮은 온도의 열처리에서 결정성을 가질 수 있는 막을 먼저 하부층으로 형성된 후, 결정질인 상기 하부층을 상기 하부층 상에 상부층을 형성할 수 있다. 이 경우, 상기 상부층이 결정성을 가지도록 하기 위한 열처리는 생략할 수 있다. 또는 상기 하부층이 없이 상기 상부층이 결정성을 가지도록 하기 위한 열처리 온도보다 낮은 온도에서의 열처리로 상기 상부층이 결정성을 가지도록 할 수 있다.
또는 결정질 금속계 절연막(520)을 형성하기 위하여, 상대적으로 낮은 온도인 제1 온도에서의 열처리에서 결정성을 가질 수 있는 제1 막과 상대적으로 높은 온도인 제2 온도에서의 열처리에서 결정성을 가질 수 있는 제2 막을 교대로 구성한 후, 상기 제1 온도와 상기 제2 온도 사이의 제3 온도에서 열처리를 통하여 상기 제1 막과 상기 제2 막이 모두 결정성을 가지도록 할 수도 있다. 이 경우, 상기 제1 온도보다 높은 상기 제3 온도에서 열처리를 통하여 상기 제1 막이 먼저 결정화가 됨과 동시에 상기 제2 막에 대한 시드 역할을 하여, 상기 제2 막이 상기 제3 온도보다 낮은 상기 제2 온도에서 결정성을 가질 수 있다.
일반적으로 금속 산화물보다 금속 실리케이트가 상대적으로 낮은 온도에서 결정성을 가질 수 있다. 또한 하프늄보다 지르코늄을 포함하는 금속 산화물 또는 금속 실리케이트 또한 상대적으로 낮은 온도에서 결정성을 가질 수 있다. 예를 들면, 하프늄 산화막보다는 하프늄 실리케이트가 더 낮은 온도에서 결정성을 가질 수 있으며, 하프늄 실리케이트보다 지르코늄 실리케이트가 더 낮은 온도에서 결정성을 가질 수 있다. 또한 예를 들면, 지르코늄의 비율이 상대적으로 적은 하프늄-지르코늄 실리케이트보다 지르코늄의 비율이 상대적으로 많은 하프늄-지르코늄 실리케이트가 더 낮은 온도에서 결정성을 가질 수 있다.
이와 같이, 결정질 금속계 절연막(520)은 다양한 구조를 가질 수 있으나, 이하에서는 결정질 금속계 절연막(520)이 단일막인 경우를 위주로 설명하겠으며, 결정질 금속계 절연막(520)이 다층막인 경우는 후술하도록 한다.
도 5를 다시 참조하면, 결정질 금속계 절연막(520)은 반도체 기판(100)에 가깝도록 배치되고, 비정질 금속 실리케이트막(540)은 결정질 금속계 절연막(520)과 전극층(600)의 사이에 배치될 수 있다. 따라서 비정질 금속 실리케이트막(540)은 전극층(600)과 결정질 금속계 절연막(520) 사이에서 연결된 결정립계를 차단할 수 있다.
이때 비정질 금속 실리케이트막(540)은 결정질 금속계 절연막(520)이 포함하는 금속 원자와 적어도 하나의 금속 원자를 공통으로 포함할 수 있다. 예를 들면, 결정질 금속계 절연막(520)이 하프늄 원자를 포함하는 결정질 금속 산화물 또는 결정질 금속 실리케이트인 경우, 비정질 금속 실리케이트막(540) 또한 하프늄 원자를 포함하는 비정질 금속 실리케이트일 수 있다.
결정질 금속계 절연막(520)이 복수의 금속 원자를 포함하는 결정질 금속 산화물 또는 결정질 금속 실리케이트인 경우, 비정질 금속 실리케이트막(540)은 상기 복수의 금속 원자 중 적어도 하나의 금속 원자를 포함하는 비정질 금속 실리케이트일 수 있다. 또는 결정질 금속계 절연막(520)이 복수의 금속 원자를 포함하는 결정질 금속 산화물 또는 결정질 금속 실리케이트인 경우, 비정질 금속 실리케이트막(540)은 상기 복수의 금속 원자 중 적어도 가장 많은 비율을 차지하는 금속 원자를 포함하는 비정질 금속 실리케이트일 수 있다. 이를 통하여 결정질 금속계 절연막(520)과 비정질 금속 실리케이트막(540) 사이의 계면 특성을 향상시킬 수 있다.
비정질 금속 실리케이트막(540)의 유전율은 결정질 금속계 절연막(520)의 유전률보다 낮을 수 있기 때문에, 복합 유전막(500)이 충분한 유전율을 가질 수 있도록, 복합 유전막(500)을 구성하는 비정질 금속 실리케이트막(540)의 두께(t2)는 결정질 금속계 절연막(520)의 두께(t1)보다 적게 형성할 수 있다. 예를 들면, 비정질 금속 실리케이트막(540)의 두께(t2)를 결정질 금속계 절연막(520)의 두께(t1)의 1/3 이하로 형성하여, 비정질 금속 실리케이트막(540)의 두께(t2)가 복합 유전막(500) 전체 두께(t)의 1/4 이하가 되도록 할 수 있다.
후술될 결정질 금속계 절연막(520)이 다층막이거나 분리된 복수개의 막으로 이루어진 경우에도, 결정질 금속계 절연막(520)과 비정질 금속 실리케이트막(540)의 두께의 비율, 즉 복합 유전막(500)의 전체 두께(t) 중 비정질 금속 실리케이트막(540)의 두께(t2)의 비율은 동일하게 적용될 수 있다.
결정질 금속계 절연막(520) 또는 비정질 금속 실리케이트막(540)은 원자층 증착법(ALD, Atomic Layer Deposition)에 의하여 형성할 수 있다. 따라서 비정질 금속 실리케이트막(540)은 복합 유전막(500)의 유전율 감소는 최소화하면서 누설 전류를 차단할 수 있도록 10Å 이하의 두께를 가지도록 형성할 수 있다.
도 6은 본 발명의 실시 예에 따른 복합 유전막의 제2 양상을 나타내는 단면도이다.
도 6을 참조하면, 복합 유전막(500)은 반도체 기판(100)과 전극층(600) 사이에 제1 결정질 금속계 절연막(520a), 제2 결정질 금속계 절연막(520b) 및 비정질 금속 실리케이트막(540)이 순차적으로 적층된 구성으로 이루어진다. 즉, 결정질 금속계 절연막(520)은 다층막으로 형성될 수 있다.
이때 비정질 금속 실리케이트막(540)은 접촉하는 제2 결정질 금속계 절연막(520b)이 포함하는 금속 원자와 적어도 하나의 금속 원자를 공통으로 포함할 수 있다. 예를 들면, 제2 결정질 금속계 절연막(520b)이 하프늄 원자를 포함하는 결정질 금속 산화물 또는 결정질 금속 실리케이트인 경우, 비정질 금속 실리케이트막(540) 또한 하프늄 원자를 포함하는 비정질 금속 실리케이트일 수 있다. 특히 제2 결정질 금속계 절연막(520b)과 비정질 금속 실리케이트막(540)이 직접 접촉하는 경우, 계면 특성을 향상시킬 수 있다.
도 7은 본 발명의 실시 예에 따른 복합 유전막의 제3 양상을 나타내는 단면도이다.
도 7을 참조하면, 복합 유전막(500)은 반도체 기판(100) 상에 비정질 금속 실리케이트막(540)을 형성한 후, 비정질 금속 실리케이트막(540) 상에 결정질 금속계 절연막(520)을 형성하도록 하여 완성할 수 있다.
이를 통하여, 비정질 금속 실리케이트막(540)이 반도체 기판(100) 방향으로의 누설 전류를 차단할 수 있다. 특히, 비정질 금속 실리케이트막(540)과 반도체 기판 방향(100)으로 도 1 내지 도 3에서 보인 하부 전극층(400)이 형성되거나, 도 4에서 보인 전하 저장층(120)이 도전체로 형성된 경우, 결정질 금속계 절연막(520)과 하부 전극층(400) 또는 도전체인 전하 저장층(120) 사이에 형성될 수 있는 연결된 결정립계를 차단할 수 있다.
도 8은 본 발명의 실시 예에 따른 복합 유전막의 제4 양상을 나타내는 단면도이다.
도 8을 참조하면, 복합 유전막(500)은 반도체 기판(100)과 전극층(600) 사이에 제1 결정질 금속계 절연막(520a), 비정질 금속 실리케이트막(540) 및 제2 결정질 금속계 절연막(520b)이 순차적으로 적층된 구성으로 이루어진다. 즉, 제1 결정질 금속계 절연막(520a)과 제2 결정질 금속계 절연막(520b)의 2개 층으로 이루어진 결정질 금속계 절연막(520)의 사이에 비정질 금속 실리케이트막(540)이 배치된 구성으로 이루어진다.
따라서 비정질 금속 실리케이트막(540)은 제1 결정질 금속계 절연막(520a)과 제2 결정질 금속계 절연막(520b) 사이에 형성될 수 있는 연결된 결정립계를 차단하여 누설 전류를 차단할 수 있다.
이때 비정질 금속 실리케이트막(540)은 접촉하는 제1 및 제2 결정질 금속계 절연막(520a, 520b)이 포함하는 금속 원자와 적어도 하나의 금속 원자를 공통으로 포함할 수 있다. 예를 들면, 제1 및 제2 결정질 금속계 절연막(520a, 520b)이 하프늄 원자를 포함하는 결정질 금속 산화물 또는 결정질 금속 실리케이트인 경우, 비정질 금속 실리케이트막(540) 또한 하프늄 원자를 포함하는 비정질 금속 실리케이트일 수 있다.
또는 예를 들면, 제1 결정질 금속계 절연막(520a)이 하프늄 원자를 포함하는 결정질 금속 산화물 또는 결정질 금속 실리케이트이고, 제2 결정질 금속계 절연막(520b)이 하프늄 원자를 포함하는 결정질 금속 산화물 또는 결정질 금속 실리케이트인 경우, 비정질 금속 실리케이트막(540)은 하프늄 원자 및 지르코늄 원자를 포함하는 비정질 금속 실리케이트일 수 있다. 특히 비정질 금속 실리케이트막(540)과 제1 및 제2 결정질 금속계 절연막(520a, 520b)이 집접 접촉하는 경우, 계면 특성을 향상시킬 수 있다.
도 9는 본 발명의 실시 예에 따른 복합 유전막의 제5 양상을 나타내는 단면도이다.
도 9를 참조하면, 복합 유전막(500)은 반도체 기판(100)과 전극층(600) 사이에 제1 결정질 금속계 절연막(522a), 제2 결정질 금속계 절연막(522b), 비정질 금속 실리케이트막(540) 및 제3 결정질 금속계 절연막(522c)이 순차적으로 적층된 구성으로 이루어진다. 즉, 제1 결정질 금속계 절연막(522a), 제2 결정질 금속계 절연막(522b) 및 제3 결정질 금속계 절연막(522c)의 복수 개의 층으로 이루어진 결정질 금속계 절연막(520)의 사이, 제2 결정질 금속계 절연막(522b) 및 제3 결정질 금속계 절연막(522c)의 사이에 비정질 금속 실리케이트막(540)이 배치된 구성으로 이루어진다.
따라서 비정질 금속 실리케이트막(540)은 제2 결정질 금속계 절연막(522b)과 제3 결정질 금속계 절연막(522c) 사이에 형성될 수 있는 연결된 결정립계를 차단하여 누설 전류를 차단할 수 있다.
이때 비정질 금속 실리케이트막(540)은 접촉하는 제2 및 제3 결정질 금속계 절연막(522b, 522c)이 포함하는 금속 원자와 적어도 하나의 금속 원자를 공통으로 포함할 수 있다. 그러나, 비정질 금속 실리케이트막(540)은 접촉하지 않는 제1 결정질 금속계 절연막(522a)이 포함하는 금속 원자와 공통된 금속 원자를 반드시 포함할 필요는 없다.
도 10은 본 발명의 실시 예에 따른 복합 유전막의 제6 양상을 나타내는 단면도이다.
도 10을 참조하면, 복합 유전막(500)은 반도체 기판(100)과 전극층(600) 사이에 제1 결정질 금속계 절연막(524a), 비정질 금속 실리케이트막(540), 제2 결정질 금속계 절연막(524b) 및 제3 결정질 금속계 절연막(524c)이 순차적으로 적층된 구성으로 이루어진다. 도 9에서 보인 본 발명의 실시 예에 따른 복합 유전막의 제5 양상과 달리, 제1 결정질 금속계 절연막(524a), 제2 결정질 금속계 절연막(524b) 및 제3 결정질 금속계 절연막(524c)의 복수 개의 층으로 이루어진 결정질 금속계 절연막(520)의 사이 중 제1 결정질 금속계 절연막(524a) 및 제2 결정질 금속계 절연막(524b)의 사이에 비정질 금속 실리케이트막(540)이 배치된 구성으로 이루어진다.
도 11은 본 발명의 실시 예에 따른 복합 유전막의 제7 양상을 나타내는 단면도이다.
도 11을 참조하면, 복합 유전막(500)은 반도체 기판(100)과 전극층(600) 사이에 제1 결정질 금속계 절연막(526a), 제1 비정질 금속 실리케이트막(540a), 제2 결정질 금속계 절연막(526b), 제3 결정질 금속계 절연막(526c) 및 제2 비정질 금속 실리케이트막(540b)이 순차적으로 적층된 구성으로 이루어진다.
즉, 비정질 금속 실리케이트막(540)은 제1 비정질 금속 실리케이트막(540a)과 제2 비정질 금속 실리케이트막(540b)의 2개 이상의 층이 다층을 이루거나 분리된 층을 이루도록 구성될 수 있다.
이 경우, 제1 비정질 금속 실리케이트막(540a)은 제1 결정질 금속계 절연막(526a) 및 제2 결정질 금속계 절연막(526b) 사이에 형성될 수 있는 연결된 결정립계를 차단하는 역할을 할 수 있으며, 제2 비정질 금속 실리케이트막(540b)은 제3 결정질 금속계 절연막(526c) 및 전극층(600) 사이에 형성될 수 있는 연결된 결정립계를 차단하는 역할을 할 수 있다. 비정길 금속 실리케이트막(540)은 결정질 금속계 절연막(520) 내부에 형성될 수 있는 결정립계를 차단하는 역할을 하는 제1 비정질 금속 실리케이트막(540a)과 결정질 금속계 절연막(520)과 전극층(600) 사이에 형성될 수 있는 연결된 결정립계를 차단하는 역할을 하는 제2 비정질 금속 실리케이트막(540b)을 모두 포함할 수 있다.
그러나, 비정질 금속 실리케이트막(540)의 전체 두께는 절연특성을 유지하는 한도에서 최소화하는 것이 복합 유전막(500)이 충분한 유전율을 가질 수 있도록, 비정질 금속 실리케이트막(540)은 최소한의 개수를 가지는 다층 구조 또는 복층 구조로 형성할 수 있다.
도 12은 본 발명의 실시 예에 따른 복합 유전막의 누설 전류를 결정질 금속 절연막의 누설 전류와 비교하는 그래프이다.
도 12를 참조하면, 도 5 내지 도 11에서 보인 비정질 금속 실리케이트막(540)을 형성하는 않은, 결정질 금속계 절연막만의 누설 전류(LR) 특성보다 본 발명의 실시 예에 따른 복합 유전막(500)의 누설 전류(LP) 특성이 더 좋게 나타남을 알 수 있다. 즉, 동일 전압(V)에서 결정질 금속계 절연막만의 누설 전류(LR)보다 본 발명의 실시 예에 따른 복합 유전막(500)의 누설 전류(LP)가 더 작은 값을 나타남을 알 수 있다.
따라서 도 5 내지 도 11에서 보인 본 발명의 실시 예에 따른 복합 유전막(500)을 캐패시터 유전막 또는 블로킹 절연막으로 사용하면 더 좋은 절연 특성을 나타낼 수 있음을 알 수 있다.
도 13은 본 발명의 일 실시 예에 따른 카드(800)를 보여주는 개략도이다.
도 13을 참조하면, 제어기(810)와 메모리(820)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(810)의 명령에 따라서, 메모리(820)와 제어기(810)는 데이터를 주고받을 수 있다. 이에 따라, 카드(800)는 메모리(820)에 데이터를 저장하거나 또는 메모리(820)로부터 데이터를 외부로 출력할 수 있다.
메모리(820)는 도 1 내지 도 4에서 설명한 반도체 소자와 같은 메모리 소자를 포함할 수 있다. 여기에 사용되는 메모리 소자는 그 종류에 제한되지 않고, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 상전이 메모리(phase change RAM; PRAM) 등을 포함할 수 있다.
이러한 카드(800)는 다양한 휴대용 전자 장치, 예컨대 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드에 이용될 수 있다.
도 14는 본 발명의 일 실시 예에 따른 시스템(900)을 보여주는 블록도이다.
도 14를 참조하면, 프로세서(910), 입/출력 장치(930) 및 메모리(920)는 버스(bus, 940)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(910)는 프로그램을 실행하고, 시스템(900)을 제어하는 역할을 할 수 있다. 입/출력 장치(930)는 시스템(900)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(900)은 입/출력 장치(930)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.
메모리(920)는 프로세서(910)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 메모리(920)는 도 1 내지 도 4에서 설명한 반도체 소자와 같은 메모리 소자를 포함할 수 있다. 여기에 사용되는 메모리 소자는 그 종류에 제한되지 않고, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 상전이 메모리(phase change RAM; PRAM) 등을 포함할 수 있다.
예를 들어, 이러한 시스템(900)은 다양한 휴대용 전자 장치, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.

Claims (10)

  1. 트랜지스터가 형성되는 활성 영역을 포함하는 반도체 기판,
    상기 반도체 기판 상에 형성된 복합 유전막 및
    상기 복합 유전막을 덮는 전극층을 포함하되,
    상기 복합 유전막은 비정질 금속 실리케이트막 및 결정질 금속계 절연막(metal-based insulating layer)으로 이루어지며,
    상기 비정질 금속 실리케이트막은, 상기 결정질 금속계 절연막과 상기 전극층 사이에서, 상기 결정질 금속계 절연막의 결정립계와 상기 전극층의 결정립계가 연결되는 것을 방지하는 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 결정질 금속계 절연막은 결정질 금속 산화물 또는 결정질 금속 실리케이트로 이루어지는 것을 특징으로 하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 결정질 금속계 절연막은 하프늄 또는 지르코늄을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자.
  4. 제2 항에 있어서,
    상기 결정질 금속계 절연막은 등축정계, 정방정계 또는 사방정계의 구조를 가지는 것을 특징으로 하는 반도체 소자.
  5. 제2 항에 있어서,
    상기 결정질 금속 산화물은 루틸(rutile) 구조를 가지는 티타늄 산화물인 것을 특징으로 하는 반도체 소자.
  6. 제2 항에 있어서,
    상기 결정질 금속계 절연막은,
    결정질 티타늄계 절연막, 결정질 하프늄계 절연막, 결정질 지르코늄계 절연막 및 결정질 하프늄-지르코늄계 절연막으로 이루어지는 결정질 금속계 절연막 군에서 선택된 적어도 2개의 결정질 금속계 절연막으로 이루어지는 다층막인 것을 특징으로 하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 비정질 금속 실리케이트막은,
    다층막인 상기 결정질 금속계 절연막 중 접촉하는 결정질 금속계 절연막과 적어도 하나의 금속 원자를 공통으로 포함하는 것을 특징으로 하는 반도체 소자.
  8. 삭제
  9. 트랜지스터가 형성되는 활성 영역을 포함하는 반도체 기판,
    상기 트랜지스터와 전기적으로 연결되는 콘택 플러그를 구비하는 층간 절연층,
    상기 콘택 플러그와 전기적으로 연결되는 하부 전극층,
    상기 하부 전극층 상에 형성된 캐패시터 유전막 및
    상기 캐패시터 유전막을 덮는 상부 전극층을 포함하되,
    상기 캐패시터 유전막은 비정질 금속 실리케이트막 및 결정질 금속계 절연막(metal-based insulating layer)으로 이루어진 복합 유전막이며,
    상기 비정질 금속 실리케이트막은, 상기 결정질 금속계 절연막과 상기 하부 또는 상부 전극층 사이에서, 상기 결정질 금속계 절연막의 결정립계와 상기 하부 또는 상부 전극층의 결정립계가 연결되는 것을 방지하는 것을 특징으로 하는 반도체 소자.
  10. 트랜지스터가 형성되는 활성 영역을 포함하는 반도체 기판,
    상기 반도체 기판 상에 순차적으로 적층된 터널링 절연막 및 전하 저장층,
    상기 전하 저장층 상에 형성된 블로킹 절연막 및
    상기 블로킹 절연막을 덮는 전극층을 포함하되,
    상기 블로킹 절연막은 비정질 금속 실리케이트막 및 결정질 금속계 절연막(metal-based insulating layer)으로 이루어진 복합 유전막이며,
    상기 비정질 금속 실리케이트막은, 상기 결정질 금속계 절연막과 상기 전하 저장층 사이에서, 상기 결정질 금속계 절연막의 결정립계와 상기 전하 저장층의 결정립계가 연결되는 것을 방지하는 것을 특징으로 하는 반도체 소자.
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