JP2009117768A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】強誘電体キャパシタ特性を従来に比して改善した半導体記憶装置を提供する。
【解決手段】半導体基板１上に形成されたＭＩＳＦＥＴ３と、ＭＩＳＦＥＴ３を形成した半導体基板１上に形成される第１の層間絶縁膜２０と、ＭＩＳＦＥＴ３の一方のソース／ドレイン領域１０Ｂ上にコンタクトプラグ２６Ｂを介して接続される下部電極３３、ＰＺＴの組成式を有する強誘電体膜３４および上部電極３５を含む強誘電体キャパシタ３０と、を備え、強誘電体膜３４の下部電極３３から所定の厚さの範囲には、ＰＺＴのＰｂの位置の一部をＢａ，Ｓｒ，Ｃａ，Ｌａからなる群から選択される少なくとも１種の元素で置換し、ＰＺＴのＺｒとＴｉの位置の一部をＣｏ，Ｎｉ，Ｗ，Ｆｅ，Ｈｆ，Ｓｎ，Ｚｎ，Ｔａ，Ｍｇ，Ｍｎ，Ｎｂからなる群から選択される少なくとも１種の元素で置換したＰＺＴ膜からなる欠陥抑制領域７１が形成される。
【選択図】 図１

Description

本発明は、半導体記憶装置およびその製造方法に関し、特に強誘電体膜を用いたキャパシタを備える半導体記憶装置およびその製造方法に関するものである。

近年、低消費電力化、高集積化、高速動作、高エンデュランス、不揮発性、ランダムアクセス可能などの利点から、強誘電体メモリ（Ferroelectric Random Access Memory：以下、ＦｅＲＡＭという）の開発が進められている。このＦｅＲＡＭの構造として、１つの電界効果型トランジスタ（以下、ＦＥＴという）と、一対の電極間に強誘電体膜が形成された１つの強誘電体キャパシタと、を備え、ＦＥＴのソース領域またはドレイン領域と強誘電体キャパシタの一方の電極とが電気的に接続されるものが知られている。

強誘電体キャパシタのリーク特性やＣ−Ｖ特性、分極特性（分極量、飽和特性など）、インプリント特性（一方向に分極を向け保持した場合にその方向へ分極が向き易くなる現象）、疲労特性（分極反転による分極量の劣化挙動）、リテンション特性（保持された分極量の劣化挙動）などのキャパシタ特性は、電極の材料とその結晶構造に密接に関連するので、その材料の選択は重要である。強誘電体膜として、Ｐｂ（Ｚｒ_x，Ｔｉ_1-x）Ｏ₃（ＰＺＴ）、Ｂｉ₄Ｔｉ₃Ｏ₁₂（ＢＩＴ）、ＳｒＢｉ₂Ｔａ₂Ｏ₉（ＳＢＴ）などのペロブスカイト構造を基本とした結晶構造を有し、残留分極を有する材料が使用される場合には、下部電極としてＩｒ，ＩｒＯ₂，Ｐｔなどが使用され、上部電極としてＰｔ，Ｉｒ，ＩｒＯ₂，Ｒｕ，ＲｕＯ₂，ＳｒＲｕＯ₃（ＳＲＯ），ＬａＮｉＯ₃（ＬＮＯ），（Ｌａ，Ｓｒ）ＣｏＯ₃（ＬＳＣＯ）などの貴金属、貴金属酸化物、ペロブスカイト構造に代表される導電性複合酸化物などが使用される。

近年のキャパシタセル面積の微細化に伴って、ＦｅＲＡＭ用キャパシタ構造として、基板上に形成されたＦＥＴの拡散領域が、その上部に層間絶縁膜を介して形成された強誘電体キャパシタの下部電極と、導電性プラグで直接に接続される構造であるＣＯＰ（Capacitor On Plug）構造が採用されるようになってきている（たとえば、特許文献１参照）。このような構造では、下部電極上に強誘電体膜を形成する際に、強誘電体膜を結晶化するために６００℃以上に加熱されるので、強誘電体膜中の酸素が下部電極を通して導電性プラグへと拡散してしまう。そのため、導電性プラグ上に、酸素バリア性のあるバリア膜と、酸素耐性の高い金属の積層構造からなる下部電極構造が形成される。

また、キャパシタセル面積の微細化は、強誘電体キャパシタへのプロセスダメージを大きくするという問題点がある。このプロセスダメージとは、キャパシタ加工用マスク形成ＣＶＤ（Chemical Vapor Deposition）処理、キャパシタＲＩＥ（Reactive Ion Etching）加工処理、層間絶縁膜形成ＣＶＤ処理などの工程によって形成される水素などが強誘電体膜内部または強誘電体膜と電極との界面部分にトラップされたり、強誘電体膜構造中の酸素が欠損したり、ハロゲン系ガスが侵入したりすることなどによって、強誘電体膜内に固定電荷を形成し、強誘電体の分極反転を阻害することをいう。特に強誘電体キャパシタサイズが小さくなると、強誘電体キャパシタ周辺部からこれらのプロセスダメージを受ける割合が大きくなり、分極量の劣化を引き起こす。さらに、強誘電体キャパシタの疲労劣化、リテンション劣化、インプリント劣化なども引き起こすことになる。

そこで、従来では、上部電極にＩｒＯ_xなどの膜を用いて水素バリア性を持たせたり、Ａｌ₂Ｏ₃やＳｉＮなどの水素バリア膜で強誘電体キャパシタ周辺部を覆ったりして、このようなプロセスダメージを抑制していた（たとえば、特許文献２参照）。

このように従来のＣＯＰ構造のＦｅＲＡＭでは、プロセスダメージの影響を抑制する構造としたので、上部電極と強誘電体界面付近で、欠陥の密度を下げることができるようになってきた。しかし、上部電極だけでなく下部電極と強誘電体膜との界面付近の欠陥も、強誘電体キャパシタの分極特性、疲労特性、リテンション特性、インプリント特性などの強誘電体キャパシタ特性に大きく影響を与える。そのため、なるべく欠陥密度の少ない下部電極と強誘電体膜との界面を形成することが重要である。

このような下部電極と強誘電体膜との界面に存在する欠陥として、陽イオン欠損、酸素欠損、水素結合、異相、過剰元素などがあり、これらがキャリアのトラップサイトになったり、空間電荷を形成したりして、強誘電体キャパシタの初期特性や信頼性を劣化させてしまうという問題点があった。

また、強誘電体キャパシタの微細化に伴い、強誘電体膜の上下電極や側面、全体への外部構造からのストレスの影響が顕著となり、スイッチングを妨げてしまうという問題点もあった。特に、強誘電体キャパシタ周辺部を覆うＡｌ₂Ｏ₃やＳｉＮなどの水素バリア膜などからの応力が強くなり、強誘電体キャパシタの電気特性を劣化させてしまっていた。

さらに、従来のＦｅＲＡＭにおいては、強誘電体膜内の各ドメインにおける外部電界の変化による分極反転のし易さについては考慮されておらず、外部電界の変化に伴ってより容易に分極反転が生じる強誘電体キャパシタの構成が求められていた。

特開２００３−２５８２０１号公報 特開２００３−１７４１４６号公報

本発明は、上記に鑑みてなされたものであって、強誘電体キャパシタ特性を従来に比して改善した半導体記憶装置およびその製造方法を提供することを目的とする。

本発明の一態様によれば、基板上に形成された電界効果型トランジスタと、前記電界効果型トランジスタを形成した前記基板上に形成される層間絶縁膜と、前記電界効果型トランジスタのソース／ドレイン領域の一方の領域上にプラグを介して接続される下部電極、Ｐｂ（Ｚｒ_x，Ｔｉ_1-x）Ｏ₃（以下、ＰＺＴという）の組成式を有する強誘電体膜および上部電極を含む強誘電体キャパシタと、を備える半導体記憶装置において、前記強誘電体膜の前記下部電極から所定の厚さの範囲には、前記ＰＺＴのＰｂ，Ｚｒ，Ｔｉの少なくとも１種の元素の一部を、Ｂａ，Ｓｒ，Ｃａ，Ｌａ，Ｃｏ，Ｎｉ，Ｗ，Ｆｅ，Ｈｆ，Ｓｎ，Ｚｎ，Ｔａ，Ｍｇ，Ｍｎ，Ｎｂからなる群から選択される少なくとも１種の元素で置換したＰＺＴ膜からなる欠陥抑制領域が形成されることを特徴とする半導体記憶装置が提供される。

また、本発明の一態様によれば、基板上に形成された電界効果型トランジスタと、前記電界効果型トランジスタを形成した前記基板上に形成される層間絶縁膜と、前記電界効果型トランジスタのソース／ドレイン領域の一方の領域上にプラグを介して接続される下部電極、ペロブスカイト型の結晶構造を基本構造とする強誘電体膜および上部電極を含む強誘電体キャパシタと、を備える半導体記憶装置において、前記下部電極は、ＩｒにＲｕ，Ｔｉ，Ｐｄ，Ｐｔからなる群から選択される少なくとも１種の元素をドープした材料からなることを特徴とする半導体記憶装置が提供される。

さらに、本発明の一態様によれば、基板上に形成された電界効果型トランジスタと、前記電界効果型トランジスタを形成した前記基板上に形成される層間絶縁膜と、前記電界効果型トランジスタのソース／ドレイン領域の一方の領域上にプラグを介して接続される下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタと、前記強誘電体キャパシタの上部および側面を水素に対するバリア性を有する被膜で被覆する水素バリア膜と、を備える半導体記憶装置において、前記強誘電体膜は、該強誘電体膜を構成する結晶の粒界に絶縁性粒界析出物を有することを特徴とする半導体記憶装置が提供される。

また、本発明の一態様によれば、基板上に形成された電界効果型トランジスタと、前記電界効果型トランジスタを形成した前記基板上に形成される層間絶縁膜と、前記電界効果型トランジスタのソース／ドレイン領域の一方の領域上にプラグを介して接続される下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタと、を備える半導体記憶装置において、前記強誘電体膜は、強誘電体膜と同じ元素からなり、組成の異なる固溶体からなる異組成領域を一部に有することを特徴とする半導体記憶装置が提供される。

また、本発明の一態様によれば、基板上に電界効果型トランジスタを形成し、前記電界効果型トランジスタを覆う層間絶縁膜を形成し、前記電界効果型トランジスタのソース／ドレイン領域に連通するコンタクトホールを前記層間絶縁膜に形成して、前記コンタクトホールにコンタクトプラグを形成する工程と、前記コンタクトプラグが形成された前記層間絶縁膜上に導電性材料からなる下部電極を形成する工程と、前記下部電極上に、Ｂａ，Ｓｒ，Ｃａ，Ｌａ，Ｃｏ，Ｎｉ，Ｗ，Ｆｅ，Ｈｆ，Ｓｎ，Ｚｎ，Ｔａ，Ｍｇ，Ｍｎ，Ｎｂからなる群から選択される少なくとも１種の金属元素を含む置換元素膜を５ｎｍ以下の厚さで形成する工程と、前記置換元素膜上にＰｂ（Ｚｒ_x，Ｔｉ_1-x）Ｏ₃（以下、ＰＺＴという）の組成式を有する強誘電体膜を形成する工程と、熱処理を行って、前記ＰＺＴの構成元素を前記置換元素膜中の金属元素で置換した欠陥抑制領域を、前記強誘電体膜の前記下部電極との界面近傍に形成する工程と、前記強誘電体膜上に上部電極を形成する工程と、を含むことを特徴とする半導体記憶装置の製造方法が提供される。

本発明によれば、強誘電体キャパシタ特性を従来に比して改善することができるという効果を奏する。

以下に添付図面を参照して、本発明にかかる半導体記憶装置およびその製造方法の最良な実施の形態を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、実施の形態中に示した層の厚さは一例であり、これに限定されるものではない。

（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる半導体記憶装置の構成の一例を模式的に示す一部断面図である。Ｐ型シリコン基板などの半導体基板１の上面内には、シリコン酸化膜などからなる素子分離絶縁膜２が形成されている。素子分離絶縁膜２によって規定される素子形成領域内には、金属／絶縁体／半導体接合を持つＭＩＳ（Metal Insulator Semiconductor）型電界効果型トランジスタ（以下、ＭＩＳＦＥＴという）３が形成されている。ＭＩＳＦＥＴ３は、ゲート絶縁膜４、ワード線となるゲート電極５およびゲートキャップ膜６が積層したゲート積層膜７とこのゲート積層膜７の線幅方向両側側面に形成されるゲート側壁膜８とからなるゲート構造９と、ゲート構造９の下方のチャネル領域を挟んで対を成すソース／ドレイン領域１０Ａ，１０Ｂと、を有している。たとえば、ゲート絶縁膜４としては、シリコン酸化膜を用いることができ、ゲート電極５としては、多結晶シリコン膜５ＡとＷＳｉ₂膜５Ｂとが積層されたポリサイド構造を用いることができ、ゲートキャップ膜６とゲート側壁膜８としては、シリコン窒化膜を用いることができる。

このようにＭＩＳＦＥＴ３が形成された半導体基板１上には、その表面が平坦化された厚さ１，０５０〜１，３５０ｎｍの第１の層間絶縁膜２０が形成される。ここでは、第１の層間絶縁膜２０は、下側からシリコン酸化膜２１と、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層の積層膜２２とが順に積層された構造からなる。この第１の層間絶縁膜２０のソース／ドレイン領域１０Ａ，１０Ｂに対応する位置に厚さ方向に貫通して形成されたコンタクトホール２３Ａ，２３Ｂ内には、コンタクトプラグ２６Ａ，２６Ｂを構成する金属の第１の層間絶縁膜２０への拡散を防止する厚さ５〜１０ｎｍの拡散防止膜２４Ａ，２４Ｂと、プラグ２５Ａ，２５Ｂとが形成される。ただし、一方のソース／ドレイン領域１０Ｂは、第１の層間絶縁膜２０全体を貫通するようにコンタクトプラグ２６Ｂが形成されているが、他方のソース／ドレイン領域１０Ａは最下層のシリコン酸化膜２１のみを貫通するようにコンタクトプラグ２６Ａが形成される。ここで、拡散防止膜２４Ａ，２４Ｂとしては、ＴｉＮ膜などを用いることができ、プラグ２５Ａ，２５ＢとしてＷやドープされた多結晶シリコンなどを用いることができる。

また、４層構造の第１の層間絶縁膜２０全体を貫通するコンタクトプラグ２６Ｂの上面を含む周辺領域には、接着膜３１およびキャパシタバリア膜３２が順に形成され、さらにその上部に下部電極３３、強誘電体膜３４および上部電極３５が順に積層された強誘電体キャパシタ３０が形成される。

接着膜３１は、第１の層間絶縁膜２０とキャパシタバリア膜３２との間の接着性を高める膜であり、厚さ約３０ｎｍのＴｉＡｌなどの導電性を有する膜によって構成される。また、キャパシタバリア膜３２は、強誘電体キャパシタ３０とコンタクトプラグ２６Ｂとの間に形成され、強誘電体膜３４からコンタクトプラグ２６Ｂへの酸素の拡散を抑えるとともに水素に対するバリア性を具備する、厚さ約５ｎｍの導電性を有する膜によって構成される。このような材料として、たとえばＴｉＡｌＮ、ＴａＳｉＮ，ＴｉＮ，ＴｉＳｉＮなどを挙げることができる。さらに、下部電極３３は、酸化耐性の高い導電性を有する厚さ約１００ｎｍの膜によって構成され、Ｉｒ，Ｐｔ、ＩｒＯ_xなどを用いることができる。

なお、下部電極３３としてＰｔを用いる場合には、強誘電体膜３４として用いるＰＺＴとの界面で、分極反転の繰り返しによって分極量が低下する疲労劣化が発生することを抑制するために、図示しないＳＲＯ膜をＰｔ上に形成することもある。特に、ＰＺＴ膜をスパッタで形成する場合には、界面欠陥が多くなるので、ＳＲＯ膜を導入することが望ましい。また、上部電極３５側にＳＲＯ膜を形成する場合には、強誘電体キャパシタ３０の構造の対称性の面から下部電極３３の種類にかかわらず下部電極３３と強誘電体膜３４との間にＳＲＯ膜を形成する場合もある。さらに、キャパシタバリア膜３２は、強誘電体膜３４を低温で成長する場合には、設けなくてもよい。

強誘電体膜３４は、ペロブスカイト構造を基本とした結晶構造を有するＰＺＴ，ＢＩＴ，ＳＢＴなどの強誘電体材料からなる厚さ約１００ｎｍの薄膜が用いられる。また、上部電極３５としては、強誘電体キャパシタ特性を著しく劣化させたり、強誘電体キャパシタ３０の信頼性を著しく低下させたりしないような厚さ１００ｎｍ以下の膜が用いられる。このような材料として、Ｉｒ，ＩｒＯ_x，Ｐｔ，Ｒｕ，ＲｕＯ_x、またはＩｒ，Ｐｔ，ＲｕとＩｒＯ_x，ＲｕＯ_xなどの貴金属酸化物、ＳＲＯ，ＬＮＯ，ＬＳＣＯなどの導電性酸化物との積層構造などを例示することができる。

そして、第１の層間絶縁膜２０上の強誘電体キャパシタ３０の表面および側面を覆うように、Ａｌ₂Ｏ₃，ＳｉＮなどからなる厚さ約５０ｎｍの水素バリア膜４０が形成され、さらに水素バリア膜４０上には、厚さ１００〜２００ｎｍのシリコン酸化物などからなる第２の層間絶縁膜４１が形成される。なお、第２の層間絶縁膜４１を介して上層配線が形成され、下層の配線や上部電極３５との間でビアホール４２を介して電気的な接続が行われるが、本第１の実施の形態では、強誘電体キャパシタ３０について特徴を有するものであるので、その他の部分についての説明は省略する。

ここで、強誘電体膜３４の下部電極３３側の界面付近には、強誘電体膜３４の他の部分に比して酸素欠損を抑えるためのドーパントが導入された欠陥抑制領域７１が設けられている。たとえば、ペロブスカイト構造からなる強誘電体膜３４の組成式をＡＢＯ₃としたときに、欠陥抑制領域７１は、元素Ａが抜けるとそれに伴ってＯも抜けやすくなる場合に、元素Ａに比べて揮発し難い別の元素Ｘで、元素Ａを置換したり、元素Ａが抜けても電気的な力によってＯが抜け難いように元素Ｂの価数よりも大きな価数を有する元素Ｙで、元素Ｂを置換したりすることによって構成される。

また、酸素欠損を抑えるほかに、欠陥抑制領域７１の格子定数を、下部電極３３の格子定数にマッチングさせることによって、強誘電体膜３４の下部電極３３に対するストレス緩和効果が生じ、下部電極３３と強誘電体膜３４との界面付近に生じる格子欠陥などの欠陥の発生を抑制することもできる。この場合、欠陥抑制領域７１の下部電極３３との格子定数のミスマッチは、３％以下であることが望ましい。３％よりも格子定数のミスマッチが大きいと、欠陥抑制領域７１の結晶欠陥の密度は、従来のものと同等となってしまうからである。

より具体的な例を挙げて説明すると、強誘電体膜３４がＰＺＴで構成されている場合に、ペロブスカイト構造中のＡサイトを占めるＰｂ²⁺は揮発し易く、それに応じてＯ^2-も抜けてしまう。そこで、Ａサイトの一部を固体中から揮発し難いＬａ³⁺やＮｂ⁵⁺で置換することで、Ｏ^2-も抜け難くなり、酸素欠損が生じ難くなる。また、Ｂサイトを占めるＺｒ⁴⁺，Ｔｉ⁴⁺の一部をＭｎで置換することによって、ＡサイトのＰｂ²⁺が抜けた状態となっていても、Ｂサイトを占めるＭｎイオンのプラスの電荷によって、Ｏ^2-が引き止められ、抜け難くなり、それによっても酸素欠損が生じ難くなる。つまり、強誘電体膜３４がＰＺＴの場合には、下部電極３３側界面付近にＬａやＮｂ，Ｍｎなどの元素を添加した欠陥抑制領域７１が設けられる。

また、ＰＺＴの格子定数を下部電極３３にマッチングさせるようにするためには、ＰＺＴのＡサイトの一部を、Ｂａ，Ｓｒ，Ｃａ，Ｌａなどの金属からなる群から選択される少なくとも１種の元素で置換し、および／またはＢサイトの一部をＣｏ，Ｎｉ，Ｗ，Ｆｅ，Ｈｆ，Ｓｎ，Ｚｎ，Ｔａ，Ｍｇ，Ｍｎ，Ｎｂなどの金属からなる群から選択される少なくとも１種の元素で置換すればよい。

この欠陥抑制領域７１の厚さは、５〜２０ｎｍであることが望ましい。５ｎｍ未満の場合には、効果的に酸素欠損の発生を抑えることができず、また、２０ｎｍより厚いと、強誘電体膜３４の強誘電体特性が落ちてしまうからである。

このように、強誘電体膜３４の下部電極３３との界面付近に、酸素欠損を抑制するために強誘電体膜３４の構成元素を置換するための元素および／または下部電極３３との格子定数のミスマッチを低減させるための元素をドープして、厚さ５〜２０ｎｍの欠陥抑制領域７１を設けることで、強誘電体膜３４の下部電極３３との界面付近での酸素欠損や格子欠陥などの欠陥の発生を低下させることが可能となる。

つぎに、このような半導体記憶装置の製造方法について説明する。図２−１〜図２−４は、この発明の第１の実施の形態にかかる半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。なお、ここでは、強誘電体膜３４としてＰＺＴを用いる場合について説明する。まず、Ｐ型シリコン基板などの半導体基板１の表面に、ＳＴＩ（Shallow Trench Isolation）法などによって所定のパターンの素子分離絶縁膜２を形成する。その後、半導体基板１上の素子分離絶縁膜２で囲まれる領域上にＭＩＳＦＥＴ３を、下記のように形成する（図２−１（ａ））。

たとえば、半導体基板１上にシリコン酸化膜などのゲート絶縁膜４、砒素をドープしたｎ型多結晶シリコン膜５Ａ、ＷＳｉ_x膜５Ｂ、および窒化シリコン膜などのゲートキャップ膜６を順に積層させて形成した後、通常のリソグラフィ法とＲＩＥ（Reactive Ion Etching）法によって、所定の形状に加工して、ゲート絶縁膜４とゲート電極５とゲートキャップ膜６からなるゲート積層膜７を形成する。ついで、このゲート積層膜７をマスクとしてイオン注入を行い、熱処理を行って、所定の導電型のソース／ドレイン領域１０Ａ，１０Ｂをゲート積層膜７の線幅方向両側の半導体基板１表面に形成する。その後、シリコン窒化膜などの絶縁膜を、半導体基板１上に形成し、ＲＩＥ法を用いた異方性エッチングによって、半導体基板１表面に堆積した絶縁膜を除去し、ゲート積層膜７の線幅方向側面にのみ絶縁膜を残すように加工して、ゲート側壁膜８を形成する。これによって、半導体基板１上にゲート絶縁膜４、ゲート電極５、ゲートキャップ膜６およびゲート側壁膜８からなるゲート構造９が形成される。そして、素子分離絶縁膜２で囲まれる所定の領域にＭＩＳＦＥＴ３が形成される。

ついで、ＭＩＳＦＥＴ３が形成された半導体基板１上の全面にＣＶＤ法によって厚さ６００〜７００ｎｍのシリコン酸化膜２１を形成した後、ＣＭＰ（Chemical Mechanical Polishing）法によって、その上面を平坦化する。その後、ＭＩＳＦＥＴ３の一方のソース／ドレイン領域１０Ａに連通するコンタクトホール２３Ａをシリコン酸化膜２１に形成し、スパッタ法やＣＶＤ法などによって厚さ５〜１０ｎｍの薄いＴｉ膜をコンタクトホール２３Ａの内壁と側面に形成する。そして、フォーミングガス中で熱処理を行うことによってコンタクトホール２３Ａの内壁と底面を被覆するように拡散防止膜２４ＡとなるＴｉＮ膜を形成する。続いて、ＣＶＤ法によってＷ膜をシリコン酸化膜２１上に形成した後、ＣＭＰ法によってコンタクトホール２３Ａ外の領域からＷを除去し、コンタクトホール２３Ａ内にＷを埋め込んで、プラグ２５Ａを形成する。これによって、コンタクトホール２３Ａ内には、拡散防止膜２４Ａとプラグ２５Ａとからなるコンタクトプラグ２６Ａが形成される。

ついで、コンタクトプラグ２６Ａが形成されたシリコン酸化膜２１上の全面にＣＶＤ法によって厚さ２００〜３００ｎｍのシリコン酸化膜、厚さ約５０ｎｍのシリコン窒化膜および厚さ２００〜３００ｎｍのシリコン酸化膜からなる積層膜２２を堆積し、その上面をＣＭＰ法によって平坦化する。以上のシリコン酸化膜２１、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜２２によって第１の層間絶縁膜２０が形成される。ついで、ＭＩＳＦＥＴ３の他方のソース／ドレイン領域１０Ｂに連通するコンタクトホール２３Ｂを第１の層間絶縁膜２０に形成する。その後、上記で形成したコンタクトプラグ２６Ａと同様の方法で拡散防止膜２４ＢとなるＴｉＮ膜を形成し、プラグ２５ＢとなるＷをコンタクトホール２３Ｂ内に埋め込み、後の工程で形成する強誘電体キャパシタ３０に接続するコンタクトプラグ２６Ｂを形成する（図２−１（ｂ））。

ついで、コンタクトプラグ２６Ｂを形成した第１の層間絶縁膜２０上に、スパッタ法によって厚さ約３０ｎｍのＴｉＡｌなどからなる接着膜３１、厚さ約５ｎｍのＴｉＡｌＮなどからなるキャパシタバリア膜３２を順に形成する。ＴｉＡｌ膜は、ＴｉＡｌ金属ターゲットを用いて成膜することができ、ＴｉＡｌＮ膜は、ＴｉＡｌ金属ターゲットを用いてＡｒにＮ₂を添加したガス雰囲気中での反応性スパッタ法によって成膜することができる。なお、ＴｉＡｌＮ膜は、高温成膜または熱処理によって結晶性を改善し、ストレスを緩和させてもよい。その後、キャパシタバリア膜３２上にスパッタ法で厚さ約１００ｎｍのＩｒなどからなる下部電極３３を形成する。Ｉｒを用いる場合には、ヒロック形成を防止するために、３００℃以上の高温でスパッタ成膜することが望ましい（図２−１（ｃ））。

このようにして形成した下部電極３３上に、ＰＺＴのＡサイトを置換可能なＢａ，Ｓｒ，Ｃａ，Ｌａなどの金属からなる群から選択される少なくとも１種の元素、および／またはＰＺＴのＢサイトを置換可能なＣｏ，Ｎｉ，Ｗ，Ｆｅ，Ｈｆ，Ｓｎ，Ｚｎ，Ｔａ，Ｍｇ，Ｍｎ，Ｎｂなどの金属からなる群から選択される少なくとも１種の元素を含む置換元素膜５１を５ｎｍ以下の厚さで連続的な膜となるように形成する（図２−２（ａ））。ただし、このとき、ＰＺＴの構成元素を置換する元素は、ＰＺＴのキャパシタ特性を大きく劣化させない元素であることが望ましい。また、置換元素膜５１としては、上記した金属膜であってもよいし、上記した金属を酸化させた酸化膜であってもよい。ここでは、置換元素膜５１は金属膜である場合を示す。なお、この置換元素膜５１を５ｎｍよりも厚く形成する場合には、後に形成されるＰＺＴ膜との間の拡散後に、その金属酸化物（ＮｂＯやＭｎＯ、ＢａＯなど）が強誘電体膜３４中にできてしまい、強誘電体キャパシタ特性が劣化してしまうために、置換元素膜５１の厚さは５ｎｍ以下であることが望ましい。

その後、この置換元素膜５１上にＭＯＣＶＤ（Metalorganic Chemical Vapor Deposition）法を用いて厚さ９５〜１００ｎｍのＰＺＴ膜３４を形成する（図２−２（ｂ））。ＭＯＣＶＤ法で形成した膜は、膜内部の欠陥が少なく、電極界面の欠陥も少ないことから、良好な分極特性を有するとともに、疲労特性、インプリント特性、リテンション特性などに対する信頼性もよいので、成膜にＭＯＣＶＤ法を用いることが望ましい。また、ＭＯＣＶＤ法は、電極構造に対してステップカバレッジが良好であること、組成制御性に優れること、均一な高品質膜が大面積で得られること、成膜速度が速いこと、強誘電体膜（ＰＺＴ膜）３４の薄膜化が可能なこと（低電圧動作が可能なこと）などの利点を有することからも、強誘電体膜（ＰＺＴ膜）３４の形成には望ましい。さらに、下部電極３３のＩｒ上ではＰＺＴ膜３４の結晶性を上げることも可能であり、組成の制御も容易となる。ＰＺＴ膜３４を形成する場合には、ソースとして液体原料が用いられるのが一般的であるが、たとえば、ＴＨＦ（Tetrahydrofuran）を溶媒として、Ｐｂ（ｄｐｍ）₂／ＴＨＦ、Ｔｉ（ｉＰｒ）₂（ｄｐｍ）₂／ＴＨＦ、Ｚｒ（ｉＰｒ）₂（ｄｐｍ）₂／ＴＨＦをソース原料として用いて、成膜温度を６００℃以上で、酸素を反応ガスとして成膜を行う。

ＰＺＴ膜３４を成膜した後、４００〜６００℃の温度で熱処理を行う（図２−３（ａ））。この熱処理を行う時間は、下部電極３３からの厚さが５〜２０ｎｍで欠陥抑制領域７１が形成される程度の時間であるとする。これによって、ＰＺＴ膜３４からカーボンなどの不純物が除去されるとともに、ＰＺＴ膜３４と置換元素膜５１との間で拡散を生じさせて、欠陥を補償する欠陥抑制領域７１が形成される。すなわち、ＰＺＴ膜３４の下部電極３３界面から厚さ５〜２０ｎｍの範囲では、ＰＺＴは置換可能な元素によって、各元素または一部の元素が一部置換され、組成式が（Ｐｂ，Ｘ）（Ｚｒ，Ｔｉ，Ｙ）Ｏ₃のペロブスカイト構造を有する欠陥抑制領域７１が形成される。ただし、ここで、Ｘ＝Ｂａ，Ｓｒ，Ｃａ，Ｌａ，Ｎｂなどの金属からなる群から選択される少なくとも１種の元素であり、Ｙ＝Ｃｏ，Ｎｉ，Ｗ，Ｆｅ，Ｈｆ，Ｓｎ，Ｚｎ，Ｔａ，Ｍｇ，Ｍｎ，Ｎｂなどの金属からなる群から選択される少なくとも１種の元素であり、（Ｘの濃度）＝（Ｙの濃度）＝０ではないものとする。このような構造によって、本第１の実施の形態では、下部電極３３との界面付近の酸素欠損や格子欠陥などの欠陥密度が、従来のものに比して低く抑えられる。

ついで、ＰＺＴ膜３４上にスパッタ法などの成膜法によって厚さ１００ｎｍ以下のＰｔなどからなる上部電極３５を形成した後、上部電極３５上にレジスト、またはＳｉ酸化膜からなるハードマスクによって構成される所定の形状のマスク材６１を形成する（図２−３（ｂ））。その後、マスク材６１をマスクとするエッチングにより、パターニングを行って強誘電体キャパシタ３０を形成する（図２−４）。具体的には、強誘電体キャパシタ加工パターンに形成されたマスク材６１で、ＲＩＥ法によって強誘電体キャパシタ３０の加工を行う。ＦｅＲＡＭ用キャパシタでは、ＰＺＴ，ＳＢＴなどの強誘電体膜３４に加えて、結晶性酸化物の成膜に耐え得る貴金属電極を加工する必要があるので、場合によっては２００℃以上の高温でハロゲン系ガスのエッチングガスを用いてＲＩＥ加工を行う。このとき、マスク材６１を用いて上部電極３５、ＰＺＴ膜３４、下部電極３３の順にエッチングが行われ、さらに、第１の実施の形態で用いるキャパシタバリア膜３２、接着膜３１を順にエッチングする。このキャパシタバリア膜３２と接着膜３１のエッチングに用いられるエッチングガスは、Ｎ₂，Ｏ₂，Ｃｏ，Ｃｌ₂，ＣＦ₄などである。この工程で加工形成された強誘電体キャパシタ３０はコンタクトプラグ２６Ｂとの接続部の周囲にＡｌ₂Ｏ₃などの水素バリア層を介した構造を有することになる。その後、マスク材６１を除去する。

ついで、４００〜６００℃の温度で酸素を含む雰囲気下で熱処理を行い、加工時に生じたダメージを回復させる。その後、図１に示されるように、エッチング加工した強誘電体キャパシタ３０全体を囲むように厚さ約５０ｎｍの水素バリア膜４０を形成し、さらにこの水素バリア膜４０上に厚さ約１００〜２００ｎｍのシリコン酸化膜からなる第２の層間絶縁膜４１を形成し、隣接する図示しない強誘電体キャパシタ３０の上部電極３５間を接続するためのビアホール４２を形成する。そして、ビアホール４２中に、配線が形成され、半導体記憶装置が得られる。

なお、上述した説明では、図２−２（ｂ）で下部電極３３上に置換可能な元素を含む置換元素膜５１を５ｎｍまでの厚さで堆積し、その上にＰＺＴ膜３４を形成した後に、両者を拡散させる場合を示したが、ＰＺＴ膜３４の下部電極３３界面付近に酸素欠損などの欠陥を防ぐ組成の欠陥抑制領域７１を形成することができるものであれば、どのような方法を用いてもよい。

図３は、この発明の第１の実施の形態にかかる半導体記憶装置の製造方法の手順の他の例を示す断面図である。ここでは、図２−１（ｃ）までに示したように、下部電極３３を形成した後、下部電極３３の表面付近に、後に構成するＰＺＴ膜を構成する元素と置換可能な元素をイオン注入によって打ち込み、置換可能元素注入領域５２を形成する（図３（ａ））。このとき、イオン注入する元素は、後に形成するＰＺＴ膜を構成する元素と置換可能な元素であり、上述したように、ＰＺＴのＡサイトの一部を、Ｂａ，Ｓｒ，Ｃａ，Ｌａ，Ｎｂなどの金属からなる群から選択される少なくとも１種の元素、および／またはＢサイトの一部をＣｏ，Ｎｉ，Ｗ，Ｆｅ，Ｈｆ，Ｓｎ，Ｚｎ，Ｔａ，Ｍｇ，Ｍｎ，Ｎｂなどの金属からなる群から選択される少なくとも１種の元素であればよい。また、イオン注入する量は、後の熱処理でＰＺＴ膜の下部電極３３との界面から５〜２０ｎｍの厚さの範囲で、置換可能な元素の濃度が１０〜２０ａｔ％となるように選択される。

ついで、下部電極３３上にＭＯＣＶＤ法でＰＺＴ膜３４を形成する（図３（ｂ））。そして、上述した図２−３（ａ）と同様に、下部電極３３の置換可能元素注入領域５２中に注入された元素がＰＺＴ膜３４の下部電極３３側界面付近に拡散するように熱処理を行い、ＰＺＴ膜３４の下部に欠陥抑制領域７１を形成する。その後は、上記の図２−３（ｂ）以降に示した処理を行う。以上のような方法によっても、欠陥抑制領域７１を有する強誘電体キャパシタ３０を得ることができる。

また、上述した説明では、強誘電体膜３４の下部電極３３界面付近にドーパントを導入することによって、酸素欠損や格子欠陥などの欠陥を生じにくくして、強誘電体膜３４の下部電極３３界面付近の欠陥密度を低減させるようにしたが、下部電極３３にドーパントを導入して、下部電極３３の格子定数を強誘電体膜３４の格子定数に近づけるようにしてもよい。下部電極３３の格子定数を強誘電体膜３４の格子定数に近づけることによって、たとえ成膜される強誘電体膜３４が多結晶膜であったとしても、下地である下部電極３３の結晶構造からの影響を受けて成長するので、強誘電体膜３４の下部電極３３界面付近の結晶欠陥の密度を低減することが可能となる。この場合、下部電極３３としては、Ｉｒを用いることができるが、このＩｒにＲｕ，Ｔｉ，Ｐｄ，Ｐｔなどの金属をドープすることによって、Ｉｒの格子定数をＰＺＴ膜などの強誘電体膜３４の格子定数に近づけることが可能となる。また、Ｉｒにこれらの金属を固溶させることで、界面応力を抑制することも可能となる。

なお、上述した説明では、強誘電体膜３４の下部電極３３との界面付近に欠陥抑制領域７１を設ける場合を示したが、強誘電体膜３４の上部電極３５との界面付近にも欠陥抑制領域を設けるようにしてもよい。

本第１の実施の形態によれば、ＦｅＲＡＭや混載メモリにおけるキャパシタ構造において、強誘電体膜３４の下部電極３３界面付近に、ドーパントを導入することで、強誘電体膜３４の下部電極３３界面付近の酸素欠損や格子欠陥などの欠陥密度を従来に比して減らすことができる。その結果、強誘電体膜３４中での強誘電体の分極反転を阻害する空間電荷などのチャージの発生を抑制し、強誘電体キャパシタ特性を向上させることができるという効果を有する。

（第２の実施の形態）
第１の実施の形態では、強誘電体膜の下部電極との界面付近にドーパントを導入して、強誘電体膜の組成とは異なる組成の欠陥抑制領域を形成する場合について述べたが、この第２の実施の形態では、強誘電体膜の下部電極との界面付近の固溶体組成を変化させる場合について説明する。

図４は、本発明の第２の実施の形態にかかる半導体記憶装置の構成の一例を模式的に示す一部断面図である。この図４では、強誘電体キャパシタ３０の強誘電体膜と上下電極の部分以外は、第１の実施の形態の図１の構造と同様であるので、その図示を省略し、下部電極３３、上部電極３５と、これらの電極に挟まれた強誘電体膜３４の構造のみを示している。

この第２の実施の形態の半導体記憶装置では、第１の実施の形態における強誘電体膜３４が、下部電極３３上に下部電極３３を構成する材料の格子定数に近い格子定数を有する組成の下部強誘電体膜３４Ａと、下部強誘電体膜３４Ａ上に下部強誘電体膜３４Ａよりも強誘電体キャパシタ特性のよい組成を有する上部強誘電体膜３４Ｂと、によって構成される。なお、第１の実施の形態と同一の構成要素には、同一の符号を付してその説明を省略している。

下部強誘電体膜３４Ａの下部電極３３との格子定数のミスマッチは、３％以下であることが望ましい。３％よりも格子定数のミスマッチが大きいと、下部強誘電体膜３４Ａの結晶欠陥の密度は、従来のものと同等となってしまうからである。また、下部強誘電体膜３４Ａの格子定数の下部電極３３とのマッチングを高めるために、結晶構造における各結晶軸方向における格子定数の差が少ない方が望ましい。そのため、たとえば菱面体晶系や立方晶系を有することが望ましい。また、他の結晶系であっても、各結晶軸の長さが互いに近い値を有するものであってもよい。

この下部強誘電体膜３４Ａの厚さは、強誘電体膜３４の全体の厚さに対して５〜２０％であることが望ましい。これは、全体の５〜２０％の厚さがあれば、下部電極３３に対してマッチング性のよい強誘電体膜３４が形成され、下部電極３３との界面付近の欠陥の発生を抑えることが可能となるからである。また、５〜２０％の厚さであれば、強誘電体膜３４全体の強誘電体キャパシタ特性を大幅に劣化させることはないからである。なお、この下部強誘電体膜３４Ａは、特許請求の範囲における異組成領域に対応している。

たとえば、下部電極３３としてＩｒを用い、強誘電体膜３４としてＰＺＴを用いる場合には、下部強誘電体膜３４Ａは、モルフォトロピック境界層近傍または菱面体晶となるＴｉ／Ｚｒ＜５５／４５となる組成のＰＺＴが使用され、上部強誘電体膜３４Ｂは、Ｔｉ／Ｚｒ≧５５／４５となる組成の正方晶のＰＺＴが使用される。つまり、下部強誘電体膜３４Ａは、Ｚｒが多い（Ｔｉが少ない）組成のＰＺＴ膜であり、上部強誘電体膜３４ＢはＺｒが少ない（Ｔｉが多い）組成のＰＺＴ膜となる。このように、下部強誘電体膜３４Ａを菱面体晶のＰＺＴ膜とすることで、下部電極３３であるＩｒの格子定数との整合性を高くすることができる。その結果、下部強誘電体膜３４Ａの下部電極３３に対する格子不整合の場合に比して、強誘電体膜での欠陥の発生を抑えることができる。

つぎに、このような構造を有する半導体記憶装置の製造方法について説明する。図５は、本発明の第２の実施の形態による半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。なお、ここでは、第１の実施の形態で説明した製造方法とは異なる強誘電体膜３４の作製部分のみを説明する。また、第１の実施の形態と同様に、強誘電体膜３４としてＰＺＴを用いた場合を例に挙げて説明する。

第１の実施の形態の図２−１に示したように、ＭＩＳＦＥＴ３を形成した半導体基板１上に第１の層間絶縁膜２０を形成し、第１の層間絶縁膜２０にＭＩＳＦＥＴ３のソース／ドレイン領域１０Ａ，１０Ｂに連通するコンタクトプラグ２６Ａ，２６Ｂを形成する。ついで、第１の層間絶縁膜２０上に、ＴｉＡｌなどからなる接着膜３１、ＴｉＡｌＮなどからなるキャパシタバリア膜３２、およびＩｒからなる下部電極３３を形成する。その後、下部電極３３上にＭＯＣＶＤ法を用いて、６００℃以上の温度で下部電極３３のＩｒの格子定数に近い格子定数を有するＴｉ／Ｚｒ＜５５／４５の組成範囲のＰＺＴ膜を５〜２０ｎｍの厚さで下部強誘電体膜３４Ａとして形成する（図５（ａ））。

続けて、下部強誘電体膜３４Ａ上に、Ｔｉ／Ｚｒ≧５５／４５となる正方晶のＰＺＴ膜を上部強誘電体膜３４Ｂとして形成する（図５（ｂ））。なお、これらのＰＺＴ膜を形成後に、４００〜６００℃の温度範囲で熱処理を行ってもよい。この熱処理よって、ＰＺＴ膜からカーボンなどの不純物を除去し、欠陥を補償することができる。以上によって、下部電極３３のＩｒの格子定数とマッチングのよい下部強誘電体膜３４Ａと、下部強誘電体膜３４Ａよりも強誘電体キャパシタ特性のよい上部強誘電体膜３４Ｂとからなる強誘電体膜３４が形成される。その後は、第１の実施の形態の図２−３（ｂ）以下に示される工程で、半導体記憶装置が製造される。

本第２の実施の形態によれば、下部電極３３上にその格子定数に近い格子定数を有する下部強誘電体膜３４Ａを形成し、その上に下部強誘電体膜３４Ａよりもキャパシタ特性のよい下部強誘電体膜３４Ａと同じ元素の固溶体からなる上部強誘電体膜３４Ｂを形成したので、強誘電体膜３４の下部電極３３との界面付近での欠陥の発生を抑えることができるという効果を有する。

（第３の実施の形態）
図６は、本発明の第３の実施の形態にかかる半導体記憶装置の強誘電体キャパシタ部分の構成の一例を模式的に示す一部断面図である。この図６でも、強誘電体キャパシタ３０の下部電極３３、強誘電体膜３４および上部電極３５の部分以外は、第１の実施の形態の図１の構造と同様であるので、その図示を省略している。

この第３の実施の形態の半導体記憶装置では、強誘電体膜３４を構成する結晶粒子７２の粒界に、絶縁性粒界析出物７３が形成された構成を有する。なお、第１の実施の形態と同一の構成要素には、同一の符号を付してその説明を省略している。

図６（ａ）は、強誘電体膜３４を構成する結晶粒子７２が膜厚方向に延びる柱状結晶によって構成される場合を示しており、図６（ｂ）は、強誘電体膜３４の膜厚以下の大きさを有する結晶粒子７２によって強誘電体膜３４が構成される場合を示している。どちらの場合にも、結晶粒子７２の粒界部分には、アモルファスＰＺＴ、パイロクロア、ＴｉＯ_x、ＡｌＯ_xなどの絶縁性粒界析出物７３が形成されている。

強誘電体の結晶粒子は、分極の向きが変わるときに、結晶の形も変わるのが一般的である。しかし、強誘電体膜３４の結晶粒子７２の粒界部分に、本第３の実施の形態に示す絶縁性粒界析出物７３がない場合には、強誘電体膜３４の結晶粒子７２同士がしっかりと固められている状態にあり、外部電界の変化によって分極方向が変わるときに結晶粒子が動くことができない。

これに対して、この第３の実施の形態の図６に示されるように、結晶粒子７２の粒界部分に絶縁性粒界析出物７３を形成することで、この絶縁性粒界析出物７３が分極反転に伴って生じる伸び縮みなどの結晶粒子７２の変位を吸収し、その変位を起こり易くする応力緩和層として機能する。なお、このような結晶粒子７２の変位を起こり易くするために、絶縁性粒界析出物７３は、下部電極３３と上部電極３５の電極面と平行でない方向粒界部分に形成されることが望ましい。

また、この絶縁性粒界析出物７３は、強誘電体キャパシタ３０の上面と側面に形成される水素バリア膜４０からの応力を緩和する機能も有する。具体的には、水素バリア膜４０から強誘電体膜３４に応力が加えられるが、強誘電体膜３４を構成する結晶粒子７２間には絶縁性粒界析出物７３が形成されているので、絶縁性粒界析出物７３が強誘電体膜３４にかかる応力のバッファとして働く。その結果、強誘電体膜３４を構成する強誘電体材料の結晶粒子７２にかかる応力を緩和する働きを有する。

つぎに、このような構造を有する半導体記憶装置の製造方法について説明する。図７は、本発明の第３の実施の形態にかかる半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。なお、ここでは、第１の実施の形態と同じ製造工程の説明は省略する。また、第１の実施の形態と同様に、強誘電体膜３４としてＰＺＴを用いた場合について説明する。

第１の実施の形態の図２−１に示したように、ＭＩＳＦＥＴ３を形成した半導体基板１上に第１の層間絶縁膜２０を形成し、第１の層間絶縁膜２０にＭＩＳＦＥＴ３のソース／ドレイン領域１０Ａ，１０Ｂに連通するコンタクトプラグ２６Ａ，２６Ｂを形成した後、第１の層間絶縁膜２０上に、ＴｉＡｌなどからなる接着膜３１、ＴｉＡｌＮなどからなるキャパシタバリア膜３２、およびＩｒからなる下部電極３３を形成する。

ついで、ＭＯＣＶＤ法を用いて、ＰＺＴからなる強誘電体膜３４を形成する（図７（ａ））。ＭＯＣＶＤ法に用いるＰＺＴ用原料には、ＰｂソースとしてＰｂ（ｄｐｍ）₂、ＺｒソースとしてＺｒ（ｄｐｍ）₄やＺｒ（Ｏ−ｔＣ₄Ｈ₉）₄、ＴｉソースとしてＴｉ（Ｏ−ｉＣ₃Ｈ₇）₄やＴｉ（Ｏ−ｉＣ₃Ｈ₇）₂（ｄｐｍ）₂などがあり、ＴＨＦと混合することで溶液気化法の原料として使用される。基板温度は原料にもよるが、６００℃前後が適当である。成膜時にＮ₂ＯやＯ₂を酸化剤として同時に供給する。結晶化はＩｎ−ｓｉｔｕで起こり、下部電極３３としてＩｒを用いた場合には、Ｉｒ上にＰＺＴ＜１１１＞配向結晶膜を得ることができる。

ついで、ＰＺＴ膜３４の上にＡｌ，Ｔｉ，ＴｉＡｌ，Ｂｉ，Ｃｕなどの金属膜５３を５０Å以下の厚さで、スパッタ法を用いて成膜する（図７（ｂ））。その後、熱処理を行って、ＰＺＴ膜３４上の金属膜５３を、ＰＺＴ膜３４の粒界部分に拡散させ、さらに拡散後に酸素アニールを施して、粒界部に拡散した金属を酸化させて絶縁性粒界析出物７３を形成する（図７（ｃ））。これによって、ＰＺＴ膜３４は、図６（ａ）または図６（ｂ）に示されるように、ＰＺＴの結晶粒子７２間に絶縁性粒界析出物７３が形成された状態となる。その後は、第１の実施の形態の図２−３（ｂ）以下に示される工程で、半導体記憶装置が製造される。

なお、以上の製造方法は一例であり、他の方法によってＰＺＴ膜３４の結晶粒界部分に絶縁性粒界析出物７３を形成することもできる。たとえば、５５０℃以下の温度でペロブスカイト相とアモルファス相が混在する状態のＰＺＴ膜３４を下部電極３３上に形成した後に、６００℃以上の温度でＲＴＯ（Rapid Thermal Oxidation）処理を行う。これによって、ペロブスカイト相が結晶化、結晶成長し、その粒界部に若干のアモルファス相が残される。このようにして、結晶粒界部分にアモルファス相のＰＺＴからなる絶縁性粒界析出物７３を形成することも可能である。

以上のようにして製造されたＰＺＴ膜の強誘電性を電荷量Ｑ−印加電圧Ｖのヒステリシス特性にて調べた結果、２．５Ｖ印加時に分極量２Ｐｒ（残留分極×２）で約４９μＣ／ｃｍ²を示し、８インチＳｉウエハの全面に同程度の分極量と抗電界を持つＰＺＴ膜であることが判った。また、抗電圧も０．６Ｖ程度と低い値が得られた。キャパシタのサイズで０．５〜５０μｍであり、いずれも同等の残留分極量、スイッチング電荷量を取得することができた。

また、このＰＺＴキャパシタについて、５０μｍ×５０μｍの面積に相当するアレイで疲労特性を評価したところ、１×１０¹²サイクルまで分極量の変化がなく、リーク電流も２．５Ｖ印加時で１×１０^-7Ａ／ｃｍ²オーダと低い値であった。

なお、強誘電体キャパシタ３０の周辺部を覆うＡｌ₂Ｏ₃、ＳｉＮなどの水素バリア膜４０による強誘電体膜３４へのストレスの影響を緩和するために、強誘電体膜３４を構成する結晶粒子７２間に絶縁性粒界析出物７３を設けるほかに、水素バリア膜４０の密度を低減させるようにしてもよい。たとえばスパッタ法にて成膜する場合には酸素リッチなガス条件にしてＡｌＯ_x中の酸素量を増加させ密度性を低下させることができる。また、ＡＬＤ（Atomic Layer Deposition）法では低温成膜することで密度を低下させることができる。さらに、ＣＶＤ法で形成する場合にもＳｉＮではＮを過剰に含む状態とすることで応力を変化させることができる。

本第３の実施の形態によれば、強誘電体膜３４の粒界に絶縁性粒界析出物７３を形成したので、分極反転時に強誘電体膜３４を構成する結晶粒子７２の変位が起こり易くなり、強誘電体キャパシタ３０の疲労特性が改善するという効果を有する。また、強誘電体キャパシタ３０の周辺部を覆うＡｌ₂Ｏ₃やＳｉＮなどの水素バリア膜４０などからの応力を緩和させ、強誘電体キャパシタ３０の電気特性の劣化を抑えるという効果も有する。さらに、水素バリア膜４０の密度を低下させることによっても、水素バリア膜４０が強誘電体膜３４に与えるストレスの影響を抑えることができるという効果を有する。

（第４の実施の形態）
図８は、本発明の第４の実施の形態にかかる半導体記憶装置の強誘電体キャパシタ部分の構成の一例を模式的に示す一部断面図である。この図８でも、強誘電体キャパシタ３０の下部電極３３、強誘電体膜３４および上部電極３５の部分以外は、第１の実施の形態の図１の構造と同様であるので、その図示を省略している。

この第４の実施の形態の半導体記憶装置の強誘電体膜３４には、下部電極３３から厚さ５〜２０ｎｍの範囲にドメイン反転し易い組成の強誘電体組成を有する異組成領域７４が形成されている。たとえば、強誘電体膜３４全体では、同じ元素からなるが、異組成領域７４は、その他の領域の組成とは異なる固溶体の強誘電体材料で構成される。

たとえば、下部電極３３としてＩｒを用い、強誘電体膜３４としてＰＺＴを用いる場合を例に挙げて説明する。ＰＺＴは、Ｚｒが多いほど、ドメインが反転し易くなるという性質を有する。図９は、強誘電体膜における一般的なドメイン反転の様子を模式的に示す図である。図９（ａ）は、紙面上の下から上に向かう外部電界Ｅが強誘電体膜１００に印加された状態を示している。強誘電体膜１００は、複数のドメイン１０１Ａ〜１０１Ｃと呼ばれる領域に区切られている。図９（ａ）の場合には、各ドメイン１０１Ａ〜１０１Ｃは、印加された外部電界Ｅの方向に分極ｐ_A〜ｐ_Cが向いている状態にある。

このような状態から、外部電界を紙面上の上から下に向かって反転させて−Ｅとした場合には、ドメイン１０１Ａ〜１０１Ｃの分極の反転が一気に起こるわけではなく、図９（ｂ）に示されるように、各ドメイン１０１Ａ〜１０１Ｃの中の分極反転し易い反転領域１０２Ａ〜１０２Ｃから反転が起こる。つまり、分極反転し易い反転領域１０２Ａ〜１０２Ｃでは、その他の領域の元の電界Ｅの方向の分極ｐ_A’〜ｐ_C’の方向とは反対方向の分極−ｐ’_a〜−ｐ’_cが生じている。そして、この反転領域１０２Ａ〜１０２Ｃが徐々に成長していき、最終的に図９（ｃ）に示されるように、各ドメイン１０１Ａ〜１０１Ｃの分極の向きが図９（ａ）に対して反転して、−ｐ_a〜−ｐ_cとなる。

そこで、強誘電体膜３４としてＰＺＴ膜を例に挙げると、異組成領域７４として、モルフォトロピック境界層近傍または菱面体晶となり、分極反転し易いＴｉ／Ｚｒ＜５５／４５となる組成のＰＺＴを使用することができる。そして、異組成領域７４以外の強誘電体膜３４として、異組成領域７４のＰＺＴよりも強誘電体特性のよいＴｉ／Ｚｒ≧５５／４５となる組成の正方晶のＰＺＴが使用される。つまり、強誘電体膜３４の下部電極３３との界面付近の異組成領域７４では、Ｚｒが多い（Ｔｉが少ない）組成のＰＺＴ膜を用い、その上の強誘電体膜３４の領域ではＺｒが少ない（Ｔｉが多い）組成のＰＺＴ膜を用いる。

このように下部電極３３との界面付近の領域とそれ以外の領域とで組成の異なるＰＺＴ膜３４を形成することによって、異組成領域７４は、Ｚｒ比が多いために分極反転し易いので、反転ドメイン核として作用することになる。つまり、外部の電界の向きを変えたときには、分極反転し易い異組成領域７４が反転ドメイン核となり、この反転ドメイン核から外部の電界の向きと同じ方向の分極が徐々に成長していくことになる。

なお、図８に示されるような構成を有する半導体記憶装置の製造方法は、第２の実施の形態で説明したものと同様の方法で形成することができるので、ここでは、その説明を省略する。

また、図８の構成において、異組成領域７４を構成する強誘電体材料の組成が、分極反転し易い組成であるとともに、第２の実施の形態で示したように、下部電極３３を構成する材料の格子定数に近い格子定数を有する組成とすることによって、異組成領域７４を反転ドメイン核として作用させることができるとともに、強誘電体膜３４の下部電極３３との界面付近の欠陥密度を従来のものに比して低減させることができる。

さらに、異組成領域７４は、図８に示すような強誘電体膜３４の下部に形成されるものに限られる趣旨ではなく、任意の箇所に形成することができる。図１０は、本発明の第４の実施の形態にかかる半導体記憶装置の構成の他の例を模式的に示す断面図である。この図１０の例では、異組成領域７４を強誘電体膜３４中に分散させている。たとえば、強誘電体膜３４がＰＺＴから構成される場合には、異組成領域７４として、強誘電体膜３４のドメイン反転を容易にするために、ＺｒリッチなＰＺＴや、第１の実施の形態のようにドーピングされたＰＺＴを強誘電体膜３４中に分散させることができる。この場合には、強誘電体膜３４（ＴｉリッチなＰＺＴ膜）の形成中に、フォトリソグラフィ技術とエッチング技術を用いてＺｒリッチなＰＺＴを局所的に形成させるようにすればよい。

本第４の実施の形態によれば、強誘電体膜３４中に分極反転し易い組成を有する異組成領域７４を設けたので、外部電界の印加の方向を変えたときに、異組成領域が反転ドメイン核となって作用し、反転ドメインの成長が促進され、半導体記憶装置の強誘電体キャパシタ特性を改善することができるという効果を有する。また、異組成領域７４を下部電極３３上に設け、異組成領域７４の組成を下部電極３３の格子定数に近い組成とすることによって、反転ドメイン核として作用させるとともに、下部電極３３界面付近の欠陥密度を低減させることができるという効果も有する。

本発明の第１の実施の形態にかかる半導体記憶装置の構成の一例を模式的に示す一部断面図。 第１の実施の形態にかかる半導体記憶装置の製造方法の手順の一例を模式的に示す断面図（その１）。 第１の実施の形態にかかる半導体記憶装置の製造方法の手順の一例を模式的に示す断面図（その２）。 第１の実施の形態にかかる半導体記憶装置の製造方法の手順の一例を模式的に示す断面図（その３）。 第１の実施の形態にかかる半導体記憶装置の製造方法の手順の一例を模式的に示す断面図（その４）。 第１の実施の形態にかかる半導体記憶装置の製造方法の手順の他の例を示す断面図。 本発明の第２の実施の形態にかかる半導体記憶装置の構成の一例を模式的に示す一部断面図。 第２の実施の形態にかかる半導体記憶装置の製造方法の手順の一例を模式的に示す断面図。 第３の実施の形態にかかる半導体記憶装置の強誘電体キャパシタ部分の構成の一例を模式的に示す一部断面図。 第３の実施の形態にかかる半導体記憶装置の製造方法の手順の一例を模式的に示す断面図。 第４の実施の形態にかかる半導体記憶装置の強誘電体キャパシタ部分の構成の一例を模式的に示す一部断面図。 強誘電体膜における一般的なドメイン反転の様子を模式的に示す図。 第４の実施の形態にかかる半導体記憶装置の構成の他の例を模式的に示す断面図。

符号の説明

１…半導体基板、３…ＭＩＳ型電界効果型トランジスタ（ＭＩＳＦＥＴ）、２０…第１の層間絶縁膜、２６Ａ，２６Ｂ…コンタクトプラグ、３０…強誘電体キャパシタ、３３…下部電極、３４…強誘電体膜、ＰＺＴ膜、３４Ａ，３４Ｃ…下部強誘電体膜、３４Ｂ，３４Ｄ…上部強誘電体膜、３５…上部電極、４０…水素バリア膜、５１…置換元素膜、７１…欠陥抑制領域、７２…結晶粒子、７３…絶縁性粒界析出物、７４…異組成領域。

Claims (5)

1. 基板上に形成された電界効果型トランジスタと、
   前記電界効果型トランジスタを形成した前記基板上に形成される層間絶縁膜と、
   前記電界効果型トランジスタのソース／ドレイン領域の一方の領域上にプラグを介して接続される下部電極、Ｐｂ（Ｚｒ_x，Ｔｉ_1-x）Ｏ₃（以下、ＰＺＴという）の組成式を有する強誘電体膜および上部電極を含む強誘電体キャパシタと、
   を備える半導体記憶装置において、
   前記強誘電体膜の前記下部電極から所定の厚さの範囲には、前記ＰＺＴのＰｂ，Ｚｒ，Ｔｉの少なくとも１種の元素の一部を、Ｂａ，Ｓｒ，Ｃａ，Ｌａ，Ｃｏ，Ｎｉ，Ｗ，Ｆｅ，Ｈｆ，Ｓｎ，Ｚｎ，Ｔａ，Ｍｇ，Ｍｎ，Ｎｂからなる群から選択される少なくとも１種の元素で置換したＰＺＴ膜からなる欠陥抑制領域が形成されることを特徴とする半導体記憶装置。
2. 基板上に形成された電界効果型トランジスタと、
   前記電界効果型トランジスタを形成した前記基板上に形成される層間絶縁膜と、
   前記電界効果型トランジスタのソース／ドレイン領域の一方の領域上にプラグを介して接続される下部電極、ペロブスカイト型の結晶構造を基本構造とする強誘電体膜および上部電極を含む強誘電体キャパシタと、
   を備える半導体記憶装置において、
   前記下部電極は、ＩｒにＲｕ，Ｔｉ，Ｐｄ，Ｐｔからなる群から選択される少なくとも１種の元素をドープした材料からなることを特徴とする半導体記憶装置。
3. 基板上に形成された電界効果型トランジスタと、
   前記電界効果型トランジスタを形成した前記基板上に形成される層間絶縁膜と、
   前記電界効果型トランジスタのソース／ドレイン領域の一方の領域上にプラグを介して接続される下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタと、
   前記強誘電体キャパシタの上部および側面を水素に対するバリア性を有する被膜で被覆する水素バリア膜と、
   を備える半導体記憶装置において、
   前記強誘電体膜は、該強誘電体膜を構成する結晶の粒界に絶縁性粒界析出物を有することを特徴とする半導体記憶装置。
4. 基板上に形成された電界効果型トランジスタと、
   前記電界効果型トランジスタを形成した前記基板上に形成される層間絶縁膜と、
   前記電界効果型トランジスタのソース／ドレイン領域の一方の領域上にプラグを介して接続される下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタと、
   を備える半導体記憶装置において、
   前記強誘電体膜は、強誘電体膜と同じ元素からなり、組成の異なる固溶体からなる異組成領域を一部に有することを特徴とする半導体記憶装置。
5. 基板上に電界効果型トランジスタを形成し、前記電界効果型トランジスタを覆う層間絶縁膜を形成し、前記電界効果型トランジスタのソース／ドレイン領域に連通するコンタクトホールを前記層間絶縁膜に形成して、前記コンタクトホールにコンタクトプラグを形成する工程と、
   前記コンタクトプラグが形成された前記層間絶縁膜上に導電性材料からなる下部電極を形成する工程と、
   前記下部電極上に、Ｂａ，Ｓｒ，Ｃａ，Ｌａ，Ｃｏ，Ｎｉ，Ｗ，Ｆｅ，Ｈｆ，Ｓｎ，Ｚｎ，Ｔａ，Ｍｇ，Ｍｎ，Ｎｂからなる群から選択される少なくとも１種の金属元素を含む置換元素膜を５ｎｍ以下の厚さで形成する工程と、
   前記置換元素膜上にＰｂ（Ｚｒ_x，Ｔｉ_1-x）Ｏ₃（以下、ＰＺＴという）の組成式を有する強誘電体膜を形成する工程と、
   熱処理を行って、前記ＰＺＴの構成元素を前記置換元素膜中の金属元素で置換した欠陥抑制領域を、前記強誘電体膜の前記下部電極との界面近傍に形成する工程と、
   前記強誘電体膜上に上部電極を形成する工程と、
   を含むことを特徴とする半導体記憶装置の製造方法。

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