KR101647051B1 - 디스플레이 디바이스 - Google Patents

Abstract

본 발명에 따르면, 이미지 지연 완화기능의 불필요한 동작으로 인한 악영향이 최소화되는 디스플레이 디바이스가 제공된다. 액티브 매트릭스 타입의 디스플레이 디바이스에서, 전류구동 발광소자가 매트릭스로 배열된 각 픽셀들에 제공되고 발광소자의 전류가 드라이브 TFT를 이용해 디스플레이를 수행하도록 제어된다. 드라이브 TFT의 게이트 전극과 소스 전극 사이에 역바이어스 전압이 주기적으로 인가되는 동안 블랙 디스플레이 주기가 이미지 지연을 완화하기 위해 삽입되는 한편, 이 삽입은 만족될 때에만 수행되고 마이크로컴퓨터(10)에 의한 명령에 따라 소정 기간동안 동작되는 수행된다.

Description

디스플레이 디바이스{Display Device}

본 발명은 전류구동 발광소자가 매트릭스로 배열된 각각의 픽셀들에 제공되고 발광소자의 전류는 드라이브 TFT를 이용해 디스플레이를 수행하도록 제어되는 액티브 매트릭스 타입의 디스플레이 디바이스에 관한 것이다.

도 1은 기본 액티브 타입의 유기 EL 디스플레이 디바이스에서 한 픽셀용 회로(픽셀회로)에 대한 구성을 도시한 것이다. 수평방향으로 뻗어 있는 게이트 라인(Gate)은 하이(High)로 설정되어 셀렉션 TFT(1)를 온시킨다. 이 상태에서, 디스플레이 휘도에 따른 전압을 갖는 이미지 데이터 신호(또한 "데이터 전압"이라고 함)가 수직방향으로 뻗어 있는 데이터 라인(Data)에 제공된다. 이로써 이미지 데이터 신호는 드라이브 TFT(2)의 게이트와 소스 사이에 제공된 저장 커패시터(C)에 축적된다. 이 결과로서, 소스가 전원(PVdd)에 연결된 드라이브 TFT(이 예에서, P타입 TFT)(2)는 데이터 신호에 따라 드라이브 전류를 드라이브 TFT(2)의 드레인에 연결된 유기 EL소자(3)에 제공한다. 따라서, 유기 EL소자(3)는 데이터 신호에 따라 광을 방출한다.

도 2는 디스플레이 패널 및 입력 신호의 예시적인 구성을 도시한 것이다. 도 2에서, 이미지 데이터 신호, 수평동기신호(HD), 픽셀 클록, 및 기타 드라이브 신호들이 소스 드라이버(4)로 제공된다. 이미지 데이터 신호는 픽셀 클록과 동기로 소스 드라이버(4)에 제공된다. 소스 드라이버(4)에서, 한 수평라인의 픽셀들에 대한 이미지 데이터 신호가 취해지면, 상기 이미지 데이터 신호는 집합적으로 D-A 변환을 받는 내부에 제공된 래치회로(latch circuit)에 보유되고, 그런 후 해당 열의 데이터 라인들에 제공된다. 또한, 수평동기신호(HD), 기타 드라이브 신호, 및 수직동기신호(VD)가 게이트 드라이버(5)에 제공된다. 게이트 드라이버(5)는 순차적으로 수평방향으로 뻗어 있는 각 행을 따라 제공된 게이트 라인(Gate)을 온시켜 이미지 데이터 신호가 해당 행에 있는 픽셀들에 제공되도록 제어를 수행한다. 매트릭스로 배열된 각각의 픽셀들(6)은 도 1에 도시된 픽셀회로를 포함한다.

상술한 바와 같은 배열을 이용해, 이미지 데이터 신호(데이터 전압)가 수평라인의 유닛들에 있는 각각의 픽셀들에 순차적으로 기록되고, 기록된 이미지 데이터 신호에 따라 디스플레이가 각 픽셀에 수행되어, 이로써 전체 패널로서 스크린 디스플레이를 달성한다.

여기서, 발광량 및 유기 EL소자(3)의 전류량은 실질적으로 비례관계에 있다. 일반적으로, 드라이브 TFT(2)와 PVdd 사이에, 드레인 전류가 이미지 블랙레벨 근처에 흐르기 시작하게 하는 전압(Vth)이 인가된다. 또한, 이미지 신호의 진폭은 화이트 레벨 부근의 기설정된 휘도에 이르는 진폭으로 설정된다.

도 3은 드라이브 TFT에 입력된 신호 전압(데이터 라인(Data)의 전압)에 대해 유기 EL 소자를 통해 흐르는 (휘도에 해당하는) 전류 CV의 관계를 도시한 것이다. Vb가 블랙레벨 전압으로 인가되고 Vw가 화이트 레벨 전압으로서 인가되도록 데이터 신호를 설정함으로써, 적절한 계조제어(gradation control)가 유기 EL 소자에서 수행될 수 있다.

액티브 매트릭스 타입의 유기 EL 디스플레이 디바이스에서, 드라이브 TFT의 히스테리시스 특성으로 인해 발생되는 이미지 지연 문제가 있다. 이 문제는 특히 먼저 화이트 윈도우가 그레이 배경에 디스플레이된 후 전체 스크린이 그레이 이미지를 디스플레이하도록 스위치되는 경우에 명확히 인식될 수 있다. 이 경우, 도 4에 도시된 바와 같이, 바로 전 순간까지 화이트 윈도우가 디스플레이된 부분이 다른 부분들보다 약간 더 어두워지며, 휘도 레벨이 다른 부분들과 같아질 때까지 수 초에서 수십 초 걸릴 수 있다. 이 문제는 소정 픽셀의 드라이브 TFT가 동일한 데이터 전압에 의해 구동되더라도, 수 초 전에 흐르도록 이루어진 전류에 따라 드라이브 전류 값이 변하는 현상에 의해 야기된다. 이 현상은 드라이브 TFT를 통해 흐르는 캐리어(홀)가 게이트 절연막내에 갇혀, 드라이브 TFT의 Vth를 바꾸기 때문에 발생하는 것으로 생각된다. 시각적 인식면에서, 이 문제는 고 휘도에서 중간톤의 휘도로 변경될 때 가장 현저해진다. 다른 한편, 저 휘도에서 중간톤 휘도로 또는 고 휘도로 변경될 때, 문제는 현저해지지 않다. 이미지 지연 정도는 또한 바로 전 주기에서 이미지 디스플레이의 기간에 따른다. 이 이미지 지연은 이 기간이 더 길 때 더욱더 현저해진다.

게이트 절연막내 캐리어(홀)는 드라이브 TFT의 게이트와 소스 사이에 역바이어스 전압, 즉, 소스에 연결된 PVdd보다 더 큰 전압을 인가함으로써 제거될 수 있음이 공지되었다. 역바이어스 전압의 효과는 역바이어스 전압이 더 크고 더 긴 기간동안 인가될 경우 더 커진다. 이 역바이어스 전압은 픽셀 데이터가 업데이트되기 전 복수의 라인 주기들에 대해 각 프레임에 종종 인가된다.

예컨대, 도 5에 도시된 바와 같이, 트랜지스터(7)가 픽셀회로에 추가된다. 트랜지스터(7)는 n채널 타입이며 컨트롤 라인(CTL)에 연결된 게이트, 역 바이어스 전원(Va)에 연결된 드레인, 및 드라이브 TFT(2)의 게이트에 연결된 소스를 갖는다. 이 픽셀회로에서, 주기적으로 CTL 라인을 하이레벨로 설정함으로써, PVdd보다 더 큰 전압을 갖는 Va가 드라이브 TFT(2)의 게이트에 인가될 수 있다.

도 6에 도시된 바와 같이, CLT 라인에 제공된 CTL 신호는 라이트-오프 제어회로(8)에서 발생되고, Gate 신호와 유사하게 순차적으로 라인 단위로 ON("하이(Hi)") 설정된다. 도 7은 라인(m) 및 라인(m+1)에 대한 데이터를 기록하는 타이밍을 도시한 것이다. t1 까지, m번째 행과 n번째 열에 있는 픽셀(m.n)에서, 이전 프레임동안 기록된 픽셀 데이터는 저장 커패시터(C)에 보유되고, 전압에 따라 픽셀 전류가 픽셀에 흐른다. Va가 t1-t2 동안 저장 커패시터(C)에 기록될 경우, 드라이브 TFT(2)의 게이트와 소스 사이에 역바이어스 전압이 인가되어, 드레인 전류가 0이 된다. t3-t4 동안, 새로운 픽셀 데이터가 기록되고 픽셀 전류가 다시 흐른다.

종래기술의 참조문헌

특허 참조문헌 1: JP 2006-251455 A

특허 참조문헌 2: JP 2008-3542 A

상술한 바와 같이, 액티브 매트릭스 타입의 유기 EL 디스플레이 디바이스에는, 드라이브 TFT의 히스트레시스 특성으로 인해 디스플레이 패널의 일부에 이미지 지연의 발생 문제가 있다. 이 문제를 해결하는 조치로서, 트랜지스터가 픽셀에 추가되고 역바이어스가 주기적으로 드라이브 TFT의 게이트와 소스 사이에 인가된다.

그러나, 역바이어스 전압이 인가되는 주기 동안, 픽셀은 오프된다. 따라서, 소정 프레임내 도 7의 시간(t4)에서, 디스플레이 상태는 도 8에 도시된 바와 같이 검은 밴드가 스크린의 일부에 발생된다. 이 밴드는 라인 단위로 아래로 움직이며, 한 프레임 주기의 기간 후에, 밴드는 완전히 순회한 후 원래 위치로 되돌아 온다. 검은 밴드가 고속으로 움직이고 이에 따라 쉽게 눈에 검출되지 않더라도, 이 검은 밴드는 시선이 움직이는 그와 같은 경우에 검출될 수 있다.

더욱이, 디스플레이의 평균 휘도는 광이 전체 주기 동안 온 상태로 유지될 때 얻은 휘도를 곱함으로써 얻은 값(한 프레임/한 프레임 주기내 라이트-온(light-on) 주기)으로 줄어든다. 이런 이유로, 평균 휘도를 유지하기 위해, 각 픽셀의 휘도는 이미지 지연 완화기능이 사용되지 않을 때에 비해 (한 프레임 주기/ 한 프레임내에 라이트-온 주기)를 곱함으로써 증가되어야 한다. 평균 휘도가 동일한 레벨로 유지되더라도, 유기 EL 소자는 일반적으로 방출된 휘도에 대해 가속적으로 저하되기 때문에, 유기 EL 소자의 수명은 이미지 지연 완화기능이 사용될 때 더 짧아지게 된다.

본 발명은 전류구동 발광소자가 매트릭스로 배열된 각 픽셀들에 제공되고 발광소자의 전류가 드라이브 TFT를 이용해 디스플레이를 수행하도록 제어되는 액티브 매트릭스 타입의 디스플레이 디바이스를 제공한다. 디스플레이 디바이스는 드라이브 TFT의 게이트 전극과 소스 전극 사이에 역바이어스 전압을 주기적으로 인가함으로써 이미지 지연을 완화하는 수단을 포함한다. 이미지 지연을 완화하는 수단은 기설정된 조건이 만족될 때 소정 기간동안 동작된다.

바람직하기로, 기설정된 조건이 만족될 때는 스크린 디스플레이가 스위치되는 것을 나타내는 명령이 컨트롤러로부터 수신될 때이다.

바람직하기로, 디스플레이 디바이스는 입력 이미지의 이동을 검출하기 위한 이동검출 수단을 포함하고 기설정된 조건이 만족될 때는 이동검출 수단이 이동을 검출할 때이다.

바람직하기로, 디스플레이 디바이스는 입력 이미지가 균일부를 포함하는지 여부를 판단하기 위한 균일부 판단수단을 더 포함하고, 기설정된 조건이 만족될 때는 균일부 판단수단이 균일부를 판단할 때이다.

바람직하기로, 균일부 판단수단은 입력 이미지가 중간톤을 갖는 균일부를 포함하는지 여부를 판단하기 위한 수단을 포함하고, 기설정된 조건이 만족될 때는 균일부 판단수단이 중간톤을 갖는 균일부를 판단할 때이다.

바람직하기로, 디스플레이 디바이스는 입력 이미지의 이동을 검출하는 이동검출수단과 입력 이미지가 균일부를 포함하는지 여부를 판단하기 위한 균일부 판단수단을 더 포함하고, 기설정된 조건이 만족될 때는 이동검출 수단이 이동을 검출하고 또한 균일부 판단수단이 균일부를 판단할 때이다.

바람직하기로, 균일부 판단수단은 입력 이미지가 중간톤을 갖는 균일부를 포함하는지 여부를 판단하기 위한 수단을 포함하고, 기설정된 조건이 만족될 때는 균일부 판단수단이 중간톤을 갖는 균일부를 판단할 때이다.

본 발명에 따르면, 이미지 지연 완화가 수행되는 동안의 주기는 기설정된 조건이 만족되는 동안의 주기로 국한된다. 따라서, 이미지 지연 완화가 불필요한 주기동안 수행되는 것을 막을 수 있다.

본 발명의 내용에 포함됨.

도 1은 픽셀회로의 예시적인 구성을 도시한 도표이다.
도 2는 디스플레이 패널 및 입력 신호의 예시적인 구성을 도시한 도표이다.
도 3은 드라이브 TFT의 입력신호전압에 대해 유기 EL 소자를 통해 흐르는 전류(CV)의 관계를 도시한 도표이다.
도 4는 그레이 배경으로 바로 전 순간 화이트 윈도우 패턴이 디스플레이된 상황을 도시한 도표이다.
도 5는 역바이어스 전압을 드라이브 TFT에 인가할 때 사용된 픽셀회로의 예시적인 구성을 도시한 도표이다.
도 6은 라이트-오프 제어회로 및 입력신호들이 제공된 디스플레이 패널의 예시적인 구성을 도시한 도표이다.
도 7은 라이트-오프 동작이 수행될 때 드라이브 TFT의 상태를 도시한 타이밍 차트이다.
도 8은 라이트-오프 동작이 수행될 때 예시적인 디스플레이 상태를 도시한 도표이다.
도 9는 본 발며의 실시예에 따른 예시적인 디스플레이 디바이스를 도시한 블록도이다.
도 10은 예시적인 디스플레이 디바이스 동작을 도시한 타이밍 차트이다.
도 11a는 아이콘이 메뉴 스크린에서 선택된 후 중간톤의 배경이 거의 전체 스크린에 디스플레이되는 경우를 도시한 도표이다.
도 11b는 아이콘의 선택 지점에서, 이미지 지연 완화기능이 소정 주기동안 온되는 예시적인 상태를 도시한 도표이다.
도 12는 이동 검출 기능 및 균일한 중간톤 부를 판단하는 기능이 포토 프레임에 추가되는 예시적인 구성을 도시한 블록이다.
도 13은 이미지 지연 완화기능의 예시적인 제어를 도시한 흐름도이다.
도 14는 블록들로 스크린 세분화의 예를 설명하는 도표이다.
도 15는 한 블록에 대한 단일 데이터 값들의 예시적인 분산을 나타낸 도표이다.
도 16은 균일한 중간톤부가 있는지 여부를 판단하기 위한 예시적인 회로를 나타낸 도표이다.
도 17은 블록 판단 회로의 예시적인 구성을 나타낸 도표이다.
도 18은 각 섹션에서 신호 타이밍의 예를 도시한 도표이다.
도 19는 스위치가 각 수평 PVDD 라인에 대해 일측에 제공될 때 전원라인(수평 및 수직 PVDD 라인)의 예시적인 배치를 나타낸 도표이다.
도 20은 스위치가 양측에 제공될 때 전원라인들의 예시적인 배치를 나타낸 도표이다.
도 21은 스위치가 각 수평 PVDD 라인에 대해 일측에 제공될 때 패널의 예시적인 구성을 나타낸 도표이다.
도 22는 수평 PVDD 라인의 전압과 게이트 라인의 타이밍에서 변화를 도시한 도표이다.

하기의 도면을 참조로 본 발명의 실시예들을 설명한다.

도 9는 본 발명의 실시예에 따른 예시적인 디스플레이 디바이스를 도시한 블록도이다. 이 예시적인 디스플레이 디바이스는 디지털 포토 프레임으로서 이용된다.

메모리 카드(12)가 마이크로컴퓨터(10)에 삽입될 수 있다. 마이크로컴퓨터(10)는 메모리 카드(12)에 기록된 정지 이미지 파일을 읽고 압축해제 등을 수행함으로써 프레임 메모리(14)에 파일을 확장신다. 각각 R, G, B에 대한 디스플레이 컨트롤러(16)에 의해 확장된 이미지 데이터가 읽어지고, D-A 컨버터(18)에 제공된다. D-A 컨버터(18)에서 아날로그 신호로 변환된 RGB 신호들은 디스플레이(20)에 제공되어 이미지를 디스플레이한다.

포토 프레임의 일반적인 기능으로서, "슬라이드 쇼"라고 하는 모드가 있다. 이 모드에서, 다른 이미지들이 카드로부터 순차적으로 읽혀지고 수 초에서 수 십 초의 단위 주기로 디스플레이된다. 디스플레이(20)상에, 상술한 TFT 히스테리시스로 인해 이미지가 또 다른 이미지로 전환한 후에 바로 이미지 지연이 나타날 수 있다.

본 발명에 따르면, 마이크로컴퓨터(10)는 이미지의 스위칭 타이밍에서 이미지 지연 완화기능을 온 시키고, 가령 2초 후와 같이 소정 주기 후에 이 기능을 오프시킨다. 특히, 본 프로그램에 따르면, 마이크로컴퓨터(10)는 기설정된 순서로 메모리 카드(12)내 이미지 데이터를 읽고, 압축해제 처리 등을 실행하며, 그런 후 확장된 이미지 데이터를 프레임 메모리(14)에 기록하고, 이로써 프레임 메모리(14)로부터 읽어진 이미지 데이터를 스위칭시킨다. 이미지 데이터를 프레임 메모리(14)에 기록할 타이밍에서, 마이크로컴퓨터(10)는 이미지 지연 완화기능 ON-OFF 신호를 ON으로 설정한다. 보다 상세하게, 마이크로컴퓨터(10)는 내부에 타이머(10a)를 포함한다. 이미지가 스위치되는 타이밍으로부터 2초의 기간 동안, 마이크로컴퓨터(10)는 이미지 지연 완화기능 ON-OFF 신호를 ON으로 설정하고, 이 신호를 디스플레이 컨트롤러(16)에 제공한다.

그 결과, 슬라이드 쇼의 스크린 스위칭(업데이팅) 주기가 2초 보다 더 긴 경우, 이미지 지연 완화기능이 간헐적으로 작동한다. 이미지 업데이트 주기가 더 긴 경우, 이미지 지연 완화기능이 오프되는 동안의 시간이 더 길어져, 본 발명이 더 효과적으로 이용된다.

도 10은 예시적인 타이밍 도표를 도시한 것이다. 도시된 바와 같이, 디스플레이 이미지가 순차적으로 이미지 1, 이미지 2 등으로 스위치되면, 이미지 지연 완화기능 ON-OFF 신호는 스위칭 타이밍으로부터 2초의 제한된 기간동안 ON으로 설정된다. 다른 시간 동안, 이미지 지연 완화기능 ON-OFF 신호는 OFF로 설정된다. 따라서, 유기 EL 소자에 제공된 전류량이 증가되어야 하는 동안의 주기가 짧은 기간으로 한정될 수 있다.

디지털 포토 프레임과 같은 이미지 디스플레이 디바이스 및 디지털 카메라와 같은 디스플레이 소자가 제공된 다른 디바이스들에서, 모드 및 디스플레이 이미지의 선택을 수행하는데 메뉴 스크린이 사용되는 많은 경우들이 있다. 이들 경우에서, 고휘도 부분을 포함한 아이콘들은 종종 중간톤의 배경에 디스플레이되고, 완화 이미지 지연에 대한 어떠한 조치도 실행되지 않은 경우, 이들 아이콘들이 스크린에서 사라지게 될 때의 시점에서, 이들 스크린 부분들에서 발생한 이미지 지연이 매우 현저해질 수 있다.

디바이스를 제어하는 마이크로컨트롤러(10)가 메뉴 스크린 및 디스플레이 컨텐츠의 스위칭 상태를 알고 있기 때문에, 스위칭 타이밍시에 또는 디스플레이 컨텐츠에서 변화에 따라 소정 기간에 대한 이미지 지연 완화기능을 온 시키는 것이 또한 바람직하다.

도 11a는 아이콘이 메뉴 스크린으로부터 선택된 후 거의 전체 스크린이 중간톤의 배경을 디스플레이하고 아이콘의 이미지 지연이 보일 수 있는 예시적인 경우를 도시한 것이다. 아이콘 선택 타이밍시 소정 기간 동안 이미지 지연 완화기능을 온 시킴으로써, 이미지 지연이 도 11b에 도시된 바와 같이 실제로 눈에 띄지 않을 수 있다.

이미지 지연 현상은 중간톤의 균일한 컬러를 띈 디자인이 디스플레이될 때 더욱 눈에 띄게 되는 경향이 있다. 따라서, 프레임 단위로 이런 디자인 부분이 피입력 이미지 데이터에 포함되는지 여부를 분석하고, 이런 디자인 부분이 포함될 때에만 이미지 지연 완화기능을 온시키는 것이 바람직하다.

도 12는 상술한 기능이 이동 이미지 파일을 또한 재생할 수 있는 포토 프레임에 추가되는 구성을 도시한 도표이다. 도시된 바와 같이, 이동 검출기(22)는 메모리 프레임(14)에 연결된다. 이동 검출기(22)는 복수의 프레임들 간의 비교를 기초로 이동을 검출한다. 따라서, 이 예에서, 프레임 메모리(14)는 적어도 2개의 프레임의 이미지를 저장한다. 프레임 메모리(14)는 또한 균일한 중간톤부 검출기(24)에 연결된다. 균일한 중간톤부 검출기(24)는 이미지가 균일한 중간톤부의 기설정된 영역을 포함하는지 여부를 검출한다.

이동 검출기(22) 및 균일한 중간톤부 검출기(24)의 검출된 결과들이 마이크로컴퓨터(10)에 제공된다. 그런 후, 판단의 결과를 토대로, 마이크로컴퓨터(10)는 이미지 지연 완화기능을 온시켜야할 지 여부를 제어한다.

예컨대, 이미지 지연 완화기능의 동작은 도 13에 도시된 흐름도에 따라 제어된다. 먼저, 프레임이 업데이트되는지 여부가 판단되고(S11), 업데이트되면, 균일한 중간톤부가 있는지 여부가 판단된다(S12). 예컨대, 중간톤 범위내에 있는 휘도와 실질적으로 동일한 휘도를 갖는 픽셀들이 기설정된 영역(면적)내에 있다면, 균일한 중간톤부가 있는 것으로 판단된다. 이 판단결과가 예(YES)이면, 다음으로 이전 프레임과 현재 프레임의 이미지들 간에 비교를 기초로 이동이 있는지 여부가 결정된다(S13). 이동이 있으면, 타이머가 리셋되어 시작된다(S14). 다른 한편, 전혀 이동이 없다면, 타이머가 종료되는지 여부가 판단되고(S15), 종료되지 않은 경우, 이미지 지연 완화기능이 온되고(S16) 프로세스는 S11로 복귀한다. 또한, S12에서 NO라고 판단되고, S15에서 YES라고 판단되면, 이미지 지연 완화기능이 오프되고(S17) 프로세스는 S11로 복귀한다.

상술한 바와 같이, 균일한 중간톤부가 있는지 여부가 먼저 판단된다. 있다면, 이동 검출기는 이전 프레임으로부터 차(差)를 검출하고, 차가 있다면 이미지 지연 완화기능이 온된다. 타이머가 사전설정된 시간(가령 2초)에 도달하면 이미지 지연 완화기능이 오프되게 제어되나, 그동안 상술한 조건들이 다시 만족되면, 타이머는 계속 ON 상태이도록 리셋된다.

다음, 균일한 중간톤부가 있는지 여부를 판단하는 예시적인 방법이 하기에 기술되어 있다. 여기서, 640×480 픽셀을 갖는 VGA 패널이 예로 언급되어 있다. 컬러 디스플레이에서, 한 픽셀은 일반적으로 R, G, 및 B의 3개 도트들로 구성된다. 이런 디스플레이에서, 후술된 방법은 각각의 컬러 신호들에 별개로 적용될 수 있고, 균일한 중간톤부가 컬러들 중 어느 하나로 검출되면, 이미지는 균일한 중간톤부를 포함하는 것으로 판단될 수 있다.

도 14에 도시된 바와 같이, 640×480 픽셀을 갖는 스크린은 8×6 블록(A(1,1)~A(8,6))으로 분할된다. 따라서, 이 예에서, 한 블록은 80×80=6400 픽셀로 구성된다.

신호들이 0에서 255까지의 톤 레벨을 갖는 데이터를 나타내면, 각 블록에 대한 신호 데이터 중 80% 이상이 도 15에 도시된 7개 범위들 중 어느 하나 내에 있는지 여부가 검사된다. 보다 상세하게, 신호 데이터 값이 D로 표현된다고 하면, 각 블록에 대한 신호 데이터가 이 예에서 64≤D<96, 80≤D<112, 96≤D<128, 112≤D<144, 128≤D<160, 144≤D<176, 및 160≤D<192로 표현된 7개 범위들 중 어느 하나에서 80% 조건을 만족하는지 여부가 판단된다.

여기서, 한 블록은 상술한 바와 같이 80×80=6400 픽셀로 구성되고, 도 15에 도시된 예시적인 경우에, 5696개 도트들이 112에서 144 미만의 신호 데이터 값 범위내에 있다. 5969/6400=0.89=89%이므로, 이 블록은 균일한 중간톤 블록인 것으로 판단된다.

이런 블록이 프레임내에 있다고 판단되면, 이미지 지연 완화기능이 활성화된다. 도 16은 이 판단을 하는 예시적인 회로를 도시한 것이다. 이미지 데이터가 9개 비교기들로 구성된 비교기 디바이스(30)에 입력된다. 9개 비교 결과들이 7개 AND 게이트로 구성된 AND 회로(32)에 입력된다. 이미지 데이터가 상술한 7개 범위 중 어느 하나 내에 있다면, AND 회로(32)의 해당 AND 게이트로부터 하이(HIGH)레벨이 출력된다.

AND 회로(32)로부터 7개 출력들이 8개 블록 컬럼들에 제공된 8개 블록판단회로들로 구성된 블록판단회로(34)에 입력된다. 또한, 카운터 리셋 신호발생회로(36)가 제공되고, 이 회로(36)는 매 80개 수평라인들, 즉, 매 블록 행에 대해 카운터 리셋 신호(RS1)를 발생한다. 블록 인에이블 신호발생회로(38)가 또한 제공되고, 80개 픽셀들에 대한 매 픽셀 데이터 세트에 대해, 이 회로(38)는 해당 블록컬럼의 블록 인에이블 신호 ENx(EN1~EN8)를 하이레벨로 설정한다.

블록 컬럼에 대한 8개 블록판단회로로부터, 해당 컬럼들의 판단 결과들이 블록 행 단위로 출력되고, 이들 결과들이 OR 회로(40)에 제공된다. OR 회로(40)로부터의 출력이 플립플롭(FF)(42)에 입력된다. 플립플롭(42)은 한 프레임에 대한 판단결과를 출력한다. 블록 컬럼들에 대한 블록판단회로들은 6개 블록 행들에 대한 판단과정을 순차적으로 반복하는 것에 주목해야 한다. 한 블록 행에 대한 판단결과들에 적어도 하나의 하이레벨이 있다면 OR 회로(40)는 하이레벨을 출력한다. 플립플롭(42)으로부터의 출력이 피드백으로서 OR 회로(40)의 입력단자에 제공되기 때문에, OR 회로(40) 및 플립플롭(42)으로부터의 출력은 플립플롭(42)이 리셋되지 않는 한 하이레벨로 유지된다. 플립플롭(42)은 수직동기신호로부터 발생된 RS2에 의해 리셋되므로, 플립플롭(42)은 매 프레임에 한번 리셋된다. 또한, 픽셀 클록이 플립플롭(42)의 클록 입력단자에 입력되는 것에 주목해야 한다.

상술한 배열로, 한 프레임내 적어도 한 블록에서, 기설정된 범위내 신호레벨을 갖는 기설정된 개수 이상의 픽셀들이 있을 때(즉, 균일한 중간톤부가 있을 때), 하이레벨을 발생하는 프레임 판단결과가 플립플롭(42)으로부터 출력으로서 얻어진다.

도 17은 블록판단회로(34)의 구성을 도시한 것이다. AND 회로(32)로부터의 출력이 7개 카운터로 구성된 카운터 회로(50)에 입력된다.

각 카운터에 인에이블 신호 ENx, 카운터 리셋신호 RS1, 및 픽셀 클록이 제공된다. 보다 상세하게, 인에이블 신호 ENx로서 하이레벨이 제공되는 반면, AND 회로(32)로부터의 하이레벨이 픽셀 클록에 따라 카운트된다. 한 블록 행에 대한 주기의 경과 후에, 각 카운터는 카운터 리셋신호(RS1)에 의해 리셋된다.

따라서, 인에이블 신호 ENx는 수평라인내 이미지 데이터의 블록 열이 입력되는 것을 식별하게 할 수 있고, AND 회로(32a)로부터 신호들의 하이레벨들이 해당 카운터들에 의해 카운터된다. 카운터 회로(50)의 각각의 카운터들로부터의 출력이 7개 비교기로 구성된 비교기 디바이스(52)에 입력되어, 각 카운터 출력이 5120 이상인지를 판단한다. 이들 비교기들 중 적어도 하나가 하이레벨을 나타내면, OR 게이트(54)는 하이레벨을 출력한다.

상술한 바와 같이, 동일한 블록판단회로는 동일한 열에 있는 블록들에 사용된다. 도 18에 도시된 타이밍에서 한 열내에 매 80개 픽셀들 다음에 순차적으로 변하도록 블록 인에이블 신호 ENx(EN1~EN8)가 발생된다. 인에이블 신호 ENx 및 AND 회로(32a)로부터 신호가 모두 하이(HIGH)이면, 카운터가 카운트된다. 카운터는 매 80개 수평라인들, 한 블록 행 다음에 카운터 리셋신호(RS1)에 의해 초기화되고 순차적으로 다음 80개 수평라인들에 대한 판단 프로세스가 시작된다. 이런 식으로 얻은 블록판단결과들 모두는 플립플롭(42)으로부터 출력과 함께 도 16에 도시된 OR 회로에서 OR 연산을 받는다. 적어도 하나의 블록이 조건을 만족하면, 판단결과는 프레임이 균일한 중간톤부를 포함하는 것을 나타낸다.

32개 톤의 폭을 각각 갖는 7개 범위들이 지정되어 있고, 범위들 중 하나에서 픽셀들의 80% 보다 많은 포함이 상기 예에서 만족되도록 조건으로 설정되나, 이 값들은 단지 예시적인 값이며 본 발명이 적용되는 시스템에 따라 최적화되어야 한다.

또한, 본 발명의 상기 3개 실시예들에서, 이미지 지연 완화기능이 온되면, 평균 휘도가 불변이게 유지되도록 이미지 지연 완화기능이 오프될 때에 비해 이미지 신호레벨이 (한 프레임 주기 / 한 프레임 주기내 라이트-온 주기) 곱해짐으로써 증가된다.

상술한 바와 같이, 본 발명의 실시예에 따르면, 이미지 지연을 완화하기 위한 기능은 이미지가 변할 때 그리고 변화의 시점으로부터 소정 기간 동안에만 작동된다. 이와 같이, 이미지 지연 완화기능의 불필요한 동작으로 인한 악영향들이 최소화될 수 있다.

하기 (ⅰ)~(ⅲ)에 상술된 바와 같은 방법들에 의해 이미지 지연 완화기능의 효과적 제어가 달성될 수 있다:

(ⅰ) 이미지에서 변화를 알리는 외부로부터 제공된 컨트롤 신호에 의해 이미지 지연 완화기능을 작동시키는 단계;

(ⅱ) 입력 이미지에 이동을 검출하고, 이동이 검출될 때에만 이미지 지연 완화기능을 작동시키는 수단을 제공하는 단계; 및

(ⅲ) 이미지가 중간톤을 갖는 균일부를 포함하는지 여부를 판단하고, 균일한 중간톤부가 검출될 때에만 이미지 지연 완화기능을 작동시키는 단계. (여기서, 중간톤의 판단이 항상 필요한 것은 아니다.)

다음, 이미지 지연을 완화시키기 위해 드라이브 트랜지스터에 역바이어스 전압을 인가는 다른 방법의 간략한 설명이 하기에 제시되어 있다. 도 19는 스위치들이 각 수평 PVDD 라인에 대해 일측에 제공된 패널내 전원라인들(수평 및 수직 PVDD 라인들)의 예시적인 레이아웃을 도시한 것이다. 유기 EL 패널(110)에서, 픽셀들은 도 2에 도시된 바와 같이 매트릭스로 배열되어 있다. 또한, 각 수평 PVDD 라인(112)은 픽셀들의 각 행에 배열되어 있다. 유기 EL 패널(110)의 일측에, 2개의 수직 PVDD 라인, 즉, 전원(PVDDa)에 연결된 수직 PVDD 라인(114a) 및 전원(PVDDb)에 연결된 수직 PVDD 라인(114b)이 제공된다. 각 수평 PVDD 라인(112)은 스위치(SW)를 통해 번갈아 스위칭하는 식으로 2개 수직 PVDD 라인들(114a 및 114b)에 연결되도록 구성된다.

또한, 도 20은 스위치가 양측에 제공될 때 전원 라인들의 예시적인 레이아웃을 도시한 것이다. 양 수직 PVDD 라인들(114a 및 114b)이 유기 EL 패널(110)의 양측에 제공된다. 각 수평 PVDD 라인(112)은 스위치(SW)를 통해 번갈아 스위칭하는 식으로 양 단부에서 수직 PVDD 라인들(114a 및 114b)에 연결된다. 각 수평 PVDD 라인(112)의 양측에 제공된 스위치들(SW)은 동일한 수직 PVDD 라인들(114a 및 114b)에 연결되도록 제어된다.

여기서, PVDDa는 픽셀 발광 동안 연결을 위한 전원인 반면, PVDDb는 역바이어스 전압의 인가 동안 연결을 위한 전원이다. 비교적 큰 전류가 수직 PVDD 라인(114a)을 통해 흐르기 때문에, 저항으로 인한 전압강하가 큰 선폭 등을 제공함으로써 최소화된다. 다른 한편으로, 수직 PVDD 라인(114b)을 통해서는 거의 전류가 흐르지 않기 때문에, 수직 PVDD 라인(114b)의 선폭은 협소해질 수 있다. 도 20에 도시된 바와 같이 양측에 스위치들을 제공함으로써, 픽셀에 수직 PVDD 라인(114a) 및 전원과의 연결을 제공하는 PVDDa 단자로부터 와이어링에서의 저항으로 인한 전압강하를 최소화할 수 있다.

도 21은 도 19에 대응하는 예시적인 패널 구성을 도시한 것으로, 스위치들이 각 수평 PVDD 라인(112)에 대해 일측에 제공되고, 4행×3열 (행 m-1~m+2, 열 n~n+2)로 배열된 픽셀들(6)에 대한 구성을 도시한 것이다. 도시된 바와 같이, 스위치(SW)의 스위칭을 제어하는 PVDD 라인 선택회로(118)가 제공된다. 수평 PVDD 라인 선택회로(118)로부터 뻗어 있는 라인들은 라인 Ctl m-1 ~ Ctl m+2로 라벨 붙어진다.

도 22는 수평 PVDD 라인(112)의 전압 및 게이트 라인(Gate)의 타이밍에서의 변화를 도시한 것이다. 발광 및 데이터 기록 동안, 전원이 수직 PVDD 라인(114a)(PVDDa)으로부터 소정 행들(라인들)의 수평 PVDD 라인(112)에 제공되게 하기 위해, 스위치(SW)는 "a" 측으로 스위치된다. 라인 m을 참조하면, 주기(t1-t3) 동안, 전원이 수직 PVDD 라인(114b)(PVDDb)으로부터 제공되도록 SW가 제어된다. 이 주기동안, 게이트 라인(Gate)은 하이로 설정되어 셀렉션 TFT를 온시킨다. 그 결과, PVDDb를 기록 전압의 최소 전압보다 더 적은 전압, 즉, 소스 드라이버(4)의 최소 출력전압보다 더 낮은 전압으로 설정함으로써 다른 수평 라인의 픽셀들에 기록하기 위해 데이터 전압이 인가되는 상태에서 드라이브 TFT가 위치되나, 드라이브 TFT는 역바이어스 전압이 정확히 인가되고 픽셀이 오프된다. 데이터 전압의 기록은 주기(t3-t4) 동안 수행되며, 상기 주기 동안 Gate m은 하이로 설정되고 PVDDm의 전압은 PVDDa이다. 연이은 프레임에서 Gate m이 t4 이후 다시 하이로 설정될 때까지 발광이 유지된다.

Claims (7)

1. 전류구동 발광소자가 매트릭스로 배열된 각 픽셀들에 제공되고 발광소자의 전류가 드라이브 TFT를 이용해 디스플레이를 수행하도록 제어되고,
   드라이브 TFT의 게이트 전극과 소스 전극 사이에 역바이어스 전압을 주기적으로 인가함으로써 이미지 지연을 완화하는 수단을 포함하는 액티브 매트릭스 타입의 디스플레이 디바이스로서,
   입력 이미지의 이동을 검출하기 위한 이동검출 수단을 더 포함하고,
   이미지 지연을 완화하는 수단은 기설정된 조건이 만족될 때 소정 기간동안 동작되며,
   기설정된 조건이 만족될 때는 이동검출 수단이 이동을 검출할 때인 액티브 매트릭스 타입의 디스플레이 디바이스.
2. 제 1 항에 있어서,
   기설정된 조건이 만족될 때는 스크린 디스플레이가 스위치되는 것을 나타내는 명령이 컨트롤러로부터 수신될 때인 액티브 매트릭스 타입의 디스플레이 디바이스.
3. 삭제
4. 제 1 항에 있어서,
   입력 이미지가 균일부를 포함하는지 여부를 판단하기 위한 균일부 판단수단을 더 포함하고,
   기설정된 조건이 만족될 때는 균일부 판단수단이 균일부를 판단할 때인 액티브 매트릭스 타입의 디스플레이 디바이스.
5. 제 4 항에 있어서,
   균일부 판단수단은 입력 이미지가 중간톤을 갖는 균일부를 포함하는지 여부를 판단하기 위한 수단을 포함하고,
   기설정된 조건이 만족될 때는 균일부 판단수단이 중간톤을 갖는 균일부를 판단할 때인 액티브 매트릭스 타입의 디스플레이 디바이스.
6. 삭제
7. 삭제

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