KR101630091B1 - 칩 전자부품 및 그 제조방법 - Google Patents
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Abstract
본 발명은 서로 마주보는 제 1 및 제 2 단면, 상기 제 1 및 제 2 단면을 연결하는 제 1 및 제 2 측면을 가지는 자성체 본체; 및 상기 자성체 본체 내부에 배치되고, 나선 형상의 코일 패턴부와, 상기 코일 패턴부의 단부와 연결되며 상기 자성체 본체의 일면으로 노출되는 인출부를 포함하는 제 1 및 제 2 내부 코일부;를 포함하고, 상기 코일 패턴부는 상기 제 1 및 제 2 측면으로 노출되며, 상기 제 1 및 제 2 측면에 제 1 및 제 2 사이드부가 배치된 칩 전자부품에 관한 것이다.
Description
본 발명은 칩 전자부품 및 그 제조방법에 관한 것이다.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자이다.
인덕터는 자성 재료를 포함하는 자성체 본체 내에 내부 코일부를 형성한 후, 자성체 본체의 외측에 외부전극을 형성하여 제조한다.
본 발명은 내부 코일부의 노출을 방지하고, 고용량 구현이 가능한 칩 전자부품 및 그 제조방법에 관한 것이다.
본 발명의 일 실시형태는 자성체 본체의 제 1 및 제 2 측면에 제 1 및 제 2 사이드부를 형성한 칩 전자부품 및 그 제조방법을 제공한다.
본 발명에 따르면, 내부 코일부의 노출을 방지하고, 고용량을 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 칩 전자부품의 자성체 본체 및 제 1 및 제 2 사이드부를 나타내는 분해 사시도이다.
도 4는 도 1의 Ⅱ-Ⅱ'선에 의한 단면도이다.
도 5는 본 발명의 일 실시형태에 따른 칩 전자부품의 자성체 본체 및 제 1 및 제 2 사이드부를 나타내는 평면도이다.
도 6a, 도 6b, 도 7 및 도 8은 본 발명의 일 실시형태에 따른 칩 전자부품의 제조 공정을 개략적으로 나타내는 도면이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 칩 전자부품의 자성체 본체 및 제 1 및 제 2 사이드부를 나타내는 분해 사시도이다.
도 4는 도 1의 Ⅱ-Ⅱ'선에 의한 단면도이다.
도 5는 본 발명의 일 실시형태에 따른 칩 전자부품의 자성체 본체 및 제 1 및 제 2 사이드부를 나타내는 평면도이다.
도 6a, 도 6b, 도 7 및 도 8은 본 발명의 일 실시형태에 따른 칩 전자부품의 제조 공정을 개략적으로 나타내는 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
칩 전자부품
이하에서는 본 발명의 일 실시형태에 따라 제조된 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만, 반드시 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이며, 도 2는 도 1의 I-I'선에 의한 단면도이다.
도 1을 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 인덕터가 개시된다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)에 있어서, '길이' 방향은 도 1의 'L' 방향, '폭' 방향은 'W' 방향, '두께' 방향은 'T' 방향으로 정의하기로 한다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)은 자성체 본체(50), 상기 자성체 본체(50)의 내부에 매설된 내부 코일부(40), 상기 자성체 본체(50)의 제 1 및 제 2 측면에 배치된 제 1 및 제 2 사이드부(61, 62), 상기 자성체 본체(50)의 외측에 배치되어 상기 내부 코일부(40)와 연결된 제 1 및 제 2 외부전극(81, 82)을 포함한다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)의 자성체 본체(50)는 내부에 제 1 및 제 2 내부 코일부(41, 42)를 포함한다.
상기 자성체 본체(50)의 내부에 배치된 절연 기판(20)의 일면에 평면 코일 형상의 제 1 내부 코일부(41)가 형성되고, 상기 절연 기판(20)의 일면과 대향하는 타면에 평면 코일 형상의 제 2 내부 코일부(42)가 형성된다.
상기 제 1 및 제 2 내부 코일부(41, 42)는 절연 기판(20) 상에 전기 도금을 수행하여 형성할 수 있으나, 이에 반드시 제한되는 것은 아니다.
상기 제 1 및 제 2 내부 코일부(41, 42)는 나선(spiral) 형상으로 형성될 수 있으며, 상기 절연 기판(20)의 일면과 타면에 형성된 제 1 및 제 2 내부 코일부(41, 42)는 상기 절연 기판(20)을 관통하여 형성되는 비아(미도시)를 통해 전기적으로 접속된다.
상기 제 1 및 제 2 내부 코일부(41, 42)와 비아는 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며, 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
상기 제 1 및 제 2 내부 코일부(41, 42)는 절연막(미도시)으로 피복되어 자성체 본체(50)를 이루는 자성 재료와 직접 접촉되지 않을 수 있다.
상기 절연 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성된다.
상기 절연 기판(20)의 중앙부는 관통되어 관통 홀을 형성하고, 상기 관통 홀은 자성 재료로 충진되어 코어부(55)를 형성한다. 자성 재료로 충진되는 코어부(55)를 형성함에 따라 인덕턴스(L)를 향상시킬 수 있다.
다만, 상기 절연 기판(20)은 반드시 포함되는 것은 아니며, 절연 기판을 포함하지 않고, 금속 와이어(wire)로 내부 코일부를 형성할 수도 있다.
상기 제 1 및 제 2 내부 코일부(41, 42)는 나선(spiral) 형상의 코일 패턴부(43, 44)와, 상기 코일 패턴부(43, 44)의 단부와 연결되며 상기 자성체 본체(50)의 일면으로 노출되는 인출부(46, 47)를 포함한다.
도 2를 참조하면, 상기 인출부(46, 47)는 상기 코일 패턴부(43, 44)의 일 단부가 연장되어 형성되며, 상기 자성체 본체(50)의 일면으로 노출되어 자성체 본체(50)의 외측에 배치된 제 1 및 제 2 외부전극(81, 82)과 연결된다.
예를 들어, 도 2에 도시된 바와 같이 상기 제 1 내부 코일부(41)의 인출부(46)는 자성체 본체(50)의 길이(L) 방향의 일 단면으로 노출되고, 제 2 내부 코일부(42)의 인출부(47)는 자성체 본체(50)의 길이(L) 방향의 타 단면으로 노출된다.
다만, 반드시 이에 제한되지 않으며, 상기 제 1 및 제 2 내부 코일부(41, 42)의 각각의 인출부(46, 47)는 상기 자성체 본체(50)의 적어도 일면으로 노출될 수 있다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)의 자성체 본체(50)는 금속 자성체 분말을 포함한다. 다만, 이에 반드시 제한되는 것은 아니며, 자기 특성을 나타내는 자성 분말이라면 포함할 수 있다.
상기 금속 자성체 분말은 철(Fe), 규소(Si), 붕소(B), 크롬(Cr), 알루미늄(Al), 구리(Cu), 니오븀(Nb) 및 니켈(Ni)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 결정질 또는 비정질 금속일 수 있다.
예를 들어, 상기 금속 자성체 분말은 Fe-Si-B-Cr계 비정질 금속일 수 있다.
상기 금속 자성체 분말은 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 열경화성 수지에 분산된 형태로 포함된다.
도 3은 본 발명의 일 실시형태에 따른 칩 전자부품의 자성체 본체 및 제 1 및 제 2 사이드부를 나타내는 분해 사시도이다.
도 3을 참조하면, 본 발명의 일 실시형태에 따른 칩 전자부품(100)의 자성체 본체(50)는 길이(L) 방향으로 서로 마주보는 제 1 및 제 2 단면(SL1, SL2)과, 상기 제 1 및 제 2 단면(SL1, SL2)을 연결하며 폭(W) 방향으로 서로 마주보는 제 1 및 제 2 측면(SW1, SW2)과, 두께(T) 방향으로 서로 마주보는 제 1 및 제 2 주면(ST1, ST2)을 가진다.
본 발명의 일 실시형태에 따른 제 1 및 제 2 내부 코일부(41, 42)의 코일 패턴부(43, 44)는 상기 자성체 본체(50)의 제 1 및 제 2 측면(SW1, SW2)으로 노출된다.
상기 코일 패턴부(43, 44)이 노출된 제 1 및 제 2 측면(SW1, SW2)에는 제 1 및 제 2 사이드부(61, 62)가 배치된다.
자성체 본체의 측면에 사이드부를 부착하지 않는 칩 전자부품의 다른 실시형태의 경우, 내부 코일부의 자성체 본체 측면으로의 노출을 방지하기 위해 측면 측에 일정 간격의 마진(margin)부를 갖도록 자성체 본체를 형성한다.
그러나, 적층체를 절단하여 자성체 본체를 형성하는 과정에서 절단 치우침에 의해 마진부(margin)부가 제대로 형성되지 않고 내부 코일부가 자성체 본체의 측면으로 노출되는 전극 노출 불량이 발생하였다.
또한, 칩 전자부품의 대전류화에 따른 전극 단차의 증가로 박리(delamination) 불량율이 높아졌다.
이에 본 발명의 일 실시형태는 자성체 본체(50)의 제 1 및 제 2 측면(SW1, SW2)에 제 1 및 제 2 사이드부(61, 62)를 배치하였다. 이에 따라, 전극 노출 불량을 방지하고, 박리(delamination) 불량율을 감소시킬 수 있다.
또한, 자성체 본체(50)의 제 1 및 제 2 측면(SW1, SW2)에 제 1 및 제 2 사이드부(61, 62)를 더 부착하기 때문에 자성체 본체(50)의 내부에 마진(margin)부가 필요하지 않고, 따라서 배치되는 내부 코일부(40)의 면적을 최대화할 수 있다. 이에 따라 고용량을 구현할 수 있다.
상기 제 1 및 제 2 사이드부(61, 62)는 상기 코일 패턴부(43, 44)가 노출된 자성체 본체(50)의 제 1 및 제 2 측면(SW1, SW2)에 고착하여 형성된다.
상기 자성체 본체(50)와 제 1 및 제 2 사이드부(61, 62) 사이의 경계는 주사전자현미경(SEM, Scanning Electron Microscope)을 이용하여 확인할 수 있으나, 반드시 주사전자현미경(SEM)으로 관찰되는 경계로 상기 자성체 본체(50)와 제 1 및 제 2 사이드부(61, 62)가 구분되는 것은 아니며, 상기 자성체 본체(50)의 제 1 및 제 2 측면(SW1, SW2)에 별도로 부착시킨 영역을 제 1 및 제 2 사이드부(61, 62)로 구분할 수 있다.
상기 제 1 및 제 2 사이드부(61, 62)는 열경화성 수지를 포함한다.
예를 들어, 상기 제 1 및 제 2 사이드부(61, 62)는 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 열경화성 수지를 포함할 수 있으나, 이에 반드시 제한되는 것은 아니며, 절연 효과를 가진 것이라면 적용 가능하다.
상기 제 1 및 제 2 사이드부(61, 62)는 열경화성 수지를 코일 패턴부(43, 44)가 노출된 자성체 본체(50)의 제 1 및 제 2 측면(SW1, SW2)에 도포한 후, 경화하여 형성할 수 있으나, 이에 반드시 제한되는 것은 아니다.
상기 제 1 및 제 2 사이드부(61, 62)는 금속 자성체 분말을 더 포함할 수 있다. 상기 제 1 및 제 2 사이드부(61, 62)가 금속 자성체 분말을 더 포함함으로써 보다 더 고용량을 구현할 수 있다.
상기 제 1 및 제 2 사이드부(61, 62)는 금속 자성체 분말을 3 내지 70중량% 포함할 수 있다.
상기 제 1 및 제 2 사이드부(61, 62)가 금속 자성체 분말을 3중량% 미만으로 포함하는 경우 용량 증가의 효과가 미비할 수 있으며, 70중량%를 초과하는 경우 용량 증가율이 작고, 외관 불량이 발생할 수 있다.
상기 제 1 및 제 2 사이드부(61, 62)는 상기 자성체 본체(50)의 제 1 및 제 2 측면(SW1, SW2) 전체에 형성될 수 있다.
제 1 및 제 2 측면(SW1, SW2)으로 노출되는 코일 패턴부(43, 44)을 효과적으로 절연시키기 위해서 상기 제 1 및 제 2 사이드부(61, 62)를 제 1 및 제 2 측면(SW1, SW2) 전체에 형성하는 것이 바람직하다. 다만, 이에 반드시 제한되는 것은 아니며, 제 1 및 제 2 측면(SW1, SW2)의 일부에만 제 1 및 제 2 사이드부(61, 62)가 형성될 수도 있다.
도 4는 도 1의 Ⅱ-Ⅱ'선에 의한 단면도이다.
도 4를 참조하면, 상기 제 1 및 제 2 내부 코일부(41, 42)의 코일 패턴부(43, 44)는 자성체 본체(50)의 제 1 및 제 2 측면(SW1, SW2)으로 노출되며, 제 1 및 제 2 측면에는 제 1 및 제 2 사이드부(61, 62)가 배치된다.
자성체 본체(50)의 제 1 및 제 2 측면(SW1, SW2)으로 코일 패턴부(43, 44)가 노출되도록 최대 면적으로 내부 코일부(40)가 형성되기 때문에 고용량을 구현할 수 있다.
상기 제 1 및 제 2 사이드부(61, 62)의 두께(t)는 10㎛ 내지 40㎛일 수 있다.
상기 제 1 및 제 2 사이드부(61, 62)의 두께(t)가 10㎛ 미만일 경우 제 1 및 제 2 측면(SW1, SW2)으로 노출되는 코일 패턴부(43, 44)가 절연되지 않을 수 있으며, 40㎛를 초과할 경우 제 1 및 제 2 사이드부(61, 62)가 차지하는 체적이 너무 증가하여 고용량 구현이 어려울 수 있다.
도 5는 본 발명의 일 실시형태에 따른 칩 전자부품의 자성체 본체 및 제 1 및 제 2 사이드부를 나타내는 평면도이다.
도 5를 참조하면, 본 발명의 일 실시형태는 상기 제 1 및 제 2 내부 코일부(41, 42)의 내측에 형성된 코어부(55)의 길이-폭(L-W) 방향의 단면의 면적을 ac, 상기 제 1 및 제 2 내부 코일부(41, 42)의 외측의 자성체 본체(50)의 길이-폭(L-W) 방향의 단면의 면적의 합을 ae, 상기 제 1 및 제 2 사이드부(61, 62)의 길이-폭(L-W) 방향의 단면의 면적의 합을 as라 할 때, ae+as≤ac를 만족한다.
자성체 본체(50)의 제 1 및 제 2 측면(SW1, SW2)에 제 1 및 제 2 사이드부(61, 62)를 더 부착하기 때문에 자성체 본체(50)의 내부에 마진(margin)부가 필요하지 않고 따라서, 자성체 본체(50)의 제 1 및 제 2 측면(SW1, SW2)으로 코일 패턴부(43, 44)가 노출되도록 최대 면적으로 제 1 및 제 2 내부 코일부(41, 42)를 형성할 수 있다.
이에 따라, 제 1 및 제 2 내부 코일부(41, 42)의 내측에 형성되는 코어부(55)의 면적(ac)이 증가하게 되고, ae+as≤ac를 만족할 수 있다.
본 발명의 일 실시형태는 ae+as≤ac를 만족함에 따라 고용량을 구현할 수 있다.
칩 전자부품의 제조방법
도 6a, 도 6b, 도 7 및 도 8은 본 발명의 일 실시형태에 따른 칩 전자부품의 제조 공정을 개략적으로 나타내는 도면이다.
도 6a를 참조하면, 절연 기판(20)의 일면 및 타면에 복수의 제 1 및 제 2 내부 코일부(41, 42)를 형성한다.
상기 절연 기판(20)에 비아 홀(미도시)를 형성하고, 상기 절연 기판(20) 상에 개구부를 갖는 도금 레지스트를 형성한 후, 상기 비아 홀 및 개구부를 도금에 의해 도전성 금속으로 충진하여 제 1 및 제 2 내부 코일부(41, 42)와, 이를 연결하는 비아(미도시)를 형성할 수 있다.
상기 제 1 및 제 2 내부 코일부(41, 42)와 비아는 전기 전도성이 뛰어난 도전성 금속으로 형성될 수 있으며, 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
다만, 내부 코일부(41, 42)의 형성 방법은 이와 같은 도금 공정으로 반드시 제한되는 것은 아니며, 금속 와이어(wire)로 내부 코일부를 형성할 수도 있다.
상기 제 1 및 제 2 내부 코일부(41, 42)는 나선(spiral) 형상의 코일 패턴부(43, 44)와, 상기 코일 패턴부(43, 44)의 단부와 연결되는 인출부(46, 47)를 포함한다.
상기 제 1 및 제 2 내부 코일부(41, 42) 상에 제 1 및 제 2 내부 코일부(41, 42)를 피복하는 절연막(미도시)을 형성할 수 있다.
상기 절연막(미도시)은 스크린 인쇄법, 포토 레지스트(Photo Resist, PR)의 노광, 현상을 통한 공정 또는 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있다.
상기 절연 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성된다.
상기 절연 기판(20)은 제 1 및 제 2 내부 코일부(41, 42)가 형성되지 않은 영역의 중앙부가 제거되어 코어부 홀(55')이 형성된다.
상기 절연 기판(20)의 제거는 기계적 드릴, 레이저 드릴, 샌드 블래스트, 펀칭 가공 등을 통해 수행할 수 있다.
도 6b를 참조하면, 상기 제 1 및 제 2 내부 코일부(41, 42)의 상부 및 하부에 자성체 시트(51)를 적층하여 적층체를 형성한다.
상기 자성체 시트(51)는 금속 자성체 분말, 열경화성 수지, 바인더 및 용제 등의 유기물을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 캐리어 필름(carrier film) 상에 수십 ㎛의 두께로 도포한 후 건조하여 시트(sheet)형으로 제조할 수 있다.
상기 자성체 시트(51)는 금속 자성체 분말이 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 열경화성 수지에 분산된 형태로 제조된다.
상기 자성체 시트(51)를 적층하고, 압착 및 경화하여 내부 코일부(41, 42)가 매설된 적층체를 형성한다.
이때, 상기 코어부 홀(55')이 자성 재료로 충진되어 코어부(55)를 형성한다.
다만, 도 6b에서는 자성체 시트(51)를 적층하여 내부 코일부(41, 42)가 매설된 적층체(50)를 형성하는 공정을 도시하였으나, 반드시 이에 제한되는 것은 아니며, 내부 코일부가 매설된 금속 자성체 분말-수지 복합체를 형성할 수 있는 방법이라면 적용 가능하다.
도 7을 참조하면, 상기 코일 패턴부(43, 44)가 노출되도록 상기 적층체를 C1-C1 절단선을 따라 절단한다.
도 8을 참조하면, 상기 코일 패턴부(43, 44)가 노출된 면에 제 1 및 제 2 사이드부(61, 62)를 형성하고, 상기 적층체를 C2-C2 절단선을 따라 절단하여 자성체 본체(50) 내부에 제 1 및 제 2 내부 코일부(41, 42)가 매설된 개별 칩을 형성한다.
다만, 제 1 및 제 2 사이드부(61, 62)를 형성하는 단계와, 적층체를 절단하여 개별 칩을 형성하는 단계는 순서가 반드시 제한되는 것은 아니다.
도 8에 도시된 바와 같이 제 1 및 제 2 사이드부(61, 62)를 형성한 후, 개별 칩으로 절단할 수 있고, 개별 칩으로 절단한 후 각각 제 1 및 제 2 사이드부(61, 62)를 형성할 수 있다.
상기 적층체를 절단하는 단계를 통해서 상기 인출부(46, 47)는 상기 자성체 본체(50)의 제 1 및 제 2 단면(SL1, SL2)으로 노출되고, 상기 코일 패턴부(43, 44)는 상기 자성체 본체(50)의 제 1 및 제 2 측면(SW1, SW2)으로 노출된다.
본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법은 자성체 본체(50)의 제 1 및 제 2 측면(SW1, SW2)에 제 1 및 제 2 사이드부(61, 62)를 형성하기 때문에 자성체 본체(50)의 내부에 마진(margin)부가 필요하지 않고 따라서, 최대 면적으로 제 1 및 제 2 내부 코일부(41, 42)를 형성할 수 있다. 이에 따라 고용량을 구현할 수 있다.
상기 제 1 및 제 2 사이드부(61, 62)는 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 열경화성 수지를 코일 패턴부(43, 44)가 노출된 면에 도포한 후, 경화하여 형성할 수 있으나, 이에 반드시 제한되는 것은 아니다.
상기 제 1 및 제 2 사이드부(61, 62)는 금속 자성체 분말을 더 포함할 수 있다. 상기 제 1 및 제 2 사이드부(61, 62)가 금속 자성체 분말을 더 포함함으로써 보다 더 고용량을 구현할 수 있다.
상기 제 1 및 제 2 사이드부(61, 62)는 금속 자성체 분말을 3 내지 70중량% 포함할 수 있다.
상기 제 1 및 제 2 사이드부(61, 62)가 금속 자성체 분말을 3중량% 미만으로 포함하는 경우 용량 증가의 효과가 미비할 수 있으며, 70중량%를 초과하는 경우 용량 증가율이 작고, 외관 불량이 발생할 수 있다.
상기 제 1 및 제 2 사이드부(61, 62)는 10㎛ 내지 40㎛의 두께(t)로 형성할 수 있다.
상기 제 1 및 제 2 사이드부(61, 62)의 두께(t)가 10㎛ 미만일 경우 제 1 및 제 2 측면(SW1, SW2)으로 노출되는 코일 패턴부(43, 44)가 절연되지 않을 수 있으며, 40㎛를 초과할 경우 제 1 및 제 2 사이드부(61, 62)가 차지하는 체적이 너무 증가하여 고용량 구현이 어려울 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 중복되는 설명은 여기서는 생략하도록 한다.
본 발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지 식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시예에 설명되지 않았더라도 본 발명의 범위 내로 해석되어야 할 것이고, 본 발명의 실시형태에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정해석되지 아니한다.
100 : 칩 전자부품
20 : 절연 기판
41, 42 : 제 1 및 제 2 내부 코일부
43, 44 : 코일 패턴부
46, 47 : 인출부
50 : 자성체 본체
51 : 자성체 시트
55 : 코어부
61, 62 : 제 1 및 제 2 사이드부
81, 82 : 제 1 및 제 2 외부전극
20 : 절연 기판
41, 42 : 제 1 및 제 2 내부 코일부
43, 44 : 코일 패턴부
46, 47 : 인출부
50 : 자성체 본체
51 : 자성체 시트
55 : 코어부
61, 62 : 제 1 및 제 2 사이드부
81, 82 : 제 1 및 제 2 외부전극
Claims (19)
- 서로 마주보는 제 1 및 제 2 단면, 상기 제 1 및 제 2 단면을 연결하는 제 1 및 제 2 측면을 가지는 자성체 본체;
상기 자성체 본체 내부에 배치되고, 나선 형상의 코일 패턴부와, 상기 코일 패턴부의 단부와 연결되는 인출부를 포함하는 제 1 및 제 2 내부 코일부; 및
상기 제 1 및 제 2 측면의 적어도 일부를 덮도록 배치된 제 1 및 제 2 사이드부; 를 포함하고,
상기 코일 패턴부는 상기 제 1 및 제 2 측면으로 노출되며,
상기 인출부는 상기 제 1 및 제 2 단면으로 노출되고,
상기 제 1 및 제 2 사이드부는 각각 상기 제 1 및 제 2 측면으로 노출되는 상기 코일 패턴부를 덮는,
칩 전자부품.
- 제 1항에 있어서,
상기 제 1 및 제 2 사이드부는 열경화성 수지를 포함하는 칩 전자부품.
- 제 2항에 있어서,
상기 제 1 및 제 2 사이드부는 금속 자성체 분말을 더 포함하는 칩 전자부품.
- 제 3항에 있어서,
상기 제 1 및 제 2 사이드부는 금속 자성체 분말을 3 내지 70중량% 포함하는 칩 전자부품.
- 제 1항에 있어서,
상기 제 1 및 제 2 사이드부는 상기 제 1 및 제 2 측면에 고착하여 형성된 칩 전자부품.
- 제 1항에 있어서,
상기 제 1 및 제 2 내부 코일부는 도금으로 형성된 칩 전자부품.
- 제 1항에 있어서,
상기 제 1 및 제 2 내부 코일부는 금속 와이어로 형성된 칩 전자부품.
- 제 1항에 있어서,
상기 인출부는 상기 제 1 및 제 2 단면으로 노출되며,
상기 제 1 및 제 2 단면에 배치되며, 상기 인출부와 연결되는 제 1 및 제 2 외부전극을 더 포함하는 칩 전자부품.
- 제 1항에 있어서,
상기 자성체 본체는 열경화성 수지 및 금속 자성체 분말을 포함하는 칩 전자부품.
- 제 1항에 있어서,
상기 제 1 및 제 2 내부 코일부의 내측에 형성된 코어부의 길이-폭 방향의 단면의 면적을 ac, 상기 제 1 및 제 2 내부 코일부의 외측의 자성체 본체의 길이-폭 방향의 단면의 면적의 합을 ae, 상기 제 1 및 제 2 사이드부의 길이-폭 방향의 단면의 면적의 합을 as라 할 때, ae+as≤ac를 만족하는 칩 전자부품.
- 제 1항에 있어서,
상기 제 1 및 제 2 사이드부의 두께(t)는 10㎛ 내지 40㎛인 칩 전자부품.
- 제 1항에 있어서,
상기 제 1 및 제 2 사이드부는 상기 제 1 및 제 2 측면 전체에 형성되는 칩 전자부품.
- 나선 형상의 코일 패턴부와, 상기 코일 패턴부의 단부와 연결되는 인출부를 포함하는 복수의 제 1 및 제 2 내부 코일부를 형성하고, 상기 제 1 및 제 2 내부 코일부의 상부 및 하부에 자성체 시트를 적층하여 적층체를 형성하는 단계; 및
상기 적층체를 절단하여 자성체 본체 내부에 제 1 및 제 2 내부 코일부가 매설된 개별 칩을 형성하는 단계;를 포함하고,
상기 적층체를 절단하는 단계에서 상기 인출부는 상기 자성체 본체의 제 1 및 제 2 단면으로 노출되고,상기 코일 패턴부는 상기 자성체 본체의 제 1 및 제 2 측면으로 노출되며,
상기 자성체 본체의 제 1 및 제 2 측면에 제 1 및 제 2 사이드부를 형성하며,
상기 제 1 및 제 2 사이드부는 각각 상기 제 1 및 제 2 측면으로 노출되는 상기 코일 패턴부를 덮는,
칩 전자부품의 제조방법.
- 제 13항에 있어서,
상기 제 1 및 제 2 사이드부는 열경화성 수지를 포함하는 칩 전자부품의 제조방법.
- 제 14항에 있어서,
상기 제 1 및 제 2 사이드부는 금속 자성체 분말을 더 포함하는 칩 전자부품의 제조방법.
- 제 15항에 있어서,
상기 제 1 및 제 2 사이드부는 금속 자성체 분말을 3 내지 70중량% 포함하는 칩 전자부품의 제조방법.
- 제 13항에 있어서,
상기 제 1 및 제 2 내부 코일부는 도금으로 형성하는 칩 전자부품의 제조방법.
- 제 13항에 있어서,
상기 제 1 및 제 2 내부 코일부는 금속 와이어로 형성하는 칩 전자부품의 제조방법.
- 제 13항에 있어서,
상기 제 1 및 제 2 사이드부는 10㎛ 내지 40㎛의 두께로 형성하는 칩 전자부품의 제조방법.
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