KR20200021053A - 비트 셀에 기록하기 위한 회로 및 방법 - Google Patents

비트 셀에 기록하기 위한 회로 및 방법 Download PDF

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KR20200021053A
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Abstract

회로는 비트 라인과, 제1 전원 전압 레벨을 갖는 전원 노드와, 기준 전압 레벨을 갖는 기준 노드와, 비트 라인과 전원 노드 사이에 연결된 패스 게이트와, 비트 라인과 기준 노드 사이에 연결된 드라이버를 포함한다. 패스 게이트는 제1 신호에 응답하여 비트 라인을 전원 노드에 연결하고, 드라이버는 제2 신호에 응답하여 비트 라인을 기준 노드에 연결한다. 제1 신호는 제1 전원 전압 레벨에 기초하고, 제2 신호는 기준 전압 레벨과 제1 전원 전압 레벨 사이의 제2 전원 전압 레벨에 기초한다.

Description

비트 셀에 기록하기 위한 회로 및 방법{CIRCUIT AND METHOD FOR WRITING TO A BIT CELL}
일부 메모리 회로의 경우, 메모리 어레이는 다른 회로가 동작하는 전원 전압 레벨(power voltage level)보다 높은 전원 전압 레벨에서 동작한다. 메모리 어레이의 고 전압 레벨은 메모리 셀의 신뢰할 수 있는 기능을 지원하는 반면, 다른 회로의 저 전압 레벨은 전력 요건을 감소시킨다.
회로 성능 특징들을 개별적으로 활성화함으로써, 다중 전원 도메인(multiple power domain)을 갖는 회로는 단일 전원 도메인을 갖는 회로의 성능 레벨을 초과하는 전체적인 회로 성능을 구현할 수 있다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 실척으로 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따른 메모리 회로의 도면이다.
도 2는 일부 실시형태에 따른 입력 회로의 도면이다.
도 3은 일부 실시형태에 따라, 비트 셀에 기록하는 방법의 흐름도이다.
이하의 개시내용에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소, 값, 동작, 재료, 구성 등의 특정 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 다른 구성요소, 값, 동작, 재료, 구성 등도 고려된다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방위로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
메모리 회로는 비트 라인과, 메모리 도메인 전원 전압 레벨을 갖는 전원 노드와, 기준 전압 레벨을 갖는 기준 노드와, 비트 라인과 전원 노드 사이에 연결된 패스 게이트와, 비트 라인과 기준 노드 사이에 연결된 드라이버를 포함한다. 패스 게이트는 제1 신호에 응답하여 비트 라인을 전원 노드에 선택적으로 연결하고, 드라이버는 제2 신호에 응답하여 비트 라인을 기준 노드에 선택적으로 연결한다. 제1 신호는 메모리 도메인 전원 전압 레벨에 기초하고, 제2 신호는 기준 전압 레벨과 메모리 도메인 전원 전압 레벨 사이의 제2 전원 전압 레벨에 기초한다.
도 1은 일부 실시형태에 따른 메모리 회로(100)의 도면이다. 메모리 회로(100)는 비트 셀(110)과, 드라이버 회로(120)와, 입력 회로(130)를 포함한다. 비트 셀(110) 및 드라이버 회로(120)의 각각은 제1 비트 라인(BL) 및 제2 비트 라인(BLB)에 전기적으로 연결된다. 신호 경로(131-134)가 입력 회로(130)를 드라이버 회로(120)에 접속시킨다.
비트 셀(110)은 메모리 회로(100)의 메모리 비트 셀이다. 일부 실시형태에서는, 비트 셀(110)이 복수의 비트 셀 중 하나이고, 비트 셀(110) 이외에 하나 이상의 비트 셀(도시 생략)이 제1 비트 라인(BL) 및 제2 비트 라인(BLB)에 전기적으로 연결된다.
도 1에 도시하는 실시형태에서는, 비트 셀(110)이 스태틱 랜덤 액세스 메모리(SRAM) 회로의 메모리 셀로서 구성된 6-트랜지스터 비트 셀이다. 일부 실시형태에 있어서, 비트 셀(110)은 트랜지스터를 6개보다 더 많이 또는 더 적게 포함한다. 일부 실시형태에 있어서, 비트 셀(110)은 SRAM 회로의 메모리 셀과는 다른 메모리 셀로서 구성된다.
비트 셀(110)은 비트 셀 패스 게이트(111 및 112), p타입 금속 산화물 반도체(PMOS) 트랜지스터(113 및 114), 및 n타입 금속 산화물 반도체(NMOS) 트랜지스터(115 및 116)를 포함한다. 패스 게이트(111) 및 PMOS 트랜지스터(114)와 NMOS 트랜지스터(115)의 게이트 단자들이 노드(N1)에 전기적으로 연결된다. 패스 게이트(112) 및 PMOS 트랜지스터(113)와 NMOS 트랜지스터(116)의 게이트 단자들이 노드(N2)에 전기적으로 연결된다. 패스 게이트(111 및 112)의 게이트들은 워드 라인(117)에 전기적으로 연결된다.
PMOS 트랜지스터(113 및 114) 각각의 소스 단자는 전원 노드(VDDM)에 전기적으로 연결되고, NMOS 트랜지스터(115 및 116) 각각의 소스 단자는 기준 노드(VSSM)에 전기적으로 연결된다. 전원 노드(VDDM)는 메모리 도메인에 대응하는 전원 전압 레벨을 갖고, 메모리 도메인 전원 전압 레벨을 갖는 메모리 도메인 전원 노드라고도 칭해진다. 기준 노드(VSSM)는 메모리 도메인 기준 전압 레벨을 갖는 메모리 도메인 기준 노드라고도 칭해지는 메모리 도메인에 대한 기준 전압 레벨을 갖는다.
일부 실시형태에 있어서, 전원 노드(VDDM)는 0.7 볼트(V) 내지 1.0 V의, 메모리 도메인 기준 전압 레벨에 대한 메모리 도메인 전압 레벨을 갖는다.
PMOS 트랜지스터(113 및 114)와 NMOS 트랜지스터(115 및 116)의 구성에 의해, 메모리 셀(100)은 동작시, 메모리 도메인 전원 전압 레벨 또는 메모리 도메인 기준 전압 레벨 중 하나를 노드(N1)에, 그리고 메모리 도메인 전원 전압 레벨 또는 메모리 도메인 기준 전압 레벨 중 다른 하나를 노드(N2)에 저장하도록 구성된다.
동작시, 제1 논리 상태 또는 값은 노드(N1)가 메모리 도메인 전원 전압 레벨을 저장하는 것과, 노드(N2)가 메모리 도메인 기준 전압 레벨을 저장하는 것에 대응하고, 제2 논리 상태 또는 값은 노드(N1)가 메모리 도메인 기준 전압 레벨을 저장하는 것과, 노드(N2)가 메모리 도메인 전원 전압 레벨을 저장하는 것에 대응한다.
패스 게이트(111)는 워드 라인(117) 상의 신호(WL)에 응답하여, 선택적으로 노드(N1)를 비트 라인(BL)에 전기적으로 연결하거나 노드(N1)를 비트 라인(BL)으로부터 전기적으로 분리하도록 구성된다. 패스 게이트(112)는 워드 라인(117) 상의 신호(WL)에 응답하여, 선택적으로 노드(N2)를 비트 라인(BLB)에 전기적으로 연결하거나 노드(N2)를 비트 라인(BLB)으로부터 전기적으로 분리하도록 구성된다.
일부 실시형태에 있어서, 신호(WL)는, 메모리 도메인 전원 전압 레벨(메모리 도메인 전원 노드(VDDM) 상에 있는 것과 동일한 전압 레벨임)을 갖는 신호(WL)에 대응하는 제1 논리 상태 및 메모리 도메인 기준 전압 레벨(메모리 도메인 기준 노드(VSSM) 상에 있는 것과 동일한 전압 레벨임)을 갖는 신호(WL)에 대응하는 제2 논리 상태를 갖는다. 일부 실시형태에서는, 그에 따라, 신호(WL)가 메모리 도메인 전원 전압 레벨에 기초한다. 일부 실시형태에서는, 신호(WL)가 메모리 도메인 전원 전압 레벨에 기초하는 것과는 상이한 방식을 갖는다.
패스 게이트(111 및 112)의 구성에 의해, 판독 동작(read operation)에서는, 비트 라인(BL)이 노드(N1)의 전압 레벨을 결정하는데 사용되며, 비트 라인(BLB)은 노드(N2)의 전압 레벨을 결정하는데 사용된다. 판독 동작에서는, 그에 따라, 비트 라인(BL 및 BLB)을 사용하여 비트 셀(110)의 논리 상태 또는 값이 결정된다.
패스 게이트(111 및 112)의 구성에 의해, 기록 동작(write operation)에서는, 비트 라인(BL)이 노드(N1) 상에 전압 레벨을 설정하는데 사용되며, 비트 라인(BLB)은 노드(N2) 상에 전압 레벨을 설정하는데 사용된다. 기록 동작에서는, 그에 따라, 비트 라인(BL 및 BLB)을 사용하여 비트 셀(110)에 논리 상태 또는 값이 기록된다.
드라이버 회로(120)는 비트 라인 패스 게이트(121 및 122), 드라이버(123 및 124), 및 로직 게이트(125 및 126)를 포함한다. 패스 게이트(121)는 메모리 도메인 전원 노드(VDDM)와 비트 라인(BL) 사이에 연결되고, 패스 게이트(122)는 메모리 도메인 전원 노드(VDDM)와 비트 라인(BLB) 사이에 연결된다. 드라이버(123)는 비트 라인(BL)과 기준 노드(VSS) 사이에 그리고 로직 게이트(125)와 기준 노드(VSS) 사이에 연결된다. 드라이버(124)는 비트 라인(BLB)과 기준 노드(VSS) 사이에 그리고 로직 게이트(126)와 기준 노드(VSS) 사이에 연결된다. 로직 게이트(125 및 126) 각각은 제2 전원 노드(VDD)에 전기적으로 연결된다.
제2 전원 노드(VDD)는 메모리 도메인으로부터 분리된 도메인에 대응하는 제2 전원 전압 레벨을 갖는다. 기준 노드(VSS)는 제2 기준 전압 레벨을 갖는다.
일부 실시형태에 있어서, 제2 전원 노드(VDD)는 0.3 V 내지 0.6 V의, 제2 기준 전압 레벨에 대한 제2 전원 전압 레벨을 갖는다. 일부 실시형태에 있어서, 메모리 도메인 전압 레벨은 제2 전원 전압 레벨보다 300 내지 500 밀리볼트(mV) 더 높다. 일부 실시형태에서는, 메모리 도메인 전압 레벨이 제2 전원 전압 레벨보다 적어도 350 mV 더 높다.
일부 실시형태에 있어서, 기준 노드(VSS)의 제2 기준 전압 레벨은 기준 노드(VSSM)의 메모리 도메인 기준 전압 레벨이다. 일부 실시형태에 있어서, 기준 노드(VSS)의 제2 기준 전압 레벨은 기준 노드(VSSM)의 메모리 도메인 기준 레벨과는 상이한 값을 갖는다.
패스 게이트(121)의 드레인 단자는 비트 라인(BL)에 전기적으로 연결되고, 패스 게이트(121)의 소스 단자는 메모리 도메인 전원 노드(VDDM)에 전기적으로 연결되며, 패스 게이트(121)의 게이트 단자는 신호 라인(132)에 전기적으로 연결된다. 이에 패스 게이트(121)는 신호 경로(132) 상의 신호(DTM)에 응답하여 비트 라인(BL)을 메모리 도메인 전원 노드(VDDM)에 전기적으로 연결하도록 구성된다.
동작시, 신호(DTM)는 비트 라인(BL)을 메모리 도메인 전원 전압 레벨로 선택적으로 구동시키도록 패스 게이트(121)를 제어한다. 일부 실시형태에 있어서, 신호(DTM)는, 메모리 도메인 전원 전압 레벨을 갖는 신호(DTM)에 대응하는 제1 논리 상태 및 메모리 도메인 기준 전압 레벨을 갖는 신호(DTM)에 대응하는 제2 논리 상태를 갖는다. 일부 실시형태에서는, 그에 따라, 신호(DTM)가 메모리 도메인 전원 전압 레벨에 기초한다. 일부 실시형태에서는, 신호(DTM)가 메모리 도메인 전원 전압 레벨에 기초하는 것과는 상이한 방식을 갖는다.
패스 게이트(122)의 드레인 단자는 비트 라인(BLB)에 전기적으로 연결되고, 패스 게이트(122)의 소스 단자는 메모리 도메인 전원 노드(VDDM)에 전기적으로 연결되며, 패스 게이트(122)의 게이트 단자는 신호 라인(134)에 전기적으로 연결된다. 이에 패스 게이트(122)는 신호 경로(134) 상의 신호(DCM)에 응답하여 비트 라인(BLB)을 메모리 도메인 전원 노드(VDDM)에 전기적으로 연결하도록 구성된다.
동작시, 신호(DCM)는 비트 라인(BLB)을 메모리 도메인 전원 전압 레벨로 선택적으로 구동시키도록 패스 게이트(122)를 제어한다. 일부 실시형태에 있어서, 신호(DCM)는, 메모리 도메인 전원 전압 레벨을 갖는 신호(DCM)에 대응하는 제1 논리 상태 및 메모리 도메인 기준 전압 레벨을 갖는 신호(DCM)에 대응하는 제2 논리 상태를 갖는다. 일부 실시형태에서는, 그에 따라, 신호(DCM)가 메모리 도메인 전원 전압 레벨에 기초한다. 일부 실시형태에서는, 신호(DCM)가 메모리 도메인 전원 전압 레벨에 기초하는 것과는 상이한 방식을 갖는다. 일부 실시형태에 있어서, 신호(DCM)는 기록 동작중에 비트 셀(110)에 기록된 데이터 비트에 대한 데이터 보완 신호(data complement signal)에 대응한다.
도 1에 도시하는 실시형태에서는, 패스 게이트(121 및 122) 각각은 PMOS 트랜지스터를 포함한다. 일부 실시형태에 있어서, 패스 게이트(121)는 신호(DTM)에 응답하여 비트 라인(BL)을 메모리 도메인 전원 노드(VDDM)에 선택적으로 연결시킬 수 있는, NMOS 트랜지스터 또는 다른 적절한 스위칭 디바이스를 포함한다. 일부 실시형태에 있어서, 패스 게이트(122)는 신호(DCM)에 응답하여 비트 라인(BLB)을 메모리 도메인 전원 노드(VDDM)에 선택적으로 연결시킬 수 있는, NMOS 트랜지스터 또는 다른 적절한 스위칭 디바이스를 포함한다.
드라이버(123)의 드레인 단자는 비트 라인(BL)에 전기적으로 연결되고, 드라이버(123)의 소스 단자는 기준 노드(VSS)에 전기적으로 연결되며, 드라이버(123)의 게이트 단자는 로직 게이트(125)의 출력 단자에 전기적으로 연결된다. 이에, 드라이버(123)는 로직 게이트(125)의 출력 단자 상의 신호(WT)에 응답하여 비트 라인(BL)을 기준 노드(VSS)에 전기적으로 연결하도록 구성된다.
동작시, 신호(WT)는 비트 라인(BL)을 제2 기준 전압 레벨로 선택적으로 구동시키도록 드라이버(123)를 제어한다. 일부 실시형태에 있어서, 신호(WT)는, 제2 전원 전압 레벨을 갖는 신호(WT)에 대응하는 제1 논리 상태 및 제2 기준 전압 레벨을 갖는 신호(WT)에 대응하는 제2 논리 상태를 갖는다. 일부 실시형태에서는, 그에 따라, 신호(WT)가 제2 전원 전압 레벨에 기초한다. 일부 실시형태에서는, 신호(WT)가 제2 전원 전압 레벨에 기초하는 것과는 상이한 방식을 갖는다.
드라이버(124)의 드레인 단자는 비트 라인(BLB)에 전기적으로 연결되고, 드라이버(124)의 소스 단자는 기준 노드(VSS)에 전기적으로 연결되며, 드라이버(124)의 게이트 단자는 로직 게이트(126)의 출력 단자에 전기적으로 연결된다. 이에, 드라이버(124)는 로직 게이트(126)의 출력 단자 상의 신호(WC)에 응답하여 비트 라인(BLB)을 기준 노드(VSS)에 전기적으로 연결하도록 구성된다.
동작시, 신호(WC)는 비트 라인(BLB)을 제2 기준 전압 레벨로 선택적으로 구동시키도록 드라이버(124)를 제어한다. 일부 실시형태에 있어서, 신호(WC)는, 제2 전원 전압 레벨을 갖는 신호(WC)에 대응하는 제1 논리 상태 및 제2 기준 전압 레벨을 갖는 신호(WC)에 대응하는 제2 논리 상태를 갖는다. 일부 실시형태에서는, 그에 따라, 신호(WC)가 제2 전원 전압 레벨에 기초한다. 일부 실시형태에서는, 신호(WC)가 제2 전원 전압 레벨에 기초하는 것과는 상이한 방식을 갖는다. 일부 실시형태에 있어서, 신호(WC)는 기록 동작중에 비트 셀(110)에 기록된 데이터 비트에 대한 기록 보완 신호(write complement signal)에 대응한다.
도 1에 도시하는 실시형태에서는, 드라이버(123 및 124) 각각이 NMOS 트랜지스터를 포함한다. 일부 실시형태에 있어서, 드라이버(123)는 신호(WT)에 응답하여 비트 라인(BL)을 기준 노드(VSS)에 선택적으로 연결시킬 수 있는, PMOS 트랜지스터 또는 다른 적절한 스위칭 디바이스를 포함한다. 일부 실시형태에 있어서, 드라이버(124)는 신호(WC)에 응답하여 비트 라인(BLB)을 기준 노드(VSS)에 선택적으로 연결시킬 수 있는, PMOS 트랜지스터 또는 다른 적절한 스위칭 디바이스를 포함한다.
로직 게이트(125)는 신호 경로(131)에 전기적으로 연결된 제1 입력 단자와, 메모리 회로(100)로부터 분리된 회로(도시 생략)에서 생성된 신호(WD)를 수신하도록 구성된 제2 입력 단자를 포함한다. 일부 실시형태에 있어서, 신호(WD)는 기록 라인 디코더 회로에 의해 생성되는 기록 디코드 신호이다. 일부 실시형태에 있어서, 기록 동작중에, 신호(WD)는 비트 셀(110), 또는 비트 라인(BL 및 BLB)에 전기적으로 연결된 다른 비트 셀이 기록 동작의 대상임을 나타내는 논리 상태를 갖는다. 일부 실시형태에 있어서, 기록 동작중에, 신호(WD)는 비트 셀(110), 또는 비트 라인(BL 및 BLB)에 전기적으로 연결된 다른 비트 셀이 멀티비트 메모리 어드레스의 디코딩에 기초하여 기록 동작의 대상임을 나타내는 논리 상태를 갖는다.
이에, 로직 게이트(125)는 신호 라인(131) 상의 신호(DC)의 논리 상태 및 신호(WD)의 논리 상태에 의해 결정되는 논리 상태를 갖는 신호(WT)를 출력 단자 상에 생성하도록 구성된다. 동작시, 이에 신호(DC 및 WD)는 전술한 바와 같이 드라이버(123)에 의해 수신되는 신호(WT)를 제어한다.
신호(DC 및 WD) 각각은 제2 전원 전압 레벨에 기초한다. 일부 실시형태에 있어서, 신호(WD)는 기록 동작시에 신호(WD)가 제2 기준 전압 레벨을 갖는 동안에, 비트 셀(110)에 대한 기록 디코드 신호에 대응한다.
로직 게이트(126)는 신호 경로(133)에 전기적으로 연결된 제1 입력 단자와, 신호(WD)를 수신하도록 구성된 제2 입력 단자를 포함한다. 이에, 로직 게이트(126)는 신호 라인(133) 상의 신호(DT)의 논리 상태 및 신호(WD)의 논리 상태에 의해 결정되는 논리 상태를 갖는 신호(WC)를 출력 단자 상에 생성하도록 구성된다. 동작시, 이에 신호(DT 및 WD)는 전술한 바와 같이 드라이버(124)에 의해 수신되는 신호(WC)를 제어한다.
신호(DT)는 제2 전원 전압 레벨에 기초한다.
도 1에 도시하는 실시형태에서는, 로직 게이트(125 및 126) 각각은 NOR 게이트이다. 일부 실시형태에 있어서, 로직 게이트(125)는 신호(DC 및 WD) 등의 하나 이상의 입력 신호에 응답하여 드라이버(123)를 제어하는 신호(WT)를 생성하기에 적절한 하나 이상의 다른 종류의 로직 게이트를 포함한다. 일부 실시형태에 있어서, 로직 게이트(126)는 신호(DT 및 WD) 등의 하나 이상의 입력 신호에 응답하여 드라이버(124)를 제어하는 신호(WC)를 생성하기에 적절한 하나 이상의 다른 종류의 로직 게이트를 포함한다.
입력 회로(130)는 신호 경로(131-134) 상에 신호(DC, DTM, DT, 및 DCM)를 각각 생성하도록 구성되는, 도 2와 관련하여 후술하는 회로(200)와 같은 회로이다.
입력 회로(130)는 신호(DT)에 기초하여 신호(DTM)을 생성하도록 그리고 신호(DC)에 기초하여 신호(DCM)를 생성하도록 구성된다. 일부 실시형태에 있어서, 입력 회로(130)는 제2 기준 전압 레벨을 갖는 신호(DT)에 동기화된 메모리 도메인 기준 전압 레벨을 갖는 신호(DTM)를 생성하도록 구성된다. 일부 실시형태에 있어서, 입력 회로(130)는 제2 전원 전압 레벨을 갖는 신호(DC)에 동기화된 메모리 도메인 전원 전압 레벨을 갖는 신호(DCM)를 생성하도록 구성된다.
일부 실시형태에 있어서, 입력 회로(130)는 기록 동작중에, 신호(DC 및 DTM)를, 신호(DC 및 DTM)가 서로 다른 논리 상태를 갖는 상보쌍으로서 생성하고, 신호(DT 및 DCM)를, 신호(DT 및 DCM)가 서로 다른 논리 상태를 갖는 상보쌍으로서 생성하도록 구성된다.
일부 실시형태에 있어서, 기록 동작중에, 기록 동작에 대응하는 신호(WD)의 논리 상태와 결합하여, 상보쌍인 신호(DC 및 DTM)는 비트 라인(BL)이 메모리 도메인 전원 노드(VDDM) 또는 기준 노드(VSS) 중 하나에 전기적으로 연결되게 한다. 일부 실시형태에 있어서, 기록 동작중에, 기록 동작에 대응하는 신호(WD)의 논리 상태와 결합하여, 상보쌍인 신호(DC 및 DCM)는 비트 라인(BLB)이 메모리 도메인 전원 노드(VDDM) 또는 기준 노드(VSS) 중 하나에 전기적으로 연결되게 한다.
일부 실시형태에 있어서, 입력 회로(130)는 기록 동작중에, 상보쌍으로서 신호(DT 및 DC)를 생성하고, 신호(DT)에 동기화된 신호(DTM)를 생성하며, 신호(DC)에 동기화된 신호(DCM)를 생성하도록 구성된다.
일부 실시형태에 있어서, 기록 동작중에, 상보쌍인 신호(DT 및 DC), 신호(DT)에 동기화되는 신호(DCM), 및 신호(DC)에 동기화되는 신호(DCM)는, 비트 라인(BLB)이 기준 노드(VSS)에 전기적으로 연결되는 동안에 비트 라인(BL)이 메모리 도메인 전원 노드(VDDM)에 전기적으로 연결되게 하거나, 비트 라인(BLB)이 메모리 도메인 전원 노드(VDDM)에 연결되는 동안에 비트 라인(BL)이 기준 노드(VSS)에 전기적으로 연결되게 한다.
이에, 메모리 회로(100)는 기록 동작중에, 비트 라인(BL)을 이용하여 노드(N1)에 메모리 도메인 전원 전압 레벨 또는 제2 기준 전압 레벨 중 하나를 설정하고, 비트 라인(BLB)을 이용하여 노드(N2)에 메모리 도메인 전원 전압 레벨 또는 제2 기준 전압 레벨 중 다른 하나를 설정하도록 구성된다. 따라서, 기록 동작에서, 메모리 회로(100)는 비트 라인(BL 및 BLB)을 이용하여, 2개의 가능한 논리 상태 또는 값 중 하나를 비트 셀(110)에 기록한다.
기록 동작의 비제한적인 예에 있어서, 메모리 회로(100)는 신호(WD)가 제2 기준 전압 레벨을 갖고 신호(WL)가 메모리 도메인 전력 전압 레벨을 가질 때에, 비트 셀(110)에 논리 값을 기록한다. 기록 동작중에, 제2 기준 전압 레벨을 갖는 신호(WD)는, 로직 게이트(125)로 하여금 신호(DC)를 반전시킴으로써 드라이버(123)에 대한 신호(WT)를 생성하게 하고, 로직 게이트(126)로 하여금 신호(DT)를 반전시킴으로써 드라이버(124)에 대한 신호(WC)를 생성하게 한다. 따라서, 상보쌍인 신호(DT 및 DC)는 기록 동작시에 비트 라인(BL 또는 BLB) 중 하나가 제2 기준 전압 레벨로 구동되는 동안에 비트 라인(BL 또는 BLB) 중 다른 하나는 메모리 도메인 전원 전압 레벨로 구동되게 한다.
기록 동작중에, 메모리 도메인 전원 전압 레벨을 갖는 신호(WL)는 비트 셀 패스 게이트(111)로 하여금 비트 라인(BL)을 노드(N1)에 전기적으로 연결시키고, 비트 셀 패스 게이트(112)로 하여금 비트 라인(BLB)을 노드(N2)에 전기적으로 연결시킨다. 이에, 기록 동작중에 노드(N1)는 메모리 도메인 전원 전압 레벨 또는 제2 기준 전압 레벨 중 하나로 구동되고, 노드(N2)는 메모리 도메인 전원 전압 레벨 또는 제2 기준 전압 레벨 중 다른 하나로 구동된다.
기록 동작중에 비트 셀(110)에 기록되는 논리 값이 비트 라인(BL)으로 하여금 노드(N1)를 메모리 도메인 전원 전압 레벨로 구동시키면, 트랜지스터(114)가 턴오프되어 노드(N2)는 비트 라인(BLB)에 의해 제2 기준 전압 레벨로 구동되게 된다. 기록 동작중에 비트 셀(110)에 기록되는 논리 값이 비트 라인(BLB)으로 하여금 노드(N2)를 메모리 도메인 전원 전압 레벨로 구동시키면, 트랜지스터(113)가 턴오프되어 노드(N1)는 비트 라인(BL)에 의해 제2 기준 전압 레벨로 구동되게 된다.
메모리 회로(100)의 구성에 의해, 비트 셀(100)에 대한 기록 동작에서는, 트랜지스터(113) 또는 트랜지스터(114) 중 관련된 트랜지스터가 기록 동작중에 턴오프되는 것을 보장함으로써, 확실하게 노드(N1 및 N2) 각각이 원하는 전압 레벨로 구동한다. 기록 동작중에 관련 트랜지스터가 턴오프되기 때문에, 신호(WL)의 천이가 신호(WT 또는 WC)의 천이에 선행하는 기록 동작중에 원하는 논리 값이 비트 셀(100)에 확실하게 기록된다. 메모리 도메인 전원 전압 레벨로 구동되는 것에 의해 관련 트랜지스터가 턴오프되지 않는 기록 동작의 경우, 관련 드라이버가 트랜지스터의 소스에 연결된 노드를 제2 기준 전압 레벨로 구동하는 것이 불가능하면, 기록 실패(write failure)가 발생할 수 있다.
기록 동작중에 비트 라인(BL 또는 BLB) 중 하나를 메모리 도메인 전원 전압 레벨로 구동하고 비트 라인(BL 또는 BLB) 중 다른 하나를 제2 기준 전압 레벨로 구동함으로써, 더미 판독 동작에서는 기록 동작에 앞서 비트 라인(BL 및 BLB)을 클리어(clear)할 필요가 없어진다.
비트 라인(BL) 또는 비트 라인(BLB) 중 어느 것도 메모리 도메인 전원 노드(VDDM)에 선택적으로 연결되지 않는 다른 접근법과 비교해, 메모리 회로(100)는 기록 실패 및 더미 판독 동작을 회피하도록 구성된다. 또한, 구동 용량이 증가한 크로스 래치형 PMOS 트랜지스터 또는 NMOS 드라이버를 사용하여 비트 라인(BL 및 BLB)이 구동되는 다른 접근법과 비교해, 메모리 회로(100)는 면적이 작고 전체 누설이 적다.
일부 실시형태에 있어서, 메모리 회로(100)는 도 1에 도시한 실시형태와 다른, 하나 이상의 패스 게이트, 드라이버, 로직 게이트, 및/또는 신호를 포함하는 구성을 가져, 기록 동작중에 비트 라인(BL 또는 BLB) 중 하나가 다른 식으로 메모리 도메인 전원 전압 레벨로 구동되고 비트 라인(BL 또는 BLB) 중 다른 하나는 제2 기준 전압 레벨로 구동됨으로써, 도 1에 실시형태에 대해 전술한 효과를 얻는다.
입력 회로(130)는, 전술한 바와 같이 기록 동작 외의 하나 이상의 동작에서, 신호(DTM 및 DCM) 각각이 메모리 도메인 전원 전압 레벨을 갖는 동안에 입력 회로(130)가 제2 전원 전압 레벨을 갖는 신호(DT 및 DC) 각각을 생성하도록 구성된다. 따라서, 메모리 회로(100)는 기록 동작 외의 하나 이상의 동작시에, 비트 라인(BL)은 패스 게이트(121)에 의해 메모리 도메인 전원 노드(VDDM)로부터 그리고 드라이버(123)에 의해 기준 노드(VSS)로부터 전기적으로 분리되는 반면, 비트 라인(BLB)은 패스 게이트(122)에 의해 메모리 도메인 전원 노드(VDDM)로부터 그리고 드라이버(124)에 의해 기준 노드(VSS)로부터 전기적으로 분리되도록 구성된다.
기록 동작 외의 하나 이상의 동작시에 메모리 도메인 전원 노드(VDDM) 및 기준 노드(VSS)로부터 전기적으로 분리되는 것에 의해, 비트 라인(BL 및 BLB) 각각은 하나 이상의 회로(도시 생략)에 의해 제2 전원 노드(VDD)에 전기적으로 연결될 수 있고, 따라서, 제2 전원 전압 레벨로 구동되거나 프리차징된다(pre-charged). 일부 실시형태에 있어서, 기록 동작 외의 하나 이상의 동작은 판독 동작 또는 유휴 또는 슬립 상태를 포함한다.
도 2는 일부 실시형태에 따른 입력 회로(200)의 도면이다. 입력 회로(200)는 도 1에서 메모리 회로(100)와 관련하여 전술한 입력 회로(130)로서 사용될 수 있다. 입력 회로(200)는 인버터(210), NAND 게이트(220-240), 및 변환 회로(250 및 260)를 포함한다. 인버터(210)와 NAND 게이트(220-240) 각각은 도 1에서 메모리 회로(100)와 관련하여 전술한 제2 전원 전압 레벨을 갖는 전원 도메인(270)에서 동작하도록 구성된다. 입력 회로(200)는 입력 회로(200) 외부의 하나 이상의 회로(도시 생략)로부터 신호(DLAT, BLAT, SCANLATENB, 및 CKP_WRITE)를 수신하고 그 신호(DLAT, BLAT, SCANLATENB, 및 CKP_WRITE)에 기초하여 신호(DC, DCM, DT, 및 DTM)를 생성하도록 구성된다.
인버터(210)는 입력 단자에서 외부 소스(도시 생략)로부터 신호(DLAT)를 수신하고 출력 단자에 신호(DLATB)를 출력하도록 구성된다. 동작시에, 인버터(210)는 신호(DLAT)를 반전시켜 신호(DLATB)를 생성한다.
NAND 게이트(220)는 제1 입력 단자에서 외부 소스(도시 생략)로부터 신호(BLAT)를, 그리고 제2 입력 단자에서 외부 소스(도시 생략)로부터 신호(SCANLATENB)를 수신하고 출력 단자 상에 신호(BLATN)를 출력하도록 구성된다. 동작시에, NAND 게이트(220)는 신호(BLAT 및 SCANLATENB)에 대해 NAND 연산을 수행하여 신호(BLATN)를 생성한다.
NAND 게이트(230)는 제1 입력 단자에서 신호(DLATB)를, 제2 입력 단자에서 신호(BLATN)를, 그리고 제3 입력 단자에서 외부 소스(도시 생략)로부터 신호(CKP_WRITE)를 수신하고 신호 라인(231) 상에 신호(DC)를 출력하도록 구성된다. 동작시에, NAND 게이트(230)는 신호(DLATB, BLATN, 및 CKP_WRITE)에 대해 NAND 연산을 수행하여 신호(DC)를 생성한다.
NAND 게이트(240)는 제1 입력 단자에서 신호(DLAT)를, 제2 입력 단자에서 신호(BLATN)를, 그리고 제3 입력 단자에서 신호(CKP_WRITE)를 수신하고 신호 라인(241) 상에 신호(DC)를 출력하도록 구성된다. 동작시에, NAND 게이트(240)는 신호(DLAT, BLATN, 및 CKP_WRITE)에 대해 NAND 연산을 수행하여 신호(DT)를 생성한다.
인버터(210)와 NAND 게이트(220-240) 각각이 전원 도메인(270)에서 동작하도록 구성되기 때문에, 신호(DLAT, BLAT, SCANLATENB, DLATB, BLATN, CKP_WRITE, DC, 및 DT) 각각은 제2 전원 전압 레벨에 기초한다.
변환 회로(250)는 신호 라인(231) 상에서 신호(DC)를 수신하고 신호 라인(251) 상에 신호(DCM)를 생성하도록 구성된다. 변환 회로(250)는 메모리 도메인 전원 노드(VDDM)에 전기적으로 연결되고 메모리 도메인 전원 전압 레벨에 기초하여 신호(DCM)를 생성하도록 구성된다.
변환 회로(250)는 신호(DC)에 동기화된 신호(DCM)를 생성하도록 구성된다. 일부 실시형태에 있어서, 신호(DC)에 동기화된 신호(DCM)는 변환 회로(250)에 의해 도입된 지연을 갖는 신호(DCM)를 포함하는데, 이 지연은 메모리 회로(100)의 동작 타이밍에 비해 중요하지 않다.
변환 회로(250)는 메모리 도메인 전원 전압 레벨에 기초하여 신호(DCM)를 생성하도록 구성된다. 일부 실시형태에 있어서, 변환 회로(250)는 신호(DC)에 의해 입력된 전압 레벨을 제2 전원 전압 레벨로부터 메모리 도메인 전원 전압 레벨로 시프트함으로써 신호(DCM)를 생성하도록 구성된다.
도 2에 도시한 실시형태에 있어서, 변환 회로(250)는, 메모리 도메인 전원 전압 레벨에 기초하며 신호(DC)에 동기화된 신호(DCM)를 생성하도록 구성된 2개의 인버터(도면부호 표시 없음)를 포함한다. 일부 실시형태에 있어서, 변환 회로(250)는, 메모리 도메인 전원 전압 레벨에 기초하며 신호(DC)에 동기화된 신호(DCM)를 생성하기에 적합한 하나 이상의 다른 회로 소자를 포함한다.
변환 회로(260)는 신호 라인(241) 상에서 신호(DT)를 수신하고 신호 라인(261) 상에 신호(DTM)를 생성하도록 구성된다. 변환 회로(260)는 메모리 도메인 전원 노드(VDDM)에 전기적으로 연결되고 메모리 도메인 전원 전압 레벨에 기초하여 신호(DTM)를 생성하도록 구성된다.
변환 회로(260)는 신호(DC)에 동기화된 신호(DTM)를 생성하도록 구성된다. 일부 실시형태에 있어서, 신호(DT)에 동기화된 신호(DTM)는 변환 회로(260)에 의해 도입된 지연을 갖는 신호(DTM)를 포함하는데, 이 지연은 메모리 회로(100)의 동작 타이밍에 비해 중요하지 않다.
변환 회로(260)는 메모리 도메인 전원 전압 레벨에 기초하여 신호(DTM)를 생성하도록 구성된다. 일부 실시형태에 있어서, 변환 회로(260)는 신호(DT)에 의해 입력된 전압 레벨을 제2 전원 전압 레벨로부터 메모리 도메인 전원 전압 레벨로 시프트함으로써 신호(DTM)를 생성하도록 구성된다.
도 2에 도시한 실시형태에 있어서, 변환 회로(260)는, 메모리 도메인 전원 전압 레벨에 기초하며 신호(DT)에 동기화된 신호(DTM)를 생성하도록 구성된 2개의 인버터(도면부호 표시 없음)를 포함한다. 일부 실시형태에 있어서, 변환 회로(260)는, 메모리 도메인 전원 전압 레벨에 기초하며 신호(DT)에 동기화된 신호(DTM)를 생성하기에 적합한 하나 이상의 다른 회로 소자를 포함한다.
입력 회로(200)의 구성에 의해, NAND 게이트(230)는 신호(BLATN 및 CKP_WRITE)에 의해 인에이블되는 신호(DLATB)의 반전 버전으로서 신호(DC)를 생성하도록 구성된다. 입력 회로(200)의 구성에 의해, NAND 게이트(240)는 신호(BLATN 및 CKP_WRITE)에 의해 인에이블되는 신호(DLAT)의 비반전 버전으로서 신호(DT)를 생성하도록 구성된다.
이에, 입력 회로(200)는 신호(DC 및 DT)를 상보쌍으로서 생성하도록 구성된다. 신호(DCM)가 신호(DC)에 동기화되고, 신호(DTM)가 신호(DT)에 동기화됨으로써, 입력 회로(200)는 신호(DCM 및 DTM)를 상보쌍으로서 생성하도록 구성된다.
이에, 기록 동작중에, 도 1과 관련하여 전술한 바와 같이, 신호(BLAT, SCANLAT ENB, 및 CKP_WRITE)가 회로(100)에서 사용 가능한 신호(DC, DCM, DT, 및 DTM)의 생성을 인에이블한다.
도 1에서 메모리 회로(100)와 관련하여 전술한 바와 같이, 기록 동작 이외의 하나 이상의 동작시에, 제2 기준 전압 레벨을 갖는 신호(CKP_WRITE)는 신호(DC 및 DT) 각각이 제2 전원 전압 레벨을 갖게 하고, 신호(DCM 및 DTM) 각각이 메모리 도메인 전원 전압 레벨을 갖게 한다.
이에, 입력 회로(230)는 메모리 회로(100)의 입력 회로(130)로서 사용 가능하도록 구성되어 도 1에서 메모리 회로(100)와 관련하여 전술한 효과를 얻을 수 있다.
도 3은 하나 이상의 실시형태에 따라, 비트 셀에 기록하는 방법(300)의 흐름도이다. 일부 실시형태에 있어서, 방법(300)은 SRAM의 비트 셀에 기록하기 위해 구현된다. 일부 실시형태에 있어서, 방법(300)은 도 1과 관련하여 전술한, 메모리 회로(100)의 비트 셀(110)에 기록하기 위해 구현된다.
일부 실시형태에 있어서, 도 3에 나타내는 것 이외의 단계들이 도 3에 나타내는 단계들 이전, 사이, 및/또는 이후에 수행된다. 일부 실시형태에서는, 도 3에 나타내는 단계들이 도 3에 나타낸 순서와 다른 순서로 수행된다.
단계 310에서, 일부 실시형태에 있어서, 제1 비트 라인과 제2 비트 라인이 제1 전압 레벨로 구동된다. 제1 전압 레벨은 메모리 도메인 외부의 메모리 회로의 도메인에 해당한다. 일부 실시형태에서는, 제1 비트 라인이 비트 라인(BL)이고, 제2 비트 라인이 비트 라인(BLB)이며, 제1 비트 라인과 제2 비트 라인을 제1 전압 레벨로 구동하는 것은, 도 1에서 메모리 회로(100)와 관련하여 전술한 바와 같이, 비트 라인(BL 및 BLB)을 제2 전원 노드(VDD) 상의 제2 전원 전압 레벨로 구동하는 것을 포함한다.
단계 320에서, 비트 셀이 제1 비트 라인 및 제2 비트 라인에 연결된다. 제1 비트 라인과 제2 비트 라인은 제1 전압 레벨을 갖는다. 일부 실시형태에 있어서, 비트 셀을 제1 비트 라인 및 제2 비트 라인에 연결하는 것은 하나 이상의 비트 셀 패스 게이트를 이용하는 것을 포함한다. 일부 실시형태에 있어서, 비트 셀을 제1 비트 라인 및 제2 비트 라인에 연결하는 것은, 도 1에서 메모리 회로(100)와 관련하여 전술한 바와 같이, 비트 셀 패스 게이트(111)를 이용하여 비트 셀(110)을 비트 라인(BL)에 연결하는 것과, 비트 셀 패스 게이트(112)를 이용하여 비트 셀(110)을 비트 라인(BLB)에 연결하는 것을 포함한다.
일부 실시형태에 있어서, 비트 셀을 제1 비트 라인 및 제2 비트 라인에 연결하는 것은, 메모리 도메인 전원 전압 레벨에 기초한 신호에 응답하여 비트 셀을, 제1 비트 라인 또는 제2 비트 라인 중 하나에 또는 둘 다에 선택적으로 연결하는 것을 포함한다. 일부 실시형태에 있어서, 비트 셀을 제1 비트 라인 및 제2 비트 라인에 연결하는 것은, 도 1에서 메모리 회로(100)와 관련하여 전술한 바와 같이, 메모리 도메인 전원 노드(VDDM) 상의 메모리 도메인 전원 전압 레벨에 기초한 신호(WL)에 응답하여 비트 셀(110)을 비트 라인(BL 및 BLB)에 연결하는 것을 포함한다.
단계 330에서, 제1 비트 라인 또는 제2 비트 라인 중 하나가 제1 전압 레벨보다 높은 제2 전압 레벨로 구동된다. 제1 비트 라인 또는 제2 비트 라인 중 하나를 제2 전압 레벨로 구동하는 것은, 제1 비트 라인 또는 제2 비트 라인 중 하나를 비트 셀의 동작 전압으로 구동하는 것을 포함한다. 일부 실시형태에 있어서, 제1 비트 라인 또는 제2 비트 라인 중 하나를 제2 전압 레벨로 구동하는 것은, 도 1에서 메모리 회로(100)와 관련하여 전술한 바와 같이, 제1 비트 라인 또는 제2 비트 라인 중 하나를, 메모리 도메인 전원 노드(VDDM) 상의 메모리 도메인 전원 전압 레벨로 구동하는 것을 포함한다.
일부 실시형태에 있어서, 제1 비트 라인 또는 제2 비트 라인 중 하나를 제2 전압 레벨로 구동하는 것은, 제1 비트 라인 또는 제2 비트 라인 중 하나를, 제2 전압을 갖는 전원 노드에 전기적으로 연결하도록 비트 라인 패스 게이트를 제어하는 것을 포함한다. 일부 실시형태에 있어서, 제1 비트 라인 또는 제2 비트 라인 중 하나를 제2 전압 레벨로 구동하는 것은, 도 1에서 메모리 회로(100)와 관련하여 전술한 바와 같이, 비트 라인(BL 또는 BLB) 중 하나를, 메모리 도메인 전원 전압 레벨을 갖는 메모리 도메인 전원 노드(VDDM)에 전기적으로 연결하도록 비트 라인 패스 게이트(121 또는 122) 중 하나를 제어하는 것을 포함한다.
일부 실시형태에 있어서, 제1 비트 라인 또는 제2 비트 라인 중 하나를 제2 전압 레벨로 구동하는 것은, 제2 전압 레벨에 기초한 신호로 비트 라인 패스 게이트를 제어하는 것을 포함한다. 일부 실시형태에 있어서, 제1 비트 라인 또는 제2 비트 라인 중 하나를 제2 전압 레벨로 구동하는 것은, 도 1에서 메모리 회로(100)와 관련하여 전술한 바와 같이, 신호(DTM 또는 DCM) 중 하나로 비트 라인 패스 게이트(121 또는 122) 중 하나를 제어하는 것을 포함한다.
일부 실시형태에 있어서, 제1 비트 라인 또는 제2 비트 라인 중 하나를 제2 전압 레벨로 구동하는 것은, 비트 셀에서 패스 게이트를 제어하는 신호의 천이에 후행하는 천이를 가진 신호로 비트 라인 패스 게이트를 제어하는 것을 포함한다. 일부 실시형태에 있어서, 제1 비트 라인 또는 제2 비트 라인 중 하나를 제2 전압 레벨로 구동하는 것은, 도 1에서 메모리 회로(100)와 관련하여 전술한 바와 같이, 신호(WL)의 천이에 후행하는 천이를 가진 신호(WT 또는 WC) 중 하나로 패스 게이트(121 또는 122) 중 하나를 제어하는 것을 포함한다.
일부 실시형태에 있어서, 제1 비트 라인 또는 제2 비트 라인 중 하나를 제2 전압 레벨로 구동하는 것은, 제1 전압 레벨에 기초한 신호로부터 제2 전압 레벨에 기초한 신호를 생성하는 것을 포함한다. 일부 실시형태에 있어서, 제1 비트 라인 또는 제2 비트 라인 중 하나를 제2 전압 레벨로 구동하는 것은, 도 2에서 메모리 회로(200)와 관련하여 전술한 바와 같이, 제2 전원 전압 레벨에 기초한 신호(DC 또는 DT) 중 대응하는 하나로부터 메모리 도메인 전원 전압 레벨에 기초하여 신호(DCM 또는 DTM) 중 하나를 생성하는 것을 포함한다.
단계 340에서, 일부 실시형태에 있어서, 제1 비트 라인 또는 제2 비트 라인 중 하나를 제2 전압 레벨로 구동하는 것에 응답하여, 비트 셀 트랜지스터가 턴오프된다. 일부 실시형태에 있어서, 제1 비트 라인 또는 제2 비트 라인 중 하나를 제2 전압 레벨로 구동하는 것에 응답하여 비트 셀 트랜지스터를 턴오프하는 것은, SRAM 비트 셀의 PMOS 트랜지스터를 턴오프하는 것을 포함한다.
일부 실시형태에 있어서, 제1 비트 라인 또는 제2 비트 라인 중 하나를 제2 전압 레벨로 구동하는 것에 응답하여 비트 셀 트랜지스터를 턴오프하는 것은, 도 1에서 메모리 회로(100)와 관련하여 전술한 바와 같이, 비트 셀(100)의 트랜지스터(113 또는 114) 중 하나를 턴오프하는 것을 포함한다.
단계 350에서, 제1 비트 라인 또는 제2 비트 라인 중 다른 하나가 제1 전압 레벨보다 낮은 기준 전압 레벨로 구동된다. 제1 비트 라인 또는 제2 비트 라인 중 다른 하나를 기준 전압 레벨로 구동하는 것은, 제1 비트 라인 또는 제2 비트 라인 중 다른 하나를 메모리 도메인 외부의 메모리 회로의 도메인의 기준 전압 레벨로 구동하는 것을 포함한다. 일부 실시형태에 있어서, 메모리 도메인 외부의 메모리 회로의 도메인의 기준 전압 레벨은 메모리 도메인의 기준 전압 레벨과 동일하다.
일부 실시형태에 있어서, 제1 비트 라인 또는 제2 비트 라인 중 다른 하나를 기준 전압 레벨로 구동하는 것은, 도 1에서 메모리 회로(100)와 관련하여 전술한 바와 같이, 비트 라인(BL 또는 BLB) 중 하나를 기준 노드(VSS) 상의 제2 기준 전압 레벨로 구동하는 것을 포함한다.
일부 실시형태에 있어서, 제1 비트 라인 또는 제2 비트 라인 중 다른 하나를 기준 전압 레벨로 구동하는 것은, 제1 비트 라인 또는 제2 비트 라인 중 다른 하나를, 기준 전압을 갖는 기준 노드에 전기적으로 연결하도록 드라이버를 제어하는 것을 포함한다. 일부 실시형태에 있어서, 제1 비트 라인 또는 제2 비트 라인 중 다른 하나를 기준 전압 레벨로 구동하는 것은, 도 1에서 메모리 회로(100)와 관련하여 전술한 바와 같이, 비트 라인(BL 또는 BLB) 중 하나를, 제2 기준 전압 레벨을 갖는 기준 노드(VSS)에 전기적으로 연결하도록 드라이버(123 또는 124) 중 하나를 제어하는 것을 포함한다.
일부 실시형태에 있어서, 제1 비트 라인 또는 제2 비트 라인 중 다른 하나를 기준 전압 레벨로 구동하는 것은, 제1 전압 레벨에 기초한 신호로 드라이버를 제어하는 것을 포함한다. 일부 실시형태에 있어서, 제1 비트 라인 또는 제2 비트 라인 중 다른 하나를 기준 전압 레벨로 구동하는 것은, 도 1에서 메모리 회로(100)와 관련하여 전술한 바와 같이, 신호(WT 또는 WC) 중 하나로 드라이버(123 또는 124) 중 하나를 제어하는 것을 포함한다.
단계 360에서, 일부 실시형태에 있어서, 제1 비트 라인과 제2 비트 라인이 제1 전압 레벨로 복귀된다. 일부 실시형태에 있어서, 제1 비트 라인과 제2 비트 라인을 제1 전압 레벨로 복귀시키는 것은, 제1 비트 라인과 제2 비트 라인을, 제2 전압 레벨을 갖는 전원 노드로부터 분리시키도록 패스 게이트를 제어하는 것을 포함한다. 일부 실시형태에 있어서, 제1 비트 라인과 제2 비트 라인을 제1 전압 레벨로 복귀시키는 것은, 제1 비트 라인과 제2 비트 라인을, 기준 전압 레벨을 갖는 기준 노드로부터 분리시키도록 드라이버를 제어하는 것을 포함한다.
일부 실시형태에 있어서, 제1 비트 라인과 제2 비트 라인을 제1 전압 레벨로 복귀시키는 것은, 도 1에서 메모리 회로(100)와 관련하여 전술한 바와 같이, 비트 라인(BL 및 BLB)을, 메모리 도메인 전원 전압 레벨을 갖는 메모리 도메인 전원 노드(VDDM)로부터 분리시키도록 패스 게이트(121 및 122)를 제어하는 것을 포함한다. 일부 실시형태에 있어서, 제1 비트 라인과 제2 비트 라인을 제1 전압 레벨로 복귀시키는 것은, 도 1에서 메모리 회로(100)와 관련하여 전술한 바와 같이, 비트 라인(BL 및 BLB)을, 제2 기준 전압 레벨을 갖는 기준 노드(VSS)로부터 분리시키도록 드라이버(123 및 124)를 제어하는 것을 포함한다.
일부 실시형태에 있어서, 제1 비트 라인과 제2 비트 라인을 제1 전압 레벨로 복귀시키는 것은, 기록 동작 외의 동작에 대응하는 신호에 기초하여 패스 게이트와 드라이버를 제어하는 것을 포함한다. 일부 실시형태에 있어서, 제1 비트 라인과 제2 비트 라인을 제1 전압 레벨로 복귀시키는 것은, 도 1에서 메모리 회로(100) 및 도 2에서 입력 회로(200)와 관련하여 전술한 바와 같이, 신호(CKP_WRITE)에 기초하여 패스 게이트(121 및 122)와 드라이버(123 및 124)를 제어하는 것을 포함한다.
제1 비트 라인 또는 제2 비트 라인 중 하나를 제1 전압 레벨보다 높은 제2 전압 레벨로 구동시키고, 제1 비트 라인 또는 제2 비트 라인 중 다른 하나를 기준 전압 레벨로 구동시키는 것에 의해, 방법(300)은 원하는 논리 상태가 비트 셀에 기록되는 것을 보장한다. 이에, 방법(300)은 메모리 회로(100)와 관련하여 전술한 바와 같이, 비트 라인이 제1 전압 레벨보다 높은 제2 전압 레벨로 구동되지 않게 하는 접근법에 비해, 신뢰성이 개선되고 누설이 적어진다.
일부 실시형태에 있어서, 회로는 비트 라인과, 제1 전원 전압 레벨을 갖는 전원 노드와, 기준 전압 레벨을 갖는 기준 노드와, 비트 라인과 전원 노드 사이에 연결된 패스 게이트(pass gate)와, 비트 라인과 기준 노드 사이에 연결된 드라이버를 포함한다. 패스 게이트는 제1 신호에 응답하여 비트 라인을 전원 노드에 연결하도록 구성되는데, 제1 신호는 제1 전원 전압 레벨에 기초하며, 드라이버는 제2 신호에 응답하여 비트 라인을 기준 노드에 연결하도록 구성되는데, 제2 신호는 기준 전압 레벨과 제1 전원 전압 레벨 사이의 제2 전원 전압 레벨에 기초한다.
일부 실시형태에 있어서, 메모리 회로는 기준 전압 레벨을 갖는 기준 노드와, 메모리 도메인 전원 전압 레벨을 갖는 메모리 도메인 전원 노드와, 제1 비트 라인과, 제2 비트 라인과, 비트 셀을 포함한다. 비트 셀은 비트 셀을 제1 비트 라인에 선택적으로 연결하도록 구성된 제1 비트 셀 패스 게이트와, 비트 셀을 제2 비트 라인에 선택적으로 연결하도록 구성된 제2 비트 셀 패스 게이트를 포함한다. 드라이버 회로는 제1 비트 라인 패스 게이트와, 제2 비트 라인 패스 게이트와, 제1 드라이버와, 제2 드라이버를 포함한다. 비트 셀은 메모리 도메인 전원 전압 레벨에서 동작하도록 구성되고, 제1 비트 라인 패스 게이트는 제1 비트 라인을 메모리 도메인 전원 노드에 선택적으로 연결하도록 구성되며, 제2 비트 라인 패스 게이트는 제2 비트 라인을 메모리 도메인 전원 노드에 선택적으로 연결하도록 구성되고, 제1 드라이버는 제1 비트 라인을 기준 노드에 선택적으로 연결하도록 구성되며, 제2 드라이버는 제2 비트 라인을 기준 노드에 선택적으로 연결하도록 구성된다.
일부 실시형태에 있어서, 비트 셀에 기록하는 방법은, 비트 셀을 제1 비트 라인 및 제2 비트 라인에 연결하는 단계로서, 제1 비트 라인 및 제2 비트 라인은 제1 전압 레벨을 갖는 것인, 연결 단계와, 제1 비트 라인 또는 제2 비트 라인 중 하나를 제1 전압 레벨보다 높은 제2 전압 레벨로 구동하는 단계로서, 상기 제2 전압 레벨은 비트 셀의 동작 전압에 대응하는 것인, 구동 단계와, 제1 비트 라인 또는 제2 비트 라인 중 다른 하나를 제1 전압 레벨보다 낮은 기준 전압 레벨로 구동하는 단계를 포함한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 회로에 있어서,
비트 라인과,
제1 전원 전압 레벨을 갖는 전원 노드와,
기준 전압 레벨을 갖는 기준 노드와,
상기 비트 라인과 상기 전원 노드 사이에 연결된 패스 게이트(pass gate)와,
상기 비트 라인과 상기 기준 노드 사이에 연결된 드라이버
를 포함하고,
상기 패스 게이트는 제1 신호에 응답하여 상기 비트 라인을 상기 전원 노드에 연결하도록 구성되며, 상기 제1 신호는 상기 제1 전원 전압 레벨에 기초하고,
상기 드라이버는 제2 신호에 응답하여 상기 비트 라인을 상기 기준 노드에 연결하도록 구성되며, 상기 제2 신호는 상기 기준 전압 레벨과 상기 제1 전원 전압 레벨 사이의 제2 전원 전압 레벨에 기초하는 것인 회로.
2. 제1항에 있어서, 제3 신호로부터 상기 제1 신호를 생성하도록 구성된 입력 회로를 더 포함하고, 상기 제3 신호는 상기 제2 전원 전압 레벨에 기초하는 것인 회로.
3. 제2항에 있어서, 상기 입력 회로는 3개의 입력 신호에 기초하여 상기 제3 신호를 생성하도록 구성된 NAND 게이트를 포함하는 것인 회로.
4. 제1항에 있어서, 상기 제1 전원 전압 레벨은 메모리 회로의 메모리 도메인의 전원 전압 레벨인 것인 회로.
5. 제1항에 있어서,
제2 비트 라인과,
상기 제2 비트 라인과 상기 전원 노드 사이에 연결된 제2 패스 게이트와,
상기 제2 비트 라인과 상기 기준 노드 사이에 연결된 제2 드라이버
를 포함하고,
상기 제2 패스 게이트는 제3 신호에 응답하여 상기 제2 비트 라인을 상기 전원 노드에 연결하도록 구성되며, 상기 제3 신호는 상기 제1 전원 전압 레벨에 기초하고,
상기 제2 드라이버는 제4 신호에 응답하여 상기 제2 비트 라인을 상기 기준 노드에 연결하도록 구성되며, 상기 제4 신호는 상기 제2 전원 전압 레벨에 기초하는 것인 회로.
6. 제5항에 있어서, 기록 동작중에 상기 제1 신호와 상기 제3 신호를 상보쌍으로서 생성하도록 구성된 입력 회로를 더 포함하는 회로.
7. 제6항에 있어서,
상기 기록 동작 외의 경우, 상기 입력 회로는 제1 논리 상태를 갖는 상기 제1 신호와, 상기 제1 논리 상태를 갖는 상기 제3 신호를 생성하도록 구성되고,
상기 제1 패스 게이트는 상기 제1 논리 상태를 갖는 상기 제1 신호에 기초하여 상기 제1 비트 라인을 상기 전원 노드로부터 분리시키도록 구성되며,
상기 제2 패스 게이트는 상기 제1 논리 상태를 갖는 상기 제3 신호에 기초하여 상기 제2 비트 라인을 상기 전원 노드로부터 분리시키도록 구성되는 것인 회로.
8. 제5항에 있어서, 제5 신호와 제6 신호를 생성하도록 구성된 입력 회로를 더 포함하고,
상기 제5 및 제6 신호는 상기 제2 전원 전압 레벨에 기초하며,
상기 제1 및 제4 신호는 상기 제6 신호에 기초하고,
상기 제2 및 제3 신호는 상기 제5 신호에 기초하는 것인 회로.
9. 제1항에 있어서, 상기 제1 전원 전압 레벨은 상기 제2 전원 전압 레벨보다 적어도 350 밀리볼트(mV) 높은 것인 회로.
10. 메모리 회로에 있어서,
기준 전압 레벨을 갖는 기준 노드와,
메모리 도메인 전원 전압 레벨을 갖는 메모리 도메인 전원 노드와,
제1 비트 라인과,
제2 비트 라인과,
비트 셀로서,
상기 비트 셀을 상기 제1 비트 라인에 선택적으로 연결하도록 구성된 제1 비트 셀 패스 게이트와,
상기 비트 셀을 상기 제2 비트 라인에 선택적으로 연결하도록 구성된 제2 비트 셀 패스 게이트을 포함하는 상기 비트 셀과,
제1 비트 라인 패스 게이트와, 제2 비트 라인 패스 게이트와, 제1 드라이버와, 제2 드라이버를 포함하는 드라이버 회로
를 포함하고,
상기 비트 셀은 상기 메모리 도메인 전원 전압 레벨에서 동작하도록 구성되며,
상기 제1 비트 라인 패스 게이트는 상기 제1 비트 라인을 상기 메모리 도메인 전원 노드에 선택적으로 연결하도록 구성되고,
상기 제2 비트 라인 패스 게이트는 상기 제2 비트 라인을 상기 메모리 도메인 전원 노드에 선택적으로 연결하도록 구성되며,
상기 제1 드라이버는 상기 제1 비트 라인을 상기 기준 노드에 선택적으로 연결하도록 구성되고,
상기 제2 드라이버는 상기 제2 비트 라인을 상기 기준 노드에 선택적으로 연결하도록 구성되는 것인 메모리 회로.
11. 제10항에 있어서, 입력 회로를 더 포함하고, 상기 입력 회로는,
제1 논리 값을 상기 비트 셀에 기록하는 동작시에, 상기 제1 비트 라인 패스 게이트를 제어하여 상기 제1 비트 라인을 상기 메모리 도메인 전원 노드에 연결하게 하고, 상기 제2 드라이버를 제어하여 상기 제2 비트 라인을 상기 기준 노드에 연결하게 하며,
제2 논리 값을 상기 비트 셀에 기록하는 동작시에, 상기 제2 비트 라인 패스 게이트를 제어하여 상기 제2 비트 라인을 상기 메모리 도메인 전원 노드에 연결하게 하고, 상기 제1 드라이버를 제어하여 상기 제1 비트 라인을 상기 기준 노드에 연결하게 하도록 구성되고,
상기 제2 논리 값은 상기 제1 논리 값과는 상이한 것인 메모리 회로.
12. 제11항에 있어서, 상기 입력 회로는, 상기 제1 논리 값을 기록하는 동작 외 그리고 상기 제2 논리 값을 기록하는 동작 외의 경우에, 상기 제1 비트 라인 패스 게이트를 제어하여 상기 제1 비트 라인을 상기 메모리 도메인 전원 노드로부터 분리시키고, 상기 제2 비트 라인 패스 게이트를 제어하여 상기 제2 비트 라인을 상기 메모리 도메인 전원 노드로부터 분리시키도록 구성되는 것인 메모리 회로.
13. 제9항에 있어서, 상기 제1 드라이버와 상기 제2 드라이버는 상기 메모리 도메인 전원 전압 레벨보다 적어도 350 밀리볼트(mV) 낮은 전원 전압 레벨을 갖는 전원 도메인에서 동작하도록 구성되는 것인 메모리 회로.
14. 비트 셀에 기록하는 방법에 있어서,
비트 셀을 제1 비트 라인 및 제2 비트 라인에 연결하는 단계로서, 상기 제1 비트 라인 및 제2 비트 라인은 제1 전압 레벨을 갖는 것인, 상기 연결하는 단계와,
상기 제1 비트 라인 또는 상기 제2 비트 라인 중 하나를, 상기 제1 전압 레벨보다 높고 상기 비트 셀의 동작 전압에 대응하는 제2 전압 레벨로 구동하는 단계와,
상기 제1 비트 라인 또는 상기 제2 비트 라인 중 다른 하나를 상기 제1 전압 레벨보다 낮은 기준 전압 레벨로 구동하는 단계를 포함하는 비트 셀 기록 방법.
15. 제14항에 있어서, 상기 제1 비트 라인 또는 제2 비트 라인 중 하나를 제2 전압 레벨로 구동하는 단계는, 상기 제2 전압 레벨에 기초한 제1 신호로 p타입 금속 산화물 반도체(PMOS) 트랜지스터를 제어하는 단계를 포함하는 것인 비트 셀 기록 방법.
16. 제15항에 있어서, 상기 제1 비트 라인 또는 제2 비트 라인 중 하나를 제2 전압 레벨로 구동하는 단계는, 상기 제1 전압 레벨에 기초한 제2 신호로부터 상기 제1 신호를 생성하는 단계를 더 포함하는 것인 비트 셀 기록 방법.
17. 제16항에 있어서, 상기 제1 비트 라인 또는 제2 비트 라인 중 다른 하나를 기준 전압 레벨로 구동하는 단계는, 상기 제2 신호에 기초한 제3 신호로 n타입 금속 산화물 반도체(NMOS) 트랜지스터를 제어하는 단계를 포함하고, 상기 제3 신호는 상기 제1 전압 레벨에 기초하는 것인 비트 셀 기록 방법.
18. 제14항에 있어서,
상기 제1 비트 라인과 상기 제2 비트 라인을 상기 제1 전압 레벨로 프리차징하는 단계와,
상기 제1 비트 라인과 상기 제2 비트 라인을 상기 제1 전압 레벨로 복귀시키는 단계를 더 포함하는 비트 셀 기록 방법.
19. 제18항에 있어서, 상기 제1 비트 라인과 제2 비트 라인을 제1 전압 레벨로 복귀시키는 단계는,
상기 제1 비트 라인과 제2 비트 라인을, 상기 제2 전압 레벨을 갖는 전원 노드로부터 분리시키는 단계를 포함하는 것인 비트 셀 기록 방법.
20. 제14항에 있어서, 상기 제1 비트 라인 또는 제2 비트 라인 중 하나를 제2 전압 레벨로 구동하는 것에 응답하여, 비트 셀 트랜지스터를 턴오프하는 단계를 더 포함하는 비트 셀 기록 방법.

Claims (10)

  1. 회로에 있어서,
    제1 비트 라인;
    제1 전원 전압 레벨을 갖는 전원 노드;
    기준 전압 레벨을 갖는 기준 노드;
    상기 제1 비트 라인과 상기 전원 노드 사이에 연결된(coupled) 제1 패스 게이트(pass gate);
    상기 제1 비트 라인과 상기 기준 노드 사이에 연결된 제1 드라이버;
    제1 신호 라인 상에서 제1 신호를 수신하고 상기 제1 신호를 제2 신호로 변환하도록 구성된 제1 변환 회로;
    제2 신호 라인 상에서 제3 신호를 수신하고 상기 제3 신호를 제4 신호로 변환하도록 구성된 제2 변환 회로 - 상기 제1 신호 및 상기 제3 신호는 기록 동작 중에 상보쌍으로서 구성됨 - ; 및
    상기 제2 신호 라인 상에서 상기 제3 신호를 수신하고 상기 제3 신호를 반전시킴으로써 상기 제3 신호를 제5 신호로 변환하도록 구성된 제1 로직 게이트
    를 포함하고,
    상기 제1 전원 전압 레벨은 상기 제2 신호 및 상기 제4 신호 각각의 최대값을 나타내고,
    상기 기준 전압 레벨과 상기 제1 전원 전압 레벨 사이의 중간 전원 전압 레벨은 상기 제1 신호, 상기 제3 신호, 및 상기 제5 신호 각각의 최대값을 나타내고,
    상기 제1 패스 게이트는 상기 제2 신호에 응답하여 상기 제1 비트 라인을 상기 전원 노드에 연결하도록 구성되고,
    상기 제1 드라이버는 상기 제5 신호에 응답하여 상기 제1 비트 라인을 상기 기준 노드에 연결하도록 구성되는 것인 회로.
  2. 제1항에 있어서,
    3개의 입력 신호에 기초하여 상기 제1 신호를 생성하도록 구성된 NAND 게이트
    를 더 포함하는 회로.
  3. 제1항에 있어서,
    상기 제1 전원 전압 레벨은 메모리 회로의 메모리 도메인의 전원 전압 레벨인 것인 회로.
  4. 제1항에 있어서,
    제2 비트 라인;
    상기 제2 비트 라인과 상기 전원 노드 사이에 연결된 제2 패스 게이트;
    상기 제2 비트 라인과 상기 기준 노드 사이에 연결된 제2 드라이버; 및
    상기 제1 신호 라인 상에서 상기 제1 신호를 수신하고 상기 제1 신호를 제6 신호로 변환하도록 구성된 제2 로직 게이트 - 상기 중간 전원 전압 레벨은 상기 제6 신호의 최대값을 나타냄 -
    를 더 포함하고,
    상기 제2 패스 게이트는 상기 제4 신호에 응답하여 상기 제2 비트 라인을 상기 전원 노드에 연결하도록 구성되고,
    상기 제2 드라이버는 상기 제6 신호에 응답하여 상기 제2 비트 라인을 상기 기준 노드에 연결하도록 구성되는 것인 회로.
  5. 제4항에 있어서,
    상기 기록 동작 외에서, 상기 제1 신호 및 상기 제3 신호 각각은 제1 논리 상태를 갖도록 구성되고,
    상기 제1 패스 게이트는, 상기 제1 논리 상태를 갖는 상기 제2 신호에 기초하여 상기 제1 비트 라인을 상기 전원 노드로부터 분리(decouple)시키도록 구성되고,
    상기 제2 패스 게이트는, 상기 제1 논리 상태를 갖는 상기 제4 신호에 기초하여 상기 제2 비트 라인을 상기 전원 노드로부터 분리시키도록 구성되는 것인 회로.
  6. 제4항에 있어서,
    상기 제1 로직 게이트는, 제7 신호에 기초하여 상기 제3 신호를 상기 제5 신호로 변환하도록 구성되고,
    상기 제2 로직 게이트는, 상기 제7 신호에 기초하여 상기 제1 신호를 상기 제6 신호로 변환하도록 구성되고,
    상기 제7 신호는 상기 중간 전원 전압 레벨에 기초하는 것인 회로.
  7. 메모리 회로에 있어서,
    기준 전압 레벨을 갖는 기준 노드;
    메모리 도메인 전원 전압 레벨을 갖는 메모리 도메인 전원 노드;
    상기 기준 전압 레벨과 상기 메모리 도메인 전원 전압 레벨 사이의 중간 전원 전압 레벨을 갖는 중간 전원 노드;
    제1 비트 라인;
    제2 비트 라인;
    비트 셀로서,
    상기 비트 셀을 상기 제1 비트 라인에 선택적으로 연결하도록 구성된 제1 비트 셀 패스 게이트; 및
    상기 비트 셀을 상기 제2 비트 라인에 선택적으로 연결하도록 구성된 제2 비트 셀 패스 게이트
    를 포함하는, 상기 비트 셀;
    제1 비트 라인 패스 게이트, 제2 비트 라인 패스 게이트, 제1 드라이버, 및 제2 드라이버를 포함하는 드라이버 회로; 및
    제1 신호 및 제2 신호를 각각의 제3 신호 및 제4 신호로 변환하도록 구성된 제1 변환 회로 및 제2 변환 회로
    를 포함하고,
    상기 비트 셀은, 상기 메모리 도메인 전원 전압 레벨에서 동작하도록 구성되고,
    상기 제1 변환 회로는, 상기 중간 전원 전압 레벨을 갖는 상기 제1 신호에 동기화된 상기 메모리 도메인 전원 전압 레벨을 갖는 상기 제3 신호를 생성하도록 구성되고,
    상기 제2 변환 회로는, 상기 중간 전원 전압 레벨을 갖는 상기 제2 신호에 동기화된 상기 메모리 도메인 전원 전압 레벨을 갖는 상기 제4 신호를 생성하도록 구성되고,
    상기 제1 비트 라인 패스 게이트는, 상기 제3 신호에 따라 상기 제1 비트 라인을 상기 메모리 도메인 전원 노드에 선택적으로 연결하도록 구성되고,
    상기 제2 비트 라인 패스 게이트는, 상기 제4 신호에 따라 상기 제2 비트 라인을 상기 메모리 도메인 전원 노드에 선택적으로 연결하도록 구성되고,
    상기 제1 드라이버는, 상기 제2 신호에 따라 상기 제1 비트 라인을 상기 기준 노드에 선택적으로 연결하도록 구성되고,
    상기 제2 드라이버는, 제1 신호에 따라 상기 제2 비트 라인을 상기 기준 노드에 선택적으로 연결하도록 구성되는 것인 메모리 회로.
  8. 제7항에 있어서, 신호 생성기를 더 포함하고, 상기 신호 생성기는,
    제1 논리 값을 상기 비트 셀에 기록하는 동작 동안, 상기 제1 비트 라인 패스 게이트를 제어하여 상기 제1 비트 라인을 상기 메모리 도메인 전원 노드에 연결하고, 상기 제2 드라이버를 제어하여 상기 제2 비트 라인을 상기 기준 노드에 연결하고,
    제2 논리 값을 상기 비트 셀에 기록하는 동작 동안, 상기 제2 비트 라인 패스 게이트를 제어하여 상기 제2 비트 라인을 상기 메모리 도메인 전원 노드에 연결하고, 상기 제1 드라이버를 제어하여 상기 제1 비트 라인을 상기 기준 노드에 연결하도록 구성되고,
    상기 제2 논리 값은 상기 제1 논리 값과는 상이한 것인 메모리 회로.
  9. 제8항에 있어서,
    상기 신호 생성기는 또한, 상기 제1 논리 값을 기록하는 동작 외 그리고 상기 제2 논리 값을 기록하는 동작 외의 경우에, 상기 제1 비트 라인 패스 게이트를 제어하여 상기 제1 비트 라인을 상기 메모리 도메인 전원 노드로부터 분리시키고, 상기 제2 비트 셀 패스 게이트를 제어하여 상기 제2 비트 라인을 상기 메모리 도메인 전원 노드로부터 분리시키도록 구성되는 것인 메모리 회로.
  10. 비트 셀에 기록하는 방법에 있어서,
    비트 셀을 제1 비트 라인 및 제2 비트 라인에 연결하는 단계로서, 상기 제1 비트 라인 및 상기 제2 비트 라인은 제1 전압 레벨을 갖는 것인, 상기 연결하는 단계;
    최대값이 상기 제1 전압 레벨보다 높은 제2 전압 레벨 - 상기 제2 전압 레벨은 상기 비트 셀의 동작 전압에 대응함 - 인 제1 신호를 생성하는 단계로서,
    제1 변환 회로에서, 제1 신호 라인 상의 제2 신호를 수신하는 단계; 및
    제1 변환 회로의 제1 전압 시프팅 데이터 신호 경로를 통해 최대값이 상기 제1 전압 레벨인 제2 신호를 통과시키는 단계 - 상기 제1 신호는, 상기 제1 전압 레벨을 갖는 상기 제2 신호에 동기화된 상기 제2 전압 레벨을 가짐 -
    를 포함하는 것인, 상기 제1 신호를 생성하는 단계;
    제1 로직 게이트에서, 상기 제1 신호 라인 상의 상기 제2 신호를 수신하는 단계;
    상기 제1 로직 게이트를 통해 상기 제2 신호를 통과시킴으로써, 최대값이 상기 제1 전압 레벨인 제3 신호를 생성하는 단계;
    상기 제1 비트 라인 또는 상기 제2 비트 라인 중 하나를 상기 제1 신호에 따라 상기 제2 전압 레벨로 구동하는 단계; 및
    상기 제1 비트 라인 또는 상기 제2 비트 라인 중 다른 하나를 상기 제3 신호에 따라 상기 제1 전압 레벨보다 낮은 기준 전압 레벨로 구동하는 단계
    를 포함하는 비트 셀 기록 방법.
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