KR101604120B1 - Ｅｔｓ를 이용한 반도체 패키지 구조 및 방법 - Google Patents

Abstract

본 발명에 따르면, ETS를 이용한 반도체 패키지에 있어서, ETS 상부에 반도체 능동소자 또는 수동소자 등의 전자 소자를 접착시 프리프레그막 등 절연층내 매립된 ETS 패드의 주변 영역을 트렌치 식각하여 ETS 패드에 연결되는 전자소자의 하부에 일정 깊이를 가지는 트렌치를 형성시킴으로써 상대적으로 높은 몰딩 클리어런스(clearance)를 확보할 수 있어 몰딩 공정 시 보이드(void) 발생의 문제점을 개선시킬 수 있다.

Description

ＥＴＳ를 이용한 반도체 패키지 구조 및 방법{SEMICONDUCTOR PACKAGE STRUCTURE USING ETS AND METHOD THEREOF}

본 발명은 반도체 패키지 제조 방법에 관한 것으로, 특히 ETS를 이용한 반도체 패키지에 있어서, ETS(embeded trace substrate) 상부에 반도체 능동소자 또는 수동소자 등의 전자 소자를 접착시 프리프레그막(prepreg) 등 절연층내 매립된 ETS 패드의 주변 영역을 트렌치(trench) 식각하여 ETS 패드에 연결되는 전자소자의 하부에 일정 깊이를 가지는 트렌치를 형성시킴으로써 상대적으로 높은 몰딩(molding) 클리어런스(clearance)를 확보할 수 있어 몰딩 공정 시 보이드(void) 발생을 개선시킬 수 있도록 하는 ETS를 이용한 반도체 패키지 제조 방법 및 구조에 관한 것이다.

일반적으로 ETS 공법은 프리프레그막 등의 절연층내에 전자소자의 연결을 위한 금속배선 패드를 매립하는 기술이다.

도 1은 ETS 패드에 반도체 전자소자가 연결된 패키지 구조를 도시한 것이다. 이때 반도체 전자소자라함은 트랜지스터(transistor) 등의 능동 소자 또는 커패시터(capacitor) 등의 수동 소자를 통칭하며, 도 1에서는 위와 같은 전자소자 중 커패시터 등의 수동소자가 ETS 패드에 연결된 구조를 도시하고 있다.

위 도 1을 참조하면, ETS 패드(102)가 매립된 프리프레그막(100)상 커패시터가 연결될 영역의 솔더 마스크(soldermask)(104)를 오픈하고, ETS 패드(102)의 상부에 커패시터(106)를 접착하여 연결시킨 후 EMC(epoxy molding compound) 등의 몰드 컴파운드(mold compound)를 이용하여 커패시터(106)를 덮도록 몰딩 공정을 수행하여 반도체 패키지를 형성시키게 된다.

그러나, 위 도 1에서 보여지는 바와 같이 종래 ETS를 이용한 반도체 패키지 구조에서는 ETS 패드가 프리프레그막 등의 절연층에 매립된 형태로 형성되고, 그 위에 커패시터 등의 수동소자가 연결되는 형태이기 때문에 커패시터와 프리프레그막 사이의 몰딩을 위한 클리어런스(clearance)(108)가 매우 낮게 되며, 이에 따라 몰딩 공정 수행 시 커패시터의 하부 영역에서 보이드(void) 등이 발생하는 문제점이 있었다.

(특허문헌)

대한민국 공개특허번호 10-2012-0112464호(공개일자 2012년 10월 11일)

따라서, 본 발명에서는 ETS를 이용한 반도체 패키지에 있어서, ETS 상부에 반도체 능동소자 또는 수동소자 등의 전자 소자를 접착시 프리프레그막 등 절연층내 매립된 ETS 패드의 주변 영역을 트렌치 식각하여 ETS 패드에 연결되는 전자소자의 하부에 일정 깊이를 가지는 트렌치를 형성시킴으로써 상대적으로 높은 몰딩 클리어런스(clearance)를 확보할 수 있어 몰딩 공정 시 보이드(void) 발생을 개선시킬 수 있도록 하는 ETS를 이용한 반도체 패키지 제조 방법 및 구조을 제공하고자 한다.

상술한 본 발명은 ETS를 이용한 반도체 패키지 제조 방법으로서, 제1 금속배선 패드가 매립된 절연층의 상부에 솔더 마스크를 도포시키는 단계와, 상기 제1 금속배선 패드가 드러나도록 상기 절연층 상부의 상기 솔더 마스크의 일부 영역을 식각하여 오픈시키는 단계와, 상기 제1 금속배선 패드의 전체 영역 중 전자소자가 연결되는 영역을 제외한 나머지 영역과 상기 제1 금속배선 패드의 외곽 영역을 트렌치 식각시키는 단계와, 상기 제1 금속배선 패드를 상기 트렌치에 의해 고립된 아일랜드 타입의 제2 금속배선 패드로 형성시키는 단계와, 상기 제2 금속배선 패드상 상기 전자소자를 연결시키는 단계와, 상기 트렌치 공간을 포함한 상기 기판의 상부면에 대해 상기 전자소자를 덮도록 몰딩을 수행하는 단계를 포함한다.

또한, 상기 몰딩을 수행하는 단계에서, 상기 전자소자의 하부에 상기 제2 금속배선 패드를 고립시키도록 형성된 상기 트렌치내 몰딩 컴파운드를 채우는 제1 단계와, 상기 제1 단계이 후, 드러난 상기 전자소자의 나머지 영역에 상기 몰딩 컴파운드를 채우는 제2 단계를 포함하는 것을 특징으로 한다.

또한, 본 발명은 ETS를 이용한 반도체 패키지 제조 방법으로서, 제1 금속배선 패드가 매립된 절연층의 상부에 솔더 마스크를 도포시키는 단계와, 상기 제1 금속배선 패드가 드러나도록 상기 절연층 상부의 상기 솔더 마스크의 일부 영역을 식각하여 오픈시키는 단계와, 상기 제1 금속배선 패드의 전체 영역 중 기설정된 중앙부의 제1 영역과 상기 제1 영역과 인접하는 상기 절연층의 일부 영역을 트렌치 식각시키는 단계와, 상기 제1 금속배선 패드를 상기 트렌치에 의해 상기 절연층상 좌우로 분리된 타입의 제2 금속배선 패드로 형성시키는 단계와, 상기 제2 금속배선 패드상 상기 전자소자를 연결시키는 단계와, 상기 트렌치 공간을 포함한 상기 기판의 상부면에 대해 상기 전자소자를 덮도록 몰딩을 수행하는 단계를 포함한다.

또한, 상기 몰딩을 수행하는 단계에서, 상기 전자소자의 하부에 상기 제2 금속배선 패드를 좌우로 분리시키는 상기 트렌치내 몰딩 컴파운드를 채우는 제1 단계와, 상기 제1 단계이 후, 드러난 상기 전자소자의 나머지 영역에 상기 몰딩 컴파운드를 채우는 제2 단계를 포함하는 것을 특징으로 한다.

또한, 상기 절연층은, 프리프레그막으로 형성되는 것을 특징으로 한다.

또한, 상기 제1 금속배선 패드는, ETS 공법으로 상기 절연층에 형성된 것을 특징으로 한다.

또한, 상기 제1 금속배선 패드는, 상기 제1 금속배선 패드의 상부에 연결되는 상기 전자소자의 폭과 대응되는 폭과 길이를 가지는 분리되지 않은 하나의 패드로 형성되는 것을 특징으로 한다.

또한, 본 발명은 ETS를 이용한 반도체 패키지 제조 방법으로서, 제1 금속배선 패드가 매립된 절연층의 상부에 솔더 마스크를 도포시키는 단계와, 상기 제1 금속배선 패드가 드러나도록 상기 절연층 상부의 상기 솔더 마스크의 일부 영역을 식각하여 오픈시키는 단계와, 상기 제1 금속배선 패드의 상부에 제2 금속배선 패드를 기설정된 제1 두께로 형성시키는 단계와, 상기 제2 금속배선 패드상 전자소자를 연결시키는 단계와, 상기 절연층과 상기 전자소자 사이에 상기 제2 금속배선의 높이만큼 형성된 공간을 포함한 상기 기판의 상부면에 대해 상기 전자소자를 덮도록 몰딩을 수행시키는 단계를 포함한다.

또한, 상기 제2 금속배선 패드는, 상기 제1 금속배선 패드의 면적보다 작거나 같게 형성되는 것을 특징으로 한다.

또한, 본 발명은 ETS를 이용한 반도체 패키지 구조로서, 제1 금속배선 패드가 매립된 절연층과, 상기 제1 금속배선 패드가 매립된 절연층의 상부에 도포되며, 상기 제1 금속배선 패드가 드러나도록 오픈된 영역을 가지는 솔더 마스크와, 상기 제1 금속배선 패드의 전체 영역 중 전자소자가 연결되는 영역을 제외한 나머지 영역과 상기 제1 금속배선 패드의 외곽 영역을 식각시켜 형성되는 트렌치와, 상기 트렌치에 의해 고립되어 아일랜드 타입으로 형성되는 제2 금속배선 패드를 포함한다.

또한, 본 발명은 ETS를 이용한 반도체 패키지 구조로서, 제1 금속배선 패드가 매립된 절연층과, 상기 제1 금속배선 패드가 매립된 절연층의 상부에 도포되며, 상기 제1 금속배선 패드가 드러나도록 오픈된 영역을 가지는 솔더 마스크와, 상기 제1 금속배선 패드의 전체 영역 중 기설정된 중앙부의 제1 영역과 상기 제1 영역과 인접하는 상기 절연층의 일부 영역을 식각시켜 형성되는 트렌치와, 상기 트렌치에 의해 좌우로 분리된 타입으로 형성되는 제2 금속배선 패드를 포함한다.

또한, 상기 절연층은, 프리프레그막으로 형성되는 것을 특징으로 한다.

또한, 상기 제1 금속배선 패드는, ETS 공법으로 상기 절연층에 형성된 것을 특징으로 한다.

또한, 상기 제1 금속배선 패드는, 상기 제1 금속배선 패드의 상부에 연결되는 상기 전자소자의 폭과 대응되는 폭과 길이를 가지는 분리되지 않은 하나의 패드로 형성되는 것을 특징으로 한다.

또한, 본 발명은 ETS를 이용한 반도체 패키지 구조로서, 제1 금속배선 패드가 매립된 절연층과, 상기 제1 금속배선 패드가 매립된 절연층의 상부에 도포되며, 상기 제1 금속배선 패드가 드러나도록 오픈된 영역을 가지는 솔더 마스크와, 상기 제1 금속배선 패드의 상부에 기설정된 제1 두께로 형성되는 제2 금속배선 패드를 포함한다.

또한, 상기 제2 금속배선 패드는, 상기 제1 금속배선 패드의 면적보다 작거나 같게 형성되는 것을 특징으로 한다.

본 발명에 따르면 ETS를 이용한 반도체 패키지에 있어서, ETS 상부에 반도체 능동소자 또는 수동소자 등의 전자 소자를 접착시 프리프레그막 등 절연층내 매립된 ETS 패드의 주변 영역을 트렌치 식각하여 ETS 패드에 연결되는 전자소자의 하부에 일정 깊이를 가지는 트렌치를 형성시킴으로써 상대적으로 높은 몰딩 클리어런스(clearance)를 확보할 수 있어 몰딩 공정 시 보이드(void) 발생의 문제점을 개선시킬 수 있는 이점이 있다.

도 1은 종래 ETS를 이용한 반도체 패키지 구조 단면도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 ETS를 이용한 반도체 패키지의 공정 단면도,
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 ETS를 이용한 반도체 패키지의 공정 단면도,
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 ETS를 이용한 반도체 패키지의 공정 단면도.

이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 ETS용 패키지 제조 공정 단면도를 도시한 것이다. 이하, 도 2a 내지 도 2d를 참조하여 본 발명의 ETS용 패키지 제조 공정에 대해 상세히 설명하기로 한다.

먼저, 도 2a에서와 같이 서브스트레이트 기판(200) 상부에 절연층인 프리프레그막(prepreg)(202)을 기설정된 두께로 형성시킨다. 이때, 위와 같은 프리프레그막(202)은 ETS(Embeded Trace Substrate) 공법을 통해 트레이스(trace) 등의 제1 금속배선 패드(pad)(204)가 기설정된 패턴으로 매립(embeded)될 수 있다.

이어, 위와 같은 프리프레그막(202)의 상부에 솔더 마스크(sold mask)(206)를 도포시킨 후, 프리프레그막(202)상 제1 금속배선 패드(204)가 드러나도록 선택 식각하여 제1 금속배선 패드(204)를 포함하는 일정 영역이 오픈된 형태의 솔더 마스크(206)를 형성시킨다. 이때 프리프레그막(204)은 유리섬유(glass fiber) 또는 수지의 복합체가 될 수 있다.

이어, 도 2b에서와 보여지는 바와 같이 프리프레그막(202)의 상단으로 포토레지스트(photoresist)를 도포하여 패터닝(patterning)시킨 후, 패터닝을 통해 형성된 포토레지스트 마스크(208)를 이용하여 프리프레그막(202)의 일부 영역과 프리프레그막(202)내 매립된 제1 금속배선 패드(204)를 식각시켜 도 2c에서와 같은 원하는 패턴의 제2 금속배선 패드(210)를 형성시키게 된다.

이때, 위와 같은 포토레지스트 마스크(208)는 제1 금속배선 패드(204)의 전체 영역 중 능동 소자 또는 수동 소자 등의 전자 소자가 연결되는 영역을 제외한 나머지 영역과 제1 금속배선 패드(204)의 외곽에 위치한 프리프레그막(202)의 일부 영역이 오픈되도록 패터닝될 수 있다.

참조번호 250은 도 2c의 공정까지 진행된 패키지의 평면도를 도시한 것으로, 참조번호 250에서 보여지는 바와 같이 포토레지스트 마스크(208)에 의해 제1 금속배선 패드(204)의 전체 영역 중 전자 소자가 연결되는 영역을 제외한 나머지 영역과 제1 금속배선 패드(204)의 외곽에 위치한 프리프레그막(202)의 일부 영역이 트렌치(trench) 식각되고, 제1 금속배선 패드(204)는 식각에 의해 형성된 트렌치(252)에 의해 고립된 아일랜드(island) 타입의 제2 금속배선 패드(210)로 형성된다.

이어, 도 2d에서 보여지는 바와 같이 제2 금속배선 패드(210)상 전자 소자(214)를 연결시킨 후, 전자 소자(214) 하부의 위치한 트렌치(252) 공간을 포함하여 기판(200)의 상부면에 대해 전자 소자(214)를 덮도록 EMC(epoxy molding compound) 등의 몰드 컴파운드(mold compound)를 채우는 몰딩 공정을 수행하게 된다.

이에 따라, 본 발명의 실시예에서는 프리프레그막(202)상 제2 금속배선 패드(210)의 주변으로 형성된 트렌치(252)로 인해 보다 높은 몰딩 클리어런스(clearance)(260)를 확보할 수 있어 몰딩 공정 시 보이드(void) 발생 등의 문제점을 개선시킬 수 있다.

도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 ETS용 패키지 제조 공정 단면도를 도시한 것이다. 이하, 도 3a 내지 도 3d를 참조하여 본 발명의 ETS용 패키지 제조 공정에 대해 상세히 설명하기로 한다.

먼저, 도 3a에서와 같이 서브스트레이트 기판(300) 상부에 절연층인 프리프레그막(prepreg)(302)을 기설정된 두께로 형성시킨다. 이때, 위와 같은 프리프레그막(302)은 ETS(Embeded Trace Substrate) 공법을 통해 트레이스(trace) 등의 제1 금속배선 패드(pad)(304)가 기설정된 패턴으로 매립(embeded)될 수 있다.

이어, 위와 같은 프리프레그막(302)의 상부에 솔더 마스크(sold mask)(306)를 도포시킨 후, 프리프레그막(302)상 제1 금속배선 패드(304)가 드러나도록 선택 식각하여 제1 금속배선 패드(304)를 포함하는 일정 영역이 오픈된 형태의 솔더 마스크(306)를 형성시킨다.

이어, 도 3b에서와 보여지는 바와 같이 프리프레그막(302)의 상단으로 포토레지스트(photoresist)를 도포하여 패터닝(patterning)시킨 후, 패터닝을 통해 형성된 포토레지스트 마스크(308)를 이용하여 프리프레그막(302)의 일부 영역과 프리프레그막(302)내 매립된 제1 금속배선 패드(304)를 식각시켜 도 3c에서와 같은 원하는 패턴의 제2 금속배선 패드(310)를 형성시키게 된다.

이때, 위와 같은 포토레지스트 마스크(308)는 제1 금속배선 패드(304)의 전체 영역 중 능동 소자 또는 수동 소자 등의 전자 소자가 연결되는 영역을 제외한 기설정된 중앙부의 제1 영역 및 제1 영역과 인접하는 프리프레그막(302)의 일부 영역이 오픈되도록 패터닝될 수 있다.

참조번호 350은 도 3c의 공정까지 진행된 패키지의 평면도를 도시한 것으로, 참조번호 350에서 보여지는 바와 같이 포토레지스트 마스크(308)에 의해 제1 금속배선 패드(304)의 전체 영역 중 전자 소자가 연결되는 영역을 제외한 기설정된 중앙부의 제1 영역 및 제1 영역과 인접하는 프리프레그막(302)의 일부 영역이 트렌치 식각되고, 제1 금속배선 패드(304)는 식각에 의해 형성된 트렌치(352)에 의해 좌우로 분리된 타입의 제2 금속배선 패드(310)로 형성된다.

이어, 도 3d에서 보여지는 바와 같이 제2 금속배선 패드(310)상 전자 소자(314)를 연결시킨 후, 전자 소자(314) 하부의 위치한 트렌치(352) 공간을 포함하여 기판(300)의 상부면에 대해 전자 소자(314)를 덮도록 EMC(epoxy molding compound) 등의 몰드 컴파운드(mold compound)를 채우는 몰딩 공정을 수행하게 된다.

이에 따라, 본 발명의 실시예에서는 프리프레그막(302)상 제2 금속배선 패드(310)의 사이에 형성된 트렌치(352)로 인해 보다 높은 몰딩 클리어런스(clearance)(360)를 확보할 수 있어 몰딩 공정 시 보이드(void) 발생 등의 문제점을 개선시킬 수 있다.

도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 ETS용 패키지 제조 공정 단면도를 도시한 것이다. 이하, 도 4a 내지 도 4c를 참조하여 본 발명의 ETS용 패키지 제조 공정에 대해 상세히 설명하기로 한다.

먼저, 도 4a에서와 같이 서브스트레이트 기판(400) 상부에 절연층인 프리프레그막(prepreg)(402)을 기설정된 두께로 형성시킨다. 이때, 위와 같은 프리프레그막(402)은 ETS(Embeded Trace Substrate) 공법을 통해 트레이스(trace) 등의 제1 금속배선 패드(pad)(404)가 기설정된 패턴으로 매립(embeded)될 수 있다.

이어, 위와 같은 프리프레그막(402)의 상부에 솔더 마스크(sold mask)(406)를 도포시킨 후, 프리프레그막(402)상 제1 금속배선 패드(404)가 드러나도록 선택 식각하여 제1 금속배선 패드(404)를 포함하는 일정 영역이 오픈된 형태의 솔더 마스크(406)를 형성시킨다.

이어, 도 4b에서와 보여지는 바와 같이 제1 금속배선 패드(402)의 상부에 구리(Cu) 등의 금속물질을 증착시킨 후, 사진식각 공정 등을 통해 패터닝하여 제1 금속배선 패드(402)의 상부에 제2 금속배선 패드(408)을 형성시킨다. 이때, 제2 금속배선 패드(408)의 면적은 제1 금속배선 패드(402)의 면적 보다 작거나 같도록 형성될 수 있으며, 제2 금속배선 패드(408)의 높이는 기설정된 두께로 형성되되, 예를 들어 제1 금속배선 패드(402)의 높이와 유사하게 형성될 수 있다.

참조번호 450은 도 4b의 공정까지 진행된 패키지의 평면도를 도시한 것으로, 참조번호 450에서 보여지는 바와 같이 제1 금속배선 패드(304)의 상부에 수직으로 적층되도록 제2 금속배선 패드(408)를 형성시킨다.

이어, 도 4c에서 보여지는 바와 같이 제2 금속배선 패드(408)상 전자 소자(414)를 연결시킨 후, 전자 소자(414) 하부에 제2 금속배선 패드(408)의 단차에 의해 형성된 공간을 포함하여 기판(400)의 상부면에 대해 전자 소자(414)를 덮도록 EMC(epoxy molding compound) 등의 몰드 컴파운드(mold compound)를 채우는 몰딩 공정을 수행하게 된다.

이에 따라, 본 발명의 실시예에서는 프리프레그막(402)상 제2 금속배선 패드(408)의 단차에 의해 형성된 공간으로 인해 보다 높은 몰딩 클리어런스(clearance)를 확보할 수 있어 몰딩 공정 시 보이드(void) 발생 등의 문제점을 개선시킬 수 있다.

상기한 바와 같이, 본 발명에 따르면, ETS를 이용한 반도체 패키지에 있어서, ETS 상부에 반도체 능동소자 또는 수동소자 등의 전자 소자를 접착시 프리프레그막 등 절연층내 매립된 ETS 패드의 주변 영역을 트렌치 식각하여 ETS 패드에 연결되는 전자소자의 하부에 일정 깊이를 가지는 트렌치를 형성시킴으로써 상대적으로 높은 몰딩 클리어런스(clearance)(460)를 확보할 수 있어 몰딩 공정 시 보이드(void) 발생의 문제점을 개선시킬 수 있다.

한편 상술한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.

202 : 프리프레그막 204 : 제1 금속배선 패드
206 : 솔더 마스크 210 : 제2 금속배선 패드
214 : 전자소자 252 : 트렌치

Claims (16)

1. 기판상 제1 금속배선 패드가 매립된 절연층의 상부에 솔더 마스크를 도포시키는 단계와,
   상기 제1 금속배선 패드가 드러나도록 상기 절연층 상부의 상기 솔더 마스크의 일부 영역을 식각하여 오픈시키는 단계와,
   상기 제1 금속배선 패드의 전체 영역 중 전자소자가 연결되는 영역을 제외한 나머지 영역과 상기 제1 금속배선 패드의 외곽 영역을 트렌치 식각시키는 단계와,
   상기 제1 금속배선 패드를 상기 트렌치에 의해 고립된 아일랜드 타입의 제2 금속배선 패드로 형성시키는 단계와,
   상기 제2 금속배선 패드상 상기 전자소자를 연결시키는 단계와,
   상기 트렌치 공간을 포함한 상기 기판의 상부면에 대해 상기 전자소자를 덮도록 몰딩을 수행하는 단계
   ETS를 이용한 반도체 패키지 제조 방법.
   
2. 제 1 항에 있어서,
   상기 몰딩을 수행하는 단계에서,
   상기 전자소자의 하부에 상기 제2 금속배선 패드를 고립시키도록 형성된 상기 트렌치내 몰딩 컴파운드를 채우는 제1 단계와,
   상기 제1 단계이 후, 드러난 상기 전자소자의 나머지 영역에 상기 몰딩 컴파운드를 채우는 제2 단계
   를 포함하는 것을 특징으로 하는 ETS를 이용한 반도체 패키지 제조 방법.
   
3. 기판상 제1 금속배선 패드가 매립된 절연층의 상부에 솔더 마스크를 도포시키는 단계와,
   상기 제1 금속배선 패드가 드러나도록 상기 절연층 상부의 상기 솔더 마스크의 일부 영역을 식각하여 오픈시키는 단계와,
   상기 제1 금속배선 패드의 전체 영역 중 기설정된 중앙부의 제1 영역과 상기 제1 영역과 인접하는 상기 절연층의 일부 영역을 트렌치 식각시키는 단계와
   상기 제1 금속배선 패드를 상기 트렌치에 의해 상기 절연층상 좌우로 분리된 타입의 제2 금속배선 패드로 형성시키는 단계와,
   상기 제2 금속배선 패드상 전자소자를 연결시키는 단계와,
   상기 트렌치 공간을 포함한 상기 기판의 상부면에 대해 상기 전자소자를 덮도록 몰딩을 수행하는 단계
   를 포함하는 ETS를 이용한 반도체 패키지 제조 방법.
   
4. 제 3 항에 있어서,
   상기 몰딩을 수행하는 단계에서,
   상기 전자소자의 하부에 상기 제2 금속배선 패드를 좌우로 분리시키는 상기 트렌치내 몰딩 컴파운드를 채우는 제1 단계와,
   상기 제1 단계이 후, 드러난 상기 전자소자의 나머지 영역에 상기 몰딩 컴파운드를 채우는 제2 단계
   를 포함하는 것을 특징으로 하는 ETS를 이용한 반도체 패키지 제조 방법.
   
5. 제 1 항 또는 제 3 항에 있어서,
   상기 절연층은,
   프리프레그막으로 형성되는 것을 특징으로 하는 ETS를 이용한 반도체 패키지 제조 방법.
   
6. 제 1 항 또는 제 3 항에 있어서,
   상기 제1 금속배선 패드는,
   ETS 공법으로 상기 절연층에 형성된 것을 특징으로 하는 ETS를 이용한 반도체 패키지 제조 방법.
   
7. 제 1 항 또는 제 3 항에 있어서,
   상기 제1 금속배선 패드는,
   상기 제1 금속배선 패드의 상부에 연결되는 상기 전자소자의 폭과 대응되는 폭과 길이를 가지는 분리되지 않은 하나의 패드로 형성되는 것을 특징으로 하는 ETS를 이용한 반도체 패키지 제조 방법.
   
8. 기판상 제1 금속배선 패드가 매립된 절연층의 상부에 솔더 마스크를 도포시키는 단계와,
   상기 제1 금속배선 패드가 드러나도록 상기 절연층 상부의 상기 솔더 마스크의 일부 영역을 식각하여 오픈시키는 단계와,
   상기 제1 금속배선 패드의 상부에 제2 금속배선 패드를 기설정된 제1 두께로 형성시키는 단계와,
   상기 제2 금속배선 패드상 전자소자를 연결시키는 단계와,
   상기 절연층과 상기 전자소자 사이에 상기 제2 금속배선의 높이만큼 형성된 공간을 포함한 상기 기판의 상부면에 대해 상기 전자소자를 덮도록 몰딩을 수행시키는 단계
   를 포함하는 ETS를 이용한 반도체 패키지 제조 방법.
   
9. 제 8 항에 있어서,
   상기 제2 금속배선 패드는,
   상기 제1 금속배선 패드의 면적보다 작거나 같게 형성되는 것을 특징으로 하는 ETS를 이용한 반도체 패키지 제조 방법.
   
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