KR101159016B1 - 프리-몰디드 캐리어를 사용한 임베디드 다이 패키지 - Google Patents
프리-몰디드 캐리어를 사용한 임베디드 다이 패키지 Download PDFInfo
- Publication number
- KR101159016B1 KR101159016B1 KR1020117003494A KR20117003494A KR101159016B1 KR 101159016 B1 KR101159016 B1 KR 101159016B1 KR 1020117003494 A KR1020117003494 A KR 1020117003494A KR 20117003494 A KR20117003494 A KR 20117003494A KR 101159016 B1 KR101159016 B1 KR 101159016B1
- Authority
- KR
- South Korea
- Prior art keywords
- dielectric layer
- metal conductors
- metal
- solder bumps
- electrical
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
- H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
- H01L2224/211—Disposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
- H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/15165—Monolayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19042—Component type being an inductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
임베디드 다이 패키지는 캐리어의 캐비티에 전기적 디바이스를 갖는 캐리어, 전기적 디바이스의 선택된 본딩 패드 위의 비아를 제외하고 전기적 디바이스의 상부 및 측면을 덮는 제1 유전층, 각각이 비아 중 적어도 하나와 접촉하고 있는 복수의 금속 도체, 금속 도체 및 제1 유전층 위에 놓인 하나 이상의 부가적 유전층으로서 하나 이상의 유전층 중 상부층은 금속 도체 중 적어도 하나에 결합된 금속피복 밑면을 갖는 개구부를 구비한 상기 하나 이상의 부가적 유전층, 및 개구부의 각각으로부터 돌출한 솔더 범프를 포함한다.
Description
본원발명은 2008년 7월 17일 출원된 미국특허출원 제12/175,171호에 대하여 우선권을 주장한다.
본원발명은 몰디드 전기적 디바이스 또는 멀티플 전기적 디바이스를 위한 패키징에 관한 것이다.
반도체와 같은 과거의 전기적 디바이스에 있어서 다이는 디바이스를 리드프레임상에 우선 탑재하고 그후 외부 리드에 접속시킨 후에 캡슐화됨으로써 패키징되곤 하였다. 그러나, 전기적 디바이스의 소형화가 진행됨에 따라, 패키지에 멀티플 다이를 놓는 것과 같은 방법에 의해 패키지드 반도체 디바이스 또는 디바이스들을 줄어들게 하고 씬 몰드 커버링과 상호접속하는 솔더 범프를 사용하도록 새로운 패키징 기술이 개발되어 왔고 여전히 개발되고 있다.
솔더 범프 및 씬 몰딩이 소형 패키지를 제공함에도 불구하고, 반도체 다이는 깨지기 쉽고 일반적으로 다이를 보호하고 다이를 시일링하기에 충분한 강성을 갖게 패키징되어야 한다. 또다른 제약은 상업용으로 경제적으로 실현가능하여야 할 패키징 방법이 서로 다른 디바이스 사이즈 및 기하구조와 사용될 수 있도록 다용도이고 산업계의 사실상 표준과 매칭하는 점유공간을 패키지에 제공할 필요가 여전하다는 것이다.
본원발명은 그 일형태로서 임베디드 패키지를 형성하는 방법을 포함한다. 본 방법은 제1 복수의 캐비티를 갖는 캐리어를 형성하는 단계, 제1 복수의 캐비티의 각각에 전기적 디바이스를 놓는 단계, 전기적 디바이스의 각각의 둘레와 위에 그리고 캐리어의 상부면 위에 제1 유전층을 형성하는 단계, 전기적 디바이스의 각각 상의 선택된 본딩 패드로 유전층을 통하여 비아를 형성하는 단계 및 각각이 비아 중 하나와 접촉하고 그 비아로부터 멀리 뻗는 제2 복수의 금속 도체를 형성하는 단계를 포함한다. 또한 본 방법은 제1 유전층의 노출부 및 제2 복수의 금속 도체의 각각 위에 하나 이상의 부가적 유전층을 형성하는 단계, 금속 도체 위의 하나 이상의 부가적 유전층 중 하나에 개구부를 형성하는 단계, 각각이 제2 복수의 금속 도체 중 하나에 결합되는 제3 복수의 솔더 범프를 형성하는 단계 및 제1 복수의 캐비티를 싱귤레이팅(singulating)하는 단계를 포함한다.
또다른 형태에 있어서, 본원발명은 캐리어의 제1 캐비티에 제1 전기적 디바이스를 갖는 프리-몰디드 캐리어(pre-molded carrier), 전기적 디바이스의 선택된 본딩 패드 위의 비아를 제외하고 제1 전기적 디바이스의 상부 및 측면을 덮은 제1 유전층, 각각이 비아 중 적어도 하나와 접촉하고 있는 제1 복수의 금속 도체, 금속 도체 및 제1 유전층 위에 놓이는 하나 이상의 부가적 유전층으로서 그 상부층이 금속 도체의 각각의 일부 위에 개구부를 갖는 상기 하나 이상의 유전층, 및 개구부의 각각으로부터 돌출하는 제2 복수의 솔더 범프를 포함하는 임베디드 다이 패키지를 포함한다.
또다른 형태에 있어서, 상기 임베디드 다이 패키지에는 각각이 전기적 디바이스를 수용하고 있는 2개 이상의 캐비티가 들어있다.
또다른 형태에 있어서, 제1 유전층상에서, 제1 복수의 금속 도체의 각각은 상기 비아에서의 본딩 패드 중 적어도 하나와 접촉하고 제1 복수의 금속 도체 중 적어도 하나는 각각의 다이의 적어도 하나의 본드 패드와 접촉하고 있고, 하나 이상의 부가적 유전층 중 상부층은 제1 복수의 금속 도체 중 적어도 하나에 전기적으로 연결된 금속피복을 갖는 개구부를 구비하고 있다.
또다른 형태에 있어서, 복수의 솔더 범프 중 적어도 하나는 전기적 디바이스의 측방 주변의 외부 또는 내부 위치에 놓여 있다.
또다른 형태에 있어서, 상기 임베디드 다이 패키지에는 각각이 전기적 디바이스를 수용하고 있는 2개 이상의 캐비티가 들어있다.
또다른 형태에 있어서, 제1 유전층상에서, 제1 복수의 금속 도체의 각각은 상기 비아에서의 본딩 패드 중 적어도 하나와 접촉하고 제1 복수의 금속 도체 중 적어도 하나는 각각의 다이의 적어도 하나의 본드 패드와 접촉하고 있고, 하나 이상의 부가적 유전층 중 상부층은 제1 복수의 금속 도체 중 적어도 하나에 전기적으로 연결된 금속피복을 갖는 개구부를 구비하고 있다.
또다른 형태에 있어서, 복수의 솔더 범프 중 적어도 하나는 전기적 디바이스의 측방 주변의 외부 또는 내부 위치에 놓여 있다.
또다른 형태의 본원발명의 임베디드 다이 패키지는, 프리-몰디드 캐리어의 제1 캐비티에 제1 전기적 디바이스를 갖는 상기 프리-몰디드 캐리어, 상기 제1 전기적 디바이스의 선택된 본딩 패드 위의 비아를 제외하고 상기 제1 전기적 디바이스의 상부 및 측면을 덮는 제1 유전층, 각각이 상기 비아 중 적어도 하나와 접촉하고 있는 제1 복수의 금속 도체, 상기 제1 유전층 및 상기 제1 복수의 금속 도체 위에 놓인 하나 이상의 부가적 유전층으로서, 상기 하나 이상의 부가적 유전층 중 상부층은 상기 제1 복수의 금속 도체 중 적어도 하나에 결합된 금속피복 밑면을 갖는 개구부를 구비한 상기 하나 이상의 부가적 유전층, 및 상기 개구부의 각각으로부터 돌출한 제2 복수의 솔더 범프를 포함하고, 상기 제2 복수의 솔더 범프 중 적어도 하나는 상기 제1 전기적 디바이스의 측방 주변의 내부에 위치되어 있고, 상기 제2 복수의 솔더 범프 중 적어도 하나는 상기 제1 복수의 금속 도체 중 하나로의 직접적 전기적 커넥션을 형성하고, 상기 임베디드 다이 패키지에는 각각이 전기적 디바이스를 수용하고 있는 2개 이상의 캐비티가 들어있는 것을 특징으로 한다.
또다른 형태에 있어서, 제1 복수의 금속 도체의 각각은 상기 비아를 통하여 뻗음으로써 본딩 패드 중 적어도 하나와 접촉하고 제1 복수의 금속 도체 중 적어도 하나는 각각의 다이의 적어도 하나의 본드 패드와 접촉하고 있다.
또다른 형태에 있어서, 각각의 전기적 디바이스는 둘다 능동 디바이스이거나, 또는 어느 하나가 능동 디바이스이고 다른 하나는 수동 디바이스이다.
또다른 형태에 있어서, 제1 복수의 금속 도체의 각각은 상기 비아를 통하여 뻗음으로써 본딩 패드 중 적어도 하나와 접촉하고 제1 복수의 금속 도체 중 적어도 하나는 각각의 다이의 적어도 하나의 본드 패드와 접촉하고 있다.
또다른 형태에 있어서, 각각의 전기적 디바이스는 둘다 능동 디바이스이거나, 또는 어느 하나가 능동 디바이스이고 다른 하나는 수동 디바이스이다.
또다른 형태에 있어서의 본원발명은 캐비티를 갖는 프리-몰디드 캐리어보다는 프리-몰디드 캐리어가 평탄 수평면이라는 것을 제외하고는 상기 형태와 같은 임베디드 다이 패키지를 포함한다.
앞서 언급한 것 및 다른 특징, 특성, 이점 및 속성은 이하의 첨부 도면을 결합하여 이하의 더 상세한 설명으로부터 잘 이해될 것이다.
도 1 중 도 1A는 본원발명의 일실시예에 따른 프리-몰디드 캐리어의 개략적인 횡단면도,
도 1 중 도 1B는 2개의 반도체 다이가 프리-몰디드 캐리어의 2개의 캐비티에 다이 부착된 후에 도 1A에 도시된 프리-몰디드 캐리어의 개략적인 횡단면도,
도 1 중 도 1C는 제1 유전층이 형성된 후에 도 1B에 도시된 프리-몰디드 캐리어의 개략적인 횡단면도,
도 1 중 도 1D는 금속 상호접속이 형성된 후에 도 1C에 도시된 프리-몰디드 캐리어의 개략적인 횡단면도,
도 1 중 도 1E는 제2 유전층이 형성된 후에 도 1D에 도시된 프리-몰디드 캐리어의 개략적인 횡단면도,
도 1 중 도 1F는 솔더 범프가 형성된 후에 도 1E에 도시된 프리-몰디드 캐리어의 개략적인 횡단면도,
도 2의 도 2A 및 도 2B는 본원발명의 일실시예에 따른 패키지드 반도체 다이의 각각의 상부 및 하부 사시도,
도 3의 도 3A, 도 3B, 도 3C, 도 3D, 도 3E 및 도 3F는 본원발명의 일실시예에 따른 임베디드 다이 패키지의 형성에 있어서의 다양한 단계를 도시한 도, 및
도 4, 도 5 및 도 6은 본원발명을 실시함에 있어서 가능한 실시예들을 도시하는 개략적인 횡단면도.
명확성을 위해 그리고 적절한 경우 도면에서 참조부호는 상응하는 특징을 가리키도록 반복되었다. 또한, 도면에서의 다양한 객체의 상대적 크기는 본원발명을 더 명확하게 도시하기 위해 소정 경우에 왜곡되어 있다.
도 1 중 도 1B는 2개의 반도체 다이가 프리-몰디드 캐리어의 2개의 캐비티에 다이 부착된 후에 도 1A에 도시된 프리-몰디드 캐리어의 개략적인 횡단면도,
도 1 중 도 1C는 제1 유전층이 형성된 후에 도 1B에 도시된 프리-몰디드 캐리어의 개략적인 횡단면도,
도 1 중 도 1D는 금속 상호접속이 형성된 후에 도 1C에 도시된 프리-몰디드 캐리어의 개략적인 횡단면도,
도 1 중 도 1E는 제2 유전층이 형성된 후에 도 1D에 도시된 프리-몰디드 캐리어의 개략적인 횡단면도,
도 1 중 도 1F는 솔더 범프가 형성된 후에 도 1E에 도시된 프리-몰디드 캐리어의 개략적인 횡단면도,
도 2의 도 2A 및 도 2B는 본원발명의 일실시예에 따른 패키지드 반도체 다이의 각각의 상부 및 하부 사시도,
도 3의 도 3A, 도 3B, 도 3C, 도 3D, 도 3E 및 도 3F는 본원발명의 일실시예에 따른 임베디드 다이 패키지의 형성에 있어서의 다양한 단계를 도시한 도, 및
도 4, 도 5 및 도 6은 본원발명을 실시함에 있어서 가능한 실시예들을 도시하는 개략적인 횡단면도.
명확성을 위해 그리고 적절한 경우 도면에서 참조부호는 상응하는 특징을 가리키도록 반복되었다. 또한, 도면에서의 다양한 객체의 상대적 크기는 본원발명을 더 명확하게 도시하기 위해 소정 경우에 왜곡되어 있다.
도 1 중 도 1A는 에폭시 몰딩 컴파운드와 같은 캡슐화 재료로 형성된 프리-몰디드 캐리어(20)의 개략적인 횡단면도이다. 도 1에 도시된 캐리어(20)는 캐비티(22)를 위한 외측벽(26) 및 캐비티(24)를 위한 외측벽(28)을 갖는 2개의 캐비티(22, 24)를 갖는다. 더 두꺼운 중앙벽(30)은 프리-몰디드 캐리어상의 2개의 인접하는 패키지 사이트를 나타내는 2개의 캐비티(22, 24)를 분리한다. 캐비티(22, 24)는 베이스(32)를 갖는다.
도 1 중 도 1B는 2개의 반도체 다이(34, 36)가 캐비티(22, 24)에 각각 다이 부착된 후의 프리-몰디드 캐리어(20)를 도시하고 있다. 도 1B에 있어서, 반도체 다이(34, 36)는 프리-몰디드 캐리어(20)의 중앙벽(30) 및 측벽(26, 28)보다 위로 뻗어있다. 반도체 다이(34, 36)의 각각은 본드 패드(38)를 갖는다. 다이 부착은 국한되는 것은 아니지만 에폭시 또는 다이 부착 필름(40)과 같은 표준 다이-부착 방법으로 이루어질 수 있다. 도 1 중 도 1C에 있어서, 유전 재료(42)는 반도체 다이(34, 36), 측벽(26, 28) 및 중앙벽(30) 사이의 갭을 채우고, 반도체 다이(34, 36)의 상부상에 그리고 상부보다 위로 뻗어있다. 본드 패드(38)로 유전 재료(42)를 통하여 비아(44)가 형성되어 있다.
유전 재료(42)는 ABF(Ajinomoto Build-Up FILM)와 같은 재료로 진공 필름 적층의 공정을 사용하는 것을 포함하는 여러 공지의 방법 중 어느 것으로든 형성될 수 있고, 그후 비아(44)의 레이저 드릴링이 이어진다. 또한 비아(44)는 포토레지스트 또는 폴리이미드의 스프레이 코팅 또는 스핀 코팅에 의해 형성될 수 있고, 그후 포토리소그래피가 이어진다.
도 1 중 도 1D에 도시된 바와 같이, 반도체 다이(22, 24) 위에 직접적이지 않은 위치로 본드 패드(38)로부터 금속 인터커넥트(48)를 형성하도록 금속피복(metallization)이 성막되고 패터닝되고 에칭된다. 본원발명의 일실시예에 있어서, 금속피복은 Cu 도금 또는 Cu 스퍼터 성막을 통하여 얇은 금속 시드 층으로 노출된 본드 패드(38) 및 유전층(42)의 표면을 우선 코팅하고, 패터닝된 포토레지스트 층을 내려놓고, 얇은 금속층의 노출된 영역에 부가적인 금속을 전기도금함으로써 형성된다. 그후 산 에칭을 사용하여 포토레지스트가 제거되고 금속 시드 층이 제거된다. 본원발명의 또다른 실시예에 있어서, 소망의 최종 인터커넥트 두께로의 Al 스퍼터 성막에 의해 금속 인터커넥트가 형성된다. 그후 포토레지스트층이 성막되고 패터닝되어 인터커넥트 라우팅과 매칭한다. Al 금속은 에칭해버리고 그후 포토레지스트를 제거하여 최종 인터커넥트 패턴을 남긴다.
도 1 중 도 1E를 참조하면, 금속 인터커넥트(48)가 형성된 후에, 금속 인터커넥트(48) 및 유전 재료(42)의 제1 레벨 위에 제2 유전층(52)이 도포되고 패터닝된다. 유전층(52) 도포를 위한 이 공정은 제1 유전층(42) 도포를 위한 공정과 매칭할 수 있다.
도 1 중 도 1F에 있어서, 솔더 범프(56)는 국한되는 것은 아니지만 스텐실 프린팅 또는 볼 드롭과 같은 여러 공지의 공정 중 하나를 사용하여 형성되고, 그후 리플로 사이클이 이어진다. 인터커넥트 금속 컴포지션에 의존하여, 솔더러블 UBM(solderable under bump metallization)층이 필요할 수도 있다. 이것은 무전해 도금 방법을 통해 달성될 수 있다. 임베디드 다이 패키지(58)의 형성은 2개의 패키지의 싱귤레이션에 의해 완성된다.
도 2의 도 2A 및 도 2B는 본원발명의 일실시예에 따른 패키지드 반도체 다이(64)의 상부(60) 및 하부(62) 각각의 사시도이다. 이들 도면에 도시된 패키지는 프리-몰디드 캐리어(66), 제2 유전층(68) 및 그 층에 돌출해나온 솔더 범프(56)를 갖는다.
도 3의 도 3A 내지 도 3F는 본원발명의 일실시예에 따른 임베디드 다이 패키지(70)의 형성에 있어서의 다양한 단계를 도시하고 있다. 도 3A는 9개 캐비티(74)의 매트릭스를 갖는 프리-몰디드 캐리어(72)를 도시하고 있다. 도 3B에 도시된 바와 같이 반도체 다이(76)는 9개 캐비티(74)의 각각에 놓인다.
도 3C는 제1 유전층(80)이 다이(76) 위에 형성되고 비아가 제1 유전층(80)에 형성되고 금속 도체(82)가 솔더 범프(56)를 놓을 사이트(84)와 본드 패드(78)의 각각의 사이에 형성된 후의 임베디드 다이 패키지를 도시하고 있다. 그후 도 3D에 도시된 바와 같이 제2 유전층(86)이 제1 유전층(80) 및 금속 도체(82) 위에 형성되고 제2 유전층(86)에 개구부(88)가 형성되어 솔더 범프(56)를 위한 사이트(84)를 노출시킨다.
도 3E는 사이트(84)상의 제자리에 놓인 솔더 범프(56)를 도시하고, 도 3F는 싱귤레이션 공정 후의 개개의 다이 패키지(70)를 도시하고 있다.
도 4, 도 5 및 도 6은 본원발명을 실시함에 있어서 가능한 실시예들을 도시하고 있다. 도 4에 있어서, 인덕터, 레지스터 또는 커패시터와 같은 전기적 수동 소자(92)를 담고있는 더 깊은 캐비티(90) 옆의 캐비티(22)에 반도체 다이(34)가 있다. 반도체 다이(34)는 대략 20㎛의 높이를 가질 수 있고 전기적 소자(92)는 1mm의 높이를 가질 수 있지만, 각각의 높이는 응용 요구에 따라 변할 수 있다. 더하여, 반도체 다이(34) 및 전기적 소자(92)의 폭은 도 4에 도시된 바와 같이 서로 다를 수 있다. 그러므로, 프리-몰디드 캐리어(94)는 반도체 다이(34) 및 전기적 소자(92)의 높이와 폭을 수용하도록 형성된다.
도 5는 2개의 반도체 다이(34, 36)의 사이에 형성된 인터커넥션 금속피복을 갖는 본원발명의 또다른 실시예에 따른 프리-몰디드 캐리어의 개략적인 횡단면도이다. 일반적인 PC 보드 또는 재분배 층 기술(redistribution layer technology)을 사용하여 서로 다른 수직 레벨에 인터커넥션이 형성될 수 있다. 도 5에는, 도 1E에 도시된 제2 유전층(52)보다 더 두꺼울 수 있는 제2 유전층(94)과 제1 유전층(42)의 사이에 금속 인터커넥트(96)가 놓여있다. 금속 인터커넥트(96)는 멀티칩 패키지인 임베디드 다이 패키지(98)의 일부인 반도체 다이(34, 36)의 본딩 패드(38)를 함께 연결한다. 금속 인터커넥트(100)는 금속 인터커넥트(96)로 뻗어있는 제2 유전층(94)상에 놓여있는 금속 인터커넥트(104)로 본딩 패드(102)로부터 커넥션을 형성한다. 또다른 금속 인터커넥트(106)는 제2 유전층(94)상에 놓인 제2 금속 인터커넥트(110)로 본딩 패드(108)로부터 커넥션을 형성한다. 제3 유전층(112)은 제2 유전층(94)의 노출된 영역 및 금속 인터커넥트(104, 110)를 덮는다. 또한 도 5에는 제3 유전층(112)의 개구부를 통하여 금속 인터커넥트(104, 110)로 뻗어있는 솔더 범프(56)가 도시되어 있다.
도 6에는 프리-몰디드 캐리어(114)가 측벽(26, 28) 또는 중앙벽(30)을 갖고 있지 않고 평탄 수평면을 갖는다. 도 1A 내지 도 1F와 관련하여 상기된 공정이 도 6에 도시된 실시예를 형성하는데 역시 적용될 수 있다. 본딩 패드(38)가 사용되지 않는 응용에서는, 임베디드 다이 패키지에서의 본딩 패드로의 금속 인터커넥트가 없을 수 있고, 그 예가 도 6에 도시되어 있다.
본원발명이 특정 실시예에 관하여 설명되었지만 당업자는 본원의 범위를 벗어남이 없이 다양한 변경 및 구성요소의 균등물로의 대체가 이루어질 수 있음을 이해할 것이다. 더하여, 본원의 범위를 벗어남이 없이 특정 상황 또는 재료를 본원의 교시에 적응시키도록 많은 수정이 이루어질 수도 있다.
따라서, 본원발명은 본원발명을 실시하는 최상의 모드로서 개시된 특정 실시예에 국한되는 것이 아니라 첨부된 청구범위의 취지 및 범위내에 있는 모든 실시예들을 포함하는 것으로 의도된다.
Claims (8)
- 프리-몰디드 캐리어의 제1 캐비티에 제1 전기적 디바이스를 그리고 제2 캐비티에 제2 전기적 디바이스를 갖는 상기 프리-몰디드 캐리어;
상기 제1 및 제2 전기적 디바이스의 선택된 본딩 패드 위의 비아를 제외하고 상기 제1 및 제2 전기적 디바이스의 상부 및 측면을 덮는 제1 유전층;
상기 제1 유전층상의 제1 복수의 금속 도체로서, 상기 제1 복수의 금속 도체의 각각은 상기 비아에서의 상기 본딩 패드 중 적어도 하나와 접촉하고 상기 제1 복수의 금속 도체 중 적어도 하나는 각각의 다이의 적어도 하나의 본드 패드와 접촉하고 있는 상기 제1 복수의 금속 도체;
상기 제1 복수의 금속 도체 및 상기 제1 유전층 위에 놓인 하나 이상의 부가적 유전층으로서, 상기 하나 이상의 부가적 유전층 중 상부층은 상기 제1 복수의 금속 도체 중 적어도 하나에 전기적으로 연결된 금속피복을 갖는 개구부를 구비한 상기 하나 이상의 부가적 유전층; 및
상기 개구부의 각각으로부터 돌출한 복수의 솔더 범프;를 포함하는 것을 특징으로 하는 임베디드 다이 패키지. - 제1 항에 있어서,
상기 복수의 솔더 범프 중 적어도 하나는 상기 제1 및 제2 전기적 디바이스의 측방 주변의 외부 위치에 놓인 것을 특징으로 하는 임베디드 다이 패키지. - 제1 항에 있어서,
상기 복수의 솔더 범프 중 적어도 하나는 상기 제1 및 제2 전기적 디바이스의 측방 주변의 내부 위치에 놓인 것을 특징으로 하는 임베디드 다이 패키지. - 삭제
- 삭제
- 삭제
- 프리-몰디드 캐리어의 제1 캐비티에 제1 전기적 디바이스를 그리고 제2 캐비티에 제2 전기적 디바이스를 갖는 상기 프리-몰디드 캐리어;
상기 제1 및 제2 전기적 디바이스의 선택된 본딩 패드 위의 비아를 제외하고 상기 제1 및 제2 전기적 디바이스의 상부 및 측면을 덮는 제1 유전층;
제1 복수의 금속 도체로서, 상기 제1 복수의 금속 도체의 각각은 상기 비아를 통하여 뻗음으로써 상기 본딩 패드 중 적어도 하나와 접촉하고 상기 제1 복수의 금속 도체 중 적어도 하나는 각각의 다이의 적어도 하나의 본드 패드와 접촉하고 있는 상기 제1 복수의 금속 도체;
상기 제1 유전층 및 상기 제1 복수의 금속 도체 위에 놓인 하나 이상의 부가적 유전층으로서, 상기 하나 이상의 부가적 유전층 중 상부층은 상기 제1 복수의 금속 도체 중 적어도 하나에 결합된 금속피복 밑면을 갖는 개구부를 구비한 상기 하나 이상의 부가적 유전층; 및
상기 개구부의 각각으로부터 돌출한 복수의 솔더 범프;를 포함하고,
상기 복수의 솔더 범프 중 적어도 하나는 상기 제1 및 제2 전기적 디바이스의 측방 주변의 내부에 위치되어 있고, 상기 복수의 솔더 범프 중 적어도 하나는 상기 제1 복수의 금속 도체 중 하나로의 직접적 전기적 커넥션을 형성하는 것을 특징으로 하는 임베디드 다이 패키지. - 제1 항 또는 제7 항에 있어서,
상기 제1 및 제2 전기적 디바이스는 둘다 능동 디바이스이거나, 또는 어느 하나가 능동 디바이스이고 다른 하나는 수동 디바이스인 것을 특징으로 하는 임베디드 다이 패키지.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/175,171 | 2008-07-17 | ||
US12/175,171 US7863096B2 (en) | 2008-07-17 | 2008-07-17 | Embedded die package and process flow using a pre-molded carrier |
PCT/US2009/045582 WO2010008689A2 (en) | 2008-07-17 | 2009-05-29 | Embedded die package and process flow using a pre-molded carrier |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020117001282A Division KR101056245B1 (ko) | 2008-07-17 | 2009-05-29 | 프리-몰디드 캐리어를 사용한 임베디드 다이 패키지 및 공정 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20110020951A KR20110020951A (ko) | 2011-03-03 |
KR101159016B1 true KR101159016B1 (ko) | 2012-06-21 |
Family
ID=41529573
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020117003494A KR101159016B1 (ko) | 2008-07-17 | 2009-05-29 | 프리-몰디드 캐리어를 사용한 임베디드 다이 패키지 |
KR1020117001282A KR101056245B1 (ko) | 2008-07-17 | 2009-05-29 | 프리-몰디드 캐리어를 사용한 임베디드 다이 패키지 및 공정 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020117001282A KR101056245B1 (ko) | 2008-07-17 | 2009-05-29 | 프리-몰디드 캐리어를 사용한 임베디드 다이 패키지 및 공정 |
Country Status (6)
Country | Link |
---|---|
US (2) | US7863096B2 (ko) |
KR (2) | KR101159016B1 (ko) |
CN (1) | CN102099911A (ko) |
DE (1) | DE112009001746T5 (ko) |
TW (1) | TWI413194B (ko) |
WO (1) | WO2010008689A2 (ko) |
Families Citing this family (51)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9875911B2 (en) | 2009-09-23 | 2018-01-23 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming interposer with opening to contain semiconductor die |
US8143097B2 (en) | 2009-09-23 | 2012-03-27 | Stats Chippac, Ltd. | Semiconductor device and method of forming open cavity in TSV interposer to contain semiconductor die in WLCSMP |
US8294276B1 (en) * | 2010-05-27 | 2012-10-23 | Amkor Technology, Inc. | Semiconductor device and fabricating method thereof |
US8598695B2 (en) | 2010-07-23 | 2013-12-03 | Tessera, Inc. | Active chip on carrier or laminated chip having microelectronic element embedded therein |
US8247269B1 (en) | 2011-06-29 | 2012-08-21 | Fairchild Semiconductor Corporation | Wafer level embedded and stacked die power system-in-package packages |
KR101264735B1 (ko) * | 2011-08-03 | 2013-05-15 | 하나 마이크론(주) | 반도체 패키지 및 이의 제조 방법 |
US8586408B2 (en) * | 2011-11-08 | 2013-11-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact and method of formation |
US9111949B2 (en) * | 2012-04-09 | 2015-08-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus of wafer level package for heterogeneous integration technology |
US8741691B2 (en) | 2012-04-20 | 2014-06-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating three dimensional integrated circuit |
TWI469294B (zh) * | 2012-07-11 | 2015-01-11 | 矽品精密工業股份有限公司 | 半導體封裝件及其製法 |
US9209081B2 (en) * | 2013-02-21 | 2015-12-08 | Freescale Semiconductor, Inc. | Semiconductor grid array package |
US9642259B2 (en) | 2013-10-30 | 2017-05-02 | Qualcomm Incorporated | Embedded bridge structure in a substrate |
US9379041B2 (en) * | 2013-12-11 | 2016-06-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fan out package structure |
US9824989B2 (en) | 2014-01-17 | 2017-11-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fan-out package and methods of forming thereof |
US9034694B1 (en) | 2014-02-27 | 2015-05-19 | Freescale Semiconductor, Inc. | Embedded die ball grid array package |
US9355997B2 (en) | 2014-03-12 | 2016-05-31 | Invensas Corporation | Integrated circuit assemblies with reinforcement frames, and methods of manufacture |
US20150262902A1 (en) | 2014-03-12 | 2015-09-17 | Invensas Corporation | Integrated circuits protected by substrates with cavities, and methods of manufacture |
US9165793B1 (en) | 2014-05-02 | 2015-10-20 | Invensas Corporation | Making electrical components in handle wafers of integrated circuit packages |
US9252127B1 (en) | 2014-07-10 | 2016-02-02 | Invensas Corporation | Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture |
JP6314731B2 (ja) * | 2014-08-01 | 2018-04-25 | 株式会社ソシオネクスト | 半導体装置及び半導体装置の製造方法 |
US9653438B2 (en) | 2014-08-21 | 2017-05-16 | General Electric Company | Electrical interconnect structure for an embedded semiconductor device package and method of manufacturing thereof |
US10079156B2 (en) | 2014-11-07 | 2018-09-18 | Advanced Semiconductor Engineering, Inc. | Semiconductor package including dielectric layers defining via holes extending to component pads |
US9721799B2 (en) * | 2014-11-07 | 2017-08-01 | Advanced Semiconductor Engineering, Inc. | Semiconductor package with reduced via hole width and reduced pad patch and manufacturing method thereof |
TWI557853B (zh) * | 2014-11-12 | 2016-11-11 | 矽品精密工業股份有限公司 | 半導體封裝件及其製法 |
KR101631406B1 (ko) * | 2015-02-09 | 2016-06-17 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 및 그 제조 방법 |
US9627224B2 (en) * | 2015-03-30 | 2017-04-18 | Stmicroelectronics, Inc. | Semiconductor device with sloped sidewall and related methods |
US9502397B1 (en) * | 2015-04-29 | 2016-11-22 | Deca Technologies, Inc. | 3D interconnect component for fully molded packages |
TWI606555B (zh) | 2015-05-15 | 2017-11-21 | 尼克森微電子股份有限公司 | 晶片封裝結構及其製造方法 |
US10373922B2 (en) | 2015-06-04 | 2019-08-06 | Micron Technology, Inc. | Methods of manufacturing a multi-device package |
US9478504B1 (en) | 2015-06-19 | 2016-10-25 | Invensas Corporation | Microelectronic assemblies with cavities, and methods of fabrication |
US20170053832A1 (en) * | 2015-08-20 | 2017-02-23 | Beijing Acuti Microsystems Co., Ltd. | Wafer structure and processing method thereof |
US10147645B2 (en) * | 2015-09-22 | 2018-12-04 | Nxp Usa, Inc. | Wafer level chip scale package with encapsulant |
US10083888B2 (en) * | 2015-11-19 | 2018-09-25 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package |
JP6716363B2 (ja) | 2016-06-28 | 2020-07-01 | 株式会社アムコー・テクノロジー・ジャパン | 半導体パッケージ及びその製造方法 |
US10276382B2 (en) * | 2016-08-11 | 2019-04-30 | Advanced Semiconductor Engineering, Inc. | Semiconductor device packages and stacked package assemblies including high density interconnections |
KR102566996B1 (ko) | 2016-09-09 | 2023-08-14 | 삼성전자주식회사 | FOWLP 형태의 반도체 패키지 및 이를 가지는 PoP 형태의 반도체 패키지 |
US10700035B2 (en) | 2016-11-04 | 2020-06-30 | General Electric Company | Stacked electronics package and method of manufacturing thereof |
US9966371B1 (en) | 2016-11-04 | 2018-05-08 | General Electric Company | Electronics package having a multi-thickness conductor layer and method of manufacturing thereof |
US10312194B2 (en) | 2016-11-04 | 2019-06-04 | General Electric Company | Stacked electronics package and method of manufacturing thereof |
US9966361B1 (en) * | 2016-11-04 | 2018-05-08 | General Electric Company | Electronics package having a multi-thickness conductor layer and method of manufacturing thereof |
CN106876356B (zh) * | 2017-03-09 | 2020-04-17 | 华天科技(昆山)电子有限公司 | 芯片嵌入硅基式扇出型封装结构及其制作方法 |
KR20180112463A (ko) | 2017-04-04 | 2018-10-12 | 에스케이하이닉스 주식회사 | 팬 아웃 웨이퍼 레벨 패키지 제조 방법 |
TWI658520B (zh) * | 2017-07-07 | 2019-05-01 | 恆勁科技股份有限公司 | 以大板面製程製作晶粒凸塊結構之方法 |
WO2019191615A1 (en) * | 2018-03-29 | 2019-10-03 | Wispry, Inc. | Systems and methods for wafer-level manufacturing of devices having land grid array interfaces |
US10497648B2 (en) | 2018-04-03 | 2019-12-03 | General Electric Company | Embedded electronics package with multi-thickness interconnect structure and method of making same |
US10741534B2 (en) * | 2018-09-28 | 2020-08-11 | Intel Corporation | Multi-die microelectronic device with integral heat spreader |
JP6621951B1 (ja) * | 2018-12-28 | 2019-12-18 | 長瀬産業株式会社 | 半導体装置の製造方法 |
US10985101B2 (en) * | 2019-03-14 | 2021-04-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package and manufacturing method thereof |
KR20210047607A (ko) | 2019-10-22 | 2021-04-30 | 삼성전자주식회사 | 반도체 패키지 |
US11532563B2 (en) * | 2020-09-21 | 2022-12-20 | Apple Inc. | Package integration using fanout cavity substrate |
US11810895B2 (en) * | 2021-10-14 | 2023-11-07 | Honeywell Federal Manufacturing & Technologies, Llc | Electrical interconnect structure using metal bridges to interconnect die |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11195733A (ja) * | 1997-10-28 | 1999-07-21 | Seiko Epson Corp | 半導体装置の製造方法、半導体装置用導電性板および半導体装置 |
US20070158861A1 (en) * | 2003-05-14 | 2007-07-12 | Siliconware Precision Industries Co., Ltd. | Method for fabricating semiconductor package with build-up layers formed on chip |
KR20080048311A (ko) * | 2006-11-28 | 2008-06-02 | 삼성전자주식회사 | 반도체 패키지 및 그 제조방법 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US1350296A (en) * | 1919-08-20 | 1920-08-24 | Willard J Cook | Manure-spreader |
KR100266637B1 (ko) | 1997-11-15 | 2000-09-15 | 김영환 | 적층형볼그리드어레이반도체패키지및그의제조방법 |
US6979594B1 (en) | 2002-07-19 | 2005-12-27 | Asat Ltd. | Process for manufacturing ball grid array package |
US6919508B2 (en) * | 2002-11-08 | 2005-07-19 | Flipchip International, Llc | Build-up structures with multi-angle vias for chip to chip interconnects and optical bussing |
US7312101B2 (en) * | 2003-04-22 | 2007-12-25 | Micron Technology, Inc. | Packaged microelectronic devices and methods for packaging microelectronic devices |
US7459781B2 (en) * | 2003-12-03 | 2008-12-02 | Wen-Kun Yang | Fan out type wafer level package structure and method of the same |
US7208344B2 (en) * | 2004-03-31 | 2007-04-24 | Aptos Corporation | Wafer level mounting frame for ball grid array packaging, and method of making and using the same |
US7235431B2 (en) | 2004-09-02 | 2007-06-26 | Micron Technology, Inc. | Methods for packaging a plurality of semiconductor dice using a flowable dielectric material |
KR100598275B1 (ko) | 2004-09-15 | 2006-07-10 | 삼성전기주식회사 | 수동소자 내장형 인쇄회로기판 및 그 제조 방법 |
US7759777B2 (en) | 2007-04-16 | 2010-07-20 | Infineon Technologies Ag | Semiconductor module |
-
2008
- 2008-07-17 US US12/175,171 patent/US7863096B2/en active Active
-
2009
- 2009-05-29 KR KR1020117003494A patent/KR101159016B1/ko not_active IP Right Cessation
- 2009-05-29 DE DE112009001746T patent/DE112009001746T5/de not_active Withdrawn
- 2009-05-29 CN CN2009801277269A patent/CN102099911A/zh active Pending
- 2009-05-29 KR KR1020117001282A patent/KR101056245B1/ko not_active IP Right Cessation
- 2009-05-29 WO PCT/US2009/045582 patent/WO2010008689A2/en active Application Filing
- 2009-06-11 TW TW098119563A patent/TWI413194B/zh not_active IP Right Cessation
-
2010
- 2010-11-29 US US12/955,565 patent/US8304896B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11195733A (ja) * | 1997-10-28 | 1999-07-21 | Seiko Epson Corp | 半導体装置の製造方法、半導体装置用導電性板および半導体装置 |
US20070158861A1 (en) * | 2003-05-14 | 2007-07-12 | Siliconware Precision Industries Co., Ltd. | Method for fabricating semiconductor package with build-up layers formed on chip |
KR20080048311A (ko) * | 2006-11-28 | 2008-06-02 | 삼성전자주식회사 | 반도체 패키지 및 그 제조방법 |
Also Published As
Publication number | Publication date |
---|---|
WO2010008689A2 (en) | 2010-01-21 |
TW201005838A (en) | 2010-02-01 |
DE112009001746T5 (de) | 2011-06-16 |
WO2010008689A3 (en) | 2010-03-04 |
US7863096B2 (en) | 2011-01-04 |
CN102099911A (zh) | 2011-06-15 |
US20100013087A1 (en) | 2010-01-21 |
US8304896B2 (en) | 2012-11-06 |
TWI413194B (zh) | 2013-10-21 |
US20110068461A1 (en) | 2011-03-24 |
KR20110017011A (ko) | 2011-02-18 |
KR20110020951A (ko) | 2011-03-03 |
KR101056245B1 (ko) | 2011-08-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101159016B1 (ko) | 프리-몰디드 캐리어를 사용한 임베디드 다이 패키지 | |
KR102291734B1 (ko) | 양-측 몰딩을 갖는 시스템-인-패키지 | |
US11133265B2 (en) | Integrated fan-out package and method of fabricating the same | |
KR101803612B1 (ko) | 3d 패키지 구조 및 그 형성 방법 | |
KR101496085B1 (ko) | 인터포저 프레임을 이용한 패키징 | |
US9870997B2 (en) | Integrated fan-out package and method of fabricating the same | |
TWI531018B (zh) | 半導體封裝及封裝半導體裝置之方法 | |
US20130037929A1 (en) | Stackable wafer level packages and related methods | |
US10930586B2 (en) | Integrated fan-out package and method of fabricating the same | |
TWI471991B (zh) | 半導體封裝 | |
US20160189983A1 (en) | Method and structure for fan-out wafer level packaging | |
US11908819B2 (en) | Semiconductor packaging substrate fine pitch metal bump and reinforcement structures | |
KR102568705B1 (ko) | 반도체 패키지, 반도체 패키지 제조방법 및 재배선 구조체 제조방법 | |
US20220293482A1 (en) | Semiconductor device and manufacturing method thereof | |
KR100843705B1 (ko) | 금속 범프를 갖는 반도체 칩 패키지 및 그 제조방법 | |
TW202329270A (zh) | 半導體元件及其製造方法 | |
US9871011B2 (en) | Semiconductor package using a contact in a pleated sidewall encapsulant opening | |
TWI512921B (zh) | 載板結構與晶片封裝結構及其製作方法 | |
US20060141666A1 (en) | Method for producing a module including an integrated circuit on a substrate and an integrated module manufactured thereby | |
CN113223971A (zh) | 半导体器件及制造该半导体器件的方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A107 | Divisional application of patent | ||
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20150611 Year of fee payment: 4 |
|
LAPS | Lapse due to unpaid annual fee |