KR102101593B1

KR102101593B1 - 금속 코어 기판을 이용하는 인쇄회로기판의 제조방법 및 이에 의해 제조되는 인쇄회로기판

Info

Publication number: KR102101593B1
Application number: KR1020180060281A
Authority: KR
Inventors: 정혜임; 이준용; 조호현
Original assignee: (주)심텍
Priority date: 2018-05-28
Filing date: 2018-05-28
Publication date: 2020-04-21
Also published as: KR20190135172A

Abstract

일 실시 예에 따르는 금속 코어 기판을 이용하는 인쇄회로기판의 제조 방법에 있어서, 서로 반대 방향에 위치하는 제1 표면 및 제2 표면을 구비하는 금속 코어 기판을 준비한다. 상기 상기 제1 표면으로부터 상기 금속 코어 기판 내부 방향으로 위치하는 제1 트렌치 패턴을 형성하되, 상기 제1 트렌치 패턴은 상기 금속 코어 기판에 대하여 접속 구조물 형성 영역 및 캐비티 형성 영역을 서로 구분시킨다. 상기 접속 구조물 영역 및 상기 캐비티 형성 영역 상에 제1 회로 패턴층을 형성한다. 상기 제1 회로 패턴층 중 적어도 일부분 상에 제1 비아 패턴을 형성한다. 상기 제1 트렌치 패턴을 채우고 상기 제1 회로 패턴층 및 상기 제1 비아 패턴을 덮는 제1 매립 절연층을 형성한다. 상기 제2 표면으로부터 상기 금속 코어 기판을 선택적으로 식각하여 접속 구조물을 형성하며, 또한, 상기 제1 트렌치 패턴 내부의 상기 제1 매립 절연층을 노출시키는 제2 트렌치 패턴을 형성한다. 상기 제2 트렌치 패턴을 채우는 제2 매립 절연층을 형성한다. 상기 캐비티 형성 영역에 위치하는 상기 금속 코어 기판의 부분을 상기 제2 표면으로부터 내부 방향으로 선택적으로 제거하여, 상기 제1 회로 패턴층을 노출시키는 캐비티를 형성한다.

Description

금속 코어 기판을 이용하는 인쇄회로기판의 제조방법 및 이에 의해 제조되는 인쇄회로기판{Method of manufacturing printed circuit board using metal core substrate and printed circuit board manufactured by the same}

본 발명은 인쇄회로기판의 제조 방법 및 이에 의해 제조된 인쇄회로기판에 관한 것으로서, 보다 상세하게는 금속 코어 기판을 이용하여 접속 구조물 및 캐비티를 구비하는 인쇄회로기판을 제조하는 방법 및 이에 의해 제조된 인쇄회로기판에 관한 것이다.

일반적으로, 인쇄회로기판의 제조 방법은 코어 절연층의 양쪽 면에 적어도 한층 이상의 회로 패턴층 및 절연층을 형성하는 공정으로 진행될 수 있다. 이때, 최외층의 회로 패턴층은 솔더 레지스트 패턴층에 의해 보호되며, 상기 최외층의 회로 패턴층의 일부는 외부로 노출되어, 다른 칩, 패키지 또는 회로 보드와 전기적 연결을 하기 위한 접속 구조물로 기능한다. 한편, 상기 접속 구조물에는 노출된 외부 환경으로부터 보호받기 위해, 표면 처리가 진행될 수 있다.

최근에는 인쇄회로기판의 두께를 감소시키기 위해, 인쇄회로기판의 내부에 캐비티를 형성하고 소자칩을 실장하는 기술이 제안되고 있다. 또한, 전자 제품의 성능을 향상시키기 위해, 복수의 인쇄회로기판을 적층하여 형성하는 패키지-온-패키지 형태의 제품도 출시되고 있다.

본 출원과 관련된 선행문헌은 일 예로서, 한국 공개 특허 10-2018-0028790호(발명의 명칭: FOWLP 형태의 반도체 패키지 및 이를 가지는 POP 형태의 반도체 패키지)가 있다.

본 발명이 이루고자 하는 기술적 과제는, 외부 접속용 접속 구조물 및 소자칩을 수용하기 위한 캐비티를 구비하는 인쇄회로기판을 신뢰성 있게 형성하는 제조 방법을 제공하는 것이다.

본 발명이 이루고자 하는 다른 기술적 과제는 상기 제조 방법에 의해 제조됨으로써, 상기 접속 구조물 및 캐비티의 크기의 제어가 쉬운 인쇄회로기판을 제공하는 것이다.

일 측면에 따르는 금속 코어 기판을 이용하는 인쇄회로기판의 제조 방법이 개시된다. 상기 제조 방법에 있어서, 서로 반대 방향에 위치하는 제1 표면 및 제2 표면을 구비하는 금속 코어 기판을 준비한다. 상기 상기 제1 표면으로부터 상기 금속 코어 기판 내부 방향으로 위치하는 제1 트렌치 패턴을 형성하되, 상기 제1 트렌치 패턴은 상기 금속 코어 기판에 대하여 접속 구조물 형성 영역 및 캐비티 형성 영역을 서로 구분시킨다. 상기 접속 구조물 영역 및 상기 캐비티 형성 영역 상에 제1 회로 패턴층을 형성한다. 상기 제1 회로 패턴층 중 적어도 일부분 상에 제1 비아 패턴을 형성한다. 상기 제1 트렌치 패턴을 채우고 상기 제1 회로 패턴층 및 상기 제1 비아 패턴을 덮는 제1 매립 절연층을 형성한다. 상기 제2 표면으로부터 상기 금속 코어 기판을 선택적으로 식각하여 접속 구조물을 형성하며, 또한, 상기 제1 트렌치 패턴 내부의 상기 제1 매립 절연층을 노출시키는 제2 트렌치 패턴을 형성한다. 상기 제2 트렌치 패턴을 채우는 제2 매립 절연층을 형성한다. 상기 캐비티 형성 영역에 위치하는 상기 금속 코어 기판의 부분을 상기 제2 표면으로부터 내부 방향으로 선택적으로 제거하여, 상기 제1 회로 패턴층을 노출시키는 캐비티를 형성한다.

다른 측면에 따르는 인쇄회로기판이 개시된다. 상기 인쇄회로기판은 상면 및 하면을 구비하는 제1 층간 절연층; 상기 제1 층간 절연층의 하면 상에 배치되는 제1층 회로 패턴; 상기 제1 층간 절연층의 상면과 동일 평면 상에 배치되는 상면을 구비하며, 상기 제1 층간 절연층의 내부로 매립된 제2층 회로 패턴; 상기 제2층 회로 패턴 상에 순차적으로 적층되는 층간 비아, 제3층 회로 패턴 및 접속 구조물; 및 상기 제2층 회로 패턴 및 상기 제1 층간 절연층 상에서, 상기 층간 비아, 상기 제3층 회로 패턴 및 상기 접속 구조물을 동시에 둘러싸고, 상기 제3층 회로 패턴의 적어도 일부분을 노출시키는 캐비티를 구비하는 제2 층간 절연층을 포함한다. 이때, 상기 제2 층간 절연층은 상기 제2층 회로 패턴 및 상기 제1 층간 절연층 상에서 하나의 몸체로 이루어진다.

본 발명의 일 실시 예에 의하면, 소자칩을 수용하는 캐비티를 형성하기 위해, 기판을 드릴링하는 방법이 적용하지 않고, 금속 코어 기판의 일부분을 식각하는 방법을 채택할 수 있다. 이에 따라, 캐비티 형성 과정에서 기판이 물리적으로 손상받는 것을 상대적으로 억제할 수 있으며, 형성된 캐비티의 단면 프로파일의 균일성(uniformity)이 상대적으로 개선될 수 있다. 일 예로서, 상기 캐비티는 약 120 내지 200 μm의 깊이를 가질 수 있다.

또한, 금속 코어 기판을 선택적으로 패터닝하는 방법으로 접속 구조물과 캐비티를 형성함으로써, 접속 구조물의 높이와 캐비티의 깊이를 동일한 크기로 제어할 수 있다. 또한, 금속 코어 기판이 패터닝되어 형성된 접속 구조물은, 도금 공정에 의해 형성되는 접속 구조물보다, 상기 접속 구조물의 재질 특성을 보다 균일하게 제어할 수 있다. 즉, 본 발명의 실시 예에 따르는 접속 구조물은, 인쇄회로기판 제조공정을 진행하는 과정에서 매번 도금 공정을 통해 형성되지 않음으로써, 도금 공정 변수의 영향을 받지 않아 접속 구조물의 사이즈 및 전기적 특성이 상대적으로 균일하게 제어될 수 있다.

도 1은 본 발명의 일 실시 예에 따르는 인쇄회로기판을 개략적으로 나타내는 단면도이다.
도 2 내지 도 18은 본 발명의 실시예에 따르는 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 발명에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 출원의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 또한, 설명의 편의를 위하여 구성요소의 일부만을 도시하기도 하였으나, 당업자라면 구성요소의 나머지 부분에 대하여도 용이하게 파악할 수 있을 것이다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 또한, 해당 분야에서 통상의 지식을 가진 자라면 본 출원의 기술적 사상을 벗어나지 않는 범위 내에서 본 출원의 사상을 다양한 다른 형태로 구현할 수 있을 것이다. 그리고, 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.

한편, 본 발명에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다. “제1 ” 또는 “제2 ” 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수도 있다.

또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, “포함하다” 또는 “가지다”등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

또, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.

본 발명의 실시 예에서는, 외부 접속용 접속 구조물 및 소자칩을 수용하기 위한 캐비티를 구비하는 인쇄회로기판을 신뢰성 있게 형성하는 제조 방법을 제공할 수 있다. 또한, 본 발명의 실시 예에서는 상기 제조 방법에 의해 제조됨으로써, 상기 접속 구조물 및 캐비티의 크기의 제어가 쉬운 인쇄회로기판을 제공할 수 있다.

이하에서는, 도면을 이용하여, 본 발명의 실시 예에 따르는 인쇄회로기판의 구조를 먼저 상세하게 설명하도록 한다.

도 1은 본 발명의 일 실시 예에 따르는 인쇄회로기판을 개략적으로 나타내는 단면도이다. 도 1을 참조하면, 인쇄회로기판(1)은 제1 층간 절연층(140), 제1층 회로 패턴(150), 제2층 회로 패턴(140)을 구비한다. 제1층 회로 패턴(150)과 제2층 회로 패턴(140)은 제1 층간 비아(135)에 의해 연결될 수 있다.

일 실시 예에서, 제1 층간 절연층(140)은 에폭시 수지를 포함하는 절연 재질로 이루어질 수 있다. 일 예로서, 제1 층간 절연층(140)은 ABF 또는 PPG 재질로 이루어질 수 있다. 제1층 회로 패턴(150)은 제1 층간 절연층(140)의 하면(140S2) 상에 배치될 수 있다. 제2층 회로 패턴(130)은 제1 층간 절연층(140)의 상면(140S1)과 동일 평면 상에 배치되는 상면을 구비하며, 동시에 제1 층간 절연층(140)의 내부로 매립될 수 있다. 제1층 회로 패턴(150) 및 제2 층 회로 패턴(130)은 구리 도금 패턴층일 수 있다. 한편, 제1 층간 절연층(140)의 하면(140S2) 상에는 제1층 회로 패턴(150)을 선택적으로 덮는 솔더 레지스트 패턴층(190)이 배치될 수 있다. 제1 층 회로 패턴(150) 중 솔더 레지스트 패턴층(190)에 의해 노출되는 부분은 외부 접속을 위한 패드로 기능할 수 있다.

도 1을 다시 참조하면, 제2층 회로 패턴(130) 상에는 제2 층간 비아(115), 제3층 회로 패턴(110) 및 접속 구조물(101P)가 순차적으로 적층될 수 있다. 이때, 제2층 회로 패턴(130)은 제2층 층간 비아(115), 제3층 회로 패턴(110) 및 접속 구조물(101P)과 전기적으로 연결될 수 있다.

일 예로서, 제2층 층간 비아(115) 및 제3층 회로 패턴(110)은 도금 패턴층일 수 있다. 즉, 제2층 층간 비아(115) 및 제3층 회로 패턴(110)은 구리 회로 패턴층일 수 있다. 반면에, 접속 구조물(101P)는 일 예로서, 구리, 니켈, 또는 철 재질로 이루어질 수 있다. 즉, 몇몇 실시예들에 있어서, 접속 구조물(101P)은 제2층 층간 비아(115) 및 제3층 회로 패턴(110)과 서로 다른 재질로 이루어질 수도 있다. 후술하는 바와 같이, 접속 구조물(101P)은 금속 코어 기판을 패터닝하여 형성함으로써, 상기 금속 코어 기판의 재질에 따라 다양한 변형예가 존재할 수 있다.

한편, 제2층 회로 패턴(130) 상에는 제2 층간 비아(115), 제3층 회로 패턴(110) 및 접속 구조물(101P)을 동시에 둘러싸는 제2 층간 절연층(120)이 배치될 수 있다. 이때, 접속 구조물(101P)의 상면은 제2 층간 절연층(120)의 상면과 동일 평면 상에 위치할 수 있다. 또한, 제2 층간 절연층(120)은 제3층 회로 패턴(110)의 적어도 일부분을 노출시키는 캐비티(30)을 구비할 수 있다. 이 때, 도 1에 도시된 바와 같이, 캐비티(30)는 제3층 회로 패턴(110)의 상면을 노출시킬 수 있다. 본 실시 예에서, 제2 층간 절연층(120)은 제2층 회로 패턴(130) 및 제1 층간 절연층(140) 상에서 하나의 몸체로 이루어질 수 있다. 일 실시 예에서, 제2 층간 절연층(120)은 에폭시 수지를 포함하는 절연 재질로 이루어질 수 있다. 일 예로서, 제1 층간 절연층(140)은 ABF 또는 PPG 재질로 이루어질 수 있다.

접속 구조물(101P)는 도시되는 인쇄회로기판(1)의 상부에 배치되는 또다른 인쇄회로기판과의 연결 수단으로 기능할 수 있다. 일 예로서, 접속 구조물(101P)은 인쇄회로기판(1)과 상기 또다른 인쇄회로기판 사이에 배치되는 일종의 범프 구조물의 역할을 수행할 수 있다. 캐비티(30)는 소자칩을 내부에 수용할 수 있다. 이때, 캐비티(30) 내부의 제3 회로 패턴층(110)은 상기 소자칩과의 연결을 위한 패드로 기능할 수 있다. 일 예로서, 제3 회로 패턴층(110) 상에는 솔더 범프가 배치되어, 상기 소자칩과의 플립칩 결합을 형성할 수 있다.

접속 구조물(101P)은 소정의 높이(h1)을 가질 수 있으며, 캐비티(30)는 상면으로부터 소정의 깊이(d1)를 가질 수 있다. 이때, 접속 구조물(101P)의 높이(h1)와 캐비티(30)의 깊이(d1)는 동일할 수 있다.

본 실시 예에 따르면, 후술하는 제조 방법 상의 특징에 따라, 인쇄회로기판(1)은 다음과 같은 형상의 특징을 가질 수 있다. 먼저, 캐비티(30) 내부에서 제3층 회로 패턴(110)은 상면만 외부에 노출되고, 나머지 부분은 제2 층간 절연층(120) 내부에 실질적으로 매립될 수 있다. 이와 같이, 제3층 회로 패턴(110)의 몸체가 제2 층간 절연층(120)의 외부로 돌출되지 않음으로써, 캐비티(30)의 깊이(d1)를 증가시켜 상기 소자칩의 수용 공간을 확보하는데 도움을 줄 수 있다. 둘째, 제2 층간 절연층(120)이 하나의 몸체로 구성되어, 제2 층간 비아(115), 제3층 회로 패턴(110) 및 접속 구조물(101P)을 한번에 둘러싸도록 구성될 수 있다. 셋째, 접속 구조물(101P)의 측면 프로파일 및 캐비티(30)의 측벽 프로파일이 높이 방향 또는 깊이 방향을 따라 실질적으로 수직으로 형성될 수 있다. 그 이유는, 종래의 경우에 적용하였던, 제2 층간 절연층(120)을 식각 또는 가공하여 캐비티(30)을 형성하는 방법을 적용하지 않고, 마찬가지로, 제2 층간 절연층(120)을 식각 또는 가공하여 홀을 형성한 후에, 상기 홀을 채워 접속 구조물(101P)을 형성하는 방법을 적용하지 않았기 때문이다. 이를 통해, 접속 구조물(101P)의 측면 프로파일 및 캐비티(30)의 측벽 프로파일의 형상이 개선될 수 있다.

도 2 내지 도 18은 본 발명의 실시예에 따르는 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다. 먼저, 도 2를 참조하면, 금속 코어 기판(101)을 준비한다. 금속 코어 기판(101)은 서로 반대 방향에 위치하는 제1 표면(101a) 및 제2 표면(101b)를 구비할 수 있다. 금속 코어 기판(101)은 일 예로서, 구리, 니켈, 또는 철 재질로 이루어질 수 있다. 금속 코어 기판(101)은 일 예로서, 120 내지 200 μm의 두께(t1)를 가질 수 있다. 금속 코어 기판(101)의 두께(t1)은 도 14의 공정을 통해 형성되는 접속 구조물(101P)은 높이와 동일한 크기를 가질 수 있다. 또한, 금속 코어 기판(101)의 두께(t1)은 도 16의 공정을 통해 형성되는 캐비티(30)의 깊이(d1)과 동일한 크기를 가질 수 있다. 일 실시 예에서, 금속 코어 기판(101)으로서, 균일한 두께 및 표면 조도를 가지도록 판상으로 가공된 상용의 제품을 적용할 수 있다.

도 3을 참조하면, 제1 표면(101a)으로부터 금속 코어 기판(101)의 내부 방향으로 위치하는 제1 트렌치 패턴(10)을 형성한다. 이 때, 제1 트렌치 패턴(10)은 금속 코어 기판(101)에 대하여 접속 구조물 형성 영역(A) 및 캐비티 형성 영역(B)을 서로 구분시킬 수 있다.

구체적으로, 제1 트렌치 패턴(10)을 형성하는 단계는, 금속 코어 기판(101)을 제1 표면(101a)으로부터 내부 방향으로 선택적으로 식각하여, 제1 트렌치 패턴(10)의 바닥면이 금속 코어 기판(101)의 내부에 위치하도록 하는 과정으로 진행될 수 있다. 이때, 상기 선택적 식각 방법은 일 예로서, 건식 식각 또는 습식 식각 방법을 적용할 수 있다. 습식 식각 방법의 경우, 금속 코어 기판(101)의 재질에 고려하여 습식 식각액을 선택하고, 이를 이용하여 식각을 진행할 수 있다. 건식 식각의 경우, 금속 코어 기판(101)의 재질에 고려하여 식각 가스를 선택하고 플라즈마와 함께 건식 식각을 진행할 수 있다.

도 3을 다시 참조하면, 상기 선택적 식각은 금속 코어 기판(101)의 전체 두께(t1) 중 일부 두께(t2)에 해당되는 부분을 제거하는 방식으로 진행되며, 상기 제거되는 금속 코어 기판(101)의 두께(t2)는 식각 공정시에 식각률을 고려한 식각 시간의 제어를 통해 이루어질 수 있다.

도 4를 참조하면, 제1 트렌치 패턴(10) 내부를 레지스트 물질(103)로 매립한다. 또한, 제1 표면(101a) 상에 상부 레지스트 패턴층(105a)를 형성하고 제2 표면(101b)을 덮는 하부 레지스트층(105b)를 형성한다. 이를 통해, 금속 코어 기판(101)의 제1 표면(101a) 중 일부분이 노출될 수 있다.

도 5를 참조하면, 도 4의 구조물에서, 상부 레지스트 패턴층(105a)을 이용하는 도금법을 수행하여, 금속 코어 기판(101)의 제1 표면(101a) 상에 도금 패턴층을 형성한다. 상기 도금 패턴층에 의해 제1 회로 패턴층(110)이 형성될 수 있다. 제1 회로 패턴층(110)은 접속 구조물 형성 영역(A) 및 캐비티 형성 영역(B)에 대응되는 제1 표면(101a) 상에 형성될 수 있다.

제1 회로 패턴층(110)이 형성된 후에, 레지스트 물질(103), 상부 레지스트 패턴층(105a) 및 하부 레지스트층(105b)을 제거한다. 일 실시 예에 있어서, 상기 도금법은 SAP(Semi-Additive Process) 또는 MSAP(Modified Semi-Additive Process)를 포함할 수 있다. 상술한 바와 같이, 도 4 및 도 5와 관련된 공정을 수행함으로써, 상기 접속 구조물 영역 및 상기 캐비티 형성 영역 상에 제1 회로 패턴층(110)을 형성할 수 있다. 제1 회로 패턴층(110)은 도 1의 인쇄회로기판(1)에서 제3층 회로 패턴(110)에 대응될 수 있다.

도 6을 참조하면, 제1 회로 패턴층(110) 중 적어도 일부분 상에 제1 비아 패턴(115)을 형성한다. 구체적으로, 제1 비아 패턴(115)이 형성되는 제1 회로 패턴층(110)은 상기 접속 구조물 형성 영역(A)에 위치할 수 있다. 제1 비아 패턴(115)을 형성하는 방법은, 도 4 및 도 5와 관련하여 상술한 공정과 실질적으로 일치할 수 있다. 도면을 통해 도시하지는 않지만, 먼저, 제1 트렌치 패턴(10) 내부를 소정의 레지스트 물질로 매립한다. 계속하여, 제1 회로 패턴층(110)의 측면부를 상기 레지스트 물질로 매립하여, 상기 레지스트 물질의 상면과 제1 회로 패턴층(110)의 상면을 평탄화한다. 이어서, 상기 레지스트 물질 및 제1 회로 패턴층(110)의 상면에 상부 레지스트 패턴층을 형성한다. 한편, 제2 표면(101b)을 덮는 하부 레지스트층을 형성한다. 이어서, 상기 상부 레지스트 패턴층이 노출하는 제1 회로 패턴층(110)상에 도금법을 실시하여 도금 패턴층을 형성한다. 상기 도금 패턴층으로부터 제1 비아 패턴(115)을 형성할 수 있다. 제1 비아 패턴(115)이 형성된 후에, 상기 레지스트 물질, 상기 상부 레지스트 패턴층 및 상기 하부 레지스트층을 제거한다. 일 실시 예에 있어서, 상기 도금법은 SAP(Semi-Additive Process) 또는 MSAP(Modified Semi-Additive Process)를 포함할 수 있다. 제1 비아 패턴(115)은 도 1의 인쇄회로기판(1)의 제2 층간 비아(115)에 대응될 수 있다.

도 7을 참조하면, 제1 트렌치 패턴(10)을 채우고 제1 회로 패턴층(110) 및 제1 비아 패턴(115)을 덮는 제1 매립 절연층(120)을 형성한다. 제1 매립 절연층(120)은 일 예로서, 에폭시 수지를 포함하는 절연 재질로 이루어질 수 있다. 일 예로서, 제1 층간 절연층(140)은 ABF 또는 PPG 재질로 이루어질 수 있다.

구체적인 실시 예에서, 제1 매립 절연층(120)을 형성하는 공정은 다음과 같이 진행될 수 있다. 먼저, 절연재를 준비한다. 절연재는 에폭시 수지를 포함할 수 있으며, 일 예로서, ABF 또는 PPG 재질로 이루어질 수 있다. 다음으로, 상기 절연재를 금속 코어 기판(101)과 접합시키되, 상기 절연재가 제1 트렌치 패턴(10), 제1 회로 패턴층(110) 및 제1 비아 패턴(115)을 매립시키도록 한다. 상기 절연재를 금속 코어 기판(101)과 접합시키는 과정에서, 열과 압력 중 적어도 하나를 인가할 수 있다.

도 8을 참조하면, 제1 매립 절연층(120)을 평탄화하여, 제1 비아 패턴(115)의 상면을 노출시킨다. 즉, 상기 평탄화 결과, 제1 매립 절연층(120)의 상면과 제1 비아 패턴(115)의 상면이 동일 평면 상에 위치할 수 있다. 상기 평탄화 공정은, 일 예로서, 연마법(polishng)을 적용할 수 있다. 제1 매립 절연층(120)은 도 1의 인쇄회로기판(1)의 제2 층간 절연층(120)에 대응될 수 있다.

도 9를 참조하면, 제1 매립 절연층(120) 및 상기 제1 비아 패턴 상에 제2 회로 패턴층(130)을 형성한다. 제2 회로 패턴층(130)을 형성하는 방법은 일 예로서, SAP법 또는 MSAP법을 이용하는 도금 방법을 적용할 수 있다. 즉, 제2 회로 패턴층(130)은 일 예로서, 구리 도금층일 수 있다. 제2 회로 패턴층(130)은 도 1의 인쇄회로기판(1)의 제2층 회로 패턴(130)에 대응될 수 있다.

도 10을 참조하면, 제2 회로 패턴층(130)의 적어도 일부분 상에 제2 비아 패턴(135)을 형성한다. 제2 비아 패턴(135)이 형성되는 제2 회로 패턴층(130)은 접속 구조물 형성 영역(A)에 위치할 수 있다. 제2 비아 패턴(135)을 형성하는 방법은 도 6과 관련하여 상술한 제1 비아 패턴(115)을 형성하는 방법과 실질적으로 동일할 수 있다. 제2 비아 패턴(135)을 형성하는 방법은 일 예로서, SAP법 또는 MSAP법을 이용하는 도금 방법을 적용할 수 있다. 제2 비아 패턴(135)은 도 1의 인쇄회로기판(1)의 제1 층간 비아(135)에 대응될 수 있다.

도 11을 참조하면, 제1 매립 절연층(120) 및 제1 비아 패턴(115) 상에서, 제2 회로 패턴층(130) 및 제2 비아 패턴(135)을 덮는 제2 매립 절연층(140)을 형성한다. 제2 매립 절연층(140)을 형성하는 공정은, 도 7 및 도 8과 관련하여 상술한 제1 매립 절연층(120)의 형성 공정과 실질적으로 동일할 수 있다. 이에 따라 중복을 배제하기 위해 상세한 설명은 생략하기로 한다. 제2 매립 절연층(140)의 재질은 제1 매립 절연층(120)의 재질과 동일할 수 있다. 제2 매립 절연층(140)은 도 1의 인쇄회로기판(1)의 제1 층간 절연층(140)에 대응될 수 있다

도 12를 참조하면, 제2 비아 패턴(135) 및 제2 매립 절연층(140) 상에 제3 회로 패턴층(150)을 형성한다. 제3 회로 패턴층(150)을 형성하는 공정은 도 9와 관련하여 상술한 제2 회로 패턴층(130)을 형성하는 공정과 실질적으로 동일하다. 따라서, 중복을 배제하기 위해 상세한 설명은 생략하기로 한다. 제3 회로 패턴층(150)은 도 1의 인쇄회로기판(1)의 제1층 회로 패턴(150)에 대응될 수 있다.

도 13을 참조하면, 제2 매립 절연층(140)의 상부를 덮는 상부 마스크층(160a)을 형성한다. 구체적으로, 상부 마스크층(160a)은 제2 매립 절연층(140) 및 제2 비아 패턴(135) 상에서 제3 회로 패턴층(150)을 덮도록 형성될 수 있다. 또한, 제2 표면(101b) 상에서 접속 구조물 형성 영역(A) 및 캐비티 형성 영역(B)을 선택적으로 덮는 하부 마스크 패턴층(160b)를 형성한다.

이어서, 하부 마스크 패턴층(160b)에 의해 노출되는 금속 코어 기판(101)을 제2 표면(101b)으로부터 내부 방향으로 식각한다. 일 예로서, 상기 식각 방법은 건식 식각 또는 습식 식각 방법을 적용할 수 있다. 일 예로서, 금속 코어 기판(101)의 재질을 고려하여, 금속 코어 기판(101)을 식각할 수 있는 습식 식각액을 선택하고 이를 이용하여 습식 식각을 진행할 수 있다. 다른 예로서, 건식 식각을 선택할 경우, 금속 코어 기판(101)의 재질에 고려하여 식각 가스를 선택하고 플라즈마와 함께 식각을 진행할 수 있다.

그 결과, 도 14에 도시되는 바와 같이, 도 3 내지 도 5의 제1 트렌치 패턴(10) 내부를 채웠던 제1 매립 절연층(120)을 노출시키는 제2 트렌치 패턴(20)을 형성한다. 제2 트렌치 패턴(20)이 형성되는 과정에서, 접속 구조물 형성 영역(A)에 접속 구조물(101P)이 형성될 수 있다.

도 15를 참조하면, 제2 트렌치 패턴(20)을 채우는 제3 매립 절연층(170)을 형성한다. 이때, 제3 매립 절연층(170)을 형성하는 단계는, 먼저 제2 트렌치 패턴(20)을 절연재로 채운다. 다만, 이 과정에서 제2 트렌치 패턴(20) 외부에 추가적으로 형성된 상기 절연재를 평탄화 공정에 의해 제거하여, 최종적으로 제3 매립 절연층(170)의 표면이, 금속 코어 기판(101)의 제2 표면(101b)와 동일 평면 상에 위치하도록 한다. 일 실시 예에서, 제3 매립 절연층(170)은 제1 매립 절연층(120)과 동일한 재질로 이루어질 수 있다.

도 16을 참조하면, 제2 매립 절연층(140)의 상부를 덮는 상부 마스크층(180a)을 형성한다. 상부 마스크층(180a)은 제2 매립 절연층(140) 상에서 제3 회로 패턴층(150)을 덮도록 형성될 수 있다. 이어서, 하부 마스크 패턴층(180b)을 제3 매립 절연층(170)의 표면 및 접속 구조물(101P)의 표면 상에 형성한다. 하부 마스크 패턴층(180b)은 캐비티 형성 영역(B)을 노출시키고, 접속 구조물(101P)를 가릴 수 있다. 이어서, 하부 마스크 패턴층(180b)에 의해 노출되는 금속 코어 기판(101)의 부분을 식각할 수 있다. 즉, 하부 마스크 패턴층(180b)을 식각 마스크로 하여, 금속 코어 기판(101)의 부분을 제2 표면(101b)으로부터 내부 방향으로 선택적으로 식각할 수 있다. 그 결과, 금속 코어 기판(101)으로부터, 제1 회로 패턴층(110)을 노출시키는 캐비티(30)를 형성할 수 있다. 금속 코어 기판(101)의 제거 공정은 일 예로서, 건식 식각 또는 습식 식각의 방법에 의해 진행될 수 있다. 구체적인 실시 예에서, 금속 코어 기판(101)의 재질을 고려하여 습식 식각액을 선택하고, 이를 이용하는 습식 식각법을 적용할 수 있다. 다른 예로서, 건식 식각의 경우, 금속 코어 기판(101)의 재질에 고려하여 식각 가스를 선택하고 플라즈마와 함께 식각을 진행할 수 있다. 캐비티(30)가 형성된 후에 (180a, 180b)을 제거하여, 마스크 도 17에 도시된 바와 같은 인쇄회로기판 구조물을 형성할 수 있다.

결과적으로, 도 16 및 도 17에 도시된 공정이 완료됨으로써, 금속 코어 기판(101)으로부터 접속 구조물(101P) 및 캐비티(30)을 제조할 수 있다. 이때, 접속 구조물(101P)은 금속 코어 기판(101)의 두께(t1)와 실질적으로 동일한 높이(h1)를 가지며, 캐비티(30)는 금속 코어 기판(101)의 두께(t1)와 실질적으로 동일한 깊이(d1)을 가질 수 있다.

도 18을 참조하면, 제2 매립 절연층(140) 상에서 제3 회로 패턴층(150)을 선택적으로 덮는 솔더 레지스트 패턴층(190)을 형성한다. 솔더 레지스트 패턴층(190)에 의해 노출되는 제3 회로 패턴층(150)의 부분은 외부와의 전기적 연결을 위한 패드로 기능할 수 있다.

상술한 바와 같이, 도 2 내지 도 18과 관련한 제조 공정을 진행함으로써, 본 발명의 실시 예에 따라, 접속 구조물과 캐비티를 구비하는 인쇄회로기판을 제조할 수 있다.

본 발명의 실시예에서는, 소자칩을 수용하는 캐비티를 형성하기 위해, 기판을 드릴링하는 방법이 적용하지 않고, 금속 코어 기판의 일부분을 식각하는 방법을 채택할 수 있다. 이에 따라, 캐비티 형성 과정에서 기판이 물리적으로 손상받는 것을 상대적으로 억제할 수 있으며, 형성된 캐비티의 단면 프로파일의 균일성(uniformity)이 상대적으로 개선될 수 있다. 일 예로서, 상기 캐비티는 약 120 내지 200 μm의 깊이를 가질 수 있다.

이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

1: 인쇄회로기판,
A: 접속 구조물 형성 영역, B: 캐비티 형성 영역,
10: 제1 트렌치 패턴, 20: 제2 트렌치 패턴, 30: 캐비티,
101: 금속 코어 기판, 101a: 금속 코어 기판의 제1 표면,
101b: 금속 코어 기판의 제2 표면, 101P: 접속 구조물,
110: 제1 회로 패턴층 (제3층 회로 패턴),
115: 제1 비아 패턴 (제2 층간 비아),
120: 제1 매립 절연층 (제2 층간 절연층),
130: 제2 회로 패턴층 (제2층 회로 패턴),
135: 제2 비아 패턴 (제1 층간 비아),
140: 제2 매립 절연층 (제1 층간 절연층),
150: 제3 회로 패턴층 (제1층 회로 패턴),
160a: 상부 마스크층, 160b: 하부 마스크 패턴층,
170: 제3 매립 절연층,
180a: 상부 마스크층, 180b: 하부 마스크 패턴층,
190: 솔더 레지스트 패턴층.

Claims

(a) 서로 반대 방향에 위치하는 제1 표면 및 제2 표면을 구비하는 금속 코어 기판을 준비하는 단계;
(b) 상기 제1 표면으로부터 상기 금속 코어 기판 내부 방향으로 위치하는 제1 트렌치 패턴을 형성하되, 상기 제1 트렌치 패턴은 상기 금속 코어 기판에 대하여 접속 구조물 형성 영역 및 캐비티 형성 영역을 서로 구분시키는 단계;
(c) 상기 접속 구조물 영역 및 상기 캐비티 형성 영역에 대응되는 상기 제1 표면 상에 제1 회로 패턴층을 형성하는 단계;
(d) 상기 제1 회로 패턴층 중 적어도 일부분 상에 제1 비아 패턴을 형성하는 단계;
(e) 상기 제1 트렌치 패턴을 채우고 상기 제1 회로 패턴층 및 상기 제1 비아 패턴을 덮는 제1 매립 절연층을 형성하는 단계;
(f) 상기 제2 표면으로부터 상기 금속 코어 기판을 선택적으로 식각하여, 접속 구조물을 형성하며 또한, 상기 제1 트렌치 패턴 내부의 상기 제1 매립 절연층을 노출시키는 제2 트렌치 패턴을 형성하는 단계;
(g) 상기 제2 트렌치 패턴을 채우는 제2 매립 절연층을 형성하는 단계;
(h) 상기 캐비티 형성 영역에 위치하는 상기 금속 코어 기판의 부분을 상기 제2 표면으로부터 내부 방향으로 제거하여, 상기 제1 회로 패턴층을 노출시키는 캐비티를 형성하는 단계를 포함하되,
상기 접속 구조물은 상기 금속 코어 기판이 식각된 후에 잔존하는 부분이며, 외부 접속을 위해 인쇄회로기판 외부로 노출되며,
상기 캐비티는 상기 금속 코어 기판이 식각됨으로써 형성되는
금속 코어 기판을 이용하는 인쇄회로기판의 제조 방법
제1 항에 있어서,
(a) 단계에서
상기 금속 코어 기판은 구리, 니켈, 또는 철 재질로 이루어지는
금속 코어 기판을 이용하는 인쇄회로기판의 제조 방법.
제1 항에 있어서,
(a) 단계에서,
상기 금속 코어 기판의 두께는 상기 캐비티의 깊이 및 상기 접속 구조물의 높이와 동일한
금속 코어 기판을 이용하는 인쇄회로기판의 제조 방법.
제1 항에 있어서,
(b) 단계에서,
상기 제1 트렌치 패턴을 형성하는 단계는
상기 금속 코어 기판을 상기 제1 표면으로부터 내부 방향으로 선택적으로 식각하여, 상기 제1 트렌치 패턴의 바닥면이 상기 금속 코어 기판의 내부에 위치하도록 하는 단계를 포함하는
금속 코어 기판을 이용하는 인쇄회로기판의 제조 방법.
제1 항에 있어서,
(c) 단계에서,
상기 제1 회로 패턴층을 형성하는 단계는
(c1) 상기 제1 트렌치 패턴의 내부를 레지스트 물질로 매립하는 단계;
(c2) 상기 제1 표면 상에 상부 레지스트 패턴층을 형성하고, 상기 제2 표면을 덮는 하부 레지스트층을 형성하는 단계;
(c3) 상기 상부 레지스트 패턴층을 이용하는 도금법을 수행하여, 상기 금속 코어 기판의 상기 제1 표면 상에 도금 패턴층을 형성하는 단계; 및
(c4) 상기 도금 패턴층이 형성된 후에 상기 레지스트 물질, 상기 상부 레지스트 패턴층 및 상기 하부 레지스트층을 제거하는 단계를 포함하는
금속 코어 기판을 이용하는 인쇄회로기판의 제조 방법.
제5 항에 있어서,
상기 도금법은
SAP(Semi-Additive Process) 또는 MSAP(Modified Semi-Additive Process)를 포함하는
금속 코어 기판을 이용하는 인쇄회로기판의 제조 방법.
제1 항에 있어서,
(d) 단계에서,
상기 비아 패턴을 형성하는 단계는
상기 접속 구조물 형성 영역에 위치하는 상기 회로 패턴층 상에 도금 패턴층을 형성하되,
상기 도금 패턴층을 형성하는 방법은
SAP(Semi-Additive Process) 또는 MSAP(Modified Semi-Additive Process)를 적용하는
금속 코어 기판을 이용하는 인쇄회로기판의 제조 방법.
제1 항에 있어서,
(e) 단계는
(e1) 절연재를 준비하는 단계;
(e2) 상기 절연재를 상기 금속 코어 기판과 접합시키되, 상기 절연재가 상기 제1 트렌치 패턴, 상기 제1 회로 패턴층 및 상기 제1 비아 패턴을 매립시키도록 하는 단계; 및
(e3) 상기 제1 비아 패턴의 상면이 노출되도록 상기 절연재를 평탄화시키는 단계를 포함하는
금속 코어 기판을 이용하는 인쇄회로기판의 제조 방법.
제1 항에 있어서,
(e) 단계는
상기 제1 매립 절연층의 상면과 상기 제1 비아 패턴의 상면이 동일 평면 상에 놓이도록, 상기 제1 매립 절연층을 형성하는 단계를 포함하는
금속 코어 기판을 이용하는 인쇄회로기판의 제조 방법.
제9 항에 있어서,
(e) 단계 이후에,
상기 제1 매립 절연층 및 상기 제1 비아 패턴 상에 제2 회로 패턴층을 형성하는 단계;
상기 제2 회로 패턴층의 적어도 일부분 상에 제2 비아 패턴을 형성하는 단계;
상기 제1 매립 절연층 및 상기 제1 비아 패턴 상에서, 상기 제2 회로 패턴층 및 상기 제2 비아 패턴을 덮는 제2 매립 절연층을 형성하는 단계; 및
상기 제2 비아 패턴 및 상기 제2 매립 절연층 상에 제3 회로 패턴층을 형성하는 단계를 더 포함하는
금속 코어 기판을 이용하는 인쇄회로기판의 제조 방법.
제1 항에 있어서,
(f) 단계는
(f1) 상기 제1 매립 절연층의 상부를 덮는 상부 마스크층을 형성하는 단계;
(f2) 상기 제2 표면 상에서 상기 접속 구조물 형성 영역 및 상기 캐비티 형성 영역을 선택적으로 덮는 하부 마스크 패턴층을 형성하는 단계;
(f3) 상기 하부 마스크 패턴층에 의해 노출되는 상기 금속 코어 기판을 상기 제2 표면으로부터 내부 방향으로 식각하는 단계를 포함하는
금속 코어 기판을 이용하는 인쇄회로기판의 제조 방법.
제1 항에 있어서,
(g) 단계는
(g1) 상기 제2 트렌치 패턴의 내부를 절연재를 채우는 단계;
(g2) 상기 제2 트렌치 패턴의 내부를 절연재로 채우는 과정에서, 상기 제2 트렌치 패턴의 외부에 추가로 형성된 상기 절연재를 평탄화 공정에 의해 제거하는 단계를 포함하되,
상기 제2 매립 절연층의 표면이, 상기 금속 코어 기판의 상기 제2 표면과 동일 평면 상에 위치하도록 하는 단계를 포함하는
금속 코어 기판을 이용하는 인쇄회로기판의 제조 방법.
제12 항에 있어서,
(h) 단계에서,
상기 캐비티를 형성하는 단계는
(h1) 상기 제1 매립 절연층의 상부를 덮는 상부 마스크층을 형성하는 단계;
(h2) 상기 캐비티 형성 영역을 노출시키고 상기 접속 구조물을 가리는 하부 마스크 패턴층을, 상기 제2 매립 절연층의 표면 및 상기 접속 구조물 상에 형성하는 단계; 및
(h3) 상기 하부 마스크 패턴층에 의해 노출되는 상기 금속 코어 기판의 부분을 식각하는 단계를 포함하는
금속 코어 기판을 이용하는 인쇄회로기판의 제조 방법.
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