KR101598271B1 - Board for probe card, manufacturing method of the same and probe card - Google Patents
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Abstract
본 발명의 일 실시형태는 제1 세라믹 적층체 및 상기 제1 세라믹 적층체의 일면에 배치되고 전자부품을 수용하기 위한 캐비티가 형성된 제2 세라믹 적층체를 포함하는 세라믹 기판; 상기 제1 세라믹 적층체 및 상기 제2 세라믹 적층체에 인쇄된 도전성 패턴; 상기 도전성 패턴을 전기적으로 연결하는 도전성 비아; 및 상기 캐비티에 배치되는 커패시터;를 포함하며, 상기 캐비티는 상기 커패시터의 두께보다 더 큰 깊이를 갖도록 형성하여 상기 커패시터 수용 후 하부에 일정 공간이 확보되는 커패시터 내장형 프로브 카드용 기판을 제공할 수 있다.One embodiment of the present invention is a ceramic substrate comprising a first ceramic laminate and a second ceramic laminate disposed on one surface of the first ceramic laminate and having a cavity for accommodating electronic components formed therein; A conductive pattern printed on the first ceramic laminate and the second ceramic laminate; A conductive via electrically connecting the conductive pattern; And a capacitor disposed in the cavity, wherein the cavity is formed to have a depth greater than the thickness of the capacitor, and a predetermined space is secured in the lower portion after the capacitor is received.
Description
본 발명은 커패시터 내장형 프로브 카드용 기판, 커패시터 내장형 프로브 카드용 기판의 제조방법 및 프로브 카드에 관한 것이다.The present invention relates to a substrate for a built-in capacitor type probe card, a method for manufacturing a substrate for a built-in capacitor type probe card, and a probe card.
반도체 디바이스는 웨이퍼 상에 회로패턴 및 검사를 위한 접촉패드를 형성하는 패브리케이션(fabrication) 공정과, 회로패턴 및 접촉패드가 형성된 웨이퍼를 각각의 개별 칩으로 조립하는 어셈블리(assembly) 공정을 통해 제조된다.
A semiconductor device is fabricated through a fabrication process for forming a circuit pattern and a contact pad for inspection on a wafer, and an assembly process for assembling a circuit pattern and a wafer on which the contact pad is formed into respective individual chips .
이러한 패브리케이션 공정과 어셈블리 공정 사이에는 웨이퍼 상에 형성된 접촉패드에 전기신호를 인가하여 웨이퍼의 전기적 특성을 검사하는 검사 공정(EDS; Electrical Die Sorting)이 수행되며, 반도체 디바이스는 이러한 검사 공정에 의해 양품과 불량품으로 분류된다.
Between the fabrication process and the assembly process, an electrical signal is applied to the contact pads formed on the wafer to perform electrical die sorting (EDS) to check the electrical characteristics of the wafer. And defective products.
이러한 반도체 디바이스의 전기적 특성 검사에는 검사신호의 발생과 검사결과의 판정을 담당하는 테스터(tester), 퍼포먼스 보드(performance board), 반도체 웨이퍼의 로딩(loading)과 언로딩(unloading)을 담당하는 프로브 스테이션(probe station), 척(chuck), 프로버(prober) 및 프로브 카드(probe card) 등을 포함하는 검사 장치가 주로 사용되고 있다.
The electrical characteristic inspection of the semiconductor device includes a tester, a performance board, and a probe station for loading and unloading semiconductor wafers, which are responsible for generation of inspection signals and determination of inspection results. an inspection apparatus including a probe station, a chuck, a prober, and a probe card is mainly used.
이 중 프로브 카드는 반도체 웨이퍼와 테스터의 전기적 연결을 담당하는 것으로서, 테스터에서 발생한 신호를 퍼포먼스 보드를 통해 전달받아 이를 웨이퍼 내 칩의 패드들로 전달하고, 이러한 칩의 패드들로부터 출력되는 신호를 퍼포먼스 보드를 통해 테스터로 전달하는 역할을 수행한다.
The probe card is responsible for electrical connection between the semiconductor wafer and the tester. The probe card receives a signal generated by the tester through a performance board, transfers the signal to the pads of the chip in the wafer, To the tester through the board.
이러한 프로브 카드는, 회로 패턴, 전극 패드 및 비아전극 등을 포함하는 복수 개의 세라믹 그린 시트를 적층하여 적층체를 제작한 후, 이 적층체를 소성시켜 기판을 제조하고, 이 기판에 프로브 핀을 결합한 형태로 구성될 수 있다.
Such a probe card is manufactured by laminating a plurality of ceramic green sheets including a circuit pattern, an electrode pad, a via electrode and the like to produce a laminate, firing the laminate to manufacture a substrate, . ≪ / RTI >
반도체 회로의 집적 기술 개발로 인해 반도체 디바이스의 크기에 대한 소형화가 계속 진행됨에 따라 이러한 반도체 디바이스의 검사 장치도 높은 정밀도가 요구되어 패브리케이션 공정에 의해 웨이퍼에 형성되는 회로패턴 및 회로패턴과 연결된 접촉패드가 고집적으로 형성되고 있다.
As miniaturization of semiconductor devices continues to be progressed due to the development of semiconductor circuit integration technology, inspection devices of such semiconductor devices are required to have high precision, so that circuit patterns formed on the wafers by the fabrication process and contact pads Are formed in a highly integrated manner.
고집적으로 형성된 웨이퍼의 검사를 위한 고집적의 프로브 카드용 기판에서는 동작 평가 시 필요한 전류의 증가로 인한 파워 노이즈의 문제가 심각하게 발생하고 있는 상황이며 디 커플링 커패시터가 테스트 핀 영역과 떨어진 기판 표면의 외부 영역에 실장되는 현재의 세라믹 기판 구조로는 파워 노이즈의 추가적인 개선이 어려운 상황이다.In a highly integrated probe card substrate for inspection of highly integrated wafers, there is a serious problem of power noise due to an increase in current required for operation evaluation, and the decoupling capacitor is located outside the test pin region It is difficult to further improve the power noise in the current ceramic substrate structure mounted in the region.
이러한 문제의 해결을 위하여 프로브 카드용 기판의 구조 개선 및 이를 통한 노이즈의 개선이 요구된다.In order to solve such a problem, it is required to improve the structure of the substrate for the probe card and to improve the noise therefrom.
본 발명은 내구성 및 노이즈 저감 효과가 뛰어난 커패시터 내장형 프로브 카드용 기판, 커패시터 내장형 프로브 카드용 기판의 제조방법 및 프로브 카드를 제공하고자 한다.An object of the present invention is to provide a substrate for a capacitor-embedded probe card having excellent durability and noise reduction effect, a method for manufacturing a substrate for a capacitor-embedded probe card, and a probe card.
본 발명의 일 실시형태는 제1 세라믹 적층체 및 상기 제1 세라믹 적층체의 일면에 배치되고 전자부품을 수용하기 위한 캐비티가 형성된 제2 세라믹 적층체를 포함하는 세라믹 기판; 상기 제1 세라믹 적층체 및 상기 제2 세라믹 적층체에 인쇄된 도전성 패턴; 상기 도전성 패턴을 전기적으로 연결하는 도전성 비아; 및 상기 캐비티에 배치되는 커패시터;를 포함하며, 상기 캐비티는 상기 커패시터의 두께보다 더 큰 깊이를 갖도록 형성하여 상기 커패시터 수용 후 하부에 일정 공간이 확보되는 커패시터 내장형 프로브 카드용 기판을 제공할 수 있다.
One embodiment of the present invention is a ceramic substrate comprising a first ceramic laminate and a second ceramic laminate disposed on one surface of the first ceramic laminate and having a cavity for accommodating electronic components formed therein; A conductive pattern printed on the first ceramic laminate and the second ceramic laminate; A conductive via electrically connecting the conductive pattern; And a capacitor disposed in the cavity, wherein the cavity is formed to have a depth greater than the thickness of the capacitor, and a predetermined space is secured in the lower portion after the capacitor is received.
상기 도전성 패턴은 상기 제1 세라믹 적층체의 타면에 형성되어 테스트 핀과 연결되는 패턴을 포함할 수 있다.
The conductive pattern may include a pattern formed on the other surface of the first ceramic laminated body and connected to the test pin.
상기 캐비티의 상부는 상기 제1 세라믹 적층체와 접하며, 상기 커패시터는 상기 캐비티의 상부에 실장될 수 있다.
An upper portion of the cavity is in contact with the first ceramic laminate, and the capacitor can be mounted on the upper portion of the cavity.
상기 제1 세라믹 적층체의 두께를 t1이라고 할 때, 0.05mm ≤ t1 ≤ 1.2mm를 만족할 수 있다.
When the thickness of the first ceramic laminate is t1, 0.05 mm? T1? 1.2 mm can be satisfied.
상기 세라믹 기판의 두께를 T라고 할 때, T ≥ 2.0mm 을 만족할 수 있다.
When the thickness of the ceramic substrate is T, T? 2.0 mm can be satisfied.
상기 커패시터는 1000 내지 1400℃에서 소성 가능한 고유전율의 세라믹을 포함할 수 있다.
The capacitor may include a ceramic having a high dielectric constant capable of being fired at 1000 to 1400 占 폚.
상기 세라믹 기판은 알루미나(Al2O3) 및 글라스(glass)를 포함하며, 상기 글라스는 상기 알루미나 100 중량부에 대하여 100 내지 233 중량부로 포함될 수 있다.
The ceramic substrate includes alumina (Al 2 O 3 ) and glass, and the glass may be included in 100 to 233 parts by weight with respect to 100 parts by weight of the alumina.
상기 세라믹 기판의 굽힘 강도는 150MPa 내지 350MPa일 수 있다.
The bending strength of the ceramic substrate may be 150 MPa to 350 MPa.
본 발명의 다른 일 실시형태는 유전체 층을 포함하는 커패시터를 제조하는 단계; 복수의 그린시트를 마련하는 단계; 상기 그린시트에 도전성 패턴, 도전성 비아 및 상기 커패시터의 내장을 위한 수용부를 마련하는 단계; 상기 커패시터가 수용부에 내장되도록 상기 그린시트를 적층하여 그린시트 적층체를 형성하는 단계; 및 상기 그린시트 적층체를 소성하여 제1 세라믹 적층체, 상기 제1 세라믹 적층체의 일면에 형성되며 커패시터가 수용된 캐비티를 포함하는 세라믹 기판을 형성하는 단계; 를 포함하며, 상기 캐비티는 상기 커패시터의 두께보다 더 큰 깊이를 갖도록 형성하여 상기 커패시터 수용 후 하부에 일정 공간이 확보되는 커패시터 내장형 프로브 카드용 기판의 제조방법을 제공할 수 있다.
Another embodiment of the present invention is a method of manufacturing a capacitor, comprising: fabricating a capacitor including a dielectric layer; Providing a plurality of green sheets; Providing the green sheet with a conductive pattern, a conductive via, and a receptacle for the interior of the capacitor; Forming a green sheet laminate by laminating the green sheets so that the capacitors are embedded in the accommodating portion; And firing the green sheet laminate to form a first ceramic laminate, a ceramic substrate formed on one surface of the first ceramic laminate and including a cavity in which a capacitor is accommodated; Wherein the cavity is formed to have a depth greater than the thickness of the capacitor, and a predetermined space is secured in the lower portion after the capacitor is received.
상기 제1 세라믹 적층체의 두께를 t1이라고 할 때, 0.05mm ≤ t1 ≤ 1.2mm를 만족할 수 있다.
When the thickness of the first ceramic laminate is t1, 0.05 mm? T1? 1.2 mm can be satisfied.
상기 세라믹 기판의 두께를 T라고 할 때, T ≥ 2.0mm 을 만족할 수 있다.
When the thickness of the ceramic substrate is T, T? 2.0 mm can be satisfied.
상기 유전체 층의 소성온도는 상기 적층체의 소성온도보다 높을 수 있다.
The firing temperature of the dielectric layer may be higher than the firing temperature of the laminate.
상기 세라믹 기판은 알루미나(Al2O3) 및 글라스(glass)를 포함하며, 상기 글라스는 상기 알루미나 100 중량부에 대하여 100 내지 233 중량부로 포함될 수 있다.
The ceramic substrate includes alumina (Al 2 O 3 ) and glass, and the glass may be included in 100 to 233 parts by weight with respect to 100 parts by weight of the alumina.
본 발명의 또 다른 일 실시형태는 제1 세라믹 적층체 및 상기 제1 세라믹 적층체의 일면에 배치되고 전자부품을 수용하기 위한 캐비티가 형성된 제2 세라믹 적층체를 포함하는 세라믹 기판; 상기 세라믹 기판에 형성되며, 상기 제1 세라믹 적층체의 타면에 형성되는 연결 패턴을 포함하는 도전성 패턴; 상기 도전성 패턴을 전기적으로 연결하는 도전성 비아; 상기 캐비티에 배치되는 커패시터; 및 상기 연결 패턴과 연결되는 테스트 핀;을 포함하며, 상기 제1 세라믹 적층체의 두께를 t1이라고 할 때, 0.05mm ≤ t1 ≤ 1.2mm를 만족하는 커패시터 내장형 프로브 카드용 기판을 제공할 수 있다.Another embodiment of the present invention is a ceramic substrate comprising: a ceramic substrate comprising a first ceramic laminate and a second ceramic laminate disposed on one surface of the first ceramic laminate and having a cavity for accommodating electronic components; A conductive pattern formed on the ceramic substrate and including a connection pattern formed on the other surface of the first ceramic laminate; A conductive via electrically connecting the conductive pattern; A capacitor disposed in the cavity; And a test pin connected to the connection pattern. When the thickness of the first ceramic laminated body is t1, the substrate for a capacitor embedded probe card satisfying 0.05 mm? T1? 1.2 mm can be provided.
본 발명에 의하면, 내구성이 강하고 노이즈 감소 효과가 뛰어난 프로브 카드용 기판, 그 제조방법 및 프로브 카드를 제공할 수 있다.According to the present invention, it is possible to provide a substrate for a probe card having high durability and excellent noise reduction effect, a manufacturing method thereof, and a probe card.
도 1은 본 발명에 따른 커패시터 내장형 프로브 카드용 기판을 개략적으로 나타내는 단면도이다.
도 2는 본 발명에 따른 커패시터 내장형 프로브 카드용 기판의 제조방법을 설명하기 위한 순서도이다.
도 3a 내지 도 3e는 본 발명에 따른 커패시터 내장형 프로브 카드용 기판의 제조방법의 각 공정을 나타내는 단면도이다.
도 4는 본 발명에 따른 프로브 카드를 개략적으로 나타내는 단면도이다.1 is a cross-sectional view schematically showing a substrate for a capacitor-embedded probe card according to the present invention.
2 is a flowchart illustrating a method of manufacturing a substrate for a capacitor-embedded probe card according to the present invention.
3A to 3E are cross-sectional views showing respective steps of a method for manufacturing a substrate for a capacitor-embedded probe card according to the present invention.
4 is a cross-sectional view schematically showing a probe card according to the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention may be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Furthermore, embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Accordingly, the shapes and sizes of the elements in the drawings may be exaggerated for clarity of description, and the elements denoted by the same reference numerals in the drawings are the same elements.
커패시터 내장형 Built-in capacitor
프로브Probe
카드용 기판(200) The
도 1은 본 발명에 따른 커패시터 내장형 프로브 카드용 기판(200)을 개략적으로 나타내는 단면도이다.
1 is a cross-sectional view schematically showing a
본 발명에 따른 커패시터 내장형 프로브 카드용 기판(200)은 제1 세라믹 적층체(41) 및 상기 제1 세라믹 적층체의 일면에 배치되고 전자부품을 수용하기 위한 캐비티(C)가 형성된 제2 세라믹 적층체(42, 43)을 포함하는 세라믹 기판(40); 상기 세라믹 기판에 형성된 도전성 패턴(11); 상기 도전성 패턴을 전기적으로 연결하는 도전성 비아(12); 및 상기 캐비티에 배치되는 커패시터(100);를 포함할 수 있다.A
상기 도전성 패턴(11)은 상기 제1 세라믹 적층체(41)의 타면에 형성되어 테스트 핀과 연결되는 제1 패턴(연결 패턴)과 상기 세라믹 기판의 내부에 배치되는 제2 패턴을 포함할 수 있다.
The
상기 세라믹 기판은 다수의 절연층(41 내지 47)이 적층되어 형성될 수 있으며, 캐비티가 형성된 절연층은 제2 세라믹 적층체(42, 43)로, 제2 세라믹 적층체의 상부에 형성어 테스트 핀과 인접하게 배치되는 절연층(41)은 제1 세라믹 적층체(41)로 정의될 수 있다.The ceramic substrate may be formed by stacking a plurality of
세라믹 기판은 제1 세라믹 적층체 및 제2 세라믹 적층체 외에 신호층, 접지층 등을 내장하기 위한 추가의 절연층을 포함할 수 있으며, 추가의 절연층은 도면부호 44 내지 47로 표시하였다.
In addition to the first ceramic laminate and the second ceramic laminate, the ceramic substrate may include an additional insulating layer for embedding a signal layer, a ground layer and the like, and the additional insulating layer is indicated by 44 to 47. [
상기 세라믹 기판(40)은 저온 소성이 가능한 LTCC(Low temperature co-fired ceracmics)를 포함할 수 있으며 상기 세라믹 기판은 900℃ 이하의 온도에서 소성이 가능한 LTCC를 포함할 수 있다.The
본 발명의 일 실시형태에 따르면 상기 LTCC는 알루미나(Al2O3) 및 글라스(glass)를 포함할 수 있다. 상기 글라스는 상기 알루미나 100 중량부에 대하여 100 내지 233 중량부로 포함될 수 있다.According to one embodiment of the present invention, the LTCC may include alumina (Al 2 O 3 ) and glass. The glass may be included in an amount of 100 to 233 parts by weight based on 100 parts by weight of the alumina.
상기 글라스는 M-Al-Si-O(상기 M은 Ca, Sr 또는 Ba)계의 결정화 글라스 또는 Si-B-R-O(R은 알칼리금속으로서 Li, Na, K 등)계 보로실리케이트 글라스일 수 있다.
The glass may be a crystallized glass of M-Al-Si-O (M is Ca, Sr or Ba) or Si-BRO (R is an alkali metal Li, Na, K or the like) borosilicate glass.
이에 한정되는 것은 아니나 본 발명의 일 실시형태에 따른 LTCC는 M원소(상기 M은 Ca, Sr 또는 Ba)를 25 내지 40wt%, 알루미늄(Al)을 30 내지 45wt%, 실리콘(Si)을 5 내지 20wt%, 기타 첨가원소(Zn, B, Mg 등)을 0.1 내지 5wt% 포함하는 글라스를 포함할 수 있다.
The LTCC according to an embodiment of the present invention may include 25 to 40 wt% of M element (M is Ca, Sr, or Ba), 30 to 45 wt% of aluminum (Al) (Zn, B, Mg, etc.) in an amount of 0.1 to 5 wt%.
상기 LTCC는 글라스의 낮은 융점으로 인해 상기 LTCC는 900℃ 이하의 온도에서 소성이 가능하다, 바람직하게는 870℃에서 소성이 가능할 수 있다.
Due to the low melting point of the glass, the LTCC can be fired at a temperature of 900 ° C or lower, preferably at 870 ° C.
나아가 상기 LTCC의 굽힘 강도는 이에 제한되는 것은 아니나 150MPa 내지 350MPa 일 수 있다.
Further, the bending strength of the LTCC is not limited to 150 MPa to 350 MPa.
상기 커패시터(100)는 고유전율의 유전체 층(111)을 포함할 수 있다.The
나아가 상기 커패시터는 복수의 유전체 층(111)을 포함하는 본체(110), 상기 본체 내에 배치되는 내부전극(121, 122) 및 상기 내부전극과 전기적으로 접속하는 외부전극(131, 132)을 포함하는 적층 세라믹 커패시터일 수 있다.
Further, the capacitor includes a
상기 유전체 층은 1000 내지 1400℃에서 소성 가능한 고유전율의 세라믹을 포함할 수 있다.
The dielectric layer may include a ceramic having a high dielectric constant capable of being fired at 1000 to 1400 占 폚.
즉 본 발명은 900℃ 이하의 온도에서 소성이 가능한 LTCC로 세라믹 기판을 형성함으로써, 커패시터를 내장한 상태로 소성하여 본 발명의 프로브 카드용 기판을 형성할 수 있다.
That is, the present invention can form a substrate for a probe card of the present invention by forming a ceramic substrate with LTCC capable of being fired at a temperature of 900 ° C or less and firing with a capacitor built therein.
HTCC나 뮬라이트를 포함하는 세라믹 기판과 달리 본 발명의 세라믹 기판(40)은 LTCC를 포함함으로써, 적층체의 소성과정에서 캐비티(C)에 배치된 커패시터(100)에 영향을 미치지 않을 수 있다. 즉 적층체의 소성 온도가 커패시터에 포함된 유전체 층의 소성 온도보다 낮아 기 소성된 커패시터를 내부(캐비티)에 배치한 채로 적층체가 소성되더라도 커패시터가 손상되지 않는다.
Unlike a ceramic substrate including HTCC or mullite, the
상기 제1 세라믹 적층체(41)는 상기 제2 세라믹 적층체(42, 43)와 접하고 있으며, 상기 캐비티(C)의 깊이는 상기 제2 세라믹 적층체(42, 43)의 총 두께와 동일하게 형성될 수 있다. 즉 상기 제2 세라믹 적층체의 두께가 상기 캐비티의 깊이와 동일하므로 상기 제1 세라믹 적층체는 상기 캐비티와 접하도록 형성될 수 있다.The first ceramic
도 1에서 상기 제1 세라믹 적층체는 단일층으로 표현되었으나, 제1 세라믹 적층체의 두께를 고려하여 1층 이상의 절연층를 적층하여 형성할 수 있다.
In FIG. 1, the first ceramic laminated body is represented by a single layer, but one or more insulating layers may be laminated in consideration of the thickness of the first ceramic laminated body.
상기 캐비티에서 상기 제1 세라믹 적층체와 접하는 부분을 캐비티의 상부로, 그 반대편은 캐비티의 하부로 정의할 수 있다.A portion of the cavity in contact with the first ceramic laminated body may be defined as an upper portion of the cavity, and an opposite portion thereof may be defined as a lower portion of the cavity.
상기 커패시터는 상기 캐비티의 상부에 실장될 수 있다. 다시 말해, 상기 커패시터는 제1 세라믹 적층체의 일면에 실장될 수 있다. 커패시터가 캐비티의 하부에 실장되지 않고, 상부에 실장되면 테스트 핀과 보다 인접하게 배치되어 테스트 핀과의 물리적인 거리가 가까워져 기생 인덕턴스에 의해 발생할 수 있는 파워 노이즈가 보다 감소할 수 있다.
The capacitor may be mounted on top of the cavity. In other words, the capacitor can be mounted on one side of the first ceramic laminate. When the capacitor is mounted on the upper part of the cavity without being mounted on the lower part of the cavity, the physical distance between the test pin and the test pin becomes closer to the test pin, so that the power noise caused by the parasitic inductance can be further reduced.
또한 상기 캐비티는 상기 커패시터의 두께보다 더 큰 깊이를 갖도록 형성되어 커패시터 수용 후 캐비티의 하부는 일정 공간이 확보될 수 있다.Further, the cavity is formed to have a depth greater than the thickness of the capacitor, so that a certain space can be secured in the lower portion of the cavity after the capacitor is accommodated.
즉 상기 캐비티(C)는 커패시터가 수용되더라도 일정공간(g)-갭-을 확보할 수 있다.That is, the cavity C can secure a certain space g-gap even if the capacitor is accommodated.
캐비티 내에서 커패시터 수용 후 일정 공간(갭)이 확보되지 않으면, 그린시트 적층체의 소성 과정에서 내장된 커패시터가 캐비티의 외벽(세라믹 기판을 형성하는 그린시트)과 접촉하여 반응하는 문제가 발생할 수 있으며, 이때 커패시터와 그린시트 사이의 수축률 및 열팽창률의 차이에 의해 캐비티의 형상이 변형되거나 커패시터가 파손될 수 있다.If a certain space (gap) is not ensured after the capacitor is accommodated in the cavity, a problem may arise in that the built-in capacitor is in contact with the outer wall of the cavity (green sheet forming the ceramic substrate) during the firing process of the green sheet laminate At this time, the shape of the cavity may be deformed or the capacitor may be broken due to the difference between the shrinkage ratio and the thermal expansion coefficient between the capacitor and the green sheet.
또한 소성 후 프로브 카드용 기판으로 사용될 때, 테스트 핀으로부터 전달된 하중에 의한 기판의 휨이 발생하는 경우, 캐비티 내의 갭이 확보되지 않으면 내장된 커패시터가 파손될 수 있다.
Also, when the substrate is used as a substrate for a probe card after firing, if the substrate is warped by a load transferred from the test pin, the built-in capacitor may be damaged if a gap in the cavity is not secured.
상기 제1 세라믹 적층체의 두께(t1)는 상기 캐비티와 접하는 상기 제1 세라믹 적층체의 일면으로부터, 테스트 핀과의 연결을 위한 제1 패턴(연결 패턴)이 배치된 타면까지의 거리로 볼 수 있다.The thickness t1 of the first ceramic laminated body may be a distance from one surface of the first ceramic laminate in contact with the cavity to the other surface on which the first pattern for connection with the test pin have.
즉 제1 세라믹 적층체의 두께(t1)는 상기 캐비티(C)로부터 테스트 핀과의 연결을 위한 제1 패턴이 배치되는 세라믹 기판(40)의 일면까지의 거리로 볼 수 있다.
That is, the thickness t1 of the first ceramic laminated body can be seen as a distance from the cavity C to one surface of the
본 발명의 일 실시형태에 따른 커패시터 내장형 프로브 카드용 기판은 전자부품이나 반도체 웨이퍼의 불량을 테스트하기 위한 프로브 카드용 기판으로 내부에 커패시터가 내장된 것을 특징으로 한다.
A substrate for a capacitor-embedded probe card according to an embodiment of the present invention is a substrate for a probe card for testing defects of an electronic component or a semiconductor wafer, and has a built-in capacitor therein.
특히 본 발명은 캐비티(C)로부터 테스트 핀과의 연결을 위한 도전성 패턴이 배치되는 세라믹 기판(40)의 일면까지의 거리, 즉 제1 세라믹 적층체(41)의 두께(t1)를 제어하여 임피던스의 감소효과 및 내구성이 우수한 프로브 카드용 기판을 제공할 수 있다.
Particularly, the present invention controls the distance from the cavity C to one surface of the
구체적으로 상기 제1 세라믹 적층체의 두께(t1)는 0.05mm 내지 1.2mm일 수 있다. 상기 제1 세라믹 적층체의 두께가 0.05 미만으로 형성되는 경우, 본 발명의 프로브 카드용 기판을 이용하여 전자부품이나 반도체 웨이퍼의 불량을 테스트하는 과정에서 테스트 핀을 통하여 전달되는 하중을 견디지 못하고 제1 세라믹 적층체가 파괴되는 문제가 있으며 상기 제1 세라믹 적층체의 두께가 1.2mm를 초과하는 경우, 커패시터와 테스트 핀과의 거리로 인해 노이즈 임피던스가 증가하는 문제가 발생한다.
Specifically, the thickness t1 of the first ceramic laminated body may be 0.05 mm to 1.2 mm. In the case where the thickness of the first ceramic laminated body is less than 0.05, the substrate for a probe card of the present invention can not withstand the load transmitted through the test pin in the process of testing defects of electronic parts or semiconductor wafers, There is a problem that the ceramic laminated body breaks down. When the thickness of the first ceramic laminated body exceeds 1.2 mm, the noise impedance increases due to the distance between the capacitor and the test pin.
나아가 도전성 바아의 직경을 크게 증가시키는 경우, 제1 세라믹 적층체의 두께를 증가시킬 수 있을 것으로 예상되나, 기판의 집적도를 일정 수준으로 유지하기 위한 도전성 비아(12)의 직경 상한이 100μm인 점을 고려할 때 커패시터의 내장 위치가 테스트 핀과의 연결을 위한 도전성 패턴이 배치되는 세라믹 기판(40)의 일면으로 부터 1.2mm를 초과하게 되는 경우, 노이즈 임피던스가 증가하여 노이즈 임피던스의 허용 상한치인 20mΩ을 초과하는 문제가 발생한다.
Further, when the diameter of the conductive bar is greatly increased, it is expected that the thickness of the first ceramic laminated body can be increased. However, the upper limit of the diameter of the conductive via 12 for keeping the degree of integration of the substrate at a certain level is 100 μm When considering that the built-in position of the capacitor exceeds 1.2 mm from one side of the
따라서 상기 제1 세라믹 적층체의 두께(t1)는 0.05mm 내지 1.2mm 인 것이 바람직하다.
Therefore, the thickness t1 of the first ceramic laminated body is preferably 0.05 mm to 1.2 mm.
나아가 프로브 카드용 기판으로 사용되기 위하여, 상기 세라믹 기판의 두께(T)는 2.0mm 이상인 것이 바람직하다. 상기 세라믹 기판은 프로브 카드용 기판으로서의 전기적 특성 구현을 위해 신호층, 접지(그라운드)층, 파워 층 등을 내장해야 하며, 프로브카드 조립 및 웨이퍼 테스트 시 기판에 가해지는 압력에 견디기 위해서는 세라믹 기판 전체의 두께는 2.0mm 이상인 것이 바람직하다.
Further, in order to be used as a substrate for a probe card, the thickness T of the ceramic substrate is preferably 2.0 mm or more. The ceramic substrate must have a signal layer, a ground layer, a power layer, and the like in order to realize electrical characteristics as a substrate for the probe card. In order to withstand the pressure applied to the substrate during the probe card assembly and wafer test, The thickness is preferably 2.0 mm or more.
본 발명에서는, 상기 커패시터의 유전체 층을 구성하는 고유전율의 물질로 유전율이 1000보다 큰 강유전성 물질을 사용하더라도, 세라믹 기판의 소정과정에서 커패시터의 손상이 없으며, 내구성 및 노이즈 감소 효과가 우수한 커패시터 내장형 프로브 카드용 기판을 제공할 수 있다.
In the present invention, even if a ferroelectric material having a dielectric constant of greater than 1000 is used as a material having a high permittivity to constitute the dielectric layer of the capacitor, there is no damage to the capacitor in a predetermined process of the ceramic substrate, A substrate for a card can be provided.
커패시터 내장형 Built-in capacitor 프로브Probe 카드용 기판의 제조방법 Method for manufacturing substrate for card
도 2는 본 발명에 따른 커패시터 내장형 프로브 카드용 기판의 제조방법을 설명하기 위한 순서도이다.2 is a flowchart illustrating a method of manufacturing a substrate for a capacitor-embedded probe card according to the present invention.
도 3a 내지 도 3e는 본 발명에 따른 커패시터 내장형 프로브 카드용 기판의 제조방법의 각 공정을 나타내는 단면도이다.
3A to 3E are cross-sectional views showing respective steps of a method for manufacturing a substrate for a capacitor-embedded probe card according to the present invention.
도 2 및 도 3a 내지 도 3e을 참조하면, 본 발명에 따른 커패시터 내장형 프로브 카드용 기판의 제조방법은 유전체 층을 포함하는 커패시터를 제조하는 단계(S1); 복수의 그린시트를 마련하는 단계(S2); 상기 그린시트에 도전성 패턴, 도전성 비아 및 상기 커패시터의 내장을 위한 수용부를 마련하는 단계(S3); 상기 커패시터가 내장되도록 상기 그린시트를 적층하여 그린시트 적층체를 형성하는 단계(S4); 및 상기 적층체를 소성하여 제1 세라믹 적층체, 상기 제1 세라믹 적층체의 일면에 형성되며 커패시터가 수용된 캐비티를 포함하는 세라믹 기판을 형성하는 단계(S5);를 포함할 수 있다.
2 and 3A to 3E, a method of manufacturing a substrate for a capacitor-embedded probe card according to the present invention includes the steps of: (S1) forming a capacitor including a dielectric layer; Providing a plurality of green sheets (S2); (S3) of providing a conductive pattern, a conductive via, and a receiving portion for embedding the capacitor in the green sheet; (S4) forming a green sheet laminate by laminating the green sheets so that the capacitors are embedded; And forming a ceramic substrate including a first ceramic multilayer body and a cavity formed on one surface of the first ceramic multilayer body and including a capacitor, by firing the multilayer body (S5).
상기 캐비티는 상기 커패시터의 두께보다 더 큰 깊이를 갖도록 형성하여 커패시터 수용 후 하부에 일정 공간이 확보될 수 있다.
The cavity may be formed to have a depth greater than the thickness of the capacitor so that a certain space may be secured in the lower portion after the capacitor is received.
상기 제1 세라믹 적층체의 두께를 t1이라고 할 때, 0.05mm ≤ t1 ≤ 1.2mm를 만족할 수 있다.
When the thickness of the first ceramic laminate is t1, 0.05 mm? T1? 1.2 mm can be satisfied.
상기 세라믹 기판의 두께를 T라고 할 때, T ≥ 2.0mm 을 만족할 수 있다.
When the thickness of the ceramic substrate is T, T? 2.0 mm can be satisfied.
상기 유전체 층은 1000 내지 1400℃에서 소성 가능한 고유전율의 세라믹을 포함할 수 있으며 상기 세라믹 기판은 상기 유전체 층의 소성온도보다 낮은 소성온도를 가지는 LTCC를 포함할 수 있다.
The dielectric layer may include a ceramic having a high dielectric constant capable of being fired at 1000 to 1400 DEG C, and the ceramic substrate may include LTCC having a firing temperature lower than a firing temperature of the dielectric layer.
이하 본 발명의 커패시터 내장형 프로브 카드용 기판의 제조방법을 상세히 설명하되 상술한 커패시터 내장형 프로브 카드용 기판에 관한 설명과 중복되는 설명은 생략하고 차이점을 중심으로 설명하도록 한다.
Hereinafter, a manufacturing method of a substrate for a built-in capacitor type probe card of the present invention will be described in detail, and a description of the substrate for a built-in capacitor type probe card will be omitted and the difference will be mainly described.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 커패시터 내장형 프로브 카드용 기판의 제조방법을 설명하기 위한 순서도이다.2 is a flowchart illustrating a method of manufacturing a substrate for a capacitor-embedded probe card according to the present invention.
본 발명에 따른 커패시터 내장형 프로브 카드용 기판의 제조방법은, 커패시터를 제조하는 공정이 세라믹 기판을 형성하는 적층체의 소성 공정에 앞서 진행된다.
In the method of manufacturing a substrate for a capacitor-embedded probe card according to the present invention, the step of manufacturing the capacitor proceeds prior to the step of firing the laminate forming the ceramic substrate.
우선, 상기 그린 시트를 적층하기에 앞서 단계 S1에서 도 3a에 도시된 바와 같이 고유전율의 세라믹 시트로 유전체 층(111)을 포함하는 커패시터(100)를 형성한다. 상기 커패시터는 원하는 커패시터구조에 따라 다양하게 구현될 수 있다. 예를 들어, 복수의 세라믹 시트와 상기 세라믹 시트를 사이에 두고 대향하여 배치되는 제1 및 제2 내부전극을 포함하며, 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극을 포함하는 적층형 세라믹 커패시터일 수 있다.First, in step S1, a
또는 상기 커패시터는 단일한 고유전율 세라믹 시트와 그 상하면의 일영역에 제1 및 제2 전극이 배치되어 커패시터영역을 정의하는 단층형 커패시터 구조일 수 있다. 또한, 상기 커패시터는 단일 커패시터일 수 있으나, 이와 달리 복수의 커패시터가 배열된 어레이 형태일 수 있다.
Alternatively, the capacitor may be a single-layered capacitor structure that defines a capacitor region in which a single high-permittivity ceramic sheet and first and second electrodes are disposed in one region of the upper and lower surfaces thereof. In addition, the capacitor may be a single capacitor, but may alternatively be in the form of an array in which a plurality of capacitors are arranged.
이에 제한되는 것은 아니나 상기 커패시터의 세라믹 시트를 구성하는 고유전율 물질은 약 1000이상, 바람직하게 2000∼3000의 유전율을 갖는 강유전성 재료일 수 있으며, 대표적으로 BaTiO3이 있을 수 있다.
The high permittivity material constituting the ceramic sheet of the capacitor may be a ferroelectric material having a dielectric constant of about 1000 or more, preferably 2000 to 3000, and typically BaTiO 3 .
일반적인 고유전율 물질을 고려할 때 상기 세라믹 시트의 소성온도는 약 1000∼1400℃범위이다.
Considering general high-dielectric constant materials, the firing temperature of the ceramic sheet is in the range of about 1000 to 1400 ° C.
이러한 커패시터 제조공정과 별도로, 단계 S2에서 도 3b와 같이, 복수의 그린시트(31~37)를 마련하는 공정을 실시한다. 상기 그린시트로는 Al2O3와 글래스(glass)계 성분의 혼합물을 사용할 수 있다.
Aside from such a capacitor manufacturing process, a step of providing a plurality of
상기 세라믹 기판(40)은 저온 소성이 가능한 LTCC(Low temperature co-fired ceracmics)를 포함할 수 있으며 상기 세라믹 기판은 900℃ 이하의 온도에서 소성이 가능한 LTCC를 포함할 수 있다.The
본 발명의 일 실시형태에 따르면, 상기 LTCC는 알루미나(Al2O3) 및 글라스(glass)를 포함할 수 있다. 상기 글라스는 상기 알루미나 100 중량부에 대하여 100 내지 233 중량부로 포함될 수 있다.According to one embodiment of the present invention, the LTCC may include alumina (Al 2 O 3 ) and glass. The glass may be included in an amount of 100 to 233 parts by weight based on 100 parts by weight of the alumina.
상기 글라스는 M-Al-Si-O(상기 M은 Ca, Sr 또는 Ba)계의 결정화 글라스 또는 Si-B-R-O(R은 알칼리금속으로서 Li, Na, K 등)계 보로실리케이트 글라스일 수 있다.
The glass may be a crystallized glass of M-Al-Si-O (M is Ca, Sr or Ba) or Si-BRO (R is an alkali metal Li, Na, K or the like) borosilicate glass.
이에 한정되는 것은 아니나 본 발명의 일 실시형태에 따른 LTCC는 M원소(상기 M은 Ca, Sr 또는 Ba)를 25 내지 40wt%, 알루미늄(Al)을 30 내지 45wt%, 실리콘(Si)을 5 내지 20wt%, 기타 첨가원소(Zn, B, Mg 등)을 0.1 내지 5wt% 포함하는 글라스를 포함할 수 있다.
The LTCC according to an embodiment of the present invention may include 25 to 40 wt% of M element (M is Ca, Sr, or Ba), 30 to 45 wt% of aluminum (Al) (Zn, B, Mg, etc.) in an amount of 0.1 to 5 wt%.
상기 LTCC는 글라스의 낮은 융점으로 인해 상기 LTCC는 900℃ 이하의 온도에서 소성이 가능하다, 바람직하게는 870℃에서 소성이 가능할 수 있다.
Due to the low melting point of the glass, the LTCC can be fired at a temperature of 900 ° C or lower, preferably at 870 ° C.
이어, 단계 S3에서 도 3c와 같이 상기 마련된 세라믹 시트 상(31~37)에 필요한 층간 회로 형성을 위한 도전성 패턴(11)과 도전성 비아(12) 및 수용부(13)의 형성 공정을 실시한다. 도전성 패턴은 스크린 인쇄공정와 같은 공지된 공정에 의해 형성될 수 있으며, 도전성 비아는 펀칭공정에 이어 도전성 물질을 충진하는 인쇄공정을 통해 구현될 수 있다.
Next, in step S3, the
도 3b 및 도 3c에서 소성 후 제1 세라믹 적층체를 형성하는 그린시트를 도면부호 31로, 전자부품을 수용하기 위한 캐비티가 형성된 제2 세라믹 적층체를 형성하는 그린시트를 도면부호 32 및 33으로 표시하였다. 3B and 3C, a green sheet for forming a first ceramic laminate after firing is denoted by
세라믹 기판은 제1 세라믹 적층체 및 제2 세라믹 적층체 외에 신호층, 접지층 등을 내장하기 위한 추가의 절연층을 포함할 수 있으며, 추가의 절연층을 형성하는 그린시트는 도면부호 34 내지 37로 표시하였다.
The ceramic substrate may include an additional insulating layer for embedding a signal layer, a ground layer and the like in addition to the first ceramic laminate and the second ceramic laminate, and the green sheet for forming the additional insulating layer may include 34 to 37 Respectively.
상기 그린시트의 두께는 소성 후 형성될 제1 세라믹 적층체, 캐비티 및 이를 포함하는 세라믹 기판의 두께를 고려하여 적절히 설계할 수 있다.
The thickness of the green sheet can be appropriately designed in consideration of the thickness of the first ceramic laminate to be formed after firing, the cavity, and the ceramic substrate including the first ceramic laminate.
다음으로 단계 S4에서 도 3d와 같이, 앞선 공정에서 제조된 커패시터(100)와 상기 마련된 그린시트(31~37)를 적층하여 그린시트 적층체(200')를 형성한다. 상기 수용부(13)는 적층되어 캐비티(C)를 형성할 수 있다. 이 공정에서 커패시터(100)는 그 구조에 따라 적절한 내장방식으로 캐비티에 적층 또는 실장될 수 있다. 또한, 본 적층 공정에서, 커패시터의 외부전극은 각각 그린시트에 형성된 도전성 패턴 또는 도전성 비아에 연결될 수 있다.
Next, in step S4, the green sheet laminate body 200 'is formed by laminating the
특히 상기 커패시터의 외부전극은 제1 세라믹 적층체를 형성하는 그린시트(31)의 일면에 배치되어 상기 소성 후 제1 세라믹 적층체에 형성된 도전성 패턴 또는 도전성 비아에 연결될 수 있다.
In particular, the external electrode of the capacitor may be disposed on one side of the
바람직하게, 상기 캐비티(C)는, 커패시터(100)의 두께보다 큰 깊이를 갖도록 형성하여 일정한 여유공간(g)을 확보한다. 이러한 캐비티(C)의 치수는 소성과정에서의 상기 저온소성용 그린시트의 수축 정도, 즉 저온소성용 세라믹 시트 물질과 층 두께 등을 적절히 고려하여 계산될 수 있다.
Preferably, the cavity C is formed to have a depth larger than the thickness of the
다음으로, 단계 S5에서 도 3e와 같이 상기 적층체(200')를 저온소성하여 커패시터 내장형 프로브 카드용 기판(200)을 제조한다. 본 저온소성공정은 약 900∼1100℃ 범위에서 실시될 수 있다. 이러한 저온동시소성과정에서 커패시터는 이미 소성된 채로 내장되었으므로, 소결수축이 발생하지 않는다. 오히려, 상기 커패시터(100)는 기소성 재료로서 적층체(200')의 소결수축, 특히 평면방향의 소결수축을 억제하는 역할을 기대할 수 있다.
Next, at step S5, the laminate 200 'is baked at a low temperature as shown in FIG. 3E to manufacture a
상기 적층된 그린시트(31~37)는 소성되어 절연층(41~47)을 포함하는 세라믹 기판(40)을 형성한다. 구체적으로 상기 세라믹 기판(40)은 테스트 핀과 연결되는 제1 패턴을 포함하는 제1 세라믹 적층체(41) 및 캐비티가 형성된 제2 세라믹 적층체(42, 43)을 포함한다.
The laminated
이와 같이, 본 발명에 따르면, 상기 커패시터를 구성하는 고유전율 물질의 유전율은 1000보다 큰 강유전성 물질을 사용하더라도, 그린 시트 소성 시 커패시터의 손상이 없는 프로브 카드용 기판을 제공할 수 있다. 나아가 상기 변형이나 크랙없는 프로브 카드용 기판을 제공할 수 있다.
As described above, according to the present invention, it is possible to provide a probe card substrate in which a capacitor is not damaged during firing of a green sheet even if a ferroelectric material having a dielectric constant of greater than 1000 is used as the dielectric constant of the high-permittivity material constituting the capacitor. Further, it is possible to provide the substrate for the probe card without the deformation or the crack.
프로브
도 4는 본 발명에 따른 프로브 카드(300)를 개략적으로 나타내는 단면도이다.4 is a cross-sectional view schematically showing a
도 4를 참조하면, 본 발명에 따른 프로브 카드(300)는 제1 세라믹 적층체(41) 및 상기 제1 세라믹 적층체의 일면에 배치되고 전자부품을 수용하기 위한 캐비티(C)가 형성된 제2 세라믹 적층체(42, 43)를 포함하는 세라믹 기판(40), 상기 세라믹 기판에 형성되며, 상기 제1 세라믹 적층체의 타면에 형성되는 연결 패턴을 포함하는 도전성 패턴(11), 상기 도전성 패턴을 전기적으로 연결하는 도전성 비아(12) 및 상기 캐비티에 배치되는 커패시터(C)를 포함하는 커패시터 내장형 프로브 카드용 기판(200) 및 상기 연결 패턴과 연결되는 테스트 핀(50);을 포함할 수 있다.
4, a
상기 제1 세라믹 적층체의 두께는 0.05mm 내지 1.2mm 일 수 있으며, 상기 세라믹 기판의 두께는 2.0mm 이상인 것이 바람직하다.
The thickness of the first ceramic laminated body may be 0.05 mm to 1.2 mm, and the thickness of the ceramic substrate is preferably 2.0 mm or more.
본 실시형태에서 세라믹 기판, 도전성 패턴, 도전성 비아, 커패시터에 관한 설명은 상술한 커패시터 내장형 프로브 카드용 기판에 관한 설명과 중복되므로 그 설명을 생략하도록 한다.
The description of the ceramic substrate, the conductive pattern, the conductive via, and the capacitor in the present embodiment is the same as that of the substrate for the capacitor built-in probe card described above, and thus the description thereof will be omitted.
상기 테스트 핀(50)은 웨이퍼(60)를 테스트하기 위한 프로브 핀으로 볼 수 있으며 전류가 흐르는 도전성 물질로 형성할 수 있다. 상기 테스트 핀을 형성하는 방법은 이에 한정되는 것은 아니나 반도체 제조에서 응용되는 미세 박판 기술을 이용하여 제조할 수 있다.
The
상기 프로브 카드(300)는 상기 커패시터 내장형 프로브 카드용 기판(200)과 연결되는 인쇄회로기판(70)을 더 포함할 수 있다.
The
상기 인쇄회로기판(70)은 상면 및 하면을 갖는 원판으로 형성될 수 있으며, 검사 공정을 위한 테스터(미도시)와 연결될 수 있다.The printed
인쇄회로기판의 상면에는 검사 공정을 위한 프로브 회로 패턴(미도시)이 형성되며, 이웃하는 프로브 회로 패턴 사이에는 이웃하는 프로브 회로 패턴을 흐르는 전류에 의한 프로브 회로 패턴 간의 간섭을 억제하기 위한 그루브(groove, 미도시)가 형성되고, 인쇄회로기판의 하면에는 인터포저(미도시)가 장착될 수 있다.A probe circuit pattern (not shown) for the inspection process is formed on the upper surface of the printed circuit board. A groove (groove) for suppressing the interference between the probe circuit patterns due to the current flowing in the neighboring probe circuit pattern , And an interposer (not shown) may be mounted on the lower surface of the printed circuit board.
인터포저(미도시)는 검사 공정을 위해 인쇄회로기판을 거친 전기 신호를 본 발명의 커패시터 내장형 프로브 카드용 기판으로 전달하는 역할을 하도록 인쇄회로기판과 프로브 카드용 기판 사이의 이격 공간에 위치할 수 있다.The interposer (not shown) may be located in a spaced-apart space between the printed circuit board and the substrate for the probe card to serve to transfer an electrical signal through the printed circuit board to the substrate for the built- have.
인터포저의 일단은 인쇄회로기판(70)의 프로브 회로 패턴과 연결될 수 있으며, 인터포저의 타단은 프로브 카드용 기판(200)에 형성된 전도성 패턴(11)과 접촉되어 전기적으로 연결될 수 있다.
One end of the interposer may be connected to the probe circuit pattern of the printed
상기와 같이 구성된 프로브 카드(300)의 테스트 핀(프로브 핀)(50)에서 웨이퍼(60)를 프로빙하고, 그 프로빙된 신호가 상기 커패시터 내장형 프로브 카드용 기판(200)을 통해 인쇄회로기판으로 전달될 수 있다.
The
실험 예Experimental Example
하기 표 1은 세라믹 기판의 굽힘 강도, 세라믹 기판에 가해지는 하중에 따라 본 발명의 커패시터 내장형 프로브 카드용 기판에 포함된 제1 세라믹 적층체의 최소 두께를 계산한 데이터를 나타낸다.Table 1 below shows data for calculating the minimum thickness of the first ceramic laminate included in the board for a built-in capacitor type probe card of the present invention according to the bending strength of the ceramic substrate and the load applied to the ceramic substrate.
표 1의 실험 예는 가로길이 1.3mm, 세로길이 0.8mm인 캐비티를 적용하였으며, 직경이 0.06mm인 도전성 비아, 0.3mm의 피치를 갖는 테스트 핀을 사용하였다.
In the experimental example of Table 1, a cavity having a width of 1.3 mm and a length of 0.8 mm was used, and a conductive pin having a diameter of 0.06 mm and a test pin having a pitch of 0.3 mm were used.
(MPa)Bending strength of ceramic substrate
(MPa)
세라믹 기판에 가해지는 하중은 테스트 핀 하나에 가해지는 하중(약 0.006kg)과 캐비티 영역에 존재하는 핀 개수의 곱으로 계산될 수 있다. 따라서 테스트 대상인 웨이퍼의 집적도에 따라 제1 세라믹 적층체 상의 도전성 비아 및 테스트 핀의 집적도가 달라지며, 이에 따라 세라믹 기판에 가해지는 하중도 달라진다. 세라믹 기판에 사용되는 재료에 따라 제1 세라믹 적층체의 기계적 강도가 달라지므로 하중을 견딜 수 있는 제1 세라믹 적층체의 최소 두께도 다르게 된다.
The load applied to the ceramic substrate can be calculated as the product of the load applied to one test pin (approximately 0.006 kg) and the number of pins present in the cavity area. Accordingly, the degree of integration of the conductive vias and the test pins on the first ceramic laminate varies depending on the degree of integration of the wafer to be tested, and accordingly, the load applied to the ceramic substrate also changes. Since the mechanical strength of the first ceramic laminate varies depending on the material used for the ceramic substrate, the minimum thickness of the first ceramic laminate capable of withstanding the load is also different.
LTCC를 포함하는 세라믹 기판이 최대로 구현할 수 있는 굽힘 강도는 600MPa를 초과할 수 없음을 고려할 때 도전성 비아의 집적도에 따른 세라믹 기판에 가해지는 하중과 세라믹 기판의 굽힘강도를 조합하여 제1 세라믹 적층체의 최소두께를 계산해 보면 표 1의 조건에서 제1 세라믹 적층체가 가져야할 최소 두께는 0.051mm인 것을 확인할 수 있다.
Considering that the maximum bending strength of the ceramic substrate including the LTCC can not exceed 600 MPa, the load applied to the ceramic substrate according to the degree of integration of the conductive via and the bending strength of the ceramic substrate are combined to form the first ceramic laminate The minimum thickness of the first ceramic laminate under the conditions shown in Table 1 is 0.051 mm.
하기 표 2는 표 1의 조건에서 도전성 비아의 직경과 제1 세라믹 적층체의 두께에 따른 커패시터 내장형 프로브 카드용 기판의 손상 여부를 측정한 실험결과를 나타낸다. 표 2의 실험은 LTCC를 포함하는 세라믹 기판이 최대로 구현할 수 있는 굽힘 강도인 600MPa의 굽힘 강도를 갖는 세라믹 기판을 사용하여 수행되었으며, 가로길이 1.3mm, 세로길이 0.8mm인 캐비티를 적용하였다. 그 외의 조건은 표 1에서 최소 두께로 계산된 샘플 4와 동일한 조건에서 진행하였다.Table 2 below shows the results of an experiment for measuring the damage of the substrate for a capacitor-embedded probe card according to the diameter of the conductive via and the thickness of the first ceramic laminate under the conditions of Table 1. The experiment shown in Table 2 was carried out using a ceramic substrate having a bending strength of 600 MPa, which is the bending strength at which the ceramic substrate including LTCC can be maximally realized, and a cavity having a width of 1.3 mm and a length of 0.8 mm was applied. The other conditions were the same as in Sample 4, which was calculated as the minimum thickness in Table 1.
* : 비교 예
*: Comparative Example
도전성 비아의 직경을 증가시켜 테스트 핀의 개수를 표 1의 경우보다 줄이는 경우 제1 세라믹 적층체의 두께를 더 얇게 할 수 있을 것으로 예상하였으나, 표 2의 실험결과로부터 도전성 비아의 집적도가 감소하여도 제1 세라믹 기판은 적어도 0.05mm의 두께를 가져야 커패시터 내장형 프로브 카드용 기판이 웨이퍼의 테스트 과정에서 손상되지 않음을 알 수 있다. 따라서 제1 세라믹 적층체의 최소 두께는 0.05mm 이상인 것이 바람직하다.
It was expected that the thickness of the first ceramic laminate could be made thinner by increasing the diameter of the conductive vias and reducing the number of test pins as compared with the case of Table 1. From the experimental results of Table 2, The first ceramic substrate should have a thickness of at least 0.05 mm so that the substrate for the capacitor embedded probe card is not damaged during the test of the wafer. Therefore, the minimum thickness of the first ceramic laminate is preferably 0.05 mm or more.
다음으로 하기 표 3은 도전성 비아의 직경 및 도전성 비아의 길이(제1 세라믹 적층체의 두께)에 따른 노이즈 임피던스 값을 측정하여 나타낸 데이터이다.Next, Table 3 is data showing measured noise impedance values according to the diameter of the conductive vias and the length of the conductive vias (the thickness of the first ceramic laminate).
* : 비교예
*: Comparative Example
상기 표 3을 참조하면 샘플 29 내지 35, 39 내지 44, 49 내지 53, 62 및 71은 노이즈 임피던스 값이 허용 상한인 20mΩ을 초과하는 것을 확인할 수 있다. 도전성 비아의 직경이 증가할 수 록 노이즈 임피던스 값은 감소하고 도전성 비아의 길이가 증가할 수 록 노이즈 임피던의스 값은 증가하는 경향을 나타내었다.
Referring to Table 3, it can be seen that the samples 29 to 35, 39 to 44, 49 to 53, 62 and 71 exceed the allowable upper limit of 20 mΩ. As the diameter of the conductive via increases, the value of the noise impedance decreases, and as the length of the conductive via increases, the value of the noise impedance tends to increase.
표 2로부터 도전성 비아의 직경이 0.055mm, 0.075mm, 0.09mm, 0.1mm, 0.12mm 일 때, 노이즈 임피던스 값이 20mΩ 이하가 되는 도전성 비아의 길이는 각각 0.2mm, 0.3mm, 0.6mm, 1.2mm, 1.2mm 임을 알 수 있다.
The lengths of the conductive vias having noise impedance values of 20 m? Or less when the diameters of the conductive vias are 0.055 mm, 0.075 mm, 0.09 mm, 0.1 mm, and 0.12 mm are 0.2 mm, 0.3 mm, 0.6 mm, and 1.2 mm , And 1.2 mm, respectively.
도전성 비아의 직경을 증가시키면 노이즈 임피던스 값을 감소시킬 수 있으나 도전성 비아의 직경이 0.1mm를 초과하는 경우 도전성 비아의 직경이 증가하더라도 노이즈 임피던스 값 감소의 영향이 미미하여, 도전성 비아의 길이아 1.2mm를 초과할 수 없음을 알 수 있다. 따라서 도전성 비아의 직경의 증가를 고려하더라도 도전성 비아의 길이는 1.2mm로 형성되어야 노이즈 임피던스가 20mΩ 이하로 구현되는 것을 확인할 수 있다.
If the diameter of the conductive via is increased, the noise impedance value can be reduced. However, if the diameter of the conductive via exceeds 0.1 mm, even if the diameter of the conductive via increases, the effect of reducing the noise impedance value is insignificant. Can not be exceeded. Therefore, even when considering the increase of the diameter of the conductive via, the length of the conductive via should be 1.2 mm, so that the noise impedance is realized to be 20 mΩ or less.
나아가 도전성 바아의 직경을 과도하게 증가시키는 경우, 제1 세라믹 적층체의 두께를 증가시킬 수 있을 것으로 예상되나, 기판의 집적도를 일정 수준으로 유지하기 위한 도전성 비아(12)의 직경 상한이 100μm인 점을 고려할 때 커패시터의 내장 위치가 테스트 핀과의 연결을 위한 제1 패턴이 배치되는 세라믹 기판의 일측 표면으로부터 1.2mm를 초과하게 되는 경우, 노이즈 임피던스가 증가하여 노이즈 임피던스의 허용 상한치인 20mΩ을 초과하는 점을 확인할 수 있다.
Further, when the diameter of the conductive bar is excessively increased, it is expected that the thickness of the first ceramic laminate can be increased. However, in order to maintain the degree of integration of the substrate at a certain level, When the built-in position of the capacitor exceeds 1.2 mm from one surface of the ceramic substrate on which the first pattern for connection with the test pin is disposed, the noise impedance increases to exceed the allowable upper limit of the noise impedance of 20 m? Points can be confirmed.
상기 도전성 비아의 길이는 제1 세라믹 적층체의 두께와 동일하므로 상기 표 3으로부터 제1 세라믹 적층체의 두께는 1.2mm 이하인 것이 바람직함을 확인할 수 있다.
Since the length of the conductive via is the same as the thickness of the first ceramic laminate, it can be confirmed from Table 3 that the thickness of the first ceramic laminate is preferably 1.2 mm or less.
따라서 상기 표 1 및 표 2의 결과를 참조하여 볼 때, 제1 세라믹 적층체의 두께는 0.05mm 내지 1.2mm 인 것이 바람직함을 알 수 있다.
Therefore, it can be seen that the thickness of the first ceramic laminate is preferably 0.05 mm to 1.2 mm in view of the results of Tables 1 and 2 above.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.The present invention is not limited to the above-described embodiment and the accompanying drawings, but is intended to be limited by the appended claims.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.
11 : 도전성 패턴
12 : 도전성 비아
13 : 수용부
31 ~ 37 : 그린 시트
40 : 세라믹 기판
41 ~ 47 : 절연층
60 : 웨이퍼
70 : 인쇄회로기판
100 : 커패시터
200 : 커패시터 내장형 프로브 카드용 기판
300 : 프로브 카드11: Conductive pattern
12: conductive vias
13:
31 to 37: Green sheet
40: Ceramic substrate
41 to 47: Insulating layer
60: wafer
70: printed circuit board
100: Capacitor
200: substrate for capacitor-embedded probe card
300: probe card
Claims (16)
상기 제1 세라믹 적층체 및 상기 제2 세라믹 적층체에 인쇄된 도전성 패턴;
상기 도전성 패턴을 전기적으로 연결하는 도전성 비아; 및
상기 캐비티에 배치되는 커패시터;를 포함하며,
상기 도전성 패턴은, 상기 제1 세라믹 적층체의 타면에 배치되며 테스트 핀과 연결되는 연결패턴을 포함하고,
상기 커패시터는, 상기 캐비티 내에서 상기 제1 세라믹 적층체의 일면과 인접하게 배치되며,
상기 캐비티에서 상기 제1 세라믹 적층체와 인접한 영역을 캐비티의 제1 영역으로, 그 반대편 영역을 캐비티의 제2 영역으로 정의할 때, 상기 캐비티는 상기 커패시터의 두께보다 더 큰 깊이를 가져 상기 커패시터 수용 후 상기 캐비티의 제2 영역에 일정 공간이 확보되는 커패시터 내장형 프로브 카드용 기판.
A ceramic substrate comprising a first ceramic laminate and a second ceramic laminate disposed on one surface of the first ceramic laminate and having a cavity formed therein;
A conductive pattern printed on the first ceramic laminate and the second ceramic laminate;
A conductive via electrically connecting the conductive pattern; And
And a capacitor disposed in the cavity,
Wherein the conductive pattern includes a connection pattern disposed on the other surface of the first ceramic laminated body and connected to the test pin,
Wherein the capacitor is disposed adjacent to one surface of the first ceramic laminate within the cavity,
Wherein the cavity has a depth greater than the thickness of the capacitor when defining an area adjacent to the first ceramic laminate in the cavity as a first area of the cavity and an area opposite thereto as a second area of the cavity, And a predetermined space is secured in the second region of the cavity.
상기 도전성 패턴은 상기 제1 세라믹 적층체의 타면에 형성되어 테스트 핀과 연결되는 패턴을 포함하는 커패시터 내장형 프로브 카드용 기판.
The method according to claim 1,
Wherein the conductive pattern comprises a pattern formed on the other surface of the first ceramic laminated body and connected to a test pin.
상기 제1 세라믹 적층체의 두께를 t1이라고 할 때, 0.05mm ≤ t1 ≤ 1.2mm를 만족하는 커패시터 내장형 프로브 카드용 기판.
The method according to claim 1,
And a thickness of the first ceramic laminate is t1, 0.05 mm? T1? 1.2 mm.
상기 세라믹 기판의 두께를 T라고 할 때, T ≥ 2.0mm 을 만족하는 커패시터 내장형 프로브 카드용 기판.
The method according to claim 1,
And a thickness of the ceramic substrate is T, T? 2.0 mm.
상기 커패시터는 1000 내지 1400℃에서 소성 가능한 고유전율의 세라믹을 포함하는 커패시터 내장형 프로브 카드용 기판.
The method according to claim 1,
Wherein the capacitor comprises a ceramic having a high dielectric constant capable of being fired at 1000 to 1400 占 폚.
상기 세라믹 기판은 알루미나(Al2O3) 및 글라스(glass)를 포함하며, 상기 글라스는 상기 알루미나 100 중량부에 대하여 100 내지 233 중량부로 포함되는 커패시터 내장형 프로브 카드용 기판.
The method according to claim 1,
Wherein the ceramic substrate comprises alumina (Al 2 O 3 ) and glass, and the glass is contained in an amount of 100 to 233 parts by weight based on 100 parts by weight of the alumina.
상기 세라믹 기판의 굽힘 강도는 150MPa 내지 350MPa인 커패시터 내장형 프로브 카드용 기판.
The method according to claim 1,
Wherein the ceramic substrate has a flexural strength of 150 MPa to 350 MPa.
복수의 그린시트를 마련하는 단계;
상기 그린시트에 도전성 패턴, 도전성 비아 및 상기 커패시터의 내장을 위한 수용부를 마련하는 단계;
상기 커패시터가 수용부에 내장되도록 상기 그린시트를 적층하여 그린시트 적층체를 형성하는 단계; 및
상기 그린시트 적층체를 소성하여, 제1 세라믹 적층체 및 상기 제1 세라믹 적층체의 일면에 배치되며 커패시터가 수용된 캐비티가 형성된 제2 세라믹 적층체를 포함하는 세라믹 기판을 형성하는 단계; 를 포함하며,
상기 도전성 패턴은, 상기 제1 세라믹 적층체의 타면에 배치되며 테스트 핀과 연결되는 연결패턴을 포함하고,
상기 커패시터는, 상기 캐비티에서 상기 제1 세라믹 적층체의 일면과 인접하게 배치되며,
상기 캐비티에서 상기 제1 세라믹 적층체와 인접한 영역을 캐비티의 제1 영역으로, 그 반대편 영역을 캐비티의 제2 영역으로 정의할 때, 상기 캐비티는 상기 커패시터의 두께보다 더 큰 깊이를 가져 상기 커패시터 수용 후 상기 캐비티의 제2 영역에 일정 공간이 확보되는 커패시터 내장형 프로브 카드용 기판의 제조방법.
Fabricating a capacitor comprising a dielectric layer;
Providing a plurality of green sheets;
Providing the green sheet with a conductive pattern, a conductive via, and a receptacle for the interior of the capacitor;
Forming a green sheet laminate by laminating the green sheets so that the capacitors are embedded in the accommodating portion; And
Forming a ceramic substrate including a first ceramic laminate and a second ceramic laminate disposed on one surface of the first ceramic laminate and having a cavity in which a capacitor is housed, by firing the green sheet laminate; / RTI >
Wherein the conductive pattern includes a connection pattern disposed on the other surface of the first ceramic laminated body and connected to the test pin,
Wherein the capacitor is disposed adjacent to one surface of the first ceramic laminate in the cavity,
Wherein the cavity has a depth greater than the thickness of the capacitor when defining an area adjacent to the first ceramic laminate in the cavity as a first area of the cavity and an area opposite thereto as a second area of the cavity, Wherein a predetermined space is secured in the second region of the cavity.
상기 제1 세라믹 적층체의 두께를 t1이라고 할 때, 0.05mm ≤ t1 ≤ 1.2mm를 만족하는 커패시터 내장형 프로브 카드용 기판의 제조방법.
10. The method of claim 9,
And the thickness of the first ceramic laminate is t1, 0.05 mm? T1? 1.2 mm.
상기 세라믹 기판의 두께를 T라고 할 때, T ≥ 2.0mm 을 만족하는 커패시터 내장형 프로브 카드용 기판의 제조방법.
10. The method of claim 9,
And a thickness of the ceramic substrate is T, T? 2.0 mm.
상기 유전체 층의 소성온도는 상기 적층체의 소성온도보다 높은 커패시터 내장형 프로브 카드용 기판의 제조방법.
10. The method of claim 9,
Wherein the firing temperature of the dielectric layer is higher than the firing temperature of the laminate.
상기 세라믹 기판은 알루미나(Al2O3) 및 글라스(glass)를 포함하며, 상기 글라스는 상기 알루미나 100 중량부에 대하여 100 내지 233 중량부로 포함되는 커패시터 내장형 프로브 카드용 기판의 제조방법.
10. The method of claim 9,
Wherein the ceramic substrate includes alumina (Al 2 O 3 ) and glass, and the glass is included in 100 to 233 parts by weight with respect to 100 parts by weight of the alumina.
상기 세라믹 기판에 형성되며, 상기 제1 세라믹 적층체의 타면에 형성되는 연결 패턴을 포함하는 도전성 패턴;
상기 도전성 패턴을 전기적으로 연결하는 도전성 비아;
상기 캐비티에 배치되는 커패시터; 및
상기 연결 패턴과 연결되는 테스트 핀;을 포함하며,
상기 커패시터는 상기 캐비티 내에서 상기 제1 세라믹 적층체의 일면과 인접하게 배치되며,
상기 캐비티에서 상기 제1 세라믹 적층체와 인접한 영역을 캐비티의 제1 영역으로, 그 반대편 영역을 캐비티의 제2 영역으로 정의할 때, 상기 캐비티는 상기 커패시터의 두께보다 더 큰 깊이를 가져 상기 커패시터 수용 후 상기 캐비티의 제2 영역에 일정 공간이 확보되는 프로브 카드.
A ceramic substrate comprising a first ceramic laminate and a second ceramic laminate disposed on one surface of the first ceramic laminate and having a cavity formed therein;
A conductive pattern formed on the ceramic substrate and including a connection pattern formed on the other surface of the first ceramic laminate;
A conductive via electrically connecting the conductive pattern;
A capacitor disposed in the cavity; And
And a test pin connected to the connection pattern,
The capacitor being disposed adjacent to one surface of the first ceramic laminate within the cavity,
Wherein the cavity has a depth greater than the thickness of the capacitor when defining an area adjacent to the first ceramic laminate in the cavity as a first area of the cavity and an area opposite thereto as a second area of the cavity, And a predetermined space is secured in the second region of the cavity.
상기 제1 세라믹 적층체의 두께를 t1이라고 할 때, 0.05mm ≤ t1 ≤ 1.2mm를 만족하는 프로브 카드.
15. The method of claim 14,
And the thickness of the first ceramic laminated body is t1, 0.05 mm? T1? 1.2 mm.
상기 제1 세라믹 적층체 및 상기 제2 세라믹 적층체에 인쇄된 도전성 패턴;
상기 도전성 패턴을 전기적으로 연결하는 도전성 비아; 및
상기 캐비티에 배치되는 커패시터;를 포함하며,
상기 도전성 패턴은, 상기 제1 세라믹 적층체의 타면에 배치되며 테스트 핀과 연결되는 연결패턴을 포함하고,
상기 캐비티는 상기 커패시터의 두께보다 더 큰 깊이를 가져, 상기 커패시터 수용 후 캐비티의 깊이 방향으로 일정 공간이 확보되며,
상기 커패시터는 기생 인덕턴스에 의해 발생할 수 있는 파워 노이즈가 최소화되도록 상기 제1 세라믹 적층체의 일면으로서, 상기 도전성 패턴이 인쇄되지 않은 일면과 접하면서 상기 캐비티 내에 배치되는 커패시터 내장형 프로브 카드용 기판.
A ceramic substrate comprising a first ceramic laminate and a second ceramic laminate disposed on one surface of the first ceramic laminate and having a cavity formed therein;
A conductive pattern printed on the first ceramic laminate and the second ceramic laminate;
A conductive via electrically connecting the conductive pattern; And
And a capacitor disposed in the cavity,
Wherein the conductive pattern includes a connection pattern disposed on the other surface of the first ceramic laminated body and connected to the test pin,
Wherein the cavity has a depth greater than the thickness of the capacitor and a certain space is secured in the depth direction of the cavity after the capacitor is received,
Wherein the capacitor is disposed on the one surface of the first ceramic laminated body so as to minimize power noise that may be caused by the parasitic inductance and in contact with one surface of the conductive pattern on which the conductive pattern is not printed.
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Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180014781A (en) * | 2015-05-29 | 2018-02-09 | 알&디 설킷트스 인크. | Improved power supply transient performance of probe card assemblies in an integrated circuit test environment (power integrity) |
| KR101719912B1 (en) * | 2015-07-24 | 2017-03-27 | 한국세라믹기술원 | Manufacturing method of ceramic guide plate for probe card and ceramic guid plate thereby |
| TWI582432B (en) * | 2016-01-20 | 2017-05-11 | 中華精測科技股份有限公司 | Ic test socket with capacitor |
| CN106773178B (en) * | 2017-01-05 | 2023-06-09 | 合肥鑫晟光电科技有限公司 | Probe part, manufacturing method thereof, probe block and detection device |
| KR102170221B1 (en) * | 2019-03-06 | 2020-10-28 | 주식회사 와이컴 | Space transformer for probe card and method for manufacturing the same |
| CN112834790A (en) * | 2019-11-25 | 2021-05-25 | 新特***股份有限公司 | Probe card |
| KR102216901B1 (en) * | 2020-01-13 | 2021-02-18 | (주)샘씨엔에스 | Space transformer emebeded capacitor and manufacturing method thereof |
| KR102616036B1 (en) * | 2021-07-30 | 2023-12-19 | 임훈 | Probe apparatus for inspecting wafer |
| KR20240040494A (en) | 2022-09-21 | 2024-03-28 | (주)마이크로테크놀러지 | Ceramic Interface Board for Semiconductor Test and Manufacturing Method thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100790694B1 (en) * | 2006-06-30 | 2008-01-02 | 삼성전기주식회사 | Method of manufacturing a ltcc board with embedded capacitors |
| JP2012042446A (en) * | 2010-08-13 | 2012-03-01 | Samsung Electro-Mechanics Co Ltd | Method for repairing probe board and probe board using the method |
| JP2013083620A (en) | 2011-10-12 | 2013-05-09 | Samsung Electro-Mechanics Co Ltd | Probe card and manufacturing method thereof |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS612339A (en) * | 1984-06-15 | 1986-01-08 | Hitachi Ltd | Probe card |
| CA2174784C (en) * | 1996-04-23 | 1999-07-13 | George Guozhen Zhong | Automatic multi-probe pwb tester |
| JP2001228192A (en) * | 2000-02-18 | 2001-08-24 | Oht Inc | Inspecting device and holder for it |
| US6729019B2 (en) * | 2001-07-11 | 2004-05-04 | Formfactor, Inc. | Method of manufacturing a probe card |
| KR20040008955A (en) | 2002-07-19 | 2004-01-31 | (주)아녹시스 | A Three Dimensional Stereoscopic Image Display Apparatus |
| JP4084255B2 (en) * | 2002-07-23 | 2008-04-30 | 富士通株式会社 | Probe card |
| US7102367B2 (en) * | 2002-07-23 | 2006-09-05 | Fujitsu Limited | Probe card and testing method of semiconductor chip, capacitor and manufacturing method thereof |
| JP2004233155A (en) * | 2003-01-29 | 2004-08-19 | Fujitsu Ltd | Probe card and method of inspecting semiconductor chip |
| JP2007165063A (en) * | 2005-12-13 | 2007-06-28 | Samsung Sdi Co Ltd | Conductive particle, conductive paste, and electronic component |
| KR20090074456A (en) * | 2008-01-02 | 2009-07-07 | 주식회사 탑 엔지니어링 | Method for manufacturing of multi-layer thin film substrate for mems probe card |
| CN101546648B (en) * | 2008-03-26 | 2012-01-18 | 三星电机株式会社 | Multilayer ceramic capacitor |
-
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100790694B1 (en) * | 2006-06-30 | 2008-01-02 | 삼성전기주식회사 | Method of manufacturing a ltcc board with embedded capacitors |
| JP2012042446A (en) * | 2010-08-13 | 2012-03-01 | Samsung Electro-Mechanics Co Ltd | Method for repairing probe board and probe board using the method |
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| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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