JP4084255B2 - Probe card - Google Patents

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Description

本発明は、半導体チップの電気的特性を試験する際に用いられるプローブカードに関し、特に動作周波数が１ＧＨｚ以上の高速動作する半導体チップの試験に有効なプローブカードに関する。また、本発明は、半導体チップがパッケージに実装された状態とほぼ同じ状態で、ウェハ上の半導体素子の試験を可能とする、プローブカードを用いた半導体チップの試験方法に関する。本発明はまた、半導体装置に取り付けるキャパシタ、当該キャパシタの製造方法および当該キャパシタを有する半導体装置に関する。   The present invention relates to a probe card used when testing the electrical characteristics of a semiconductor chip, and more particularly to a probe card effective for testing a semiconductor chip operating at a high speed of 1 GHz or more. The present invention also relates to a method for testing a semiconductor chip using a probe card that enables testing of a semiconductor element on a wafer in substantially the same state as when the semiconductor chip is mounted on a package. The present invention also relates to a capacitor attached to a semiconductor device, a method for manufacturing the capacitor, and a semiconductor device having the capacitor.

従来、ウェハ上に多数形成された半導体チップに対し、回路機能の電気的特性を試験する場合には、各チップに形成されている電極にプローブ針を接触させ、各プローブ針が配線引回しのためのプローブカードを介して試験装置に電気的に接続される。半導体チップ表面の電極にプローブ針を接触させ、このプローブ針を通して試験装置からの信号の入出力、電源電圧の供給を行い、プローブ針を順次移動させて電子回路の電気的特性を試験する。   Conventionally, when testing the electrical characteristics of the circuit function for a large number of semiconductor chips formed on a wafer, the probe needle is brought into contact with the electrode formed on each chip, and each probe needle is connected to the wiring. Is electrically connected to the test apparatus via a probe card. A probe needle is brought into contact with the electrode on the surface of the semiconductor chip, signals are input / output and power supply voltage is supplied through the probe needle, and the probe needle is sequentially moved to test the electrical characteristics of the electronic circuit.

プローブカードについては、例えば、特開２０００−３０４７７０号公報に、プリント基板上の一部にビルドアップ配線層を形成し、配線層の最表面に複数のプローブ針を形成したプローブカードが開示されている。このプローブカードにおいては、ビルドアップ工法によって微細な配線引回しが可能となり、プローブ針を高密度に形成することが可能となる。   As for the probe card, for example, JP 2000-304770 A discloses a probe card in which a build-up wiring layer is formed on a part of a printed circuit board and a plurality of probe needles are formed on the outermost surface of the wiring layer. Yes. In this probe card, fine wiring can be routed by the build-up method, and probe needles can be formed at high density.

また、特開平１０−１３２８５５号公報には、多層配線基板に検査対象のＩＣチップと電気的接続を行うためのプローブ部品と共に、検査対象のＩＣチップと電気回路を構成し得るインダクタ、キャパシタ、抵抗等のチップ部品を背面に搭載したプローブカードが開示されている。ＩＣチップの検査時に、このプローブカードを用いて試験装置と電気的接続を行うと、プローブカードに搭載されたチップ部品がＩＣチップの回路と接続された状態となるため、実際の使用状態に近い状態で検査することができ、ＩＣチップの電気特性試験を行う際の測定精度を向上することができる。   Japanese Patent Laid-Open No. 10-132855 discloses an inductor, a capacitor, and a resistor that can constitute an electrical circuit with an IC chip to be inspected together with a probe component for electrically connecting the IC chip to be inspected to a multilayer wiring board. A probe card having a chip component such as the above mounted on the back surface is disclosed. When the IC card is inspected, if the probe card is used for electrical connection with the test apparatus, the chip component mounted on the probe card is connected to the IC chip circuit, which is close to the actual use state. It can be inspected in a state, and the measurement accuracy when conducting an electrical characteristic test of the IC chip can be improved.

近年の多端子で高速な半導体チップの試験には、プローブ針を高密度に形成するという要件や、プローブ針の直近に高周波ノイズを低減するためのデカップリングキャパシタを配置するという要件を満足するプローブカードが求められている。   In recent multi-terminal high-speed semiconductor chip tests, a probe that satisfies the requirement that the probe needles be formed at a high density and that a decoupling capacitor is placed near the probe needles to reduce high-frequency noise. A card is sought.

一方、動作周波数が１ＧＨｚを超えるような高速動作する半導体パッケージでは、半導体チップとキャパシタをビルドアップ基板を介して両側に実装する構造が実用化されており、この際、半導体チップとキャパシタの間のインダクタンスを低減する目的で極力薄い、例えば、１ｍｍ以下の、ビルドアップ基板が用いられる。   On the other hand, in a semiconductor package that operates at a high speed such that the operating frequency exceeds 1 GHz, a structure in which a semiconductor chip and a capacitor are mounted on both sides via a build-up substrate has been put into practical use. For the purpose of reducing inductance, a build-up substrate that is as thin as possible, for example, 1 mm or less is used.

さらに、「日経マイクロデバイス」２００１年１２月号１７８頁には、究極の薄型ビルドアップ配線層として、固定したＬＳＩチップ上にビルドアップ配線層を形成する方式（Ｂｕｍｐｌｅｓｓ Ｂｕｉｌｄ−Ｕｐ Ｌａｙｅｒ：ＢＢＵＬ）が提案され、ビルドアップ配線層の最表面にデカップリングキャパシタを形成し、ビルドアップ配線層を介してＬＳＩチップの電極に接続させた構造が開示されている。

上記したような高速動作の半導体チップでは、直近にデカップリングキャパシタが実装されて始めて正常な高速動作が可能となるものである。従って、高速動作性能を検査するためには、実装後と同様に、半導体チップ直近にデカップリングキャパシタが配置された状態で試験を行う必要がある。 Furthermore, “Nikkei Microdevice”, page 178 of the December 2001 issue, has a method of forming a build-up wiring layer on a fixed LSI chip as an ultimate thin build-up wiring layer (Bumpless Build-Up Layer: BBUL). There has been proposed a structure in which a decoupling capacitor is formed on the outermost surface of a build-up wiring layer and connected to an electrode of an LSI chip through the build-up wiring layer.

In the semiconductor chip operating at high speed as described above, normal high-speed operation is possible only after the decoupling capacitor is mounted most recently. Therefore, in order to inspect high-speed operation performance, it is necessary to perform a test in a state where a decoupling capacitor is disposed in the immediate vicinity of the semiconductor chip, as in the case after the mounting.

特開平９−２１９５８７号公報Japanese Patent Laid-Open No. 9-219587 特開平８−７８２８３号公報JP-A-8-78283 特開２００２−８３８９２号公報JP 2002-83892 A 特開２０００−２１６０５１号公報JP 2000-216051 A

しかし、従来のプローブカードではこのような要求を満足できるものはなかった。例えば、特開２０００−３０４７７０号公報に示されたような、ビルドアップ配線層の最表面にプローブ針を形成したプローブカードの場合、プローブ針を高密度に配置できるのでチップの多端子化に対応できる。しかしながら、プローブ針と半導体ウェハとの隙間は僅かに数ミリと狭いことから、デカップリングキャパシタを半導体チップの直近に配置しようとすると、特開平１０−１３２８５５号公報に示された構成のように、プローブカードの背面に配置することになってしまう。高速で端子数の多い半導体チップを試験するためのプローブカードは、配線が複雑になることや、複数のプローブ針の先端位置を揃えるために剛性が必要なことから、３〜５ｍｍ程度の厚さのものが用いられる。   However, none of the conventional probe cards can satisfy these requirements. For example, in the case of a probe card in which probe needles are formed on the outermost surface of the build-up wiring layer as shown in Japanese Patent Laid-Open No. 2000-304770, the probe needles can be arranged at a high density, which corresponds to the increase in the number of terminals on the chip. it can. However, since the gap between the probe needle and the semiconductor wafer is only a few millimeters, when trying to place the decoupling capacitor in the immediate vicinity of the semiconductor chip, as shown in Japanese Patent Laid-Open No. 10-132855, It will be placed on the back of the probe card. A probe card for testing a semiconductor chip with a high number of terminals at high speed has a thickness of about 3 to 5 mm because wiring is complicated and rigidity is required to align the tip positions of a plurality of probe needles. Is used.

また、特開平１０−１３２８５５号公報に示された構成では、多層配線基板の背面に形成されたチップ部品であるキャパシタ部品と検査対象ＩＣチップの電極との間の配線長は６ｍｍ程度であり、半導体チップの高速動作時の試験を行う際に、この配線自体のインダクタンスが問題となってしまう。この構成のプローブカードを用いて高速動作の半導体チップを試験する場合、プローブカード側のキャパシタ部品が高速動作時の高周波ノイズを抑制する働きを十分発揮できない。   Further, in the configuration disclosed in JP-A-10-132855, the wiring length between the capacitor component, which is a chip component formed on the back surface of the multilayer wiring board, and the electrode of the IC chip to be inspected is about 6 mm, When testing a semiconductor chip at a high speed operation, the inductance of the wiring itself becomes a problem. When testing a semiconductor chip that operates at high speed using the probe card having this configuration, the capacitor component on the probe card side cannot sufficiently exhibit the function of suppressing high-frequency noise during high-speed operation.

また近年、マイクロプロセッサをはじめとするＬＳＩなどの半導体装置の高速化と低消費電力化により、例えば半導体装置の負荷インピーダンスが急激に変動した場合に電源電圧の変動を抑え、スイッチングノイズを減少させて高速動作デジタル半導体装置の高周波領域での動作を安定させる必要が生じている。   In recent years, with the increase in speed and low power consumption of semiconductor devices such as LSIs such as microprocessors, for example, when the load impedance of a semiconductor device suddenly fluctuates, fluctuations in power supply voltage are suppressed and switching noise is reduced. There is a need to stabilize the operation of high-speed digital semiconductor devices in the high-frequency region.

このような要求から、従来、半導体装置近傍にデカップリングキャパシタを設置して、スイッチングノイズなどの高周波ノイズを低減させる方法がとられてきた。   In order to meet such demands, conventionally, a method has been adopted in which a decoupling capacitor is installed in the vicinity of a semiconductor device to reduce high-frequency noise such as switching noise.

しかしこの場合、デカップリングキャパシタから半導体装置まで、例えばワイヤなどの配線が必要となるため、当該配線によって発生するインダクタンスの影響によってキャパシタによる高周波ノイズ低減の効果が小さくなってしまう場合があった。   However, in this case, since a wiring such as a wire is required from the decoupling capacitor to the semiconductor device, the effect of reducing high-frequency noise by the capacitor may be reduced due to the influence of inductance generated by the wiring.

そのため、キャパシタ設置の際のインダクタンスを低減するために、インターポーザー型のキャパシタを半導体装置の直下に設けて、キャパシタから半導体装置までの配線経路を短縮する方法がある。   Therefore, in order to reduce the inductance when the capacitor is installed, there is a method of shortening the wiring path from the capacitor to the semiconductor device by providing an interposer type capacitor immediately below the semiconductor device.

図１（Ａ），（Ｂ）は、インターポーザー型のキャパシタを有する半導体装置の構成を示した例である。   FIGS. 1A and 1B show examples of the structure of a semiconductor device having an interposer type capacitor.

図１（Ａ）を参照するに、半導体装置１００は、半導体装置本体１０１にバンプ１０３によってインターポーザー型のキャパシタ１０２が接続された構造を有している。さらに、前記キャパシタ１０２はバンプ１０３によってパッケージ基板１０４に接続され、前記パッケージ基板１０４はバンプ１０６によって回路配線基板に接続される構成となっている。   Referring to FIG. 1A, a semiconductor device 100 has a structure in which an interposer type capacitor 102 is connected to a semiconductor device main body 101 by bumps 103. Further, the capacitor 102 is connected to the package substrate 104 by bumps 103, and the package substrate 104 is connected to the circuit wiring substrate by bumps 106.

このように、インターポーザー型のキャパシタを用いることで、半導体装置からキャパシタまでの配線経路を短くすることが可能となり、キャパシタによる高周波ノイズの除去を効果的に行う事が可能な構造となっている。   As described above, by using the interposer type capacitor, the wiring path from the semiconductor device to the capacitor can be shortened, and the high frequency noise can be effectively removed by the capacitor. .

また、図１（Ａ）に示す半導体装置１００は、図１（Ｂ）に示すように変更することも可能である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。   Further, the semiconductor device 100 illustrated in FIG. 1A can be changed as illustrated in FIG. However, in the figure, the same reference numerals are given to the parts described above, and the description will be omitted.

図１（Ｂ）を参照するに、図１（Ｂ）に示す半導体装置１００Ａでは、パッケージ基板１０４Ａに凹部を形成して当該凹部にインターポーザー型のインシュレーター１０２Ａを収納する構造となっている。そのため、前記半導体装置本体１０１をパッケージ基板１０４Ａに設置した場合の高さを低く抑えることが可能となっている。   Referring to FIG. 1B, the semiconductor device 100A shown in FIG. 1B has a structure in which a recess is formed in the package substrate 104A and an interposer type insulator 102A is accommodated in the recess. Therefore, the height when the semiconductor device main body 101 is installed on the package substrate 104A can be kept low.

前述したようなインターポーザー型のキャパシタは、例えばシリコン基板のような平滑性がある基板上に形成される。   The interposer type capacitor as described above is formed on a smooth substrate such as a silicon substrate.

図２（Ａ）〜（Ｄ）には、インターポーザー型キャパシタを形成する例を示す。   2A to 2D show an example of forming an interposer type capacitor.

図２（Ａ）を参照するに、インターポーザー型キャパシタは、図２（Ａ）に示す、例えばシリコン基板２０１上に形成される。   Referring to FIG. 2A, the interposer type capacitor is formed on, for example, a silicon substrate 201 shown in FIG.

次に、図２（Ｂ）の工程において下部電極２０２が形成され、図２（Ｃ）の工程において誘電体材料２０３が、さらに図２（Ｄ）の工程において上部電極２０４が形成されてキャパシタを形成する。   Next, the lower electrode 202 is formed in the process of FIG. 2B, the dielectric material 203 is formed in the process of FIG. 2C, and the upper electrode 204 is further formed in the process of FIG. Form.

しかし、前記したようなインターポーザー型のキャパシタを用いる場合は、図２Ｄに示す構造に対して、前記半導体装置本体１０１から前記パッケージ基板１０４への配線を形成するために、シリコン基板２０１を貫通するスルービアを形成しなければならず、そのため、製造コストがかかる問題が生じる。さらに、半導体集積回路を含む半導体装置本体１０１から、バンプによって配線の接続を行う回数が増加するため、構造が複雑化して信頼性に問題が生じる場合があった。   However, when an interposer type capacitor as described above is used, in order to form a wiring from the semiconductor device body 101 to the package substrate 104, the silicon substrate 201 is penetrated with respect to the structure shown in FIG. 2D. Through vias must be formed, which causes a problem of high manufacturing costs. Furthermore, since the number of times wiring is connected by bumps from the semiconductor device main body 101 including the semiconductor integrated circuit increases, the structure becomes complicated and there may be a problem in reliability.

さらに、図１（Ａ）に示す場合のように、半導体装置本体１０１の実装時にキャパシタ１０２の分だけ厚みが加わり、半導体装置１００の実装サイズが大きくなってしまうという問題があった。   Further, as shown in FIG. 1A, there is a problem that the mounting size of the semiconductor device 100 is increased by adding the thickness of the capacitor 102 when the semiconductor device body 101 is mounted.

また、図１（Ｂ）に示す半導体装置１００Ａの場合でも、前記キャパシタ１０２Ａを収納する空間を確保するために、前記パッケージ基板１０４Ａを加工する必要が有るため、構造が複雑化してしまう問題が生じていた。   Further, even in the case of the semiconductor device 100A shown in FIG. 1B, since the package substrate 104A needs to be processed in order to secure a space for storing the capacitor 102A, the structure becomes complicated. It was.

そこで本発明は上記の問題点を解決した新規で有用なプローブカード、及び半導体チップの試験方法、キャパシタを提供することを概括的課題とする。   Accordingly, it is a general object of the present invention to provide a new and useful probe card, a semiconductor chip test method, and a capacitor that solve the above-mentioned problems.

本発明のより具体的な課題は、プローブ針の高密度形成が可能であり、電源ノイズを低減するためのデカップリングキャパシタをプローブ針の直近に配置可能である、多端子で高速な半導体チップの試験のために好適なプローブカードを提供することにある。   A more specific problem of the present invention is that a probe needle can be formed at a high density, and a decoupling capacitor for reducing power supply noise can be disposed in the immediate vicinity of the probe needle. It is to provide a probe card suitable for testing.

本発明の他の課題は、単純な構造で半導体装置に実装が可能であり、さらに実装した場合の半導体装置のサイズを小さく抑えることが可能なデカップリングキャパシタ、当該デカップリングキャパシタの製造方法および当該デカップリングキャパシタを実装した半導体装置を提供することにある。   Another object of the present invention is to provide a decoupling capacitor that can be mounted on a semiconductor device with a simple structure, and can further reduce the size of the semiconductor device when mounted, a method for manufacturing the decoupling capacitor, and the An object of the present invention is to provide a semiconductor device on which a decoupling capacitor is mounted.

本発明は上記の課題を、検査対象の半導体チップの電極に各々接触するよう形成された複数のプローブ針と、複数の配線を含む多層配線構造を有し、前記プローブ針を最表面に取付け、各プローブ針を当該配線に接続してあるビルドアップ配線層と、前記半導体チップに対し、前記プローブ針を介して電気的に接続するよう配設されたキャパシタとを備えるプローブカードにおいて、各プローブ針近傍の前記ビルドアップ配線層の当該配線がインナービアを含む多層配線構造を有し、前記キャパシタが前記ビルドアップ配線層内の絶縁樹脂層に埋設してあることを特徴とするプローブカードにより、解決する。   The present invention has a multilayer wiring structure including a plurality of probe needles and a plurality of wires formed to contact the electrodes of the semiconductor chip to be inspected, and attaching the probe needles to the outermost surface. In a probe card comprising a build-up wiring layer in which each probe needle is connected to the wiring and a capacitor arranged to be electrically connected to the semiconductor chip via the probe needle, each probe needle Solved by a probe card, wherein the wiring of the nearby build-up wiring layer has a multilayer wiring structure including an inner via, and the capacitor is embedded in an insulating resin layer in the build-up wiring layer To do.

上記本発明において前記多層配線構造は、所謂ビルドアップ工法や、別々に形成した配線層を導電性接着剤などを用いて一括積層する工法などが利用できる。   In the present invention, the multilayer wiring structure can use a so-called build-up method or a method of laminating separately formed wiring layers using a conductive adhesive or the like.

上記の解決手段において、キャパシタの厚さは、多層配線の絶縁膜一層分の厚さと概略同等か、それ以下であることがプローブカードの設計、製造を容易ならしめるために望ましい。   In the above solution, it is desirable that the thickness of the capacitor is approximately equal to or less than the thickness of one insulating film of the multilayer wiring in order to facilitate the design and manufacture of the probe card.

また、多層配線の絶縁膜一層分の厚さと概略同等か、それ以下である薄膜キャパシタ部品は、例えば、部品の厚さよりも厚いシリコンウェハの一方の面上に、金属酸化物膜が導伝体層に挟まれてなるキャパシタを形成し、その後もう一方の面を背面研磨することで形成できる。このタイプのキャパシタは、電源側電極と接地側電極が同一の面に形成されるため、ビルドアップ工法で埋設する場合に有用である。一方、一括積層工法の場合は、電源側電極と接地側電極が異なる面に形成されたキャパシタが有用である。   In addition, in a thin film capacitor component that is approximately equal to or less than the thickness of one insulating film layer of a multilayer wiring, for example, a metal oxide film is formed on one surface of a silicon wafer thicker than the thickness of the component. The capacitor can be formed by forming a capacitor sandwiched between layers and then polishing the other surface. This type of capacitor is useful for embedding by a build-up method because the power supply side electrode and the ground side electrode are formed on the same surface. On the other hand, in the case of the batch lamination method, a capacitor in which the power supply side electrode and the ground side electrode are formed on different surfaces is useful.

また、キャパシタは、プローブ針の直下に埋設されていることが望ましい。異なる電源電圧を利用するＬＳＩの場合、複数の電源線に接続された複数の薄膜キャパシタ部品を埋設することができる。   Moreover, it is desirable that the capacitor is embedded directly under the probe needle. In the case of an LSI using different power supply voltages, a plurality of thin film capacitor components connected to a plurality of power supply lines can be embedded.

本発明はさらに上記の課題を、薄膜キャパシタを内蔵し、半導体チップと該薄膜キャパシタ間のインピーダンスが所定値に設定してある半導体パッケージに用いる半導体チップに対し、パッケージング前にその電気的特性を試験する半導体チップの試験方法において、プローブカードとして、前記半導体チップの電極に各々接触するよう配設された複数のプローブ針と、複数の配線を含む多層配線構造を有し、前記複数のプローブ針が最表面に形成され、各プローブ針と当該配線とが接続してあるビルドアップ配線層と、キャパシタとを備え、各プローブ針近傍の前記ビルドアップ配線層の当該配線がインナービアを含む多層配線構造を有し、前記キャパシタを前記ビルドアップ配線層内の絶縁樹脂層に埋設させたプローブカードを、前記半導体チップに接触させ、前記プローブ針を介して電気的に接続する手順と、前記プローブ針と前記キャパシタの間のインピーダンスを前記半導体パッケージの前記インピーダンスの所定値とほぼ等しい値に予め設定しておく手順とを有することを特徴とする半導体チップの試験方法により解決する。   The present invention further solves the above-mentioned problems by providing electrical characteristics before packaging for a semiconductor chip having a built-in thin film capacitor and having an impedance between the semiconductor chip and the thin film capacitor set to a predetermined value. In the test method for a semiconductor chip to be tested, the probe card has a multi-layer wiring structure including a plurality of probe needles arranged so as to be in contact with the electrodes of the semiconductor chip and a plurality of wirings, and the plurality of probe needles Is formed on the outermost surface, and includes a build-up wiring layer in which each probe needle and the wiring are connected, and a capacitor, and the wiring of the build-up wiring layer near each probe needle includes an inner via. A probe card having a structure, in which the capacitor is embedded in an insulating resin layer in the build-up wiring layer; The procedure of contacting the body chip and electrically connecting via the probe needle, and the impedance between the probe needle and the capacitor are set in advance to a value substantially equal to the predetermined value of the impedance of the semiconductor package. And a semiconductor chip testing method characterized by comprising:

上記本発明においては、キャパシタ部品を内蔵し半導体チップとキャパシタ間のインピーダンスが所定の値（Ｚｐ）である半導体パッケージに用いる半導体チップに対して、パッケージング前にプローブカードを用いて試験する場合、高速動作性能を検査する上で、かつプローブ針と多層配線構造中に埋設されたキャパシタとの間のインピーダンスを前記半導体パッケージの前記所定値（Ｚｐ）と略等しい値に設定しておくことが望ましい。上記のＬＳＩチップの試験は、チップのダイシング後であっても、ダイシング前のウェハ状態であっても実施可能である。   In the present invention, when a semiconductor chip used for a semiconductor package in which a capacitor component is embedded and the impedance between the semiconductor chip and the capacitor is a predetermined value (Zp) is tested using a probe card before packaging, It is desirable to set the impedance between the probe needle and the capacitor embedded in the multilayer wiring structure to a value substantially equal to the predetermined value (Zp) of the semiconductor package in order to inspect high-speed operation performance. . The above-described LSI chip test can be performed either after the chip is diced or in a wafer state before dicing.

上記のような構成のプローブカードによれば、検査対象となるＬＳＩチップとプローブカード側のデカップリングキャパシタを近接して配置することができるので、ＬＳＩチップとキャパシタの間のインダクタンスを低減できＬＳＩチップの高速動作試験が可能となる。また、ＬＳＩチップとキャパシタの間のインピーダンスを、実際のパッケージ実装状態に近い値に設定できるので、実使用状態における高速動作性能を試験することができる。   According to the probe card having the above configuration, the LSI chip to be inspected and the decoupling capacitor on the probe card side can be arranged close to each other, so that the inductance between the LSI chip and the capacitor can be reduced. High-speed operation test is possible. Further, since the impedance between the LSI chip and the capacitor can be set to a value close to the actual package mounting state, it is possible to test the high-speed operation performance in the actual use state.

本発明はさらに上記の課題を、誘電体膜と、前記誘電体膜の第１の主面上に形成された第１の電極膜と、前記誘電体膜の第２の主面上に形成された第２の電極膜と、前記第1の電極膜から、前記誘電体膜と前記第1および第２の電極膜とよりなる積層構造体の第1の側に引き出された第1の配線部と、前記第２の電極膜から、前記積層構造体の前記第1の側に引き出された第２の配線部とよりなり、前記積層構造体の第２の側には樹脂層が形成されていることを特徴とするキャパシタにより、解決する。   The present invention further provides the above-described problem formed on a dielectric film, a first electrode film formed on the first main surface of the dielectric film, and a second main surface of the dielectric film. A first wiring portion drawn from the second electrode film and the first electrode film to the first side of the multilayer structure including the dielectric film and the first and second electrode films And a second wiring portion drawn from the second electrode film to the first side of the multilayer structure, and a resin layer is formed on the second side of the multilayer structure. This is solved by a capacitor characterized in that

また本発明は上記の課題を、キャパシタと、前記キャパシタが実装された半導体チップとよりなる半導体装置であって、前記キャパシタは、誘電体膜と、前記誘電体膜の第１の主面上に形成された第１の電極膜と、前記誘電体膜の第２の主面上に形成された第２の電極膜と、前記第1の電極膜から、前記誘電体膜と前記第1および第２の電極膜とよりなる積層構造体の第1の側に引き出された第1の配線部と、前記第２の電極膜から、前記積層構造体の前記第1の側に引き出された第２の配線部とよりなり、前記積層構造体の第２の側には樹脂層が形成されており、前記キャパシタは前記半導体チップの第1の側において、前記第1および第２の配線部を、前記半導体チップ表面に形成された第1および第２の電極パッドに接続された状態で実装されることを特徴とする半導体装置により、解決する。   The present invention provides a semiconductor device comprising the capacitor and a semiconductor chip on which the capacitor is mounted, wherein the capacitor is formed on the dielectric film and the first main surface of the dielectric film. From the formed first electrode film, the second electrode film formed on the second main surface of the dielectric film, and the first electrode film, the dielectric film, the first and first A first wiring portion drawn out to the first side of the laminated structure composed of two electrode films, and a second drawn out from the second electrode film to the first side of the laminated structure. A resin layer is formed on the second side of the multilayer structure, and the capacitor includes the first and second wiring portions on the first side of the semiconductor chip. Mounted in a state of being connected to first and second electrode pads formed on the surface of the semiconductor chip The semiconductor device according to claim bets, resolve.

本発明によれば、積層構造体を有するキャパシタの第1および第２の配線部が、それぞれ前記第1および第２の電極膜から同一の側に引き出されるので、キャパシタを表面実装技術により、例えば半導体チップの表面に、容易に実装することが可能になる。本発明のキャパシタでは前記第1および第２の配線部が同一の側に引き出されるため、これらの配線部を異なった側に引き出す構成に比べて、配線部まで含めた全体の厚さを減少させることができ、例えば半導体チップが配線基板上に表面実装されている場合であっても、配線基板と半導体チップとの隙間を使って実装することが可能である。その際、本発明では薄い積層構造体を樹脂層で支持することになり、必要なキャパシタンスに対応して前記積層構造のサイズを例えば２ｍｍ2以上の面積を有するように形成した場合でも、キャパシタがハンドリング等の際に破損することがない。 According to the present invention, the first and second wiring portions of the capacitor having a multilayer structure are drawn out to the same side from the first and second electrode films, respectively. It can be easily mounted on the surface of the semiconductor chip. In the capacitor of the present invention, since the first and second wiring portions are drawn out to the same side, the total thickness including the wiring portion is reduced as compared with the configuration in which these wiring portions are drawn out to different sides. For example, even when the semiconductor chip is surface-mounted on the wiring board, it can be mounted using a gap between the wiring board and the semiconductor chip. At that time, in the present invention, the thin laminated structure is supported by the resin layer, and even when the size of the laminated structure corresponding to the required capacitance is formed to have an area of 2 mm 2 or more, for example, There is no damage during handling.

さらに本発明は上記の課題を、基板上に樹脂よりなる第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の電極を形成する工程と、前記第１の電極上に誘電体膜を形成する工程と、前記誘電体膜上に第２の電極膜を形成する工程と、前記第２の電極膜上に第２の絶縁膜を形成する工程と、前記基板をエッチングして除去し、前記基板上に形成された前記第１の絶縁膜を露出させる工程を含むことを特徴とするキャパシタの製造方法により、解決する。   Furthermore, the present invention solves the above problems by forming a first insulating film made of a resin on a substrate, forming a first electrode on the first insulating film, and on the first electrode. Forming a dielectric film on the substrate, forming a second electrode film on the dielectric film, forming a second insulating film on the second electrode film, and etching the substrate This is solved by a capacitor manufacturing method including a step of removing the first insulating film formed on the substrate and exposing the first insulating film.

本発明によれば、キャパシタを構成する積層構造体の形成の際に使われるシリコンなどの基板が、キャパシタ形成後に除去される。そのため、基板上にキャパシタを形成する場合にくらべて、積層構造体を薄く形成することが可能である。その際、前記第１の電極およびその上の誘電体膜は樹脂膜により支持されることになり、ハンドリングなどの際の破損を回避することができる。   According to the present invention, the substrate made of silicon or the like used for forming the multilayer structure constituting the capacitor is removed after the capacitor is formed. Therefore, the laminated structure can be formed thinner than when forming a capacitor on a substrate. At this time, the first electrode and the dielectric film thereon are supported by the resin film, and damage during handling or the like can be avoided.

以上説明したように、本発明のプローブカードによれば、検査対象となるＬＳＩチップとプローブカード側のデカップリングキャパシタを近接して配置することができるので、ＬＳＩチップとキャパシタ間のインダクタンスを低減でき、ＬＳＩチップの高速動作試験が可能となる。また、ＬＳＩチップとキャパシタ間のインピーダンスを、実際のパッケージ実装状態に近い値に設定できるので、実使用状態における高速動作性能を試験することができる。さらに、本発明の半導体チップ試験方法による試験は、半導体チップのダイシング後であっても、ダイシング前のウェハ状態であっても実施可能である。   As described above, according to the probe card of the present invention, since the LSI chip to be inspected and the decoupling capacitor on the probe card side can be arranged close to each other, the inductance between the LSI chip and the capacitor can be reduced. This makes it possible to perform a high-speed operation test of an LSI chip. Further, since the impedance between the LSI chip and the capacitor can be set to a value close to the actual package mounting state, it is possible to test the high speed operation performance in the actual use state. Furthermore, the test by the semiconductor chip test method of the present invention can be performed even after the semiconductor chip is diced or in a wafer state before dicing.

さらに本発明によれば、キャパシタ形成後に基板を除去することにより非常に薄いキャパシタを形成できる。このようなキャパシタは半導体チップをパッケージ基板等に実装する際に、隙間など空間を利用して実装することが可能になる。   Furthermore, according to the present invention, a very thin capacitor can be formed by removing the substrate after the capacitor is formed. Such a capacitor can be mounted using a space such as a gap when a semiconductor chip is mounted on a package substrate or the like.

以下、本発明の実施の形態を添付の図面を参照しながら具体的に説明する。
［第１実施例］
図３に、本発明のプローブカード１０の基本的構成を示す。 Hereinafter, embodiments of the present invention will be specifically described with reference to the accompanying drawings.
[First embodiment]
FIG. 3 shows a basic configuration of the probe card 10 of the present invention.

図３を参照するに、プローブカード１０は、コア層１２と、コア層１２上に形成され、複数の配線を含むビルドアップ配線層１４と、ビルドアップ配線層１４の最表面に取り付けられ、ビルドアップ配線層１４の当該配線と各々電気的に接続させた複数のプローブ針１６と、ビルドアップ配線層１４内に搭載された薄膜キャパシタ２０とから構成される。プローブカード１０は、プローブ針１６近傍のビルドアップ配線層１４の配線がインナービアを含む多層配線構造を有すると共に、薄膜キャパシタ２０がビルドアップ配線層１４内の絶縁樹脂層中に埋設してあることを特徴とする。   Referring to FIG. 3, the probe card 10 is attached to the core layer 12, the buildup wiring layer 14 formed on the core layer 12 and including a plurality of wirings, and the outermost surface of the buildup wiring layer 14. A plurality of probe needles 16 each electrically connected to the wiring of the up wiring layer 14 and a thin film capacitor 20 mounted in the build up wiring layer 14 are configured. The probe card 10 has a multilayer wiring structure in which the wiring of the buildup wiring layer 14 near the probe needle 16 includes an inner via, and the thin film capacitor 20 is embedded in an insulating resin layer in the buildup wiring layer 14. It is characterized by.

図４は、半導体チップを本発明の一実施例であるプローブカード１０を使って検査する様子を示す断面図である。   FIG. 4 is a cross-sectional view showing a state in which a semiconductor chip is inspected using the probe card 10 which is an embodiment of the present invention.

図４を参照するに、図示の例では前記プローブカード１０は、ウェハチャック４０に載置されたＬＳＩチップ３０の電気的特性の試験を行うウェハプローバ（図示なし）に用いられる。このＬＳＩチップ３０は、ウェハ上に多数形成された半導体チップの１つであってもよい。この場合、各半導体チップに形成されている電極にプローブカード１０のプローブ針１６を接触させ、このプローブ針１６を通して試験装置からの信号の入出力、電源電圧の供給を行い、プローブ針１６を順次移動させて半導体チップ内の回路の電気的特性を試験する。   Referring to FIG. 4, in the illustrated example, the probe card 10 is used for a wafer prober (not shown) that tests the electrical characteristics of the LSI chip 30 mounted on the wafer chuck 40. The LSI chip 30 may be one of many semiconductor chips formed on the wafer. In this case, the probe needle 16 of the probe card 10 is brought into contact with the electrodes formed on each semiconductor chip, and signal input / output and power supply voltage are supplied from the test device through the probe needle 16, and the probe needle 16 is sequentially moved. The electrical characteristics of the circuit in the semiconductor chip are tested by moving.

この実施例のプローブカード１０において、コア層１２は、スルーホール部１３をエポキシ樹脂で埋めた４層ガラスエポキシ板で形成されている。このコア層１２の両側にビルドアップ配線層１４が形成されている。   In the probe card 10 of this embodiment, the core layer 12 is formed of a four-layer glass epoxy plate in which the through hole portion 13 is filled with an epoxy resin. Build-up wiring layers 14 are formed on both sides of the core layer 12.

ビルドアップ配線層１４は、４層の多層配線板で構成されており、各層の厚さは４５μｍ程度であり、厚さ３０μｍの薄膜キャパシタ２０が、最表面側から数えて３層目の配線と４層目の配線の間の樹脂絶縁層中に埋め込まれている。薄膜キャパシタ２０の接地側と電源側の電極端子は各々接地ライン１７と電源ライン１８に接続されている。   The build-up wiring layer 14 is composed of a four-layer multilayer wiring board. Each layer has a thickness of about 45 μm, and a thin film capacitor 20 having a thickness of 30 μm is connected to the third layer wiring by counting from the outermost surface side. It is embedded in the resin insulating layer between the fourth layer wirings. The electrode terminals on the ground side and the power source side of the thin film capacitor 20 are connected to the ground line 17 and the power source line 18, respectively.

上記実施例のプローブカード１０では、薄膜キャパシタ２０が１個のみ示されているが、この実施例に限られるものではない。例えば、異なる電源電圧を利用するＬＳＩの場合、複数の電源配線に接続された複数の薄膜キャパシタ２０をビルドアップ配線層１４内に埋設することができ、各キャパシタを異なる電源電圧の電源配線に接続してもよい。   In the probe card 10 of the above embodiment, only one thin film capacitor 20 is shown, but the present invention is not limited to this embodiment. For example, in the case of an LSI using different power supply voltages, a plurality of thin film capacitors 20 connected to a plurality of power supply wirings can be embedded in the build-up wiring layer 14, and each capacitor is connected to a power supply wiring of a different power supply voltage. May be.

また、図４のプローブカード１０においては、複数のプローブ針１６が、ビルドアップ配線層１４の最表層に露出させた電極の上面にそれぞれ半田付けされている。各プローブ針１６の先端部はＬＳＩチップ３０の電極パッド３２に対して概略垂直に接触するように屈折されている。ＬＳＩチップ３０の電気的特性を試験する際には、これらプローブ針１６をＬＳＩチップ３０の各電極パッド３２に接触させる。   In the probe card 10 of FIG. 4, a plurality of probe needles 16 are soldered to the upper surfaces of the electrodes exposed on the outermost layer of the buildup wiring layer 14. The tip of each probe needle 16 is refracted so as to contact the electrode pad 32 of the LSI chip 30 substantially perpendicularly. When testing the electrical characteristics of the LSI chip 30, these probe needles 16 are brought into contact with the electrode pads 32 of the LSI chip 30.

図５に、本発明のプローブカードに用いられる薄膜キャパシタ２０の構造を示す。上述のように、本発明の薄膜キャパシタ２０は、多端子で高速な半導体チップが高速動作する際に高周波ノイズを低減するデカップリングキャパシタとして機能する。   FIG. 5 shows the structure of the thin film capacitor 20 used in the probe card of the present invention. As described above, the thin film capacitor 20 of the present invention functions as a decoupling capacitor that reduces high-frequency noise when a high-speed semiconductor chip with multiple terminals operates at high speed.

図５に示したように、シリコン基板２２上に、ＢａＳｒＴｉＯ３等の高誘電体（high-K）材料で形成した誘電体層２４を間に挟み込んで形成された上部電極層２５及び下部電極層２４を有するキャパシタが形成されている。このキャパシタの電極には白金（Ｐｔ）が用いられ、シリコン基板２２は、キャパシタを形成後、背面２２ａ側が研磨されている。この薄膜キャパシタ２０の厚さは、シリコン基板２２及び電極端子２７、２８を含めて３０μｍ以下である。 As shown in FIG. 5, an upper electrode layer 25 and a lower electrode layer formed on a silicon substrate 22 with a dielectric layer 24 formed of a high dielectric (high-K) material such as BaSrTiO 3 interposed therebetween. A capacitor having 24 is formed. Platinum (Pt) is used for the electrode of the capacitor, and the silicon substrate 22 is polished on the back surface 22a side after the capacitor is formed. The thickness of the thin film capacitor 20 is 30 μm or less including the silicon substrate 22 and the electrode terminals 27 and 28.

図６は、図５の薄膜キャパシタ２０の作製方法を説明する図である。   FIG. 6 is a diagram for explaining a manufacturing method of the thin film capacitor 20 of FIG.

図６（Ａ）を参照するに、本実施例では薄膜キャパシタ２０の支持基板としてシリコン基板２２を用いる。支持基板にシリコンを使用することで、背面研磨による薄型化が容易である。シリコンは２０μｍ程度に薄く研磨しても割れにくいため、本発明に係る薄膜キャパシタ２０の支持基板として好適である。   Referring to FIG. 6A, in this embodiment, a silicon substrate 22 is used as a support substrate for the thin film capacitor 20. By using silicon for the support substrate, it is easy to reduce the thickness by back polishing. Silicon is suitable as a support substrate for the thin film capacitor 20 according to the present invention because it is difficult to break even if it is polished as thin as about 20 μm.

さらに図６（Ｂ）〜（Ｄ）に示したように、シリコン基板２２上に、下部電極層２３、誘電体層２４、上部電極層２５の薄膜を順次成膜する。この実施例では、厚さ０．３ｍｍのＳｉＯ２熱酸化膜が形成されたシリコン基板２２を用い、まず、このシリコン基板２２上に下部電極材料としてＴｉＯ２（０．０５μｍ）／Ｐｔ（０．１μｍ）をスパッタリング法により成膜を行う。次に、同一真空系内で、高誘電体材料（Ｂａ、Ｓｒ）ＴｉＯ３（以下、ＢＳＴという）をスパッタリング法により成膜する。さらに、その上に、Ｐｔ（０．１μｍ）をスパッタリング法により成膜してある。 Further, as shown in FIGS. 6B to 6D, thin films of a lower electrode layer 23, a dielectric layer 24, and an upper electrode layer 25 are sequentially formed on the silicon substrate 22. In this embodiment, a silicon substrate 22 on which a 0.3 mm thick SiO 2 thermal oxide film is formed is used. First, TiO 2 (0.05 μm) / Pt (0. 1 μm) is formed by sputtering. Next, a high dielectric material (Ba, Sr) TiO 3 (hereinafter referred to as BST) is formed by sputtering in the same vacuum system. Furthermore, Pt (0.1 μm) is formed thereon by sputtering.

本発明に係る薄膜キャパシタ２０の、誘電体層２４を構成する誘電体酸化物として好適な構成材料としては、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、鉛（Ｐｂ）、スズ（Ｚｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、マグネシウム（Ｍｇ）、ニオブ（Ｎｂ）等の中、少なくとも1つの元素を含む複合酸化物を適用することができる。薄膜キャパシタ２０の誘電体層２４に好適な誘電体酸化物として、上記実施例の(Ｂａ，Ｓｒ)ＴｉＯ３の他、例えば、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｔａ２Ｏ５等を挙げることができる。 As the constituent material suitable for the dielectric oxide constituting the dielectric layer 24 of the thin film capacitor 20 according to the present invention, strontium (Sr), barium (Ba), lead (Pb), tin (Zr), bismuth ( A composite oxide containing at least one element among Bi), tantalum (Ta), titanium (Ti), magnesium (Mg), niobium (Nb), and the like can be used. As a dielectric oxide suitable for the dielectric layer 24 of the thin film capacitor 20, for example, Pb (Zr, Ti) O 3 , Pb (Mg, Nb) O 3 in addition to (Ba, Sr) TiO 3 of the above embodiment. , SrBi 2 Ta 2 O 9 , Ta 2 O 5 and the like.

また、本発明に係る薄膜キャパシタ２０において、誘電体層２４を間に挟み込んで形成される上部電極層２５及び下部電極層２３に好適な構成材料として、白金（Ｐｔ）、金（Ａｕ）、銅（Ｃｕ）、鉛（Ｐｂ）、ルテニウム（Ｒｕ）、ルテニウム酸化物、イリジウム（Ｉｒ）、イリジウム酸化物、クロム（Ｃｒ）等の中、少なくとも１つ以上の金属元素又は金属酸化物を含有するものを適用することができる。   In addition, in the thin film capacitor 20 according to the present invention, platinum (Pt), gold (Au), copper as suitable constituent materials for the upper electrode layer 25 and the lower electrode layer 23 formed by sandwiching the dielectric layer 24 therebetween. (Cu), lead (Pb), ruthenium (Ru), ruthenium oxide, iridium (Ir), iridium oxide, chromium (Cr), or the like containing at least one metal element or metal oxide Can be applied.

次に、図６（Ｅ）に示したように、フォトリソグラフィ法により、上部電極層２５および誘電体層２４の開口部をパターニングする。さらに、Ａｒイオンミリングを使用して、Ｐｔ、ＢＳＴの一括ドライエッチングを行う。   Next, as shown in FIG. 6E, the openings of the upper electrode layer 25 and the dielectric layer 24 are patterned by photolithography. Furthermore, collective dry etching of Pt and BST is performed using Ar ion milling.

次に、図６（Ｆ），（Ｇ）に示したように、ポリイミド絶縁層２６を成膜して、Ｃｒ膜０．０５μｍ、Ｃｕ膜１μｍ、Ａｕ膜１０μｍを順次積層して電極端子２７、２８を形成する。   Next, as shown in FIGS. 6F and 6G, a polyimide insulating layer 26 is formed, and a Cr film 0.05 μm, a Cu film 1 μm, and an Au film 10 μm are sequentially stacked to form electrode terminals 27, 28 is formed.

その後、シリコン基板２２の背面２２ａを研磨して、薄膜キャパシタ２０のシリコン基板２２と電極端子２７、２８を含む厚さを３０μｍまで薄型化させる。   Thereafter, the back surface 22a of the silicon substrate 22 is polished to reduce the thickness of the thin film capacitor 20 including the silicon substrate 22 and the electrode terminals 27 and 28 to 30 μm.

このようにして作製された薄膜キャパシタ２０を適用することによって、薄膜キャパシタを内蔵した本発明のプローブカード１０を作製することができる。より具体的には、図４に示したように、薄膜キャパシタ２０の電極端子２７、２８とビルドアップ配線層１４の配線（接地ライン１７や電源ライン１８）を接続することにより図３あるいは図４のプローブカード１０が完成する。   By applying the thin film capacitor 20 thus manufactured, the probe card 10 of the present invention incorporating the thin film capacitor can be manufactured. More specifically, as shown in FIG. 4, the electrode terminals 27 and 28 of the thin film capacitor 20 and the wiring (the ground line 17 and the power supply line 18) of the buildup wiring layer 14 are connected to each other as shown in FIG. The probe card 10 is completed.

次に、図４のプローブカード１０を作製する際に用いられる、ビルドアップ配線層内にキャパシタを埋設するビルドアップ層形成工程の一例について説明する。   Next, an example of a buildup layer forming process for embedding a capacitor in the buildup wiring layer, which is used when the probe card 10 of FIG. 4 is manufactured, will be described.

図７は、ビルドアップ層形成工程における薄膜キャパシタを埋設する形成方法を説明する図、図８は、図７に示した薄膜キャパシタを埋設する場合のビルドアップ層形成工程を説明するためのフローチャートである。   FIG. 7 is a diagram for explaining a forming method for embedding a thin film capacitor in the buildup layer forming step, and FIG. 8 is a flowchart for explaining a buildup layer forming step in the case of embedding the thin film capacitor shown in FIG. is there.

ビルドアップ配線層１４の多層配線構造は、図８のステップＳ２〜Ｓ７を繰り返し行うことにより各配線層が積み上げられて形成される。   The multilayer wiring structure of the build-up wiring layer 14 is formed by stacking each wiring layer by repeatedly performing steps S2 to S7 in FIG.

まず、図８のステップＳ１において、コア層１２、もしくは先に形成されたビルドアップ配線層１４の絶縁層１４−１上の所望の位置に、薄膜キャパシタ２０のチップを接着剤で貼り付ける（図３の（ａ）参照）。ここでは、絶縁層１４−１上には、配線層１４−１ａが先に電解銅めっきにより形成されていると仮定する。   First, in step S1 of FIG. 8, the chip of the thin film capacitor 20 is attached to the core layer 12 or a desired position on the insulating layer 14-1 of the build-up wiring layer 14 formed previously with an adhesive (FIG. 8). 3 (a)). Here, it is assumed that the wiring layer 14-1a is first formed on the insulating layer 14-1 by electrolytic copper plating.

ステップＳ２において、半硬化状態のエポキシ樹脂フィルムをコア層１２、もしくは先に形成されたビルドアップ配線層１４の絶縁層１４−１上にラミネートする。このとき、薄膜キャパシタ２０上に絶縁樹脂層１４−２が形成される。   In step S2, a semi-cured epoxy resin film is laminated on the core layer 12 or the insulating layer 14-1 of the build-up wiring layer 14 previously formed. At this time, the insulating resin layer 14-2 is formed on the thin film capacitor 20.

ステップＳ３において、炭酸ガスレーザ光によって層間接続用のビア孔を形成する（図７（Ｂ）参照）。図７（Ｂ）に示したように、ステップＳ２で形成された絶縁樹脂層１４−２に炭酸ガスレーザを照射して、ビア孔１４−２ｂを形成する。同様に、薄膜キャパシタ２０上面の絶縁樹脂層１４−２に炭酸ガスレーザを照射して、接地ライン１７、電源ライン１８を形成するための孔１７ｂ、孔１８ｂを形成する。   In step S3, via holes for interlayer connection are formed by carbon dioxide laser light (see FIG. 7B). As shown in FIG. 7B, the insulating resin layer 14-2 formed in step S2 is irradiated with a carbon dioxide laser to form a via hole 14-2b. Similarly, the insulating resin layer 14-2 on the upper surface of the thin film capacitor 20 is irradiated with a carbon dioxide laser to form a hole 17b and a hole 18b for forming the ground line 17 and the power supply line 18.

ステップＳ４において、絶縁樹脂層１４−２の表面に薄い無電解銅（Ｃｕ）層（シード層）を形成する。このシード層形成の前に、銅めっきの密着性向上のため、絶縁樹脂層１４−２の表面を粗面化しておくとよい。   In step S4, a thin electroless copper (Cu) layer (seed layer) is formed on the surface of the insulating resin layer 14-2. Before forming the seed layer, the surface of the insulating resin layer 14-2 is preferably roughened to improve the adhesion of copper plating.

ステップＳ５において、絶縁樹脂層１４−２全体にレジスト膜を形成後、露光、現像によって配線並びにビア孔部分を除去したパターンを形成する。   In step S5, after forming a resist film on the entire insulating resin layer 14-2, a pattern is formed by removing the wiring and via hole portions by exposure and development.

ステップＳ６において、銅（Ｃｕ）の電解めっきによって、ビア孔充填ならびに配線を形成する。このとき、図７（Ｃ）に示したように、銅めっきによってインナービア１４−２ｃ、接地ライン１７及び電源ライン１８が形成される。   In step S6, via hole filling and wiring are formed by electrolytic plating of copper (Cu). At this time, as shown in FIG. 7C, the inner via 14-2c, the ground line 17 and the power supply line 18 are formed by copper plating.

ステップＳ７において、シード層をエッチングする。このとき、図７（Ｃ）に示したように、絶縁樹脂層１４−２上の配線層１４−２ａが形成される。   In step S7, the seed layer is etched. At this time, as shown in FIG. 7C, the wiring layer 14-2a over the insulating resin layer 14-2 is formed.

さらに、配線層を積み上げる場合には、図８の各ステップＳ２〜Ｓ７を同様に繰り返し実施すればよい。このようにして、容易に薄膜キャパシタ２０を埋め込んだビルドアップ配線層１４を形成することができる。その際、プローブ針１６をこのようにして形成されたインナービア１４−２ｃ上あるいはその近傍に形成することにより、図４に示した構成が得られる。   Further, when stacking wiring layers, steps S2 to S7 in FIG. 8 may be repeated in the same manner. In this way, the build-up wiring layer 14 in which the thin film capacitor 20 is embedded can be easily formed. At this time, the probe needle 16 is formed on or in the vicinity of the inner via 14-2c formed as described above, thereby obtaining the configuration shown in FIG.

以上に説明したプローブカード１０は、デカップリングキャパシタとプローブ針との間のインダクタンスを、キャパシタを基板の背面に搭載する従来の構造に比べて１／５〜１／１０に低減することが可能である。この結果、ＬＳＩチップを１ＧＨｚ以上の動作周波数で高速動作試験する場合においても、電源ノイズの発生を抑制することができるため、検査精度を向上させることができる。   The probe card 10 described above can reduce the inductance between the decoupling capacitor and the probe needle to 1/5 to 1/10 compared to the conventional structure in which the capacitor is mounted on the back surface of the substrate. is there. As a result, even when an LSI chip is subjected to a high-speed operation test at an operating frequency of 1 GHz or more, the generation of power supply noise can be suppressed, so that the inspection accuracy can be improved.

なお、上記実施例においてインナービアを有する多層配線構造はビルドアップ工法によって形成されているが、一括積層工法で形成することも可能である。また、図７には、電源側電極と接地側電極とが同一面に形成された構造が示されているが、各々の電極が裏表に形成されたキャパシタを用いることも可能である。この場合、キャパシタを貼り付ける際、キャパシタの電極に対応する位置に電源または接地に繋がる配線を形成しておき、導電性接着材などを用いて貼り付けることで電気的な接続が可能である。
［第２実施例］
図９は、本発明第２実施例による、キャパシタを実装した半導体装置１１０の概略図である。 In the above embodiment, the multilayer wiring structure having the inner vias is formed by the build-up method, but can also be formed by the batch lamination method. Further, FIG. 7 shows a structure in which the power supply side electrode and the ground side electrode are formed on the same surface, but it is also possible to use a capacitor in which each electrode is formed on both sides. In this case, when the capacitor is pasted, a wiring connected to the power source or the ground is formed at a position corresponding to the electrode of the capacitor, and electrical connection is possible by pasting using a conductive adhesive or the like.
[Second Embodiment]
FIG. 9 is a schematic diagram of a semiconductor device 110 mounted with a capacitor according to a second embodiment of the present invention.

図９を参照するに、半導体装置１１０は、内部に半導体素子を有する半導体装置チップ１１１および当該半導体素子に電気的に接続されるキャパシタ１２０からなる。   Referring to FIG. 9, a semiconductor device 110 includes a semiconductor device chip 111 having a semiconductor element therein and a capacitor 120 electrically connected to the semiconductor element.

図示の例では前記半導体装置チップ１１１は、バンプ１１３によりパッケージ基板１１２に固定される。また、前記バンプ１１３が前記半導体装置本体１１１に形成された電極パッド１１４および前記パッケージ基板１１２上に形成された電極パッド１１５と接触することによって、前記半導体チップ１１１内部の半導体素子から前記パッケージ基板１１２へ電気的な接続がなされる。   In the illustrated example, the semiconductor device chip 111 is fixed to the package substrate 112 by bumps 113. The bump 113 is in contact with an electrode pad 114 formed on the semiconductor device main body 111 and an electrode pad 115 formed on the package substrate 112, so that a semiconductor element inside the semiconductor chip 111 can remove the package substrate 112. An electrical connection is made.

本実施例によるキャパシタ１２０は、前記パッケージ基板１１２から前記半導体チップ１１１の間に形成される空間に収納される厚さで形成されている。すなわち、バンプ高さ、もしくは前記パッケージ基板１１２から前記半導体チップ１１１までの高さＸ１より前記キャパシタ１２０の厚さが小さいために、このように前記キャパシタ１２０を設置することが可能となっている。   The capacitor 120 according to the present embodiment is formed with a thickness accommodated in a space formed between the package substrate 112 and the semiconductor chip 111. That is, since the thickness of the capacitor 120 is smaller than the bump height or the height X1 from the package substrate 112 to the semiconductor chip 111, the capacitor 120 can be installed in this way.

次に、前記キャパシタ１２０の詳細を図１０に示す。図１０には図９に示した、半導体チップ１１１に取り付けられたキャパシタ１２０の拡大断面図を示してある。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。   Next, details of the capacitor 120 are shown in FIG. FIG. 10 is an enlarged cross-sectional view of the capacitor 120 attached to the semiconductor chip 111 shown in FIG. However, in the figure, the same reference numerals are given to the parts described above, and the description will be omitted.

図１０を参照するに、前記キャパシタ１２０は先に図６（Ｇ）で説明した構成と同様な構成を有しており、例えばポリイミド樹脂からなる下部絶縁膜１２１上に、Ｃｒ／Ａｕからなる下部電極膜１２２が形成され、さらに前記下部電極膜１２２上に、Ｂａ、Ｓｒ、Ｔｉで構成される酸化物ＢａxＳｒ1-xＴｉＯ3（以下文中ＢＳＴと呼ぶ）からなる誘電体膜１２３が形成される。前記誘電体膜１２３上には、Ａｕからなる上部電極膜１２４が形成されている。さらに前記上部電極１２４上には感光性ポリイミド樹脂からなる上部絶縁膜１２５が形成されている。 Referring to FIG. 10, the capacitor 120 has the same structure as that described above with reference to FIG. 6G. For example, the lower part made of Cr / Au is formed on the lower insulating film 121 made of polyimide resin. An electrode film 122 is formed, and a dielectric film 123 made of an oxide Ba x Sr 1-x TiO 3 (hereinafter referred to as “BST”) is formed on the lower electrode film 122. Is done. On the dielectric film 123, an upper electrode film 124 made of Au is formed. Further, an upper insulating film 125 made of a photosensitive polyimide resin is formed on the upper electrode 124.

前記誘電体膜１２３、上部電極１２４および上部絶縁膜１２５には、前記下部電極１２２を前記半導体チップ１１１内部の半導体素子に電気的に接続する配線となる電極パッド１２６を挿通する穴部が形成されている。   The dielectric film 123, the upper electrode 124, and the upper insulating film 125 are formed with a hole through which an electrode pad 126 serving as a wiring for electrically connecting the lower electrode 122 to a semiconductor element inside the semiconductor chip 111 is inserted. ing.

前記下部電極１２２に電気的に接続された前記電極パッド１２６は前記穴部に挿通されて、さらに、前記半導体チップ１１１内部の半導体素子に接続されたパッド１１１Ａに電気的に接続される。   The electrode pad 126 electrically connected to the lower electrode 122 is inserted through the hole and further electrically connected to a pad 111A connected to a semiconductor element inside the semiconductor chip 111.

同様に、前記上部電極１２４に電気的に接続されたパッド１２７は、前記上部絶縁膜１２５に形成された穴に挿通されてさらに前記半導体チップ１１１内部の半導体素子に接続されたパッド１１１Ｂに電気的に接続されている。   Similarly, a pad 127 electrically connected to the upper electrode 124 is inserted into a hole formed in the upper insulating film 125 and further electrically connected to a pad 111B connected to a semiconductor element inside the semiconductor chip 111. It is connected to the.

また、後述するように、前記パッド１２６および１２７は、Ａｕ／Ｃｕの積層構造であり、前記パッド１１１Ａおよび１１１Ｂは、Ａｕ／Ｎｉ／Ｃｕの積層構造となっており、実質的に同一の高さを有している。その結果、前記パッド１１１Ａおよび１１１Ｂは前記半導体チップ１１１上に表面実装された場合に、前記チップ１１１上の対応する電極パッドと確実にコンタクトする。   As will be described later, the pads 126 and 127 have a stacked structure of Au / Cu, and the pads 111A and 111B have a stacked structure of Au / Ni / Cu and have substantially the same height. have. As a result, when the pads 111A and 111B are surface-mounted on the semiconductor chip 111, they reliably contact the corresponding electrode pads on the chip 111.

なお、前記パッド１１１Ａまたは１１１Ｂのいずれかは、接地される構造となっており、前記キャパシタ１２０は、電気的には前記半導体素子から接地部までの間に直列に挿入される構造となっている。   Note that either the pad 111A or 111B is grounded, and the capacitor 120 is electrically inserted in series between the semiconductor element and the ground portion. .

本実施例による前記キャパシタ１２０は、下部電極１２２、誘電体膜１２３および上部電極１２４で形成されるキャパシタを、例えば樹脂などの薄膜化が可能な絶縁膜で挟んで保持する構造となっている。そのため、例えばＳｉなどの材料を基板として形成する場合に比べてキャパシタの薄膜化が可能となる。   The capacitor 120 according to this embodiment has a structure in which a capacitor formed by the lower electrode 122, the dielectric film 123, and the upper electrode 124 is sandwiched and held by an insulating film that can be made thin, such as resin. Therefore, for example, the capacitor can be made thinner as compared with the case where a material such as Si is formed as the substrate.

また、誘電率の高い前記誘電体膜１２３を用いているため、前記誘電体膜１２３を薄くすることが可能となり、前記誘電体膜１２３の厚さが１００ｎｍで十分なキャパシタンスが得られるため、キャパシタの薄膜化が可能になっている。   Further, since the dielectric film 123 having a high dielectric constant is used, the dielectric film 123 can be made thin, and a sufficient capacitance can be obtained when the thickness of the dielectric film 123 is 100 nm. Can be made thinner.

前記キャパシタ１２０の場合、前記下部絶縁膜１２１、下部電極１２２、誘電体膜１２３、上部電極１２４および上部絶縁膜１２５の厚さを加えた、キャパシタ厚さＸ３を１０μｍ以下で形成することが可能である。また、前記パッド１２６および１２７は、前記上部絶縁膜１２５を基準とした突出量が１０μｍ以下になるように形成される。   In the case of the capacitor 120, it is possible to form a capacitor thickness X3 of 10 μm or less by adding the thicknesses of the lower insulating film 121, the lower electrode 122, the dielectric film 123, the upper electrode 124, and the upper insulating film 125. is there. Further, the pads 126 and 127 are formed so that the protrusion amount with respect to the upper insulating film 125 is 10 μm or less.

この場合、さらに前記パッド１１１Ａおよび１１１Ｂの厚さを考慮した、前記半導体チップ１１１の前記パッケージ基板１１２に対抗する面から、前記キャパシタ１２０の前記下部絶縁膜１２１の前記パッケージ基板１１２に対向する面までの、取り付け高さＸ２は、２５μｍ以下に抑えることが可能な構造になっている。   In this case, the thickness of the pads 111A and 111B is further taken into consideration, from the surface facing the package substrate 112 of the semiconductor chip 111 to the surface facing the package substrate 112 of the lower insulating film 121 of the capacitor 120. The mounting height X2 has a structure that can be suppressed to 25 μm or less.

前記パッド１１４、１１５およびバンプ１１３を含めたバンプ高さＸ１が７０〜８０μｍ程度であるため、前記半導体チップ１１１と前記パッケージ基板１１２の間に前記キャパシタ１２０を収納して設置することが可能である。   Since the bump height X1 including the pads 114 and 115 and the bump 113 is about 70 to 80 μm, the capacitor 120 can be housed and installed between the semiconductor chip 111 and the package substrate 112. .

また、例えば先に図１（Ａ），（Ｂ）に示したインターポーザー型のキャパシタに比べると、前記半導体チップ１１１と前記パッケージ基板１１２を電気的に接続するためのキャパシタに挿通された形のスルービア形式の配線を形成する必要がないために、構造をシンプルにして、キャパシタを製造するコストを低く抑えることができる。さらに前記スルービア形式の配線を用いないために、配線構造がシンプルになり、配線の信頼性が向上する。   Further, for example, as compared with the interposer type capacitor shown in FIGS. 1A and 1B, the semiconductor chip 111 and the package substrate 112 are inserted into a capacitor for electrical connection. Since there is no need to form through-via wiring, the structure can be simplified and the cost for manufacturing the capacitor can be kept low. Furthermore, since the through via type wiring is not used, the wiring structure is simplified and the reliability of the wiring is improved.

次に、前記キャパシタ１２０の、前記半導体チップ１１１への実装方法について、図１１に基づき、説明する。   Next, a method of mounting the capacitor 120 on the semiconductor chip 111 will be described with reference to FIG.

図１１は、前記キャパシタ１２０を、前記半導体チップ１１１へ実装する方法を示した図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。   FIG. 11 is a view illustrating a method of mounting the capacitor 120 on the semiconductor chip 111. However, in the figure, the same reference numerals are given to the parts described above, and the description will be omitted.

図１１を参照するに、前記キャパシタ１２０は、前記下部電極１２２に電気的に接続されたパッド１２６を有し、当該パッド１２６は、例えば前記下部電極１２２に接触する部分はＣｕからなる下部パット１２６Ｂが厚さ１μｍ、当該下部パッド１２６Ｂ上に、Ａｕからなる上部パッド１２６Ａが１０μｍ形成されている。   Referring to FIG. 11, the capacitor 120 has a pad 126 electrically connected to the lower electrode 122, and the pad 126 is, for example, a lower pad 126 </ b> B made of Cu at a portion in contact with the lower electrode 122. The upper pad 126A made of Au is formed to 10 μm on the lower pad 126B.

同様に、前記上部電極１２４に電気的に接続されたパッド１２７は、例えば前記上部電極１２３に接触する部分はＣｕからなる下部パット１２７Ｂが形成され、当該下部パッド１２７Ｂ上には、Ａｕからなる上部パッド１２７Ａが形成された構成となっている。   Similarly, for the pad 127 electrically connected to the upper electrode 124, for example, a lower pad 127B made of Cu is formed at a portion in contact with the upper electrode 123, and an upper part made of Au is formed on the lower pad 127B. The pad 127A is formed.

また、前記パッド１１１Ａおよび１１１Ｂは３層構造となっており、まず、前記パッド１２６および１２７に接触する面にはＡｕが０．２μｍ、当該Ａｕの下にはＮｉが２μｍ、当該Ｎｉの下にはＣｕが３μｍ形成された構造となっている。   The pads 111A and 111B have a three-layer structure. First, Au is 0.2 μm on the surface contacting the pads 126 and 127, Ni is 2 μm below the Au, and Ni is below the Ni. Has a structure in which 3 μm of Cu is formed.

前記キャパシタ１２０を前記半導体装置本体１１１に設置する際は、図１１に示すように、前記パッド１２６および１２７と、前記パッド１１１Ａおよび１１１ＢのそれぞれＡｕが形成された面が一致するように、前記キャパシタ１２０を前記半導体装置本体１１１に押し付ける。そこで、Ａｕ−Ａｕ超音波接合によって、前記キャパシタ１２０のキャパシタと、前記半導体装置本体１１１の内部の半導体素子を電気的に接続する。   When the capacitor 120 is installed in the semiconductor device body 111, as shown in FIG. 11, the pads 126 and 127 and the surfaces of the pads 111A and 111B on which Au is formed coincide with each other. 120 is pressed against the semiconductor device body 111. Therefore, the capacitor of the capacitor 120 and the semiconductor element inside the semiconductor device body 111 are electrically connected by Au-Au ultrasonic bonding.

図１２（Ａ），（Ｂ）は、図１１のキャパシタ１２０の製造工程の一部を示す。   12A and 12B show a part of the manufacturing process of the capacitor 120 of FIG.

図１２（Ａ）を参照するに、層１２１−１２５を含むキャパシタ構造がシリコン基板１３０上に形成されるが、前記シリコン基板１３０の表面にはＴｉ／Ｃｕ積層構造を有する密着層１３０Ａが形成されている。前記シリコン基板１３０上へのキャパシタの形成は、図（Ａ）〜（Ｇ）の工程と同様にして実行される。   Referring to FIG. 12A, a capacitor structure including layers 121-125 is formed on a silicon substrate 130. An adhesion layer 130A having a Ti / Cu laminated structure is formed on the surface of the silicon substrate 130. ing. The formation of the capacitor on the silicon substrate 130 is performed in the same manner as in the steps of FIGS.

図１２（Ａ）の構造が形成された後、本実施例では図１２（Ｂ）の工程において前記シリコン基板１３０を、その上の密着層１３０Ａ共々、ウェットエッチングにより除去する。   After the structure of FIG. 12A is formed, in this embodiment, in the step of FIG. 12B, the silicon substrate 130 is removed together with the adhesive layer 130A thereon by wet etching.

図１２（Ｂ）の工程の結果、キャパシタ１２０の厚さは、前記図６（Ａ）〜（Ｇ）の工程で形成されたキャパシタよりも実質的に減少する。前記樹脂層１２１は数ミクロン程度の膜厚を有しており、このためキャパシタ１２０は薄く脆弱なＢＳＴ膜１２３を含んでいても、樹脂層１２１上に安定に保持される。
［第３実施例］
図１３は、本発明の第３実施例による半導体装置１１０Ａの構成を示す。ただし図１３中、先に説明した部分には同一の参照符号を付し、説明を省略する。 As a result of the process of FIG. 12B, the thickness of the capacitor 120 is substantially reduced as compared with the capacitor formed in the processes of FIGS. The resin layer 121 has a thickness of about several microns. Therefore, even if the capacitor 120 includes a thin and brittle BST film 123, the resin layer 121 is stably held on the resin layer 121.
[Third embodiment]
FIG. 13 shows a configuration of a semiconductor device 110A according to the third embodiment of the present invention. However, in FIG. 13, the same reference numerals are given to the parts described above, and the description thereof is omitted.

図１３を参照するに、半導体装置１１０Ａはリードフレーム１５２上に前記半導体チップと同様な半導体チップ１１１Ａを搭載しており、前記半導体チップ１１１Ａ上には前記キャパシタ１２０が図９，１０の場合と同様に実装されている。   Referring to FIG. 13, in the semiconductor device 110A, a semiconductor chip 111A similar to the semiconductor chip is mounted on a lead frame 152, and the capacitor 120 is mounted on the semiconductor chip 111A as in the case of FIGS. Has been implemented.

より具体的には前記半導体チップ１１１Ａはリードフレーム１５２のステージ部１５２Ａ上に保持され、モールド樹脂１５３によりシールされている。   More specifically, the semiconductor chip 111 </ b> A is held on the stage portion 152 </ b> A of the lead frame 152 and sealed with a mold resin 153.

また前記モールド樹脂１５３はリード端子１５２Ｂの先端部を保持しており、また前記モールド樹脂１５３は前記半導体チップ１１１Ａと前記リード端子１５２とを電気的に接続するボンディングワイヤ１５１を保持している。   The mold resin 153 holds the tip of the lead terminal 152B, and the mold resin 153 holds a bonding wire 151 that electrically connects the semiconductor chip 111A and the lead terminal 152.

このような構成の半導体装置１１０Ａでは、前記ボンディングワイヤ１５１の最大高さＸ５がモールド樹脂１５３の厚さをおおよそ規定し、従って、前記半導体チップ１１１Ａ上に担持される半導体チップ１２０の接続パッドまで含めた厚さ、すなわち前記チップ上面から測った高さＸ２は、前記最大高さＸ５を超えてはならない。   In the semiconductor device 110A having such a configuration, the maximum height X5 of the bonding wire 151 roughly defines the thickness of the mold resin 153, and thus includes even the connection pads of the semiconductor chip 120 carried on the semiconductor chip 111A. The thickness, that is, the height X2 measured from the top surface of the chip must not exceed the maximum height X5.

一般に前記ボンディングワイヤ１５１の最大高さＸ５は１５０μｍ程度であるが、本発明のキャパシタ１２０では前記高さＸ２を１０μｍ以下まで低減できるため、図１２に示すような半導体装置１１０Ａを構成することも可能である。   In general, the maximum height X5 of the bonding wire 151 is about 150 μm. However, the capacitor 120 of the present invention can reduce the height X2 to 10 μm or less, so that a semiconductor device 110A as shown in FIG. It is.

以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。   Although the present invention has been described with reference to the preferred embodiments, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope described in the claims.

例えば図１０のキャパシタ１２０において前記絶縁膜１２１および１２５はポリイミド樹脂に限定されるものではなく、エポキシ樹脂、ビスマレイミド・トリアジン（ＢＴ）樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂、ベンゾソクロブテン（ＢＣＢ）樹脂，アクリル樹脂、ジアリルフタレート樹脂などを使うことが可能である。その際、前記絶縁膜１２１は、その上に厚さが１００ｎｍ程度の薄い高誘電体膜１２３が電極１２２を介して形成されるため平坦な表面を有する必要があり、表面の平坦度が５ｎｍ以下であるのが望ましい。   For example, in the capacitor 120 of FIG. 10, the insulating films 121 and 125 are not limited to polyimide resin, but epoxy resin, bismaleimide / triazine (BT) resin, polytetrafluoroethylene (PTFE) resin, benzosoclobutene ( BCB) resin, acrylic resin, diallyl phthalate resin and the like can be used. At this time, the insulating film 121 needs to have a flat surface because a thin high dielectric film 123 having a thickness of about 100 nm is formed on the insulating film 121 through the electrode 122, and the flatness of the surface is 5 nm or less. It is desirable that

また図１０のキャパシタ１２０は、ハンドリングの観点からは２ｍｍ×１ｍｍなど、２ｍｍ2以下の面積を有するようなサイズに形成するのが望ましい。 Further, the capacitor 120 of FIG. 10 is desirably formed in a size having an area of 2 mm 2 or less, such as 2 mm × 1 mm, from the viewpoint of handling.

（付記１）
検査対象の半導体チップの電極に各々接触するよう形成された複数のプローブ針と、複数の配線を含む多層配線構造を有し、前記プローブ針を最表面に取付け、各プローブ針を当該配線に接続してあるビルドアップ配線層と、前記半導体チップに対し、前記プローブ針を介して電気的に接続するよう配設されたキャパシタとを備えるプローブカードにおいて、各プローブ針近傍の前記ビルドアップ配線層の当該配線がインナービアを含む多層配線構造を有し、かつ、前記キャパシタが前記ビルドアップ配線層内の絶縁樹脂層に埋設してあることを特徴とするプローブカード。 (Appendix 1)
It has a multi-layer wiring structure that includes a plurality of probe needles and a plurality of wirings that are respectively in contact with the electrodes of the semiconductor chip to be inspected. The probe needles are attached to the outermost surface and each probe needle is connected to the wiring. In a probe card comprising a build-up wiring layer and a capacitor disposed so as to be electrically connected to the semiconductor chip via the probe needle, the build-up wiring layer in the vicinity of each probe needle The probe card, wherein the wiring has a multilayer wiring structure including an inner via, and the capacitor is embedded in an insulating resin layer in the build-up wiring layer.

（付記２）
前記キャパシタは、前記ビルドアップ配線層の１つの絶縁樹脂層の厚さと略等しいか、あるいはそれ以下の厚さを有することを特徴とする付記１記載のプローブカード。 (Appendix 2)
The probe card according to claim 1, wherein the capacitor has a thickness substantially equal to or less than a thickness of one insulating resin layer of the build-up wiring layer.

（付記３）
前記キャパシタは、支持基板としてシリコン基板を用い、前記シリコン基板の一方の面上に誘電体層を間に挟み込んで形成された上部電極及び下部電極を有する薄膜キャパシタであり、前記シリコン基板の他方の面を研磨して形成したことを特徴とする付記１又は２記載のプローブカード。 (Appendix 3)
The capacitor is a thin film capacitor having a top electrode and a bottom electrode formed using a silicon substrate as a supporting substrate and sandwiching a dielectric layer between one side of the silicon substrate, and the other side of the silicon substrate. The probe card according to appendix 1 or 2, wherein the surface is formed by polishing.

（付記４）
前記キャパシタは、前記プローブ針直下の前記ビルドアップ配線層内に埋設されていることを特徴とする付記１記載のプローブカード。 (Appendix 4)
The probe card according to claim 1, wherein the capacitor is embedded in the build-up wiring layer immediately below the probe needle.

（付記５）
前記キャパシタは複数個埋設されており、各キャパシタが異なる電圧の電源配線に接続されることを特徴とする付記１乃至４のいずれか一項記載のプローブカード。 (Appendix 5)
The probe card according to any one of appendices 1 to 4, wherein a plurality of the capacitors are embedded, and each capacitor is connected to a power supply wiring having a different voltage.

（付記６）
薄膜キャパシタを内蔵し、半導体チップと該薄膜キャパシタ間のインピーダンスが所定値に設定してある半導体パッケージに用いる半導体チップに対し、パッケージング前にその電気的特性を試験する半導体チップ試験方法において、プローブカードとして、前記半導体チップの電極に各々接触するよう配設された複数のプローブ針と、複数の配線を含む多層配線構造を有し、前記複数のプローブ針が最表面に形成され、各プローブ針と当該配線とが接続してあるビルドアップ配線層と、キャパシタとを備え、各プローブ針近傍の前記ビルドアップ配線層の当該配線がインナービアを含む多層配線構造を有し、前記キャパシタを前記ビルドアップ配線層内の絶縁樹脂層に埋設させたプローブカードを、前記半導体チップに接触させ、前記プローブ針を介して電気的に接続する手順と、前記プローブ針と前記キャパシタの間のインピーダンスを前記半導体パッケージの前記インピーダンスの所定値とほぼ等しい値に予め設定しておく手順とを有することを特徴とする半導体チップの試験方法。 (Appendix 6)
In a semiconductor chip test method for testing a semiconductor chip used for a semiconductor package having a built-in thin film capacitor and having an impedance between the semiconductor chip and the thin film capacitor set to a predetermined value before packaging, a probe is provided. The card has a multi-layer wiring structure including a plurality of probe needles arranged so as to be in contact with the electrodes of the semiconductor chip and a plurality of wirings, and the probe needles are formed on the outermost surface. And a build-up wiring layer to which the wiring is connected, and a capacitor, the wiring of the build-up wiring layer in the vicinity of each probe needle has a multilayer wiring structure including an inner via, and the capacitor is built in the build The probe card embedded in the insulating resin layer in the up wiring layer is brought into contact with the semiconductor chip, and the A step of electrically connecting via a needle, and a step of presetting an impedance between the probe needle and the capacitor to a value substantially equal to a predetermined value of the impedance of the semiconductor package. A test method for semiconductor chips.

（付記７）
前記半導体チップがダイシング前のウェハ状態にあるときに、前記プローブカードを用いて前記半導体チップの電気的特性を試験することを特徴とする付記６記載の半導体チップの試験方法。 (Appendix 7)
The semiconductor chip testing method according to appendix 6, wherein the electrical characteristics of the semiconductor chip are tested using the probe card when the semiconductor chip is in a wafer state before dicing.

（付記８）
前記キャパシタの誘電体層を構成する誘電体酸化物が、Ｓｒ、Ｂａ、Ｐｂ、Ｚｒ、Ｂｉ、Ｔａ、Ｔｉ、Ｍｇ、Ｎｂの中、少なくとも1つの元素を含む複合酸化物であることを特徴とする付記１記載のプローブカード。 (Appendix 8)
The dielectric oxide constituting the dielectric layer of the capacitor is a composite oxide containing at least one element of Sr, Ba, Pb, Zr, Bi, Ta, Ti, Mg, and Nb. The probe card according to appendix 1.

（付記９）
前記キャパシタにおいて、誘電体層を間に挟み込んで形成される上部電極及び下部電極が、Ｐｔ、Ａｕ、Ｃｕ、Ｐｂ、Ｒｕ、Ｒｕ酸化物、Ｉｒ、Ｉｒ酸化物、Ｃｒの中、少なくとも1つ以上の金属元素又は金属酸化物を含有することを特徴とする付記１記載のプローブカード。 (Appendix 9)
In the capacitor, an upper electrode and a lower electrode formed with a dielectric layer interposed therebetween are at least one of Pt, Au, Cu, Pb, Ru, Ru oxide, Ir, Ir oxide, and Cr. 2. The probe card according to appendix 1, which contains a metal element or a metal oxide.

（付記１０）
前記キャパシタは、支持基板及び電極端子を含めた厚さが３０μｍ以下となるよう構成したことを特徴とする付記１記載のプローブカード。 (Appendix 10)
The probe card according to claim 1, wherein the capacitor is configured to have a thickness of 30 μm or less including a support substrate and an electrode terminal.

（付記１１）
前記キャパシタは、支持基板上に誘電体層を間に挟み込んで形成される上部電極及び下部電極を有する薄膜キャパシタであることを特徴とする付記１記載のプローブカード。 (Appendix 11)
2. The probe card according to claim 1, wherein the capacitor is a thin film capacitor having an upper electrode and a lower electrode formed on a support substrate with a dielectric layer interposed therebetween.

（付記１２） 誘電体膜と、
前記誘電体膜の第１の主面上に形成された第１の電極膜と、
前記誘電体膜の第２の主面上に形成された第２の電極膜と、
前記第1の電極膜から、前記誘電体膜と前記第1および第２の電極膜とよりなる積層構造体の第1の側に引き出された第1の配線部と、
前記第２の電極膜から、前記積層構造体の前記第1の側に引き出された第２の配線部とよりなり、
前記積層構造体の第２の側には樹脂層が形成されていることを特徴とするキャパシタ。 (Supplementary note 12) Dielectric film;
A first electrode film formed on the first main surface of the dielectric film;
A second electrode film formed on the second main surface of the dielectric film;
A first wiring portion drawn from the first electrode film to a first side of a laminated structure including the dielectric film and the first and second electrode films;
A second wiring portion led out from the second electrode film to the first side of the multilayer structure;
A capacitor, wherein a resin layer is formed on a second side of the multilayer structure.

（付記１３） 前記積層構造体の前記第１の側には別の樹脂層が形成されており、前記第１の配線部および前記第２の配線部は、前記別の樹脂層の表面において露出することを特徴とする付記１２記載のキャパシタ。   (Supplementary Note 13) Another resin layer is formed on the first side of the multilayer structure, and the first wiring portion and the second wiring portion are exposed on the surface of the other resin layer. The capacitor according to appendix 12, wherein:

（付記１４） 前記キャパシタは、前記積層構造体と前記樹脂層と前記第１および第２の配線部を含めた全体の厚さが１０μｍ以下であることを特徴とする付記１２または１３記載のキャパシタ。   (Supplementary note 14) The capacitor according to Supplementary note 12 or 13, wherein the total thickness of the capacitor including the multilayer structure, the resin layer, and the first and second wiring portions is 10 μm or less. .

（付記１５） 前記第１および第２の配線部は、実質的に同一面上にそれぞれのコンタクトを形成することを特徴とする付記１２〜１４のうち、いずれか一項記載のキャパシタ。   (Supplementary note 15) The capacitor according to any one of Supplementary notes 12 to 14, wherein the first and second wiring portions form respective contacts on substantially the same surface.

（付記１６） 前記樹脂層は、ポリイミド樹脂、エポキシ樹脂、ビスマレイミド・トリアジン（ＢＴ）樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂、ベンゾソクロブテン（ＢＣＢ）樹脂，アクリル樹脂、ジアリルフタレート樹脂よりなる群より選ばれることを特徴とする請求項１２〜１５のうち、いずれか一項記載のキャパシタ。   (Supplementary Note 16) The resin layer is made of polyimide resin, epoxy resin, bismaleimide / triazine (BT) resin, polytetrafluoroethylene (PTFE) resin, benzosoclobutene (BCB) resin, acrylic resin, diallyl phthalate resin. The capacitor according to claim 12, wherein the capacitor is selected from the group.

（付記１７） 前記樹脂層は、表面平坦度が５ｎｍ以下であることを特徴とする付記１２〜１６のうち、いずれか一項記載のキャパシタ。   (Supplementary note 17) The capacitor according to any one of Supplementary notes 12 to 16, wherein the resin layer has a surface flatness of 5 nm or less.

（付記１８） キャパシタと、
前記キャパシタが実装された半導体チップとよりなる半導体装置であって、
前記キャパシタは、
誘電体膜と、
前記誘電体膜の第１の主面上に形成された第１の電極膜と、
前記誘電体膜の第２の主面上に形成された第２の電極膜と、
前記第1の電極膜から、前記誘電体膜と前記第1および第２の電極膜とよりなる積層構造体の第1の側に引き出された第1の配線部と、
前記第２の電極膜から、前記積層構造体の前記第1の側に引き出された第２の配線部とよりなり、
前記積層構造体の第２の側には樹脂層が形成されており、
前記キャパシタは前記半導体チップの第1の側において、前記第1および第２の配線部を、前記半導体チップ表面に形成された第1および第２の電極パッドに接続された状態で実装されることを特徴とする半導体装置。 (Supplementary Note 18) Capacitor,
A semiconductor device comprising a semiconductor chip on which the capacitor is mounted,
The capacitor is
A dielectric film;
A first electrode film formed on the first main surface of the dielectric film;
A second electrode film formed on the second main surface of the dielectric film;
A first wiring portion drawn from the first electrode film to a first side of a laminated structure including the dielectric film and the first and second electrode films;
A second wiring portion led out from the second electrode film to the first side of the multilayer structure;
A resin layer is formed on the second side of the laminated structure,
The capacitor is mounted on the first side of the semiconductor chip with the first and second wiring portions connected to first and second electrode pads formed on the surface of the semiconductor chip. A semiconductor device characterized by the above.

（付記１９） 基板上に樹脂よりなる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の電極を形成する工程と、
前記第１の電極上に誘電体膜を形成する工程と、
前記誘電体膜上に第２の電極膜を形成する工程と、
前記第２の電極膜上に第２の絶縁膜を形成する工程と、
前記基板をエッチングして除去し、前記基板上に形成された前記第１の絶縁膜を露出させる工程を含むことを特徴とするキャパシタの製造方法。 (Additional remark 19) The process of forming the 1st insulating film which consists of resin on a board | substrate,
Forming a first electrode on the first insulating film;
Forming a dielectric film on the first electrode;
Forming a second electrode film on the dielectric film;
Forming a second insulating film on the second electrode film;
A method of manufacturing a capacitor, comprising: removing the substrate by etching to expose the first insulating film formed on the substrate.

以上説明したように、本発明のプローブカードによれば、検査対象となるＬＳＩチップとプローブカード側のデカップリングキャパシタを近接して配置することができるので、ＬＳＩチップとキャパシタ間のインダクタンスを低減でき、ＬＳＩチップの高速動作試験が可能となる。また、ＬＳＩチップとキャパシタ間のインピーダンスを、実際のパッケージ実装状態に近い値に設定できるので、実使用状態における高速動作性能を試験することができる。さらに、本発明の半導体チップ試験方法による試験は、半導体チップのダイシング後であっても、ダイシング前のウェハ状態であっても実施可能である。   As described above, according to the probe card of the present invention, since the LSI chip to be inspected and the decoupling capacitor on the probe card side can be arranged close to each other, the inductance between the LSI chip and the capacitor can be reduced. This makes it possible to perform a high-speed operation test of an LSI chip. Further, since the impedance between the LSI chip and the capacitor can be set to a value close to the actual package mounting state, it is possible to test the high-speed operation performance in the actual use state. Furthermore, the test by the semiconductor chip test method of the present invention can be performed even after the semiconductor chip is diced or in a wafer state before dicing.

さらに本発明によれば、キャパシタ形成後に基板を除去することにより非常に薄いキャパシタを形成できる。このようなキャパシタは半導体チップをパッケージ基板等に実装する際に、隙間など空間を利用して実装することが可能になる。   Furthermore, according to the present invention, a very thin capacitor can be formed by removing the substrate after the capacitor is formed. Such a capacitor can be mounted using a space such as a gap when a semiconductor chip is mounted on a package substrate or the like.

（Ａ），（Ｂ）は従来のインターポーザ型キャパシタを有する半導体装置の構成を示す図である。(A), (B) is a figure which shows the structure of the semiconductor device which has the conventional interposer type capacitor. （Ａ）〜（Ｄ）はインターポーザ型キャパシタを形成する工程の一部を示す図である。(A)-(D) are figures which show a part of process of forming an interposer type capacitor. 本発明のプローブカードの基本構成を示す図である。It is a figure which shows the basic composition of the probe card of this invention. 検査対象の半導体チップと本発明の第１実施例によるプローブカードを示す断面図である。1 is a cross-sectional view showing a semiconductor chip to be inspected and a probe card according to a first embodiment of the present invention. 本発明のプローブカードに用いられる薄膜キャパシタの構造を示す図である。It is a figure which shows the structure of the thin film capacitor used for the probe card of this invention. （Ａ）〜（Ｇ）は、図５に示した、薄膜キャパシタを埋設する場合のビルドアップ層形成工程を説明する図である。(A)-(G) is a figure explaining the buildup layer formation process in the case of embedding a thin film capacitor shown in FIG. （Ａ）〜（Ｃ）ビルドアップ層形成工程における薄膜キャパシタを埋設する形成方法を説明する図である。(A)-(C) It is a figure explaining the formation method which embeds the thin film capacitor in a buildup layer formation process. 図７の薄膜キャパシタの作製方法を説明する図である。It is a figure explaining the manufacturing method of the thin film capacitor of FIG. 本発明第２実施例による半導体装置の構成を示す図である。It is a figure which shows the structure of the semiconductor device by 2nd Example of this invention. 図９の構成の一部を詳細に示す図である。It is a figure which shows a part of structure of FIG. 9 in detail. 図９の構成における薄膜キャパシタの半導体チップへの実装工程を示す図である。It is a figure which shows the mounting process to the semiconductor chip of the thin film capacitor in the structure of FIG. 図１１のキャパシタの製造工程の一部を示す図である。FIG. 12 is a diagram illustrating a part of the manufacturing process of the capacitor of FIG. 11. 本発明の第３実施例による半導体装置の構成を示す図である。It is a figure which shows the structure of the semiconductor device by 3rd Example of this invention.

符号の説明Explanation of symbols

１０ プローブカード
１１ 支持基板
１２ コア層
１４ ビルドアップ配線層
１６ プローブ針
１７ 接地ライン
１８ 電源ライン
２０，１００，１２０ 薄膜キャパシタ
２２，２０１ シリコン基板
２２ａ 研磨面
２２，１１１Ａ，１１１Ｂ，１１４，１１５，１２６，１２７ 電極パッド
２３，１２３，２０２ 下部電極層
２４，１２３，２０３ 誘電体層
２５，１２４，２０４ 上部電極層
２６，１２２，１２５ ポリイミド絶縁層
２７ 接地側電極端子
２８ 電源側電極端子
３０ ＬＳＩチップ
３２ 電極パッド
４０ ウェハチャック
１１０ 半導体装置
１１１ 半導体チップ
１１２ パッケージ基板
１１３ バンプ DESCRIPTION OF SYMBOLS 10 Probe card 11 Support substrate 12 Core layer 14 Build-up wiring layer 16 Probe needle 17 Ground line 18 Power supply line 20, 100, 120 Thin film capacitor 22, 201 Silicon substrate 22a Polishing surface 22, 111A, 111B, 114, 115, 126, 127 Electrode pads 23, 123, 202 Lower electrode layers 24, 123, 203 Dielectric layers 25, 124, 204 Upper electrode layers 26, 122, 125 Polyimide insulating layer 27 Ground side electrode terminal 28 Power supply side electrode terminal 30 LSI chip 32 Electrode Pad 40 Wafer chuck 110 Semiconductor device 111 Semiconductor chip 112 Package substrate 113 Bump

Claims (5)

検査対象の半導体チップの電極に各々接触するよう形成された複数のプローブ針と、
複数の配線を含む多層配線構造を有し、前記プローブ針を最表面に取付け、各プローブ針を当該配線に接続してあるビルドアップ配線層と、
前記半導体チップに対し、前記プローブ針を介して電気的に接続するよう配設されたキャパシタと、
を備えるプローブカードにおいて、
各プローブ針近傍の前記ビルドアップ配線層の当該配線がインナービアを含む多層配線構造を有し、前記キャパシタが前記ビルドアップ配線層内の絶縁樹脂層に埋設してあり、
前記キャパシタは、前記ビルドアップ配線層の１つの絶縁樹脂層の厚さと略等しいか、あるいはそれ以下の厚さを有することを特徴とするプローブカード。 A plurality of probe needles formed so as to contact each electrode of a semiconductor chip to be inspected;
A multilayer wiring structure including a plurality of wirings, the build-up wiring layer in which the probe needle is attached to the outermost surface and each probe needle is connected to the wiring;
A capacitor arranged to be electrically connected to the semiconductor chip via the probe needle;
In a probe card comprising:
The wiring of the build-up wiring layer near each probe needle has a multilayer wiring structure including an inner via, and the capacitor is embedded in an insulating resin layer in the build-up wiring layer,
The capacitor, characteristics and to pulp lobes card that has a thickness substantially equal to, or less of the thickness of one insulating resin layer of the build-up wiring layer. 検査対象の半導体チップの電極に各々接触するよう形成された複数のプローブ針と、
複数の配線を含む多層配線構造を有し、前記プローブ針を最表面に取付け、各プローブ針を当該配線に接続してあるビルドアップ配線層と、
前記半導体チップに対し、前記プローブ針を介して電気的に接続するよう配設されたキャパシタと、
を備えるプローブカードにおいて、
各プローブ針近傍の前記ビルドアップ配線層の当該配線がインナービアを含む多層配線構造を有し、前記キャパシタが前記ビルドアップ配線層内の絶縁樹脂層に埋設してあり、
前記キャパシタは、支持基板としてシリコン基板を用い、前記シリコン基板の一方の面上に誘電体層を間に挟み込んで形成された上部電極及び下部電極を有する薄膜キャパシタであり、前記シリコン基板の他方の面を研磨して形成したことを特徴とするプローブカード。 A plurality of probe needles formed so as to contact each electrode of a semiconductor chip to be inspected;
A multilayer wiring structure including a plurality of wirings, the build-up wiring layer in which the probe needle is attached to the outermost surface and each probe needle is connected to the wiring;
A capacitor arranged to be electrically connected to the semiconductor chip via the probe needle;
In a probe card comprising:
The wiring of the build-up wiring layer near each probe needle has a multilayer wiring structure including an inner via, and the capacitor is embedded in an insulating resin layer in the build-up wiring layer,
The capacitor is a thin film capacitor having a top electrode and a bottom electrode formed using a silicon substrate as a supporting substrate and sandwiching a dielectric layer between one side of the silicon substrate, and the other side of the silicon substrate. features and to pulp lobes cards that were formed by polishing the surface. 検査対象の半導体チップの電極に各々接触するよう形成された複数のプローブ針と、
複数の配線を含む多層配線構造を有し、前記プローブ針を最表面に取付け、各プローブ針を当該配線に接続してあるビルドアップ配線層と、
前記半導体チップに対し、前記プローブ針を介して電気的に接続するよう配設されたキャパシタと、
を備えるプローブカードにおいて、
各プローブ針近傍の前記ビルドアップ配線層の当該配線がインナービアを含む多層配線構造を有し、前記キャパシタが前記ビルドアップ配線層内の絶縁樹脂層に埋設してあり、
前記キャパシタは複数個埋設されており、各キャパシタが異なる電圧の電源配線に接続されることを特徴とするプローブカード。 A plurality of probe needles formed so as to contact each electrode of a semiconductor chip to be inspected;
A multilayer wiring structure including a plurality of wirings, the build-up wiring layer in which the probe needle is attached to the outermost surface and each probe needle is connected to the wiring;
A capacitor arranged to be electrically connected to the semiconductor chip via the probe needle;
In a probe card comprising:
The wiring of the build-up wiring layer near each probe needle has a multilayer wiring structure including an inner via, and the capacitor is embedded in an insulating resin layer in the build-up wiring layer,
The capacitor is a plurality buried, features and to pulp lobes cards that each capacitor is connected to the power supply line of a different voltage. 検査対象の半導体チップの電極に各々接触するよう形成された複数のプローブ針と、
複数の配線を含む多層配線構造を有し、前記プローブ針を最表面に取付け、各プローブ針を当該配線に接続してあるビルドアップ配線層と、
前記半導体チップに対し、前記プローブ針を介して電気的に接続するよう配設されたキャパシタと、
を備えるプローブカードにおいて、
各プローブ針近傍の前記ビルドアップ配線層の当該配線がインナービアを含む多層配線構造を有し、前記キャパシタが前記ビルドアップ配線層内の絶縁樹脂層に埋設してあり、
前記キャパシタは、誘電体膜と、前記誘電体膜の第１の主面上に形成された第１の電極膜と、前記誘電体膜の第２の主面上に形成された第２の電極膜と、前記第１の電極膜から、前記誘電体膜と前記第１および第２の電極膜とよりなる積層構造体の第１の側に引き出された第１の配線部と、前記第２の電極膜から、前記積層構造体の前記第１の側に引き出された第２の配線部とよりなり、前記積層構造体の第２の側には樹脂層が形成されていることを特徴とするプローブカード。 A plurality of probe needles formed so as to contact each electrode of a semiconductor chip to be inspected;
A multilayer wiring structure including a plurality of wirings, the build-up wiring layer in which the probe needle is attached to the outermost surface and each probe needle is connected to the wiring;
A capacitor arranged to be electrically connected to the semiconductor chip via the probe needle;
In a probe card comprising:
The wiring of the build-up wiring layer near each probe needle has a multilayer wiring structure including an inner via, and the capacitor is embedded in an insulating resin layer in the build-up wiring layer,
The capacitor includes a dielectric film, a first electrode film formed on the first main surface of the dielectric film, and a second electrode formed on the second main surface of the dielectric film. A first wiring portion led out from the first electrode film to the first side of the laminated structure including the dielectric film and the first and second electrode films; and the second electrode And a second wiring portion drawn from the electrode film to the first side of the multilayer structure, and a resin layer is formed on the second side of the multilayer structure. to Help robe card. 前記キャパシタは、前記プローブ針直下の前記ビルドアップ配線層内に埋設されていることを特徴とする請求項１〜４のうち、いずれか一項記載のプローブカード。 The probe card according to any one of claims 1 to 4, wherein the capacitor is embedded in the build-up wiring layer immediately below the probe needle.
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