KR102216901B1

KR102216901B1 - Space transformer emebeded capacitor and manufacturing method thereof

Info

Publication number: KR102216901B1
Application number: KR1020200004132A
Authority: KR
Inventors: 이건천; 최용석; 정두연; 김희성; 이대형
Original assignee: (주)샘씨엔에스
Priority date: 2020-01-13
Filing date: 2020-01-13
Publication date: 2021-02-18

Abstract

Disclosed is a capacitor-embedded spatial converter. According to one embodiment of the present invention, the capacitor-embedded spatial converter comprises: a ceramic substrate wherein a plurality of ceramic layers are stacked and cavities having two or more different depths are formed at one end of the ceramic layer; and a capacitor disposed inside the cavity to be spaced apart from the ceramic layer and having two or more different heights. The capacitor may be mounted on one end of the capacitor carrier and introduced inside the cavity at the same time. By integrally mounting different types of capacitors in the cavity, the present invention is capable of improving process shortening and process efficiency.

Description

커패시터 내장형 공간 변환기와 그 제조 방법{SPACE TRANSFORMER EMEBEDED CAPACITOR AND MANUFACTURING METHOD THEREOF}Capacitor built-in space converter and its manufacturing method {SPACE TRANSFORMER EMEBEDED CAPACITOR AND MANUFACTURING METHOD THEREOF}

본 발명은 커패시터 내장형 공간 변환기와 그 제조 방법에 관한 것으로, 구체적으로 반도체 소자의 테스트에 이용되는 커패시터 내장형 공간 변환기와 그 제조 방법에 관한 것이다.The present invention relates to a capacitor-embedded spatial converter and a manufacturing method thereof, and more particularly, to a capacitor-embedded spatial converter used for testing a semiconductor device and a manufacturing method thereof.

프로빙 검사(probing test)는 반도체 소자의 전기적 특성을 검사하기 위한 검사 방법이다. 프로빙 검사에는 반도체 소자에 전기적 신호를 인가하는 테스터(tester) 및 반도체 소자와 테스터 사이의 인터페이스 기능을 수행하는 프로브 카드(probe card)가 주로 이용된다.The probing test is a test method for checking electrical characteristics of a semiconductor device. In the probing test, a tester that applies an electrical signal to a semiconductor device and a probe card that performs an interface function between the semiconductor device and the tester are mainly used.

프로브 카드는, 테스터로부터 인가되는 전기 신호를 수신하는 인쇄회로기판(PCB) 및 반도체 소자 상에 형성된 접촉 패드와 접촉하는 복수개의 프로브(probe)를 포함한다.The probe card includes a printed circuit board (PCB) for receiving an electrical signal applied from a tester and a plurality of probes in contact with contact pads formed on a semiconductor device.

전자기기에 사용되는 부품이 경박단소화됨에 따라, 반도체 소자도 집적화되어 가고 있다. 이에 대응되어 프로빙 검사 공정에 사용되는 테스트 장비 또한 높은 정밀도가 요구된다.As components used in electronic devices become lighter, thinner, and smaller, semiconductor devices are also being integrated. In response to this, high precision is also required for test equipment used in the probing inspection process.

프로빙 검사 공정시 프로브 카드의 프로브와 접촉 패드 간 접촉력을 높이기 위해, 인쇄회로기판 상의 단자 간 간격과 프로브 간의 간격 차이를 보상해 주는 소위 공간 변환기(space transformer, STF)가 사용되고 있다.In order to increase the contact force between the probe and the contact pad of the probe card during the probing inspection process, a so-called space transformer (STF) is used that compensates for the gap between the terminals on the printed circuit board and the gap between the probes.

이때 공간 변환기는, 복수개의 그린 시트(green sheet)를 적층해 형성한 다층 세라믹 기판으로 이루어진다. 이러한 다층 세라믹 기판을 제작 하는 방법은 아래와 같다. 저온 동시 소성 세라믹 재질(low temperature co-fired ceramics, LTCC)의 그린 시트가 복수 개 적층하여 이루어진다. 그린 시트에 비아를 형성해 도체를 충전하고, 표면에 전극 패턴을 인쇄 형성한다. 각각의 그린 시트를 다층으로 적층, 압착한다. 이후 미소성 세라믹 기판 적층체를 1,000℃ 이하의 온도로 소성함으로써 다층 세라믹 기판을 제조한다.At this time, the space converter is made of a multilayer ceramic substrate formed by stacking a plurality of green sheets. A method of manufacturing such a multilayer ceramic substrate is as follows. It is made by stacking a plurality of green sheets of low temperature co-fired ceramics (LTCC). A via is formed on the green sheet to fill the conductor, and an electrode pattern is printed on the surface. Each green sheet is laminated and pressed into multiple layers. Thereafter, the unfired ceramic substrate laminate is fired at a temperature of 1,000° C. or less to manufacture a multilayer ceramic substrate.

전자기기의 소형화와 이에 사용되는 커패시터의 성능 향상 및 신뢰성 증진을 위해 커패시터의 집적화 기술이 날로 증대되고 있다. 커패시터의 집적화 방안으로 저온 동시 소성 세라믹(low temperature cofired ceramics, LTCC) 기술이 연구되고 있다.In order to miniaturize electronic devices, improve the performance and reliability of capacitors used therein, technology for integrating capacitors is increasing day by day. Low temperature cofired ceramics (LTCC) technology is being studied as a way to integrate capacitors.

본 발명의 배경기술은 대한민국 등록특허공보 제10-0896609호(다층 세라믹 기판의 제조 방법, 공고일자: 2009.05.08.)에 개시되어 있다.The background technology of the present invention is disclosed in Korean Patent Publication No. 10-0896609 (Method of manufacturing a multilayer ceramic substrate, publication date: 2009.05.08.).

본 발명은 종래 다층 세라믹 기판에서 발생될 수 있는 문제점을 해결하기 위하여 창안된 것으로서, 저온 동시 소성 세라믹 상에 서로 다른 종류의 커패시터가 내장된 커패시터 내장형 공간 변환기와 그 제조 방법에 관한 것이다.The present invention was invented to solve problems that may occur in conventional multilayer ceramic substrates, and relates to a capacitor-embedded spatial converter in which different types of capacitors are embedded on a low-temperature co-fired ceramic, and a manufacturing method thereof.

상기 기술적 과제를 해결하기 위해, 본 발명은 커패시터 내장형 공간 변환기를 제공한다.In order to solve the above technical problem, the present invention provides a capacitor built-in space converter.

본 발명의 일 실시 예에 따른 커패시터 내장형 공간 변환기는, 복수의 세라믹층이 적층되고, 상기 세라믹층의 일단부에 2이상 서로 다른 깊이의 캐비티가 형성된 세라믹 기판; 및 상기 캐비티의 내부에 상기 세라믹층과 이격되도록 배치되고, 2 이상 서로 다른 높이를 가지는 커패시터를 포함하며, 상기 커패시터는 커패시터 캐리어의 일단에 실장되어 동시에 상기 캐비티 내부에 인입될 수 있다.According to an embodiment of the present invention, a space converter with built-in capacitor includes: a ceramic substrate in which a plurality of ceramic layers are stacked and two or more cavities having different depths are formed at one end of the ceramic layer; And a capacitor disposed inside the cavity to be spaced apart from the ceramic layer, and having a height different from each other by two or more, and the capacitor may be mounted on one end of a capacitor carrier to be simultaneously introduced into the cavity.

일 실시예에 따르면, 상기 커패시터가 상기 캐비티 내부에 배치되기 전, 상기 캐비티의 하면과 측벽면을 덮도록 절연층을 충진할 수 있다.According to an embodiment, before the capacitor is disposed inside the cavity, an insulating layer may be filled to cover the lower surface and sidewall surfaces of the cavity.

일 실시예에 따르면, 상기 캐비티는 제1 깊이로 형성된 제1 캐비티; 및 상기 제1 캐비티에 제2 깊이로 추가 형성된 제2 캐비티를 포함할 수 있다.According to an embodiment, the cavity may include a first cavity formed to a first depth; And a second cavity additionally formed at a second depth in the first cavity.

일 실시예에 따르면, 상기 캐비티는, 제1 너비로 형성된 제1 캐비티; 및 상기 제1 캐비티에 제2 너비로 추가 형성된 제2 캐비티를 포함할 수 있다.According to an embodiment, the cavity may include a first cavity formed with a first width; And a second cavity additionally formed with a second width in the first cavity.

일 실시예에 따르면, 상기 커패시터의 두께는 상기 캐비티의 깊이보다 얇을 수 있다.According to an embodiment, the thickness of the capacitor may be thinner than the depth of the cavity.

일 실시예에 따르면, 상기 세라믹층은, 제1 세라믹 입자와 글라스 입자를 가지는 제1 세라믹층; 및 상기 제1 세라믹층과 면접촉되어 교대로 적층되며 제2 세라믹 입자를 가지는 제2 세라믹층을 포함하며, 상기 글라스 입자와 상기 제1 세라믹 입자의 입경은 상기 제2 세라믹 입자의 입경보다 클 수 있다.According to an embodiment, the ceramic layer may include: a first ceramic layer having first ceramic particles and glass particles; And a second ceramic layer alternately stacked in surface contact with the first ceramic layer and having a second ceramic particle, wherein a particle diameter of the glass particle and the first ceramic particle may be larger than a particle diameter of the second ceramic particle. have.

본 발명의 일 실시 예에 따른 커패시터 내장형 공간 변환기의 제조 방법은, 복수의 층으로 구성된 세라믹층에 비아홀과와 캐비티를 형성하는 단계; 다수의 상기 세라믹층을 적층 형성 후 소성한 세라믹 기판에 서로 다른 깊이의 캐비티를 형성하는 단계; 커패시터 캐리어의 일단에 도포된 절연층 상에 실장된 복수의 커패시터를 캐비티에 정렬 후 고온 가압 프레싱하는 단계; 및 상기 커패시터 캐리어를 제거하는 단계를 포함할 수 있다.A method of manufacturing a capacitor-embedded spatial converter according to an embodiment of the present invention includes: forming a via hole and a cavity in a ceramic layer composed of a plurality of layers; Forming cavities having different depths in the fired ceramic substrate after stacking the plurality of ceramic layers; Aligning the plurality of capacitors mounted on the insulating layer applied to one end of the capacitor carrier in the cavity and then pressing the high temperature pressure; And removing the capacitor carrier.

일 실시 예에 따르면 상기 서로 다른 깊이의 캐비티를 형성하는 단계는, 제1 깊이의 제1 캐비티를 형성하는 제1 캐비티 형성 단계; 및 제1 캐비티 중 적어도 어느 하나에 제2 깊이의 제2 캐비티를 형성하는 제2 캐비티 형성 단계를 포함할 수 있다.According to an embodiment, the forming of the cavities having different depths may include: forming a first cavity having a first depth; And a second cavity forming step of forming a second cavity having a second depth in at least one of the first cavity.

일 실시 예에 따르면 상기 커패시터 캐리어를 제거하는 단계는, 상기 커패시터 캐리어를 삭제해 상기 세라믹 기판과 상기 절연층을 노출시킬 수 있다.According to an embodiment, in the removing of the capacitor carrier, the capacitor carrier may be removed to expose the ceramic substrate and the insulating layer.

본 발명의 실시 예에 따르면, 서로 다른 종류의 커패시터를 일체로 캐비티에 장착함으로써, 공정 단축과 공정 효율이 향상되는 이점이 있다.According to an exemplary embodiment of the present invention, different types of capacitors are integrally mounted in the cavity, thereby shortening the process and improving the process efficiency.

본 발명의 일 실시예에 따르면, 서로 다른 입자 크기를 가지는 제1 세라믹층과 제2 세라믹 층이 교대로 적층 형성 후 세라믹 기판의 수축율이 낮아진 상태에서 캐비티를 형성함으로써, 소성에 의한 캐비티의 형상 변형을 최소화시킨 이점이 있다.According to an embodiment of the present invention, the first ceramic layer and the second ceramic layer having different particle sizes are alternately stacked and formed, and the shape of the cavity is deformed by firing by forming a cavity while the shrinkage of the ceramic substrate is lowered. There is an advantage of minimizing it.

본 발명의 다른 실시예에 따르면, 커패시터 캐리어에 복수의 커패시터를 실장하는 공정과 세라믹 기판에 캐비티를 형성하는 공정을 동시 진행함으로써 제작 효율을 향상시킨 이점이 있다.According to another embodiment of the present invention, there is an advantage of improving manufacturing efficiency by simultaneously performing a process of mounting a plurality of capacitors in a capacitor carrier and a process of forming a cavity in a ceramic substrate.

도 1은 본 발명의 일 실시예에 따른 커패시터 내장형 공간 변환기를 개략적으로 보여주는 도면이다.
도 2는 도 1에서 세라믹 기판 일부를 보여주는 확대도이다.
도 3은 도 1에서 서로 다른 캐비티에 배치된 커패시터를 보여주는 확대도이다.
도 4 내지 도 12는 본 발명의 일 실시예에 따른 커패시터 내장형 공간 변환기의 제조 과정을 개략적으로 보여주는 도면이다.
도 13은 본 발명의 일 실시예에 따른 커패시터 내장형 공간 변환기 제조 방법을 보여주는 순서도이다.1 is a schematic diagram of a space converter with built-in capacitors according to an embodiment of the present invention.
2 is an enlarged view showing a part of the ceramic substrate in FIG. 1.
FIG. 3 is an enlarged view illustrating capacitors disposed in different cavities in FIG. 1.
4 to 12 are diagrams schematically illustrating a manufacturing process of a space converter with built-in capacitors according to an embodiment of the present invention.
13 is a flowchart illustrating a method of manufacturing a capacitor-embedded spatial converter according to an embodiment of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the technical idea of the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosed content may be thorough and complete, and the spirit of the present invention may be sufficiently conveyed to those skilled in the art.

본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 형상 및 크기는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.In the present specification, when a component is referred to as being on another component, it means that it may be formed directly on the other component or that a third component may be interposed between them. In addition, in the drawings, the shape and size are exaggerated for effective description of technical content.

또한, 본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.Further, in various embodiments of the present specification, terms such as first, second, and third are used to describe various elements, but these elements should not be limited by these terms. These terms are only used to distinguish one component from another component. Therefore, what is referred to as a first component in one embodiment may be referred to as a second component in another embodiment. Each embodiment described and illustrated herein also includes its complementary embodiment. In addition, in the present specification,'and/or' is used to mean including at least one of the elements listed before and after.

명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.In the specification, expressions in the singular include plural expressions unless the context clearly indicates otherwise. In addition, terms such as "comprise" or "have" are intended to designate the presence of features, numbers, steps, elements, or a combination of the features described in the specification, and one or more other features, numbers, steps, and configurations It is not to be understood as excluding the possibility of the presence or addition of elements or combinations thereof. In addition, in the present specification, "connection" is used to include both indirectly connecting a plurality of constituent elements and direct connecting.

또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.Further, in the following description of the present invention, when it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, a detailed description thereof will be omitted.

도 1은 본 발명의 일 실시예에 따른 커패시터 내장형 공간 변환기를 보여주는 개략도이고, 도 2(a)와 도 2(b)는 도 1에서 세라믹 기판 일부를 보여주는 확대도이고, 도 3은 도 1에서 서로 다른 캐비티에 배치된 커패시터를 보여주는 확대도이며, 도 4 내지 도 12는 본 발명의 일 실시예에 따른 커패시터 내장형 공간 변환기의 제조 과정을 보여주는 개략도이다.1 is a schematic diagram showing a capacitor-embedded spatial converter according to an embodiment of the present invention, FIGS. 2(a) and 2(b) are enlarged views showing a part of a ceramic substrate in FIG. 1, and FIG. 3 is It is an enlarged view showing capacitors disposed in different cavities, and FIGS. 4 to 12 are schematic diagrams showing a manufacturing process of a capacitor-embedded spatial converter according to an embodiment of the present invention.

도 1 내지 도 12를 참조하면, 커패시터 내장형 공간 변환기는, 세라믹 기판(100)과 커패시터(200)를 포함하며, 절연층(300)을 더 포함할 수 있다.1 to 12, the capacitor-embedded spatial converter includes a ceramic substrate 100 and a capacitor 200, and may further include an insulating layer 300.

세라믹 기판(100)은, 복수의 세라믹층(110, 120)으로 이루어질 수 있다. 복수의 세라믹층(110, 120)에는, 층간 접속을 위해 전도성 물질(131, 132)이 개재될 수 있다. 다층으로 적층된 세라믹층(110, 120)의 일단부에는 복수개의 캐비티(C)가 형성될 수 있다.The ceramic substrate 100 may be formed of a plurality of ceramic layers 110 and 120. Conductive materials 131 and 132 may be interposed in the plurality of ceramic layers 110 and 120 for interlayer connection. A plurality of cavities C may be formed at one end of the multilayered ceramic layers 110 and 120.

전도성 물질(131, 132)은, 비아 전극(131)과 회로 전극(132)을 포함할 수 있다. 비아 전극(131)은, 세라믹층(110, 120)을 관통하는 비아홀(Via Hall)에 충진될 수 있다. 비아 전극(131)은, 은(Ag) 페이스트로 이루어져 층간 전기적 접속을 이룰 수 있다. 회로 전극(132)은, 비아 전극(131)과 전기적 접속되어 회로 패턴을 형성할 수 있다.The conductive materials 131 and 132 may include a via electrode 131 and a circuit electrode 132. The via electrode 131 may be filled in a via hole penetrating the ceramic layers 110 and 120. The via electrode 131 may be made of a silver (Ag) paste to establish an electrical connection between layers. The circuit electrode 132 may be electrically connected to the via electrode 131 to form a circuit pattern.

캐비티(C)는, 적어도 어느 하나의 세라믹층(110, 120)을 포함해 최외곽 층의 표면에서부터 일정 너비와 깊이로 형성될 수 있다. 도 4에서는 제1 세라믹층(110)과 제2 세라믹층(120)에 캐비티(C)가 형성된 예를 보여주고 있다.The cavity C may be formed to have a predetermined width and depth from the surface of the outermost layer including at least one of the ceramic layers 110 and 120. 4 shows an example in which a cavity C is formed in the first ceramic layer 110 and the second ceramic layer 120.

복수의 세라믹층(110, 120)은, 제1 세라믹층(110)과 제2 세라믹층(120)을 포함할 수 있다. 세라믹 층(110, 120)은, 각각의 제1 세라믹층(110)과 제2 세라믹 층(120)을 최소한 하나 이상 포함할 수 있다. 제2 세라믹 층(120)은, 제1 세라믹층(110) 사이에 개재될 수 있다. 복수의 세라믹층(110, 120)은, 무수축 공법을 이용하여 저온 소성 처리될 수 있다.The plurality of ceramic layers 110 and 120 may include a first ceramic layer 110 and a second ceramic layer 120. The ceramic layers 110 and 120 may include at least one of each of the first ceramic layer 110 and the second ceramic layer 120. The second ceramic layer 120 may be interposed between the first ceramic layers 110. The plurality of ceramic layers 110 and 120 may be sintered at a low temperature using a non-contraction method.

도 2(a)와 도 2(b)는 소성 전후 글라스 입자(112)의 유동 상태를 보여주는 도면이다. 제1 세라믹층(110)은, 제1 세라믹 입자(111)와 글라스 입자(112)를 가질 수 있다. 제1 세라믹층(110)은, 용매에 제1 세라믹 입자(111)와 글라스 입자(112), 결합제(미도시)를 혼합하여 제조될 수 있다.2(a) and 2(b) are views showing the flow state of the glass particles 112 before and after firing. The first ceramic layer 110 may have first ceramic particles 111 and glass particles 112. The first ceramic layer 110 may be prepared by mixing the first ceramic particles 111, the glass particles 112, and a binder (not shown) in a solvent.

제1 세라믹 입자(111)는, 세라믹 기판(100)의 강도 및 열팽창률 등의 특성값을 조절하기 위한 비율로 제1 세라믹층(110)에 포함될 수 있다. 바람직하게 제1 세라믹 입자는(111), 알루미나(Al2O3) 또는 실리카일 수 있으나, 반드시 이에 한정되는 것은 아니고, 티타이나와 Forsterite, ZrO2, Cordiertite 등 하나 또는 둘 이상의 임의 혼합된 세라믹일 수 있다.The first ceramic particles 111 may be included in the first ceramic layer 110 at a ratio for adjusting characteristic values such as strength and thermal expansion coefficient of the ceramic substrate 100. Preferably, the first ceramic particles may be (111), alumina (Al2O3), or silica, but are not necessarily limited thereto, and may be one or two or more randomly mixed ceramics such as titanium, Forsterite, ZrO2, and Cordiertite.

글라스 입자(112)는, (Ca, Sr, Ba)O-Al2O3-SiO2-ZnO-B2O3계 물질로 이루어질 수 있다. 글라스 입자(112)는, 시계열에 따라 도 2(a)에서 도 2(b) 상태로 소성 과정에서 제1 세라믹층(110)에서 제2 세라믹층(120)으로 일부 유입될 수 있다. 이때 제2 세라믹층(120)으로 유입되는 글라스 입자(112)는, 제1 세라믹 입자(111)와 반응하지 않고 잔존하는 성분일 수 있다.The glass particles 112 may be made of (Ca, Sr, Ba)O-Al2O3-SiO2-ZnO-B2O3-based material. The glass particles 112 may partially flow into the second ceramic layer 120 from the first ceramic layer 110 in the firing process in the state of FIG. 2(a) to FIG. 2(b) according to the time series. At this time, the glass particles 112 flowing into the second ceramic layer 120 may be components that do not react with the first ceramic particles 111 and remain.

제2 세라믹층(120)은, 제1 세라믹층(110)과 면접촉되어 교대로 적층될 수 있다. 제2 세라믹층(120)은, 제2 세라믹 입자(121)를 가질 수 있다. 제2 세라믹 입자(121)의 재질은, 제1 세라믹 입자(111)의 재질과 같을 수 있어, 위의 제1 세라믹 입자(111)에 대한 내용을 원용하기로 한다. 제2 세라믹 입자(121)를 비롯한 제2 세라믹층(120)은, 제1 세라믹층(120)의 소결 온도에서 소결되지 않을 수 있다. 소결 과정에서 제1 세라믹층(110)의 글라스 입자가 제2 세라믹층(120)으로 이동해올 수 있다. 제2 세라믹층(120)은 소결 과정에서 글라스 입자(112)의 이동으로도 글라스 입자(112)의 함량이 매우 낮아 제1 세라믹층(120)의 소결 온도에서 소결되지 않을 수 있다.The second ceramic layers 120 may be alternately stacked in surface contact with the first ceramic layer 110. The second ceramic layer 120 may have second ceramic particles 121. Since the material of the second ceramic particle 121 may be the same as the material of the first ceramic particle 111, the above description of the first ceramic particle 111 will be used. The second ceramic layer 120 including the second ceramic particles 121 may not be sintered at the sintering temperature of the first ceramic layer 120. During the sintering process, glass particles of the first ceramic layer 110 may move to the second ceramic layer 120. The second ceramic layer 120 may not be sintered at the sintering temperature of the first ceramic layer 120 because the content of the glass particles 112 is very low even when the glass particles 112 move during the sintering process.

즉 제1 세라믹층(110)과 제2 세리막층(120) 모두 낮은 온도에서 소성되나, 제1 세라믹층(110)과 제2 세라믹층(120)의 소성 온도를 달리 가져감으로써, 제2 세라믹층(120)이 제1 세라믹층(110)의 소성시 소결되지 않는 상태를 유지하면서 제1 세라믹층(110)의 수축 변형을 최소화할 수 있다.That is, both the first ceramic layer 110 and the second serie layer 120 are fired at a low temperature, but the second ceramic layer 110 and the second ceramic layer 120 have different firing temperatures, While the layer 120 is not sintered when the first ceramic layer 110 is fired, shrinkage deformation of the first ceramic layer 110 may be minimized.

글라스 입자(112)와 제1 세라믹 입자(111)의 입경은, 제2 세라믹 입자(121)의 입경보다 클 수 있다. 입경 크기를 달리함으로써 소결 과정에서 모세관 현상을 이용해 제2 세라믹 입자(121) 사이로 글라스 입자(112)의 이동을 촉진하기 위함이다.The particle diameters of the glass particles 112 and the first ceramic particles 111 may be larger than the particle diameters of the second ceramic particles 121. This is to promote the movement of the glass particles 112 between the second ceramic particles 121 by using a capillary phenomenon in the sintering process by varying the particle size.

세라믹 기판(100)은, 스크린 프린팅 공정에 의해 각각의 세라믹층(110, 120)마다 회로를 구현하는 비아 전극(131)과 회로 전극(132)이 형성될 수 있다. 또한 세라믹 기판(100)은, 제1 세라믹층(110)과 제2 세라믹층(120)을 적층 후 세라믹층(110, 120)과 비아 전극(131), 회로 전극(132)을 동시 소성하여 형성할 수 있다.In the ceramic substrate 100, a via electrode 131 and a circuit electrode 132 for implementing a circuit may be formed for each of the ceramic layers 110 and 120 by a screen printing process. In addition, the ceramic substrate 100 is formed by laminating the first ceramic layer 110 and the second ceramic layer 120 and simultaneously firing the ceramic layers 110 and 120, the via electrode 131, and the circuit electrode 132. can do.

도 1과 도 3을 참조하면 캐비티(C)는, 서로 다른 복수개의 커패시터(200)를 실장하기 위해2 이상이 서로 다른 크기로 형성될 수 있다. 캐비티(C)는, 2 이상이 서로 다른 깊이를 가질 수 있다. 또한 캐비티(C)는, 2 이상이 서로 다른 너비를 가질 수 있다. 캐비티(C)는, 제1 캐비티(CD1 또는 CW1)와 제2 캐비티(CD2 또는 CW2)를 포함할 수 있다.Referring to FIGS. 1 and 3, two or more of the cavities C may have different sizes in order to mount a plurality of different capacitors 200. Two or more of the cavities C may have different depths. In addition, two or more of the cavities C may have different widths. The cavity C may include a first cavity CD1 or CW1 and a second cavity CD2 or CW2.

캐비티(C)는, 가공방법을 단순화하고 획일화하기 위해 2회 이상에 걸쳐 형성될 수 있다. 일 실시예에 따르면 제1 캐비티(CD1)는, 제1깊이(depth, D)로 형성될 수 있다. 제2캐비티(CD2)는, 제1 캐비티(CD1)에서 제2 깊이만큼 추가 형성될 수 있다. 제2 캐비티(CD2)는, 제1 캐비티(CD1)에 연장 형성될 수 있다.The cavity C may be formed two or more times to simplify and uniform the processing method. According to an embodiment, the first cavity CD1 may be formed to have a first depth D. The second cavity CD2 may be additionally formed in the first cavity CD1 by a second depth. The second cavity CD2 may be formed to extend in the first cavity CD1.

다른 실시예에 따르면 제1 캐비티(CW1)는, 제1 너비(width, W)로 형성될 수 있다. 제2 캐비티(CW2)는. 제1 캐비티(CW1)에서 제2 너비큼 추가 형성될 수 있다. 제2 캐비티(CW2)는, 제1 캐비티(CW1)에 연장 형성될 수 있다.According to another embodiment, the first cavity CW1 may be formed to have a first width W. The second cavity (CW2) is. The first cavity CW1 may be additionally formed larger than the second width. The second cavity CW2 may be extended and formed in the first cavity CW1.

캐비티(C)의 내부에는, 후술할 커패시터(200)가 배치될 수 있다. 캐비티(C)는, 각각의 커패시터(200)가 세라믹 기판(100)과 이격된 채로 수용되도록 형성될 수 있다. 캐비티(C)의 깊이는, 커패시터(200)의 두께보다 깊을 수 있다. 역으로 커패시터(200)의 두께는, 캐비티(C)의 깊이보다 얇을 수 있다.Inside the cavity C, a capacitor 200 to be described later may be disposed. The cavity C may be formed so that each capacitor 200 is accommodated while being spaced apart from the ceramic substrate 100. The depth of the cavity C may be greater than the thickness of the capacitor 200. Conversely, the thickness of the capacitor 200 may be thinner than the depth of the cavity C.

다시 도 1과 도 3을 참조하면 캐비티(C)가 커패시터(200)와 일정 유격을 가진 채로 수용되도록, 커패시터(200)가 캐비티(C)에 실장되기 전, 캐비티(C)에 절연층(300)을 충진하여 일정 유격을 마련할 수 있다.Referring back to FIGS. 1 and 3, before the capacitor 200 is mounted in the cavity C, the insulating layer 300 is formed in the cavity C so that the cavity C is accommodated with the capacitor 200 with a predetermined gap. ) Can be filled to provide a certain clearance.

도 7 내지 도 9를 참조하면 절연층(300)은, 캐비티(C)의 하면과 측벽면을 덮도록 충진될 수 있다. 또한 절연층(300)은, 커패시터 캐리어(210)의 일면 상에 커패시터(200)를 지지한 채로 충진될 수 있다. 절연층(300)은, 일정 온도에서 점착성을 유지할 수 있다.7 to 9, the insulating layer 300 may be filled to cover the lower surface and sidewall surfaces of the cavity C. In addition, the insulating layer 300 may be filled while supporting the capacitor 200 on one surface of the capacitor carrier 210. The insulating layer 300 can maintain adhesiveness at a certain temperature.

다시 도 1과 도 3을 참조하면 커패시터(200)는, 캐비티(C)의 내부에 배치될 수 있다. 이 경우 커패시터(200)는, 캐비티(C) 내부에서 세라믹층(100)과 이격되도록 배치될 수 있다. 커패시터(200)는, 캐비티(C) 내부 절연층(300)에 둘러싸여 세라믹층(100)과 이격될 수 있다. 커패시터(200)는, 캐비티(C) 내부에 배치된 채로, 연결 전극(133)에 의해 외부 단자와 신호 교환을 할 수 있다. 연결 전극(133)은, 절연층(300)에 관통 형성되어, 커패시터(200)의 양 단자와 연결될 수 있다. Referring back to FIGS. 1 and 3, the capacitor 200 may be disposed inside the cavity C. In this case, the capacitor 200 may be disposed to be spaced apart from the ceramic layer 100 in the cavity C. The capacitor 200 may be surrounded by the insulating layer 300 inside the cavity C and spaced apart from the ceramic layer 100. The capacitor 200 may exchange signals with an external terminal by the connection electrode 133 while being disposed inside the cavity C. The connection electrode 133 is formed through the insulating layer 300 and may be connected to both terminals of the capacitor 200.

커패시터(200)는, 2 이상의 서로 다른 종류일 수 있다. 각각의 커패시터(200)는, 높이와 너비가 서로 다를 수 있다.The capacitor 200 may be of two or more different types. Each capacitor 200 may have different heights and widths.

커패시터(200)는, 커패시터 캐리어(210)의 일단에 실장된 채로 캐비티(C)에 일체형으로 장착될 수 있다. 커패시터(200)는, 캐비티(C) 내부에 동시에 인입될 수 있다.The capacitor 200 may be integrally mounted in the cavity C while being mounted on one end of the capacitor carrier 210. The capacitor 200 may be simultaneously introduced into the cavity C.

이하에서는, 커패시터 내장형 공간 변환기의 제조 방법을 시계열에 따라 설명하기로 한다.Hereinafter, a method of manufacturing a capacitor-embedded spatial converter will be described according to time series.

도 13은 본 발명의 일 실시예에 따른 커패시터 내장형 공간 변환기 제조 방법을 보여주는 순서도이다.13 is a flowchart illustrating a method of manufacturing a capacitor-embedded spatial converter according to an embodiment of the present invention.

도 4 내지 도 13을 참조하면 본 발명의 일 실시 예에 따른 커패시터 내장형 공간 변환기의 제조 방법은, 복수의 층으로 구성된 세라믹층에 비아홀과 캐비티를 형성하는 단계(S10)와 다수의 세라믹층을 적층 형성 후 소성한 세라믹 기판에 서로 다른 깊이의 캐비티를 형성하는 단계(S20), 커패시터 캐리어의 일단에 도포된 절연층 상에 실장된 복수의 커패시터를 캐비티에 정렬 후 프레싱하는 단계(S30), 커패시터 캐리어를 제거하는 커패시터 캐리어 제거 단계(S40)를 포함하고, 비아홀에 전도성 물질을 충진하는 단계(S100), 상기 절연층을 관통하는 비아를 형성하는 비아홀 형성 단계(S200) 및 비아홀에 비아 전극을 충진하고 연결 전극을 형성하는 연결 전극 형성 단계(S300)를 더 포함할 수 있다.4 to 13, a method of manufacturing a capacitor-embedded spatial converter according to an embodiment of the present invention includes forming a via hole and a cavity in a ceramic layer composed of a plurality of layers (S10) and stacking a plurality of ceramic layers. Forming cavities of different depths in the fired ceramic substrate after formation (S20), aligning a plurality of capacitors mounted on the insulating layer applied to one end of the capacitor carrier in the cavity and pressing (S30), capacitor carrier Including a capacitor carrier removing step (S40) to remove the, filling a conductive material in the via hole (S100), forming a via hole (S200) forming a via penetrating the insulating layer, and filling a via electrode into the via hole A connection electrode forming step S300 of forming a connection electrode may be further included.

도 4를 참조하면 비아홀과 캐비티 형성 단계(S10)에서는, 레이저 광을 조사해 비아홀(Via Hall)과 캐비티(C)를 형성할 수 있다. 이때 레이저 광은 UV 레이저 또는 CO2, YAG, YLF 또는 엑시머 레이저 발진기를 포함한 레이저 천공장비에 의해 조사할 수 있다.Referring to FIG. 4, in the step of forming a via hole and a cavity (S10 ), a via hole and a cavity C may be formed by irradiating a laser light. At this time, the laser light may be irradiated by a UV laser or a laser drilling equipment including a CO2, YAG, YLF or excimer laser oscillator.

도 5를 참조하면 비아홀에 전도성 물질 충진 단계(S100)에서는 비아홀(Via Hall)에 전도성 물질, 즉 비아 전극(131)을 충진할 수 있다. 전도성 물질은 은(Ag) 페이스트(Paste)일 수 있다.Referring to FIG. 5, in the step of filling a via hole with a conductive material (S100 ), a conductive material, that is, a via electrode 131, may be filled in a via hole. The conductive material may be silver (Ag) paste.

도 6을 참조하면 각각의 세라믹층(110, 120)마다 비아 전극(131) 상에 회로 전극(132)을 형성할 수 있다.Referring to FIG. 6, a circuit electrode 132 may be formed on the via electrode 131 for each of the ceramic layers 110 and 120.

도 7을 참조하면 캐비티 형성 단계(S20)에서는 세라믹층(110, 120)을 적층 형성 후 소성하는 적층 소성 단계를 더 포함할 수 있다. 적층 소성 단계에서는 다수의 세라믹층(110, 120)을 적층 형성한 세라믹 기판(100)을 소성할 수 있다. 캐비티 형성 단계(S20)에서는, 세라믹 기판(100)에 서로 다른 깊이의 캐비티(CD1, CD2, CW1 또는 CW2)를 형성할 수 있다. Referring to FIG. 7, the cavity forming step S20 may further include a lamination firing step of laminating and firing the ceramic layers 110 and 120. In the multilayer firing step, the ceramic substrate 100 in which a plurality of ceramic layers 110 and 120 are stacked may be fired. In the cavity forming step S20, cavities CD1, CD2, CW1, or CW2 having different depths may be formed in the ceramic substrate 100.

보다 구체적으로 캐비티 형성 단계(S20)는, 제1 깊이의 제1 캐비티(CD1 또는 CW1)를 형성하는 제1 캐비티 형성 단계와 제1 캐비티(CD1 또는 CW1) 중 적어도 어느 하나에 제2 깊이의 제2 캐비티(CD2 또는 CW2)를 형성하는 제2 캐비티 형성 단계를 포함할 수 있다.More specifically, in the cavity forming step (S20), a first cavity forming step of forming a first cavity (CD1 or CW1) of a first depth and a second depth of a second depth are applied to at least one of the first cavity (CD1 or CW1). A second cavity forming step of forming 2 cavities CD2 or CW2 may be included.

도 8를 참조하면 세라믹 기판을 형성하는 일련의 단계(S10, S20)와 병렬적으로, 커패시터 캐리어(210)의 일단에 도포된 절연층(300) 상에 복수의 커패시터(200)를 실장해 준비할 수 있다. 도 9를 참조하면 복수의 커패시터를 캐비티에 정렬 후 프레싱하는 단계(S30)에서는, 고온 가압 상태에서 커패시터 캐리어(210) 상의 복수의 커패시터(200)를 세라믹 기판(100)에 부착할 수 있다.Referring to FIG. 8, in parallel with a series of steps (S10, S20) of forming a ceramic substrate, a plurality of capacitors 200 are mounted on the insulating layer 300 applied to one end of the capacitor carrier 210 to prepare. can do. Referring to FIG. 9, in the step S30 of aligning and pressing the plurality of capacitors in the cavity, the plurality of capacitors 200 on the capacitor carrier 210 may be attached to the ceramic substrate 100 in a state of high temperature pressurization.

도 10을 참조하면 커패시터 캐리어 제거 단계(S40)에서는, 커패시터 캐리어(210)를 삭제해 세라믹 기판(110)과 절연층(300)을 노출시킬 수 있다. 커패시터 캐리어(210)는, 웨이퍼일 수 있다. 커패시터 캐리어를 제거하는 단계에서는, 캐비티(C) 내부의 절연층(300)이 노출되도록 커패시터 캐리어(210)와 일부 절연층(300)을 CMP(chemical mechanical polishing)에 의해 면가공하여 삭제할 수 있다.Referring to FIG. 10, in the capacitor carrier removing step (S40 ), the capacitor carrier 210 may be removed to expose the ceramic substrate 110 and the insulating layer 300. The capacitor carrier 210 may be a wafer. In the step of removing the capacitor carrier, the capacitor carrier 210 and some of the insulating layers 300 may be surface-treated by chemical mechanical polishing (CMP) so that the insulating layer 300 inside the cavity C is exposed.

도 11을 참조하면 비아홀 형성 단계(S200)에서, 커패시터(200)와 외부 전극을 연결하기 위해 절연층(300)을 관통하는 비아홀(Via Hall)을 형성할 수 있다. Referring to FIG. 11, in the via hole forming step S200, a via hole passing through the insulating layer 300 may be formed to connect the capacitor 200 and the external electrode.

도 12를 참조하면 연결 전극 형성 단계(S300)에서는, 비아홀(Via Hall)에 전도성 물질을 충진하여 연결 전극(131)을 형성할 수 있다.Referring to FIG. 12, in the step of forming a connection electrode (S300 ), a connection electrode 131 may be formed by filling a via hole with a conductive material.

이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.In the above, although the present invention has been described in detail using preferred embodiments, the scope of the present invention is not limited to specific embodiments, and should be interpreted by the appended claims. In addition, those who have acquired ordinary knowledge in this technical field should understand that many modifications and variations can be made without departing from the scope of the present invention.

100 : 세라믹 기판 110 : 제1 세라믹층
111 : 제1 세라믹 입자 112 : 글라스 입자
120 : 제2 세라믹층 121 : 제2 세라믹 입자
131 : 비아 전극 132 : 회로 전극
133 : 연결 전극
C : 캐비티 CD1 : 제1 캐비티
CD2 : 제2 캐비티 CW1 : 제1 캐비티
CW2 : 제2 캐비티
200 : 커패시터 210 : 커패시터 캐리어
300 : 절연층100: ceramic substrate 110: first ceramic layer
111: first ceramic particle 112: glass particle
120: second ceramic layer 121: second ceramic particles
131: via electrode 132: circuit electrode
133: connecting electrode
C: cavity CD1: first cavity
CD2: second cavity CW1: first cavity
CW2: 2nd cavity
200: capacitor 210: capacitor carrier
300: insulating layer

Claims

복수의 세라믹층이 적층되고, 상기 세라믹층의 일단부에 2이상 서로 다른 깊이의 캐비티가 형성된 세라믹 기판; 및
상기 캐비티의 내부에 상기 세라믹층과 이격되도록 배치되고, 2 이상 서로 다른 높이를 가지는 커패시터를 포함하며,
상기 커패시터는 커패시터 캐리어의 일단에 실장되어 동시에 상기 캐비티 내부에 인입되고,
상기 세라믹층은,
제1 세라믹 입자와 글라스 입자를 가지는 제1 세라믹층; 및
상기 제1 세라믹층과 면접촉되어 교대로 적층되며 제2 세라믹 입자를 가지는 제2 세라믹층을 포함하며,
상기 글라스 입자와 상기 제1 세라믹 입자의 입경은 상기 제2 세라믹 입자의 입경보다 큰, 커패시터 내장형 공간 변환기.
A ceramic substrate in which a plurality of ceramic layers are stacked and two or more cavities having different depths are formed at one end of the ceramic layer; And
And a capacitor disposed in the cavity to be spaced apart from the ceramic layer and having two or more different heights,
The capacitor is mounted on one end of the capacitor carrier and is simultaneously introduced into the cavity,
The ceramic layer,
A first ceramic layer having first ceramic particles and glass particles; And
And a second ceramic layer that is alternately stacked in surface contact with the first ceramic layer and has second ceramic particles,
The particle diameter of the glass particle and the first ceramic particle is larger than the particle diameter of the second ceramic particle, a capacitor built-in spatial converter.

제 1 항에 있어서,
상기 커패시터가 상기 캐비티 내부에 배치되기 전, 상기 캐비티의 하면과 측벽면을 덮도록 절연층을 충진하는, 커패시터 내장형 공간 변환기.
The method of claim 1,
Before the capacitor is disposed inside the cavity, an insulating layer is filled to cover a lower surface and a side wall surface of the cavity.

제 1 항에 있어서,
상기 캐비티는,
제1 깊이로 형성된 제1 캐비티; 및
상기 제1 캐비티에 제2 깊이로 추가 형성된 제2 캐비티를 포함하는, 커패시터 내장형 공간 변환기.
The method of claim 1,
The cavity,
A first cavity formed to a first depth; And
And a second cavity further formed in the first cavity to a second depth.

제 1 항에 있어서,
상기 캐비티는,
제1 너비로 형성된 제1 캐비티; 및
상기 제1 캐비티에 제2 너비로 추가 형성된 제2 캐비티를 포함하는, 커패시터 내장형 공간 변환기.
The method of claim 1,
The cavity,
A first cavity formed with a first width; And
And a second cavity additionally formed with a second width in the first cavity.

제 1 항에 있어서,
상기 커패시터의 두께는 상기 캐비티의 깊이보다 얇은, 커패시터 내장형 공간 변환기.
The method of claim 1,
The thickness of the capacitor is thinner than the depth of the cavity, the built-in capacitor space converter.

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복수의 층으로 구성된 세라믹층에 비아홀과 캐비티를 형성하는 단계;
다수의 상기 세라믹층을 적층 형성 후 소성한 세라믹 기판에 서로 다른 깊이의 캐비티를 형성하는 단계;
커패시터 캐리어의 일단에 도포된 절연층 상에 실장된 복수의 커패시터를 캐비티에 정렬 후 고온 가압 프레싱하는 단계; 및
상기 커패시터 캐리어를 제거하는 단계를 포함하며,
상기 세라믹층은,
제1 세라믹 입자와 글라스 입자를 가지는 제1 세라믹층; 및
상기 제1 세라믹층과 면접촉되어 교대로 적층되며 제2 세라믹 입자를 가지는 제2 세라믹층을 포함하며,
상기 글라스 입자와 상기 제1 세라믹 입자의 입경은 상기 제2 세라믹 입자의 입경보다 큰, 커패시터 내장형 공간 변환기의 제조 방법.
Forming a via hole and a cavity in a ceramic layer composed of a plurality of layers;
Forming cavities having different depths in the fired ceramic substrate after stacking the plurality of ceramic layers;
Aligning the plurality of capacitors mounted on the insulating layer applied to one end of the capacitor carrier in the cavity and then pressing and pressing at a high temperature; And
And removing the capacitor carrier,
The ceramic layer,
A first ceramic layer having first ceramic particles and glass particles; And
And a second ceramic layer alternately stacked in surface contact with the first ceramic layer and having second ceramic particles,
A method of manufacturing a capacitor-embedded spatial converter, wherein a particle diameter of the glass particle and the first ceramic particle is larger than that of the second ceramic particle.

제 7 항에 있어서,
상기 서로 다른 깊이의 캐비티를 형성하는 단계는,
제1 깊이의 제1 캐비티를 형성하는 제1 캐비티 형성 단계; 및
제1 캐비티 중 적어도 어느 하나에 제2 깊이의 제2 캐비티를 형성하는 제2 캐비티 형성 단계를 포함하는, 커패시터 내장형 공간 변환기의 제조 방법.
The method of claim 7,
The forming of the cavities of different depths,
A first cavity forming step of forming a first cavity of a first depth; And
A method of manufacturing a capacitor-embedded spatial converter, comprising forming a second cavity of a second depth in at least one of the first cavities.

제 7 항에 있어서,
상기 커패시터 캐리어를 제거하는 단계는,
상기 커패시터 캐리어를 삭제해 상기 세라믹 기판과 상기 절연층을 노출시키는, 커패시터 내장형 공간 변환기의 제조 방법.The method of claim 7,
The step of removing the capacitor carrier,
A method of manufacturing a capacitor-embedded spatial converter by removing the capacitor carrier to expose the ceramic substrate and the insulating layer.