JPH04229487A - ダイナミックｒａｍを含むメモリサブシステムのリフレッシュ動作制御システムを有するディジタルコンピュータ及びリフレッシュ動作制御方法 - Google Patents
ダイナミックｒａｍを含むメモリサブシステムのリフレッシュ動作制御システムを有するディジタルコンピュータ及びリフレッシュ動作制御方法Info
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- 230000015654 memory Effects 0.000 title claims abstract description 478
- 238000000034 method Methods 0.000 title claims description 21
- 238000009434 installation Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 7
- 238000012937 correction Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000000737 periodic effect Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000000977 initiatory effect Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101100247324 Physarum polycephalum RAS-2 gene Proteins 0.000 description 1
- 101100247317 Physarum polycephalum RAS1 gene Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 208000011580 syndromic disease Diseases 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、コンピュータメモリシ
ステムに関し、特にこのようなメモリ内のダイナミック
ランダム アクセス メモリ（以下、ＤＲＡＭと呼
ぶ）のメモリ素子のリフレッシュに関する。 【０００２】 【従来の技術】コンピュータ用データ処理システムは、
情報を格納するためにメモリを使用する。特に、コンピ
ュータのデータプロセッサは、メモリユニット内の特定
の場所に、２進数を表示する特定数のビットからなる個
別単位の情報を格納する。データビットが格納されてい
るメモリ内の場所は、アドレスによって指定される。各
アドレスは特定数のビットを含み、アドレス情報に利用
可能なビットの全数によって、そのコンピュータ内でア
ドレスを指定できる記憶場所の全数が規定される。アド
レス指定が可能な記憶場所の全数によっても、そのデー
タプロセッサによって格納されかつアクセスされること
のできる情報量が制限される。メモリユニット内のこの
制限によって、データ処理機能を遂行する上でそのデー
タプロセッサの能力が制限される。 【０００３】コンピュータメモリユニットは、それらの
アクセス特性に基づき、２つの型式の記憶構成のいずれ
かに分類される。１つの型式のメモリユニットは、読出
し専用メモリ（以下、ＲＯＭ）型メモリである。一般に
、ＲＯＭは、選択された場所にメモリが永久記憶するこ
とを特徴とする。他方、アンダムアクセスメモリ（以下
、ＲＡＭ）は、一般に、いかなる場所及びいかなる所望
のシーケンスにおいてもこのメモリへ情報を書込み及び
これらの情報を読出動作の両方の能力をそなえているこ
とを特徴としている。 【０００４】典型的なＲＡＭは、複数のメモリセル、ア
ドレスデコーダ、読出書込制御回路、及びメモリ出力レ
ジスタを含む。様々なＲＡＭ設計を多数の種類に分類す
るのに利用されるＲＡＭの基本的素子の構造及びこれら
の素子間の接続は、極めて多様であるけれども、ＲＡＭ
は、そのメモリユニット内に使用されるメモリセルの構
造に基づいて２つの明確な型式に分類され、これら２つ
の型式は“スタティック”ＲＡＭ（以下、ＳＲＡＭ）と
“ダイナミック”ＲＡＭ（以下、ＤＲＡＭ）である。Ｓ
ＲＡＭにおいては、各メモリセルは４から６個のトラン
ジスタ又はその他の半導体デバイスを有するフリップフ
ロップ回路を含み、したがって、各メモリセルは２安定
状態を有する。電力がこれらのメモリセルに供給される
限り、これらのセルに記憶される情報は保持される。 【０００５】これに対して、ＤＲＡＭの各メモリセルは
、絶縁体によって分離された２つの導電層を含む極微細
な“記憶”キャパシタを含む。ＤＲＡＭのこのメモリセ
ルは、その極微細キャパシタ内の電荷の有無としてこの
キャパシタ内に単一ビット情報を記憶する。充電された
キャパシタは、一般に論理の“１”を表わし、放電した
キャパシタは、一般に、論理の“０”を表わす。通常、
１つのトランジスタを用いてこの記憶キャパシタの充電
を制御する。 【０００６】メモリセルの記憶キャパシタ内に蓄積され
た電荷は次第に漏れるから、この電荷が完全に漏れ出る
前に、その記憶された情報はこのセルに周期的に再書き
込みする必要がある。このメモリセル内に先に記憶され
た情報のこの周期的再書込みは、メモリを“リフレッシ
ュ”すると呼ばれる。１つのメモリセルをリフレッシュ
しなければならない頻度は、その制御トランジスタ内の
漏れ速度に依存して変わる。典型的なＤＲＡＭにおいて
は、各メモリセルを、各２，４ないし８ミリ秒ごとにリ
フレッシュしなければならない。 【０００７】リフレッシュ動作はこの手順を適切に調整
する追加回路を要するにもかかわらず、ＤＲＡＭは、Ｓ
ＲＡＭに勝るそのいくつかの利点のゆえに広く使用され
ている。例えば、ＳＲＡＭが４から６個のトランジスタ
を必要とするのに対して、ＤＲＡＭは１つの制御トラン
ジスタですむために、ＤＲＡＭはシリコン基板上に占め
る面積がＳＲＡＭのそれよりも遙かに小さく、遙かに安
価に製造される。さらにまた、ＤＲＡＭの消費電力は、
ＳＲＡＭのそれよりも少ない。したがって、ＤＲＡＭは
、空間と電力消費が重大視されるほとんどのマイクロコ
ンピュータシステムにおいて特に魅力がある。 【０００８】ＤＲＡＭを含むメモリユニットにおいては
、メモリアクセス（すなわち、メモリセルの書込み又は
読出し）及びリフレッシュ動作は、それぞれ、行アドレ
スストローブ（以下、ＲＡＳ）信号と呼ばれ、及び列ア
ドレスストローブ（以下、ＣＡＳ）信号と呼ばれる一対
の信号の組み合わせによって制御される。メモリアクセ
ス動作中、ＲＡＳ信号及びＣＡＳ信号は、アクセスしよ
うとする特定のメモリセルを選択するのに使用される。 或るＤＲＡＭは、また、リフレッシュサイクルを遂行す
るためにＲＡＳ信号とＣＡＳ信号の両方の操作を必要と
する。 【０００９】ＤＲＡＭを有するメモリユニットをリフレ
ッシュするためにＲＡＳ信号とＣＡＳ信号の両方を必要
とするリフレッシュ動作中、情報はなんらかの数のメモ
リセルから読出され、次いでこれらのメモリセルに再書
込みされ、これらのセル内においてこの情報はリフレッ
シュサイクル間の最長期限に亘って維持される。典型的
に、このような従来のリフレッシュ動作に対応する回路
は、いくつかのメモリセルの属する１行全体が同時にリ
フレッシュされる方式の各メモリセルアクセスの後に１
つのリフレッシュサイクルが起こるように構成されてい
る。この結果、特定の行内のいずれかのメモリセルをア
クセスすることによってその行全体がリフレッシュされ
る。ＤＲＡＭを含む他のメモリユニットは、リフレッシ
ュ動作を遂行するためにＲＡＳ信号のみを必要とする。 これらのデバイスにおいては、行アドレスがこのＤＲＡ
Ｍに対して表示されると、そのＲＡＳ信号は活性（ａｃ
ｔｉｖｅ）レベルに移行し、これによって同じ行アドレ
スを有する全ての場所をリフレッシュする。したがって
、この型式のＤＲＡＭメモリユニットのリフレッシュを
完了するためには、最長期限内で行アドレスの全てを通
して逐次サイクル動作する必要がある。 【００１０】コンピュータシステムが大量のメモリを備
えている場合には、ＤＲＡＭを一定にリフレッシュする
必要性は多くの問題を生じる。例えば、多くのメモリユ
ニットは、現在では、１，０２４Ｋ行アドレスを有する
４メガビットのＤＲＡＭを含む。本願の主題であるコン
ピュータシステムは、最高８個の両面式、シングルイン
ラインメモリモジュール（以下、ＳＩＭＭ）を含むメモ
リユニットを採用し、この場合、ＳＩＭＭの各面は４メ
ガビットのＤＲＡＭの１，０２４Ｋアドレス場所におい
て１つの６４ビットデータ語のうちの３２ビットを記憶
する。なお、大量のメモリを含むメモリユニットのさら
に他の構成も考えられる。本発明を織込んだコンピュー
タシステム内に配設される大規模メモリユニットのゆえ
に、そのＤＲＡＭのＳＩＭＭの全てを同時にリフレッシ
ュするいかなる企図も、このメモリユニット内の各メモ
リバンクの各行にＲＡＳ信号を同時に供給するためには
、かなりの量の電力を必要とするであろう。複数のメモ
リバンクが存在するから、同時に全てのメモリバンクを
リフレッシュするためのリフレッシュ電力の要件のため
に大量の電力サージを発生し、その結果、おそらく電磁
干渉の問題を生じるばかりでなく過剰な電源稼働量を要
することになる。 【００１１】このような理由から、ＤＲＡＭを利用する
大規模メモリシステムは、そのメモリシステム内の異な
るメモリバンクにリフレッシュ信号をスタガ送信する、
すなわち、逐次ずらして送信する関連回路を通例含んで
いる。このような構成においては、スタガリフレッシュ
回路は、全てのメモリバンクへの行アドレスを発生し、
かつＲＡＳ信号パルスを発生し、これでＤＲＡＭに命令
してこの行アドレスを、さらに、これらバンクの各々に
ラッチさせる。 【００１２】ＤＲＡＭに対する種々のスタガメモリリフ
レッシュシステムは周知である。例えば、ボウム（Ｂａ
ｕｍ）他に発行された米国特許第４，６０１，０１８号
は、一連のメモリバンクが異なる時間にリフレッシュさ
れるリフレッシュシステムを開示している。この米国特
許第４，６０１，０１８号においては、そのメモリリフ
レッシュタイミング回路が表示回路に接続されることに
よって、この表示回路の出力が、いつメモリリフレッシ
ュが要求されるか、またどのメモリバンクがリフレッシ
ュされるべきかを決定する。このメモリリフレッシュタ
イミング回路への入力は、選択されたメモリバンクをリ
フレッシュする適当な時間間隔を決定する。上掲の米国
特許第４，６０１，０１８号は、タイミング要件変更は
行うが、しかしメモリ構成に基づいてリフレッシュタイ
ミングのシーケンスすなわち順序を変更するための回路
は全く備えていない。 【００１３】 【発明が解決しようとする課題】このような先行技術の
システムは、メモリユニットごとのメモリリフレッシュ
シーケンスの効率を最大化するに充分な融通性を備えて
いない。コンピュータシステムの特定の構成に依存して
、１つのメモリユニット内に含まれるなんらかの数のメ
モリスロットは各々、その内に１つのメモリバンクを設
置できる。例えば、１つのシステムが８つのスロットを
有する１つのメモリユニットを含み、これらのスロット
は各々その内に１つのメモリバンクを設置するさとがで
きるが、もしこれらのスロットのうちの４つだけが実際
にメモリバンクを設置されるのであるならば、各スロッ
トにメモリリフレッシュ信号を逐次発行するリフレッシ
ュサイクルは不充分であろう。メモリバンクが設置され
ているスロットにのみにメモリリフレッシュシーケンス
がリフレッシュ信号を発行することが好ましいであろう
。このような能力が、リフレッシュシーケンスの効率を
向上するのみならず、これがまた、このメモリユニット
へのアクセスも向上するであろう。 【００１４】さらに、多くのメモリリフレッシュシステ
ムでは、リフレッシュ動作中にメモリにデータを書込み
又はこれから読取ることは許されない。先行技術のシス
テムにおけるこのような制限の結果、不必要に長いリフ
レッシュシーケンスが、そのプロセッサがメモリユニッ
トにアクセスすることのできる帯域幅を厳しく制限して
いる。したがって、このメモリユニットの主目的、すな
わち、高速記憶及び大量のデータ検索能力が低下する。 【００１５】コンピュータのメモリユニットの性能を向
上する、さもなければこのコンピュータシステムの初期
構成をその後に修正する場合に、融通性のあるメモリリ
フレッシュシーケンスは、なおまた、有利であろう。例
えば、単一メモリカードを含むメモリユニットは、１枚
のメモリカード上に典型的に配設される８つの利用可能
スロットのうちの４つのみの内に初期的にメモリバンク
を設置される。このコンピュータシステムにおける増大
するメモリ要件は、後になって追加のメモリバンクを設
置することを要求することがある。もしメモリリフレッ
シュシーケンスが、初期メモリ構成に基づき設計される
ならば、メモリの性能向上のよう変更は、リフレッシュ
信号を最適効率で動作させるためにこれらの信号を再順
序化（リシーケンス）することを要するであろう。その
リフレッシュシーケンスを変更するのに要する時間を短
縮するために、いかなる特定のメモリユニット構成に対
してもリフレッシュシーケンスすなわちリフレッシュ順
序の効率が最大化されるように、このリフレッシュシー
ケンスを変更することのできる容易性を最大にするリフ
レッシュシーケンス制御器を設けることが望ましい。 【００１６】最後に付言すると、先行技術のメモリユニ
ットが複数のリフレッシーケンス制御器を必要とする充
分なメモリ容量のものであった場合に、これらのリフレ
ッシュシーケンス制御器は、典型的には、直接的に共に
結合されていた。その結果、先行技術における追加メモ
リカードの設置又はメモリ規模の他の増大は、しばしば
、追加のリフレッシュシーケンス制御器を必要とし、ま
たシーケンス制御器間を相互接続するための現存シーケ
ンス制御器への不可欠な拡張変更を必要とするであろう
。しかしながら、もし独立のリフレッシュシーケンス制
御器が配設されていたとしたならば、１つの追加リフレ
ッシュシーケンス制御器の設置のみを要することのみに
よって、コンピュータシステムをそのメモリユニットの
拡張に適応するために遙かに容易に変更することができ
るであろう。 【００１７】 【問題を解決するための手段】１つの態様において、本
発明のシステムはディジタルコンピュータであり、この
コンピュータは少なくとも１つのメモリユニットを有す
るコンピュータシステムを含み、このメモリユニットの
含む１枚のメモリカードの備える複数のスロットの各々
はその内に１つのＤＲＡＭメモリバンクを設置される能
力を有し、またこのコンピュータはこのメモリバンクの
リフレッシュを制御するメモリリフレッシュシステムを
含む。このメモリリフレッシュシステムは、そのメモリ
ユニット内に含まれる各メモリカードごとに独立のメモ
リリフレッシュシーケンス制御器、及びリフレッシュ信
号の発生によってこれらのメモリバンクを逐次リフレッ
シュする手段を含む。各メモリリフレッシュシーケンス
制御器は、そのメモリユニットに対するリフレッシュシ
ーケンスが効率的に動作するように、対応するメモリカ
ード上に設置されたメモリバンクがリフレッシュされる
順序を選択的に制御する。 【００１８】本発明の他の態様においては、各メモリリ
フレッシュシーケンス制御器は、対応するメモリカード
上に設置されたメモリバンクにリフレッシュ信号を発信
する少なくとも１つの多段シフトレジスタ、及びこのメ
モリリフレッシュシステム内に含まれる他のメモリリフ
レッシュ回路によってリフレッシュ信号が発生されつつ
ある間待機サイクルを発生する少なくとも１つの多段シ
フトレジスタを制御する。各メモリリフレッシュシーケ
ンス制御器は一連の入力を有し、これらの入力はこれら
の各独立のメモリリフレッシュシーケンス制御器のリフ
レッシュシーケンスが、設置されたメモリユニットの構
成に依存して変化するように、特定のコンピュータシス
テム内に設置されたそのメモリユニットの構成に依存し
て変化する。 【００１９】本発明のさらに他の態様において、本発明
は、メモリカードの内に設置された一連のＤＲＡＭメモ
リバンクを有する少なくとも１枚のこのようなメモリカ
ードを含むメモリユニットのリフレッシュ動作を制御す
るシステムを含むディジタルコンピュータに関する。こ
のシステムは、これらのＤＲＡＭメモリバンクを逐次リ
フレッシュする手段、及びこれらのＤＲＡＭメモリバン
クがリフレッシュされる順序を選択的に制御する手段を
含む。この選択的に制御する手段は、これらのメモリバ
ンクがリフレッシュされる順序を、これらのメモリバン
クの数に基づいて調整する。 【００２０】 【実施例】図１を参照すると、ディジタルコンピュータ
システムのデータプロセッサ６とメモリユニット８との
間の相互接続が示されている。ディジタルコンピュータ
システムに使用されるデータプロセッサは、いかなる数
の相互接続された要素を含むこともできる。例えば、本
発明の主題であるメモリリフレッシュモジュールを組み
込んでいるコンピュータシステムは、米国、カルフォル
ニヤ州、サンタクララ市のインテル社（Ｉｎｔｅｌ
Ｃｏｒｐｏｒａｔｉｏｎ）によって製造されたモデル８
０３８６のようなマイクロプロセッサ１０、同じくイン
テル社によって製造されたモデル８０３８７コプロセッ
サのような第１コプロセッサ（Ｃｏｂｒｏｃｅｓｓｏｒ
）１２、及びワイテク社（Ｗｉｅｔｅｋ Ｃｏｍｐａ
ｎｙ）によって製造されたモデル３１６７コプロセッサ
のような第２コプロセッサ１４を含むものと考えられる
。 マイクロプロセッサ１０、第１コプロセッサ１２、及び
第２コプロセッサ１４は、従来設計のアドレス、データ
及び制御バス１６を経由して相互に接続されている。 【００２１】データプロセッサ６とメモリユニット８と
の間のデータの流れは、下にさらに詳細に説明されるが
、データ流及び誤り訂正コード制御器（以下、データ／
ＥＣＣ制御器）１８によって制御される。データプロセ
ッサ６からメモリユニット８への制御信号及びアドレス
信号は、メモリ及びバス制御器（以下、メモリ／バス制
御器）２０によって制御される。データ流／ＥＣＣ制御
器１８及びメモリ／バス制御器２０は、メモリ接続器２
２を経由してメモリユニット８との間にメモリデータ信
号、メモリアドレス信号、及びメモリ制御信号を送、受
信する。 【００２２】メモリ接続器２２から、データは一連のイ
ンタリーブ制御器２４ａ〜２４ｄを経由してメモリユニ
ット８に書込まれ又はこれから読み取られる。簡単に云
うと、メモリユニット８は、ＤＲＡＭメモリ要素を含む
メモリバンク２６ａ〜２６ｈが設置されるための一連の
スロットを有する少なくとも１枚のメモリカードを含む
。データは６４ビットブロック内に記憶されるが、しか
し、プロセッサ、及び誤り訂正コード回路（以下、ＥＣ
Ｃ回路）は３２ビット倍長語のみ扱うゆえに、インタリ
ーブ動作が３２ビットの各対のエントリ及び検索を扱う
ために使用され、この３２ビットの各対は各３２ビット
倍長語の、一方は奇数、他方は偶数の、２つのインタリ
ーブバンクの形の６４ビットブロック（誤り訂正コード
（以下、ＥＣＣ）と共に、各語はまた７シドロームビッ
トを含むから、実際には、各３２ビットデータ語は３９
ビットを含み、したがって、全体で７８ビットのブロッ
クが形成される）を含む。各インタリーブ制御器２４ａ
〜２４ｄは、メモリ接続器２２とメモリバンク２６ａ〜
２６ｈとの間に（パリティー又はＥＣＣシンドロームビ
ットを除き）８ビットのデータを多重化する。換言する
と、読取り命令に対して、各インタリーブ制御器２４ａ
〜２４ｄは、１つの偶数メモリバンクから８つの偶数デ
ータビットを、及び１つの奇数メモリバンクから８つの
奇数ビットをアクセスする。 【００２３】なおまた、メモリ接続器２２とメモリバン
ク２６ａ〜２６ｈとの間に反転アドレスバッファ２８及
び非反転アドレスバッファ３０が挿入されて電気雑音を
最小化する。ＲＡＳ、ＣＡＳ及びリフレッシュ制御器３
２（メモリリフレッシュモジュール３４ａ及び３４ｂを
含む）は、メモリ接続器２２からエンコードされた制御
信号を受信し、さらに、デコードされた制御信号、すな
わち、先に論じたＲＡＳ信号及びＣＡＳ信号はデータ場
所をアクセスするのに必要とされるので、これらの信号
をメモリバンク２６ａ〜２６ｈに送信する。さらに、Ｒ
ＡＳ、ＣＡＳ及びリフレッシュ制御器３２は、また、後
でさらに詳細に説明されるように、メモリバンク２６ａ
〜２６ｈへのリフレッシュ信号を発生する。 【００２４】図２を参照すると、メモリリフレッシュモ
ジュール３４ａ、３４とメモリユニット８との間の相互
接続が、詳細に示されており、この相互接続はメモリユ
ニット８のダイナミック要素のリフレッシュを行う。図
２に示される実施例においては、メモリユニット８は、
それぞれ、一対のメモリカード８ａ及び８ｂを含む。各
メモリカード８ａ、８ｂは、一連の８つのスロットを有
し、これらのスロットの各々内に１つのメモリバンクが
設置される。したがって、メモリユニット８は、メモリ
カード８ａ、８の間に平等に分割されたメモリバンク０
〜１５としてこの図中に識別される一連の１６のメモリ
バンクを含む。好適には、各メモリバンク０〜１５は、
両面式ＳＩＭＭの片面を含む。しかしながら、本発明の
代替実施例においては、メモリユニット８は、１枚、２
枚又はさらに多くの枚数のメモリカードを含むことがあ
ること、及び前記メモリカード上に設置されたメモリバ
ンク２６ａ〜２６ｈは片面式ＳＩＭＭ、両面式ＳＩＭＭ
又はこれらの組み合わせを含んでもよいことが、考えら
れる。メモリリフレッシュシーケンスの効率を損なわず
に、多数のメモリカードの多様な組合わせ、並びに（若
しくは）片面式及び（又は）両面式ＳＩＭＭの組合わせ
がメモリユニット８内に設置されるように、ＲＡＳ、Ｃ
ＡＳ及びメモリ制御器３２の部分として含まれるメモリ
リフレッシュモジュール３４ａ及び３４ｂによって発生
されるメモリリフレッシュシーケンスが容易に変調され
ることが、また考えられる。最後に付言すると、図１は
単一メモリカードを有するメモリユニットをリフレッシ
ュする単一メモリリフレッシュ手段を含む単一ＲＡＳ、
ＣＡＳ及びリフレッシュ制御器３２を示しているけれど
も、第２メモリリフレッシュ手段を含む第２ＲＡＳ、Ｃ
ＡＳ及びリフレッシュ制御器の設置によって一対のメモ
リカードを有するメモリユニットをリフレッシュするこ
ともできる。 【００２５】単一メモリリフレッシュ手段の各メモリリ
フレッシュモジュール３４ａ、３４ｂは、次のように識
別される５つの入力を有する。これらは、すなわち、Ｒ
ＡＳ、ＣＬＯＣＫ、ＲＥＦ、Ａ８−１６〜、及びＦＩＲ
ＳＴ入力であり、このモジュールと関連する各一連のメ
モリバンクに対して一連のリフレッシュＲＡＳ−０〜７
信号を発生する。これらのＲＡＳ信号は、メモリ／バス
制御器２０によって従来手段を使用して発生され、かつ
メモリ接続器２２及びＲＡＳ入力を経由して対応するメ
モリリフレッシュモジュール３４ａ又は３４ｂに送信さ
れる。ＲＡＳ入力信号は、リフレッシュシーケンスの開
始に発生されかつＤＲＡＭをリフレッシュするために充
分な時間に渡り高レベルに維持される。したがって、Ｒ
ＡＳ入力信号パルスは、そのメモリバンク内に設置され
るＤＲＡＭの物理的特性に依存して変動する。各メモリ
リフレッシュモジュール３４ａ、３４ｂは、また、クロ
ック回路３６によって発生されるクロック（ＣＬＯＣＫ
）信号を受信する。クロック回路３６は、下にさらに詳
細に説明されるように、シフトレジスタをシフトさせる
に充分な時間期間によって分離された一連のパルスを発
生する。リフレッシュ（すなわち、ＲＥＦ）信号は、ま
た、メモリ／バス制御器２０によって従来手段を使用し
て発生され、かつメモリ接続器２２及びＲＥＦ入力を経
由して対応するメモリリフレッシュモジュール３４ａ、
又は３４ｂに送信される。リフレッシュ信号は、メモリ
リフレッシュモジュール３４ａ、３４ｂのリセットを外
し、これによってリフレッシュシーケンスを開始させる
。したがって、リフレッシュ信号の周期は、メモリカー
ド８ａ、８ｂ内に設置されたＤＲＡＭメモリバンクが時
間期間の後にリフレッシュを必要とするその時間期間と
同じに選択される。例えば、メモリバンク８ａ、８ｂ内
に設置されることを考えられる典型的なＤＲＡＭは、各
リフレッシュ期間ごとに２５６から１，０２４回のリフ
レッシュを必要とすると考えられる。 【００２６】各メモリリフレッシュモジュール３４ａ、
３４の残る２つの入力は、Ａ８−１６〜入力及びＦＩＲ
ＳＴ入力であり、後者のＦＩＲＳＴ−Ａ信号及びＦＩＲ
ＳＴ−Ｂ信号は選択的に高又は低電圧に結合される。こ
れらの入力信号は、設置されたメモリユニット８の構成
に依存して変動する。Ａ８−１６〜入力の状態及びこれ
に対応するＦＩＲＳＴ入力のＦＩＲＳＴ−Ａ信号又はＦ
ＩＲＳＴ−Ｂ信号の状態に依存して、メモリリフレッシ
ュモジュール３４ａ、３４ｂに関連するメモリバンクを
リフレッシュするシーケンスが変動する。この結果、メ
モリリフレッシュモジュール３４ａ、３４ｂは、メモリ
ユニット８に含まれるメモリカードの数並びに各メモリ
カード８ａ、８ｂの数の特定の構成に基づいて、メモリ
リフレッシュシーケンスを変更する。 【００２７】メモリリフレッシュモジュール３４ａ、３
４ｂへのＡ８−１６〜入力は、メモリユニット８が１枚
又は２枚のメモリカードを含むかどうかを指示する。Ａ
８−１６〜入力上の論理の“１”はメモリユニット８が
単一メモリカード８ａ又は８ｂを含むことを指示し、及
びＡ８−１６〜入力上の論理の“０”はメモリユニット
８がメモリカード８ａ及びメモリカード８ｂの両方を含
むことを指示する。分離ＦＩＲＳＴ入力のＦＩＲＳＴ−
Ａ信号及びＦＩＲＳＴ−Ｂ信号は、メモリリフレッシュ
モジュール３４ａ、３４ｂに、それぞれ、供給されて、
それぞれのメモリリフレッシュモジュール３４ａ、３４
ｂに、そのリフレッシュ制御器がメモリカード８ａに対
応する“下側”メモリバンク（この図ではメモリバンク
０〜７で指定されている）のリフレッシュを制御してい
るか、又はメモリカード８ｂに対応する“上側”メモリ
バンク（この図ではメモリバンク８〜１５で指定されて
いる）のリフレッシュを制御しているか、どうかを指示
する。 【００２８】各メモリリフレッシュモジュール３４ａ、
３４ｂは、出力ＲＡＳ−０〜７信号として指定された一
連の８つの出力を有し、これらの出力はそれぞれのメモ
リリフレッシュモジュール３４ａ、３４ｂに結合された
メモリバンクの逐次リフレッシュを制御する。ＲＡＳ信
号が発生される順序及びメモリバンク０〜１５がリフレ
ッシュされる順序は、Ａ８−１６〜入力、及びＦＩＲＳ
Ｔ−Ａ信号及びＦＩＲＳＴ−Ｂ信号に依存する。メモリ
リフレッシュモジュール３４ａ、３４ｂ及び単一１メモ
リカード８ａ又は８ｂが設置される場合、リフレッシュ
パルス発生及びメモリバンクのリフレッシュシーケンス
は、次のように進行する。 【００２９】 Ａ８＿１６〜 ＦＩＲＳＴ−Ａ 又はＦＩＲ
ＳＴ−Ｂ ＲＡＳ信号発生の順序
１ ０
０ １ ２ ３ ４ ５ ６ ７
１ １
０ １ ２ ３ ４ ５ ６ ７
Ａ８＿１６〜 ＦＩＲＳＴ−Ａ 又はＦＩＲＳＴ
−Ｂ バンクリフレッシュの順序
１ ０
０ １ ２ ３ ４ ５ ６ ７
１ １
８ ９ １０ １１
１２ １３ １４ １５ 【００３０】複数のメモリリ
フレッシュモジュール及び複数のメモリカードが設置さ
れる場合、リフレッシュパルス発生及びメモリバンクリ
フレッシュシーケンスは、上掲の場合とは著しく変わる
。すなわち、【００３１】 Ａ８＿１６〜 ＦＩＲＳＴ−Ａ 又はＦＩＲ
ＳＴ−Ｂ ＲＡＳ 信号発生の順序 ０
１
−０１２３ＷＷＷＷ４５６７ＷＷＷＷ ０
−
０ＷＷＷＷ０１２３ＷＷＷＷ４５６７ Ａ８＿
１６〜 ＦＩＲＳＴ−Ａ 又はＦＩＲＳＴ−Ｂ
バンクリフレッシュの順序 ０
１ −０１２３ＷＷＷＷ４
５６７ＷＷＷＷ ０ −
０ＷＷＷＷ８９ １０ １１ ＷＷ
ＷＷ１２ １３ １４ １５ Ｗ＝待機サ
イクル 【００３２】このシーケンスにおいて、全部で１６のメ
モリバンクが逐次リフレッシュされるが、ただし、２つ
のメモリバンクがリフレッシュパルスの開始を同時に受
けることはない。各メモリリフレッシュモジュールの特
有の構成は、Ａ８１６〜入力が高レベル、すなわち、メ
モリユニット８が１枚のみのメモリカードを含む場合、
そのメモリリフレッシュモジュールの８つのＲＡＳ出力
は逐次発生され、これによって、対応するメモリバンク
を逐次リフレッシュするようになっている。Ａ８−１６
〜入力が低レベルへ移行する、すなわち、メモリユニッ
ト８が一対のメモリカードを含む場合、メモリリフレッ
シュモジュール３４ａ、３４ｂのＲＡＳ出力は、著しく
変化する。Ａ８−１６〜入力が低レベルの場合、なんら
の出力も発生されない間の待機サイクルは、そのメモリ
リフレッシュモジュールが下側メモリバンク又は上側メ
モリバンクをリフレッシュしつつあるかどうかに依存し
て、このメモリリフレッシュモジュールのいくつかのＲ
ＡＳ出力間に挿入され、これによってそのメモリリフレ
ッシュモジュールがリフレッシュされるシーケンスを変
化させる。 【００３３】一対のメモリリフレッシュモジュール３４
ａ、３４ｂが一対のメモリカード８ａ、８ｂのような二
重メモリカードシステムのリフレッシュに利用される場
合、メモリリフレッシュモジュール３４ａ、３４ｂは互
いに異なるリフレッシュシーケンスに従うので、メモリ
バンク０〜１５の全ては重なり合わないでリフレッシュ
される。メモリリフレッシュモジュール３４ａ、３４ｂ
のこのような構成の結果として、互いに異なるリフレッ
シュシーケンスが選択され、他方、各特定のシステムを
リフレッシュするに当たり最大効率を維持することがで
きる。各メモリリフレッシュモジュール３４ａ、３４ｂ
は、Ａ８−１６〜入力及びＦＩＲＳＴ信号を利用して、
そのメモリのどの区域に対してメモリリフレッシュ制御
器３２が任務するかを決定する。この結果、識別メモリ
リフレッシュモジュール３４ａ、３４ｂが、上側及び下
側カードによって、これら２枚のカード間になんら相互
接続をすることを要せず利用される。 【００３４】片面式ＳＩＭＭを使用する場合に、これに
伴う不利が全くないようにメモリバンクリフレッシュ順
序及びメモリバンク番号の指定が選択されると云うこと
が、本発明の特有の特長である。メモリリフレッシュモ
ジュール３４ａ、３４ｂへのリフレッシュ信号パルスの
幅を調節することによって、メモリリフレッシュモジュ
ール３４ａ、３４ｂは、実際に設置されたメモリバンク
のみを逐次リフレッシュする。例えば、もしメモリユニ
ット８が、メモリカード８ａのメモリバンク０、１、２
、３及びメモリカード８ｂのメモリバンク８内に設置さ
れたＳＩＭＭを含むならば、リフレッシュ信号パルスの
幅を５つのクロック信号サイクルに短縮することによっ
てこれらのメモリバンクのみをリフレッシュする。第２
の例においては、片面式又は両面式ＳＩＭＭが利用され
るかいずれの場合にも、メモリバンク０、１、２、３及
び８、９、１０、１１が設置される。他方、メモリバン
ク４、５、６、７及び１２、１３、１４、１５は、両面
式ＳＩＭＭが利用される場合のみに設置される。したが
って、両面式ＳＩＭＭが利用される場合、メモリリフレ
ッシュモジュールは、そのＳＩＭＭの第１面の全てのメ
モリバンクをまず逐次リフレッシュし、次いでそのＳＩ
ＭＭの第２面の全てのメモリバンクを逐次リフレッシュ
する。他方、片面式ＳＩＭＭが利用されかつリフレッシ
ュパルス幅が半分だけ短縮される場合、そのメモリリフ
レッシュモジュールは、そのＳＩＭＭの第１面に対応す
るメモリバンクの全ての逐次リフレッシュのみを含むリ
フレッシュシーケンスを発生する。 【００３５】次に図３を参照すると、メモリリフレッシ
ュモジュール３４ａ、３４ｂが詳細に示されている。各
メモリリフレッシュモジュール３４ａ、３４ｂは、次を
含む。すなわち、ＲＡＳ信号とクロック信号パルスを同
期させるＲＡＳ同期回路３８、メモリリフレッシュシー
ケンス制御器４０、リフレッシュ信号ＲＡＳ−０〜３を
これらの信号に結合されるメモリバンクに送信する第１
リフレッシュ回路４２、リフレッシュ信号ＲＡＳ−４〜
７をこれらの信号に結合されるメモリバンクに送信する
第２リフレッシュ回路４４、及びこのメモリリフレッシ
ュモジュールがメモリバンクに対してリフレッシュ信号
を発生しない間一連の待機サイクルを挿入する第１待機
回路４６、第２待機回路４８。下にさらに詳細に説明さ
れるように、待機サイクルは、２つのメモリリフレッシ
ュモジュールがメモリバンクを同時にはリフレッシュし
ないような複数のメモリカードを有する１つのメモリユ
ニットをリフレッシュする複数のメモリリフレッシュモ
ジュールを有するシステムによって発生される。 【００３６】先に述べたように、メモリカード８ａ、８
ｂは、周期的リフレッシュを必要とする。メモリカード
８ａ、８ｂのリフレッシュは、メモリリフレッシュモジ
ュール３４ａ、３４ｂによるリフレッシュ信号の発生の
際に開始する。このリフレッシュ信号は、１つのメモリ
バンク内に設置されたＤＲＡＭをリフレッシュするに要
する時間長にこれらのメモリバンクによって満たされて
いるスロット２６ａ〜２６ｈの全数を乗じた時間長に等
しい時間幅のパルスである。リフレッシュ信号は、全リ
フレッシュシーケンス中、高レベルを維持しかつリフレ
ッシュサイクル間では低レベルに移行する。 【００３７】また、リフレッシュシーケンスの開始にお
いて、メモリバンクをリフレッシュするに要する時間長
に等しい時間幅のパルスであるＲＡＳ信号は、メモリリ
フレッシュモジュール３４によって発生される。ＲＡＳ
信号は、従来設計のクロック回路３６によって発生され
る周期的クロックパルスと共にＲＡＳ同期回路３８に入
力される。ＲＡＳ同期回路３８は、ＲＡＳ信号をクロッ
ク信号に同期させ、かつその結果の同期化ＲＡＳ（以下
、ＳＹＮＣ）信号をメモリリフレッシュシーケンス制御
器４０及び第１待機回路４６に出力する。さらに、第１
待機回路４６は、４つのＲＡＳ信号パルスが経過した時
間長に等しい時間期間の後にメモリリフレッシュシーケ
ンス制御器４０に信号パルス（以下、ＦＷＢＵ信号パル
ス）を出力する。 【００３８】もしＡ８−１６〜入力信号が高レベル、又
はＡ８−１６〜入力信号及びＦＩＲＳＴ入力信号の両方
が低レベルならば、ＦＷＢＵ信号パルスはメモリリフレ
ッシュシーケンス制御器４０にはなんら影響せず、かつ
ＳＹＮＣ信号パルスを受信すると、メモリリフレッシュ
シーケンス制御器４０は信号（以下、ＦＳＨＢＵ信号）
を第１リフレッシュ回路４２へ発生し、後者はこれに応
答してメモリカードへのＲＡＳ信号の発生を開始する。 しかしながら、もしＡ８−１６〜入力信号が低レベルか
つＦＩＲＳＴ入力信号が高レベルならば、メモリリフレ
ッシュシーケンス制御器４０は、第１待機回路４６から
ＦＷＢＵ信号パルスを受信するまで、ＦＳＨＢＵ信号を
発生しない。 【００３９】第１リフレッシュ回路４２は、ＲＡＳ信号
パルスの幅に等しい幅の５つのシーケンシャルパルスを
発生する。これらのうちの最初の４つのパルス（すなわ
ち、ＲＡＳ−０〜３信号パルス）は、メモリカードに送
信されて３つのメモリバンクを逐次リフレッシュする。 第５のパルス（以下、ＯＵＴ−５信号パルス）は、メモ
リリフレッシュシーケンス制御器４０及び第２待機回路
４８に送信される。第１待機回路４６のように、第２待
機回路４８は、４つのＲＡＳ信号パルスが経過した時間
長に等しい時間期間の後にメモリリフレッシュシーケン
ス制御器４０に信号パルス（以下、ＳＷＢＵ信号パルス
）を出力する。もしＡ８−１６〜入力信号が高レベルな
らば、ＳＷＢＵ信号パルスはメモリリフレッシュシーケ
ンス制御器４０にはなんら影響せず、かつＯＵＴ−５信
号パルスを受信すると、メモリリフレッシュシーケンス
制御器４０は信号（以下、ＳＳＨＢＵ信号）を第２リフ
レッシュ回路４４へ発生し、後者はこれに応答してメモ
リカードへの追加のＲＡＳ信号パルスの発生を開始する
。しかしながら、もしＡ８−１６〜入力信号が低レベル
ならば、ＦＩＲＳＴ信号はメモリリフレッシュシーケン
ス制御器４０になんら影響せず、かつメモリリフレッシ
ュシーケンス制御器４０は、第２待機回路４８からＳＷ
ＢＵ信号パルスを受信するまで、ＳＳＨＢＵ信号を発生
しない。 【００４０】第２リフレッシュ回路４４は、ＲＡＳ信号
パルスの幅に等しい幅の５つのシーケンシャルパルスを
発生する。これらの最初の４つのパルス（すなわち、Ｒ
ＡＳ−４〜７パルス）は、メモリカードに送信されて４
つのメモリバンクをシーケンシャルにリフレッシュする
。第５のパルスは、接続されないままにされる。ＲＡＳ
−７信号がメモリカードに送信された後、このメモリカ
ード上の全てのメモリバンクはリフレッシュされており
、かつメモリリフレッシュモジュール３４ａ、３４ｂは
、ＲＥＦ信号が低レベルに移行することによってリフレ
ッシュ回路４２、４４及び待機回路４６、４８をリセッ
トし、次いで高レべルに移行して次のリフレッシュサイ
クルを指示するまで、いかなる追加のリフレッシュ信号
パルスをも発生しない。 【００４１】図４を参照すると、メモリリフレッシュシ
ーケンス制御器４０が、詳細に示されている。メモリリ
フレッシュシーケンス制御器４０は、この図に示されて
いるように、相互接続された従来設計の一連の論理ゲー
トを含む。Ａ８−１６〜入力信号及びＦＩＲＳＴ入力信
号の両方は、ＯＲゲート５０及びＮＯＲゲート５２に各
々入力される。さらに、ＯＲゲート５０の出力はＡＮＤ
ゲート５４の第１入力として供給され、かつＲＡＳ同期
回路３８から出力されるＳＹＮＣ信号はＡＮＤゲート５
４の第２入力として供給される。他方、ＮＯＲゲート５
２の出力はＡＮＤゲートの５６の第１入力として供給さ
れ、かつ第１待機回路４６から出力されるＦＷＢＵ信号
はＡＮＤゲート５６の第２入力として供給される。ＡＮ
Ｄゲート５４、５６の出力はＮＯＲゲート５８に入力さ
れ、かつＮＯＲゲート５８の出力は、インバータ６０に
よって反転された後に、ＦＳＨＢＵ信号となり第１リフ
レッシュ回路４２に供給されて、Ａ８−１６〜入力信号
及びＦＩＲＳＴ入力信号の状態に依存して、直ちに又は
４つの待機サイクルの後のいずれかに、メモリバンクを
リフレッシュする４つのＲＡＳ信号パルスの発生を開始
させる。ＲＡＳ信号パルスが第１リフレッシュ回路４２
によって発生された後に、第１リフレッシュ回路４２は
ＡＮＤゲート６２の第１入力としてＯＵＴ−５信号を供
給し、かつＡ８−１６〜入力信号はＡＮＤゲート６２に
第２入力として供給される。Ａ８−１６〜入力信号は、
インバータ６４によって反転された後に、ＡＮＤゲート
６６の第１入力として供給され、かつ第２待機回路４８
から出力されるＳＷＢＵ信号はＡＮＤゲート６６に第２
入力として供給される。ＡＮＤゲート６２の出力及びＡ
ＮＤゲート６６の出力は、ＮＯＲゲート６８に入力され
、かつＮＯＲゲート６８の出力は、インバータ７０によ
って反転された後に、ＳＳＨＢＵ信号として第２リフレ
ッシュ回路４４に入力される。ここで、ＯＵＴ−５信号
がＡＮＤゲート６２に供給された後に、ＳＳＨＢＵ信号
は、第２リフレッシュ回路４４に送信され、これによっ
て、Ａ８−１６〜入力信号の状態に依存して、第１リフ
レッシュ回路４２によるＲＡＳ信号の発生が完了したこ
とを指示するＯＵＴ−５信号の受信の際か、又は第２メ
モリリフレッシュモジュールがＲＡＳ信号パルスを発生
している間の４つの待機サイクルが完了したことを指示
するＳＷＢＵ信号の受信の際かのいずれかにおいて、追
加のメモリバンクをリフレッシュする４つのＲＡＳ信号
パルスの第２組の発生を開始させる。 【００４２】図５ａを参照すると、第１リフレッシュ回
路４２が詳細に示されている。第１リフレッシュ回路４
２は、共に直列に結合された一連のＤ形フリッブフロッ
プ５０、５２、５４、５６、５８、６０、６２、及び６
４を含む４段シフトレジタである。クロック信号は、各
フリップフロップ５０〜６４のクロック入力端子（以下
、Ｅ端子又はＥＮ端子）に結合され、及びリフレッシュ
信号は各フリップフロップ５０〜６４のリセット入力端
子（以下、Ｒ端子）に結合される。メモリリフレッシュ
シーケンス制御器４０から出力されるＦＳＨＢＵ信号は
、フリップフロップ５０のＤ入力端子に結合される。 第１リフレッシュ回路４２がメモリカードへのリフレッ
シュ信号の発生を開始すると、ＦＳＨＢＵ信号は高レベ
ルへ移行し、これによって、フリップフロップ５０のＱ
出力を高レベルへ駆動する。各フリップフロップ５０〜
６２のＱ出力は各々の逐次後続のフリップフロップ５２
〜６４のＤ入力端子に結合されているので、フリップフ
ロップ５０からの高レベルＱ出力は、フリップフロップ
５２〜６４のＱ出力にシーケンスに従ってシフトされる
。逐次発生されたＲＡＳ信号を関連するメモリカードに
供給するために、ＲＡＳ−０信号がフリップフロップ５
０のＱ出力によって供給され、ＲＡＳ−１信号がフリッ
プフロップ５４のＱ出力によって供給され、ＲＡＳ−２
信号がフリップフロップ５８のＱ出力によって供給され
、及びＲＡＳ・３信号がフリップフロップ６２のＱ出力
によって供給される。最終的に、フリップフロップ６４
のＱ出力は、メモリリフレッシュシーケンス制御器４０
に結合されて、第１リフレッシュ回路４２が適当なＲＡ
Ｓ信号パルスを発生していることを指示する。 【００４３】図５ｂを参照すると、第２リフレッシュ回
路４４が詳細に示されている。第２リフレッシュ回路４
４は、共に直列に結合された一連のＤ形フリップフロッ
プ６６、６８、７０、７２、７４、７６、７８、及び８
０を含む４段シフトレジスタである。クロック信号は、
各フリップフロップ６６〜８０のＥ端子又はＥＮ端子に
結合され、及びリフレッシュ信号は各フリップフロップ
６６〜８０のＲ端子に結合される。メモリリフレッシュ
シーケンス制御器４０から出力されるＳＳＨＢＵ信号は
、フリップフロップ６６のＤ入力端子に結合される。 第２リフレッシュ回路４４がメモリカードへのリフレッ
シュ信号の発生を開始すると、ＳＳＨＢＵ信号は高レベ
ルへ移行し、これによって、フリップフロップ６６のＱ
出力を高レベルへ駆動する。各フリップフロップ６６〜
７８のＱ出力は各々の逐次接続のフリップフロップ６８
〜８０のＤ入力端子に結合されているので、フリップフ
ロップ６６からの高レベルＱ出力は、フリップフロップ
６８〜８０のＱ出力にシーケンスに従ってシフトされる
。逐次発生されたＲＡＳ信号を関連するメモリカードに
供給するために、ＲＡＳ−４信号がフリップフロップ６
６のＱ出力によって供給され、ＲＡＳ−５信号がフリッ
プフロップ７０のＱ出力によって供給され、ＲＡＳ−６
信号がフリップフロップ７４のＱ出力によって供給され
、及びＲＡＳ−７信号がフリップフロップ７８のＱ出力
によって供給される。フリップフロップ８０の出力は、
接続されない。 【００４４】図６ａを参照すると、第１待機回路４６が
詳細に示されている。第１待機回路４６は、共に直列に
結合された一連のＤ形フリップフロップ８２、８２、８
６、８８、９０、９２、９４、及び９６を含む４段シフ
トレジスタである。クロック信号は、各フリップフロッ
プ８２〜９６のＥ端子又はＥＮ端子に結合され、及びリ
フレッシュ信号は各フリップフロップ８２〜９６のＲ端
子に結合される。ＲＡＳ同期回路３８から出力されるＳ
ＹＮＣ信号は、フリップフロップ８２のＤ入力端子に結
合される。ＳＹＮＣ信号がＲＡＳ同期回路３８によって
発生されると、第１待機回路４６は第１待機サイクルを
開始する。４つのシーケンシャルＲＡＳ信号パルスを発
生するのに要求される時間期間に等しい所要時間の第１
待機サイクルを供給するために、第１待機回路４６は、
ＦＷＢＵ信号としてメモリリフレッシュシーケンス制御
器４０に結合されているフリップフロップ９６のＱ出力
が第１待機回路４６からの出力であることのみを除き、
第１リフレッシュ回路４２及び第２リフレッシュ回路４
４に、それぞれ、含まれる４段シフトレジスタと同等に
構成されている。先に説明したように、第１リフレッシ
ュ回路４２がメモリカードへのＲＡＳ信号パルスの発生
を開始する前に第１待機回路４６のＱ出力から出力され
るＦＷＢＵ信号が高レベルに移行しなければならないか
否かは、メモリリフレッシュシーケンス回路４０に入力
するＡ８−１６〜入力信号及びＦＩＲＳＴ入力信号の状
態に依存する。 【００４５】図６ｂを参照すると、第２待機回路４８が
詳細に示されている。第１待機回路４８は、共に直列に
結合された一連のＤ形フリップフロップ９８、１００、
１０２、１０４、１０６、１０８、１１０、及び１１２
を含む４段シフトレジスタである。クロック信号は、各
フリップフロップ９８〜１１２のＥ端子又はＥＮ端子に
結合され、及びリフレッシュ信号は各フリップフロップ
９８〜１１２のＲ端子に結合される。第１リフレッシュ
回路４２から出力されるＯＵＴ−５信号は、フリップフ
ロップ９８のＤ入力端子に結合される。最初の４つのメ
モリバンクが第１リフレッシュ回路４２によってリフレ
ッシュされたことを指示するＯＵＴ−５信号が高レベル
へ移行すると、第２待機回路４８は第２待機サイクルを
開始する。４つのシーケンシャルＲＡＳ信号パルスを発
生するのに要求される時間期間に等しい所要時間の第２
待機サイクルを供給するために、第２待機回路４８は、
ＳＷＢＵ信号としてメモリリフレッシュシーケンス制御
器４０に結合されているフリップフロップ１１２のＱ出
力が第２待機回路４８からの出力であることのみを除き
、第１リフレッシュ回路４２及び第２リフレッシュ回路
４４に、それぞれ、含まれる４段ソフトレジスタと同等
に構成されている。先に説明したように、第２リフレッ
シュ回路４４がメモリカードへのＲＡＳ信号パルスの発
生を開始する前に第１待機回路４６のＱ出力からのＳＷ
ＢＵ信号が高レベルへ移行しなければならないか否かは
、メモリリフレッシュシーケンス回路４０に入力するＡ
８−１６〜入力信号の初期状態に依存する。 【００４６】次に図７を参照すると、ＲＡＳ同期回路３
８が詳細に示されている。ＲＡＳ同期回路３８は、１対
のＤ形フリップフロップ１１４及び１１６を含み、ただ
し、フリップフロップ１１４のＱ出力をフリップフロッ
プ１１６のＤ入力端子に結合している。クロック信号は
フリップフロップ１１４のＥ端子及びフリップフロップ
１１６のＥＮ端子に結合される。リフレッシュ信号は、
フリップフロップ１１４、１１６のＲ端子に結合される
。ＲＡＳ信号は、フリップフロップ１１４のＤ入力端子
に結合され、クロック信号に同期させられたＲＡＳ信号
であるＳＹＮＣ信号はフリップフロップ１１６のＱ出力
端子から出力される。 【００４７】しかしながら、上述された実施例の他に多
数の修正及び多様な変形が、本発明の構想から実質的に
逸脱することなく、ここに説明された技術を通して作製
可能であることは、当業者にとって認められるであろう
。したがって、ここに説明された本発明の形態は、例示
的なものに過ぎず本発明の範囲を限定する意図ではない
ことを、明確に理解するべきである。 【００４８】 【発明の効果】本発明についての上の説明から判るよう
に、拡張可能なＤＲＡＭを逐次リフレッシュするシステ
ムが提供され、このシステムはメモリユニットの寸法（
又は）構成にかかわらず、最適効率を発揮させるように
容易に適合する。このシステムは、１つのリフレッシュ
シーケンス制御器によるリフレッシュ信号の発生がいか
なる他のリフレッシュシーケンス制御器の動作によって
も影響を受けないように、複数の独立のリフレッシュシ
ーケンス制御器を含むことができる。各独立のリフレッ
シュシーケンス制御器によって発生されたリフレッシュ
シーケンスは、メモリユニット内に含まれるメモリカー
ドの数及びこれらのメモリカードのうちのどれが特定の
リフレッシュシーケンスによって取り扱いを受けている
かに基づいて容易に変更される。
ステムに関し、特にこのようなメモリ内のダイナミック
ランダム アクセス メモリ（以下、ＤＲＡＭと呼
ぶ）のメモリ素子のリフレッシュに関する。 【０００２】 【従来の技術】コンピュータ用データ処理システムは、
情報を格納するためにメモリを使用する。特に、コンピ
ュータのデータプロセッサは、メモリユニット内の特定
の場所に、２進数を表示する特定数のビットからなる個
別単位の情報を格納する。データビットが格納されてい
るメモリ内の場所は、アドレスによって指定される。各
アドレスは特定数のビットを含み、アドレス情報に利用
可能なビットの全数によって、そのコンピュータ内でア
ドレスを指定できる記憶場所の全数が規定される。アド
レス指定が可能な記憶場所の全数によっても、そのデー
タプロセッサによって格納されかつアクセスされること
のできる情報量が制限される。メモリユニット内のこの
制限によって、データ処理機能を遂行する上でそのデー
タプロセッサの能力が制限される。 【０００３】コンピュータメモリユニットは、それらの
アクセス特性に基づき、２つの型式の記憶構成のいずれ
かに分類される。１つの型式のメモリユニットは、読出
し専用メモリ（以下、ＲＯＭ）型メモリである。一般に
、ＲＯＭは、選択された場所にメモリが永久記憶するこ
とを特徴とする。他方、アンダムアクセスメモリ（以下
、ＲＡＭ）は、一般に、いかなる場所及びいかなる所望
のシーケンスにおいてもこのメモリへ情報を書込み及び
これらの情報を読出動作の両方の能力をそなえているこ
とを特徴としている。 【０００４】典型的なＲＡＭは、複数のメモリセル、ア
ドレスデコーダ、読出書込制御回路、及びメモリ出力レ
ジスタを含む。様々なＲＡＭ設計を多数の種類に分類す
るのに利用されるＲＡＭの基本的素子の構造及びこれら
の素子間の接続は、極めて多様であるけれども、ＲＡＭ
は、そのメモリユニット内に使用されるメモリセルの構
造に基づいて２つの明確な型式に分類され、これら２つ
の型式は“スタティック”ＲＡＭ（以下、ＳＲＡＭ）と
“ダイナミック”ＲＡＭ（以下、ＤＲＡＭ）である。Ｓ
ＲＡＭにおいては、各メモリセルは４から６個のトラン
ジスタ又はその他の半導体デバイスを有するフリップフ
ロップ回路を含み、したがって、各メモリセルは２安定
状態を有する。電力がこれらのメモリセルに供給される
限り、これらのセルに記憶される情報は保持される。 【０００５】これに対して、ＤＲＡＭの各メモリセルは
、絶縁体によって分離された２つの導電層を含む極微細
な“記憶”キャパシタを含む。ＤＲＡＭのこのメモリセ
ルは、その極微細キャパシタ内の電荷の有無としてこの
キャパシタ内に単一ビット情報を記憶する。充電された
キャパシタは、一般に論理の“１”を表わし、放電した
キャパシタは、一般に、論理の“０”を表わす。通常、
１つのトランジスタを用いてこの記憶キャパシタの充電
を制御する。 【０００６】メモリセルの記憶キャパシタ内に蓄積され
た電荷は次第に漏れるから、この電荷が完全に漏れ出る
前に、その記憶された情報はこのセルに周期的に再書き
込みする必要がある。このメモリセル内に先に記憶され
た情報のこの周期的再書込みは、メモリを“リフレッシ
ュ”すると呼ばれる。１つのメモリセルをリフレッシュ
しなければならない頻度は、その制御トランジスタ内の
漏れ速度に依存して変わる。典型的なＤＲＡＭにおいて
は、各メモリセルを、各２，４ないし８ミリ秒ごとにリ
フレッシュしなければならない。 【０００７】リフレッシュ動作はこの手順を適切に調整
する追加回路を要するにもかかわらず、ＤＲＡＭは、Ｓ
ＲＡＭに勝るそのいくつかの利点のゆえに広く使用され
ている。例えば、ＳＲＡＭが４から６個のトランジスタ
を必要とするのに対して、ＤＲＡＭは１つの制御トラン
ジスタですむために、ＤＲＡＭはシリコン基板上に占め
る面積がＳＲＡＭのそれよりも遙かに小さく、遙かに安
価に製造される。さらにまた、ＤＲＡＭの消費電力は、
ＳＲＡＭのそれよりも少ない。したがって、ＤＲＡＭは
、空間と電力消費が重大視されるほとんどのマイクロコ
ンピュータシステムにおいて特に魅力がある。 【０００８】ＤＲＡＭを含むメモリユニットにおいては
、メモリアクセス（すなわち、メモリセルの書込み又は
読出し）及びリフレッシュ動作は、それぞれ、行アドレ
スストローブ（以下、ＲＡＳ）信号と呼ばれ、及び列ア
ドレスストローブ（以下、ＣＡＳ）信号と呼ばれる一対
の信号の組み合わせによって制御される。メモリアクセ
ス動作中、ＲＡＳ信号及びＣＡＳ信号は、アクセスしよ
うとする特定のメモリセルを選択するのに使用される。 或るＤＲＡＭは、また、リフレッシュサイクルを遂行す
るためにＲＡＳ信号とＣＡＳ信号の両方の操作を必要と
する。 【０００９】ＤＲＡＭを有するメモリユニットをリフレ
ッシュするためにＲＡＳ信号とＣＡＳ信号の両方を必要
とするリフレッシュ動作中、情報はなんらかの数のメモ
リセルから読出され、次いでこれらのメモリセルに再書
込みされ、これらのセル内においてこの情報はリフレッ
シュサイクル間の最長期限に亘って維持される。典型的
に、このような従来のリフレッシュ動作に対応する回路
は、いくつかのメモリセルの属する１行全体が同時にリ
フレッシュされる方式の各メモリセルアクセスの後に１
つのリフレッシュサイクルが起こるように構成されてい
る。この結果、特定の行内のいずれかのメモリセルをア
クセスすることによってその行全体がリフレッシュされ
る。ＤＲＡＭを含む他のメモリユニットは、リフレッシ
ュ動作を遂行するためにＲＡＳ信号のみを必要とする。 これらのデバイスにおいては、行アドレスがこのＤＲＡ
Ｍに対して表示されると、そのＲＡＳ信号は活性（ａｃ
ｔｉｖｅ）レベルに移行し、これによって同じ行アドレ
スを有する全ての場所をリフレッシュする。したがって
、この型式のＤＲＡＭメモリユニットのリフレッシュを
完了するためには、最長期限内で行アドレスの全てを通
して逐次サイクル動作する必要がある。 【００１０】コンピュータシステムが大量のメモリを備
えている場合には、ＤＲＡＭを一定にリフレッシュする
必要性は多くの問題を生じる。例えば、多くのメモリユ
ニットは、現在では、１，０２４Ｋ行アドレスを有する
４メガビットのＤＲＡＭを含む。本願の主題であるコン
ピュータシステムは、最高８個の両面式、シングルイン
ラインメモリモジュール（以下、ＳＩＭＭ）を含むメモ
リユニットを採用し、この場合、ＳＩＭＭの各面は４メ
ガビットのＤＲＡＭの１，０２４Ｋアドレス場所におい
て１つの６４ビットデータ語のうちの３２ビットを記憶
する。なお、大量のメモリを含むメモリユニットのさら
に他の構成も考えられる。本発明を織込んだコンピュー
タシステム内に配設される大規模メモリユニットのゆえ
に、そのＤＲＡＭのＳＩＭＭの全てを同時にリフレッシ
ュするいかなる企図も、このメモリユニット内の各メモ
リバンクの各行にＲＡＳ信号を同時に供給するためには
、かなりの量の電力を必要とするであろう。複数のメモ
リバンクが存在するから、同時に全てのメモリバンクを
リフレッシュするためのリフレッシュ電力の要件のため
に大量の電力サージを発生し、その結果、おそらく電磁
干渉の問題を生じるばかりでなく過剰な電源稼働量を要
することになる。 【００１１】このような理由から、ＤＲＡＭを利用する
大規模メモリシステムは、そのメモリシステム内の異な
るメモリバンクにリフレッシュ信号をスタガ送信する、
すなわち、逐次ずらして送信する関連回路を通例含んで
いる。このような構成においては、スタガリフレッシュ
回路は、全てのメモリバンクへの行アドレスを発生し、
かつＲＡＳ信号パルスを発生し、これでＤＲＡＭに命令
してこの行アドレスを、さらに、これらバンクの各々に
ラッチさせる。 【００１２】ＤＲＡＭに対する種々のスタガメモリリフ
レッシュシステムは周知である。例えば、ボウム（Ｂａ
ｕｍ）他に発行された米国特許第４，６０１，０１８号
は、一連のメモリバンクが異なる時間にリフレッシュさ
れるリフレッシュシステムを開示している。この米国特
許第４，６０１，０１８号においては、そのメモリリフ
レッシュタイミング回路が表示回路に接続されることに
よって、この表示回路の出力が、いつメモリリフレッシ
ュが要求されるか、またどのメモリバンクがリフレッシ
ュされるべきかを決定する。このメモリリフレッシュタ
イミング回路への入力は、選択されたメモリバンクをリ
フレッシュする適当な時間間隔を決定する。上掲の米国
特許第４，６０１，０１８号は、タイミング要件変更は
行うが、しかしメモリ構成に基づいてリフレッシュタイ
ミングのシーケンスすなわち順序を変更するための回路
は全く備えていない。 【００１３】 【発明が解決しようとする課題】このような先行技術の
システムは、メモリユニットごとのメモリリフレッシュ
シーケンスの効率を最大化するに充分な融通性を備えて
いない。コンピュータシステムの特定の構成に依存して
、１つのメモリユニット内に含まれるなんらかの数のメ
モリスロットは各々、その内に１つのメモリバンクを設
置できる。例えば、１つのシステムが８つのスロットを
有する１つのメモリユニットを含み、これらのスロット
は各々その内に１つのメモリバンクを設置するさとがで
きるが、もしこれらのスロットのうちの４つだけが実際
にメモリバンクを設置されるのであるならば、各スロッ
トにメモリリフレッシュ信号を逐次発行するリフレッシ
ュサイクルは不充分であろう。メモリバンクが設置され
ているスロットにのみにメモリリフレッシュシーケンス
がリフレッシュ信号を発行することが好ましいであろう
。このような能力が、リフレッシュシーケンスの効率を
向上するのみならず、これがまた、このメモリユニット
へのアクセスも向上するであろう。 【００１４】さらに、多くのメモリリフレッシュシステ
ムでは、リフレッシュ動作中にメモリにデータを書込み
又はこれから読取ることは許されない。先行技術のシス
テムにおけるこのような制限の結果、不必要に長いリフ
レッシュシーケンスが、そのプロセッサがメモリユニッ
トにアクセスすることのできる帯域幅を厳しく制限して
いる。したがって、このメモリユニットの主目的、すな
わち、高速記憶及び大量のデータ検索能力が低下する。 【００１５】コンピュータのメモリユニットの性能を向
上する、さもなければこのコンピュータシステムの初期
構成をその後に修正する場合に、融通性のあるメモリリ
フレッシュシーケンスは、なおまた、有利であろう。例
えば、単一メモリカードを含むメモリユニットは、１枚
のメモリカード上に典型的に配設される８つの利用可能
スロットのうちの４つのみの内に初期的にメモリバンク
を設置される。このコンピュータシステムにおける増大
するメモリ要件は、後になって追加のメモリバンクを設
置することを要求することがある。もしメモリリフレッ
シュシーケンスが、初期メモリ構成に基づき設計される
ならば、メモリの性能向上のよう変更は、リフレッシュ
信号を最適効率で動作させるためにこれらの信号を再順
序化（リシーケンス）することを要するであろう。その
リフレッシュシーケンスを変更するのに要する時間を短
縮するために、いかなる特定のメモリユニット構成に対
してもリフレッシュシーケンスすなわちリフレッシュ順
序の効率が最大化されるように、このリフレッシュシー
ケンスを変更することのできる容易性を最大にするリフ
レッシュシーケンス制御器を設けることが望ましい。 【００１６】最後に付言すると、先行技術のメモリユニ
ットが複数のリフレッシーケンス制御器を必要とする充
分なメモリ容量のものであった場合に、これらのリフレ
ッシュシーケンス制御器は、典型的には、直接的に共に
結合されていた。その結果、先行技術における追加メモ
リカードの設置又はメモリ規模の他の増大は、しばしば
、追加のリフレッシュシーケンス制御器を必要とし、ま
たシーケンス制御器間を相互接続するための現存シーケ
ンス制御器への不可欠な拡張変更を必要とするであろう
。しかしながら、もし独立のリフレッシュシーケンス制
御器が配設されていたとしたならば、１つの追加リフレ
ッシュシーケンス制御器の設置のみを要することのみに
よって、コンピュータシステムをそのメモリユニットの
拡張に適応するために遙かに容易に変更することができ
るであろう。 【００１７】 【問題を解決するための手段】１つの態様において、本
発明のシステムはディジタルコンピュータであり、この
コンピュータは少なくとも１つのメモリユニットを有す
るコンピュータシステムを含み、このメモリユニットの
含む１枚のメモリカードの備える複数のスロットの各々
はその内に１つのＤＲＡＭメモリバンクを設置される能
力を有し、またこのコンピュータはこのメモリバンクの
リフレッシュを制御するメモリリフレッシュシステムを
含む。このメモリリフレッシュシステムは、そのメモリ
ユニット内に含まれる各メモリカードごとに独立のメモ
リリフレッシュシーケンス制御器、及びリフレッシュ信
号の発生によってこれらのメモリバンクを逐次リフレッ
シュする手段を含む。各メモリリフレッシュシーケンス
制御器は、そのメモリユニットに対するリフレッシュシ
ーケンスが効率的に動作するように、対応するメモリカ
ード上に設置されたメモリバンクがリフレッシュされる
順序を選択的に制御する。 【００１８】本発明の他の態様においては、各メモリリ
フレッシュシーケンス制御器は、対応するメモリカード
上に設置されたメモリバンクにリフレッシュ信号を発信
する少なくとも１つの多段シフトレジスタ、及びこのメ
モリリフレッシュシステム内に含まれる他のメモリリフ
レッシュ回路によってリフレッシュ信号が発生されつつ
ある間待機サイクルを発生する少なくとも１つの多段シ
フトレジスタを制御する。各メモリリフレッシュシーケ
ンス制御器は一連の入力を有し、これらの入力はこれら
の各独立のメモリリフレッシュシーケンス制御器のリフ
レッシュシーケンスが、設置されたメモリユニットの構
成に依存して変化するように、特定のコンピュータシス
テム内に設置されたそのメモリユニットの構成に依存し
て変化する。 【００１９】本発明のさらに他の態様において、本発明
は、メモリカードの内に設置された一連のＤＲＡＭメモ
リバンクを有する少なくとも１枚のこのようなメモリカ
ードを含むメモリユニットのリフレッシュ動作を制御す
るシステムを含むディジタルコンピュータに関する。こ
のシステムは、これらのＤＲＡＭメモリバンクを逐次リ
フレッシュする手段、及びこれらのＤＲＡＭメモリバン
クがリフレッシュされる順序を選択的に制御する手段を
含む。この選択的に制御する手段は、これらのメモリバ
ンクがリフレッシュされる順序を、これらのメモリバン
クの数に基づいて調整する。 【００２０】 【実施例】図１を参照すると、ディジタルコンピュータ
システムのデータプロセッサ６とメモリユニット８との
間の相互接続が示されている。ディジタルコンピュータ
システムに使用されるデータプロセッサは、いかなる数
の相互接続された要素を含むこともできる。例えば、本
発明の主題であるメモリリフレッシュモジュールを組み
込んでいるコンピュータシステムは、米国、カルフォル
ニヤ州、サンタクララ市のインテル社（Ｉｎｔｅｌ
Ｃｏｒｐｏｒａｔｉｏｎ）によって製造されたモデル８
０３８６のようなマイクロプロセッサ１０、同じくイン
テル社によって製造されたモデル８０３８７コプロセッ
サのような第１コプロセッサ（Ｃｏｂｒｏｃｅｓｓｏｒ
）１２、及びワイテク社（Ｗｉｅｔｅｋ Ｃｏｍｐａ
ｎｙ）によって製造されたモデル３１６７コプロセッサ
のような第２コプロセッサ１４を含むものと考えられる
。 マイクロプロセッサ１０、第１コプロセッサ１２、及び
第２コプロセッサ１４は、従来設計のアドレス、データ
及び制御バス１６を経由して相互に接続されている。 【００２１】データプロセッサ６とメモリユニット８と
の間のデータの流れは、下にさらに詳細に説明されるが
、データ流及び誤り訂正コード制御器（以下、データ／
ＥＣＣ制御器）１８によって制御される。データプロセ
ッサ６からメモリユニット８への制御信号及びアドレス
信号は、メモリ及びバス制御器（以下、メモリ／バス制
御器）２０によって制御される。データ流／ＥＣＣ制御
器１８及びメモリ／バス制御器２０は、メモリ接続器２
２を経由してメモリユニット８との間にメモリデータ信
号、メモリアドレス信号、及びメモリ制御信号を送、受
信する。 【００２２】メモリ接続器２２から、データは一連のイ
ンタリーブ制御器２４ａ〜２４ｄを経由してメモリユニ
ット８に書込まれ又はこれから読み取られる。簡単に云
うと、メモリユニット８は、ＤＲＡＭメモリ要素を含む
メモリバンク２６ａ〜２６ｈが設置されるための一連の
スロットを有する少なくとも１枚のメモリカードを含む
。データは６４ビットブロック内に記憶されるが、しか
し、プロセッサ、及び誤り訂正コード回路（以下、ＥＣ
Ｃ回路）は３２ビット倍長語のみ扱うゆえに、インタリ
ーブ動作が３２ビットの各対のエントリ及び検索を扱う
ために使用され、この３２ビットの各対は各３２ビット
倍長語の、一方は奇数、他方は偶数の、２つのインタリ
ーブバンクの形の６４ビットブロック（誤り訂正コード
（以下、ＥＣＣ）と共に、各語はまた７シドロームビッ
トを含むから、実際には、各３２ビットデータ語は３９
ビットを含み、したがって、全体で７８ビットのブロッ
クが形成される）を含む。各インタリーブ制御器２４ａ
〜２４ｄは、メモリ接続器２２とメモリバンク２６ａ〜
２６ｈとの間に（パリティー又はＥＣＣシンドロームビ
ットを除き）８ビットのデータを多重化する。換言する
と、読取り命令に対して、各インタリーブ制御器２４ａ
〜２４ｄは、１つの偶数メモリバンクから８つの偶数デ
ータビットを、及び１つの奇数メモリバンクから８つの
奇数ビットをアクセスする。 【００２３】なおまた、メモリ接続器２２とメモリバン
ク２６ａ〜２６ｈとの間に反転アドレスバッファ２８及
び非反転アドレスバッファ３０が挿入されて電気雑音を
最小化する。ＲＡＳ、ＣＡＳ及びリフレッシュ制御器３
２（メモリリフレッシュモジュール３４ａ及び３４ｂを
含む）は、メモリ接続器２２からエンコードされた制御
信号を受信し、さらに、デコードされた制御信号、すな
わち、先に論じたＲＡＳ信号及びＣＡＳ信号はデータ場
所をアクセスするのに必要とされるので、これらの信号
をメモリバンク２６ａ〜２６ｈに送信する。さらに、Ｒ
ＡＳ、ＣＡＳ及びリフレッシュ制御器３２は、また、後
でさらに詳細に説明されるように、メモリバンク２６ａ
〜２６ｈへのリフレッシュ信号を発生する。 【００２４】図２を参照すると、メモリリフレッシュモ
ジュール３４ａ、３４とメモリユニット８との間の相互
接続が、詳細に示されており、この相互接続はメモリユ
ニット８のダイナミック要素のリフレッシュを行う。図
２に示される実施例においては、メモリユニット８は、
それぞれ、一対のメモリカード８ａ及び８ｂを含む。各
メモリカード８ａ、８ｂは、一連の８つのスロットを有
し、これらのスロットの各々内に１つのメモリバンクが
設置される。したがって、メモリユニット８は、メモリ
カード８ａ、８の間に平等に分割されたメモリバンク０
〜１５としてこの図中に識別される一連の１６のメモリ
バンクを含む。好適には、各メモリバンク０〜１５は、
両面式ＳＩＭＭの片面を含む。しかしながら、本発明の
代替実施例においては、メモリユニット８は、１枚、２
枚又はさらに多くの枚数のメモリカードを含むことがあ
ること、及び前記メモリカード上に設置されたメモリバ
ンク２６ａ〜２６ｈは片面式ＳＩＭＭ、両面式ＳＩＭＭ
又はこれらの組み合わせを含んでもよいことが、考えら
れる。メモリリフレッシュシーケンスの効率を損なわず
に、多数のメモリカードの多様な組合わせ、並びに（若
しくは）片面式及び（又は）両面式ＳＩＭＭの組合わせ
がメモリユニット８内に設置されるように、ＲＡＳ、Ｃ
ＡＳ及びメモリ制御器３２の部分として含まれるメモリ
リフレッシュモジュール３４ａ及び３４ｂによって発生
されるメモリリフレッシュシーケンスが容易に変調され
ることが、また考えられる。最後に付言すると、図１は
単一メモリカードを有するメモリユニットをリフレッシ
ュする単一メモリリフレッシュ手段を含む単一ＲＡＳ、
ＣＡＳ及びリフレッシュ制御器３２を示しているけれど
も、第２メモリリフレッシュ手段を含む第２ＲＡＳ、Ｃ
ＡＳ及びリフレッシュ制御器の設置によって一対のメモ
リカードを有するメモリユニットをリフレッシュするこ
ともできる。 【００２５】単一メモリリフレッシュ手段の各メモリリ
フレッシュモジュール３４ａ、３４ｂは、次のように識
別される５つの入力を有する。これらは、すなわち、Ｒ
ＡＳ、ＣＬＯＣＫ、ＲＥＦ、Ａ８−１６〜、及びＦＩＲ
ＳＴ入力であり、このモジュールと関連する各一連のメ
モリバンクに対して一連のリフレッシュＲＡＳ−０〜７
信号を発生する。これらのＲＡＳ信号は、メモリ／バス
制御器２０によって従来手段を使用して発生され、かつ
メモリ接続器２２及びＲＡＳ入力を経由して対応するメ
モリリフレッシュモジュール３４ａ又は３４ｂに送信さ
れる。ＲＡＳ入力信号は、リフレッシュシーケンスの開
始に発生されかつＤＲＡＭをリフレッシュするために充
分な時間に渡り高レベルに維持される。したがって、Ｒ
ＡＳ入力信号パルスは、そのメモリバンク内に設置され
るＤＲＡＭの物理的特性に依存して変動する。各メモリ
リフレッシュモジュール３４ａ、３４ｂは、また、クロ
ック回路３６によって発生されるクロック（ＣＬＯＣＫ
）信号を受信する。クロック回路３６は、下にさらに詳
細に説明されるように、シフトレジスタをシフトさせる
に充分な時間期間によって分離された一連のパルスを発
生する。リフレッシュ（すなわち、ＲＥＦ）信号は、ま
た、メモリ／バス制御器２０によって従来手段を使用し
て発生され、かつメモリ接続器２２及びＲＥＦ入力を経
由して対応するメモリリフレッシュモジュール３４ａ、
又は３４ｂに送信される。リフレッシュ信号は、メモリ
リフレッシュモジュール３４ａ、３４ｂのリセットを外
し、これによってリフレッシュシーケンスを開始させる
。したがって、リフレッシュ信号の周期は、メモリカー
ド８ａ、８ｂ内に設置されたＤＲＡＭメモリバンクが時
間期間の後にリフレッシュを必要とするその時間期間と
同じに選択される。例えば、メモリバンク８ａ、８ｂ内
に設置されることを考えられる典型的なＤＲＡＭは、各
リフレッシュ期間ごとに２５６から１，０２４回のリフ
レッシュを必要とすると考えられる。 【００２６】各メモリリフレッシュモジュール３４ａ、
３４の残る２つの入力は、Ａ８−１６〜入力及びＦＩＲ
ＳＴ入力であり、後者のＦＩＲＳＴ−Ａ信号及びＦＩＲ
ＳＴ−Ｂ信号は選択的に高又は低電圧に結合される。こ
れらの入力信号は、設置されたメモリユニット８の構成
に依存して変動する。Ａ８−１６〜入力の状態及びこれ
に対応するＦＩＲＳＴ入力のＦＩＲＳＴ−Ａ信号又はＦ
ＩＲＳＴ−Ｂ信号の状態に依存して、メモリリフレッシ
ュモジュール３４ａ、３４ｂに関連するメモリバンクを
リフレッシュするシーケンスが変動する。この結果、メ
モリリフレッシュモジュール３４ａ、３４ｂは、メモリ
ユニット８に含まれるメモリカードの数並びに各メモリ
カード８ａ、８ｂの数の特定の構成に基づいて、メモリ
リフレッシュシーケンスを変更する。 【００２７】メモリリフレッシュモジュール３４ａ、３
４ｂへのＡ８−１６〜入力は、メモリユニット８が１枚
又は２枚のメモリカードを含むかどうかを指示する。Ａ
８−１６〜入力上の論理の“１”はメモリユニット８が
単一メモリカード８ａ又は８ｂを含むことを指示し、及
びＡ８−１６〜入力上の論理の“０”はメモリユニット
８がメモリカード８ａ及びメモリカード８ｂの両方を含
むことを指示する。分離ＦＩＲＳＴ入力のＦＩＲＳＴ−
Ａ信号及びＦＩＲＳＴ−Ｂ信号は、メモリリフレッシュ
モジュール３４ａ、３４ｂに、それぞれ、供給されて、
それぞれのメモリリフレッシュモジュール３４ａ、３４
ｂに、そのリフレッシュ制御器がメモリカード８ａに対
応する“下側”メモリバンク（この図ではメモリバンク
０〜７で指定されている）のリフレッシュを制御してい
るか、又はメモリカード８ｂに対応する“上側”メモリ
バンク（この図ではメモリバンク８〜１５で指定されて
いる）のリフレッシュを制御しているか、どうかを指示
する。 【００２８】各メモリリフレッシュモジュール３４ａ、
３４ｂは、出力ＲＡＳ−０〜７信号として指定された一
連の８つの出力を有し、これらの出力はそれぞれのメモ
リリフレッシュモジュール３４ａ、３４ｂに結合された
メモリバンクの逐次リフレッシュを制御する。ＲＡＳ信
号が発生される順序及びメモリバンク０〜１５がリフレ
ッシュされる順序は、Ａ８−１６〜入力、及びＦＩＲＳ
Ｔ−Ａ信号及びＦＩＲＳＴ−Ｂ信号に依存する。メモリ
リフレッシュモジュール３４ａ、３４ｂ及び単一１メモ
リカード８ａ又は８ｂが設置される場合、リフレッシュ
パルス発生及びメモリバンクのリフレッシュシーケンス
は、次のように進行する。 【００２９】 Ａ８＿１６〜 ＦＩＲＳＴ−Ａ 又はＦＩＲ
ＳＴ−Ｂ ＲＡＳ信号発生の順序
１ ０
０ １ ２ ３ ４ ５ ６ ７
１ １
０ １ ２ ３ ４ ５ ６ ７
Ａ８＿１６〜 ＦＩＲＳＴ−Ａ 又はＦＩＲＳＴ
−Ｂ バンクリフレッシュの順序
１ ０
０ １ ２ ３ ４ ５ ６ ７
１ １
８ ９ １０ １１
１２ １３ １４ １５ 【００３０】複数のメモリリ
フレッシュモジュール及び複数のメモリカードが設置さ
れる場合、リフレッシュパルス発生及びメモリバンクリ
フレッシュシーケンスは、上掲の場合とは著しく変わる
。すなわち、【００３１】 Ａ８＿１６〜 ＦＩＲＳＴ−Ａ 又はＦＩＲ
ＳＴ−Ｂ ＲＡＳ 信号発生の順序 ０
１
−０１２３ＷＷＷＷ４５６７ＷＷＷＷ ０
−
０ＷＷＷＷ０１２３ＷＷＷＷ４５６７ Ａ８＿
１６〜 ＦＩＲＳＴ−Ａ 又はＦＩＲＳＴ−Ｂ
バンクリフレッシュの順序 ０
１ −０１２３ＷＷＷＷ４
５６７ＷＷＷＷ ０ −
０ＷＷＷＷ８９ １０ １１ ＷＷ
ＷＷ１２ １３ １４ １５ Ｗ＝待機サ
イクル 【００３２】このシーケンスにおいて、全部で１６のメ
モリバンクが逐次リフレッシュされるが、ただし、２つ
のメモリバンクがリフレッシュパルスの開始を同時に受
けることはない。各メモリリフレッシュモジュールの特
有の構成は、Ａ８１６〜入力が高レベル、すなわち、メ
モリユニット８が１枚のみのメモリカードを含む場合、
そのメモリリフレッシュモジュールの８つのＲＡＳ出力
は逐次発生され、これによって、対応するメモリバンク
を逐次リフレッシュするようになっている。Ａ８−１６
〜入力が低レベルへ移行する、すなわち、メモリユニッ
ト８が一対のメモリカードを含む場合、メモリリフレッ
シュモジュール３４ａ、３４ｂのＲＡＳ出力は、著しく
変化する。Ａ８−１６〜入力が低レベルの場合、なんら
の出力も発生されない間の待機サイクルは、そのメモリ
リフレッシュモジュールが下側メモリバンク又は上側メ
モリバンクをリフレッシュしつつあるかどうかに依存し
て、このメモリリフレッシュモジュールのいくつかのＲ
ＡＳ出力間に挿入され、これによってそのメモリリフレ
ッシュモジュールがリフレッシュされるシーケンスを変
化させる。 【００３３】一対のメモリリフレッシュモジュール３４
ａ、３４ｂが一対のメモリカード８ａ、８ｂのような二
重メモリカードシステムのリフレッシュに利用される場
合、メモリリフレッシュモジュール３４ａ、３４ｂは互
いに異なるリフレッシュシーケンスに従うので、メモリ
バンク０〜１５の全ては重なり合わないでリフレッシュ
される。メモリリフレッシュモジュール３４ａ、３４ｂ
のこのような構成の結果として、互いに異なるリフレッ
シュシーケンスが選択され、他方、各特定のシステムを
リフレッシュするに当たり最大効率を維持することがで
きる。各メモリリフレッシュモジュール３４ａ、３４ｂ
は、Ａ８−１６〜入力及びＦＩＲＳＴ信号を利用して、
そのメモリのどの区域に対してメモリリフレッシュ制御
器３２が任務するかを決定する。この結果、識別メモリ
リフレッシュモジュール３４ａ、３４ｂが、上側及び下
側カードによって、これら２枚のカード間になんら相互
接続をすることを要せず利用される。 【００３４】片面式ＳＩＭＭを使用する場合に、これに
伴う不利が全くないようにメモリバンクリフレッシュ順
序及びメモリバンク番号の指定が選択されると云うこと
が、本発明の特有の特長である。メモリリフレッシュモ
ジュール３４ａ、３４ｂへのリフレッシュ信号パルスの
幅を調節することによって、メモリリフレッシュモジュ
ール３４ａ、３４ｂは、実際に設置されたメモリバンク
のみを逐次リフレッシュする。例えば、もしメモリユニ
ット８が、メモリカード８ａのメモリバンク０、１、２
、３及びメモリカード８ｂのメモリバンク８内に設置さ
れたＳＩＭＭを含むならば、リフレッシュ信号パルスの
幅を５つのクロック信号サイクルに短縮することによっ
てこれらのメモリバンクのみをリフレッシュする。第２
の例においては、片面式又は両面式ＳＩＭＭが利用され
るかいずれの場合にも、メモリバンク０、１、２、３及
び８、９、１０、１１が設置される。他方、メモリバン
ク４、５、６、７及び１２、１３、１４、１５は、両面
式ＳＩＭＭが利用される場合のみに設置される。したが
って、両面式ＳＩＭＭが利用される場合、メモリリフレ
ッシュモジュールは、そのＳＩＭＭの第１面の全てのメ
モリバンクをまず逐次リフレッシュし、次いでそのＳＩ
ＭＭの第２面の全てのメモリバンクを逐次リフレッシュ
する。他方、片面式ＳＩＭＭが利用されかつリフレッシ
ュパルス幅が半分だけ短縮される場合、そのメモリリフ
レッシュモジュールは、そのＳＩＭＭの第１面に対応す
るメモリバンクの全ての逐次リフレッシュのみを含むリ
フレッシュシーケンスを発生する。 【００３５】次に図３を参照すると、メモリリフレッシ
ュモジュール３４ａ、３４ｂが詳細に示されている。各
メモリリフレッシュモジュール３４ａ、３４ｂは、次を
含む。すなわち、ＲＡＳ信号とクロック信号パルスを同
期させるＲＡＳ同期回路３８、メモリリフレッシュシー
ケンス制御器４０、リフレッシュ信号ＲＡＳ−０〜３を
これらの信号に結合されるメモリバンクに送信する第１
リフレッシュ回路４２、リフレッシュ信号ＲＡＳ−４〜
７をこれらの信号に結合されるメモリバンクに送信する
第２リフレッシュ回路４４、及びこのメモリリフレッシ
ュモジュールがメモリバンクに対してリフレッシュ信号
を発生しない間一連の待機サイクルを挿入する第１待機
回路４６、第２待機回路４８。下にさらに詳細に説明さ
れるように、待機サイクルは、２つのメモリリフレッシ
ュモジュールがメモリバンクを同時にはリフレッシュし
ないような複数のメモリカードを有する１つのメモリユ
ニットをリフレッシュする複数のメモリリフレッシュモ
ジュールを有するシステムによって発生される。 【００３６】先に述べたように、メモリカード８ａ、８
ｂは、周期的リフレッシュを必要とする。メモリカード
８ａ、８ｂのリフレッシュは、メモリリフレッシュモジ
ュール３４ａ、３４ｂによるリフレッシュ信号の発生の
際に開始する。このリフレッシュ信号は、１つのメモリ
バンク内に設置されたＤＲＡＭをリフレッシュするに要
する時間長にこれらのメモリバンクによって満たされて
いるスロット２６ａ〜２６ｈの全数を乗じた時間長に等
しい時間幅のパルスである。リフレッシュ信号は、全リ
フレッシュシーケンス中、高レベルを維持しかつリフレ
ッシュサイクル間では低レベルに移行する。 【００３７】また、リフレッシュシーケンスの開始にお
いて、メモリバンクをリフレッシュするに要する時間長
に等しい時間幅のパルスであるＲＡＳ信号は、メモリリ
フレッシュモジュール３４によって発生される。ＲＡＳ
信号は、従来設計のクロック回路３６によって発生され
る周期的クロックパルスと共にＲＡＳ同期回路３８に入
力される。ＲＡＳ同期回路３８は、ＲＡＳ信号をクロッ
ク信号に同期させ、かつその結果の同期化ＲＡＳ（以下
、ＳＹＮＣ）信号をメモリリフレッシュシーケンス制御
器４０及び第１待機回路４６に出力する。さらに、第１
待機回路４６は、４つのＲＡＳ信号パルスが経過した時
間長に等しい時間期間の後にメモリリフレッシュシーケ
ンス制御器４０に信号パルス（以下、ＦＷＢＵ信号パル
ス）を出力する。 【００３８】もしＡ８−１６〜入力信号が高レベル、又
はＡ８−１６〜入力信号及びＦＩＲＳＴ入力信号の両方
が低レベルならば、ＦＷＢＵ信号パルスはメモリリフレ
ッシュシーケンス制御器４０にはなんら影響せず、かつ
ＳＹＮＣ信号パルスを受信すると、メモリリフレッシュ
シーケンス制御器４０は信号（以下、ＦＳＨＢＵ信号）
を第１リフレッシュ回路４２へ発生し、後者はこれに応
答してメモリカードへのＲＡＳ信号の発生を開始する。 しかしながら、もしＡ８−１６〜入力信号が低レベルか
つＦＩＲＳＴ入力信号が高レベルならば、メモリリフレ
ッシュシーケンス制御器４０は、第１待機回路４６から
ＦＷＢＵ信号パルスを受信するまで、ＦＳＨＢＵ信号を
発生しない。 【００３９】第１リフレッシュ回路４２は、ＲＡＳ信号
パルスの幅に等しい幅の５つのシーケンシャルパルスを
発生する。これらのうちの最初の４つのパルス（すなわ
ち、ＲＡＳ−０〜３信号パルス）は、メモリカードに送
信されて３つのメモリバンクを逐次リフレッシュする。 第５のパルス（以下、ＯＵＴ−５信号パルス）は、メモ
リリフレッシュシーケンス制御器４０及び第２待機回路
４８に送信される。第１待機回路４６のように、第２待
機回路４８は、４つのＲＡＳ信号パルスが経過した時間
長に等しい時間期間の後にメモリリフレッシュシーケン
ス制御器４０に信号パルス（以下、ＳＷＢＵ信号パルス
）を出力する。もしＡ８−１６〜入力信号が高レベルな
らば、ＳＷＢＵ信号パルスはメモリリフレッシュシーケ
ンス制御器４０にはなんら影響せず、かつＯＵＴ−５信
号パルスを受信すると、メモリリフレッシュシーケンス
制御器４０は信号（以下、ＳＳＨＢＵ信号）を第２リフ
レッシュ回路４４へ発生し、後者はこれに応答してメモ
リカードへの追加のＲＡＳ信号パルスの発生を開始する
。しかしながら、もしＡ８−１６〜入力信号が低レベル
ならば、ＦＩＲＳＴ信号はメモリリフレッシュシーケン
ス制御器４０になんら影響せず、かつメモリリフレッシ
ュシーケンス制御器４０は、第２待機回路４８からＳＷ
ＢＵ信号パルスを受信するまで、ＳＳＨＢＵ信号を発生
しない。 【００４０】第２リフレッシュ回路４４は、ＲＡＳ信号
パルスの幅に等しい幅の５つのシーケンシャルパルスを
発生する。これらの最初の４つのパルス（すなわち、Ｒ
ＡＳ−４〜７パルス）は、メモリカードに送信されて４
つのメモリバンクをシーケンシャルにリフレッシュする
。第５のパルスは、接続されないままにされる。ＲＡＳ
−７信号がメモリカードに送信された後、このメモリカ
ード上の全てのメモリバンクはリフレッシュされており
、かつメモリリフレッシュモジュール３４ａ、３４ｂは
、ＲＥＦ信号が低レベルに移行することによってリフレ
ッシュ回路４２、４４及び待機回路４６、４８をリセッ
トし、次いで高レべルに移行して次のリフレッシュサイ
クルを指示するまで、いかなる追加のリフレッシュ信号
パルスをも発生しない。 【００４１】図４を参照すると、メモリリフレッシュシ
ーケンス制御器４０が、詳細に示されている。メモリリ
フレッシュシーケンス制御器４０は、この図に示されて
いるように、相互接続された従来設計の一連の論理ゲー
トを含む。Ａ８−１６〜入力信号及びＦＩＲＳＴ入力信
号の両方は、ＯＲゲート５０及びＮＯＲゲート５２に各
々入力される。さらに、ＯＲゲート５０の出力はＡＮＤ
ゲート５４の第１入力として供給され、かつＲＡＳ同期
回路３８から出力されるＳＹＮＣ信号はＡＮＤゲート５
４の第２入力として供給される。他方、ＮＯＲゲート５
２の出力はＡＮＤゲートの５６の第１入力として供給さ
れ、かつ第１待機回路４６から出力されるＦＷＢＵ信号
はＡＮＤゲート５６の第２入力として供給される。ＡＮ
Ｄゲート５４、５６の出力はＮＯＲゲート５８に入力さ
れ、かつＮＯＲゲート５８の出力は、インバータ６０に
よって反転された後に、ＦＳＨＢＵ信号となり第１リフ
レッシュ回路４２に供給されて、Ａ８−１６〜入力信号
及びＦＩＲＳＴ入力信号の状態に依存して、直ちに又は
４つの待機サイクルの後のいずれかに、メモリバンクを
リフレッシュする４つのＲＡＳ信号パルスの発生を開始
させる。ＲＡＳ信号パルスが第１リフレッシュ回路４２
によって発生された後に、第１リフレッシュ回路４２は
ＡＮＤゲート６２の第１入力としてＯＵＴ−５信号を供
給し、かつＡ８−１６〜入力信号はＡＮＤゲート６２に
第２入力として供給される。Ａ８−１６〜入力信号は、
インバータ６４によって反転された後に、ＡＮＤゲート
６６の第１入力として供給され、かつ第２待機回路４８
から出力されるＳＷＢＵ信号はＡＮＤゲート６６に第２
入力として供給される。ＡＮＤゲート６２の出力及びＡ
ＮＤゲート６６の出力は、ＮＯＲゲート６８に入力され
、かつＮＯＲゲート６８の出力は、インバータ７０によ
って反転された後に、ＳＳＨＢＵ信号として第２リフレ
ッシュ回路４４に入力される。ここで、ＯＵＴ−５信号
がＡＮＤゲート６２に供給された後に、ＳＳＨＢＵ信号
は、第２リフレッシュ回路４４に送信され、これによっ
て、Ａ８−１６〜入力信号の状態に依存して、第１リフ
レッシュ回路４２によるＲＡＳ信号の発生が完了したこ
とを指示するＯＵＴ−５信号の受信の際か、又は第２メ
モリリフレッシュモジュールがＲＡＳ信号パルスを発生
している間の４つの待機サイクルが完了したことを指示
するＳＷＢＵ信号の受信の際かのいずれかにおいて、追
加のメモリバンクをリフレッシュする４つのＲＡＳ信号
パルスの第２組の発生を開始させる。 【００４２】図５ａを参照すると、第１リフレッシュ回
路４２が詳細に示されている。第１リフレッシュ回路４
２は、共に直列に結合された一連のＤ形フリッブフロッ
プ５０、５２、５４、５６、５８、６０、６２、及び６
４を含む４段シフトレジタである。クロック信号は、各
フリップフロップ５０〜６４のクロック入力端子（以下
、Ｅ端子又はＥＮ端子）に結合され、及びリフレッシュ
信号は各フリップフロップ５０〜６４のリセット入力端
子（以下、Ｒ端子）に結合される。メモリリフレッシュ
シーケンス制御器４０から出力されるＦＳＨＢＵ信号は
、フリップフロップ５０のＤ入力端子に結合される。 第１リフレッシュ回路４２がメモリカードへのリフレッ
シュ信号の発生を開始すると、ＦＳＨＢＵ信号は高レベ
ルへ移行し、これによって、フリップフロップ５０のＱ
出力を高レベルへ駆動する。各フリップフロップ５０〜
６２のＱ出力は各々の逐次後続のフリップフロップ５２
〜６４のＤ入力端子に結合されているので、フリップフ
ロップ５０からの高レベルＱ出力は、フリップフロップ
５２〜６４のＱ出力にシーケンスに従ってシフトされる
。逐次発生されたＲＡＳ信号を関連するメモリカードに
供給するために、ＲＡＳ−０信号がフリップフロップ５
０のＱ出力によって供給され、ＲＡＳ−１信号がフリッ
プフロップ５４のＱ出力によって供給され、ＲＡＳ−２
信号がフリップフロップ５８のＱ出力によって供給され
、及びＲＡＳ・３信号がフリップフロップ６２のＱ出力
によって供給される。最終的に、フリップフロップ６４
のＱ出力は、メモリリフレッシュシーケンス制御器４０
に結合されて、第１リフレッシュ回路４２が適当なＲＡ
Ｓ信号パルスを発生していることを指示する。 【００４３】図５ｂを参照すると、第２リフレッシュ回
路４４が詳細に示されている。第２リフレッシュ回路４
４は、共に直列に結合された一連のＤ形フリップフロッ
プ６６、６８、７０、７２、７４、７６、７８、及び８
０を含む４段シフトレジスタである。クロック信号は、
各フリップフロップ６６〜８０のＥ端子又はＥＮ端子に
結合され、及びリフレッシュ信号は各フリップフロップ
６６〜８０のＲ端子に結合される。メモリリフレッシュ
シーケンス制御器４０から出力されるＳＳＨＢＵ信号は
、フリップフロップ６６のＤ入力端子に結合される。 第２リフレッシュ回路４４がメモリカードへのリフレッ
シュ信号の発生を開始すると、ＳＳＨＢＵ信号は高レベ
ルへ移行し、これによって、フリップフロップ６６のＱ
出力を高レベルへ駆動する。各フリップフロップ６６〜
７８のＱ出力は各々の逐次接続のフリップフロップ６８
〜８０のＤ入力端子に結合されているので、フリップフ
ロップ６６からの高レベルＱ出力は、フリップフロップ
６８〜８０のＱ出力にシーケンスに従ってシフトされる
。逐次発生されたＲＡＳ信号を関連するメモリカードに
供給するために、ＲＡＳ−４信号がフリップフロップ６
６のＱ出力によって供給され、ＲＡＳ−５信号がフリッ
プフロップ７０のＱ出力によって供給され、ＲＡＳ−６
信号がフリップフロップ７４のＱ出力によって供給され
、及びＲＡＳ−７信号がフリップフロップ７８のＱ出力
によって供給される。フリップフロップ８０の出力は、
接続されない。 【００４４】図６ａを参照すると、第１待機回路４６が
詳細に示されている。第１待機回路４６は、共に直列に
結合された一連のＤ形フリップフロップ８２、８２、８
６、８８、９０、９２、９４、及び９６を含む４段シフ
トレジスタである。クロック信号は、各フリップフロッ
プ８２〜９６のＥ端子又はＥＮ端子に結合され、及びリ
フレッシュ信号は各フリップフロップ８２〜９６のＲ端
子に結合される。ＲＡＳ同期回路３８から出力されるＳ
ＹＮＣ信号は、フリップフロップ８２のＤ入力端子に結
合される。ＳＹＮＣ信号がＲＡＳ同期回路３８によって
発生されると、第１待機回路４６は第１待機サイクルを
開始する。４つのシーケンシャルＲＡＳ信号パルスを発
生するのに要求される時間期間に等しい所要時間の第１
待機サイクルを供給するために、第１待機回路４６は、
ＦＷＢＵ信号としてメモリリフレッシュシーケンス制御
器４０に結合されているフリップフロップ９６のＱ出力
が第１待機回路４６からの出力であることのみを除き、
第１リフレッシュ回路４２及び第２リフレッシュ回路４
４に、それぞれ、含まれる４段シフトレジスタと同等に
構成されている。先に説明したように、第１リフレッシ
ュ回路４２がメモリカードへのＲＡＳ信号パルスの発生
を開始する前に第１待機回路４６のＱ出力から出力され
るＦＷＢＵ信号が高レベルに移行しなければならないか
否かは、メモリリフレッシュシーケンス回路４０に入力
するＡ８−１６〜入力信号及びＦＩＲＳＴ入力信号の状
態に依存する。 【００４５】図６ｂを参照すると、第２待機回路４８が
詳細に示されている。第１待機回路４８は、共に直列に
結合された一連のＤ形フリップフロップ９８、１００、
１０２、１０４、１０６、１０８、１１０、及び１１２
を含む４段シフトレジスタである。クロック信号は、各
フリップフロップ９８〜１１２のＥ端子又はＥＮ端子に
結合され、及びリフレッシュ信号は各フリップフロップ
９８〜１１２のＲ端子に結合される。第１リフレッシュ
回路４２から出力されるＯＵＴ−５信号は、フリップフ
ロップ９８のＤ入力端子に結合される。最初の４つのメ
モリバンクが第１リフレッシュ回路４２によってリフレ
ッシュされたことを指示するＯＵＴ−５信号が高レベル
へ移行すると、第２待機回路４８は第２待機サイクルを
開始する。４つのシーケンシャルＲＡＳ信号パルスを発
生するのに要求される時間期間に等しい所要時間の第２
待機サイクルを供給するために、第２待機回路４８は、
ＳＷＢＵ信号としてメモリリフレッシュシーケンス制御
器４０に結合されているフリップフロップ１１２のＱ出
力が第２待機回路４８からの出力であることのみを除き
、第１リフレッシュ回路４２及び第２リフレッシュ回路
４４に、それぞれ、含まれる４段ソフトレジスタと同等
に構成されている。先に説明したように、第２リフレッ
シュ回路４４がメモリカードへのＲＡＳ信号パルスの発
生を開始する前に第１待機回路４６のＱ出力からのＳＷ
ＢＵ信号が高レベルへ移行しなければならないか否かは
、メモリリフレッシュシーケンス回路４０に入力するＡ
８−１６〜入力信号の初期状態に依存する。 【００４６】次に図７を参照すると、ＲＡＳ同期回路３
８が詳細に示されている。ＲＡＳ同期回路３８は、１対
のＤ形フリップフロップ１１４及び１１６を含み、ただ
し、フリップフロップ１１４のＱ出力をフリップフロッ
プ１１６のＤ入力端子に結合している。クロック信号は
フリップフロップ１１４のＥ端子及びフリップフロップ
１１６のＥＮ端子に結合される。リフレッシュ信号は、
フリップフロップ１１４、１１６のＲ端子に結合される
。ＲＡＳ信号は、フリップフロップ１１４のＤ入力端子
に結合され、クロック信号に同期させられたＲＡＳ信号
であるＳＹＮＣ信号はフリップフロップ１１６のＱ出力
端子から出力される。 【００４７】しかしながら、上述された実施例の他に多
数の修正及び多様な変形が、本発明の構想から実質的に
逸脱することなく、ここに説明された技術を通して作製
可能であることは、当業者にとって認められるであろう
。したがって、ここに説明された本発明の形態は、例示
的なものに過ぎず本発明の範囲を限定する意図ではない
ことを、明確に理解するべきである。 【００４８】 【発明の効果】本発明についての上の説明から判るよう
に、拡張可能なＤＲＡＭを逐次リフレッシュするシステ
ムが提供され、このシステムはメモリユニットの寸法（
又は）構成にかかわらず、最適効率を発揮させるように
容易に適合する。このシステムは、１つのリフレッシュ
シーケンス制御器によるリフレッシュ信号の発生がいか
なる他のリフレッシュシーケンス制御器の動作によって
も影響を受けないように、複数の独立のリフレッシュシ
ーケンス制御器を含むことができる。各独立のリフレッ
シュシーケンス制御器によって発生されたリフレッシュ
シーケンスは、メモリユニット内に含まれるメモリカー
ドの数及びこれらのメモリカードのうちのどれが特定の
リフレッシュシーケンスによって取り扱いを受けている
かに基づいて容易に変更される。
【図１】本発明の技術により構成されたＤＲＡＭメモリ
リフレッシュシステムを有するコンピュータシステムの
ブロック線図。
リフレッシュシステムを有するコンピュータシステムの
ブロック線図。
【図２】本発明のメモリリフレッシュシステムと一対の
メモリカードとの相互接続を示すブロック線図。
メモリカードとの相互接続を示すブロック線図。
【図３】図２の本発明によるメモリリフレッシュシステ
ムのうちのメモリリフレッシュモジュールの回路図。
ムのうちのメモリリフレッシュモジュールの回路図。
【図４】図３のメモリリフレッシュモジュールのうちの
メモリリフレッシュシーケンス制御器の概略回路図。
メモリリフレッシュシーケンス制御器の概略回路図。
【図５】ａは図３のメモリリフレッシュモジュールの部
分として含まれるリフレッシュ信号ＲＡＳ−０〜３を発
生する第１の４段シフトレジスタの回路図。ｂは図３の
メモリリフレッシュモジュールの部分として含まれるリ
フレッシュ信号ＲＡＳ−４〜７を発生する第２の４段シ
フトレジスタの回路図。
分として含まれるリフレッシュ信号ＲＡＳ−０〜３を発
生する第１の４段シフトレジスタの回路図。ｂは図３の
メモリリフレッシュモジュールの部分として含まれるリ
フレッシュ信号ＲＡＳ−４〜７を発生する第２の４段シ
フトレジスタの回路図。
【図６】ａは図３のメモリリフレッシュモジュールの部
分として含まれる待機サイクルを発生する第１の４段シ
フトレジスタの回路図。ｂは図３のメモリリフレッシュ
モジュールの部分として含まれる待機サイクルを発生す
る第２の４段シフトレジスタの回路図。
分として含まれる待機サイクルを発生する第１の４段シ
フトレジスタの回路図。ｂは図３のメモリリフレッシュ
モジュールの部分として含まれる待機サイクルを発生す
る第２の４段シフトレジスタの回路図。
【図７】図３のメモリリフレッシュモジュールのうちの
ＲＡＳ同期回路の回路図。
ＲＡＳ同期回路の回路図。
６ データプロセッサ
８ メモリユニット
８ａ，８ｂ メモリカード
１０ マイクロプロセッサ
１２ 第１コプロセッサ
１４ 第２コプロセッサ
１６ アドレス、データ及び制御バス１８ データ
流／ＥＣＣ制御器 ２０ メモリ／バス制御器 ２２ メモリ接続器 ２４ａ〜２４ｄ インタリーブ制御器２６ａ〜２６ｈ
メモリバンク ２８ 反転アドレスバッファ ３０ 非反転アドレスバッファ ３４ａ，３４ｂ メモリリフレッシュモジュール３６
クロック回路 ３８ ＲＡＳ同期回路 ４０ メモリリフレッシュシーケンス制御器４２
第１リフレッシュ回路 ４４ 第２リフレッシュ回路 ４６ 第１待機回路 ４８ 第２待機回路
流／ＥＣＣ制御器 ２０ メモリ／バス制御器 ２２ メモリ接続器 ２４ａ〜２４ｄ インタリーブ制御器２６ａ〜２６ｈ
メモリバンク ２８ 反転アドレスバッファ ３０ 非反転アドレスバッファ ３４ａ，３４ｂ メモリリフレッシュモジュール３６
クロック回路 ３８ ＲＡＳ同期回路 ４０ メモリリフレッシュシーケンス制御器４２
第１リフレッシュ回路 ４４ 第２リフレッシュ回路 ４６ 第１待機回路 ４８ 第２待機回路
Claims (38)
- 【請求項１】 メモリユニット内に設置された一連の
ダイナミックＲＡＭメモリバンクを有する少なく１つの
前記メモリユニットを含むメモリサブシステムのリフレ
ッシュ動作制御システムを有するディジタルコンピュー
タであって、前記メモリバンクを逐次リフレッシュする
リフレッシュ手段と、前記メモリバンクがリフレッシュ
される順序を選択的に制御する選択制御手段とを含み、
前記選択制御手段は前記メモリシステム内の前記メモリ
ユニットの数と前記メモリユニットの各々に設置された
ダイナミックＲＡＭメモリバンクの数とに基づいて前記
メモリバンクがリフレッシュされる順序を調節すること
を特徴とするディジタルコンピュータ。 - 【請求項２】 請求項１記載のディジタルコンピュー
タにおいて、前記少なくとも１つのメモリユニットの各
々はさらに一連のスロットを含み、各前記スロットは各
前記メモリユニット内の前記メモリバンクの１つの設置
ごとに構成され、また前記リフレッシュ手段は、前記一
連スロットのうちの第１群スロット内に設置された前記
メモリバンクを逐次リフレッシュする第１リフレッシュ
回路と、前記一連のスロットのうちの第２群スロット内
に設置された前記メモリバンクを逐次リフレッシュする
第２リフレッシュ回路とをさらに含むことを特徴とする
ディジタルコンピュータ。 - 【請求項３】 請求項２記載のディジタルコンピュー
タにおいて、前記第１リフレッシュ回路は前記第１群ス
ロット内に設置された前記メモリバンクの各々にそれぞ
れ結合された各段からの１つの出力を有する第１多段シ
フトレジスタをさらに含み、前記第１多段シフトレジス
タは前記第１群スロット内に設置された前記メモリバン
クに逐次順序でリフレッシュ信号を発信することを特徴
とするディジタルコンピュータ。 - 【請求項４】 請求項３記載のディジタルコンピュー
タにおいて、前記第２リフレッシュ回路は前記第２群ス
ロット内に設置された前記メモリバンクの各々にそれぞ
れ結合された各段からの１つの出力を有する第２多段シ
フトレジスタをさらに含み、前記第２多段シフトレジス
タは前記第２群スロット内に設置された前記メモリバン
クに逐次順序でリフレッシュ信号を発信することを特徴
とするディジタルコンピュータ。 - 【請求項５】 請求項４記載のディジタルコンピュー
タにおいて、前記メモリバンクを逐次リフレッシュする
ための前記リフレッシュ手段は最初に前記第１リフレッ
シュ回路を活性化し、かつ前記第１リフレッシュ回路が
前記第１群スロット内に設置された前記第１メモリバン
クをリフレッシュした後にのみ活性化させられて前記第
２リフレッシュ回路を活性化することを特徴とするディ
ジタルコンピュータ。 - 【請求項６】 請求項１記載のディジタルコンピュー
タにおいて、前記メモリサブシステムは一対のメモリカ
ードを含み、各前記メモリカードは該メモリカード内に
設置された前記メモリバンクの１つの設置ごとに構成さ
れた一連のスロットを有し、前記リフレッシュ手段は、
前記一対のメモリカードのうちの第１メモリカードをリ
フレッシュする第１メモリリフレッシュ制御器と、前記
メモリカードのうちのどれが前記第１メモリリフレッシ
ュ制御器によってリフレッシュされるかに基づき前記第
１メモリリフレッシュ制御器が前記メモリバンクをリフ
レッシュするシーケンスを調節するシーケンス調節手段
と、前記一対のメモリカードのうちの第２メモリカード
をリフレッシュする第２メモリリフレッシュ制御器と、
前記メモリカードのうちのどれが前記第２メモリリフレ
ッシュ制御器によってリフレッシュされるかを指示する
信号に基づき前記第２メモリリフレッシュ制御器が前記
メモリバンクをリフレッシュするシーケンスを調節する
シーケンス調節手段と、をさらに含むことを特徴とする
ディジタルコンピュータ。 - 【請求項７】 請求項６記載のディジタルコンピュー
タであって、前記第１メモリリフレッシュ制御器によっ
て制御される前記メモリカードの前記一連のスロットの
うちの第１群スロット内に設置された前記メモリバンク
を逐次リフレッシュする第１リフレッシュ回路と、前記
第１メモリリフレッシュ制御器によって制御される前記
メモリカードの前記一連のスロットのうちの第２群スロ
ット内に設置された前記メモリバンクを逐次リフレッシ
ュする第２リフレッシュ回路と、前記第２メモリリフレ
ッシュ制御器によって制御される前記メモリカードの前
記一連のスロットのうちの第１群スロット内に設置され
た前記メモリバンクを逐次リフレッシュする第３リフレ
ッシュ回路と、前記第２メモリリフレッシュ制御器によ
って制御される前記メモリカードの前記一連のスロット
のうちの第２群スロット内に設置された前記メモリバン
クを逐次リフレッシュする第４リフレッシュ回路と、を
さらに含むことを特徴とするディジタルコンピュータ。 - 【請求項８】 請求項７記載のディジタルコンピュー
タにおいて、前記第１リフレッシュ回路は前記第１メモ
リリフレッシュ制御器によって制御される前記メモリカ
ードの前記第１群スロット内に設置された前記メモリバ
ンクの各々にそれぞれ結合された各段からの１つの出力
を有する第１多段シフトレジスタをさらに含み、前記第
１多段シフトレジスタは前記メモリバンクに逐次順序で
リフレッシュ信号を発信することを特徴とするディジタ
ルコンピュータ。 - 【請求項９】 請求項７記載のディジタルコンピュー
タであって、前記メモリリフレッシュ制御器に第１待機
信号を発信する第１待機回路をさらに含み、前記ディジ
タルコンピュータにおいて、前記第１待機信号は前記第
１リフレッシュ回路が前記第１群スロットへのシーケン
シャルリフレッシュ信号を発生するために要する時間期
間にほぼ等しい時間期間後に発生されることを特徴とす
るディジタルコンピュータ。 - 【請求項１０】 請求項９記載のディジタルコンピュ
ータにおいて、前記リフレッシュ信号は前記第１待機回
路が前記メモリリフレッシュ制御器に前記第１待機信号
を発信した後に前記第１リフレッシュ回路によって発生
されることを特徴とするディジタルコンピュータ。 - 【請求項１１】 請求項１０記載のディジタルコンピ
ュータにおいて、前記第１待機回路が前記第１メモリリ
フレッシュ制御器に結合された１つの出力を有する第１
待機多段シフトレジスタをさらに含み、前記第１待機多
段シフトレジスタは前記第１メモリリフレッシュ制御器
に前記第１待機信号を発信することを特徴とするディジ
タルコンピュータ。 - 【請求項１２】 請求項１０記載のディジタルコンピ
ュータにおいて、前記第２リフレッシュ回路は前記第１
メモリリフレッシュ制御器によって制御される前記メモ
リカードの前記第２群スロット内に設置された前記メモ
リバンクの各々にそれぞれ結合された各段からの１つの
出力を有する第２多段シフトレジスタをさらに含み、前
記第２多段シフトレジスタは前記第２群スロット内に設
置された前記メモリバンクに逐次順次でリフレッシュ信
号を発信することを特徴とするディジタルコンピュータ
。 - 【請求項１３】 請求項１０記載のディジタルコンピ
ュータであって、前記メモリリフレッシュ制御器に第２
待機信号を発信する第２待機回路をさらに含み、前記デ
ィジタルコンピュータにおいて、前記第２待機信号は前
記第１スロット群内に設置された前記メモリバンクがリ
フレッシュされた後に前記第２リフレッシュ回路が前記
第２群スロット内に設置された前記メモリバンクへのシ
ーケンシャルリフレッシュ信号を発生するために要する
時間期間にほぼ等しい時間期間を発生することを特徴と
するディジタルコンピュータ。 - 【請求項１４】 請求項１３記載のディジタルコンピ
ュータにおいて、前記リフレッシュ信号は、前記第２待
機回路が前記メモリリフレッシュ制御器に前記第２待機
信号を発信した後に前記第２リフレッシュ回路によって
発生されることを特徴とするディジタルコンピュータ。 - 【請求項１５】 請求項１４記載のディジタルコンピ
ュータにおいて、前記第２待機回路は前記第１メモリリ
フレッシュ制御器それぞれ結合された各段からの１つの
出力を有する第２待機多段シフトレジスタをさらに含み
、前記第２待機多段シフトレジスタは前記第１メモリリ
フレッシュ制御器に第２待機信号を発信することを特徴
とするディジタルコンピュータ。 - 【請求項１６】 請求項１４記載のディジタルコンピ
ュータにおいて、前記第３リフレッシュ回路は前記第２
メモリリフレッシュ制御器によって制御される前記メモ
リカードの前記第１群スロット内に設置された前記メモ
リバンクの各々にそれぞれ結合された各段からの１つの
出力を有する第３多段シフトレジスタをさらに含み、前
記第３多段シフトレジスタは前記第２メモリリフレッシ
ュ制御器によって制御される前記メモリカードの前記第
１群スロット内に設置された前記メモリバンクに逐次順
序でリフレッシュ信号を発信することを特徴とするディ
ジタルコンピュータ。 - 【請求項１７】 請求項１５記載のディジタルコンピ
ュータにおいて、前記第２メモリリフレッシュ制御器に
第３待機信号を発信する第３待機回路をさらに含み、前
記ディジタルコンピュータにおいて、前記第３待機信号
は前記第２メモリカードの前記第１スロット群内に設置
された前記メモリバンクがリフレッシュされた後に前記
第３リフレッシュ回路が前記第２メモリカードの前記第
１群スロット内に設置された前記メモリバンクのシーケ
ンシャルリフレッシュ信号を発生するために要する時間
期間にほぼ等しい時間期間を発生することを特徴とする
ディジタルコンピュータ。 - 【請求項１８】 請求項１７記載のディジタルコンピ
ュータにおいて、前記リフレッシュ信号は、前記第３待
機回路が前記第２メモリリフレッシュ制御器に前記第３
待機信号を発信した後に前記第３リフレッシュ回路によ
って発生されることを特徴とするディジタルコンピュー
タ。 - 【請求項１９】 請求項１４記載のディジタルコンピ
ュータにおいて、前記第３待機回路は、前記第２メモリ
リフレッシュ制御器にそれぞれ結合された各段からの１
つの出力を有する第３待機多段シフトレジスタをさらに
含み、前記第３待機多段シフトレジスタは前記第２メモ
リリフレッシュ制御器に第３待機信号を発信することを
特徴とするディジタルコンピュータ。 - 【請求項２０】 請求項１８記載のディジタルコンピ
ュータにおいて、前記第４リフレッシュ回路は前記第２
メモリリフレッシュ制御器によって制御される前記メモ
リカードの前記第２群スロット内に設置された前記メモ
リバンクの各々にそれぞれ結合された各段からの１つの
出力を有する第４多段シフトレジスタをさらに含み、前
記第４多段シフトレジスタは前記第２メモリリフレッシ
ュ制御器によって制御される前記メモリカードの前記第
２群スロット内に設置された前記メモリバンクに逐次順
序でリフレッシュ信号を発信することを特徴とするディ
ジタルコンピュータ。 - 【請求項２１】 請求項２０記載のディジタルコンピ
ュータであって、前記第２メモリリフレッシュ制御器に
第４待機信号を発信する第４待機回路をさらに含み、前
記ディジタルコンピュータにおいて、前記第４待機信号
は、前記第２メモリカードの前記第２スロット群内に設
置された前記メモリバンクがリフレッシュされた後に前
記第４リフレッシュ回路が前記第２メモリカードの前記
第２群スロット内に設置された前記メモリバンクへのシ
ーケンシャルリフレッシュ信号を発生するために要する
時間期間にほぼ等しい時間期間を発生することを特徴と
するディジタルコンピュータ。 - 【請求項２２】 請求項２１記載のディジタルコンピ
ュータにおいて、前記リフレッシュ信号は前記第４待機
回路が前記第２メモリリフレッシュ制御器に前記第４待
機回路を発信した後に前記第４リフレッシュ回路によっ
て発生されることを特徴とするディジタルコンピュータ
。 - 【請求項２３】 請求項２２記載のディジタルコンピ
ュータにおいて、前記第４待機回路は前記第２メモリリ
フレッシュ制御器にそれぞれ結合された各段からの１つ
の出力を有する第４待機多段シフトレジスタをさらに含
み、前記第４待機多段シフトレジスタは前記第２メモリ
リフレッシュ制御器に第４待機信号を発信することを特
徴とするディジタルコンピュータ。 - 【請求項２４】 各々のメモリカードが２つのスロッ
ト群を有する一対の前記メモリカードを含むメモリユニ
ットのリフレッシュ制御システムを有し、前記スロット
の各々は該スロット内に設置されたダイナミックＲＡＭ
メモリバンクを有するディジタルコンピュータであって
、前記制御システムは、前記一対のメモリカードのうち
の第１メモリカード内に設置された前記メモリバンクの
各々へのリフレッシュ信号を発生する第１リフレッシュ
信号発生手段と、前記リフレッシュ信号が前記第１リフ
レッシュ信号発生手段によって発生される順序を制御す
る第１メモリリフレッシュ制御器と、前記一対のメモリ
カードのうちの第２メモリカード内に設置された前記メ
モリバンクの各々へのリフレッシュ信号を発生する第リ
フレッシュ信号発生手段と、前記リフレッシュ信号が前
記第２リフレッシュ信号発生手段によって発生される順
序を制御する第２メモリリフレッシュ制御器と、を含み
、前記ディジタルコンピュータにおいて、前記第１メモ
リリフレッシュ制御器は前記第１リフレッシュ信号発生
手段に前記第１メモリカードの前記第１群スロットをリ
フレッシュさせ、次いで前記第２メモリリフレッシュ制
御器が前記第２リフレッシュ信号発生手段に前記第２メ
モリカードの前記第１群スロットをリフレッシュさせる
間待機し、次いで前記第２メモリリフレッシュ制御器が
待機し、次いで前記第１メモリリフレッシュ制御器は前
記第１リフレッシュ信号発生手段に前記第１メモリカー
ドの前記第２群スロットをリフレッシュさせると共に該
リフレッシュする間前記第２リフレッシュ信号発生手段
が待機し、次いで前記第１メモリリフレッシュ制御器は
前記第２メモリリフレッシュ制御器が前記第２リフレッ
シュ信号発生手段に前記第２メモリカードの前記第２群
スロットをリフレッシュさせる間待機すること、を特徴
とするディジタルコンピュータ。 - 【請求項２５】 請求項２４記載のディジタルコンピ
ュータにおいて、前記第１リフレッシュ信号発生手段は
前記第１メモリカードの前記第１群スロット内に設置さ
れた前記メモリバンクの各々に結合された一連の出力を
有する第１シフトレジスタをさらに含むことを特徴とす
るディジタルコンピュータ。 - 【請求項２６】 請求項２５記載のディジタルコンピ
ュータにおいて、前記第１リフレッシュ信号発生手段は
前記第１メモリカードの前記第２群スロット内に設置さ
れた前記メモリバンクの各々に結合された一連の出力を
有する第２シフトレジスタをさらに含むことを特徴とす
るディジタルコンピュータ。 - 【請求項２７】 請求項２６記載のディジタルコンピ
ュータにおいて、前記第２リフレッシュ信号発生手段は
前記第２メモリカードの前記第１群スロット内に設置さ
れた前記メモリバンクの各々に結合された一連の出力を
有する第３シフトレジスタをさらに含むことを特徴とす
るディジタルコンピュータ。 - 【請求項２８】 請求項２７記載のディジタルコンピ
ュータにおいて、前記第２リフレッシュ信号発生手段は
前記第２メモリカードの前記第２群スロット内に設置さ
れた前記メモリバンクの各々に結合された一連の出力を
有する第４シフトレジスタをさらに含むことを特徴とす
るディジタルコンピュータ。 - 【請求項２９】 請求項２８記載のディジタルコンピ
ュータにおいて、前記第１リフレッシュ信号発生手段は
前記第２メモリリフレッシュ制御器が前記第２リフレッ
シュ信号発生手段に前記第２メモリカードに前記第１群
スロットのリフレッシュをさせる間前記第１リフレッシ
ュ信号発生手段を待機させる第１待機回路をさらに含む
ことを特徴とするディジタルコンピュータ。 - 【請求項３０】 請求項２９記載のディジタルコンピ
ュータにおいて、前記第１待機回路は前記第１メモリリ
フレッシュ制御器に結合された１つの出力を有する第５
多段シフトレジスタをさらに含むことを特徴とするディ
ジタルコンピュータ。 - 【請求項３１】 請求項３０記載のディジタルコンピ
ュータにおいて、前記第２リフレッシュ信号発生手段は
前記第１メモリリフレッシュ制御器が前記第１リフレッ
シュ信号発生手段に前記第１メモリカードに前記第２群
スロットのリフレッシュをさせる間前記第２リフレッシ
ュ信号発生手段を待機させる第２待機回路をさらに含む
ことを特徴とするディジタルコンピュータ。 - 【請求項３２】 請求項３１記載のディジタルコンピ
ュータにおいて、前記第２待機回路は前記第２メモリリ
フレッシュ制御器に結合された１つの出力を有する第６
多段シフトレジスタをさらに含むことを特徴とするディ
ジタルコンピュータ。 - 【請求項３３】 少なくとも第１メモリユニットと第
２メモリユニットとを含むサブシステムを有し、前記メ
モリユニットは該ユニット内に設置される第１群ダイナ
ミックＲＡＭメモリバンクと第２群ダイナミックＲＡＭ
メモリバンクの設置ごとに構成される一連にスロットを
有するディジタルコンピュータ内のリフレッシュ動作制
御方法であって、前記メモリバンクを逐次リフレッシュ
するステップと、前記メモリバンクがリフレッシュされ
る順序を選択的に制御するステップと、前記メモリサブ
システム内の前記メモリユニットの数と前記メモリユニ
ットの各々内に設置された前記ダイナミックＲＡＭメモ
リバンクの数とに基づいて前記メモリバンクがリフレッ
シュされる順序を調節するステップと、を含むことを特
徴とするリフレッシュ動作制御方法。 - 【請求項３４】 請求項３３記載のリフレッシュ動作
制御方法において、前記第１メモリユニットの前記第１
群スロット内に設置された前記メモリバンクを逐次リフ
レッシュするステップと、前記第２メモリユニットの前
記第１群スロット内に設置された前記メモリバンクを逐
次リフレッシュするステップと、前記第１メモリユニッ
トの前記第２群スロット内に設置された前記メモリバン
クを逐次リフレッシュするステップと、前記第２メモリ
ユニットの前記第２群スロット内に設置された前記メモ
リバンクを逐次リフレッシュするステップと、をさらに
含むことを特徴とするリフレッシュ動作制御方法。 - 【請求項３５】 請求項３４記載のリフレッシュ動作
制御方法であって、第１待機信号を発生するステップを
さらに含み、前記リフレッシュ動作制御方法において、
前記第１メモリユニットの前記第１群スロット内に設置
された前記メモリバンクを逐次リフレッシュするステッ
プは前記第１待機信号の発生中に生ずることを特徴とす
るリフレッシュ動作制御方法。 - 【請求項３６】 請求項３５記載のリフレッシュ動作
制御方法であって、第１メモリユニットの前記第１群ス
ロット内に設置された前記メモリバンクを逐次リフレッ
シュするステップの後に第２待機信号を発生するステッ
プをさらに含み、前記リフレッシュ動作制御方法におい
て、前記第２メモリユニットの前記第１群スロット内に
設置された前記メモリバンクを逐次リフレッシュするス
テップは前記第２待機信号の発生中に生ずることを特徴
とするリフレッシュ動作制御方法。 - 【請求項３７】 請求項３６記載のリフレッシュ動作
制御方法であって、第２メモリユニットの前記第１群ス
ロット内に設置された前記メモリバンクを逐次リフレッ
シュするステップの後に第３待機信号を発生するステッ
プをさらに含み、前記リフレッシュ動作制御方法におい
て、前記第１メモリユニットの前記第２群スロット内に
設置された前記メモリバンクを逐次リフレッシュするス
テップは前記第３待機信号の発生中に生ずることを特徴
とするリフレッシュ動作制御方法。 - 【請求項３８】 請求項３７記載のリフレッシュ動作
制御方法であって、第１メモリユニットの前記第２群ス
ロット内に設置された前記メモリバンクを逐次リフレッ
シュするステップの後に第４待機信号を発生するステッ
プをさらに含み、前記リフレッシュ動作制御方法におい
て、前記第２メモリユニットの前記第２群スロット内に
設置された前記メモリバンクを逐次リフレッシュするス
テップは前記第４待機信号の発生中に生ずることを特徴
とするリフレッシュ動作制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US54004990A | 1990-06-19 | 1990-06-19 | |
| US540049 | 1990-06-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04229487A true JPH04229487A (ja) | 1992-08-18 |
Family
ID=24153771
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5959923A (ja) |
| EP (1) | EP0465050B1 (ja) |
| JP (1) | JPH04229487A (ja) |
| DE (1) | DE69127518T2 (ja) |
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| US5959923A (en) | 1999-09-28 |
| EP0465050B1 (en) | 1997-09-03 |
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