KR101544663B1 - 박막 트랜지스터 어레이 장치 및 그것을 이용한 el 표시 장치 - Google Patents
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Abstract
EL 표시 장치는, 한 쌍의 전극간에 발광층을 배치한 발광부와, 발광부의 발광을 제어하는 박막 트랜지스터 어레이 장치를 구비하고 있다. 또한, 발광부와 박막 트랜지스터 어레이 장치 사이에 층간 절연막을 배치함과 함께, 발광부의 한쪽의 전극이 층간 절연막의 콘택트 홀을 통해서 박막 트랜지스터 어레이 장치와 전기적으로 접속되어 있다. 박막 트랜지스터 어레이 장치는, 구리 또는 구리 합금으로 이루어지는 배선 부재를 갖고, 배선 부재는, 구리 또는 구리 합금으로 이루어지는 하층 패턴(41)과, 이 하층 패턴(41)의 상면 및 단면(end surfaces)을 덮도록 형성되고 또한 하층 패턴(41)과 이종의 금속 재료로 이루어지는 상층 패턴(42)을 구비하고 있다.
Description
본 개시는, 다결정 실리콘이나 미결정 실리콘 등을 활성층으로 하는 박막 트랜지스터 어레이 장치 및 그것을 이용한 EL 표시 장치에 관한 것이다.
박막 트랜지스터는, 유기 EL 디스플레이나 액정 디스플레이 등의 표시 장치의 구동 기판에 이용되고, 현재, 고성능화를 향한 개발이 활발하게 행해지고 있다. 특히, 디스플레이의 대형화나 고정세화에 수반하여, 박막 트랜지스터의 높은 전류 구동 능력이 요구되는 가운데, 활성층에 결정화한 반도체 박막(다결정 실리콘ㆍ미결정 실리콘)을 이용한 것이 주목받고 있다.
반도체 박막의 결정화 프로세스로서는, 이미 확립되어 있는 1000℃ 이상의 처리 온도를 채용한 고온 프로세스 기술 대신에, 600℃ 이하의 처리 온도를 채용한 저온 프로세스가 개발되어 있다. 저온 프로세스에서는, 내열성이 우수한 석영 등의 고가의 기판을 이용할 필요가 없어, 제조 비용의 저감화를 도모할 수 있다.
저온 프로세스의 일환으로서, 레이저빔을 이용해서 가열하는 레이저 어닐링이 주목받고 있다. 이것은, 글래스 등의 저내열성 절연 기판 위에 성막된 비정질 실리콘이나 다결정 실리콘 등의 비단결정성의 반도체 박막에, 레이저빔을 조사해서 국부적으로 가열 용융한 후, 그 냉각 과정에 있어서 반도체 박막을 결정화하는 것이다. 이 결정화한 반도체 박막을 활성층(채널 영역)으로서 박막 트랜지스터를 집적 형성한다. 결정화한 반도체 박막은 캐리어의 이동도가 높아지므로, 박막 트랜지스터를 고성능화할 수 있다.
이와 같은 박막 트랜지스터의 구조로서는, 게이트 전극이 반도체층보다 아래에 배치된 보톰 게이트형의 구조가 주류이며, 특허문헌 1, 2에 도시하는 구조의 것이 알려져 있다.
특허문헌 1에는, 트랜지스터에 접속된 배선(전극)을 기판 위에 형성하고, 이 배선(전극)을 덮은 상태에서 스핀 코트법에 의해 감광성 폴리이미드로 이루어지는 평탄화 절연막(층간 절연막)을 형성한다. 이어서, 이 평탄화 절연막(층간 절연막)에, 리소그래피법에 의해 접속 구멍(콘택트 홀)을 형성한다. 그 후, 이 접속 구멍(콘택트 홀)을 통해서 배선(전극)에 접속되는 유기 EL 소자를, 평탄화 절연막(층간 절연막) 위에 형성하고 있다.
또한, 특허문헌 2에서는, 제2 금속층(전극) 위에 적층된 절연 보호막 및 절연 보호막 위에 적층된 절연 평탄화막(층간 절연막)은, 제2 금속층(전극)과 애노드 전극(하부 전극)을 전기적으로 접속하는 접속 콘택트를 상하 방향으로 통하게 하는 구멍 형상의 콘택트 홀을 구비하고, 콘택트 홀은, 절연 보호막의 내주면과 절연 평탄화막(층간 절연막)의 내주면이 단차 없이 연결되어서 형성된 아래로 볼록한 송곳 형상으로 되어 있다.
본 개시의 EL 표시 장치는, 한 쌍의 전극간에 발광층을 배치한 발광부와, 발광부의 발광을 제어하는 박막 트랜지스터 어레이 장치를 구비하고 있다. 발광부와 박막 트랜지스터 어레이 장치 사이에 층간 절연막을 배치함과 함께, 발광부의 한쪽의 전극이 상기 층간 절연막의 콘택트 홀을 통해서 박막 트랜지스터 어레이 장치와 전기적으로 접속되어 있다. 박막 트랜지스터 어레이 장치는, 구리 또는 구리 합금으로 이루어지는 배선 부재를 갖고, 배선 부재는, 구리 또는 구리 합금으로 이루어지는 하층 패턴과, 이 하층 패턴의 상면 및 단면을 덮도록 형성되고 또한 하층 패턴과 이종의 금속 재료로 이루어지는 상층 패턴을 구비하고 있다.
이 구성에 의해, 배선 부분의 저저항성 및 신뢰성을 확보할 수 있다.
도 1은 일 실시 형태에 따른 유기 EL 표시 장치의 사시도이다.
도 2는 일 실시 형태에 따른 유기 EL 표시 장치의 픽셀 뱅크의 예를 나타내는 사시도이다.
도 3은 화소 회로의 회로 구성을 도시하는 전기 회로도이다.
도 4는 화소의 구성을 도시하는 정면도이다.
도 5는 도 4의 5-5선을 따라 절단한 단면도이다.
도 6은 도 4의 6-6선을 따라 절단한 단면도이다.
도 7은 일 실시 형태에 있어서의 게이트 배선의 일례를 나타내는 단면도이다.
도 8은 일 실시 형태에 있어서의 효과를 설명하기 위한 단면도이다.
도 2는 일 실시 형태에 따른 유기 EL 표시 장치의 픽셀 뱅크의 예를 나타내는 사시도이다.
도 3은 화소 회로의 회로 구성을 도시하는 전기 회로도이다.
도 4는 화소의 구성을 도시하는 정면도이다.
도 5는 도 4의 5-5선을 따라 절단한 단면도이다.
도 6은 도 4의 6-6선을 따라 절단한 단면도이다.
도 7은 일 실시 형태에 있어서의 게이트 배선의 일례를 나타내는 단면도이다.
도 8은 일 실시 형태에 있어서의 효과를 설명하기 위한 단면도이다.
이하, 일 실시 형태에 따른 박막 트랜지스터 어레이 장치 및 그것을 이용한 EL 표시 장치에 대해서, 도 1 내지 도 8의 도면을 이용하여 설명한다.
도 1은 EL 표시 장치의 전체 구성을 도시하는 사시도, 도 2는 EL 표시 장치의 픽셀 뱅크의 예를 나타내는 사시도, 도 3은 화소 회로의 회로 구성을 도시하는 도면이다.
도 1 내지 도 3에 도시한 바와 같이, EL 표시 장치는, 하층으로부터, 복수개의 박막 트랜지스터를 배치한 박막 트랜지스터 어레이 장치(1)와, 하부 전극인 양극(2)과, 유기 재료로 이루어지는 발광층인 EL층(3) 및 투명한 상부 전극인 음극(4)으로 이루어지는 발광부와의 적층 구조에 의해 구성되고, 발광부는 박막 트랜지스터 어레이 장치에 의해 발광 제어된다.
또한, 발광부는, 한 쌍의 전극인 양극(2)과 음극(4) 사이에 EL층(3)을 배치한 구성이며, 양극(2)과 EL층(3) 사이에는 정공 수송층이 적층 형성되고, EL층(3)과 투명한 음극(4) 사이에는 전자 수송층이 적층 형성되어 있다. 박막 트랜지스터 어레이 장치(1)에는, 복수의 화소(5)가 매트릭스 형상으로 배치되어 있다.
각 화소(5)는, 각각에 설치된 화소 회로(6)에 의해 구동된다. 또한, 박막 트랜지스터 어레이 장치(1)는, 행 형상으로 배치되는 복수의 게이트 배선(7)과, 게이트 배선(7)과 교차하도록 열 형상으로 배치되는 복수의 신호 배선으로서의 소스 배선(8)과, 소스 배선(8)에 평행하게 연장되는 복수의 전원 배선(9)(도 1에서는 생략)을 구비한다.
게이트 배선(7)은, 화소 회로(6)의 각각에 포함되는 스위칭 소자로서 동작하는 박막 트랜지스터(10)의 게이트 전극(10g)을 행마다 접속한다. 소스 배선(8)은, 화소 회로(6)의 각각에 포함되는 스위칭 소자로서 동작하는 박막 트랜지스터(10)의 소스 전극(10s)을 열마다 접속한다. 전원 배선(9)은, 화소 회로(6)의 각각에 포함되는 구동 소자로서 동작하는 박막 트랜지스터(11)의 드레인 전극(11d)을 열마다 접속한다.
도 2에 도시한 바와 같이, EL 표시 장치의 각 화소(5)는, 3색(적색, 녹색, 청색)의 서브 화소(5R, 5G, 5B)에 의해 구성되고, 이들 서브 화소(5R, 5G, 5B)는, 표시면 위에 복수개 매트릭스 형상으로 배열되도록 형성되어 있다(이하, 서브 화소열이라 표기한다). 각 서브 화소(5R, 5G, 5B)는, 뱅크(5a)에 의해 서로 분리되어 있다. 뱅크(5a)는, 게이트 배선(7)에 평행하게 연장되는 돌조와, 소스 배선(8)에 평행하게 연장되는 돌조가 서로 교차하도록 형성되어 있다. 그리고, 이 돌조로 둘러싸이는 부분(즉, 뱅크(5a)의 개구부)에 서브 화소(5R, 5G, 5B)가 형성되어 있다.
양극(2)은, 박막 트랜지스터 어레이 장치(1) 위의 층간 절연막 위에서 또한 뱅크(5a)의 개구부 내에, 서브 화소(5R, 5G, 5B)마다 형성되어 있다. 마찬가지로, EL층(3)은, 양극(2) 위에서 또는 뱅크(5a)의 개구부 내에, 서브 화소(5R, 5G, 5B)마다 형성되어 있다. 투명한 음극(4)은, 복수의 EL층(3) 및 뱅크(5a) 위에서, 또한 모든 서브 화소(5R, 5G, 5B)를 피복하도록, 연속적으로 형성되어 있다.
또한, 박막 트랜지스터 어레이 장치(1)에는, 각 서브 화소(5R, 5G, 5B)마다 화소 회로(6)가 형성되어 있다. 그리고, 각 서브 화소(5R, 5G, 5B)와, 대응하는 화소 회로(6)와는, 후술하는 콘택트 홀 및 중계 전극에 의해 전기적으로 접속되어 있다. 또한, 서브 화소(5R, 5G, 5B)는, EL층(3)의 발광색이 상이한 것을 제외하고 동일한 구성이다. 따라서, 이후의 설명에서는, 서브 화소(5R, 5G, 5B)를 구별하지 않고, 모두 화소(5)로 표기한다.
도 3에 도시한 바와 같이, 화소 회로(6)는, 스위치 소자로서 동작하는 박막 트랜지스터(10)와, 구동 소자로서 동작하는 박막 트랜지스터(11)와, 대응하는 화소에 표시하는 데이터를 기억하는 캐패시터(12)로 구성된다.
박막 트랜지스터(10)는, 게이트 배선(7)에 접속되는 게이트 전극(10g)과, 소스 배선(8)에 접속되는 소스 전극(10s)과, 캐패시터(12) 및 박막 트랜지스터(11)의 게이트 전극(11g)에 접속되는 드레인 전극(10d)과, 반도체막(도시하지 않음)으로 구성된다. 이 박막 트랜지스터(10)는, 접속된 게이트 배선(7) 및 소스 배선(8)에 전압이 인가되면, 당해 소스 배선(8)에 인가된 전압값을 표시 데이터로서 캐패시터(12)에 보존한다.
박막 트랜지스터(11)는, 박막 트랜지스터(10)의 드레인 전극(10d)에 접속되는 게이트 전극(11g)과, 전원 배선(9) 및 캐패시터(12)에 접속되는 드레인 전극(11d)과, 양극(2)에 접속되는 소스 전극(11s)과, 반도체막(도시하지 않음)으로 구성된다. 이 박막 트랜지스터(11)는, 캐패시터(12)가 유지하고 있는 전압값에 대응하는 전류를 전원 배선(9)으로부터 소스 전극(11s)을 통해서 양극(2)으로 공급한다. 즉, 상기 구성의 EL 표시 장치는, 게이트 배선(7)과 소스 배선(8)과의 교점에 위치하는 화소(5)마다 표시 제어를 행하는 액티브 매트릭스 방식을 채용하고 있다.
다음으로, 도 4 내지 도 6을 참조하여, 박막 트랜지스터 어레이 장치를 구성하는 화소의 구조를 설명한다. 또한, 도 4는 화소의 구성을 도시하는 정면도이다. 도 5는 도 4의 5-5선을 따라 절단한 단면도이다. 도 6은 도 4의 6-6선을 따라 절단한 단면도이다.
도 4 내지 도 6에 도시한 바와 같이, 화소(5)는, 기판(21), 도전층인 제1 금속층(22), 게이트 절연막(23), 반도체막(24, 25), 도전층인 제2 금속층(26), 패시베이션막(27), ITO 등으로 구성한 도전 산화물막(28) 및 도전층인 제3 금속층(29)의 적층 구조체에 의해 구성된다.
기판(21) 위에 적층되는 제1 금속층(22)에는, 박막 트랜지스터(10)의 게이트 전극(10g)과, 박막 트랜지스터(11)의 게이트 전극(11g)이 형성된다. 또한, 기판(21) 및 제1 금속층(22) 위에는, 게이트 전극(10g, 11g)을 피복하도록, 게이트 절연막(23)이 형성되어 있다.
반도체막(24)은, 게이트 절연막(23) 위(게이트 절연막(23)과 제2 금속층(26) 사이)에서, 또한 게이트 전극(10g)과 겹치는 영역 내에 배치된다. 마찬가지로, 반도체막(25)은, 게이트 절연막(23) 위(게이트 절연막(23)과 제2 금속층(26) 사이)에서, 또한 게이트 전극(11g)과 겹치는 영역 내에 배치된다.
게이트 절연막(23) 및 반도체막(24, 25) 위에 적층되는 제2 금속층(26)에는, 소스 배선(8)과, 전원 배선(9)과, 박막 트랜지스터(10)의 소스 전극(10s) 및 드레인 전극(10d)과, 박막 트랜지스터(11)의 드레인 전극(11d) 및 소스 전극(11s)이 형성되어 있다. 소스 전극(10s) 및 드레인 전극(10d)은, 서로 대향하는 위치에서, 또한 각각이 반도체막(24)의 일부에 겹치도록 형성된다. 또한, 소스 전극(10s)은, 같은 층에 형성되어 있는 소스 배선(8)으로부터 연장되도록 형성되어 있다. 마찬가지로, 드레인 전극(11d) 및 소스 전극(11s)은, 서로 대향하는 위치에서, 또한 각각이 반도체막(25)의 일부에 겹치도록 형성된다. 또한, 드레인 전극(11d)은, 같은 층에 형성되어 있는 전원 배선(9)으로부터 연장되도록 형성되어 있다.
이와 같이 박막 트랜지스터(10, 11)는, 게이트 전극(10g, 11g)이 소스 전극(10s, 11s) 및 드레인 전극(10d, 11d)보다 하층에 형성되는 보톰 게이트형의 트랜지스터 구조이다.
또한, 게이트 절연막(23)에는, 드레인 전극(10d) 및 게이트 전극(11g)에 겹치는 위치에, 두께 방향으로 관통하는 콘택트 홀(30)이 형성되어 있다. 그리고, 드레인 전극(10d)은, 콘택트 홀(30)을 통하여, 제1 금속층(22)에 형성된 게이트 전극(11g)과 전기적으로 접속되어 있다.
또한, 게이트 절연막(23) 및 제2 금속층(26) 위에는, 소스 전극(10s, 11s) 및 드레인 전극(10d, 11d)을 피복하도록, 패시베이션막(27)이 형성되어 있다. 이 패시베이션막(27)은, 층간 절연막(34)과 박막 트랜지스터(10, 11) 사이에 개재하도록 형성되어 있다.
패시베이션막(27) 위에는, 도전 산화물막(28)이 적층되어 있다. 또한, 도전 산화물막(28) 위에는, 제3 금속층(29)이 적층되어 있다. 도전 산화물막(28) 위에 적층되는 제3 금속층(29)에는, 게이트 배선(7) 및 중계 전극(31)이 형성된다. 도전 산화물막(28)은, 게이트 배선(7) 및 중계 전극(31)에 겹치는 위치에 선택적으로 형성되어 있고, 게이트 배선(7)에 겹치는 부분과 중계 전극(31)에 겹치는 부분은, 전기적으로 비접속 상태로 되어 있다.
또한, 게이트 절연막(23) 및 패시베이션막(27)에는, 게이트 배선(7) 및 게이트 전극(10g)에 겹치는 위치에, 두께 방향으로 관통하는 콘택트 홀(32)이 형성되어 있다. 그리고, 게이트 배선(7)은, 콘택트 홀(32)을 통하여, 제1 금속층(22)에 형성된 게이트 전극(10g)과 전기적으로 접속되어 있다. 또한, 게이트 배선(7)과 게이트 전극(10g)과는, 직접 접촉하지 않고, 양자간에는 도전 산화물막(28)이 개재되어 있다.
마찬가지로, 패시베이션막(27)에는, 박막 트랜지스터(11)의 소스 전극(11s) 및 중계 전극(31)에 겹치는 위치에, 두께 방향으로 관통하는 콘택트 홀(33)이 형성되어 있다. 그리고, 중계 전극(31)은, 콘택트 홀(33)을 통하여, 제2 금속층(26)에 형성된 소스 전극(11s)과 전기적으로 접속되어 있다. 또한, 소스 전극(11s)과 중계 전극(31)은, 직접 접촉하지 않고, 양자간에는 도전 산화물막(28)이 개재되어 있다.
또한, 패시베이션막(27) 및 제3 금속층(29) 위에는, 게이트 배선(7) 및 중계 전극(31)을 피복하도록, 층간 절연막(34)이 형성되어 있다. 상기 층간 절연막(34)은, 적층 구조이며, 평탄화막으로서 기능시키는 층간 절연막(34a)과, 패시베이션막으로서 기능시키는 층간 절연막(34b)으로 구성된다. 층간 절연막(34a)은, 유기막이나 하이브리드 막으로 형성하고, 양극(2)에 접하는 측(상층)에 배치된다. 층간 절연막(34b)은, 무기막으로 형성하고, 게이트 배선(7) 및 중계 전극(31)에 접하는 측(하층)에 배치되어 있다.
층간 절연막(34) 위에는, 인접하는 화소(5)와의 경계 부분에 뱅크(5a)가 형성되어 있다. 그리고, 뱅크(5a)의 개구부에는, 화소(5) 단위로 형성되는 양극(2)과, 색(서브 화소열) 단위 또는 서브 화소 단위로 형성되는 EL층(3)이 형성된다. 또한, EL층(3) 및 뱅크(5a) 위에는, 투명한 음극(4)이 형성된다.
또한, 도 6에 도시한 바와 같이, 양극(2) 및 중계 전극(31)에 겹치는 위치에, 층간 절연막(34)을 두께 방향으로 관통하는 콘택트 홀(35)이 형성되어 있다. 그리고, 양극(2)은, 콘택트 홀(35)을 통하여, 제3 금속층(29)에 형성된 중계 전극(31)에 전기적으로 접속된다. 중계 전극(31)은, 콘택트 홀(33)에 충전되는 중앙 영역(31a)과, 콘택트 홀(33)의 상부 주연(周緣)으로 연장되는 평탄 영역(31b)을 갖고 있다. 그리고 양극(2)은, 중계 전극(31)의 평탄 영역(31b)에 있어서 전기적으로 접속되어 있다.
여기서, 본 실시 형태에 있어서, 게이트 배선(7)이나 소스 배선(8) 등의 배선 부재는, 구리 또는 구리 합금으로 이루어지는 하층 패턴과, 이것을 덮도록 형성되고 또한 하층 패턴을 구성하는 도전 재료와 이종의 금속 재료로 이루어지는 상층 패턴과의 적층 구조로 한 것이다.
도 7은 일 실시 형태에 있어서의 게이트 배선의 일례를 나타내는 단면도이며, 배선의 배치 방향에 대하여 직교하는 방향으로 절단한 단면도이다. 도 7에 도시한 바와 같이, 일 실시 형태에 있어서는, 게이트 배선(7)은, 기판(21) 위에 소정의 패턴으로 형성한 구리 또는 구리 합금으로 이루어지는 하층 패턴(41)과, 이 하층 패턴(41)의 상면 및 단면을 피복하도록 기판(21) 상에 형성한 상층 패턴(42)에 의해 구성되어 있다. 상층 패턴(42)으로서는, 몰리브덴, 또는 몰리브덴과, 텅스텐, 네오디뮴 및 니오브 중에서 선택된 적어도 1개의 금속과의 합금(이하, 몰리브덴 합금이라고 한다)이 이용된다.
최근, 표시 장치의 대형화에 수반하여, 배선 저항을 낮추는 목적으로서 구리 또는 구리 합금에 의해 배선 부재를 형성하는 것이 행해지고 있다. 이 경우, 구리 또는 구리 합금에 의해 배선 부재를 형성하는 경우, 구리 또는 구리 합금이 산화되기 쉬우므로, 구리 또는 구리 합금에 의해 배선 부재의 상층에, 몰리브덴이나 몰리브덴 합금으로 이루어지는 층을 형성한 후, 포토 에칭에 의해 소정의 배선 패턴으로 가공하는 것이 행해지고 있다.
그런데, 이와 같은 방법으로 배선 부재를 형성했을 경우, 몰리브덴이나 몰리브덴 합금으로 이루어지는 상층이 이상하게 에칭되어, 하층 패턴보다 상층 패턴의 폭이 좁아져 버리고, 경시 변화에 따라 하층의 구리 또는 구리 합금이 산화되거나, 기판과의 밀착성이 나빠진다고 하는 과제가 발생하는 것이 판명되었다. 도 8은, 몰리브덴이나 몰리브덴 합금으로 이루어지는 상층이 이상하게 에칭되어, 하층 패턴보다 상층 패턴의 폭이 좁아져 버린 모습을 도시하는 단면도이다. 도 8에 있어서, 부호 43은 이상하게 에칭된 상층 패턴이다.
따라서, 본 실시 형태에 있어서는, 게이트 배선(7)은, 기판(21) 위에 소정의 패턴으로 형성한 구리 또는 구리 합금으로 이루어지는 하층 패턴(41)과, 이 하층 패턴(41)의 상면 및 단면을 피복하도록 기판(21) 위에 형성한 상층 패턴(42)에 의해 구성되어 있다. 또한 상층 패턴(42)은, 하층 패턴(41)을 구성하는 구리 또는 구리 합금과는 다른 금속의 몰리브덴 또는 몰리브덴 합금에 의해 구성한 것이다.
본 실시 형태에 있어서의 제조 공정은, 우선 기판(21) 위에 구리 또는 구리 합금에 의한 증착막을 수 십 Å 내지 수 천 Å의 막 두께로 형성하고, 그 증착막 위에 소정의 패턴의 마스크를 형성한 후, 에칭을 행해서 마스크에 의해 덮여진 부분을 남기고 그 밖의 부분의 증착막을 제거함으로써, 구리 또는 구리 합금으로 이루어지는 하층 패턴(41)을 형성한다. 그 후, 마스크를 제거한 후, 하층 패턴(41)의 상면 및 단면을 피복하도록 몰리브덴 또는 몰리브덴 합금의 증착막을 수 십 Å 내지 수 천 Å의 막 두께로 형성하고, 그 증착막 위에 상기 마스크보다 폭 넓게 동일한 패턴 형상의 마스크를 형성한 후, 에칭을 행해서 마스크에 의해 덮여진 부분을 남기고 그 밖의 부분의 증착막을 제거함으로써, 하층 패턴(41)을 덮는 상층 패턴(42)을 형성한다.
이상의 공정에 의해, 구리 또는 구리 합금으로 이루어지는 하층 패턴(41)과, 이 하층 패턴(41)을 피복하도록 기판(21) 위에 형성되는 몰리브덴 또는 몰리브덴 합금으로 이루어지는 상층 패턴(42)과의 적층 구조의 배선 부재가 형성된다.
이와 같은 본 실시 형태의 배선 구조에 따르면, 구리 또는 구리 합금으로 이루어지는 하층 패턴(41)과, 이 하층 패턴(41) 위에 형성되는 상층 패턴(42)이, 에칭 가공 시에 동시에 약액에 노출되는 일이 없으므로, 이종 금속간의 에칭 레이트의 차이나 이종 금속간의 갈바닉 부식 등에 의해, 상층 패턴(42)의 폭이 좁게 형성되는 일이 없고, 경시 변화에 따라 하층 패턴(41)의 구리 또는 구리 합금이 산화되거나, 기판(21)과의 밀착성이 나빠지는 것을 방지할 수 있다.
여기서, 상기 설명에 있어서는, 게이트 배선을 예로 설명했지만, 그 밖의 배선 부분에도 본 개시 기술을 적용함으로써 동일한 효과를 얻을 수 있다. 또한, 상기 실시 형태에 있어서는, 구리 또는 구리 합금으로 이루어지는 하층 패턴과 몰리브덴 또는 몰리브덴 합금으로 이루어지는 상층 패턴과의 2층 구조의 예를 설명했지만, 상층 패턴과 하층 패턴 사이에, 상층 패턴과는 다른 금속 재료이며, 몰리브덴 또는 몰리브덴 합금, 혹은 그 밖의 금속으로 이루어지는 중간 패턴을 형성한 구성이어도 된다.
또한, 박막 트랜지스터 어레이 장치에 있어서, 화소(5)를 구성하는 박막 트랜지스터가 2개인 경우를 도시하고 있지만, 화소(5) 내의 박막 트랜지스터의 불균일을 보상하기 위해서, 3개 이상의 복수개의 박막 트랜지스터에 의해 구성하는 경우에도 동일한 구성을 채용하는 것이 가능하다. 또한, 상기 실시 형태에 있어서는, 유기 EL 소자를 구동하기 위한 화소 구성을 도시했지만, 이에 한정되는 것은 아니다. 액정, 무기 EL 등, TFT를 사용하여 구성되는 박막 트랜지스터 어레이 장치 모두에 적용 가능하다.
이상과 같이 본 실시 형태에 따르면, 구리 또는 구리 합금으로 이루어지는 하층 패턴(41)과, 이것을 덮도록 형성되고 또한 하층 패턴(41)을 구성하는 도전 재료와 이종의 금속 재료로 이루어지는 상층 패턴(42)과의 적층 구조로 한 것이며, 구리 또는 구리 합금으로 이루어지는 하층 패턴(41)과, 이 하층 패턴(41) 위에 형성되는 상층 패턴(42)이, 에칭 가공 시에 동시에 약액에 노출되는 일이 없으므로, 이종 금속간의 에칭 레이트의 차이나 이종 금속간의 갈바닉 부식 등에 의해, 상층 패턴(42)의 폭이 좁게 형성되는 일이 없고, 경시 변화에 따라 하층 패턴(41)의 구리 또는 구리 합금이 산화되거나, 기판(21)과의 밀착성이 나빠지는 것을 방지할 수 있다.
이상과 같이 본 개시에 따르면, 박막 트랜지스터 어레이 장치 및 그것을 이용한 EL 표시 장치에 있어서, 배선 부분의 저저항성 및 신뢰성을 확보하는 데 있어서 유용하다.
1 : 박막 트랜지스터 어레이 장치
2 : 양극
3 : EL층
4 : 음극
5 : 화소
6 : 화소 회로
7 : 게이트 배선
8 : 소스 배선
9 : 전원 배선
10, 11 : 박막 트랜지스터
21 : 기판
22 : 제1 금속층
23 : 게이트 절연막
24, 25 : 반도체막
26 : 제2 금속층
27 : 패시베이션막
28 : 도전 산화물막
29 : 제3 금속층
30, 32, 33, 35 : 콘택트 홀
31 : 중계 전극
34, 34a, 34b : 층간 절연막
41 : 하층 패턴
42 : 상층 패턴
2 : 양극
3 : EL층
4 : 음극
5 : 화소
6 : 화소 회로
7 : 게이트 배선
8 : 소스 배선
9 : 전원 배선
10, 11 : 박막 트랜지스터
21 : 기판
22 : 제1 금속층
23 : 게이트 절연막
24, 25 : 반도체막
26 : 제2 금속층
27 : 패시베이션막
28 : 도전 산화물막
29 : 제3 금속층
30, 32, 33, 35 : 콘택트 홀
31 : 중계 전극
34, 34a, 34b : 층간 절연막
41 : 하층 패턴
42 : 상층 패턴
Claims (5)
- 한 쌍의 전극간에 발광층을 배치한 발광부와, 상기 발광부의 발광을 제어하는 박막 트랜지스터 어레이 장치를 구비하고, 상기 발광부와 상기 박막 트랜지스터 어레이 장치와의 사이에 층간 절연막을 배치함과 함께, 상기 발광부의 한쪽의 전극이 상기 층간 절연막의 콘택트 홀을 통해서 상기 박막 트랜지스터 어레이 장치와 전기적으로 접속되어 있는 EL 표시 장치로서, 상기 박막 트랜지스터 어레이 장치는, 기판과 배선 부재를 갖고, 상기 배선 부재는, 구리 또는 구리 합금으로 이루어지고, 상기 기판 위에 형성된 하층 패턴과, 이 하층 패턴의 표면 중 상기 기판과는 반대 측의 면 및 단면을 덮도록 형성되고, 또한 상기 하층 패턴과 이종의 금속 재료로 이루어지는 상층 패턴을 구비한 EL 표시 장치.
- 제1항에 있어서,
상기 상층 패턴은, 몰리브덴 또는 몰리브덴 합금에 의해 형성한 EL 표시 장치. - 발광부와의 사이에 층간 절연막을 배치함과 함께, 상기 발광부의 한쪽의 전극이 상기 층간 절연막의 콘택트 홀을 통해서 전기적으로 접속되는 전류 공급용의 전극, 배선 부재, 및 기판을 갖는 박막 트랜지스터 어레이 장치로서, 상기 배선 부재는, 구리 또는 구리 합금으로 이루어지고, 상기 기판 위에 형성된 하층 패턴과, 이 하층 패턴의 표면 중 상기 기판과는 반대 측의 면 및 단면을 덮도록 형성되고, 또한 상기 하층 패턴과 이종의 금속 재료로 이루어지는 상층 패턴을 구비한 박막 트랜지스터 어레이 장치.
- 제3항에 있어서,
상기 상층 패턴은, 몰리브덴 또는 몰리브덴 합금에 의해 형성한 박막 트랜지스터 어레이 장치. - 한 쌍의 전극간에 발광층을 배치한 발광부와, 상기 발광부의 발광을 제어하는 박막 트랜지스터 어레이 장치를 구비하고, 상기 발광부와 상기 박막 트랜지스터 어레이 장치와의 사이에 층간 절연막을 배치함과 함께, 상기 발광부의 한쪽의 전극이 상기 층간 절연막의 콘택트 홀을 통해서 상기 박막 트랜지스터 어레이 장치와 전기적으로 접속되어 있는 EL 표시 장치의 제조 방법으로서,
기판 위에, 구리 또는 구리 합금에 의해, 배선 부재의 하층 패턴을 형성하는 공정과,
상기 하층 패턴 위에, 상기 하층 패턴과 이종의 금속 재료로 이루어지는 금속막을 증착에 의해 형성하는 공정과,
상기 금속막을 에칭하여, 상기 하층 패턴의 상면 및 단면을 덮는 배선 부재의 상층 패턴을 형성하는 공정
을 포함하는 EL 표시 장치의 제조 방법.
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