KR101541120B1 - 촬상 소자 - Google Patents

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게이지 마부치
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소니 주식회사
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Abstract

고체 촬상 소자에서, 반도체 기판의 제1 면측 상에 형성된 화소 회로가 복수의 수광 영역에 의해 공유된다. 반도체 기판의 제2 면측이 수광 영역의 광입사측이 된다. 반도체 기판의 제2 면측 부분에 형성된 수광 영역의 제2 면측 영역이 대략 등간격(even interval)으로 배치되고, 반도체 기판의 제1 면측 부분에 형성된 수광 영역의 제1 면측 영역이 비등간격(uneven interval)으로 배치되며, 제2 면측 영역과 제1 면측 영역이 반도체 기판에서 각각 접속되어, 수광 영역이 반도체 기판의 제2 면측으로부터 상기 제1 면측으로 연장된다.

Description

촬상 소자{IMAGING DEVICE}
본 발명은 예컨대 CMOS 센서를 갖는 고체 촬상 소자와 그 제조 방법 및 촬상 장치에 관한 것이다.
본 발명은 2007년 5월 24일자로 일본 특허청에 출원된 일본 특허 출원 번호 JP2007-138081에 관련된 발명의 대상을 포함하며, 상기 특허 출원의 전체 내용이 본 명세서 내에 원용되어 있다.
최근, 휴대 전화기 등의 모바일 기기에 카메라 기능을 탑재할 목적으로, 고체 촬상 소자의 소형화에 대한 요구가 증대되고 있다.
CMOS 이미지 센서 등의 고체 촬상 소자에서는, 통상적으로, 정사각형 격자 등의 일정한 간격으로 포토다이오드(PD)를 배열하여 입사광을 샘플링하는 구성이 채용되고 있다.
따라서, 전술한 고체 촬상 소자의 소형화와 고화소수화(高畵素數化)에 의한 단위 화소의 축소로, PD 면적이 감소하고, 포화 신호량, 감도 등과 같은 고체 촬상 소자의 특성이 저하되는 문제가 발생하고 있다.
종래, 이러한 고체 촬상 소자의 특성 저하를 방지하기 위해, 단위 화소 내의 트랜지스터의 면적을 감소시킴으로써, PD의 면적의 감소를 억제하는 방법이 이용되어 왔다. 그러나, 트랜지스터의 면적의 감소에 의해 PD의 면적을 확보하는 방법으로는, 고체 촬상 소자의 특성을 유지하는 것에 한계가 있다.
그래서, 일본 공개 특허 번호 63-100879 및 2004-128193에서는, PD와 전하 전송 트랜지스터 이외의 화소 회로가 인접한 단위 화소에 의해 공유되는 CMOS 이미지 센서가 제안되어 있다(예컨대, 일본 공개 특허 번호 63-100879의 제4 페이지 및 도 4와, 일본 공개 특허 번호 2004-128193의 단락 번호 [0019]∼[0040] 및 도 2를 참조).
전술한 CMOS 이미지 센서에서는, 단위 화소당의 트랜지스터의 수 및 배선의 수를 감소시킬 수 있고, 그 결과로 PD의 면적을 크게 확보할 수 있으므로, 단위 화소의 축소화에 대응할 수 있다.
그러나, 상기 특허 문헌에 개시된 구성으로 하는 경우, 단위 화소 내에, PD와, 인접하는 단위 화소에 의해 공유되는 회로 영역이 혼재하게 된다. 이 경우, 공유 영역이 인접하는 단위 화소의 사이에 놓이게 되므로, PD가 인접 단위 화소 내에서 차지하는 상대적인 위치가 인접 단위 화소 간에서 상이한 것이 일반적이다.
그 결과, PD가 배열되는 평면 구성은 정사각형 격자를 이루지 못하고, 비등간격(uneven interval)의 배열이 된다.
포토다이오드가 등간격(even interval)으로 배열되지 않는 경우, 입사광은 공간적으로 비등간격으로 샘플링된다. 이 경우, 다음의 문제가 발생한다.
a) 샘플링된 신호를 보정할 필요가 발생하여, PD를 등간격으로 배치한 경우에 비해 신호 처리가 번잡하게 된다.
b) CMOS 이미지 센서의 타입에 따라 PD의 배치가 상이하면, 신호 처리도 거기에 맞추어 변경할 필요가 있다.
c) 줄무늬 패턴의 명암을 갖는 화상을 촬영한 경우에는, 특히 줄무늬의 연장 방향이 화소의 배열에 대하여 경사져 있는 경우에는, 줄무늬의 간격, 색 등을 재현하기가 곤란하다.
d) 통상의 신호 처리 IC는 등간격의 샘플링을 가정하여 설계되어 있으므로, 일반적인 신호 처리 IC를 사용할 수 없게 되어, 시스템의 구성이 제한된다.
e) 광축으로부터 먼 주변부의 화소에서는, 광이 경사져 입사하므로, 포토다이오드의 비등간격의 배열에 기인하여, 쉐이딩(shading)의 출력 방식이 상이하게 된다. 예컨대, 흰색 피사체를 촬상할 때에도, 그 상단과 하단이 색상을 띄게 되고, 또한 상이한 색으로 색상을 띄게 되므로, 쉐이딩의 보정이 곤란하게 된다.
이상의 문제가 발생하므로, 입사광의 샘플링은 등간격으로 행해지는 것이 바람직하다.
이러한 문제를 해결하기 위하여, 종래에는 다음과 같은 방법이 취해져 왔다.
1) PD가 등간격으로 배치되도록, 트랜지스터를 PD의 주위에 균등하게 배치한다.
2) PD가 등간격으로 배치되도록, 여분의 공간을 설치한다.
3) 광학적 개구를 충분히 좁게 하여, 간격의 상이한 PD들에 대하여, 광이 입사되는 영역을 등간격이 되도록 배치한다.
상기한 1)의 방법에 대하여는, CMOS 센서 등의 각종의 고체 촬상 소자의 거의 전부에서, PD를 완전히 균등하게 배치하는 것이 불가능하기 때문에, PD의 면적을 줄이거나 변환 이득 등과 같은 화소 회로의 특성을 저하시키는 결과가 된다.
상기한 2)의 방법에 의한 경우에서도 마찬가지로, PD의 면적을 줄이거나 화소 회로의 특성을 저하시키는 결과가 된다.
상기한 3)의 방법에 의한 경우에는, 감도가 저하되는 문제가 있다.
CMOS 센서의 다른 예로서, 본 출원인은 일본 공개 특허 2003-31785호 공보에서 배면 입사형의 CMOS 센서를 제안하였다. 제안된 배면 입사형의 CMOS 센서는 도 1에 나타낸 바와 같이 배면측으로부터 광을 받아들인다.
도 1에서, 실리콘 등으로 구성된 기판을 CMP(Chemical Mechanical Polishing)에 의해 연마함으로써, 약 10∼20 ㎛ 두께의 실리콘부(204)가 형성된다. 이 실리콘부(204)의 한쪽 면(즉, 표면)에는 게이트 전극(212) 및 배선층(211)이 층간 절연층을 사이에 두고 형성되어, 게이트/배선부(203)가 형성된다. 또한, 게이트/배선부(203) 위에 접착제(202)에 의해 지지 기판(201)이 접착된다. 실리콘부(204)의 다른 쪽의 면(배면)에는 SiO2막(205)을 협지하여 컬러 필터(206)와 온-칩 렌즈(207)가 형성되어 있다.
실리콘부(204)에는, 게이트 전극(212)의 소스 및 드레인 영역으로 되는 예컨대 n형의 불순물 영역(214), 및 PD를 구성하는 p형의 불순물 영역과 n형의 불순물 영역으로 이루어지는 광전 변환 영역(213)이 형성되며, 또한 실리콘부(204)의 배면측에는, 광의 입사 영역으로 되는 예컨대 n형의 불순물 영역(215)이 광전 변환 영역(213)의 n형의 불순물 영역에 접속되어 형성된다. 또한, 실리콘부(204)의 배면 측의 표면에는 p형의 불순물 영역(216)이 전면적으로 형성된다.
이와 같은 구성으로 함으로써, 종래의 CMOS 이미지 센서에서는, 배선층측을 표면측으로 하고, 이 배선층측으로부터 입사광을 받아들이는 표면 입사형의 화소 구조를 채용하고 있음에 비하여, 도 1에 나타낸 예에서는, 배선층(211)의 반대측의 면(배면)측으로부터 입사광을 받아들이는, 즉 배면 입사형의 화소 구조로 되어 있다. 이러한 배면 입사형으로 하는 경우에는, 화살표(220)로 나타낸 입사광과 화소 구조로부터 명백한 바와 같이, 배선층(211)에서의 비네팅(vignetting)에 의한 집광의 제한을 방지하여, 집광 효율을 높일 수 있다.
그러나, 배면 입사형 구성에서는, PD가 등간격으로 배치되는 설계만이 알려져 있다. 그 이유는, 등간격이 아닌 경우에는, 역시 상기와 같은 문제가 발생하기 때문이다. 그러므로, 화소 회로를 공유화하는 것과 PD를 등간격으로 배치하는 것을 모두 달성하는 것은, 종래의 표면 입사형 구성으로 하는 경우와 마찬가지로 결코 용이하지 않다.
이상의 문제점을 감안하여, 본 발명은, 복수의 수광 영역에 의해 화소 회로가 공유되는 경우에, 수광 영역이 비등간격으로 배치되는 것에 의한 신호 처리의 복잡화를 방지하는 것을 목적으로 한다.
본 발명의 실시예에 따른 고체 촬상 소자는, 제1 면 및 상기 제1 면의 반대측의 제2 면을 갖는 반도체 기판,, 상기 반도체 기판에 형성되고, 상기 반도체 기판의 제1 면측 부분에 형성된 제1 면측 영역과, 상기 반도체 기판의 제2 면측 부분에 형성된 제2 면측 영역을 각각 갖는 복수의 수광 영역, 및 상기 반도체 기판의 상기 제1 면측 상에 형성되고, 상기 복수의 수광 영역에 의해 공유되는 화소 회로를 포함한다. 상기 반도체 기판의, 상기 화소 회로가 형성되는 상기 제1 면측의 반대측의 제2 면측은, 상기 수광 영역의 광입사측이 된다. 상기 반도체 기판의 상기 제2 면측 부분에 형성된 상기 수광 영역의 상기 제2 면측 영역은, 대략 등간격으로 배치되고, 상기 반도체 기판의 상기 제1 면측 부분에 형성된 상기 수광 영역의 상기 제1 면측 영역이 비등간격으로 배치되며, 상기 수광 영역의 상기 제2 면측 영역과 상기 제1 면측 영역이 상기 반도체 기판에서 각각 접속되어, 상기 수광 영역이 상기 반도체 기판의 상기 제2 면측으로부터 상기 제1 면측으로 연장된다.
본 발명의 다른 실시예에 따른 촬상 장치는, 고체 촬상 소자, 피사체로부터의 광을 상기 고체 촬상 소자에 안내하는 촬상 광학부, 및 상기 고체 촬상 소자로부터 출력된 화상 신호를 처리하는 신호 처리부를 포함한다. 상기 고체 촬상 소자는, 제1 면 및 상기 제1 면의 반대측의 제2 면을 갖는 반도체 기판, 상기 반도체 기판에 형성되고, 상기 반도체 기판의 제1 면측 부분에 형성된 제1 면측 영역과, 상기 반도체 기판의 제2 면측 부분에 형성된 제2 면측 영역을 각각 갖는 복수의 수광 영역, 및 상기 반도체 기판의 상기 제1 면측 상에 형성되고, 상기 복수의 수광 영역에 의해 공유되는 화소 회로를 포함한다. 상기 반도체 기판의, 상기 화소 회로가 형성되는 상기 제1 면측의 반대측의 제2 면측은, 상기 수광 영역의 광입사측이 된다. 상기 반도체 기판의 상기 제2 면측 부분에 형성된 상기 수광 영역의 상기 제2 면측 영역은, 대략 등간격으로 배치되고, 상기 반도체 기판의 상기 제1 면측 부분에 형성된 상기 수광 영역의 상기 제1 면측 영역이 비등간격으로 배치되며, 상기 수광 영역의 상기 제2 면측 영역과 상기 제1 면측 영역이 상기 반도체 기판에서 각각 접속되어, 상기 수광 영역이 상기 반도체 기판의 상기 제2 면측으로부터 상기 제1 면측으로 연장된다.
본 발명의 다른 실시예에 따른 고체 촬상 장치의 제조 방법은, 반도체 기판의 제2 면측 부분에 대략 등간격으로 수광 영역의 제2 면측 영역을 형성하기 위해, 상기 반도체 기판의 제1 면측으로부터 제1 도전형의 불순물을 주입하는 단계, 상기 반도체 기판의 제1 면측 부분에 소자 분리 영역을 형성하는 단계, 상기 반도체 기판의 상기 제1 면 상에 게이트 전극을 형성하는 단계, 상기 반도체 기판의 상기 제1 면측 부분에 비등간격으로 상기 수광 영역의 제1 면측 영역을 형성하기 위하여, 상기 수광 영역의 상기 제2 면측 영역 상에, 상기 반도체 기판의 상기 제1 면측으로부터 제2 도전형의 불순물을 주입하는 단계, 상기 반도체 기판의 상기 제1 면 상에 층간 절연층 및 배선층을 형성하는 단계, 및 상기 반도체 기판의 상기 제1 면의 반대측의 상기 제2 면측으로부터 상기 반도체 기판을 에칭하여, 상기 반도체 기판의 상기 제2 면측 부분에 대략 등간격으로 배치된 상기 수광 영역의 상기 제2 면측 영역을 노출시키는 단계를 포함한다. 상기 반도체 기판의 제1 면측으로부터 제1 도전형의 불순물을 주입하는 단계는, 상기 소자 분리 영역을 형성하는 단계 이전에 행해진다.
전술한 바와 같이 본 발명의 실시예에 따른 고체 촬상 소자 및 촬상 장치에서는, 화소 회로가 복수의 수광 영역에 의해 공유되고, 그 고체 촬상 소자가, 반도체 기판의 화소 회로가 형성되는 제1 면의 반대쪽의 제2 면측이 수광 영역의 광입사측이 되는 배면 입사형 소자로서 구성된다. 특히, 수광 영역을, 화소 회로가 형성되는 반도체 기판의 제1 면측에 있어서는 비등간격으로 함으로써, 회로 구성을 무리없이 배치할 수 있도록 하는 동시에, 반도체 기판의 제2 면측에서는 대략 등간격으로 배치한다. 즉, 반도체 기판에서 제2 면측에서의 영역과 제1 면측에서의 영역을 접속하는 형상으로, 반도체 기판의 제2 면측으로부터 제1 면측으로 연장되는 구성으로 한다. 즉, 반도체 기판 내에서, 각각의 수광 영역은, 인접한 수광 영역과 상이한 형상으로 반도체 기판의 제2 면측으로부터 제1 면측으로 연장하도록 형성되고, 반도체 기판의 제1 면측에서는 대략 비등간격, 제2 면측에서는 대략 등간격으로 함으로써, 화질의 열화 및 신호 처리의 복잡화를 방지할 수 있다.
또한, 본 발명의 실시예에 따른 고체 촬상 소자의 제조 방법에 의하면, 전술한 본 발명의 구성을 갖는 고체 촬상 소자를 용이하게 제조할 수 있는 동시에, 특히 반도체 기판의 배면측의 광 입사 영역이 되는 수광 영역의 제2 면측의 영역이 비교적 초기의 공정에서 반도체 기판의 제1 면측으로부터 불순물을 주입함으로써 형성되므로, 후속의 가열 공정에서의 불순물의 확산에 의해, 불순물 영역 내의 불순물 농도의 불균일을 억제할 수 있다. 또한, 반도체 기판의 제1 면측으로부터 제1 도전형 불순물을 주입하는 공정을, 소자 분리 영역을 형성하는 공정의 이전에 행함으로써, 불순물이 소자 분리 영역을 통과하지 않아, 광 입사 영역으로서의 수광 영역의 제2 면측의 영역이 더욱 일정한 불순물 농도로 형성될 수 있다.
본 발명의 실시예에 따른 고체 촬상 소자 및 촬상 장치에 의하면, 복수의 수광 영역에 대하여 화소 회로를 공유하는 경우에, 수광 영역이 비등간격으로 배치되는 것에 의한 화질의 열화나 신호 처리의 복잡화를 방지할 수 있다.
또한, 본 발명의 실시예에 따른 고체 촬상 소자의 제조 방법에 의하면, 신호 처리의 복잡화를 방지하는 고체 촬상 소자를 용이하게 제조할 수 있고, 특히 수광부를 구성하는 불순물 영역 내의 불순물 농도의 불균일을 억제하는 것이 가능하게 된다.
도 1은 종래의 배면 입사형의 고체 촬상 소자의 개략 단면 구성도이다.
도 2는 본 발명의 실시예에 의한 고체 촬상 소자의 개략 평면도이다.
도 3은 본 발명의 실시예에 의한 고체 촬상 소자의 화소 회로의 개략 구성도이다.
도 4는 도 3에 예시된 화소 회로가 평면 상에 레이아웃될 때의 고체 촬상 소자의 일례의 구성을 예시하는 개략 구성도이다.
도 5a는 도 4의 평면도의 일부의 개략 평면도이다.
도 5b는 도 5a의 A-A' 라인을 따라 절취한 단면도이다.
도 6a 내지 도 6c는 본 발명의 실시예에 의한 고체 촬상 소자의 제조 방법의 첫 번째 파트의 제조 공정도이다.
도 7a 내지 도 7c는 본 발명의 실시예에 의한 고체 촬상 소자의 제조 방법의 두 번째 파트의 제조 공정도이다.
도 8은 본 발명의 실시예에 의한 고체 촬상 소자의 제조 방법의 세 번째 파트의 제조 공정도이다.
도 9는 본 발명의 실시예에 의한 고체 촬상 소자의 제조 방법의 네 번째 파트의 제조 공정도이다.
도 10은 본 발명의 실시예에 의한 고체 촬상 소자의 제조 방법의 다섯 번째 파트의 제조 공정도이다.
도 11은 본 발명의 실시예에 의한 고체 촬상 소자의 주요부의 개략 평면 구성도이다.
도 12는 본 발명의 실시예에 의한 고체 촬상 소자의 주요부의 개략 평면 구성도이다.
도 13은 본 발명의 다른 실시예에 의한 고체 촬상 소자의 화소부의 개략 평면 구성도이다.
도 14는 본 발명의 다른 실시예에 의한 고체 촬상 소자의 화소부의 개략 평면 구성도이다.
도 15는 본 발명의 다른 실시예에 의한 고체 촬상 소자의 화소부의 개략 평면 구성도이다.
도 16은 본 발명의 실시예에 의한 촬상 장치의 개략 구성도이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 화소부
2 : 수직 구동 회로
3 : 컬럼부
4 : 수평 구동 회로
5 : 제어 회로
6 : 수평 버스
7 : 출력 회로
10 : 고체 촬상 소자
11 : 반도체 기판
12 : 절연막
13 : 기판
14 : 절연막
15 : 제2 도전형 불순물 영역
16 : 제2 도전형 불순물 영역
17 : 제1 도전형 불순물 영역
18 : 소자 분리 영역
19 : 게이트 전극
20 : 제1 도전형 불순물 영역
21 : 제2 도전형 불순물 영역
61 : 수광부
62 : 전송 트랜지스터
이하 본 발명을 실시하기 위한 최선의 형태의 예를 설명하지만, 본 발명은 이하의 예로 한정되는 것은 아니다.
도 2는, 본 발명의 일실시예에 의한 고체 촬상 소자의 개략 평면도이다. 도 2에 나타낸 바와 같이, 이 고체 촬상 소자(10)는, 화소부(1), 수직 구동 회로(2), 컬럼부(3), 수평 구동 회로(4), 제어 회로(5), 수평 버스(6), 출력 회로(7)를 포함하며, 이들이 하나의 기판(도시하지 않음) 상에 탑재되는 구성으로 되어 있다.
화소부(1)에는 다수의 화소가 2차원 행렬형으로 배열된다. 또한, 화소부(1)에는, 행 방향으로 연장하는 화소 구동 배선(도시하지 않음)이 각각의 화소의 행에 대해 배열되고, 열 방향으로 연장하는 수직 신호선(도시하지 않음)이 각각의 화소의 열에 대해 배열된다.
화소부(1)의 각각의 화소는 화소 구동 배선에 의해 구동된다. 화소에 대한 신호는 아날로그 신호이며, 수직 신호선에 출력된다.
제어 회로(5)는, 입력 클록과, 동작 모드 등을 지령하는 데이터를 수신하고, 고체 촬상 소자(10)의 내부 정보 등의 데이터를 출력한다. 또한, 제어 회로(5)는 수직 구동 회로(2), 수평 구동 회로(4), 컬럼부(3) 및 출력 회로(7)를 구동시키기 위해 필요한 클록 및 펄스를 공급한다.
수직 구동 회로(2)는 화소 구동 배선을 선택하고, 선택된 화소 구동 배선에 화소를 구동시키기 위한 펄스를 공급한다. 화소 구동 배선이 구동되면, 그 화소 구동 배선에 연관된 하나의 행의 화소가 동시에 구동된다.
컬럼부(3)에는 화소의 열에 대응하여 컬럼 회로가 배열된다. 이 컬럼 회로는 화소부(1)의 수직 신호선으로부터 화소부(1)의 각각의 열의 화소 신호가 입력된다. 컬럼부(3)는 입력된 화소 신호에 대하여 고정 패턴 노이즈 제거 처리인 CDS(Correlated Double Sampling) 처리와, 신호 증폭 처리와, AD 변환 처리 등을 행한다.
수평 구동 회로(4)는 컬럼부(3)의 컬럼 회로를 순차적으로 선택하고, 이 컬럼 회로에 유지되어 있는 신호를 수평 버스(6)에 안내한다.
출력 회로(7)는 수평 버스(6)로부터의 신호를 처리하여 출력한다. 예컨대, 버퍼링만을 행하는 경우도 있고, 흑 레벨 조정, 열 불균일 보정(column variation correction), 각종의 디지털 신호 처리 등의 처리를 행하는 경우도 있다.
도 3은 이러한 일실시예에 의한 고체 촬상 소자(10)의 화소 내의 화소 회로의 구성도를 도시하고 있다. 이 예에서는, 각각 포토다이오드(PD) 등을 포함하고 수광 영역을 구성하는 4세트의 수광부(61)(61a∼61d)와, 전송 트랜지스터(62)(62a∼62d)가, 화소 회로를 구성하는 1세트의 리셋 트랜지스터(67), 증폭 트랜지스터(64) 및 선택 트랜지스터(65)를 공유한다.
광전 변환 소자인 PD 등의 수광부(61a∼61d)는, 전송 트랜지스터(62a∼62d)를 통하여 각각 플로팅 디퓨전(FD : floating diffusion)(63)에 접속되어 있다. FD(63)은, 전송 트랜지스터(62a∼62d)의 드레인에 상당하는 2개의 확산층, 증폭 트랜지스터(64)의 게이트, 및 이들을 접속하는 배선을 포함하는 노드이다. 전송 트랜지스터(62a∼62d)는 수광부(61a∼61d)의 광전자를 FD(63)에 전송한다. 증폭 트랜지스터(64)는, 게이트의 전압이 FD의 전압이므로, 선택 트랜지스터(65)가 턴온되면, FD(63)의 전위에 대응한 신호를 수직 신호선(68)에 출력한다. 리셋 트랜지스터(67)는, FD(63)의 전자를 전원(Vdd) 배선(66)에 방출함으로써, FD(63)를 리셋한다.
도 4는 도 3에 나타내는 화소 회로를 평면 상에 레이아웃한 경우의 고체 촬상 소자(10)의 구성예를 나타낸다. 여기서는, 보기 쉽게 하기 위해, FD(63)의 배선(69) 이외의 금속 배선 및 금속 배선 사이의 컨택트가 생략되어 있다. 도 4에는 도 2에서의 행 방향을 화살표 x로 나타내고 있고, 열 방향을 화살표 y로 나타내고 있다. 도 4에 나타낸 바와 같이, 한 쌍의 수광부 61a 및 61b와, 한 쌍의 수광부 61c 및 61d가 대략 대칭인 형상으로 되어 화살표 y로 나타내는 열 방향으로 배열되고, 수광부(61a∼61d) 사이에 FD(63), 리셋 트랜지스터(67), 컨택트부(70), 및 각각의 수광부(61a∼61d)의 전송 트랜지스터(62a∼62d)가 배치된다. 구체적으로, 이들은 수광부 61a와 61b의 사이 및 수광부 61c와 61d의 사이, 즉 열 방향에 관하여 하나 건너의 수광부 사이 공간(in-between space)에 배치된다. 이 경우, 수광부 61b와 61c의 간격(D1)과 수광부 61c와 61d의 간격(D2)은 상이하여, 수광부가 비등간격으로 배열된다.
화소 회로의 단면 구조를 도 5a 및 5b를 참조하여 설명한다. 도 5a는 도 4에 나타낸 개략 평면 구성도의 일부를 나타내고, 도 5b는 도 5a의 A-A' 라인을 따라 절취한 단면 구성도를 나타낸다. 도 5a 및 5b에서, 도 4에 대응하는 부분에는 동일한 도면 부호를 부여하여 중복 설명을 생략한다. 그리고, 도 5a에서는, 편의 상, 도 4에 도시된 평면 구성도를 가로로 90도 회전하여 나타낸다. 도 5b에서는, 배선, 지지 기판, 컬러 필터, 온-칩 렌즈 등을 생략하고, 실리콘 등으로 이루어지는 반도체 기판(11)과 게이트 전극(62a∼62d)만을 나타내고 있다.
본 발명은, 수광부(61a∼61d)의 깊이 방향의 형상을, 인접하는 화소 사이에서 상이하게 하고 있는 것에 특징이 있다. 도시한 예에서는, 반도체 기판(11)의 면 중의 화소 회로가 형성되는 제1 면(11A)측 상의 일부분에, 예컨대 p형의 제2 도전형 불순물 영역(21a∼21d) 및 예컨대 n형의 제1 도전형 불순물 영역(20a∼20d)이, 비등간격으로 소자 분리 영역(18)에 의해 분리되어, 수광 영역의 제1 면측 영역으로서 형성된다. 한편, 반도체 기판(11)의 면 중, 화소 회로를 형성하는 측과는 반대측으로 광입사측인 제2 면(11B)에는, 대략 등간격으로, 제1 도전형 불순물 영역(20a∼20d)과 접속하는 예컨대 비교적 저농도의 n형의 제1 도전형 불순물 영역(17a∼17d)이, 수광 영역의 제2 면측 영역으로서 형성되어, 수광부(61a∼61d)가 형성된다.
이때, 수광부(61a∼61d)의 제1 면(11A)측 영역, 즉 제2 도전형 불순물 영역(21a∼21d) 및 제1 도전형 불순물 영역(20a∼20d)과, 제2 면(11B)측 영역, 즉 제1 도전형 불순물 영역(17a∼17d)과의 접합부는, 파선(Ca∼Cd)으로 나타낸 바와 같이, 제1 면(11A)측에서의 불순물 영역의 배치 위치와, 제2 면(11B)측에서의 불순물 영역의 배치 위치에 좌우되어 상이한 형상으로 된다. 즉, 이 예에서, 각각의 접합부(Ca∼Cd)는 인접하는 화소 사이에서 상이한 위치 및 면적을 갖는 형상으로 된다. 말하자면, 반도체 기판(11)의 내부에서 불순물 영역이 서로 어긋나게 접속되는 구성으로 된다. 이와 같이 접속 위치를 적절히 선택함으로써, 수광부(61a∼61d)의 배치를, 제1 면(11A)측에서는 비등간격이어도, 광입사면측인 제2 면(11B)측에서는 대략 등간격으로 할 수 있으므로, 화소의 공간적인 샘플링이 대략 등간격으로 수행된다.
따라서, 종래는 화소의 특성을 희생시키거나 또는 광의 진로를 휘게 함으로써 해결하였던 문제를, 본 발명에서는 광전 변환된 전자의 진로를 화소마다 상이하도록 휘게 함으로써 해결하고 있다.
그리고, 불순물 영역의 층수는 도시한 예로 한정되지 않고, 2층 또는 4층 이상의 구성으로 하는 것도 가능하다. 단, p형 영역과 n형 영역의 접합면은 각각의 화소에서 대략 동일한 형상 및 동일한 면적인 것이 바람직하다. 또한, p형과 n형을 반대로 하여도 된다.
그런데, 이와 같이 인접하는 화소 사이에서 수광부의 깊이 방향의 구조가 상이한 경우에는, 구조의 상위에 따라 쉐이딩이 발생할 가능성이 있다. 즉, 도 5b에서, 화살표(La∼Ld)로 나타낸 바와 같이, 제2 면(11B)측으로부터 경사진 각도로 광이 입사했을 때, 제1 도전형 불순물 영역(17a∼17d)과 파선(Ca∼Cd)으로 에워싼 접합부 간의 상대적인 위치의 상위에 따라, 제1 도전형 불순물 영역(17a∼17d) 위의 제1 도전형 불순물 영역(20a∼20d)에 광이 도달하는 경우와 도달하지 않는 경우가 발생할 우려가 있다. 도시한 예에서는, 제1 도전형 불순물 영역 20c 및 20d에서 화살표 Lc 및 Ld의 선단부를 파선으로 나타낸 바와 같이, 제1 도전형 불순물 영역 20c 및 20d에 광이 도달하지 않는다.
이와 같은 불균일을 방지하기 위해서는, 반도체 기판(11)의 제2 면(11B)측에 대략 등간격으로 배치된 제1 도전형 불순물 영역(17a∼17d)에서 광전 변환이 충분히 행해지고, 많은 광이 이 영역(17a∼17d)을 관통하지 않는 것이 중요하다. 그러므로, 이 제1 도전형 불순물 영역(17a∼17d)이 반도체 기판(11)의 깊이 방향으로 제2 면(11B)으로부터 1 ㎛ 이상 연장하는 것이 바람직하다. 또한, 이 영역(17a∼17d)을 공핍화시켜 광전 변환된 전자를 전계에 의해 제1 면(11A)측에 보내기 위해서는, 제2 면(11B)으로부터의 깊이(ts)가 5 ㎛ 이하인 것이 바람직하다.
다음에, 본 발명의 일실시예에 관한 고체 촬상 소자의 제조 방법을 도 6a∼도 10의 제조 공정도를 참조하여 설명한다. 도 5b에 나타낸 영역의 일부분을 예로 하여 주요한 사항만을 설명한다.
공정 (1):
이 예는 SOI(Semiconductor On Insulator) 기판을 사용하는 경우이며, 도 6a에 나타낸 바와 같이, 실리콘 등으로 이루어지는 기판(13) 상에 매립 산화막 등으로 이루어지는 절연막(12)을 통하여 형성된 실리콘부 등을 반도체 기판(11)으로서 사용해도 된다. 즉, 본 발명의 실시예에 따른 고체 촬상 소자에서의 반도체 기판으로서는, 기판의 일부에 설치하는 반도체 영역이어도 된다. SOI 기판을 사용하는 경우의 실리콘부, 즉 반도체 기판(11)의 두께 t는 예컨대 4 ㎛ 정도로 비교적 두꺼운 것이 바람직하며, 반도체 기판(11)은 불순물 농도가 1015 ㎝-3 정도로 저농도인 제1 도전형, 예컨대 n형이 될 것이다.
반도체 기판(11)의 표면에 열산화에 의해 이루어지는 절연막(14)을 얇게 형성한 후, 예컨대, 1.8 ㎛ 이상의 깊이의 영역에 예컨대 p형 불순물인 붕소 등을 주입하여 제2 도전형 불순물 영역(15)을 형성한다. 이와 같이, 표면으로부터 비교적 깊은 영역에 이온 주입을 행하는 경우에는, 메가 전자 볼트를 취급할 수 있는 고에너지의 이온 주입 장치를 사용하는 것이 바람직하다. 이 제2 도전형 불순물 영역(15)은 평면 형상을 예컨대 격자형으로 하고, 각각 등간격으로 배치하여 형성된다.
공정 (2):
도 6b에 나타낸 바와 같이, 반도체 기판(11)의 제1 면(11A)으로부터 1.8 ㎛ 이하의 깊이의 영역에서, 후속 공정에서 수광부의 상부, 즉 제1 면(11A)측 영역이 되는 영역을 피하여, 붕소 등의 제2 도전형 불순물을 주입하고, 제2 도전형 불순물 영역(15)에 접속하는 제2 도전형 불순물 영역(16)을 형성한다.
수광부의 제1 면(11A)측의 영역은 비등간격으로 배치되므로, 전술한 (1)의 공정에서 주입된 깊은 위치의 제2 도전형 불순물 영역(15)과의 접속 부분은, 인접하는 화소 사이에서, 형상, 즉 접속 위치 및 접속 면적이 상이하다.
공정 (3):
다음에, 도 6c에 나타낸 바와 같이, 절연막(14)에 도달하지 않는 정도의 깊이, 즉 제1 면(11A)으로부터 약 1.8 ㎛ 내지 3.5 ㎛의 깊이의 영역에, n형의 제1 도전형 불순물의 이온 주입을 행하여, 수광부의 하부로 되는 n형의 제1 도전형 불순물 영역(17), 즉 제2 면(11B)측 영역을 형성한다. 이 경우에도, 전술한 제2 도전형 불순물 영역(15)과 마찬가지로, 메가 전자 볼트를 취급할 수 있는 고에너지의 이온 주입 장치를 사용하여 불순물 주입을 행한다.
이 이온 주입은 전술한 (1)의 공정에서 형성된 제2 도전형 불순물 영역(15)을 격자형으로 하는 개구 부분에서 행해지며, 따라서, 제1 도전형 불순물 영역(17)은 서로 등간격으로 배치된다.
그러나, 이 경우, 제1 면(11A)측 영역 내의 화소의 구성이 인접 화소들 간에 상이하므로, 이온 주입에 의한 화소 표면 부근에서의 손상(damage)도 인접 화소들 간에 상이하다. 따라서, 이러한 손상의 정도의 인접 화소간의 차를 작게 하도록, 이온 주입에 사용하기 위한 이온으로서 원자량이 작은, 예컨대 인을 사용하는 것이 바람직하다.
한편, 전자를 수광부의 제1 면(11A)측, 즉 배선 회로측에 수집하기 위해서는, 제1 면(11A)측 부근에 불순물 농도가 증가하도록 구성하는 것이 바람직하다. 그러므로, 수회에 걸쳐 제1 면(11A)측 부근에 도즈량을 증가시키면서 이온 주입하는 것이 매우 적합하다.
여기서, 이와 같은 깊은 영역으로의 이온 주입에 대하여, 제2 면(11B), 즉 배면을 노출시킨 후에, 이 배면측으로부터 비교적 낮은 에너지로 이온 주입하는 방법도 고려된다. 그러나, 본 실시예에서는, 전술한 (3)의 공정에서, 제1 면(11A)측, 즉 반도체 기판의 표면측으로부터 비교적 높은 에너지로 이온 주입을 행한다. 그 이유는 다음과 같다.
본 발명에 의한 고체 촬상 소자에서는, 인접 화소 간에 수광부의 제1 면측과 제2 면측의 접속 위치가 상이하다. 이 때문에, 인 등의 불순물의 농도에 국소적인 차이가 있으면, 인접 화소 간에 감도, 포화, 잔상 등에 불균일이 발생할 우려가 있다. 이 불균일을 방지 또는 억제하기 위해서는, 국소적인 농도차가 적어 완만한 농도 분포로 되도록, 이온 주입 후에 불순물을 더욱 많이 확산시키는 것이 바람직하다. 이를 위해서는, 주입 후에 비교적 강한 열 공정을 가하면 되지만, 그와 같은 열 공정을 가하면, 다른 이온도 확산되므로, 세부 형상이 아직 형성되어 있지 않은 소자 분리 영역이 형성되기 전에, 배면측 영역, 즉 수광부의 제2 면(11B)측 영역에의 이온 주입 공정이 행해진다.
이때, 후속의 소자 분리 영역 형성을 위해 행하는 비교적 강한 열 공정을, 제2 면(11B)측 영역으로서의 제1 도전형 불순물 영역(17)의 불순물의 확산에 사용할 수 있어, 또 다른 공정의 추가를 방지할 수 있다는 이점도 있다.
또한, 이 단계에서 이온 주입을 행하는 것은, 이온 주입이 필연적으로 제1 면(11A)측으로부터 행해진다는 것을 의미한다. 전술한 (1)∼(3)의 공정에서는, 최종적으로 주입된 영역보다 약간 좁은 면적에 이온 주입이 행해지고, 후속의 소자 분리 영역 형성을 위한 열 공정에 의한 확산을 통해, 분포가 완만하게 중첩되도록 하고 있다. 이로써, 수평 방향으로도 완만한 농도 구배가 이루어져, 전자를 수광부의 제1 면(11A)측으로 이동시키기가 용이하게 된다.
또한, 제1 면(11A)측으로부터 불순물을 주입할 때에, 소자 분리 영역의 형성 후에 주입을 행하면, 불순물이 소자 분리 영역을 통과하는 부분과 소자 분리 영역 이외를 통과하는 부분 간에, 주입 깊이가 상이하게 된다. 화소가 모두 동일한 레이아웃이면, 크게 문제가 되지 않지만, 본 발명의 고체 촬상 소자에서와 같이 화소 공유형의 회로 구성으로 하는 경우에 있어서는, 인접 화소의 레이아웃 즉 배치 구성이 상이하므로, 전술한 바와 같은 이온의 주입 깊이의 불균일은 인접 화소 간에 감도, 포화 특성 등에 차이를 발생하는 원인이 된다. 따라서, 제1 면(11A)측으로부터 이온 주입이 행해지는 경우에는, 전술한 이유 때문에도, 소자 분리 영역의 형성 전에 이온 주입을 행하는 것이 바람직하다.
공정 (4):
다음에, 도 7a에 나타낸 바와 같이, 소자 분리 영역(18)을 형성한다. 여기서는, 실리콘 등의 반도체 기판(11)에 구멍(trench)을 형성하고, 그 구멍을 예컨대 SiO2로 매립하는 STI(Shallow Trench Isolation)를 사용하고 있다. 그 도중에 약 950℃의 강한 열 공정을 통과하므로, 전술한 바와 같이, 이전의 공정에서 주입된 이온이 더 많이 확산된다.
공정 (5):
그 후, 도 7b에 나타낸 바와 같이, 절연막(14)을 통하여 게이트 전극(19)을 형성한다.
공정 (6):
도 7c에 나타낸 바와 같이, 수광부의 제1 면(11A)측 영역의 구조를 형성한다. 예컨대, 이 경우에는 n형인 제1 도전형의 비소 등을 이온 주입하여 제1 도전형 불순물 영역(20)을 형성한다. 그리고나서, 도시하지는 않았지만, 게이트 전극(19)의 측벽이 형성되어, 이 경우에는 p형인 제2 도전형의 붕소 등이 이온 주입되고, 850℃ 정도의 약한 열 공정을 통해 그다지 확산시키지 않고 활성화된다. 도시하지는 않았지만, 트랜지스터의 소스 및 드레인도 이 공정에서 형성된다.
공정 (7):
도 8에 나타낸 바와 같이, 게이트 전극(19) 상에 층간 절연층(22)을 통하여 배선층(23, 24)을 형성하고, BCB(벤조시클로부텐) 수지 등의 접착제(31)에 의해 실리콘 등의 지지 기판(32)을 부착한다.
공정 (8):
그 후, 반도체 기판(11), 즉 SOI 기판을 뒤집어, SOI의 기판(13)과 매립 산화막으로 이루어지는 절연층(12)을 연마와 에칭에 의해 제거하여, 제2 면(11B)을 노출시킨다. 또한, 제2 면(11B)의 표면에 얇은 보호 산화막을 형성하고, 도 9에 나타낸 바와 같이, 제2 면(11B)측의 표면에 붕소 등을 이온 주입하고, 레이저 어닐링 등으로 활성화하여 p형의 제2 도전형 불순물층(26)을 형성한다. 또한, 그 위에 산화막(40)을 적층 형성한다.
*공정 (9):
그 후, 도 10에 나타낸 바와 같이, 제2 면(11B) 상의 산화막(40) 위에 실리콘 질화막 등으로 이루어지는 보호막(41)을 형성하고, 또한 컬러 필터(42) 및 온-칩 렌즈(43)를 형성한다. 이들 컬러 필터(42) 및 온-칩 렌즈(43)는, 수광부를 구성하는 제2 도전형 불순물 영역(21) 및 제1 도전형 불순물 영역(20, 17)에 대응하는 위치에, 대략 등간격으로 형성된다.
본 발명에서, 등간격이라는 것은, 완전하고 엄밀한 등간격이 아니어도, 실용상 문제가 없는 레벨이면 되고, 보다 구체적으로는, 수광부의 간격의 불균일을 보정하는 특별한 신호 처리를 필요하지 않게 할 수 있는 범위이면 된다.
또한, 본 발명의 실시예에 따른 고체 촬상 소자에서는, 수광부의 제1 면측 영역과 제2 면측 영역, 즉 표면측 영역과 배면측 영역 사이에서 배치가 상이하지만, 그 상대적인 위치 관계로서 최적의 배치를 선택하는 것이 바람직하다. 일례로서, 전술한 실시예와 같이, 4개의 화소 단위로 화소가 배치되어 있는 경우에는, 이하의 방법을 이용하여 최적의 배치를 선택할 수 있다.
수광부의 표면측 영역의 예컨대 PD의 기하 중심(geometric gravity center)이 좌표축 상의 점 p1, p2, p3 및 p4의 위치에 비등간격으로 정렬되어 있고, 수광부의 배면측 영역의 PD의 기하 중심이 좌표축 상의 점q1, q2, q3 및 q4의 위치에 등간격으로 정렬되는 것으로 한다. 이 경우, 표면측 영역과 배면측 영역 간의 기하 중심의 상대적인 관계를 결정하기 위해서는, p1－q1, p2－q2, p3－q3 및 p4－q4 중 최대값 pi－qi와 최소값 pj－qj(i와 j는 각각 1, 2, 3, 4 중의 하나)가 pi－qi=－(pj－qj)를 충족하면 된다. 이것은, PD의 표면측 영역과 배면측 영역 사이에서의 기하 중심의 어긋남의 최대값이 최소로 된다는 것을 의미한다.
도 5b의 예에서, 수광부 61b 및 61c가 기하 중심의 어긋남의 최대값과 최소값을 제공하고, 수광부 61a 및 61d가 최대값과 최소값 사이의 값을 취하고 있다. 수광부 61b와 61c는, 좌우를 반전하면 동일한 형상으로 되지만, 지금 그대로는 입사광 Lb 및 Lc에 대한 형상이 상이하므로, 수광부 61b와 61c는 형상이 상이하게 된다.
그리고, 4개 화소 단위로 화소가 배치되는 이외의 경우에도, 이 방법을 적용할 수 있는 것은 자명하다.
지금까지, 열 방향의 4개의 화소를 공유하는 구성을 예로 하여 설명하였으나, 화소의 공유 방법은 그 밖에도 각종의 구성이 제안되어 있다. 예컨대, 도 11에 나타낸 바와 같이, 열 방향으로 2개의 인접 화소를 공유하는 구성, 및 도 12에 나타낸 바와 같이, 열 방향 및 행 방향으로 2개의 화소씩, 즉 2행 2열의 4개의 화소를 공유하는 구성도 있다. 도 11 및 도 12에서, 도 4에 대응하는 부분에는 동일한 도면 부호를 부여하여 중복 설명을 생략한다. 본 발명은, 도 11 및 도 12의 경우를 포함하여, 복수의 화소가 화소 회로를 공유하는 각종의 고체 촬상 소자에도 마찬가지로 적용할 수 있다. 그리고, 도 11에 나타낸 예에서, 배선(69)은 수광부 위에도 배치되지만, 본 발명의 고체 촬상 소자는 배면 입사형 소자로서 구성되므로, 아무런 문제도 없다. 종래의 표면 입사형 구성으로 하는 경우에는, 입사광이 방해를 받게 되므로, 이와 같이 PD 위를 배선이 횡단하는 구성을 채용하지 못할 수도 있다. 그러나, 배면 입사형 구성으로 함으로써, 이와 같이 배선의 배치 위치의 자유도를 높일 수 있으므로, 화소 및 회로 구성의 추가의 미세화가 가능하게 된다.
전술한 본 발명의 일실시예에 따른 고체 촬상 소자의 배면측, 즉 제2 면(11B)측으로부터 본 수광부의 평면 구성도를 도 13에 나타낸다. 도 13에 나타낸 바와 같이, 이 예에서, 수광부(61)의 제2 면(11B)측 영역 및 입사측 영역인 제1 도전형 불순물 영역(17)은 대략 등간격으로 배치된다. 일례로서, 싱글-CCD 카메라용의 컬러 고체 촬상 장치에서 각각의 컬러, 즉 녹색(G), 적색(R) 및 청색(B)에 대응하는 제1 도전형 불순물 영역(17)의 배치예를 도 12에 나타낸다.
전술한 바와 같이, 본 발명의 실시예에 따른 고체 촬상 소자에서, 수광부의 제2 면측 영역, 즉 배면측 영역의 배치를 대략 등간격으로 하는 것은, 완전하고 엄밀하게 등간격이 아니어도, 실용상 문제가 없는 범위이면 된다. 즉, 미묘하게 간격이 상이하게 되어도, 후단의 신호 처리에서, 샘플링이 등간격으로 행해지는 것으로서 취급할 수 있는 레벨이면 문제가 없다.
또한, 수광부(61)의 배면측 영역, 즉 제1 도전형 불순물 영역(17)의 형상 및 면적은 모두 동일한 것이 바람직하지만, 등간격으로 배치되어 있으면, 형상 및 면적이 반드시 전부 동일할 필요는 없다.
예컨대, 도 14에서는, 배면측으로부터 p형 웰(p-well) 등에 컨택트를 떨어뜨리는 것으로 가정하여 컨택트부(70)가 제1 도전형 불순물 영역(17) 사이에 배치되도록 구성되며, 제1 도전형 불순물 영역(17)의 일부가 생략된 평면 형상의 예가 도시되어 있다. 이와 같은 평면 형상으로 하는 경우에는, 중심의 위치가 엄밀하게는 등간격을 이루지 못하게 된다. 그러나, 이와 같은 구성으로 하는 경우에도, 후단의 신호 처리에서 샘플링이 등간격으로 행해지는 것으로 취급될 수 있는 레벨이면 된다.
또한, 예컨대, 분광 감도(spectral sensitivity)를 정렬하기 위하여, 도 15에 나타낸 바와 같이, 컬러 필터의 위치에 대응하여 배면측 영역으로서의 제1 도전형 불순물 영역(17)의 면적을 상이하게 하는 것도 가능하다. 도 15에 나타낸 예에서는, 제1 도전형 불순물 영역(17)의 각각의 면적이 다르지만, 중심의 위치는 등간격으로 정렬되어 있다.
예컨대, 청색 감도의 취득이 어려울 때에는, 도 15에 나타낸 바와 같이, 청색 컬러 필터에 대응하는 수광부(61), 이 경우에는 제1 도전형 불순물 영역(17B) 만을 그들의 면적을 크게 하여 제작함으로써, 청색 감도를 높이는 것이 가능하게 된다.
이상 설명한 본 발명의 실시예에 따른 고체 촬상 소자를 사용하여, 도 16에 나타낸 바와 같이, 본 발명의 실시예에 따른 촬상 장치(100)를 제작할 수 있다.
도 16에 나타내는 촬상 장치(100)는, 휴대 전화기, 디지털 스틸 카메라, 비디오 카메라, 및 그 외의 촬상 기능을 가지는 전자 기기로서 구성된다. 촬상 장치(100)는, 촬상 광학부(101), 고체 촬상 소자(102), 신호 처리부(103), 및 예컨대 이 신호 처리부(103)에 전송 버스 라인(104)에 의해 접속되는 임시 기억부(105), 표시부(106), 기록 장치(107), 조작부(108) 및 전원부(109)를 포함한다.
촬상 광학부(101)는 각종 렌즈, 셔터, 조리개 기구 등으로 이루어지고, 피사체의 광을 고체 촬상 소자(102)에 안내한다. 고체 촬상 소자(52)는, 본 발명의 전술한 실시예에 따른 고체 촬상 소자이며, 촬상 광학부(101)를 통해 결상된 피사체의 광을 광전 변환함으로써 신호로서 출력한다. 신호 처리부(103)는, 디지털 신호를 처리하는 DSP(Digital Signal Processors) 등으로 구성되며, 고체 촬상 소자(102)로부터 출력된 화상 신호에 포맷 등의 처리를 가하여, 표시용 데이터 또는 기록용 데이터로 변환한다.
임시 기억부(105)는 RAM(Random Access Memory) 등을 포함하며, 신호 처리부(103)에 의해 처리된 화상 데이터를 일시적으로 기록한다. 표시부(106)는 액정 표시 장치 등을 포함하며, 신호 처리부(103)에 의해 처리된 화상 데이터를 표시한다. 기록 장치(107)는, 플래시 메모리, EPROM(Erasable Programmable ROM), HD(하드 디스크) 등을 포함하며, 화상 데이터를 기록한다. 조작부(108)는, 촬상 장치(100)의 동작을 제어하는 제어 신호를 외부로부터 입력하는 셔터 버튼, 각종 기능 키, 커서 등을 포함한다. 전원부(109)는 촬상 장치(100)의 전술한 각각의 부에 동작 전원을 공급한다.
촬상 장치(100)를 전술한 실시예에 따른 고체 촬상 소자를 사용하여 구성함으로써, 등간격 샘플링에 의한 신호 처리를 행할 수 있으므로, 신호 처리의 번잡화를 방지할 수 있다.
그리고, 촬상 장치(100)는 전술한 구성으로 한정되지 않고, 그 외의 다양한 구성에 의해 형성할 수 있다.
이상 설명한 바와 같이, 본 발명의 고체 촬상 소자 및 촬상 장치에 의하면, 복수의 화소에 대하여 공통의 화소 회로를 설치함으로써, 화소의 미세화에 따라 화소수의 증대화를 도모하면서, 수광부의 배면측 영역을 배면 입사형 소자로서 대략 등간격으로 배치함으로써, 입사광을 등간격으로 샘플링할 수 있다.
또한, 신호 처리부 예컨대 DSP의 선택의 폭이 넓게 되고, 또한 쉐이딩 보정 및 그 외에 신호 처리의 번잡화를 방지할 수 있다. 그 결과, 신호 처리가 경감되어, 화상이 선명하게 된다. 또한, 등간격 샘플링에 의하여, 화소의 특성이 저하되지 않고, 비교적 깨끗한 화상을 촬상할 수 있다.
전술한 바와 같이, 화소 공유의 레이아웃 때문에 PD가 비등간격으로 배치되어도, 입사광을 등간격으로 샘플링할 수 있다.
이로써, PD가 비등간격으로 배치되는 종래의 고체 촬상 소자와는 달리, 다음의 이점을 얻을 수 있다.
a) 신호 처리가 간명하며, 결과적으로 비교적 선명한 화상을 제공할 수 있다.
b) CMOS 센서의 제품마다에 대하여 신호 처리부, 예컨대 DSP 시스템을 설계할 필요가 없고, 화소의 배치에 따라 신호 처리부의 시스템을 상이하게 할 필요가 없다.
c) 줄무늬 패턴을 촬영한 때의 줄무늬의 간격 및 컬러링 방식(coloring manner)의 재현성이 만족스럽다.
d) 많은 신호 처리 IC를 선택사항으로 가질 수 있으므로, 장치의 구성 방법이 다양화된다.
e) 입사 수광부의 비등간격에 기인하여, 쉐이딩이 발생하는 양태가 변화되지 않는다. 예컨대, 흰색 피사체를 촬상하였을 때, 상단과 하단이 색을 띄게 되고 또한 상이한 색상으로 색을 띄게 되어 보정이 곤란하게 되는 경우가 없고, 신호 처리의 번잡화를 방지할 수 있다.
또한, 종래의 고체 촬상 소자에서, 화소 회로가 공유되고, 수광부가 비등간격으로 배치됨에 의한 문제를 해결하는 방법에 대하여, 본 발명을 적용하는 경우에는, 다음의 효과를 얻을 수 있다.
f) 개구의 형상에 제한을 둘 필요가 없고, 수광부의 면적이 감소되는 것을 방지할 수 있다.
g) 변환 이득 등의 화소 회로의 특성이 저하되는 것을 방지할 수 있다.
h) 수광부의 면적을 표면 입사형과 비교하여 확보 가능하므로, 감도의 저하를 방지할 수 있다.
i) 화소 사이즈가 상이한 CMOS 센서 등의 고체 촬상 소자를 새롭게 설계할 때마다, 굴절률이 상이한 재료를 다시 선택하고, 층내 렌즈(in-layer lens)의 형상을 다시 설계하는 등의 작업이 필요하였지만, 이와 같은 번잡한 작업이 불필요하게 된다.
그리고, 본 발명은 전술한 실시예에서 설명한 구성으로 한정되지 않고, 그 외에 본 발명 구성을 벗어나지 않는 범위에서 각종의 변형, 변경, 조합 및 부분 조합이 가능하다.
<색인어>
수광 영역, 화소 회로, 이미지 센서, 포토다이오드, 소자 분리 영역

Claims (30)

  1. 촬상 소자에 있어서,
    제1 면측과, 광입사측으로서, 상기 제1 면측의 반대측인 제2 면측을 가지는 반도체 기판,
    상기 반도체 기판의 상기 제1 면측에 배치되는 복수의 트랜지스터; 및
    상기 반도체 기판에 배치되는 제1 수광부, 제2 수광부 및 제3 수광부
    를 포함하고,
    상기 제1, 제2 및 제3 수광부는 각각, 상기 반도체 기판의 상기 제1 면측에 인접하여 위치하는 제1 불순물 영역 및 상기 반도체 기판의 상기 제2 면측에 인접하여 위치하는 제2 불순물 영역을 포함하며,
    상기 제1 수광부 및 상기 제2 수광부는 상기 복수의 트랜지스터 중 적어도 하나의 공유 트랜지스터를 공유하고,
    상기 제2 수광부는 상기 제3 수광부와 인접해 있고,
    상기 제1, 제2 및 제3 수광부에 포함되는 각각의 상기 제2 불순물 영역은 등간격(even interval)으로 배치되며,
    상기 제1 수광부의 제1 불순물 영역과 상기 제2 수광부의 상기 제1 불순물 영역 사이의 최단 거리는, 상기 제2 수광부의 제1 불순물 영역과 상기 제3 수광부의 상기 제1 불순물 영역 사이의 최단 거리와 상이하고,
    상기 제1 수광부의 제1 불순물 영역과 상기 제2 수광부의 제1 불순물 영역 사이의 최단 거리가, 상기 제1 수광부의 제2 불순물 영역과 상기 제2 수광부의 제2 불순물 영역 사이의 최단 거리보다 좁은,
    촬상 소자.
  2. 제1항에 있어서,
    상기 제1 불순물 영역의 불순물 농도는, 그에 대응하는 제2 불순물 영역의 불순물 농도보다 큰, 촬상 소자.
  3. 제2항에 있어서,
    상기 복수의 트랜지스터가, 상기 제1 수광부 및 상기 제2 수광부에 각각 연관되는 제1 전송 트랜지스터 및 제2 전송 트랜지스터를 포함하고,
    상기 제1 및 제2 전송 트랜지스터는, 상기 제1 및 제2 수광부 각각의 제1 불순물 영역에서 수집되는 전하가 상기 제1 및 제2 수광부에 의해 공유되는 플로팅 디퓨전(floating diffusion)으로 선택적으로 전송되도록 배치되어 있는,
    촬상 소자.
  4. 제3항에 있어서,
    상기 적어도 하나의 공유 트랜지스터는, 전하가 상기 플로팅 디퓨전에서 회로 노드로 선택적으로 방전되도록 배치된 리셋 트랜지스터를 포함하는,
    촬상 소자.
  5. 제4항에 있어서,
    상기 리셋 트랜지스터의 일부가 상기 제1 및 수광부의 제1 불순물 영역과 상기 제2 수광부의 제1 불순물 영역의 사이에 배치된,
    촬상 소자.
  6. 제3항에 있어서,
    상기 플로팅 디퓨전의 전위에 대응하는 신호가 신호선으로 출력되도록 하기 위해, 상기 적어도 하나의 공유 트랜지스터가, 상기 플로팅 디퓨전에 연결된 증폭 트랜지스터를 포함하는,
    촬상 소자.
  7. 제6항에 있어서,
    상기 적어도 하나의 공유 트랜지스터가, 상기 증폭 트랜지스터의 작동을 선택적으로 이네이블(enable)하도록 배치된 선택 트랜지스터를 더 포함하는,
    촬상 소자.
  8. 제6항에 있어서,
    상기 증폭 트랜지스터의 일부가 상기 제2 수광부의 제1 불순물 영역과 상기 제3 수광부의 제1 불순물 영역의 사이에 배치되는,
    촬상 소자.
  9. 제3항에 있어서,
    상기 촬상 소자는, 상기 반도체 기판에 배치되는 제4 수광부 및 제5 수광부를 더 포함하고,
    상기 제4 및 제5 수광부는 각각, 상기 반도체 기판의 제1 면측에 인접하여 위치한 제1 불순물 영역 및 상기 반도체 기판의 상기 제2 면측에 인접하여 위치한 제2 불순물 영역을 포함하며;
    상기 복수의 트랜지스터는, 상기 제4 및 제5 수광부에 각각 연관되는 제4 전송 트랜지스터 및 제5 트랜지스터를 더 포함하고,
    상기 제4 및 제5 전송 트랜지스터는, 상기 제4 및 제5 수광부 각각의 제1 불순물 영역에서 수집되는 전하가 상기 플로팅 디퓨전으로 선택적으로 전송되도록 배치된,
    촬상 소자.
  10. 제9항에 있어서,
    상기 제1 수광부 및 상기 제2 수광부가 제1 열에 배치되고,
    상기 제4 수광부 및 상기 제5 수광부가, 상기 제1 열에 평행하고 또한 인접해 있는 제2 열에 배치되고,
    상기 플로팅 디퓨전은, 상기 제1, 제2, 제4 및 제5 수광부의 제1 불순물 영역들에 의해 둘러싸이도록, 상기 제1 열과 상기 제2열의 사이에 배치되는,
    촬상 소자.
  11. 제10항에 있어서,
    적어도 하나의 공유 트랜지스터가:
    전하가 상기 플로팅 디퓨전에서 회로 노드로 선택적으로 방전되도록 배치된 리셋 트랜지스터;
    상기 플로팅 디퓨전의 전위에 대응하는 신호가 신호선으로 출력되도록 하기 위해, 상기 플로팅 디퓨전에 연결되는 증폭 트랜지스터; 및
    상기 증폭 트랜지스터의 작동을 선택적으로 이네이블하도록 배치되는 선택 트랜지스터
    를 포함하는, 촬상 소자.
  12. 제11항에 있어서,
    상기 리셋 트랜지스터, 상기 증폭 트랜지스터 및 상기 선택 트랜지스터가, 상기 제2 열에 평행하고 또한 인접해 있는 제3 열에 배치된,
    촬상 소자.
  13. 제1항에 있어서,
    상기 제1 수광부의 제1 불순물 영역과 상기 제2 수광부의 제1 불순물 영역의 사이에 배치되는 제1 소자 분리 영역을 더 포함하는 촬상 소자.
  14. 제13항에 있어서,
    상기 제2 수광부의 제1 불순물 영역과 상기 제3 수광부의 제1 불순물 영역의 사이에 배치된 제2 소자 분리 영역을 더 포함하는 촬상 소자.
  15. 제14항에 있어서,
    상기 제1 및 제2 소자 분리 영역이 STI(Shallow Trench Isolation) 영역을 포함하는, 촬상 소자.
  16. 제1항에 있어서,
    상기 제2 수광부의 제1 불순물 영역과 상기 제3 수광부의 제1 불순물 영역의 사이에 배치된 소자 분리 영역을 더 포함하는 촬상 소자.
  17. 제16항에 있어서,
    상기 소자 분리 영역이 STI(Shallow Trench Isolation) 영역을 포함하는, 촬상 소자.
  18. 1항에 있어서,
    상기 제2 수광부가 상기 제1 수광부와 상기 제3 수광부의 사이에 배치된, 촬상 소자.
  19. 제6항에 있어서,
    수직 구동 회로;
    상기 신호선에 연결되고, 상기 신호에 대하여 CDS(Correlated Double Sampling) 처리를 행하도록 구성되며, 상기 신호를 디지털 신호로 변환하고, 상기 디지털 신호를 수평 버스에 공급하는 컬럼 회로; 및
    상기 수평 버스에 연결되고, 상기 수평 버스로부터의 상기 디지털 신호를 수신 및 처리하도록 구성된 출력 회로
    를 더 포함하는 촬상 소자.
  20. 제19항에 있어서,
    상기 출력 회로는 흑 레벨 조정 처리를 수행하여 상기 디지털 신호의 조절하도록 구성된,
    촬상 소자.
  21. 제19항에 있어서,
    상기 출력 회로는 보정 처리를 수행하여 상기 디지털 신호를 보정하도록 구성된,
    촬상 소자.
  22. 제19항에 있어서,
    상기 출력 회로로부터 수신된 처리된 디지털 신호를 저장하도록 구성된 메모리를 더 포함하는 촬상 소자.
  23. 제1항에 있어서,
    상기 제1, 제2 및 제3 수광부에 각각 대응하며, 상기 반도체 기판의 상기 제2 면측에 인접하여 배치되는 제1, 제2 및 제3 온-칩 렌즈(on-chip lens)를 더 포함하는 촬상 소자.
  24. 제23항에 있어서,
    상기 제1, 제2 및 제3 온-칩 렌즈는, 상기 제1, 제2 및 제3 수광부 각각의 제2 불순물 영역들과 대응하는 위치에 등간격으로 배치된,
    촬상 소자.
  25. 제24항에 있어서,
    상기 제1, 제2 및 제3 온-칩 렌즈 각각과, 상기 반도체 기판의 제2 면측의 사이에 배치된 제1, 제2 및 제3 컬러 필터를 더 포함하는 촬상 소자.
  26. 제25항에 있어서,
    상기 제1, 제2 및 제3 컬러 필터는, 상기 제1, 제2 및 제3 수광부 각각의 제2 불순물 영역들과 대응하는 위치에 등간격으로 배치된,
    촬상 소자.
  27. 제25항에 있어서,
    상기 제1, 제2 및 제3 컬러 필터 각각과, 상기 반도체 기판의 제2 면측의 사이에 배치된 산화막을 더 포함하는 촬상 소자.
  28. 제27항에 있어서,
    상기 산화막과, 상기 제1, 제2 및 제3 컬러 필터의 사이에 배치된 실리콘 질화막을 더 포함하는 촬상 소자.
  29. 제25항에 있어서,
    상기 제1, 제2 및 제3 컬러 필터가, 녹색, 적색 및 청색 중에서 적어도 두 가지의 서로 다른 컬러가 선택된 필터를 포함하는,
    촬상 소자.
  30. 제1항에 있어서,
    상기 제1 수광부와 상기 제2 수광부가, 상기 반도체 기판의 상기 제1 면측과 상기 제2 면측 사이의 깊이 방향으로의 단면 형상이 상이한,
    촬상 소자.
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