KR101508114B1 - 반도체장치, 반도체소자 및 기판 - Google Patents

반도체장치, 반도체소자 및 기판 Download PDF

Info

Publication number
KR101508114B1
KR101508114B1 KR20080026760A KR20080026760A KR101508114B1 KR 101508114 B1 KR101508114 B1 KR 101508114B1 KR 20080026760 A KR20080026760 A KR 20080026760A KR 20080026760 A KR20080026760 A KR 20080026760A KR 101508114 B1 KR101508114 B1 KR 101508114B1
Authority
KR
South Korea
Prior art keywords
electrode
semiconductor element
input
wiring pattern
terminal
Prior art date
Application number
KR20080026760A
Other languages
English (en)
Other versions
KR20090023023A (ko
Inventor
아키라 나카야마
Original Assignee
라피스 세미컨덕터 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 라피스 세미컨덕터 가부시키가이샤 filed Critical 라피스 세미컨덕터 가부시키가이샤
Publication of KR20090023023A publication Critical patent/KR20090023023A/ko
Application granted granted Critical
Publication of KR101508114B1 publication Critical patent/KR101508114B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

반도체소자를 보다 소형화할 수 있는 반도체장치, 해당 반도체소자 및 기판을 얻는다. 반도체소자(12)에 대하여, 저항 래더(80)와의 거리가 반도체소자(12)의 짧은 변과의 거리보다 가까운 위치에 저항 래더용 전극(82a∼82e)을 설치하는 한편, 절연성 필름(18)에 대하여, 입력측 아우터 리드(22)와 저항 래더용 전극(82a∼82e)을 접속하는 저항 래더용 접속 패턴(21) 및 금속배선 패턴 54을 설치한다.
반도체소자, 저항 래더, 절연성 필름, 아우터 리드

Description

반도체장치, 반도체소자 및 기판{SEMICONDUCTOR DEVICE, SEMICONDUCTOR ELEMENT AND SUBSTRATE}
본 발명은, 반도체장치, 반도체소자 및 기판에 관한 것이다.
도 12에는, 표시장치용 드라이버로서 ＣＯＦ(Chip On Film)법을 적용하여 작제된 종래의 반도체장치 100A의 구성의 일례가 도시되고 있다.
동 도면에 나타내는 바와 같이, 이 반도체장치 100A는, ＩＣ(Integrated Circuit)칩으로서 구성된 반도체소자(12)과, 기판으로서 기능하는 필름으로 구성된 절연성 필름(18)을 가지고 있으며, 반도체소자(12)가 절연성 필름(18)에 탑재됨으로써 구성되고 있다.
반도체소자(12)에는, 각각 미리 정해진 위치에 배치된 4개의 저항기 80a,80b,80c,80d가 직렬접속되어 구성되고, 해당 반도체소자(12)로부터 표시장치에 대하 출력하는 출력 전압의 기준이 되는 레퍼런스 전압을 생성하는 저항 래더(80)가 구비되고 있다. 또한 반도체소자(12)에는, 해당 반도체소자(12)의 제1 변을 따라 형성된 5개의 저항 래더용 전극 82a,82b,82c,82d,82e가 구비되고 있다. 또한, 반도체소자(12)에는, 저항 래더용 전극 82a 및 저항 래더용 전극 82e와 저항 래더(80)의 상기 직렬접속의 단부를 접속하는 반도체소자 내부배선 86과, 저항 래더용 전극 82b∼82d와 저항 래더(80)의 상기 직렬접속의 중간 접속부를 접속하는 반도체소자 내부배선 88이 구비되고 있다. 또한, 저항 래더용 전극 82a의 표면상에는 Ａｕ(금) 범프 84a가, 저항 래더용 전극 82b의 표면상에는 Ａｕ범프 84b가, 저항 래더용 전극 82c의 표면상에는 Ａｕ범프 84c가, 저항 래더용 전극 82d의 표면상에는 Ａｕ범프 84d가, 저항 래더용 전극 82e의 표면상에는 Ａｕ범프 84e가, 각각 설치되고 있다.
한편, 절연성 필름(18)에는, 해당 절연성 필름(18)의 반도체소자(12)가 탑재되지 않는 비탑재 영역에 설치되어 외부접속용 단자로서 기능하는 입력측 아우터 리드(22) 및 출력측 아우터 리드(24)가 구비되고 있다. 또한 절연성 필름(18)에는, 절연성 필름(18)의 반도체소자(12)가 탑재되는 탑재 영역에 형성되어 대응하는 저항 래더용 전극 82a,82b,82c,82d,82e에 접속되는 저항 래더용 접속 노드 21a와, 상기 비탑재 영역에서 상기 탑재 영역에 걸쳐 형성되어 입력측 아우터 리드(22)와 저항 래더용 접속 노드 21a를 접속하는 저항 래더용 접속 패턴(21)이 구비되고 있다.
반도체장치 100A에서는 입력측 아우터 리드(22)로부터 신호를 입력하고, 반도체소자(12)안에 있어서 소정의 변환을 실시한 후, 출력측 아우터 리드(24)로부터 변환후의 신호를 출력한다. 또한, 도 12에서는, 착종을 회피하기 위해, 반도체소자(12)의 내부회로에 대해서는 저항 래더(80)만을 도시하고, 그 외의 내부회로(예를 들면 로직부, 레벨 변환부, 래치부, DA변환부, 전압 생성부 등)의 도시는 생략하고 있다.
도 12에도 나타내는 바와 같이, 일반적으로 저항 래더는, 반도체소자(12)의 짧은 변과 영역의 형편상, 구부릴 수 있는 배치가 된다. 또한 도 12에 도시되는 저항 래더는 일례로서 도 13에 도시되는 회로 구성이 되지만, 이 회로의 특성을 변동시키지 않기 위해 반도체소자 내부배선 86과 반도체소자 내부배선 88, 특히 반도체소자 내부배선 86의 임피던스를 최대한 낮게 할 필요가 있으며, 이 때문에 반도체소자 내부배선 86 및 반도체소자 내부배선 88의 배선 폭을 굵게 할 필요가 있고, 이 결과로서 반도체소자(12)의 면적을 크게 할 필요가 있다는 문제가 있었다.
이 문제를 해결하기 위해 적용할 수 있는 기술로서, 특허문헌 1에는, 반도체장치의 소형화 및 경량화를 실현하는 것을 목적으로 하여, 기판 위에 형성된 배선 패턴과 반도체소자 상의 주변부에 있어서의 제1접속 단자형성 영역에 형성된 제1접속 단자를 접속하는 것으로 반도체소자를 기판 위에 실장하여 이루어지는 반도체장치에 있어서, 상기 반도체소자 위에, 상기 제1접속 단자형성 영역 외에도, 상기 반도체소자에 신호를 입력 혹은 상기 반도체소자로부터 신호를 출력하는 제2접속 단자를 구비하고, 상기 기판 위에, 상기 제2접속 단자와 상기 배선 패턴을 접속하는 및/또는 상기 제2접속 단자와 별도의 제2접속 단자를 접속하는 접속용 배선을 구비하는 것을 특징으로 하는 기술이 개시되고 있다.
이 기술에 의하면, 반도체소자회로와 배선 패턴과의 접속을 접속용 배선으로도 행할 수 있기 때문에, 표면 또는 내부에서 인회하고 있던 배선을 접속용 배선으로 대용할 수 있는 결과, 반도체소자의 소형화 및 경량화를 실현할 수 있다.
[특허문헌 1] 일본국 공개특허공보 특개 2006-80167호
그러나, 상기 특허문헌 1에 개시되어 있는 기술에서는, 반도체소자회로로부터의 출력에 대한 배선을 줄이는 것은 가능하지만, 반도체소자에 대하여 입력되는 신호에 관해서는 전혀 고려되고 있지 않았다. 특히, 반도체소자상의 주변부에 대해 제1접속 단자를 형성한다는 기존에 이루어진 개념에 근거해서는 반도체소자의 소형화에 대해 불충분했다.
본 발명은, 상기 문제점을 해결하기 위해 행해진 것으로, 반도체소자를 보다 소형화 할 수 있는 반도체장치, 해당 반도체소자 및 기판을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 청구항 1에 기재된 반도체장치는, 외부입력 단자 및 외부출력 단자와, 상기 외부입력 단자와 상기 외부출력 단자의 각각에 접속된 복수의 배선 패턴이 형성된 기판 위에 사각형의 반도체소자를 탑재하는 반도체장치로서, 상기 반도체소자는 기준전압 사이를 분압함으로써 복수의 계조전압을 생성하는 전압 생성부와, 상기 전압 생성부의 근방에 형성된 복수의 기준전압 입력전극과, 상기 전압 생성부와 상기 기준전압 입력전극을 접속하는 내부배선을 구비하고, 상기 기판은, 상기 외부입력 단자와 상기 기준전압 입력전극을 접속하는 저항 래더용 접속 패턴을 구비한 것을 특징으로 한다.
또한, 상기 전압 생성부의 근방은, 가장 가까이에 존재하는 기능 블록이 전압 생성부인 위치를 의미한다.
이와 같이, 청구항 1에 기재된 반도체장치에 의하면, 반도체소자에 대하여, 전압 생성부의 근방에 기준전압 입력전극을 설치하는 한편, 기판에 대하여, 외부입력 단자와 기준전압 입력전극을 접속하는 저항 래더용 접속 패턴을 설치하고 있기 때문에, 반도체소자를 보다 소형화할 수 있다.
한편, 상기 목적을 달성하기 위해, 제7항에 있어서의 반도체장치는, 외부입력 단자 및 외부출력 단자와, 상기 외부입력 단자와 상기 외부출력 단자의 각각에 접속된 복수의 배선 패턴이 형성된 기판 위에 사각형의 반도체소자를 탑재하는 반도체장치로서, 상기 반도체 소자는, 제1 변을 따른 복수의 입력용 전극형성 영역에 형성되는 제1전극과, 제1변에 서로 마주보는 변을 따라 형성된 제2전극과, 기준전압 사이를 분압함으로써 복수의 계조전압을 생성하는 전압 생성부와, 상기 전압 생성부의 근방에 형성된 복수의 기준전압 입력전극과, 디코더에 의해 상기 전압 생성부로부터 선택된 계조전압을 상기 제2전극에 출력하는 출력부를 구비하고, 상기 기판은, 상기 외부입력 단자와 상기 제1전극을 접속하는 제1배선 패턴과, 상기 외부출력 단자와 상기 제2전극을 접속하는 제2배선 패턴과, 상기 외부출력 단자와 상기 기준전압 입력전극을 접속하는 동시에, 상기 입력용 전극 형성 영역 사이에 규정되는 입력용 전극 비형성 영역에 대응하는 영역을 경유하는 저항 래더용 접속 패턴을 구비한 것을 특징으로 한다.
또한, 상기 전압 생성부의 근방은, 가장 가까이에 존재하는 기능 블록이 전압 생성부인 위치를 의미한다.
이와 같이, 제7항에 기재한 반도체장치에 의하면, 반도체소자에 대하여, 전압 생성부의 근방에 기준전압 입력전극을 설치하는 한편, 기판에 대하여, 외부입력 단자와 기준전압 입력전극을 접속하는 저항 래더용 접속 패턴을 설치하고 있기 때문에, 반도체소자를 보다 소형화할 수 있다.
또한 상기 목적을 달성하기 위해, 청구항 10에 기재된 반도체소자는, 외부입력 단자 및 외부출력 단자와, 상기 외부입력 단자와 상기 외부출력 단자의 각각에 접속된 복수의 배선패턴이 형성된 기판 위에 탑재되어 반도체장치를 구성하는 반도체소자로서, 기준전압 사이를 분압함으로써 복수의 계조전압을 생성하는 전압 생성부와, 상기 전압 생성부의 근방에 형성된 복수의 기준전압 입력전극과, 상기 전압 생성부와 상기 기준전압 입력전극을 접속하는 내부배선을 구비한 것을 특징으로 한다.
따라서, 청구항 10에 기재된 반도체소자에 의하면, 청구항 1에 기재된 반도체소자와 동일한 것이므로, 청구항 1에 기재된 기판과 조합함으로써, 청구항 1에 기재한 발명과 마찬가지로, 반도체소자를 보다 소형화할 수 있다.
또한 상기 목적을 달성하기 위해, 청구항 11에 기재된 기판은, 외부입력 단자 및 외부출력 단자와, 상기 외부입력 단자와 상기 외부출력 단자의 각각에 접속된 복수의 배선 패턴이 형성된 기판으로, 기준전압 사이를 분압함으로써 복수의 계조전압을 생성하는 전압 생성부와, 상기 전압 생성부의 근방에 형성된 복수의 기준전압 입력전극과, 상기 전압 생성부와 상기 기준전압 입력전극을 접속하는 내부배선을 구비한 반도체소자가 탑재됨으로써 반도체장치를 구성하는 기판으로서, 상기 외부입력 단자와 상기 기준전압 입력전극을 접속하는 저항 래더용 접속 패턴을 구비한 것을 특징으로 한다.
따라서, 청구항 11에 기재된 기판에 의하면, 청구항 1에 기재된 기판과 동일한 것이므로, 청구항 1에 기재된 반도체소자와 조합함으로써, 청구항 1에 기재된 발명과 마찬가지로, 반도체소자를 보다 소형화할 수 있다.
본 발명의 반도체장치, 반도체소자 및 기판에 의하면, 반도체소자를 보다 소형화할 수 있는 효과를 얻을 수 있다.
이하, 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
[제1 실시예]
도 1 및 도 2에는, 표시장치용 드라이버로서 ＣＯＦ(Chip On Film)법을 적용하여 작제된 본 실시예에 따른 반도체장치 10A의 구성이 도시되고 있다. 또한, 도 1은 반도체장치 10A의 구성을 나타내는 평면도이며, 도 2a는 반도체장치 10A의 그라운드 배선에 관한 부분의 구성을 나타내는 평면도이며, 도 2b는 반도체장치 10A의 전원 배선에 관한 부분의 구성을 나타내는 평면도이다.
도 1 및 도 2에 나타내는 바와 같이, 이 반도체장치 10A는, IC(Integrated Circuit) 칩으로서 구성된 반도체소자(12)와, 기판으로서 기능하는 필름(테이프)으로 구성된 절연성 필름(18)을 가지고 있으며, 반도체소자(12)가 절연성 필름(18)에 탑재됨으로써 구성되고 있다.
대략 사각형의 반도체소자(12)에는, 해당 반도체소자(12)의 표면의 제1 변을 따라 형성된 그라운드 레벨 입력용의 전극인 그라운드 단자전극(알루미늄 패드) 14a와 그라운드 단자전극 14a의 표면 위에 설치된 Ａｕ(금) 범프 16a와, 해당 반도체소자(12)의 상기 제1 변을 따라 형성된 전원 입력용의 전극인 전원 단자전극(알루미늄 패드) 14b와, 전원 단자전극 14b의 표면 위에 설치된 Ａｕ범프 16b가 구비되고 있다. 그라운드 단자전극 14a와 전원 단자전극 14b를 총칭하여 제1전극(14)이라고 부른다. 또한 반도체소자(12)에는, 해당 반도체소자(12)의 상기 제1 변의 마주보는 변을 따라 형성된 신호 출력용의 전극인 드라이버 출력 단자전극(알루미늄 패드)(25)과, 드라이버 출력 단자전극(25)의 표면 위에 설치된 Ａｕ범프 26과, 반도체소자 내부 그라운드 배선 28a과, 반도체소자 내부 전원 배선 28b와, 상기 제1 변의 마주보는 변을 따라 형성되어, 각각 미리 정해진 표시장치를 구동시키는 신호를 출력하는 반도체소자 내부 출력부 30A∼반도체소자 내부 출력부 30D가 구비되어 있다. 반도체소자 내부 그라운드 배선 28a와 반도체소자 내부 전원 배선 28b를 총칭하여 내부 전원 배선(28)이라고 부른다. 또한 드라이버 출력 단자 전극 25를 제2전극(25)이라고도 부른다. 또한, 반도체소자 내부 그라운드 배선 28a 및 반도체소자 내부 전원 배선 28b는, 반도체소자(12)의 전반에 설치되어 있고, 그 중에 반도체소자 내부 출력부(30)근방에서는 상기 제1 변의 마주보는 변을 따르고 있다.
한편, 절연성 필름(18)에는, 반도체소자(12)가 탑재되는 탑재 영역과, 탑재 영역의 외주에 규정되는 비탑재 영역이 정의되고 있다. 여기에서, 반도체소자(12) 가 사각형이기 때문에, 여기에서 정의되는 탑재 영역도 사각형을 의미한다. 특히 드라이버 IC의 경우, 장방형 모양인 경우가 대부분이며, 이하, 긴변의 방향을 길이방향으로 정의한다.
절연성 필름(18) 위에는, 드라이버 IC를 제어하는 제어 IC(예를 들면 타이밍 콘트롤러 등)로부터의 신호가 입력되는 입력측 아우터 리드(외부입력 단자)(22)와, 표시 장치(ＬＣＤ패널 등)에 탑재되어 신호를 출력하는 출력측 아우터 리드(외부출력 단자)(24)가 비탑재 영역에 형성되어 있다.
또한 절연성 필름(18)상의 탑재 영역에는, 제1접속 노드(19a), 제2접속 노드(20a) 및 제3접속 노드(54a)가 형성되어 있다.
여기에서, 제1접속 노드(19a)는, 사각형의 탑재 영역에 규정되는 제1 변을 따라 설치되어 있다. 또한 제2접속 노드(20a)는, 상기 제1 변의 마주보는 변을 따라 설치되어 있다. 또한, 제3접속 노드(54a)는, 탑재 영역에 있어서, 제1접속 노드(19a) 및 제2접속 노드(20a)의 내측에 설치된다. 본 실시예에서는, 제3접속 노드(54a)는 제2접속 노드(20a) 근방에 형성되어 있다고도 표현할 수 있다.
또한 절연성 필름(18) 위에는, 금속배선 패턴(제1∼3배선 패턴)(19,20,54)이 형성되어 있다. 금속배선 패턴 19는, 제1접속 노드(19a)와 입력측 아우터 리드(22)를 접속한다. 금속배선 패턴 20은, 제2접속 노드(20a)와 출력측 아우터 리드(24)를 접속한다. 금속배선 패턴 54는, 제1접속 노드(19a)와 제3접속 노드(54a)를 접속하는 것이다. 또한, 각 아우터 리드, 금속배선 패턴 및 접속 노드는, 필요에 따라 일체로 형성되는 것이다.
여기에서, Ａｕ범프 16a,16b,26은, 반도체소자(12)의 외주를 따라 설치되고 있던 전극 14a,14b,25 위에 설치되어 있고, 반도체소자(12)가 절연성 필름(18)에 탑재된 상태에서, 금속배선 패턴 19,20 및 해당 금속배선 패턴 19,20의 일부에 설치된 제1접속 노드(19a) 또는 제2접속 노드(20a)를 통해, Ａｕ범프 16a,16b는 입력측 아우터 리드(22)에, Ａｕ범프 26은 출력측 아우터 리드(24)에, 각각 전기적으로 접속된다. 이와 같이, 제1접속 노드(19a)는, 반도체소자(12)에 설치된 Ａｕ범프 및 해당 Ａｕ범프가 설치된 단자전극에 전기적으로 접속되는 것이므로, 상기 탑재 영역에 형성되는 동시에, 반도체소자 내부 그라운드 배선 28a 또는 반도체소자 내부 전원 배선 28b에 전기적으로 접속된다.
또한 반도체소자(12)에서는, 각 Ａｕ범프의 아래에 설치된 단자전극과, 반도체소자(12)의 내부회로가, 해당 반도체소자(12)의 내부배선에 의해 전기적으로 접속되어 있다.
또한 그라운드 단자전극 14a는 반도체소자 내부 그라운드 배선 28a에, 전원 단자전극 14b는 반도체소자 내부 전원 배선 28b에, 각각 전기적으로 접속되어 있다. 이에 따라 반도체소자 내부 그라운드 배선 28a 및 반도체소자 내부 전원 배선 28b는, 제1접속 노드(20a) 및 금속배선 패턴 20을 통해 입력측 아우터 리드(22)에 전기적으로 접속되어 있다.
반도체장치 10A에서는 입력측 아우터 리드(22)로부터 신호를 입력하고, 반도체소자(12)안에 있어서 소정의 변환을 실시한 후, 출력측 아우터 리드(24)로부터 변환후의 신호를 출력한다. 또한, 도 1 및 도 2에서는, 착종(錯綜)을 회피하기 위해서, 반도체소자(12)의 내부회로(각 기능 블록)에 대해서는 반도체소자 내부 출력부 30A∼반도체소자 내부 출력부 30D만을 도시하고, 그 밖의 내부회로(예를 들면 로직부, 레벨 변환부, 래치부, DA변환부, 전압 생성부 등)의 도시는 생략하고 있다.
또한 반도체소자 내부 출력부 30A∼반도체소자 내부 출력부 30D는 일반적으로 연산 증폭기를 주구성 요소로서 구성한다. 이하, 출력부를 총칭하여 반도체소자 내부 출력부(30)로 하고, 해당 반도체소자 내부 출력부(30)에 대하여 설명한다.
반도체소자 내부 출력부(30)는 일반적으로, 대응하는 드라이버 출력 단자전극(25)의 수와 동등하거나 그 이상의 연산 증폭기가 설치되는 것이다. 드라이버 출력 단자전극(25)의 수가 상당히 많기 때문에, 설계상, 반도체소자 내부 출력부 30A∼3D와 같이 블록으로 나누어져 있다. 720채널의 출력을 가지는 드라이버 IC의 경우, 4분할되는 결과, 반도체소자 내부 출력부 30A는 180채널에 상당하는 연산 증폭기가 설치된다. 또한, 양극 및 음극의 구동을 별도의 연산 증폭기로 행하는 경우에는, 채널수의 몇배의 연산 증폭기가 형성되어 있는 경우도 있다. 여기에서는, 상기 연산 증폭기의 집합체를 하나의 출력부로서 나타내고 있다. 반도체소자 내부 출력부(30)는, 드라이버 출력 단자전극(25)의 근방에 설치되고 있다.
또한, 반도체소자 내부 출력부 30B와 반도체소자 내부 출력부 30C 사이는 도면상, 다른 반도체소자 내부 출력부(30) 사이보다도 넓은 공간이 확보되고 있지만, 여기에는, 계조전압 생성회로 등의 각종 기능 블록이 배치된다.
여기에서, 본 실시예에 따른 반도체소자(12)에는, 그 표면에, 또한 반도체소 자 내부 출력부 30A∼30D의 근방에, 그라운드 단자전극 52a와, 전원 단자전극 52b가 형성되어 있다. 여기에서, 그라운드 단자전극 52a 위에는 그라운드용 반도체소자 표면Ａｕ범프 50a가 형성되어 있고, 전원 단자전극 52b 위에는 전원용 반도체소자 표면Ａｕ범프 50b가 형성되어 있다. 또한, 이하에서는, 그라운드 단자전극 52a 및 전원 단자전극 52b를 총칭해서 제3전극(52)이라고 한다. 또한, 상기 반도체소자 내부 출력부의 근방은, 가장 가까이 존재하는 기능 블록이 반도체소자 내부 출력부인 위치나, 반도체내부 출력부의 외주에 위치하는 것을 의미한다.
여기에서, 제3전극(52)은, 드라이버 출력 단자전극(25)의 근방에 설치되어 있다고도 표현하는 것이 가능하다. 또한 바꿔 말하면 제3전극(52)은, 반도체소자 내부 출력부(30)의 외주에 설치된다. 또한 경우에 따라서는, 반도체소자 내부 출력부 30A와 반도체소자 내부 출력부 30B의 블록 사이에 설치되는 경우도 있다. 여기에서, 제3전극(52)은 복수설치되어 있는 쪽이 바람직하다. 복수의 제3전극(52)은, 각각 금속배선 패턴 54에 의해, 그라운드 단자전극 52a사이, 혹은 전원 단자전극 52b사이에서 공통 접속된다. 제3전극(52)이 복수 설치되는 위치로서는, 반도체소자(12)의 중앙부와, 출력부(30)의 블록간 및 반도체소자(12)의 표면의 짧은 변에 상당하는 측변 근방 등이다. 반도체 소자(12)의 길이방향의 좌우에 있어서 각각 설치되는 것도 바람직하다.
여기에서, 상기 공통 접속된 금속배선 패턴 54는, 길이방향으로 직선적으로 배치되어 있는 부분을 가진다. 또한 그라운드 단자전극 52a 사이를 공통 접속한 금속배선 패턴 54와, 전원 단자전극 52b 사이를 공통 접속한 금속배선 패턴 54는, 반 도체소자 내부 출력부(30)를 끼우도록 배치되어 있다. 바꿔 말하면 그라운드 단자전극 52a 사이를 공통 접속한 금속배선 패턴 54와, 전원 단자전극 52b사이를 공통 접속한 금속배선 패턴 54 사이에 출력부(30)가 위치한다. 또한, 공통 접속한 금속배선 패턴 54는, 반도체소자 내부 그라운드 배선 28a 및 반도체소자 내부 전원 배선 28b의 근방에 배치되어 있다. 또한, 반도체소자 내부 그라운드 배선 28a 및 반도체소자 내부 전원 배선 28b도 길이방향으로 연장하여 설치된다.
제1전극인 그라운드 단자전극 14a 및 전원 단자전극 14b는, 반도체소자(12)의 상기 제1 변을 따라 복수설치되어 있다. 바꿔 말하면, 길이방향에 있어서, 상기 제1의 변을 2분할한 좌우에 각각 그라운드 단자전극 14a 및 전원 단자전극 14b가 설치되어 있다. 여기에서, 전원 단자전극 14b는, 그라운드 단자전극 14a보다도 중앙 근처에 배치되어 있다. 또한 전원 단자전극 14b와 접속되는 금속배선 패턴 54는, 반도체소자(12)의 중앙 근방을 거쳐, 전원 단자전극 52b 사이를 공통 접속한 금속배선 패턴 54와 접속되어 있다.
또한 그라운드 단자전극 14a와 그라운드 단자전극 52a는 반도체소자 내부 그라운드 배선 28a에 의해 접속되고, 전원 단자전극 14b와 전원 단자전극 52b는 반도체소자 내부전원 배선 28b에 의해 접속되어 있다.
한편, 절연성 필름(18)에는, 반도체소자(12)가 탑재된 상태에서, 해당 반도체소자(12)의 Ａｕ범프 16a와 그라운드용 반도체소자 표면Ａｕ범프 50a 사이를 전기적으로 접속하는 동시에, Ａｕ범프 16b와 전원용 반도체소자 표면Ａｕ범프 50b 사이를 전기적으로 접속하는 금속배선 패턴 54가 형성되어 있다. 따라서, 반도체소 자(12)가 절연성 필름(18)에 탑재된 상태에서, 금속배선 패턴 54의 일부에 설치된 제3접속 노드(54a)가 그라운드 단자전극 52a 또는 전원 단자전극 52b에 전기적으로 접속되는 결과, 그라운드 단자전극 14a와 그라운드 단자전극 52a 및 전원 단자전극 14b와 전원 단자전극 52b가 전기적으로 접속된다. 또한, 일반적으로, 금속배선 패턴 54는, Ｃｕ(동)등의 비교적 도전율이 높은 도전성 물질에 의해 형성되므로, 해당 금속배선 패턴 54에 의한 저항은 반도체소자의 내부에 형성되는 알루미늄에 비해 매우 낮다.
또한, 본 실시예에 따른 반도체장치 10A의 제조는, 일례로서 특허문헌 1에 개시되어 있는 기술 등, 종래 기존에 알려진 기술에 의해 행할 수 있기 때문에, 여기에서의 설명은 생략한다.
이와 같이, 본 실시예에 의하면, 반도체소자(12)의 기능 블록 근방에 제3전극(52)을 배치하여, 기판인 절연 필름(18)에 설치된 입력측 아우터 리드(22)와 접속된 금속배선 패턴 19 및 금속배선 패턴 54를 설치하고, 금속배선 패턴 54와 제3전극(52)을 접속함으로써 기능 블록에 균일하게 전원을 공급하는 것이 가능하게 된다. 특히, 정밀도가 요구되는 반도체소자 내부 출력부(30)근방에 제3전극(52)을 배치하고, 제3전극(52)과 내부 전원 배선(28)을 접속함으로써, 제1전극(14)으로부터 내부전원 배선(28)을 통해 출력부(30)에 전원을 공급하는 경로와 제3전극(52)으로부터 내부 전원 배선(28)을 통해 출력부(30)에 전원을 공급하는 경로를 확보할 수 있으며, 내부 전원 배선(28)의 영역을 줄였다고 해도 실질적으로 저항값을 동등하게 하거나 또는 저감하는 것이 가능하게 된다. 따라서 내부 전원 배선(28)의 저감 에 의한 반도체소자(12)의 면적을 작게 하는 것과, 반도체소자(12)의 성능 유지를 실현하는 것이 가능하게 된다. 또한 실질적으로 내부 전원 배선(28)의 저항값의 저감에 의해 발열량을 저감할 수 있다.
또한 이 때, 반도체소자(12)안의 전원 배선을 삭제하지 않고 사용되고 있어, 표시 장치용 드라이버로서의 특성이 변화되는 것을 억제할 수 있기 때문에, 해당 특성의 변화에 대응하기 위한 각종 조정이 불필요하게 되고, 효율적으로 설계할 수 있다.
또한 전원 단자전극 52b에 접속되는 금속배선 패턴 54를, 드라이버 출력 단자전극(25)의 근방 및 반도체소자 내부 출력부(30)의 근방까지 배치하는 것으로, 보다 효과적으로 전원 전압의 변동을 억제하는 것을 가능하게 한다. 반도체소자(12)의 좌우에 있어서 각각 상기 구성을 설치하고, 또한 공통 접속하는 것으로, 보다 더 내부 전원 배선(28)의 저항값을 낮추는 것을 가능하게 하고, 균일하게 전원을 공급할 수 있는 효과가 늘어난다. 금속배선 패턴 54를 반도체소자(12)의 중앙부를 거치도록 함으로써, 본 실시예를 실현 가능하게 한다. 또한 반도체소자 내부 출력부(30)근방에 제3전극(52)을 설치하고, 금속배선 패턴 54로 접속함으로써, 특히 발열량이 높은 반도체소자 내부 출력부(30)의 열을 전도하는 역할을 기대할 수 있다.
또한, 본 실시예의 구성을 가지는 절연성 필름(18)을 사용함으로써 효율적인 설계를 가능하게 한다.
[제2 실시예]
도 3 및 도 4에는, 표시장치용 드라이버로서 ＣＯＦ법을 적용하여 작제된, 본 실시예에 따른 반도체장치 10B의 구성이 도시되고 있다. 또한, 도 3은 반도체장치 10B의 구성을 나타내는 평면도이며, 도 4a는 반도체장치 10B의 그라운드 배선에 관한 부분의 구성을 나타내는 평면도이며, 도 4b는 반도체장치 10B의 전원 배선에 관한 부분의 구성을 나타내는 평면도이다. 또한, 도 3 및 도 4에 있어서의 도 1 및 도 2와 동일한 구성요소에 대해서는, 도 1 및 도 2와 동일 부호를 붙여, 그 설명을 생략한다.
반도체장치 10B에는, 해당 반도체소자(12)의 상기 제1 변을 따라 형성된 신호 입력용의 전극인 제1접속 단자 62a 및 제2접속 단자 62b와, 제1접속 단자 62a의 표면 위에 설치된 Ａｕ(금) 범프 60a 및 제2접속 단자 62b의 표면 위에 설치된 Ａｕ(금) 범프 60b가 구비되고 있다. 또한, 제1접속 단자 62a 및 제2접속 단자 62b는 전원 단자전극 14b의 근방에 설치된다.
한편, 절연성 필름(18)위의 탑재 영역에는, 신호 입력용 접속 노드 54b가 형성되고 있다. 신호 입력용 접속 노드 54b는, 상기 제1 변을 따라 설치된다.
또한 절연성 필름(18) 위에는, 신호 입력용 접속 노드 54b와 입력용 아우터 리드(22)를 접속하는 금속배선 패턴 19 및 금속배선 패턴 54가 형성되어 있다. 또한, 입력 아우터 리드(22), 각 금속배선 패턴 및 신호 입력용 접속 노드 54b는, 필요에 따라 일체로 형성되는 것이다.
여기에서, Ａｕ범프 60a 및 Ａｕ범프 60b는, 반도체소자(12)의 외주를 따라 설치된 제1접속 단자 62a 위 및 제2접속 단자 62b 위에 설치되어 있고, 반도체소 자(12)가 절연성 필름(18)에 탑재된 상태에 있어서, 금속배선 패턴 19, 금속배선 패턴 54 및 해당 금속배선 패턴 54의 일부에 설치된 신호 입력용 접속 노드 54b를 통해 입력측 아우터 리드(22)에 전기적으로 접속된다. 이와 같이, 신호 입력용 접속 노드 54b는, 반도체소자(12)에 설치된 Ａｕ범프 60a ,60b 및 해당 Ａｕ범프가 설치된 제1접속 단자 62a 및 제2접속 단자 62b에 전기적으로 접속되는 것이므로, 상기 탑재 영역에 형성된다.
또한, 반도체소자(12)에서는, 각 Ａｕ범프 60a ,60b 아래에 설치된 제1접속 단자 62a 및 제2접속 단자 62b와, 반도체소자(12)의 내부회로가 해당 반도체소자(12)의 내부배선에 의해 전기적으로 접속되어 있다.
또한 반도체장치 10B에서는 반도체소자의 길이방향 중앙부로부터 좌측으로, 신호 입력용 접속 노드 54b와 입력용 아우터 리드(22)를 접속하는 금속배선 패턴 19 및 금속배선 패턴 54(이하, 「좌측 입력신호 배선패턴」이라고 한다.), 제1접속 단자 62a, 그라운드 단자전극 52a 및 전원 단자전극 52b가 배치되는 동시에, 길이방향 중앙로부터 우측으로, 신호 입력용 접속 노드 54b와 입력용 아우터 리드(22)를 접속하는 금속배선 패턴 19 및 금속배선 패턴 54(이하, 「우측입력신호 배선패턴」이라고 한다.), 제2접속 단자 62b, 그라운드 단자전극 52a 및 전원 단자전극 52b가 배치되어 있다.
여기에서, 절연성 필름(18)에서는, 좌측 입력신호 배선패턴과, 입력 아우터 리드(22)와 길이방향 좌측의 그라운드 단자전극 14a 및 전원 단자전극 14b를 접속하는 금속배선 패턴은 열을 이뤄서 배치하는 동시에, 좌측 입력신호 배선패턴이, 입력 아우터 리드(22)와 길이방향 좌측의 그라운드 단자전극 14a 및 전원 단자전극 14b를 접속하는 금속배선 패턴의 외측(좌측)에 배치되어 있다. 또한 우측 입력신호 배선패턴과, 입력 아우터 리드(22)와 길이방향 우측의 그라운드 단자전극 14a 및 전원 단자전극 14b를 접속하는 금속배선 패턴은 열을 이뤄서 배치되는 동시에, 우측입력신호 배선패턴이, 입력 아우터 리드(22)와 길이방향 우측의 그라운드 단자전극 14a 및 전원 단자전극 14b를 접속하는 금속배선 패턴의 외측(우측)에 배치되고 있다.
또한 제1접속 단자 62a 및 제2접속 단자 62b는, 모두 그라운드 단자전극 14a 및 전원 단자전극 14b보다도 상기 제1 변의 중앙부측에 배치되고 있고, 좌측 입력신호 배선패턴은, 상기 제1 변에서 보아, 길이방향 좌측의 그라운드 단자전극 14a 및 전원 단자전극 14b보다도 외측(좌측)에 배치되고 있으며, 우측 입력신호 배선패턴은, 상기 제1 변에서 보아, 길이방향 우측의 그라운드 단자전극 14a 및 전원 단자전극 14b보다도 외측(우측)에 배치되어 있다.
여기에서, 절연성 필름(18)에서는, 길이방향 좌측의 그라운드 단자전극 14a와 그라운드 단자전극 52a를 접속하는 금속배선 패턴(이하, 「좌측 그라운드 배선 패턴」이라고 한다.)과, 길이방향 좌측의 전원 단자전극 14b와 전원 단자전극 52b를 접속하는 금속배선 패턴(이하, 「좌측전원 배선 패턴」이라고 한다.)이, 좌측 입력신호 배선패턴을 우회하도록 배치되는 한편, 길이방향 우측의 그라운드 단자전극 14a와 그라운드 단자전극 52a를 접속하는 금속배선 패턴(이하, 「우측 그라운드 배선 패턴」이라고 한다.)과, 길이방향 우측의 전원 단자전극 14b와 전원 단자전극 52b를 접속하는 금속배선 패턴(이하, 「우측전원 배선 패턴」이라고 한다.)이, 우측 입력신호 배선패턴을 우회하도록 배치되어 있다.
또한 절연성 필름(18)에서는, 좌측 그라운드 배선 패턴 및 좌측전원 배선 패턴에 의한 임피던스와, 우측 그라운드 배선 패턴 및 우측전원 배선 패턴에 의한 임피던스가 서로 같아지도록 조정되고 있다.
또한, 도 3 및 도 4b에 나타내는 바와 같이, 좌측전원 배선 패턴을 구성하는 금속배선 패턴 19와 금속배선 패턴 54 및 우측전원 배선 패턴을 구성하는 금속배선 패턴 19와 금속배선 패턴 54는, 일부에서 일체 형성되는 동시에, 상기 비탑재 영역 위를 거쳐 전원 단자전극 52b에 접속되어 있다.
이와 같이, 본 실시예의 구성을 취하는 것으로, 제1 실시예의 효과에 더하여, 기존의 드라이버 IC의 핀 배치와 탑재 패널측의 핀 배치가 다른 경우에도, 기판의 설계만으로 대응하는 것이 가능하게 된다. 바꿔 말하면, 종래의 반도체소자(12)의 레이아웃 설계 등에 걸렸던 시간에 비교하여, 설계에 걸리는 시간을 더욱더 짧게 하는 것이 가능하게 된다. 특히, 좌측 그라운드 배선 패턴 및 좌측전원 배선 패턴이 제1접속 단자 62a 및 좌측 입력신호 배선패턴을 우회하고, 우측 그라운드 배선 패턴 및 우측전원 배선 패턴이 제2접속 단자 62b 및 우측 입력신호 배선패턴을 우회하는 것으로, 그라운드 단자전극 52a 및 전원 단자전극 52b의 접속이 가능하게 된다. 또한 반도체소자(12)의 좌우에서, 각각 좌측 그라운드 배선 패턴 및 좌측전원 배선 패턴에 의한 임피던스와, 우측 그라운드 배선 패턴 및 우측전원 배선 패턴에 의한 임피던스를 구비하는 것으로, 좌우에서 균일하게 전원공급하는 것 을 가능하게 하여, 핀간의 편차를, 더욱더 저감하는 것을 가능하게 한다.
도 5 및 도 6에는, 표시장치용 드라이버로서 ＣＯＦ법을 적용하여 작제된 본 실시예에 따른 반도체장치 10C의 구성이 도시되고 있다. 또한, 도 5는 반도체장치 10C의 구성을 나타내는 평면도이며, 도 6a는 반도체장치 10C의 그라운드 배선에 관한 부분의 구성을 나타내는 평면도이며, 도 6b는 반도체장치 10C의 전원 배선에 관한 부분의 구성을 나타내는 평면도이다. 또한, 도 5 및 도 6에 있어서의 도 1 및 도 2와 동일한 구성요소에 대해서는 도 1 및 도 2와 동일 부호를 붙여, 그 설명을 생략한다.
본 실시예에 따른 반도체장치 10C에서는 그라운드 단자전극 14a 및 전원 단자전극 14b가, 상기 제1 변을 따라 교대로 배치되어 있다. 상세하게 설명하면 그라운드 단자전극 14a와 전원 단자전극 14b는, 2개가 인접하여 배치된다. 인접하여 배치되는 그라운드 단자전극 14a와 전원 단자전극 14b를 1조의 전원전극쌍(15)으로 하면, 제1의 변의 중앙부로부터 좌우에 각각 2조의 전원전극쌍(15)이 배치된다. 1조의 그라운드 단자전극 14a와 전원 단자전극 14b는, 그라운드 단자전극 14a보다 전원 단자전극 14b쪽이 제1 변의 중앙부에 가깝게 배치되어 있다. 좌우의 각각 2조의 전원전극쌍(15)사이는, 다른 전극이 형성되어도 된다. 예를 들면 기준전압이 입력되는 전극 등이다.
여기에서, 본 실시예에 따른 절연성 필름(18)에서는, 그라운드 단자전극 14a와 그라운드 단자전극 52a를 접속하는 금속배선 패턴이 반도체내부 출력부(30)의 외주를 둘러싸도록 배치되는 동시에, 전원 단자전극 14b와 전원 단자전극 52b를 접 속하는 금속배선 패턴이 반도체내부 출력부(30)의 외주를 둘러싸도록 배치되어 있다. 상세하게는, 반도체소자(12)의 길이방향의 좌우에 있어서, 금속배선 패턴은 각각 3개의 부분으로 구성된다. 예를 들면 반도체소자(12)의 좌측부분을 예로 들어 설명한다. 제2전극(25)과 제3전극(52)사이에 형성되어, 제2전극(25)근방에 길이방향으로 직선적으로 형성된 금속배선 패턴 54의 제1부분(31)과, 반도체소자(12)의 길이방향에 있어서 좌측에 배치된 2조의 전원전극쌍(15) 중, 제1 변의 중앙부(17) 근처의 그라운드 단자전극 14a와 반도체소자(12)의 중앙부(17)를 거쳐 제1부분(31)과 접속되는 제2부분(32)과, 반도체소자(12)의 길이방향에 있어서 좌측에 배치된 2조의 전원전극쌍(15) 중 다른 쪽인 그라운드 단자전극 14a가 탑재 영역으로부터 비탑재 영역을 경유하여 제1부분(31)과 접속되는 제3부분(33)으로 금속배선 패턴은 구성된다. 전술의 제1∼3부분을 종합하면 출력부(30)의 외주를 둘러싸도록 배치되어 있다. 또한, 반도체소자(12)의 우측부분도 마찬가지로 3개의 부분으로 구성되고, 좌우 각각의 제1부분(31)은 공통 접속되고 있다.
이와 같이, 본 실시예를 취하는 것으로, 반도체소자(12)의 좌우에 있어서 각각 2조의 전원전극쌍를 가지는 핀 배치라도, 제1 실시예의 효과를 얻는 것을 가능하게 한다. 또한 그라운드 단자전극 14a와 그라운드 단자전극 52a를 접속하는 금속배선 패턴이 반도체내부 출력부(30)의 외주를 둘러싸도록 배치되는 동시에, 전원 단자전극 14b와 전원 단자전극 52b를 접속하는 금속배선 패턴이 반도체내부 출력부(30)의 외주를 둘러싸도록 배치되고 있기 때문에, 균일하게 전원공급하는 것을 가능하게 하고, 핀간의 편차를 더욱 줄일 수 있게 된다.
[제4 실시예]
도 7에는, 표시장치용 드라이버로서 ＣＯＦ법을 적용하여 작제된 본 실시예에 따른 반도체장치 10D의 개략 구성이 도시되고 있다. 또한, 동 도면에 있어서의 도 1과 동일한 구성요소에는 도 1과 동일 부호를 붙여, 그 설명을 생략한다.
동 도면에 나타내는 바와 같이, 본 실시예에 따른 반도체장치 10D는, 반도체소자(12)의 길이방향의 대략 중앙부에 전압 생성부(90)가 설치된다.
이 전압 생성부(90)는, 입력측 아우터 리드(22)와, 저항 래더용 접속 패턴(21) 및 금속 패턴 54를 통해 인가된 기준전압 사이를 저항 래더에 의해 분압함으로써, 복수의 계조전압을 생성하는 것이다.
여기에서, 본 실시예에 따른 반도체장치 10D에서는 반도체소자(12)의 주변부에 저항 래더용의 단자전극을 설치하지 않고, 저항 래더와의 거리가 반도체소자(12)의 짧은 변과의 거리보다 가까운 위치에 단자전극을 설치하는 한편, 절연성 필름(18)에 대하여, 해당 단자전극과 입력측 아우터 리드(22)를, 저항 래더용 접속패턴(21) 및 금속 패턴 54를 통해 직접 접속하고 있다. 이 때문에, 반도체소자(12)의 주변부에 저항 래더용의 단자전극을 설치하는 경우에 비교하여, 반도체소자(12)를 소형화할 수 있다.
또한, 동 도면에 있어서의 디코더 31A∼31D는, 각각 반도체소자 내부 출력부 30A∼반도체소자 내부 출력부 30D중 어느 하나와 1대1로 대응하여, 전압 생성부(90)에 의해 생성된 계조전압을 사용하고, 대응하는 반도체소자 내부 출력부에서 적용하는 신호를 생성하는 것이다.
도 8에는, 전압 생성부(90)의 상세구성이 도시되고 있다. 또한, 동 도면에 있어서의 도 1과 동일한 구성요소에는 도 1과 동일한 부호를 붙여, 그 설명을 생략한다.
동 도면에 나타내는 바와 같이, 전압 생성부(90)에는, 각각 미리 정해진 위치에 배치된 4개의 저항기 80a,80b,80c,80d가 직렬접속되어 구성되고, 해당 반도체소자(12)로부터 표시장치에 대하여 출력하는 출력 전압의 기준이 되는 계조전압을 생성하는 저항 래더(80)가 구비되고 있다.
여기에서, 전압 생성부(90)에는, 저항 래더(80)와의 거리가 반도체소자(12)의 짧은 변과의 거리보다 가까운 위치에 형성된 5개의 저항 래더용 전극 82a,82b,82c,82d,82e가 구비되고 있다. 또한 전압 생성부(90)에는, 저항 래더용 전극 82a 및 저항 래더용 전극 82e와 저항 래더(80)의 상기 직렬접속의 단부를 접속하는 반도체소자 내부배선 86과, 저항 래더용 전극 82b∼82d와 저항 래더(80)의 상기 직렬접속의 중간접속부를 접속하는 반도체소자 내부배선 88이 구비되고 있다. 또한, 저항 래더용 전극 82a의 표면상에는 Ａｕ(금) 범프 84a가, 저항 래더용 전극 82b의 표면상에는 Ａｕ범프 84b가, 저항 래더용 전극 82c의 표면상에는 Ａｕ범프 84c가, 저항 래더용 전극 82d의 표면상에는 Ａｕ범프 84d가, 저항 래더용 전극 82e의 표면상에는 Ａｕ범프 84e가, 각각 설치되어 있다.
한편, 절연성 필름(18)에는, 상기 탑재 영역에 형성되어, 대응하는 저항 래더용 전극 82a,82b,82c,82d,82e에 접속되는 저항 래더용 접속 노드 21a와, 상기 비탑재 영역에서 상기 탑재 영역에 걸쳐 형성되고, 입력측 아우터 리드(22)와 저항 래더용 접속 노드 21a를 접속하는 저항 래더용 접속 패턴(21) 및 금속배선 패턴 54가 구비되고 있다.
반도체장치 10D에서는 입력측 아우터 리드(22)로부터 신호를 입력하고, 반도체소자(12)안에 있어서 소정의 변환을 실시한 후, 출력측 아우터 리드(24)로부터 변환후의 신호를 출력한다. 또한, 도 8에서는, 착종을 회피하기 위해, 반도체소자(12)의 내부회로에 대해서는 저항 래더(80)만을 도시하고, 그 밖의 내부회로(예를 들면 로직부, 레벨 변환부, 래치부, DA변환부, 전압 생성부) 등의 도시는 생략하고 있다.
이와 같이, 본 실시예에 의하면, Ａｕ범프 84a∼84e, 및 그 아래에 각각 설치되는 저항 래더용 전극 82a∼82e를, 각각에 접속되는 저항 래더(80)와의 거리가 반도체소자(12)의 짧은 변과의 거리보다 가까운 위치에 배치하여, 입력측 아우터 리드(22)와 Ａｕ범프 84a∼84e의 접속 상태를 변화시키지 않도록 반도체소자 위 금속배선 패턴 54를 감아넣도록 배선하고 있으므로, 저항 래더(80)와 Ａｕ범프 84a∼84e의 물리적 거리를 줄여, 반도체소자 내부배선 86 및 반도체소자 내부배선 88의 임피던스를 저하시킬 수 있는 결과, 반도체소자 내부배선 86 및 반도체소자 내부배선 88의 배선 영역을 축소할 수 있다. 요컨대, 반도체소자(12)의 면적을 작게 할 수 있다. 환언하면, 반도체소자 내부 출력부(30)로부터 출력되는 전압의 기초가 되는 전압을 생성하는 전압 생성부(90)에 입력되는 기준전압을, 보다 변동이 없는 형태로 공급하는 것을 가능하게 하며, 또한, 반도소자 내부의 배선 영역의 축소에 기여하는 것으로, 반도체소자의 면적을 축소할 수 있다.
이상, 본 발명을 실시예를 사용하여 설명했지만, 본 발명의 기술적 범위는 상기 실시예에 기재된 범위에는 한정되지 않는다. 발명의 요지를 벗어나지 않는 범위에서 상기 실시예에 다양한 변경 또는 개량을 가할 수 있고, 해당 변경 또는 개 량을 가한 형태도 본 발명의 기술적 범위에 포함된다.
또한 상기의 실시예는, 클레임(청구항)에 걸리는 발명을 한정하는 것은 아니고, 또 실시예 안에서 설명되고 있는 특징의 조합 전부가 발명의 해결 수단에 필수라고는 할 수 없다. 전술한 실시예에는 여러 가지 단계의 발명이 포함되고 있으며, 개시되는 복수의 구성 요건에 있어서의 적절한 조합에 의해 여러 가지의 발명을 추출할 수 있다. 실시예에 나타내는 전 구성 요건으로부터 몇 개의 구성 요건이 삭제되어도, 효과를 얻을 수 있는 한, 이 몇 가지 구성 요건이 삭제된 구성이 발명으로서 추출될 수 있다.
예를 들면 상기 제4 실시예에서는, 본 발명의 반도체장치의 일례로서 도 8에 나타내는 반도체장치 10D를 적용했을 경우에 관하여 설명했지만, 본 발명은 이것에 한정되는 것은 아니고, 예를 들면 도 9에 나타내는 반도체장치 10E나, 도 10에 나타내는 반도체장치 10F를 적용할 수도 있다. 도 10에서는, 도 8이나 도 9와는 달리, 기준전압 입력전극(83)이 설치된다. 바람직하게는 설치되지 않는 쪽이, 기준전압 입력전극(83)을 설치하기 위한 영역을 확보할 필요가 없어, 면적이 적어도 되지만, 필요에 따라 설치하는 것을 배제하지 않는 것을 설명하는 도이기도 한다. 또한, 도 9 및 도 10에서는, 도 8에 도시되는 것과 동일한 역할을 가지는 것에는 도 8과 동일한 부호를 붙이고 있다. 이것들의 경우에도, 상기 제4 실시예와 동일한 효과를 나타낼 수 있다.
또한 상기 제1 실시예∼제4 실시예는, 조합하여 적용할 수 있는 것은 물론이다.
도 11에는, 상기 제3 실시예와 상기 제4 실시예를 조합했을 경우의 반도체장치의 구성예가 도시되고 있다. 도 11에서는, 테이프 기판을 도시하지 않지만, 도 위에 기재된 배선은 모두 테이프 기판 위에 형성되어 있는 것이다.
동 도면에 나타내는 바와 같이, 이 구성예에서는, 전압 생성부(90)로서, 전압 생성부 90A 및 전압 생성부 90B의 2개가 설치된다. 전압 생성부(90)의 상세는 도 8∼도 10에 도시된 내용이다. 전압 생성부 90A와 전압 생성부 90B 사이의 영역(92)은, 출력부(30)나 전압 생성부(90)를 제외한 다른 기능 블록이 배치되는 영역이다.
여기에서, 반도체소자 내부 출력부 30A∼30D는 각각 P채널ＭＯＳ-ＦＥＴ에 의해 구성된 P디코더와 N채널ＭＯＳ-ＦＥＴ에 의해 구성된 N디코더 중에서 선택된 계조전압을 출력한다. 그리고, 전압 생성부 90A는 상기 P채널ＭＯＳ-ＦＥＴ에 의해 구성된 디코더에 입력하는 계조전압을 생성하는 것이며, 전압 생성부 90B는 상기 P채널ＭＯＳ-ＦＥＴ에 의해 구성된 디코더에 입력하는 계조 전압을 생성하는 것이 된다.
일반적으로, 8비트(256계조)의 표시가 가능한 드라이버이면, 전압 생성부 90A 및 전압 생성부 90B에서, 각각 256계조분의 전압이 생성되고 있으며, 각각에 기준 전압이 9개 또는 11개 정도 공급된다.
또한 이 반도체소자(12)에는, 제1 변을 따라, 출력용 전극형성 영역 98A, 입력용 전극형성 영역 98B 및 입력용 전극 비형성 영역 98C의 3개의 영역이 설치된다. 입력용 전극 비형성 영역 98C는, 입력용 전극형성 영역 98B사이에 설치되는 것 이다. 특히 입력용 전극형성 영역 98B에 설치된 제1전극(그라운드 단자전극 또는 전원 단자전극)사이에 입력용 전극 비형성 영역 98C는 설치된다. 이 경우, 입력용 전극 비형성 영역 98C에 대응하는 기판 위의 영역을 거쳐, 입력측 아우터 리드와 저항 래더용 전극(82)을 금속배선 패턴 54(ＶＧＭＡ)로 접속하게 된다.
또한 도 11에 나타내는 금속배선 패턴 54는 특징적인 형상을 이루고 있다. 특히 전원 단자전극 14a와 전원 단자전극 52를 접속하는 금속배선 패턴 54(Ｖｄｄ)에 대해 이하에 그 구조를 설명한다. 금속배선 패턴 54(Ｖｄｄ)는, 출력부(30)의 근방에 배치된 전원 단자전극 52 각각을 공통 접속하는 공통 접속부(94)와, 전원 단자전극 14a와 공통 접속부(94)를 접속하여, 내부전원 배선의 임피던스를 조정하는 임피던스 조정부(96)로 구성된다. 임피던스 조정부(96)는, 공통 접속부(94)와의 접속을 최단거리로 잇지 않고, 반도체소자(12)의 모서부로부터 가장 가까운 전원 단자전극 52a에 다가가도록 공통 접속부(94)와 접속된다. 바꿔 말하면, 출력부(30) 중 반도체소자(12)의 길이방향에 있어서의 단부의 출력부 30D(또는 반도체소자(12)의 좌측의 경우 출력부 30A)에 다가가도록 공통 접속부(94)와 접속된다. 본 구성을 취함으로써, 출력부 30C와 출력부 30D의 전원의 균일성을 더욱 높게 유지하는 것이 가능하게 된다.
또한, 제1 실시예와 제4 실시예를, 동 도면에 나타내는 바와 같이 조합한 경우에는, 반도체소자(12)의 좌우에 각각 배치된 2개의 전원전극쌍의 어느 한쪽을 사용하여 제1 실시예에 상당하는 배선 패턴 54를 배치하는 것으로 실현이 가능하게 된다.
마찬가지로, 상기 제1 실시예∼제3 실시예의 복수를 조합하여 적용하는 것도 가능하다. 이들의 경우, 조합한 실시예에 의해 나타낼 수 있는 모든 효과를 얻을 수 있다.
또한 상기 각 실시예에 있어서의 각종Ａｕ범프의 수는 일례이며, 다른 수로 할 수 있는 것도 물론이다. 이 경우도, 상기 각 실시예와 동일한 효과를 나타낼 수 있다.
또한 상기 각 실시예에서는, 대상으로 하는 표시장치를 특별히 한정하지 않았지만, 해당 표시 장치로서, 액정 디스플레이 장치, 플라즈마·디스플레이장치, 유기ＥＬ디스플레이 장치 등의 각종 디스플레이장치에 적용할 수 있다.
또한 상기 각 실시예에서는, 범프의 재질로서 Ａｕ를 적용했을 경우에 대하여 설명했지만, 다른 금속을 적용할 수 있는 것도 물론이다.
또한 상기 제1∼제3 실시예에서는, 반도체소자 내부 출력부를 반도체소자 내부출력부 30A∼30D의 4개의 블록으로 나눈 경우에 대하여 설명했지만, 본 발명은 이것에 한정되는 것은 아니고, 다른 수의 블록으로 나누는 형태로 할 수 있는 것도 물론이다. 이 경우도, 상기 각 실시예와 동일한 효과를 나타낼 수 있다.
또한 상기 제4 실시예에서는, 저항 래더를 4개의 블록으로 나누었을 경우에 대해 설명했지만, 본 발명은 이것에 한정되는 것은 아니고, 다른 수의 블록으로 나누는 형태로 할 수 있는 것도 물론이다. 이 경우도, 상기 제4 실시예와 동일한 효과를 발휘할 수 있다.
도 1은 제1 실시예에 따른 반도체장치의 전체구성을 나타내는 평면도이다.
도 2a는 제1 실시예에 따른 반도체장치의 그라운드 배선에 관한 부분의 구성을 나타내는 평면도이며, 도 2b는 제1 실시예에 따른 반도체장치의 전원 배선에 관한 부분의 구성을 나타내는 평면도이다.
도 3은 제2 실시예에 따른 반도체장치의 전체구성을 나타내는 평면도이다.
도 4a는 제2 실시예에 따른 반도체장치의 그라운드 배선에 관한 부분의 구성을 나타내는 평면도이며, 도 4b는 제2 실시예에 따른 반도체장치의 전원 배선에 관한 부분의 구성을 나타내는 평면도이다.
도 5는 제3 실시예에 따른 반도체장치의 전체구성을 나타내는 평면도이다.
도 6a는 제3 실시예에 따른 반도체장치의 그라운드 배선에 관한 부분의 구성을 나타내는 평면도이며, 도 6b는 제3 실시예에 따른 반도체장치의 전원 배선에 관한 부분의 구성을 나타내는 평면도이다.
도 7은 제4 실시예에 따른 반도체장치의 개략적인 구성을 나타내는 평면도이다.
도 8은 제4 실시예에 따른 반도체장치의 상세구성을 나타내는 평면도이다.
도 9는 제4 실시예에 따른 반도체장치의 변형예를 나타내는 평면도이다.
도 10은 제4 실시예에 따른 반도체장치의 변형예를 나타내는 평면도이다.
도 11은 실시예에 따른 반도체장치의 복수를 조합했을 경우의 구성예를 나타내는 평면도이다.
도 12는 종래의 반도체장치의 일 예를 나타내는 평면도이다.
도 13은 종래의 저항 래더의 회로 구성을 나타내는 회로도이다.
[부호의 설명]
10A∼10G : 반도체장치 12 : 반도체소자
14a : 그라운드 단자전극 (제1전극)
14b : 전원 단자전극 (제1전극)
16a : Ａｕ범프 16b : Ａｕ범프
18 : 절연성 필름(기판) 19 : 금속배선 패턴(제1배선 패턴)
19a : 제1접속 노드 20 : 금속배선 패턴(제2배선 패턴)
20a : 제2접속 노드
21 : 저항 래더용 접속 패턴(기준전압용 배선패턴)
21a : 저항 래더용 접속 노드
22 : 입력측 아우터 리드(외부입력 단자)
24 : 출력측 아우터 리드(외부출력 단자)
25 : 드라이버 출력 단자전극(제2전극)
26 : Ａｕ범프
28a : 반도체소자 내부 그라운드 배선(그라운드 배선)
28b : 반도체소자 내부전원 배선(전원 배선)
30A∼30D : 반도체소자 내부 출력부(출력부)
50a : 그라운드용 반도체소자 표면Ａｕ범프
50b : 전원용 반도체소자 표면Ａｕ범프
52a : 그라운드 단자전극 (제3전극)
52b : 전원 단자전극 (제3전극)
54 : 금속배선 패턴 (제3배선 패턴, 입력신호 배선패턴)
54a : 제3접속 노드
54b : 신호 입력용 접속 노드(신호 입력 노드)
62a : 제1접속 단자(신호 입력 전극)
62b : 제2접속 단자(신호 입력 전극)
80 : 저항 래더 80a∼80d : 저항기
82a∼82e : 저항 래더용 전극 84a∼84e : Ａｕ범프
86 : 반도체소자 내부배선(단부용 접속 배선)
88 : 반도체소자 내부배선(중간부용 접속 배선)

Claims (15)

  1. 외부입력 단자 및 외부출력 단자와, 상기 외부입력 단자와 상기 외부출력 단자의 각각에 접속된 복수의 배선 패턴이 형성된 기판 위에 사각형의 반도체소자를 탑재하는 반도체장치로서,
    상기 반도체소자는,
    기준전압 사이를 분압함으로써 복수의 계조전압을 생성하는 전압 생성부와,
    상기 전압 생성부의 근방에 형성된 복수의 기준전압 입력전극과,
    상기 전압 생성부와 상기 기준전압 입력전극을 접속하는 내부배선과,
    상기 반도체소자의 제1 변을 따라 형성된 복수의 제1전극과,
    상기 제1 변에 대향하는 상기 반도체소자의 변을 따라 형성된 복수의 제2전극과,
    상기 반도체소자 내부 출력부인 위치 또는 상기 반도체 소자 내부 출력부의 외주 위치에 형성된 복수의 제3전극과,
    상기 제1전극과 상기 제3전극을 접속하는 내부배선을 구비하고,
    상기 전압 생성부의 근방이라 함은, 상기 제1전극과 상기 전압 생성부의 거리보다 상기 기준전압 입력전극과 상기 전압 생성부의 거리 쪽이 가까운 위치이며,
    상기 기판은,
    상기 외부입력 단자와 상기 기준전압 입력전극을 접속하는 저항 래더용 접속 패턴과,
    상기 외부입력 단자와 상기 제1전극을 접속하는 제1배선 패턴과,
    상기 외부출력 단자와 상기 제2전극을 접속하는 제2배선 패턴과,
    상기 제1전극과 상기 제3전극을 접속하는 제3배선 패턴을 구비하고,
    상기 반도체소자는,
    상기 제1전극보다도 상기 제1 변의 중앙부측에 형성된 신호입력 전극을 더 구비하고,
    상기 기판은,
    상기 신호 입력 전극과 상기 외부입력 단자를 접속하는 입력 신호 배선 패턴을 더 구비하고,
    상기 제1배선 패턴과 입력 신호 배선 패턴은 열을 이뤄서 배치되고,
    상기 입력 신호 배선 패턴은 상기 제1배선 패턴의 외측에 배치되고,
    상기 신호 입력 전극은, 상기 제1전극보다도 상기 제1 변의 중앙부측에 가깝게 배치되고,
    상기 입력 신호 배선 패턴은, 상기 제1 변에서 보아 상기 제1전극보다도 외측을 경유하여 상기 신호 입력 전극과 접속되고,
    상기 제3배선 패턴은, 상기 입력 신호 배선 패턴을 우회하여 상기 제3전극과 접속되는 것을 특징으로 하는 반도체장치.
  2. 외부입력 단자 및 외부출력 단자와, 상기 외부입력 단자와 상기 외부출력 단자의 각각에 접속된 복수의 배선 패턴이 형성된 기판 위에 사각형의 반도체소자를 탑재하는 반도체장치로서,
    상기 반도체소자는,
    기준전압 사이를 분압함으로써 복수의 계조전압을 생성하는 전압 생성부와,
    상기 전압 생성부의 근방에 형성된 복수의 기준전압 입력전극과,
    상기 전압 생성부와 상기 기준전압 입력전극을 접속하는 내부배선과,
    상기 반도체소자의 제1 변을 따라 형성된 복수의 제1전극과,
    상기 제1 변에 대향하는 상기 반도체소자의 변을 따라 형성된 복수의 제2전극과,
    상기 반도체소자 내부 출력부인 위치 또는 상기 반도체 소자 내부 출력부의 외주 위치에 형성된 복수의 제3전극과,
    상기 제1전극과 상기 제3전극을 접속하는 내부배선을 구비하고,
    상기 전압 생성부의 근방이라 함은, 상기 제1전극과 상기 전압 생성부의 거리보다 상기 기준전압 입력전극과 상기 전압 생성부의 거리 쪽이 가까운 위치이며,
    상기 기판은,
    상기 외부입력 단자와 상기 기준전압 입력전극을 접속하는 저항 래더용 접속 패턴과,
    상기 외부입력 단자와 상기 제1전극을 접속하는 제1배선 패턴과,
    상기 외부출력 단자와 상기 제2전극을 접속하는 제2배선 패턴과,
    상기 제1전극과 상기 제3전극을 접속하는 제3배선 패턴을 구비하고,
    상기 복수의 제1전극은 전원 단자전극과 그라운드 단자전극을 포함하고, 상기 복수의 적어도 전원 단자전극 또는 그라운드 단자전극이 제공되고, 상기 전원 단자전극과 그라운드 단자전극은 교대로 배치되고,
    상기 제3배선 패턴은, 상기 복수의 전원 단자전극 또는 그라운드 단자전극과 제3 전극을 접속하고, 기능 블록의 주변부를 둘러싸도록 배치되는 것을 특징으로 하는 반도체장치.
  3. 외부입력 단자 및 외부출력 단자와, 상기 외부입력 단자와 상기 외부출력 단자의 각각에 접속된 복수의 배선 패턴이 형성된 기판 위에 사각형의 반도체소자를 탑재하는 반도체장치로서,
    상기 반도체소자는,
    상기 반도체소자의 제1 변을 따라 제공되는 복수의 입력 전극 형성 영역에 형성된 복수의 제1전극과,
    상기 제1 변에 대향하는 상기 반도체소자의 변을 따라 형성된 복수의 제2전극과,
    기준전압 사이를 분압함으로써 복수의 계조전압을 생성하는 전압 생성부와,
    상기 전압 생성부의 근방에 형성된 복수의 기준전압 입력전극과,
    디코더에 의해 상기 전압 생성부로부터 선택된 계조전압을 상기 제2전극에 출력하는 출력부를 구비하고,
    상기 전압 생성부의 근방이라 함은, 상기 제1전극과 상기 전압 생성부의 거리보다 상기 기준전압 입력전극과 상기 전압 생성부의 거리 쪽이 가까운 위치이며,
    상기 기판은,
    상기 외부입력 단자와 상기 제1전극을 접속하는 제1배선 패턴과,
    상기 외부출력 단자와 상기 제2전극을 접속하는 제2배선 패턴과,
    상기 외부출력 단자와 상기 기준전압 입력전극을 접속하고, 상기 입력 전극 형성 영역 사이에 규정되는 입력용 전극 비형성 영역에 대응하는 영역을 통해 연장하는 저항 래더용 접속 패턴을 구비하는 것을 특징으로 하는 반도체장치.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
KR20080026760A 2007-08-31 2008-03-24 반도체장치, 반도체소자 및 기판 KR101508114B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2007-00226811 2007-08-31
JP2007226811A JP4472737B2 (ja) 2007-08-31 2007-08-31 半導体装置、半導体素子及び基板

Publications (2)

Publication Number Publication Date
KR20090023023A KR20090023023A (ko) 2009-03-04
KR101508114B1 true KR101508114B1 (ko) 2015-04-03

Family

ID=40406079

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20080026760A KR101508114B1 (ko) 2007-08-31 2008-03-24 반도체장치, 반도체소자 및 기판

Country Status (5)

Country Link
US (2) US7902645B2 (ko)
JP (1) JP4472737B2 (ko)
KR (1) KR101508114B1 (ko)
CN (1) CN101378042B (ko)
TW (1) TWI458065B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11451275B2 (en) 2004-04-02 2022-09-20 Rearden, Llc System and method for distributed antenna wireless communications
JP4472737B2 (ja) * 2007-08-31 2010-06-02 Ｏｋｉセミコンダクタ株式会社 半導体装置、半導体素子及び基板
JP4540697B2 (ja) * 2007-08-31 2010-09-08 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP5270497B2 (ja) * 2009-09-02 2013-08-21 シャープ株式会社 半導体装置およびその電力供給方法
KR101113031B1 (ko) * 2009-09-25 2012-02-27 주식회사 실리콘웍스 드라이버 집적회로 칩의 패드 배치 구조
JP5405283B2 (ja) * 2009-12-10 2014-02-05 シャープ株式会社 半導体装置およびその電力供給方法
KR101298156B1 (ko) * 2010-04-13 2013-08-20 주식회사 실리콘웍스 드라이버 집적회로 칩
KR20130026208A (ko) * 2011-09-05 2013-03-13 삼성전자주식회사 디스플레이 구동 회로 및 이를 포함하는 디스플레이 장치
US10194346B2 (en) 2012-11-26 2019-01-29 Rearden, Llc Systems and methods for exploiting inter-cell multiplexing gain in wireless cellular systems via distributed input distributed output technology
US20180136778A1 (en) * 2015-06-04 2018-05-17 Silicon Works Co., Ltd. Technology for driving a panel
KR102322539B1 (ko) * 2018-02-07 2021-11-04 삼성전자주식회사 반도체 패키지 및 이를 포함하는 디스플레이 장치
KR20210085343A (ko) * 2019-12-30 2021-07-08 엘지디스플레이 주식회사 표시 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960018693A (ko) * 1994-11-11 1996-06-17 카나이 쯔또무 액정표시장치
KR20040050848A (ko) * 2002-12-09 2004-06-17 샤프 가부시키가이샤 반도체 장치
JP2005338421A (ja) * 2004-05-27 2005-12-08 Renesas Technology Corp 液晶表示駆動装置および液晶表示システム
JP2006080167A (ja) * 2004-09-07 2006-03-23 Sharp Corp 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2567961B2 (ja) * 1989-12-01 1996-12-25 株式会社日立製作所 半導体装置及びリ−ドフレ−ム
JP2518569B2 (ja) * 1991-09-19 1996-07-24 三菱電機株式会社 半導体装置
JP2509422B2 (ja) * 1991-10-30 1996-06-19 三菱電機株式会社 半導体装置及びその製造方法
JP3577913B2 (ja) * 1997-02-27 2004-10-20 セイコーエプソン株式会社 半導体装置、およびこれを具備する電子機器
JP3648596B2 (ja) 2000-10-17 2005-05-18 カシオ計算機株式会社 半導体チップの接合構造およびその構造を備えた表示装置
JP3696512B2 (ja) * 2001-02-13 2005-09-21 シャープ株式会社 表示素子駆動装置およびそれを用いた表示装置
JP3661650B2 (ja) * 2002-02-08 2005-06-15 セイコーエプソン株式会社 基準電圧発生回路、表示駆動回路及び表示装置
EP1860771B1 (en) * 2002-02-25 2009-04-08 NEC Corporation Differential circuit, amplifier circuit, driver circuit and display device using those circuits
US7173322B2 (en) * 2002-03-13 2007-02-06 Mitsui Mining & Smelting Co., Ltd. COF flexible printed wiring board and method of producing the wiring board
JP4233967B2 (ja) 2003-09-30 2009-03-04 シャープ株式会社 表示パネル駆動装置および表示装置
JP4806313B2 (ja) * 2006-08-18 2011-11-02 Ｎｅｃ液晶テクノロジー株式会社 テープキャリア、液晶表示装置用テープキャリア、及び液晶表示装置
JP4472737B2 (ja) * 2007-08-31 2010-06-02 Ｏｋｉセミコンダクタ株式会社 半導体装置、半導体素子及び基板
JP4540697B2 (ja) * 2007-08-31 2010-09-08 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP4588748B2 (ja) * 2007-09-25 2010-12-01 Ｏｋｉセミコンダクタ株式会社 Ｃｏｆパッケージ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960018693A (ko) * 1994-11-11 1996-06-17 카나이 쯔또무 액정표시장치
KR20040050848A (ko) * 2002-12-09 2004-06-17 샤프 가부시키가이샤 반도체 장치
JP2005338421A (ja) * 2004-05-27 2005-12-08 Renesas Technology Corp 液晶表示駆動装置および液晶表示システム
JP2006080167A (ja) * 2004-09-07 2006-03-23 Sharp Corp 半導体装置

Also Published As

Publication number Publication date
JP4472737B2 (ja) 2010-06-02
CN101378042A (zh) 2009-03-04
US20110090005A1 (en) 2011-04-21
TW200910565A (en) 2009-03-01
KR20090023023A (ko) 2009-03-04
CN101378042B (zh) 2012-05-16
TWI458065B (zh) 2014-10-21
US8188580B2 (en) 2012-05-29
US20090057808A1 (en) 2009-03-05
JP2009059956A (ja) 2009-03-19
US7902645B2 (en) 2011-03-08

Similar Documents

Publication Publication Date Title
KR101508114B1 (ko) 반도체장치, 반도체소자 및 기판
KR101443179B1 (ko) 반도체장치 및 기판
US7825768B2 (en) Resistor circuit and oscillation circuit
JP6799430B2 (ja) 半導体装置及び表示装置
JPH10284605A (ja) 半導体集積回路およびセルベース方式によりレイアウト設計された半導体集積回路
JP5139407B2 (ja) 半導体装置
JP6018660B2 (ja) 半導体装置
US7714363B2 (en) Semiconductor integrated circuit for driving the address of a display device
JP5711198B2 (ja) 半導体装置
JP5554137B2 (ja) テープ基板
US7643366B2 (en) Semiconductor integrated circuit
JP2012156184A (ja) 実装基板及びその製造方法
US20100194730A1 (en) Display driving semiconductor device
JP5117817B2 (ja) マルチレベル電圧発生器、データドライバ、及び液晶表示装置
JP2009117705A (ja) 集積回路
US7855447B2 (en) Semiconductor integrated circuit device, PDP driver, and plasma display panel
JP2000187987A (ja) 半導体集積回路装置および電子装置ならびにその電子装置の製造方法
KR20060098047A (ko) 전원의 전압을 동일하게 유지하기 위한 배선의 배치 설계

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20180302

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190306

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20200303

Year of fee payment: 6