JP4588748B2 - Cofパッケージ - Google Patents
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Description
20 半導体チップ
31 外部入力端子
32 外部出力端子
41 入力配線
42 出力配線
43 内部入力配線
51 入力電極
52 出力電極
53 内部入力電極
61 チップ搭載領域
62 チップ非搭載領域
100 COFパッケージ
244 ダミー配線
254 ダミー電極
310 入力電極接続領域
330 配線通過領域
340 ダミー電極接続領域
Claims (7)
- テープ基板上にチップ表面を対向させて矩形の半導体チップを搭載するCOFパッケージであって、
前記テープ基板は、
矩形のチップ搭載領域とチップ非搭載領域とを備えるとともに、
前記チップ非搭載領域に設けられた複数の外部入力端子及び複数の外部出力端子と、
前記チップ非搭載領域から前記チップ搭載領域にわたって設けられると共に、前記外部入力端子と接続される複数の入力配線と、
前記チップ非搭載領域から前記チップ搭載領域にわたって設けられると共に、前記外部出力端子と接続される複数の出力配線と、
前記チップ非搭載領域から前記チップ搭載領域にわたって設けられると共に、前記入力配線間に設けられ、前記外部入力端子と接続される複数の内部入力配線と、
前記チップ非搭載領域から前記チップ搭載領域にわたって設けられると共に、前記内部入力配線間に設けられたダミー配線と、を備え、
前記矩形の半導体チップは、
前記半導体チップの表面上の1辺に沿って設けられると共に、前記入力配線と接続される複数の入力電極と、
前記半導体チップの表面上の周辺に沿って設けられると共に、前記出力配線と接続される複数の出力電極と、
前記半導体チップの表面上であって、前記入力電極と前記出力電極よりも内側に設けられると共に、前記内部入力配線と接続される内部入力電極と、
前記半導体チップの表面上の前記1辺に沿って、前記入力電極と間隔を空けて設けられると共に、前記ダミー配線と接続されるダミー電極と、
を備え、
前記ダミー配線は、一方の隣り合う複数の前記内部入力配線と他方の隣り合う複数の前記内部入力配線との間に配置され、
前記内部入力配線は、前記半導体チップの表面上の前記1辺に沿った前記入力電極と前記ダミー電極の間の領域でも複数本配置されると共に当該領域では、前記半導体チップとは電気的に接続されること無く通過し、前記内部入力電極にて電気的に接続されることを特徴とするCOFパッケージ。 - 前記ダミー電極は、前記半導体チップ内でグランドに接続されていることを特徴とする請求項1に記載のCOFパッケージ。
- 前記内部入力配線は少なくとも4本以上であることを特徴とする請求項1または2のいずれかに記載のCOFパッケージ。
- 前記内部入力電極は、所定の機能ブロックに対し、前記入力電極よりも近い位置に配置されたことを特徴とする請求項1乃至3のいずれかに記載のCOFパッケージ。
- 前記機能ブロックは、階調電圧発生回路のラダー抵抗であることを特徴とする請求項4に記載のCOFパッケージ。
- 前記ダミー電極は複数個配置されると共に、該ダミー電極間の距離は、150μm以下であることを特徴とする請求項1乃至5のいずれかに記載のCOFパッケージ。
- 前記ダミー配線の配線幅は、前記入力配線の配線幅と同等であることを特徴とする請求項1〜6のいずれかに記載のCOFパッケージ。
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