KR101454945B1 - 직렬 연결된 반도체 장치의 구성에서 클록 신호를 동기화시키는 방법 및 장치 - Google Patents

직렬 연결된 반도체 장치의 구성에서 클록 신호를 동기화시키는 방법 및 장치 Download PDF

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Abstract

본 발명의 시스템은 시스템 컨트롤러와 직렬 연결된 반도체 장치들의 구성을 포함한다. 그러한 장치는 선행 장치로부터 발생한 클록 신호를 수신하는 입력과, 후속 장치로 향하는 동기화된 클록 신호를 제공하는 출력을 포함한다. 장치는 수신된 클록 신호와 더 이전 버전의 동기화된 클록 신호를 처리함으로써 동기화된 클록 신호를 생성하는 클록 싱크로나이저를 더 포함한다. 장치는 더 이전 버전의 동기화된 클록 신호를 처리할 때 클록 싱크로나이저에 의해 사용되는 파라미터를 조정하는 장치 컨트롤러를 더 포함한다. 시스템 컨트롤러는 제1 장치에 제1 클록 신호를 제공하는 출력과, 제2 장치로부터 제2 클록 신호를 수신하는 입력을 갖는다. 제2 클록 신호는 상기 장치들 중 적어도 하나에서 클록 싱크로나이저에 의해 처리가 된 제1 클록 신호의 버전에 대응한다. 시스템 컨트롤러는 상기 제1 및 제2 클록 신호를 처리하여 이들 신호 간의 위상차를 검출하는 검출기; 및 검출기에 의해 검출된 위상차에 기초하여 상기 장치들 중 적어도 하나에서 상기 클록 싱크로나이저에 조정을 명령하는 동기화 컨트롤러를 더 포함한다.

Description

직렬 연결된 반도체 장치의 구성에서 클록 신호를 동기화시키는 방법 및 장치{METHODS AND APPARATUS FOR CLOCK SIGNAL SYNCHRONIZATION IN A CONFIGURATION OF SERIES-CONNECTED SEMICONDUCTOR DEVICES}
이 출원은 참고로 그 개시내용이 전체적으로 본 명세서에 통합되어 있는 2007년 3월 12일자로 출원된 종래의 미국 가특허 출원 60/894,246호의 이익을 청구한다.
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 그러한 장치의 직렬 연결된 구성을 따라 전파되는 클록 신호를 동기화시키는 방법 및 장치에 관한 것이다.
컴퓨터 기반 시스템은 일반적으로 예를 들어, 메모리와 같은 반도체 장치들을 포함한다. 반도체 장치들은 컴퓨터의 중앙 처리 장치(CPU)의 부분을 형성할 수 있거나, 그로부터 분리될 수도 있는 컨트롤러에 의해 제어된다. 컨트롤러는 반도체 장치들과 정보를 통신하기 위한 인터페이스를 갖는다. 다수의 반도체 장치들과의 통신을 원할 대, 다양한 구성이 가능하다. 특히, 직렬 연결된 반도체 장치들의 구성이 지점간(point-to-point) 방식으로 그들의 인터페이스들을 통해 반도체 장치들을 서로 연결함으로써 형성될 수 있다.
제1의 넓은 양태에 따르면, 본 발명은 직렬 연결된 장치들의 구성에 사용하는 반도체 장치를 제공하려고 시도한다. 반도체 장치는 상기 구성 내의 선행 장치로부터 발생한 클록 신호를 수신하는 입력; 상기 구성 내의 후속 장치로 향하는 동기화된 클록 신호를 제공하는 출력; 수신된 상기 클록 신호 및 더 이전 버전의 동기화된 클록 신호를 처리함으로써 상기 동기화된 클록 신호를 생성하도록 구성된 클록 싱크로나이저; 및 상기 더 이전 버전의 동기화된 클록 신호를 처리할 때 상기 클록 싱크로나이저에 의해 사용되는 파라미터를 조정하도록 구성되는 컨트롤러를 포함한다.
제2의 넓은 양태에 따르면, 본 발명은, 직렬 연결된 장치들의 구성 내의 선행 장치로부터 발생한 클록 신호를 수신하는 단계; 수신된 상기 클록 신호 및 더 이전 버전의 동기화된 클록 신호를 처리함으로써 상기 구성 내의 후속 장치로 향하는 동기화된 클록 신호를 생성하는 단계; 상기 더 이전 버전의 동기화된 클록 신호를 처리할 때 클록 싱크로나이저에 의해 사용되는 파라미터를 조정하는 단계; 및 상기 동기화된 클록 신호를 출력하는 단계를 포함하는, 방법을 제공하려고 시도한다.
제3의 넓은 양태에 따르면, 본 발명은 직렬 연결된 반도체 장치들의 구성; 및 상기 구성 내의 상기 장치들 중 제1 장치에 송신되고, 상기 구성 내의 상기 장치들 중 다른 장치를 통해 직렬로 전파되어, 상기 구성 내의 상기 장치들 중 적어도 하나에 의해 컨트롤러에 리턴되는 클록 신호를 생성하도록 구성되는 컨트롤러 - 상기 구성 내의 각각의 상기 장치들에서의 각각의 버전의 클록 신호가 그 장치의 동작을 제어하고 - 를 포함하는 시스템을 제공하려고 시도한다. 상기 구성 내의 상기 장치들 중 적어도 하나는 상기 구성 내의 상기 장치들 중 후속 장치에 분배하기 위한 또는 상기 컨트롤러에 리턴시키기 위한 각각의 버전의 상기 클록 신호를 처리하도록 구성되는 각각의 클록 싱크로나이저를 포함한다. 상기 컨트롤러는 또한, 상기 구성 내의 상기 장치들 중 상기 제1 장치에 송신되는 클록 신호와 상기 구성 내의 상기 장치들 중 적어도 하나에 의해 리턴되는 클록 신호의 처리에 기초하여, 적어도 하나의 상기 클록 싱크로나이저의 파라미터를 조정하도록 구성된다.
제4의 넓은 양태에 따르면, 본 발명은 직렬 연결된 반도체 장치들의 구성 내의 제1 장치에 제1 클록 신호를 제공하는 단계; 상기 구성 내의 제2 장치로부터 제2 클록 신호를 수신하는 단계 - 상기 제2 클록 신호는 상기 구성 내의 상기 장치들 중 적어도 하나에서 클록 싱크로나이저에 의해 처리가 된 상기 제1 클록 신호의 버전에 대응하며 - ; 상기 제1 및 제2 클록 신호를 처리하여 이들 신호 간의 위상차를 검출하는 단계; 및 상기 위상차에 기초하여 상기 구성 내의 상기 장치들 중 적어도 하나 내의 상기 클록 싱크로나이저에 조정을 명령하는 단계를 포함하는, 방법을 제공하려고 시도한다.
제5의 넓은 양태에 따르면, 본 발명은 직렬 연결된 반도체 장치들의 구성용의 컨트롤러를 제공하려고 시도한다. 상기 컨트롤러는 상기 구성 내의 제1 장치에 제1 클록 신호를 제공하도록 구성된 출력; 상기 구성 내의 제2 장치로부터 제2 클록 신호를 수신하도록 구성되는 입력 - 상기 제2 클록 신호는 상기 구성 내의 상기 장치들 중 적어도 하나에서 클록 싱크로나이저에 의해 처리가 된 상기 제1 클록 신호의 버전에 대응하며 - ; 상기 제1 및 제2 클록 신호를 처리하여 이들 신호 간의 위상차를 검출하는 검출기; 및 상기 검출기에 의해 검출된 상기 위상차에 기초하여 상기 구성 내의 상기 장치들 중 적어도 하나 내의 상기 클록 싱크로나이저에 조정을 명령하도록 구성된 동기화 컨트롤러를 포함한다.
본 발명의 이들 및 다른 양태가 첨부한 도면과 관련하여 발명의 특정 실시예들의 아래의 설명을 볼 때 당업자에게는 명백해질 것이다.
본 발명의 실시예들을 첨부한 도면들을 참조하여 이하 예로서만 설명할 것이다.
도 1은 시스템 컨트롤러와 통신하는 직렬 연결된 반도체 장치의 구성을 포함하는 본 발명의 일 실시예에 따르는 시스템을 도시하는 블록도이다.
도 2A는 본 발명의 비제한적인 예의 실시예에 따라, 도 1의 장치들 중 하나의 상세부분을 도시하는 블록도이다.
도 2B는 본 발명의 비제한적인 예의 실시예에 따라, 조정 가능한 지연 유닛과 외부적으로 조정 가능한 피드백 지연 유닛(EA-FDU)을 포함하는 도 1의 장치들 중 하나의 더욱 상세부분을 도시하는 블록도이다.
도 3A는 EA-FDU에 의해 가해지는 지연의 고정 성분을 고려할 때, 도 1의 장치들 중 하나 내의 특정 신호들의 진행을 도시하는 타이밍도이다.
도 3B는 EA-FDU에 의해 가해지는 지연의 고정 성분과 가변 성분의 양자를 고 려하여, 도 3A에서와 같은 신호의 진행을 도시하는 타이밍도이다.
도 4A는 시스템 컨트롤러가 장치를 특별히 목표로 삼고 EA-FDU에 의해 가해지는 지연에 영향을 주는 정보를 갖는 기록 커맨드를 발행하는 시나리오에서, 도 1에 도시된 장치들 중 하나 내의 특정 신호들의 진행을 도시하는 타이밍도이다.
도 4B는 커맨드가 시스템 컨트롤러에 의해 방송되는 시나리오에서, 도 4A에서와 같은 신호들의 진행을 도시하는 타이밍도이다.
도 5는 도 1의 구성에서 인접한 장치들 간의 상호접속의 상세부분을 도시하는 블록도이다.
도 6은 본 발명의 비제한적인 예의 실시예에 따라, 도 1의 시스템 컨트롤러에 의해 실행되는 동기화 프로세스의 단계들을 도시하는 플로우차트이다.
도 7은 장치들 내의 클록 동기화기의 부재 시에 도 5의 장치들 간에 교환되는 특정 신호들의 진행을 도시하는 타이밍도이다.
도 8은 본 발명의 비제한적인 예의 실시예에 따라 클록 동기화기가 장치들의 각각에 제공될 때 도 5의 장치들 간에 교환되는 특정 신호들의 진행을 도시하는 타이밍도이다.
도 9는 시스템 컨트롤러가 EA-FDU에 의해 가해지는 지연에 관한 정보를 요구하고 장치를 목표로 하는 판독 커맨드를 발행하는 시나리오에서, 도 1에 도시된 장치들 중 하나 내의 특정 신호들의 진행을 도시하는 타이밍도이다.
도 10은 출력 구동 강도에 조정을 제공하는 본 발명의 다른 비제한적인 예의 실시예에 따라, 도 1의 장치들 중 하나의 일례의 상세부분을 도시하는 블록도이다.
도 11A는 시스템 컨트롤러가 출력 구동 강도를 조정하기 위한 정보를 갖고 장치를 특히 목표로 하는 기록 커맨드를 발행하는 시나리오에서, 도 1에 도시된 장치들 중 하나 내의 특정 신호들의 진행을 도시하는 타이밍도이다.
도 11B는 커맨드가 시스템 컨트롤러에 의해 방송되는 시나리오에서, 도 11A에서와 같은 신호들의 진행을 도시하는 타이밍도이다.
도 12는 시스템 컨트롤러가 출력 구동 강도에 관한 정보를 요구하고 장치를 목표로 하는 판독 커맨드를 발행하는 시나리오에서, 도 1에 도시된 장치들 중 하나 내의 특정 신호들의 진행을 도시하는 타이밍도이다.
도 13은 전압 제어 발진기 및 EA-FDU를 포함하는 도 1에 도시된 장치들 중 하나의 더욱 상세부분을 도시하는 블록도이다.
상기 기재 및 도면은 본 발명의 특정 실시예의 예시만을 위한 것이고, 이해에 도움을 주는 것을 이해할 것이다. 그 기재 및 도면은 본 발명의 제한들을 정의할 의도는 아니다.
본 발명의 실시예들의 아래의 상세한 설명에서, 본 발명이 실시될 수 있는 방법들을 예시하는 특정 실시예들을 도시하는 그 일부분을 형성하는 첨부하는 도면에 대한 참조가 이루어진다. 이들 실시예는 당업자가 본 발명을 실시할 수 있도록 충분히 상세히 설명되고, 다른 실시예들이 이용될 수 있다는 것과 논리적, 기계적, 전기적 및 다른 변경이 본 발명의 범위로부터 벗어남 없이 이루어질 수 있는 것을 이해할 것이다. 따라서, 아래의 상세한 설명은 제한할 의도로 취해지는 것이 아니 고, 본 발명의 범위는 첨부하는 청구의 범위에 의해서 정해진다.
일반적으로 본 발명은 직렬 연결된 반도체 장치들의 구성과, 상기 구성에서 반도체 장치들과 통신하는 장치 및 방법들에 관한 것이다. "직렬 연결된 반도체 장치들의 구성"은 구성 내의 반도체 장치들이 지점간 형태로 그들의 인터페이스를 통해 접속되는 것을 의미한다. 예를 들면, 구성 내의 2개의 인접한 장치들이 하나의 장치의 출력에 의해 다른 장치의 입력과 상호접속된다. 직렬 연결된 반도체 장치들의 구성의 예들은 아래의 미국 특허 출원들에 제공되며, 그 내용들은 참고로 본 명세서에 완전히 통합되어 있다:
- 2005년 9월 30일자로 출원된 제60/722,368호;
- 2005년 12월 30일자로 출원된 제11/324,023호;
- 2006년 7월 31일자로 출원된 제11/496,278호;
- 2006년 9월 15일자로 출원된 제11/512,734호;
- 2006년 11월 29일자로 출원된 제11/606,407호;
- 2007년 6월 29일자로 출원된 제11/771,023호; 및
- 2007년 6월 29일자로 출원된 제11/771,241호.
여기에서 의도된 반도체 장치들은 예를 들면, 메모리 장치, 중앙 처리 장치, 그래픽 처리 유닛, 디스플레이 컨트롤러 IC, 디스크 드라이브 IC 및 고체 드라이버와 같은 반도체 집적 회로(IC) 장치일 수 있다. 메모리 장치들이 관련되는 한, 이들은 다소 비제한적인 가능성으로 명명하도록 NAND 플래시 전기적으로 소거 가능한 프로그램 가능한 판독 전용 메모리(EEPROM), NOR 플래시 EEPROM, AND 플래시 EEPROM, DiNOR 플래시 EEPROM, 직렬 플래시 EEPROM, 다이나믹 랜덤 액세스 메모리(DRAM), 스테이틱 랜덤 액세스 메모리(SRAM), 판독 전용 메모리(ROM), 전기적으로 프로그램 가능한 판독 전용 메모리(EPROM), 강유전성 랜덤 액세스 메모리(FeRAM 또는 FRAM), 자기저항 랜덤 액세스 메모리(MRAM), 상변화 랜덤 액세스 메모리(PRAM 또는 PCRAM)와 같은 타입일 수도 있다.
여기에서 의도된 반도체 장치들의 예들은 클록 신호의 움직임에 의존하는 순간에 샘플링되고 하나 이상의 입력 포트에서 수신되는 신호들에 응답하여 동작을 실행하는 장치들을 포함한다. 한 방법은 시스템 컨트롤러로부터 공유 신호 라인을 따라 공통 클록 신호를 공급하는 것이고; 이것은 "멀티-드롭(multi-drop)" 클록 배포 시스템으로 알려져 있다. 그러나, 공유 신호 라인을 따라 클록 신호에 의해 이동되는 경로는 각 장치에 대해 약간 상이하고, 특히 높은 동작 주파수에서 클록 스큐(skew)를 유발한다. 또한, 공유 신호 라인은 다수의 장치들의 로드를 지원하기에 충분한 전력을 가져야 한다. 따라서, 멀티-드롭 클록 배포 시스템의 사용은 직렬 연결된 장치들의 수 및 그들의 동작 주파수가 증가하는 한 이상적인 옵션은 아니다.
클록 배포의 다른 방법은 예컨대, 그 개시내용이 참고로 전체적으로 본 명세서에 통합되어 있는 2006년 12월 6일자로 출원된 미국 가특허 출원 60/868,773호 및 2007년 2월 21일자로 출원된 미국 가특허 출원 60/890,935호에 기재된 바와 같이, 구성 내의 하나의 장치로부터 그 이웃에게 클록 신호를 전파하는 각 장치 내의 DLL(지연 록트 루프) 또는 PLL(위상 록트 루프) 회로 블록을 사용하는 것이다. 그 러나, 직렬 연결된 장치들의 수가 증가함에 따라, 인접하는 장치들 사이의 기생 지연이 칩간 배선 로드 등과 같은 요인으로 인해 축적된다. 따라서, 구성 내의 최종 장치에 의해 클록 아웃(clocked out)되는(그리고 시스템 컨트롤러에 의해 클록 백 인(clocked back in)되는) 신호들은 구성 내의 첫 번째 장치를 구동하기 위해 시스템 컨트롤러에 의해 사용되는 클록 신호에 대해 이상(out-of-phase)일 수 있다. 이 상 불일치는 시스템 컨트롤러에서 실현되는 DLL 또는 PLL에 의한 복구를 초과할만큼 심할 수도 있다.
따라서, 직렬로 반도체 장치들을 연결하는 기존의 방법들이 이 방식으로 연결될 수 있는 장치들의 총 수에 및/또는 그들의 동작 주파수에 구속되는 지나치게 제한적인 상한을 부과할 수 있음을 알게 될 것이다. 이것은 그들의 병렬의 상대와 비견하도록 직렬 연결된 장치들의 구성의 능력을 제한할 수도 있다. 따라서 직렬 연결된 반도체 장치들의 구성 내의 장치로부터 장치로 전달되는 클록 신호의 동기화를 개선하려는 요망이 산업계에 존재한다.
도 1은 본 발명의 비제한적인 실시예에 따른 시스템을 도시한다. 도 1을 참조하면, 시스템 컨트롤러(102)는 직렬로 연결되는 N개의 장치들의 구성과 통신한다. 예시된 실시예에서, 구성은 "제1" 반도체 장치(104-0), … 중간 반도체 장치(104-j-1), 다른 중간 반도체 장치(104-j), 추가의 중간 반도체 장치(104-j+1), …, 및 "최종" 반도체 장치(104-N-1)를 포함하며, N은 정수이고 여기에서 1≤j≤N-2이다. 구성에서 반도체 장치들(104-0 … N-1)의 수는 특별히 제한되지 않는 것을 이해할 것이다.
반도체 장치들(104-0 … N-1)은 예컨대, 메모리 장치와 같은 반도체 장치일 수 있다. 반도체 장치들(104-0 … N-1)이 메모리 장치인 경우에, 시스템 컨트롤러(102)는 메모리 컨트롤러로서 실현된다. 시스템 컨트롤러(102)는 반도체 장치 자체일 수 있음을 이해할 것이다.
도 1에 도시된 시스템에서, 초기화 절차 동안, 구성의 반도체 장치들은 시스템 컨트롤러(102)에 의해 할당된 장치 어드레스(또는 장치 식별자)이다. 예를 들어, 로우(low)에서 하이(high)까지 연속적인 수의 장치 어드레스들이 생성되어 반도체 장치들(104-0 … 104-N-1)에 할당된다. 각각의 반도체 장치들(104-0 … 104-N-1)은 자신의 어드레스 레지스터(도시 생략)를 갖고, 어드레스 레지스터가 할당된 장치 어드레스를 유지한다.
장치 어드레스가 반도체 장치들(104-0 … 104-N-1)에 할당된 후에, 구성의 장치들의 동작을 제어하기 위해, 시스템 컨트롤러(102)는 그 제1 반도체 장치(104-0)에 액세스 커맨드 및 다른 정보를 전송하며, 그러한 동작은 예컨대, 장치 어드레스 인식 및 데이터 처리를 포함한다. 대체로, 데이터 처리의 일례는 각각의 장치에 포함디는 메모리(도시 생략)에 액세스하는 것이다. 예를 들어, 액세스 커맨드가 기록 커맨드인 경우에, 제공된 데이터는 장치 어드레스에 따라서 타깃(또는 예정된) 장치의 메모리에 기록된다. 액세스 커맨드가 판독 커맨드인 경우에, 메모리의 데이터가 메모리 어드레스에 따라 판독되고, 판독된 데이터가 다른 장치에 송신되고 시스템 컨트롤러(102)에 전해진다. 장치 어드레스 할당, 장치 어드레스 인식 및 데이터 액세스의 예들은 참고로 그 내용이 여기에 완전히 통합되어 있는 아래의 미국 특허 출원에 제공된다.
- 2006년 3월 28일에 출원된 미국 가특허 출원 60/787,710호;
- 2006년 5월 23일에 출원된 미국 가특허 출원 60/802,645호; 및
- 2006년 12월 6일에 출원된 미국 가특허 출원 60/868,773호.
도 1의 시스템에서, 반도체 장치들(104-0 … N-1)은 모두 유사하게 구성된다. 장치들(104-0 … N-1)의 동작은 마스터 장치(102)에 의해 제공되는 클록들(도시 생략)에 의해 동기화된다. 예를 들면, 클록들은 후술하는 바와 같이, 공통 클록 방식 또는 클록 전송 방식 중 어느 하나로 제공될 수 있다.
도 2A는 도 1의 시스템의 상세부분을 도시한다. 도 1 및 2A를 참조하면, 시스템 컨트롤러(102)(이하 "마스터 장치"라고 한다)는 반도체 장치(104-j)(이하 "슬레이브 장치"라고 한다)와 통신한다. 슬레이브 장치(104-j)가 메모리 장치인 경우에, 마스터 장치(102)는 메모리 컨트롤러로서 실현될 수 있다.
슬레이브 장치(104-j)는 슬레이브 컨트롤러(106), 메모리 어레이(108), 클록 싱크로나이저(110) 및 복수의 포트를 포함하는 인터페이스를 구비한다. 이후에 더욱 상세하게 설명되는 바와 같이, 슬레이브 컨트롤러(106)는 인터페이스의 입력 포트를 통해 도달하는 신호들에 응답하여 메모리 어레이(108)에의 액세스와 함께 다양한 제어 및 처리 기능들을 실행하고, 인터페이스의 출력 포트를 통해 출력 신호를 제공한다. 슬레이브 컨트롤러(106)는 또한 클록 싱크로나이저(110)에 제어 신호(SCTRL)를 제공한다. 제어 신호(SCTRL)는 슬레이브 장치(104-j)의 인터페이스의 입 력 포트를 통해 마스터 장치(102)로부터 수신되는 커맨드에 응답하여 생성된다.
슬레이브 장치(104-j)의 인터페이스는 직렬 입력 포트(이하, "SIP-j 포트") 및 직렬 출력 포트(이하, "SOP-j 포트")를 포함한다. SIP-j 포트는 슬레이브 장치(104-j)로의 입력 정보 신호(SSIP -j)에 의해 반송되는 정보(예컨대, 커맨드, 어드레스 및 데이터 정보)를 전송하는 데 사용되며; 이 정보 중 몇몇은 슬레이브 컨트롤러(106)용으로 예정될 수 있고, 몇몇은 메모리 어레이(108)용으로 예정될 수 있다. SOP-j 포트는 슬레이브 장치(104-j)로부터 정보(예컨대, 커맨드, 어드레스 및 데이터 정보)를 출력 정보 신호(SSOP -j) 상으로 전송하거나 중계하는 데 사용되며, 이 정보 중의 몇몇은 아마도 메모리 어레이(108)로부터 발생한 것이다. SIP-j 및 SOP-j는 싱글-비트-폭 또는 멀티-비트-폭 포트일 수 있는 것을 이해할 것이다. 즉, SIP-j 및 SOP-j 포트는 각각 하나, 2개, 4개, 8개 또는 임의의 다른 생각할 수 있는 수의 신호 라인들을 가질 수 있다.
또, 슬레이브 장치(104-j)의 인터페이스는 입력 포트 인에이블 입력 포트(이하, "IPE-j 포트") 및 출력 포트 인에이블 입력 포트(이하, "OPE-j 포트")를 포함한다. IPE-j 포트는 입력 포트 인에이블 신호(SIPE -j)를 수신한다. 입력 포트 인에이블 신호(SIPE -j)는 슬레이브 장치(104-j)에 의해 SIP-j 포트를 인에이블시키는 데 사용되어, 입력 포트 인에이블 신호(SIPE -j)가 어써트될(asserted) 때, 정보가 SIP-j 포트를 통해 슬레이브 장치(104-j)에 입력된다. 유사하게, OPE-j 포트는 출력 포 트 인에이블 신호(SOPE -j)를 수신한다. 출력 포트 인에이블 신호(SOPE -j)는 슬레이브 장치(104-j)에 의해 SOP-j 포트를 인에이블시키는 데 사용되어, 출력 포트 인에이블 신호(SOPE -j)가 어써트될 때, 정보가 SOP-j 포트를 통해 슬레이브 장치(104-j)로부터 출력된다.
또, 슬레이브 장치(104-j)의 인터페이스는 입력 포트 인에이블 에코 출력 포트(이하 "IPEQ-j 포트") 및 출력 포트 인에이블 에코 출력 포트(이하 "OPEQ-j 포트")를 포함한다. IPEQ-j 및 OPEQ-j 포트는 각각 슬레이브 장치(104-j)로부터 신호들 SIPEQ -j 및 SOPEQ -j를 출력한다. 신호들 SIPEQ -j 및 SOPEQ -j는 각각 입력 포트 인에이블 신호(SIPE -j) 및 출력 포트 인에이블 신호(SOPE -j)의 전파된 버전이다.
또, 슬레이브 장치(104-j)의 인터페이스는 클록 입력 포트(이하, "RCK-j 포트")를 포함한다. RCK-j 포트는 슬레이브 장치(104-j)의 내부의 레지스터로의 (하나 또는 여러 개의 신호 라인의 폭을 가질 수 있는) SIP-j 포트에 존재하는 신호들의 래칭(latching)뿐만 아니라 슬레이브 장치(104-j)의 내부의 레지스터로부터 SOP-j 포트 상으로의 신호의 래칭을 제어하는 데 사용되는 입력 클록 신호(SRCK -j)를 수신한다. 입력 클록 신호(SRCK -j)는 또한, 각각 IPEQ-j 및 OPE-j 포트 상으로 및 슬레이브 장치(104-j)의 내부의 레지스터로의 IPE-j 및 OPE-j 포트에 존재하는 신호들의 래칭을 제어하는 데 사용된다.
또, 슬레이브 장치(104-j)의 인터페이스는 클록 출력 포트(이하, "TCK-j 포 트")를 포함한다. TCK-j 포트는 예컨대, 다른 슬레이브 장치 또는 마스터 장치(102)일 수 있는 후속 장치에 전파되는 출력 클록 신호(STCK -j)를 제공한다. 출력 클록 신호(STCK -j)는 슬레이브 컨트롤러(106)로부터의 제어 신호(SCTRL)와 함께 RCK-j 포트로부터의 입력 클록 신호(SRCK -j)의 버퍼링된 버전을 수신하는 클록 싱크로나이저(110)로부터 발생한다.
동작 시에, 입력 포트 인에이블 신호(SIPE -j)는 입력 클록 신호(SRCK -j)와 동기화되는 입력 정보 신호(SSIP -j)에 의해 반송되는 유효 정보에 대한 윈도우의 "시작"과 "종료"를 제어한다. 출력 포트 인에이블 신호(SOPE -j)는 출력 클록 신호(STCK -j)와 동기화되는 출력 정보 신호(SSOP -j)에 의해 반송되는 유효 정보에 대한 윈도우의 "시작"과 "종료"를 제어한다.
또, 슬레이브 장치(104-j)의 인터페이스는 슬레이브 장치(104-j)와 가능한 한 동시에 다른 슬레이브 장치들의 동작을 인에이블시키는 칩 선택 신호를 수신하는 칩 선택 포트(도시 생략)를 포함할 수도 있다. 슬레이브 장치(104-j)의 하나 이상의 기능을 리셋하기 위한 마스터 장치(102)로부터의 리셋 신호를 반송하기 위해 리셋 포트(도시 생략)가 제공될 수도 있다. 당업자는 특별한 비제한적인 구성에서, 칩 선택 신호가 멀티-드롭 방식으로 제공될 수도 있고, 리셋 신호가 지점간 방식으로 제공될 수 있음을 이해할 것이다. 물론 발명의 범위를 벗어남 없이 다른 구성도 가능할 것이다.
당업자는 클록 레이트 타입(예컨대, 싱글 데이터 레이트 대 더블 데이터 레이트), 클록 응답 타입(예컨대, 소스-동기 대 오프셋) 및 슬레이브 장치(104-j)의 기능성의 여러 가지 다른 양태들에 의존하여, 버퍼, 위상 시프터, 다른 로직 서브-회로들 등과 같은 다른 구성요소들이 발명의 범위를 벗어남 없이 슬레이브 장치(104-j)에 제공될 수 있음을 이해할 것이다.
예를 들어, 예시된 실시예에서는, 슬레이브 장치(104-j)는 RCK-j, SIP-j, OPE-j 및 IPE-j 포트에 각각 연결되는 복수의 입력 버퍼(120-1, 120-2, 120-3 및 120-4), 및 TCK-j, SOP-j, OPEQ-j 및 IPEQ-j 포트에 각각 연결되는 복수의 출력 버퍼(122-1, 122-2, 122-3 및 122-4)를 포함한다.
또한, 입력 경로측에서, 슬레이브 장치(104-j)는 입력 클록 신호(SRCK -j) 또는 클록 싱크로나이저(110)로부터 획득된 (예시된 바와 같은) 피드백 클록 신호(SCLK _ FB)일 수 있는 클록 신호와 동기하여 비클록 입력 신호를 래치시키는 제1 세트의 D-형 플립-플롭(124-1, 124-2, 124-3)(또는 다른 래칭 회로)을 포함할 수 있다. 다른 실시예에서, D-형 플립-플롭(124-1, 124-2, 124-3)을 구동시키는 데 사용되는 클록 신호가 입력 클록 신호(SRCK -j) 또는 피드백 클록 신호(SCLK _ FB)로부터 도출되는 내부 클록 구동 스킴(scheme)으로부터 획득될 수 있다. 여러 가지 구성 내에 클록 트리들을 포함하는 다양한 내부 클록 구동 스킴이 사용될 수 있는 것이 기도된다.
여기에 기재된 실시예에서, 슬레이브 장치(104-j)의 클록 응답 타입은 에지-정렬된 소스-동기되도록 가정되며, 따라서 피드백 클록 신호(SCLK _ FB)가 D-형 플립-플 롭(124-1, 124-2, 124-3)에 실제로 제공되기 전에 180° 위상 시프터(130)를 통과한다. 이것은 소스-동기 클록킹이 클록 신호들과 데이터 사이의 0도(0°) 위상 정렬을 제공하기 때문이다. 클록 응답 타입이 상이하면(예컨대, 중앙-정렬된 소스-동기), 피드백(SCLK _ FB)에 인가될 위상 시프트의 크기는 따라서 상이해질 수 있다. 또, 여기에 기재된 실시예에서, 슬레이브 장치(104-j)의 클록 레이트 타입은 싱글 데이터 레이트(SDR)이고; 더블 데이터 레이트(DDR) 클록 레이트 타입이 사용되면, 90° 위상 시프터가 위상 시프터(130)를 대체할 수 있다.
D-형 플립-플롭(124-1, 124-2, 124-3)에 의해 출력되는 비클록 입력 신호들은 더 처리하기 위해 슬레이브 컨트롤러(106)에 제공된다. 응답 시에, 슬레이브 컨트롤러(106)는 출력 경로측에서 제2 세트의 D-형 플립-플롭(126-1, 126-2, 126-3)(또는 다른 래칭 회로)에 제공되는 비클록 출력 신호들을 생성한다. D-형 플립-플롭(126-1, 126-2, 126-3)은 클록 싱크로나이저(110)로부터 획득된 중간 출력 클록 신호(SCLK _ INT)일 수 있는 클록 신호와 동기화하여 비클록 출력 신호들을 래치시키도록 동작 가능하다. 버퍼 요소(134)는 제2 세트의 D-형 플립-플롭(126-1, 126-2, 126-3)에 대한 매칭 지연 모델을 나타내고, TCK-j 포트에 연결되는 출력 버퍼(122-1)와 클록 싱크로나이저(110) 사이에 위치한다.
도 2B는 도 2A의 슬레이브 장치의 더욱 상세부분을 도시한다. 도 1, 2A 및 2B를 참조하면, 슬레이브 장치(104)의 클록 싱크로나이저(110)는 "외부적으로 조정 가능한" 지연 록트 루프(EA-DLL)를 실현한다. 이를 위해, 클록 싱크로나이저(110) 는 조정 가능한 지연 유닛(202), 위상 검출기 및 지연 라인 컨트롤러(PD-DLC)(204) 및 외부적으로 조정 가능한 피드백 지연 유닛(EA-FDU)(206)을 포함한다.
조정 가능한 지연 유닛(202)은 RCK-j 포트에 연결되는 입력 버퍼(120-1)에 의해 출력되는 신호인 참조 클록 신호(SCLK _ REF)를 수신하기 위한 입력 포트를 갖는다. 바꿔 말하면, 참조 클록 신호(SCLK _ REF)는 입력 버퍼(120-1)를 통과한 후에 입력 클록 신호(SCLK -j)에 대응한다. 조정 가능한 지연 유닛(202)은 조정 가능한 지연 유닛(202)의 출력 포트에 나타나는 중간 클록 신호(SCLK _ INT)를 생성하기 위해 참조 클록 신호(SCLK _ REF)에 제어 가능한 지연을 적용한다. 버퍼(210)는 중간 클록 신호(SCLK _ INT)의 과도한 로드를 다루는 데 사용될 수 있다.
조정 가능한 지연 유닛(202)은 어느 것이나 싱글-스테이지 또는 멀티-스테이지일 수 있는 디지털 지연 라인 또는 아날로그 지연 라인을 포함하는, 다양한 방법으로 실현될 수 있다. 예를 들면, 멀티-스테이지 지연 유닛에서, 복수의 캐스캐이드된(cascaded) 지연 요소들이 제공될 수 있고, 그 각각에 조정 가능한 지연 유닛(202)의 출력 포트에 각각의 지연 요소의 출력 신호를 스위치하기 위해 카운터에 의해 구동될 수 있는 스위치가 연결된다. 지연 유닛의 입력 및 출력 포트들 사이에서 작동되는 지연 요소들의 수는 조정 가능한 지연 유닛(202)에 의해 적용되는 순간적인 지연을 판정한다. 다른 구현예들이 물론 본 발명의 범위를 벗어남 없이 가능하다.
조정 가능한 지연 유닛(202)에 의해 적용되는 지연량의 제어는 조정 가능한 지연 유닛(202)의 제어 포트에서 수신된 커맨드 신호(SDLY)에 의해 제공된다. 커맨드 신호(SDLY)는 PD-DLC(204)에 의해 자신의 출력 포트를 통해 공급된다. PD-DLC(204)는 각각의 입력 포트에서 수신된 2개의 신호에 기초하여 커맨드 신호(SDLY)를 생성하도록 동작된다. 제1 신호는 조정 가능한 지연 유닛(202)의 입력 포트에 또한 공급되는 참조 클록 신호(SCLK _ REF)이다. 제2 신호는 클록 싱크로나이저(110)로부터의 출력인 피드백 클록 신호(SCLK _ FB)이다.
피드백 클록 신호(SCLK _ FB)는 EA-FDU(206)에 의해 자신의 출력 포트를 통해 공급된다. EA-FDU(206)는 버퍼 요소(134)에 또한 공급되는 중간 출력 클록 신호(SCLK _ INT)를 수신하기 위한 입력 포트를 또한 갖는다. EA-FDU(206)는 슬레이브 컨트롤러(106)로부터 제어 신호(SCTRL)를 수신하기 위한 제어 포트를 또한 포함한다. EA-FDU(206)는 중간 출력 클록 신호(SCLK _ INT)에 지연을 적용함으로써 피드백 클록 신호(SCLK _ FB)를 생성하도록 동작하며, 그러한 지연은 제어 신호(SCTRL)의 기능이다. EA-FDU(206)에 의해 적용되는 지연의 현재 값은 슬레이브 컨트롤러(106)에 의해 제어될 수 있는 파라미터의 일례이다.
동작 시에, PD-DLC(204)는 피드백 클록 신호(SCLK _ FB)와 참조 클록 신 호(SCLK _ REF) 간의 위상차를 검출하고, 검출된 위상차에 기초하여 커맨드 신호(SDLY)를 출력한다. 따라서, PD-DLC(204)의 출력은 피드백 클록 신호(SCLK _ FB)의 위상이 참조 클록 신호(SCLK _ REF)의 위상에 대응할 때 0이 될 것이다. 이 포인트에서, 클록 싱크로나이저(110)가 "지연 록"의 상태를 달성하였다. 그러한 상태에서, 피드백 클록 신호(SCLK _ FB)가 중간 클록 신호(SCLK _ INT)의 지연된 버전이라는 것을 알게 될 것이다. 바꿔 말하면, 중간 클록 신호(SCLK _ INT)는 지연 록의 상태 동안 참조 클록 신호(SCLK _ REF)와 동일한 위상을 갖는 피드백 클록 신호(SCLK _ FB)의 더 앞선 버전이다.
중간 클록 신호(SCLK _ INT)가 참조 클록 신호(SCLK _ REF) 보다 앞서는 시간의 크기(즉, 리드 타임(lead time)의 크기)는 EA-FDU(206)에 의해 적용되는 지연의 현재 값에 대응한다. 이 지연은 2개의 성분 즉, 고정 성분(tF)과 가변 성분(tEAFD)으로 분리될 수 있다. 시뮬레이션의 결과에 기초하여 설계 단계 동안 결정될 수 있는 고정 성분(tF)은 슬레이브 장치(104-j)를 통한(즉, RCK-j 포트에서 클록 싱크로나이저(110)까지, 및 클록 싱크로나이저(110)로부터 TCK-j 포트까지) 입력 클록 신호(SRCK -j)의 전파 지연에 근사한다. 구체적으로는, 가변 성분(tEAFD)이 0이라고 가정하면, 고정 성분(tF)은 클록 싱크로나이저(110)가, 슬레이브 장치(104-j)를 통한 근사된 전파 지연에 대응하는 크기만큼 중간 출력 클록 신호(SCLK _ INT)의 위상에 대해 (그리고 또한, 참조 클록 신호(SCLK _ REF)의 위상에 대해) 앞서는 위상에서 피드백 클록 신호(SCLK _ FB)를 생성하게 한다. 그 결과, 출력 클록 신호(SCLK _ INT)의 위상은, 슬레이브 장치(104-j)를 통한 전파의 영향 후에, 대략 입력 클록 신호(SRCK -j)와 정렬된다.
특정 예를 취하기 위해, 입력 버퍼들(120-1, 120-2, 120-3, 120-4)의 각각을 통한 전파 지연은 tD1이고, 출력 버퍼들(122-1, 122-2, 122-3, 122-4)의 각각을 통한 전파 지연은 tD2라고 가정한다. EA-FDU(206)에 의해 적용되는 지연의 고정 성분은 따라서 설계 단계 동안 tF=tD1+tD2로 설정될 수 있다. 물론, 슬레이브 장치(104-j)를 통한 전파 지연의 다른 소스들이 설계 단계 동안 식별될 수 있고 고정 성분 tF에 의해 차지될 수도 있다.
도 3A는 도 2B의 EA-FDU(206)에 의해 적용되는 지연의 고정 성분의 영향을 나타내는 타이밍도이다(이 경우에, tF=tD1+tD2로 설정되어 있다). 도 2B 및 3A를 참조하면, 구체적으로는, 입력 클록 신호(SRCK -j), 출력 클록 신호(STCK -j), 참조 클록 신호(SCLK _ REF), 중간 클록 신호(SCLK _ INT), 피드백 클록 신호(SCLK _ FB) 및 SCLK _ FB #으로 표기되는 180도 위상 시프터(130)의 출력이 도시되어 있다. 또한, 비교할 목적으로 SIP-j 포트에 연결되는 입력 버퍼(120-1)로부터 그 출구에서의 입력 정보 신호(SSIP - j)의 버전이 제공되며; 이 신호는 SSIP -j_1로 표기된다. 출력 클록 신호(STCK -j)의 위상은 입력 클록 신호(SRCK -j)의 위상과 정렬되는 것을 알 수 있다. 물론, 이 정렬은 입력 버퍼(120-1, 120-2, 120-3, 120-4) 및 출력 버퍼(122-1, 122-2, 122-3, 122-4)를 통한 전파 지연이 설계 단계 동안 얼마나 잘 근사되어 왔는지에 따라서만, 근사될 수 있다. 타이밍도가 상이한 클록 레이트 타입 또는 클록 응답 타입에 대해 상이한 특징을 나타내는 것을 이해할 것이다.
이하, 도 2B를 참조하고, 본 발명의 일 실시예에 따르면, EA-FDU(206)에 의해 적용되는 지연의 가변 성분(tEAFD)이 마스터 장치(102)로부터 수신되는 커맨드에 기초하여 출력 클록 신호(STCK -j)의 위상을 미세 동조시키기 위해 조작된다. 이들 커맨드는 슬레이브 컨트롤러(106)에 의해 해석되어, EA-FDU(206)의 제어 포트에 공급되는 제어 신호(SCTRL)로 변환된다.
가변 성분(tEAFD)에 대한 조정이 이루어짐에 따라, 피드백 클록 신호(SCLK _ FB)에 대해 대응하는 시간 시프트가 행해진다. PD-DLC(204)는 (지금 시프트된) 피드백 클록 신호(SCLK _ FB)와 참조 클록 신호(SCLK _ REF) 사이의 새로운 위상차를 검출하고, 검출된 위상차에 기초하여 커맨드 신호(SDLY)의 새로운 예시(instantiation)를 출력한다. 이 커맨드 신호(SDLY)의 새로운 예시는 0이 아니며(양이거나 음 중 하나), 그에 응답하여 조정 가능한 지연 유닛(202)이 참조 클록 신호(SCLK _ REF)에 적용되는 지연의 현재 값을 조정하며, 그것에 의해 조정 가능한 지연 유닛(202)의 출력 포트에 중간 클록 신호(SCLK _ INT)의 시프트된 버전을 생성한다. 이 중간 클록 신호(SCLK _ INT)의 시프트된 버전은 EA-FDU(206)에 리턴되어, 피드백 클록 신호(SCLK _ FB)의 더욱 시프트된 버전을 생성한다. 상기 프로세스는 지연 클록의 상태가 달성될 때까지 계속되며, 그 포인트에서 피드백 클록 신호(SCLK _ FB)의 위상이 참조 클록 신호(SCLK _ REF)의 위상에 대응한다.
도 3B를 참조하면, 도 3A의 것과 유사하지만, 가변 성분(tEAFD)의 부가적인 효과를 나타내는 타이밍도가 도시되어 있다. EA-FDU(206)에 의해 적용되는 지연의 현재 값(즉, tF + tEAFD = tD1 + tD2 + tEAFD)은 출력 클록 신호(STCK -j)의 위상이 더 이상 입력 클록 신호(SRCK -j)의 위상과 정렬되지 않게 한다. 오정렬의 크기는 가변 성분(tEAFD)에 의존하고, 슬레이브 장치(104-j)와 직렬 방식으로 거기에 연결되는 다른 장치들(도시 생략) 사이의 기생 지연의 원인이 되는 것을 포함할 수 있는 이유에 기인한다.
물론, 본 예에서는, 가변 성분(tEAFD)이, 출력 클록 신호(STCK -j)가 입력 클록 신호(SRCK -j)를 앞서게 하는 양의 값이 되도록 취해지지만, 가변 성분(tEAFD)은 출력 클록 신호(STCK -j)가 입력 클록 신호(SRCK -j)를 뒤처지게 하는 음의 값일 수 있음을 이해할 것이다.
또한, 제어 신호(SCTRL)에 의해 제공되는 신축성이 클록 싱크로나이저(110)의 설계 단계의 요건을 완화시킬 수 있게 함을 이해할 것이다. 예를 들어, 설계 단계 동안, 고정 성분(tF)을 단순히 tD1+tD2의 어림셈(rough estimate)으로 초기화할 수 있고, 출력 클록 신호(STCK -j)와 입력 클록 신호(SRCK -j) 사이에 필요한 위상 지연이나 선행을 제공하는 것에 덧붙여, 임의의 에러가 보상될 때까지 가변 성분(tEAFD)을 조정하는 데 제어 신호(SCTRL)를 사용할 수 있다. 사실상, 고정 성분(tF)을 0으로 감소시킬 수도 있고, 제어 신호(SCTRL)에 의해 조정이 더 행해질 수 있는 가변 성분(tEAFD)의 초기값으로서 tD1+tD2의 어림셈을 사용할 수 있다.
제어 신호(SCTRL)는 슬레이브 컨트롤러(106)에 의해 제공되고 마스터 장치(102)로부터 수신되는 커맨드에 기초하여 생성되는 것을 상기하라. 더욱 구체적으로는, 도 2B를 참조하는 일례에서, 슬레이브 컨트롤러(106)는 마스터 장치(102)에 의해 기록될 수 있는 외부적으로 조정 가능한 피드백 지연(EA-FD) 레지스터(220)를 포함할 수 있다. 특정 실시예에서, EA-FD 레지스터(220)는 EA-FDU(206)에 의해 적용되는 지연의 현재 값에 대한 원하는 지연 조정을 특정하는 비트 패턴을 포함한다. 슬레이브 컨트롤러(106)는 EA-FD 레지스터(220)의 컨텐츠를 나타내는 제어 신호(SCTRL)를 발행하도록 구성된다. 특히, 제어 신호(SCTRL)는 그 제어 포트에서 수신 시에 EA-FDU(206)에 의해 해석될 때, 제어 신호(SCTRL)가 중간 클록 신 호(SCLK _ INT)에 적용되는 지연의 현재 값에 대한 대응하는 지연 조정을 야기하도록 포맷된다. 지연 조정은 다수의 "지연 유닛"으로 특정될 수 있고, 여기에서 하나의 지연 유닛의 지속기간은 동작 요건을 만족하는 데 필요한 만큼 크거나 작게 만들어질 수 있는 설계 파라미터이다.
EA-FD 레지스터(220)에 포함될 수 있는 다양한 비트 패턴들 및 EA-FDU(206)에 의해 적용되는 지연의 현재 값에 대한 원하는 지연 조정에 의해 그러한 각 비트 패턴의 가능한 중요도가 아래의 표 1에 제공된다:
표 1
Figure 112009062352753-pct00001
표 1은 단순히 예시할 목적의 비트 패턴 정의 예를 도시함을 이해할 것이다. 비트 패턴은 원하는 지연 조정을 위한 더 미세한 또는 더 굵은 입도(granularity)가 필요한 경우 쉽게 변경 및/또는 확장될 수 있다.
당업자는 슬레이브 컨트롤러(106)가 EA-FD 레지스터(220)를 그 판독 직후에 클리어하도록 설계될 수 있거나, 매회 마스터 장치(102)에 의해 기록된 후에 1회만 EA-FD 레지스터(220)를 판독하도록 설계될 수도 있음을 이해할 것이다.
슬레이브 컨트롤러(106)가 마스터 장치(102)로부터 커맨드의 수신 및 인식 시에 EA-FD 레지스터(220)에 기록하는 것을 상기하라. 이후 "기록 EA-FDU" 커맨드라고 하는 그러한 커맨드는 SIP-j 및 IPE-j 포트에 나타나는 신호를 제어함으로써 신호화될 수 있다. 더욱 구체적으로는, IPE-j 포트에서 신호가 어써트가 유지된다고 가정하면, "기록 EA-FDU" 커맨드는 아래의 3 바이트 포맷을 가질 수도 있다:
Figure 112009062352753-pct00002
상기 예의 포맷에서, 제1 바이트("장치 어드레스")는 슬레이브 장치(104-j)를 개별적으로 또는 그룹의 부분으로서 식별한다. 바꿔 말하면, 슬레이브 장치(104-j)는 알고 있는 하나 이상의 어드레스를 갖는다. 이들 어드레스는 초기화 절차 동안 학습될 수도 있다. 이들 어드레스 중 하나는 다른 슬레이브 장치들에 대해 유일한 "특정 어드레스"일 수 있는 한편, 이들 어드레스 중 다른 하나는 (있다면) 마스터 장치(12)에 연결되는 하나의(또는 그 이상, 또는 모든) 다른 슬레이브 장치(들) 및 슬레이브 장치(104-j)에 의해 공통으로 인식되는 "공통 어드레스"일 수도 있다. 수신된 정보에서 자신의 어드레스(또는 자신의 어드레스들 중 하 나)를 인식함으로써, 슬레이브 컨트롤러(106)는 추가의 바이트의 커맨드를 수신하기를 원하고, 그에 응답해야 하기를 원한다.
상기 예의 포맷에서, 제2 바이트(B0h)는 "기록 EA-FDU" 커맨드의 "추가의 바이트"이고, 그 커맨드가 "기록 EA-FDU" 커맨드이며 어떤 다른 커맨드가 아님을 지시하는 16진값을 나타낸다. 이것은, 이 커맨드를 슬레이브 컨트롤러(106)가 응답하기 위해 구성될 수 있는 다른 커맨드들과 구별하는 데 도움을 주기 위한 것이다. 물론, "기록 EA-FDU" 커맨드의 정확한 16진값은 설계 파라미터이며, 이 예에서 예시적인 목적에 맞게 하는 것과 다른 의미를 갖는 것은 아니다.
상기 예의 포맷에서, 제3 바이트(DATA)는 상기 표에 따를 수 있는 EA-FD 레지스터(220)에 기록될 비트 패턴을 나타낸다.
이하 슬레이브 장치(104-j)가 "00h"의 특정 어드레스 및 "FFh"의 공통 어드레스를 갖는다고 가정한다. 도 4A 및 4B는 각각 EA-FDU(206)에 의해 적용되는 지연의 현재 값에 대한 원하는 지연 조정이 +1 지연 단위의 증분인 경우, "기록 EA-FDU" 커맨드에 대한 기본 타이밍도를 도시한다. 도 4A의 경우에, "기록 EA-FDU" 커맨드는 특히 슬레이브 장치(104-j)로 향하는 한편, 도 4B의 경우에, 슬레이브 장치(104-j)는 "기록 EA-FDU" 커맨드의 여러 개의 가능한 의도된 수신지 중 하나일 뿐이다.
이들 타이밍도에서, 한 쌍의 입력 클록 신호(SRCK -j+SRCK -j#)를 사용하여 비제한적인 예에 의해 미분 클록킹 스킴(differential clocking scheme)이 도시되어 있 다. 또한, 더블 데이터 레이트(DDR)법이 비제한적인 예에 의해 도시되어 있다. 더욱이, 입력-출력 대기시간(또는 tIOL로 표기되는 "관통 대기시간")은 이 특정 예에서 1 클록 사이클(또는 2 DDR 사이클)에 대응한다. 물론, 다른 구현 예에서, 싱글-엔디드(single-ended) 클록킹 스킴, 뿐만 아니라 다른 클록 레이트 타입 및 포트 폭이 사용될 수도 있다.
이하, 직렬 연결된 반도체 장치들(104-0 … 7)의 구성을 포함하는 시스템(502)을 도시하는 도 5를 참조한다. 이 예에서, 시스템(502)은 앞서 설명했던 슬레이브 장치(104-j)와 각각 유사한 구성의 8개의 슬레이브 장치들(104-0 … 7)과 앞서 설명했던 마스터 장치(102)를 포함한다. 물론 당업자에게는 시스템(502)이 지점간 방식으로 연결되는 임의의 수의 슬레이브 장치들을 포함할 수 있음은 명백하다.
각각의 슬레이브 장치들(104-0 … 7)은 앞서 설명했던 슬레이브 장치(104-j)와 구성이 유사하다. 즉, 각각의 슬레이브 장치들(104-0 … 7)은 앞서 설명했던 슬레이브 장치(104-j)의 인터페이스와 호환 가능한 인터페이스를 갖는다. 따라서, 각각의 슬레이브 장치들(104-0 … 7)은 직렬 입력 포트(SIP-0 … 7), 직렬 출력 포트(SOP-0 … 7), 입력 포트 인에이블 입력 포트(IPE-0 … 7), 출력 포트 인에이블 입력 포트(OPE-0 … 7), 입력 포트 인에이블 에코 출력 포트(IPEQ-0 … 7), 출력 포트 인에이블 에코 출력 포트(OPEQ-0 … 7), 클록 입력 포트(RCK-0 … 7) 및 클록 출력 포트(TCK-0 … 7)를 포함하는 인터페이스를 갖는다. 또, 각각의 슬레이브 장 치들(104-0 … 7)의 인터페이스는 칩 선택 포트(도시 생략) 및 리셋 포트(도시 생략)를 포함할 수도 있다.
상이한 타입의 슬레이브 장치들이 호환 가능한 인터페이스를 갖는 한 이들이 이용될 수 있음을 이해해야 한다. 통상적으로, 시스템(502)은 구성 내의 슬레이브 장치들로서 다양한 종류의 반도체 집적 회로 장치들을 포함할 수 있다. 예를 들면, 슬레이브 장치들이 메모리 장치들인 경우, 그러한 메모리 장치들은 동일한 타입일 수 있거나(예컨대, 모두 NAND 플래시 메모리 코어를 가짐), 그들이 상이한 타입일 수 있다(예컨대, 일부가 NAND 플래시 메모리 코어를 갖고, 나머지는 DRAM 메모리 코어를 가짐). 당업자에게 일어나는 메모리 타입들과 장치 타입들의 다른 조합들은 발명의 범위 내에 있다.
마스터 장치(102)는 구성의 제1 슬레이브 장치(104-0)에 신호들의 그룹을 제공하기 위한 복수의 출력 포트를 포함하는 인터페이스를 갖는다. 구체적으로는, 마스터 장치(102)의 인터페이스는 마스터 출력 클록 신호(STCK)를 출력하는 마스터 클록 출력 포트(이하, "TCK 포트"), 마스터 직렬 출력 정보 신호(SSOP)를 제공하는 마스터 직렬 출력 포트(이하, "SOP 포트"), 마스터 직렬 입력 포트 인에이블 신호(SIPE)를 제공하는 마스터 직렬 입력 포트 인에이블 출력 포트(이하, "IPE 포트") 및 마스터 직렬 출력 포트 인에이블 신호(SOPE)를 제공하는 마스터 직렬 출력 포트 인에이블 출력 포트(이하, "OPE 포트")를 포함한다.
마스터 장치(102)의 인터페이스는, 칩 선택 신호, 리셋 신호 및 슬레이브 장 치들(104-0 … 7)을 향하는 여러 가지 다른 제어 및 데이터 정보가 제공될 수 있는 여러 가지 포트들을 더 포함할 수도 있다.
마스터 장치(102)의 인터페이스는 구성의 최종 슬레이브 장치(104-7)로부터 신호들의 그룹을 수신하는 복수의 입력 포트를 더 포함한다. 구체적으로는, 마스터 장치(102)의 인터페이스는 마스터 입력 클록 신호(SRCK)를 수신하는 마스터 클록 입력 포트(이하, "RCK 포트"), 마스터 직렬 입력 정보 신호(SSIP)를 제공하는 마스터 직렬 입력 포트(이하, "SIP 포트"), 마스터 직렬 입력 포트 인에이블 에코 신호(SIPEQ)를 제공하는 마스터 직렬 입력 포트 인에이블 에코 입력 포트(이하, "IPEQ 포트"), 및 마스터 직렬 출력 포트 인에이블 에코 신호(SOPEQ)를 제공하는 마스터 직렬 출력 포트 인에이블 에코 입력 포트(이하, "OPEQ 포트")를 포함한다.
시스템(502)은 링 형상 방식으로 폐쇄된 피드백 루프를 형성한다. 다시 말하면, 마스터 장치(102)의 출력 포트들(즉, TCK, SOP, IPE 및 OPE 포트들)은 제1 슬레이브 장치(104-0)의 입력 포트들(즉, 각각 RCK-0, SIP-0, IPE-0 및 OPE-0 포트들)에 연결되고, 그 출력 포트들(즉, TCK-0, SOP-0, IPEQ-0 및 OPEQ-0 포트들)은 슬레이브 장치(104-1)의 입력 포트들(즉, 각각 RCK-1, SIP-1, IPE-1 및 OPE-1 포트들)에 연결된다. 이어서, 슬레이브 장치(104-1)의 출력 포트들(즉, TCK-1, SOP-1, IPEQ-1 및 OPEQ-1 포트들)은 슬레이브 장치(104-2)의 입력 포트들(즉, 각각 RCK-2, SIP-2, IPE-2 및 OPE-2 포트들)에 연결되고, 그 출력 포트들(즉, TCK-2, SOP-2, IPEQ-2 및 OPEQ-2 포트들)은 슬레이브 장치(104-3)의 입력 포트들(즉, 각각 RCK-3, SIP-3, IPE-3 및 OPE-3 포트들)에 연결된다. 이것은 그 입력 포트들(즉, 각각 RCK-7, SIP-7, IPE-7 및 OPE-7 포트들)이 슬레이브 장치(104-6)의 입력 포트들(즉, 각각 RCK-6, SIP-6, IPE-6 및 OPE-6 포트들)에 연결되고, 그 출력 포트들(즉, TCK-7, SOP-7, IPEQ-7 및 OPEQ-7 포트들)이 마스터 장치(102)의 입력 포트들(즉, RCK, SIP, IPEQ 및 OPEQ 포트들)에 연결되는 슬레이브 장치(104-7)까지 계속된다.
설명을 간략하게 하기 위한 목적으로, 시스템(502)은 1비트 폭(x1) 입력 및 출력 신호를 도시하지만 (설명의 나머지는 거기에 초점을 맞춘다); 입력 및 출력 신호들은 발명의 사상을 벗어남 없이, 몇몇 비제한적인 가능성을 지정하기 위해 x2, x4 및 x8과 같이, x1보다 더 넓을 수 있음을 이해해야 한다.
도 5에 도시된 구성은, 하나의 슬레이브 장치로부터 다음의 슬레이브 장치로 마스터 클록 출력 신호(STCK)뿐만 아니라 마스터 직렬 입력 포트 인에이블 신호(SIPE) 및 마스터 직렬 출력 포트 인에이블 신호(SOPE)의 전파를, 이들 신호가 각각 마스터 클록 입력 신호(SRCK), 마스터 직렬 입력 포트 인에이블 에코 신호(SIPEQ) 및 마스터 직렬 출력 포트 인에이블 에코 신호(SOPEQ)의 형태로 마스터 장치(102)에 결국 리턴할 때까지, 허용한다.
인접하는 장치들의 포트들 간의 상호접속은 도면에서 504로서 나타내는 "상호접속 로드(load)"를 통해 일어나는 것을 이해해야 한다. 상호접속 로드(504)는 패키지 내부의 본딩 와이어(bonding wire) 로드; PCB(인쇄 회로 기판) 트레이스(trace) 로드; 패키지 땜납 볼 로드 등의 하나 이상으로 이루어질 수 있다. 시 스템(502)이 복수의 슬레이브 장치들(이 경우에, 8개의 슬레이브 장치들(104-0 … 7)이지만 통상적으로는 임의의 수) 및 마스터 장치(102)를 포함하는 싱글 패키지에서 실현될 때, 이것은 멀티-칩-패키지(MCP)로 알려져 있고 그러한 경우에, 상호접속 로드(504)는 MCP의 칩들 간의 와이어 상호접속의 로딩(loading)으로 이루어질 수 있다. 장치들 간의 상호접속 로드(504)는 길이 및 형상에서의 PCB 레이어 오정합과 같은 다양한 조건으로 인해 변할 수도 있고; 또한, MCP 실현 시에, MCP 내부의 상호접속 로드(504)가 PCB에서 일어나는 상호접속 로드(504)와 상이하다. 따라서, 상호접속 로드(504)가 도면에서는 싱글 숫자로 표기되어 있지만, 실제로는 이로드가 다른 하나로의 하나의 상호접속으로부터 변할 수 있음을 이해할 것이다.
동작 시에, 마스터 장치(102)는 제1 슬레이브 장치(104-0)로 전송되는 마스터 클록 신호(STCK)를 생성하고, 그 신호는 제1 슬레이브 장치의 RCK-0 포트에 상호접속 로드(504)를 통해 입력 클록 신호(SRCK -0)의 형태로 도달한다. 마스터 장치(102)는 또한, 마스터 클록 신호(STCK)와 동기하여 제1 슬레이브 장치(104-0)에 전송되는 마스터 직렬 출력 정보 신호(SSOP)의 형태로 직렬 정보를 생성한다. 직렬 정보는 제1 슬레이브 장치(104-0)에 의해 직렬 입력 정보 신호(SSIP -o)의 형태로 상호접속 로드(504)를 통해 제1 슬레이브 장치의 SIP-0 포트에서 수신된다. 마스터 장치(102)는 또한, 마스터 직렬 출력 정보 신호(SSOP)가 제1 슬레이브 장치(104-0)에 의해 입력 포트 인에이블 신호(SIPE -o)의 형태로 상호접속 로드(504)를 통해 제1 슬레이브 장치의 IPE-0 포트에서 수신되는 마스터 직렬 입력 포트 인에이블 신호(SIPE)와 정렬되는 것을 보증한다.
제1 슬레이브 장치(104-0)의 슬레이브 컨트롤러(106)는 직렬 정보가 제1 슬레이브 장치(104-0)로 향하는지를 판정한다. 직렬 정보가 제1 슬레이브 장치(104-0)로 향하면, 슬레이브 컨트롤러(106)는 이 정보를 해석하여 액션을 취한다. 예를 들어, 제1 슬레이브 장치(104-0)가 메모리 장치인 경우, 직렬 정보는 판독 커맨드나 기록 커맨드일 수도 있다. 기록 커맨드의 경우에, 데이터 정보가 슬레이브 컨트롤러(106)에 의해 메모리 어레이(108)로 전송됨과 함께, 추가의 어드레스 및 데이터 정보가 SIP-0 포트를 통해 도달하도록 기대된다. 판독 커맨드의 경우에, 추가의 어드레스 정보가 SIP-0 포트를 통해 도달하도록 기대되고, 메모리 어레이(108)로부터의 정보가 SOP-0 포트에 위치되는 것을 나타낸다. 슬레이브 컨트롤러(106)는 또한, 메모리 어레이(108)로부터 판독된 정보가 제1 슬레이브 장치(104-0)에 의해 출력 포트 인에이블 신호(SOPE -o)의 형태로 상호접속 로드(504)를 통해 제1 슬레이브 장치의 OPE-0 포트에서 수신되는 마스터 직렬 출력 포트 인에이블 신호(SOPE)와 정렬되는 것을 보증한다.
한편, 직렬 정보가 제1 슬레이브 장치(104-0)로 향하지 않으면, 제1 슬레이브 장치(104-0)는 출력 클록 신호(STCK -0)와 동기하여 수신된 직렬 정보를 다음의 슬레이브 장치(104-1)을 향해 간단히 재송신한다. 즉, 슬레이브 컨트롤러(106)는 SIP-0 포트를 통해 수신된 직렬 정보를 SOP-0 포트로 전송한다.
덧붙여, 직렬 정보가 제1 슬레이브 장치(104-0)로 향하는지에 무관하게, 슬레이브 컨트롤러(106)는 IPE-0 및 OPE-0 포트들에 나타나는 신호들을 각각 IPEQ-0 및 OPEQ-0 포트들로 전송한다.
또, 입력 클록 신호(SRCK -0)는 다음의 슬레이브 장치(104-1)로 전파된다. 구체적으로는, 입력 클록 신호(SRCK -0)는 중간 클록 신호(SCLK _ INT)를 출력하는 클록 싱크로나이저에 의해 처리된다. 중간 클록 신호는 TCK-0 포트를 통해 출력 클록 신호(STCK -0)의 형태로 출력되기 전에 버퍼 요소(134) 및 출력 버퍼(122-1)를 관통한다. 초기 조건 하에서, 출력 클록 신호(STCK -0)는 입력 클록 신호(SRCK -0)와 근사적으로 위상-록트된다.
다음의 슬레이브 장치(104-1)에서 동일한 기본 동작들이 실행된다. 주의할 점은, 일부 포인트에서, 슬레이브 장치들(104-0 … 7) 중 소정의 하나의 SOP-j 포트에 나타나는 정보가 마스터 장치(102)로 향하는 정보를 포함할 수 있다는 것이다. 이것은 특히 판독 커맨드가 슬레이브 장치로 발행되었던 경우이다. 이 정보는 최종 슬레이브 장치(104-7)에 의해 최종 슬레이브 장치의 SOP-7 포트를 통해 직렬 출력 정보 신호(SSOP -7)의 형태로 송신될 때까지 계속 전파된다. 최종 슬레이브 장치(104-7)의 슬레이브 컨트롤러(106)는 출력 클록 신호(STCK -7)와 동기하여 직렬 출력 정보 신호(SSOP -7)를 출력한다. 직렬 출력 정보 신호(SSOP -7)는 상호접속 로드(504)를 통해 마스터 장치(102)의 SIP 포트에서 마스터 직렬 입력 정보 신 호(SSIP)의 형태로 수신된다. 유사하게, 출력 클록 신호(STCK -7)는 마스터 장치(102)의 RCK 포트에서 마스터 입력 클록 신호(SRCK)의 형태로 수신되기 전에 상호접속 로드(504)를 횡단한다.
상기 설명으로부터 이해될 수 있는 바와 같이, 마스터 장치(102)는 TCK, SIP, IPE 및 OPE 포트를 사용하여 구성에서 슬레이브 장치들(104-0 … 7) 중 선택된 하나(그 이상)의 움직임을 제어하도록 명령을 전송할 수 있다. 그 후, 선택된 슬레이브 장치(들)는 마스터 장치(102)로부터의 명령에 응답하여 구성을 따라 적절한 응답을 송신한다. 결국, 마스터 장치(102)는 자신의 SIP, IPEQ 및 OPEQ 포트를 통해 응답을 수신한다.
상호접속 로드(504)가 슬레이브 장치들 사이, 및 마스터 장치(102)와 제1 슬레이브 장치(104-0)뿐만 아니라 최종 슬레이브 장치(104-7) 사이에 존재하여, 전파 신호(클록 신호 포함)에 지연을 부가하는 점을 또한 주의해야 한다. 따라서, 마스터 장치(102)와 제1 슬레이브 장치(104-0) 사이의 상호접속 로드(504)는 제2 슬레이브 장치(104-1)가 출력 클록 신호(STCK -0)에 비해 약간 경사지거나 지연된 입력 클록 신호(SRCK -1)를 보이게 한다. 제2 슬레이브 장치(104-1) 내의 클록 싱크로나이저(110)는 그 후 입력 클록 신호(SRCK -1)에 기초하여 록킹(locking) 절차를 실행하고 초기 조건 하에서 입력 클록 신호(SRCK -1)와 대략 위상 록트되는 출력 클록 신호(STCK -1)를 생성한다. 이어서, 제2 및 제3 슬레이브 장치(104-1 및 104-2) 사이의 상호접 속 로드(504)는 제3 슬레이브 장치(104-2)가 출력 클록 신호(STCK -1)에 비해 약간 경사지거나 지연된 입력 클록 신호(SRCK -2)를 보이게 한다. 제3 슬레이브 장치(104-2) 내의 클록 싱크로나이저(110)는 그 후 입력 클록 신호(SRCK -2)에 기초하여 록킹 절차를 실행하고 초기 조건 하에서 입력 클록 신호(SRCK -2)와 대략 위상 록트되는 출력 클록 신호(STCK -2)를 생성한다. 이 프로세스는 최종 슬레이브 장치(104-7)가 마스터 장치(102)의 RCK 포트에서 상호접속 로드(504)를 통해 수신되는 출력 클록 신호(STCK -7)를 생성할 때까지 계속된다.
따라서, RCK 포트에서 마스터 입력 클록 신호(SRCK)가 각각의 슬레이브 장치들(104-0 … 7) 내의 클록 싱크로나이저(110)에 의해 재동기화되었던 마스터 출력 클록 신호(STCK)의 전파된 버전이다. 여러 가지 상호접속 로드(504)는, 초기 조건 하에서 마스터 입력 클록 신호(SRCK)가 마스터 출력 클록 신호(STCK)에 비해 위상 에러가 상당하게 되게 하는 "상호접속 로드 지연"을 야기할 수 있다. 상호접속 로드 지연이 알려져 있다면, 각각의 슬레이브 장치들(104-0 … 7) 내의 EA-FDU(206)에 의해 적용되는 지연의 고정 성분(즉, 고정 성분 tF)에 대한 적절한 값이 상호접속 로드 지연을 오프셋하기 위해 설계 단계에서 선택될 수 있다. 그러나, 상호접속 로드 지연은 변화하고 예측 불가능하여, 설계 단계에서 생각될 수 없다. 따라서, 본 발명의 일 실시예에서, 마스터 장치(102)가 각각의 슬레이브 장치들(104-0 … 7) 내의 EA-FD 레지스터(220)를 동적으로 업데이트하도록 구성된다.
더욱 구체적으로는, 도 5에 도시된 바와 같이, 여러 가지 출력 신호들을 생성하고 여러 가지 입력 신호들을 처리하는 데 유용한 자신의 다른 부품들에 덧붙여, 마스터 장치(102)는 위상 주파수 검출기(PFD: 506) 및 마스터 컨트롤러(508)를 포함한다. PFD(506)는 RCK 포트에 연결되는 제1 입력 포트를 갖고, 그로부터 마스터 클록 입력 신호(SRCK)를 수신한다. 또, PFD(506)는 마스터 클록 출력 신호(STCK)의 버전을 수신하는 제2 입력 포트를 갖는다. 이를 위해, PFD(506)의 제2 입력 포트는 TCK 포트의 분기일 수 있거나, 마스터 장치(102) 내부의 클록 분배 트리를 통해 마스터 클록 출력 신호(STCK)를 획득할 수도 있다. PFD(506)는 자신의 2개의 입력 포트들에서의 클록 신호들 사이의 위상 및/또는 주파수 차를 판정하고, PFD(506)의 출력 포트에서 이 차를 나타내는 차 신호를 제공하도록 구성된다.
PFD(506)에 의해 출력된 차 신호(SDIFF)는 마스터 컨트롤러(508)의 입력 포트에 제공된다. 마스터 컨트롤러(508)는 PFD(506)로부터 수신된 차 신호(SDIFF)에 기초하여 슬레이브 장치들(104-0 … 7) 중 하나 이상의 EA-FDU(206)에 의해 적용되는 지연의 현재 값을 조정하기 위한 동기화 프로세스를 실행하도록 구성된다. 이것은 SIP 및 IPE 포트를 통해 "기록 EA-FDU" 커맨드와 같은 커맨드를 발행함으로써 달성된다. 동기화 프로세스의 일 실시예의 상세가 도 6에 예시된 단계들의 시퀀스를 참조하여 아래에 제공된다.
단계 610에서, 마스터 컨트롤러(508)는 각각의 슬레이브 장치들(104-0 … 7) 에서 실행될 초기화 절차를 대기한다. 구체적으로는, 시스템 파워가 인가되고, 응답 시에, 시스템(502) 내의 슬레이브 장치들(104-0 … 7)이 설계 사양에 따라 각각의 초기화 절차를 실행한다. 초기화 절차는 당해의 슬레이브 장치를 통한 전파 지연의 어림셈에 대응할 수 있는 고정 성분(tF)을 사용하여 각 슬레이브 장치의 각각의 EA-FDU(206)의 초기 록킹을 포함한다. 초기 록킹이 완료된 후에, 각각의 슬레이브 장치들(104-0 … 7)은 이 전파 지연의 어림셈을 생각하여 자신의 입력 클록 신호(SRCK -j)와 동상의 자신의 출력 클록 신호(STCK -j)를 가져왔다. 자체 복구 및 장치 어드레스 할당 절차와 같은 다른 초기화 기능들이 발명의 범위로부터 벗어남 없이 실행될 수도 있다.
단계 620에서, 초기화 절차가 완료되면, 마스터 컨트롤러(508)는 마스터 입력 클록 신호(SRCK)와 마스터 출력 클록 신호(STCK) 사이의 위상 차(Δp로 표기)를 획득한다. 이것은 PFD(506)로부터의 출력을 판독함으로써 달성될 수 있다. Δp는 슬레이브 장치들 사이에 및 마스터 장치(102)와 제1 슬레이브 장치(104-0)뿐만 아니라 최종 슬레이브 장치(104-7) 사이의 상호접속 로드(504)의 존재로 인해, 0이 아니기 쉬운 점을 상기하라.
단계 630에서, 단계 620에서 정해진 Δp가 0(또는 "안정성"을 나타내는 것으로 간주된 값의 범위)과 비교된다. Δp가 0이면(또는 "안정성"을 나타내는 것으로 간주된 값의 범위 내에 있으면), 시스템(502)은 안정적이라고 간주되고, 동기화 프로세스가 종료한다. 그렇지 않으면, 마스터 컨트롤러(508)가 위상 조정 서브루틴 을 시작한다. 위상 조정 서브루틴은 2개의 브랜치, 즉 Δp가 180도보다 작은 경우에 있어서의 제1 분기(640A) 및 Δp가 180도보다 큰 경우에 있어서의 제2 분기(640B)를 갖는다. 제1 및 제2 분기들(640A, 640B)은 아래에 더욱 상세히 설명한다.
위상 조정 서브루틴의 제1 분기(640A)에서, Δp가 180도보다 작으며, 따라서 마스터 컨트롤러(508)은 마스터 입력 클록 신호(SRCK)와 마스터 출력 클록 신호(STCK) 사이의 위상차를 감소하는 것을 목표로 한다. 이를 위해, 마스터 컨트롤러(508)는 이들 타깃 슬레이브 장치들이 그들 각각의 EA-FDU(206)에 의해 적용되는 지연의 현재 값을 증가시키게 하기 위해 하나 이상의 타깃 슬레이브 장치들에 "기록 EA-FDU" 커맨드를 발행한다.
위상 조정 서브루틴의 제2 분기(640B)에서, Δp가 180도보다 크며, 따라서 마스터 컨트롤러(508)은 마스터 입력 클록 신호(SRCK)와 마스터 출력 클록 신호(STCK) 사이의 위상차를 증가시키는 것을 목표로 한다. 이를 위해, 마스터 컨트롤러(508)는 이들 타깃 슬레이브 장치들이 그들 각각의 EA-FDU(206)에 의해 적용되는 지연의 현재 값을 감소시키게 하기 위해 하나 이상의 타깃 슬레이브 장치들에 "기록 EA-FDU" 커맨드를 발행한다.
"기록 EA-FDU" 커맨드에 의해 특정되는 비트 패턴과, 이 커맨드가 전송되는 타깃 슬레이브 장치들의 수, 신원(identity) 및 순서는 설계 파라미터에 기초하여 선택될 수 있다. 예를 들어, Δp가 0(또는 360)도에 충분히 가까우면, "기록 EA- FDU" 커맨드를 싱글 타깃 슬레이브 장치에 전송하는 것이 본 발명의 범위 내에 있고, 그러한 커맨드는 -1, -2, -4 또는 -8 지연 유닛의 감분을 특정한다.
그러나, Δp가 0도보다 현저하게 크면(그리고 360도보다 현저하게 작으면), 싱글 타깃 슬레이브 장치에 자신의 EA-FDU(206)에 의해 적용되는 지연의 현재 값을 슬레이브 장치가 오작동하게 할 수 있는 큰 양만큼 조정하도록 요구하는 것이 가능하다. 따라서, 마스터 컨트롤러(508)는 순서대로 기록될 복수의 타깃 장치들 중에 Δp를 분배할 수 있다. 그 결과, 마스터 컨트롤러(508)는 "기록 EA-FDU" 커맨드를 하나나 2개의 타깃 슬레이브 장치의 서브세트가 아니라 막대한 수의 타깃 슬레이브 장치들에 전송할 수 있으며, 그것에 의해 시스템(502)에 대해 원하는 지연 조정의 더 많은 분배, 및 더욱 안정적인 시스템 성능을 달성한다. 다수의 타깃 슬레이브 장치들이 기록되는 경우에, 싱글 "기록 EA-FDU" 커맨드로 하나 이상의 타깃 슬레이브 장치에 도달하기 위해 어드레싱(addressing) 스킴을 개발하는 것은 본 발명의 범위 내에 있다.
Δp가, 각각의 슬레이브 장치들이 자신의 각각의 EA-FDU(206)에 의해 적용되는 지연의 현재 값을 적어도 하나의 지연 유닛만큼 조정하는 것이 필요한 180도에 충분히 가까워지는 것도 가능하다. 그러한 환경 하에서, "기록 EA-FDU" 커맨드를 각 슬레이브 장치에 순서대로 전송하는 것은 본 발명의 범위 내에 있으며; 이와 달리, 방송 커맨드가 발행될 수도 있다. Δp가 방송 커맨드의 고려를 보증하기 위해 실제로 180도에 충분히 가까운 것을 판정하기 위해, 그 크기 ｜Δp｜가 벌크 지연 계수(TMAX)와 비교될 수 있다. 벌크 지연 계수(TMAX)는 전체 시스템(502) 전반에 걸쳐 추정된 총 상호접속 로드를 나타낸다. 구성 내에 N개의 슬레이브 장치들이 존재하는 경우에, 벌크 지연 계수(TMAX)는 tDLY로 표기되는 추정된 개별 상호접속 로드 지연의 N배로 설정될 수 있다. 본 예에서는, N=8이고, 벌크 지연 계수(TMAX)는 일반적으로 N이 임의의 특정 값으로 제한되지 않지만, 8 × tDLY와 동일하다. ｜Δp｜가 벌크 지연 계수(TMAX)보다 크다면, 방송 "기록 EA-FDU" 커맨드가 발행되어, 각각의 슬레이브 장치들(104-0 … 7) 내의 EA-FDU(206)에 의해 적용되는 지연의 현재 값에 대한 조정을 야기할 수 있다.
"기록 EA-FDU" 커맨드를 수신할 여지가 있는 개별 타깃 슬레이브 장치들을 선택하기 위한, 그리고 Δp를 허용 가능한 범위 내에 둘 목적으로, 그들 타깃 슬레이브 장치들에 EA-FDU에 의해 적용되는 지연의 현재 값에 대한 원하는 지연 조정을 판정하기 위한 또 다른 기술이 존재하고; 이들 기술 중 어느 것이 발명의 범위를 벗어남 없이 사용될 수 있음을 이해해야 한다.
일 실시예의 상기 설명으로부터 이해할 수 있는 바와 같이, 분기(640A 또는 640B)의 실행 동안, 마스터 컨트롤러(508)는 하나 이상의 타깃 슬레이브 장치들로 향하는 하나 이상의 "기록 EA-FDU" 커맨드를 생성하고, 그러한 각 커맨드는 각각의 하나 이상의 타깃 슬레이브 장치들 내의 EA-FDU(206)에 의해 적용되는 지연의 현재 값에 대한 원하는 지연 조정(예컨대, 증가 또는 감소)을 나타내는 각각의 비트 패 턴을 포함한다.
특정의 비제한적인 예를 취하기 위해, 원하는 지연 조정이 +1 지연 유닛이라고 가정한다. 따라서, 이전의 비트 패턴 정의에 기초하여, "00h"의 DATA 바이트를 갖는 "기록 EA-FDU" 커맨드가 상기 논의된 기준에 따라, (ⅰ) 특정 타깃 슬레이브 장치나 (ⅱ) 슬레이브 장치들의 서브세트나 (ⅲ) 모든 슬레이브 장치들에 전송된다. 이것은 각 타깃 슬레이브 장치 내의 EA-FDU(206)에 의해 적용되는 지연의 현재 값을 1 지연 유닛만큼 증가시킨다. 타깃 슬레이브 장치의 EA-FDU(206)은, 출력 클록 신호(STCK -x)(및 결국, 마스터 입력 클록 신호(SRCK))가 부가적인 지연 유닛만큼 그 위상이 앞서게 하는, 피드백 클록 신호(SCLK _ FB)가 1 지연 유닛만큼 지연하는 것을 검출할 때, 리록킹(re-locking) 절차를 실행한다. 타깃 슬레이브 장치들(및 적용 가능한 경우, 다른 타깃이 아닌 슬레이브 장치들)이 분기(640A 또는 640B) 동안 발행되는 "기록 EA-FDU" 커맨드(들)에 응답하게 하기 위해 (미리 정해질 수 있는) 일정 크기의 시간을 대기한 후에, 동기화 컨트롤러는 단계 620으로 리턴하며, 여기에서 마스터 컨트롤러(508)가 마스터 입력 클록 신호(SRCK)와 마스터 출력 클록 신호(STCK) 사이의 위상 차를 나타내는 Δp를 다시 획득한다.
도 7은 구성의 성능이 각 클록 싱크로나이저(110) 내의 EA-FDU(206)에 의해 적용되는 지연의 고정 성분(tF)에만 의존하여, 클록 싱크로나이저(110)의 외부 조정 없이 원해지는 것을 나타내는 타이밍도를 도시한다. (이 예에서는, 실제의 상호접 속 로드 지연이 tDLY, 즉 앞서 논의된 추정된 개별 상호접속 로드 지연에 대응한다). 반대로, 도 8은 상술한 것과 같은 동기화 프로세스를 사용하여 허용 가능한 범위 내에 Δp를 둔 후에, 클록 싱크로나이저(110)의 외부 조정을 갖는 구성의 성능을 나타내는 타이밍도를 도시한다. (이들 예에서는 실제의 상호접속 로드 지연이 tDLY, 즉 앞서 논의된 추정된 개별 상호접속 로드 지연에 대응한다).
도 8의 경우에, 슬레이브 장치들(104-0 … 7) 전반에 걸쳐 지연의 균일한 분배가 가정된 경우, 정해진 슬레이브 장치(104-j) 내의 EA-FDU(206)에 의해 적용되는 지연의 현재 값이 tDLY로 수렴할 것이다. 주의할 점은, tDLY가 각 슬레이브 장치에 대해 동일하다고 가정되더라도, 실제로 슬레이브 장치들(104-0 … 7) 중 정해진 하나에 대해 상이할 수도 있다는 것이다. 또한, 슬레이브 장치들(104-0 … 7) 전반에 걸쳐 지연의 균일한 분배가 불필요하다.
따라서, 하나 이상의 슬레이브 장치들(104-0 … 7)의 EA-FDU(206)에 의해 적용되는 지연의 값에 대한 조정을 행함으로써 마스터 장치(102)에서 마스터 출력 클록 신호(STCK)의 마스터 입력 클록 신호(SRCK)에 대한 위상 록킹을 달성하는 것이 가능하다는 것을 이해할 것이다. 그러면, 임의로 다수의 슬레이브 장치들을 사용하는 것뿐만 아니라 그 동작 주파수를 증가시킬 수 있음은 명백해진다. 또, 동작 중에, 마스터 장치(102)는 필요한 경우(예컨대, 시스템(502)의 온도가 변화할 때 등) "기록 EA-FDU" 커맨드를 발행함으로써 하나 이상의 슬레이브 장치들의 EA-FDU(206)에 의해 적용되는 지연의 현재 값을 재조정할 수 있다. 또한, TCK 및 RCK 클록 도 메인의 차를 조절하기 위해 비용을 들여 마스터 장치(102) 내에 데이터 수신 및 처리 회로를 통합할 필요가 없다는 것을 이해할 것이다.
상기할 점은, 슬레이브 장치(104-j)의 슬레이브 컨트롤러(106)가 마스터 장치(102)로부터 "기록 EA-FDU" 커맨드의 수신 및 인식 시에 각각의 EA-FD 레지스터(220)에 기록하는 것이다. 또, 당업자는 슬레이브 장치(104-j)의 슬레이브 컨트롤러(106)가 마스터 장치(102)로부터 "기록 EA-FDU" 커맨드의 수신 및 인식 시에 EA-FD 레지스터(220)로부터 판독할 수도 있음을 이해할 것이다. 그러한 커맨드는 SIP-j, IPE-j 및 OPE-j 포트에 나타나는 신호들을 제어함으로써 신호화될 수 있다. 더욱 구체적으로는, IPE-j 포트에서의 신호가 하이(high)로 유지된다고 가정하면, "판독 EA-FDU" 커맨드의 일례는 아래의 2 바이트 포맷을 가질 수 있다:
Figure 112009062352753-pct00003
상기 예의 포맷에서, 제1 바이트("장치 어드레스")는 그 특정 어드레스에 의해 슬레이브 장치(104-j)를 식별한다. 수신된 정보에서 자신의 어드레스를 인식함으로써, 슬레이브 컨트롤러(106)는 추가의 바이트의 커맨드를 수신하기를 원하고 거기에 응답하기를 원한다.
상기 예의 포맷에서, 제2 바이트(B1h)는 "추가의 바이트"의 "판독 EA-FDU" 커맨드이고, "판독 EA-FDU" 커맨드의 "추가의 바이트"이고, 그 커맨드가 "판독 EA-FDU" 커맨드이며 어떤 다른 커맨드가 아님을 지시하는 16진값을 나타낸다. 이것 은, 이 커맨드를 슬레이브 컨트롤러(106)가 응답하기 위해 구성될 수 있는 다른 커맨드들("기록 EA-FDU" 커맨드와 같은)과 구별하는 데 도움을 주기 위한 것이다. 물론, "판독 EA-FDU" 커맨드의 정확한 16진값은 설계 파라미터이며, 이 예에서 예시적인 목적에 맞게 하는 것과 다른 의미를 갖는 것은 아니다.
이하 슬레이브 장치(104-j)가 "00h"의 특정 어드레스를 갖는다고 가정한다. 도 9는 "판독 EA-FDU" 커맨드의 기본 타이밍도를 도시한다. 주의할 점은, OPE-j 포트에 나타나는 출력 포트 인에이블 신호(SOPE -j)는 슬레이브 컨트롤러(106)가 EA-FD 레지스터(220)의 컨텐츠를 SOP-j 포트 상으로 전송하도록 허용되고 기대되는 동안의 시간 주기를 신호화하기 위해 마스터 장치(102)에 의해 하이로 설정되는 것이다.
이들 타이밍도에서, 한 쌍의 입력 클록 신호(SRCK -j+SRCK -j#)를 사용하여 비제한적인 예에 의해 미분 클록킹 스킴이 도시되어 있다. 또한, 더블 데이터 레이트(DDR)법이 비제한적인 예에 의해 도시되어 있다. 더욱이, 입력-출력 대기시간(또는 tIOL로 표기되는 "관통 대기시간")은 이 특정 예에서 1 클록 사이클(또는 2 DDR 사이클)에 대응한다. 물론, 다른 구현 예에서, 싱글-엔디드 클록킹 스킴, 뿐만 아니라 다른 클록 레이트 타입 및 포트 폭이 사용될 수도 있다.
이하, 하나 이상의 슬레이브 장치들(104-0 … 7)을 나타내는 슬레이브 장치(104-j)에 제공될 수 있는 부가적인 특징을 예시하는 도 10을 참조한다. 구체적으로는, 슬레이브 장치(104-j)에 가변 출력 드라이브 강도 제어가 구비된다.
출력 드라이브 강도 제어 특징의 설명을 진행하기 전에, 도 10은 (싱글-엔디드 클록킹 스킴과 반대되는) 미분 클록킹이 채용되는 슬레이브 장치(104-j)의 구현예를 도시하는 것이 언급되어야 한다. 미분 클록킹 스킴은 몇몇 고속 애플리케이션에 일반적이다. 구체적으로는, 입력 클록 신호(SRCK -j) 대신에, 포트 RCK-j 및 RCK-j#에 도달하는 한 쌍의 미분 입력 클록 신호(SRCK -j 및 SRCK -j#)가 도시되어 있다. 유사하게, 출력 클록 신호(STCK -j) 대신에, 포트 TCK-j 및 TCK-j#를 통해 출력되는 한 쌍의 미분 출력 클록 신호(STCK -j 및 STCK -j#)가 도시되어 있다. 미분 입력 클록 신호(SRCK -j 및 SRCK -j#)는 미분일 수도 있지만, 싱글-엔디드일 수 있는 중간 클록 신호(SCLK _ INT)로부터 도출된다.
슬레이브 장치(104-j)에서 내부적으로 미분 클록킹 스킴을 핸들링할 때 다수의 상이한 방법이 있을 수 있고, 그러한 어느 방법은 발명의 범위로부터 벗어남 없이 사용될 수 있다. 예를 들면, 도 10에 예시된 비제한적인 실시예에서, 새로운 입력 버퍼(1010)가 미분 입력 클록 신호들(SRCK -j 및 SRCK -j#)로부터 전술한 참조 클록 신호(SCLK _ REF)를 구동시키기 위해 제공된다. 다른 입력 버퍼들(120-2, 120-3 및 120-4)이 앞과 같을 수 있다.
이하 출력 드라이브 강도 제어 특징으로 돌아가서, 주의할 점은, 슬레이브 장치(104-j)가 복수의 가변 강도 출력 드라이버들(1022-1, 1022-2, 1022-3, 1022-4)을 포함하는 것이다. 가변 강도 출력 드라이버(1022-1)는 TCK-j 및 TCK-j# 포트 에 연결된다. 가변 강도 출력 드라이버들(1022-2, 1022-3 및 1022-4)은 각각 SOP-j, OPEQ-j 및 IPEQ-j 포트에 연결된다. 예시된 실시예에서, 가변 강도 출력 드라이버들(1022-1, 1022-2, 1022-3 및 1022-4)은 도 2B에 도시된 출력 버퍼들(122-1, 122-2, 122-3, 122-4)을 대체하였지만, 다른 실시예에서, 가변 강도 출력 드라이버들(1022-1, 1022-2, 1022-3, 1022-4)은 출력 버퍼들(122-1, 122-2, 122-3, 122-4)에 부가될 수 있음을 이해할 것이다.
가변 강도 출력 드라이버들(1022-1, 1022-2, 1022-3, 1022-4)은 변형된 슬레이브 컨트롤러(10)에 의해 제어되는 바와 같이, 원하는 드라이브 강도로 그들 각각의 출력 신호들을 구동시킬 수 있다. 가변 강도 출력 드라이버들(1022-1, 1022-2, 1022-3, 1022-4)은 출력 드라이브 강도가 예컨대, 확장된 모드에 따라 "풀(full)-드라이브 강도"와 "하프(half)-드라이브 강도" 사이에서 변화될 수 있을 때 레지스터 설정 값들이다. 다른 가능성들이 당업자에게 일어난다.
본 발명의 일 실시예에서, 가변 강도 출력 드라이버들(1022-1, 1022-2, 1022-3, 1022-4)에 의해 제공되는 신축성은 슬레이브 장치(104-j)에 의해 출력되는 신호들의 슬루 레이트(slew rate)를 의도적으로 변화시키는 역할을 한다. 슬루 레이트는 구성 내의 장치들 간의 상호접속 로드로 인해 출력 드라이브 강도에 특히 민감한다. 정해진 신호의 슬루 레이트가 변할 때, 시스템(502) 내의 연속하는 다운스트림 장치는 신호가 약간 지연된 것처럼 보인다.
따라서, 마스터 출력 클록 신호(STCK)와 마스터 입력 클록 신호(SRCK) 사이에 서 마스터 장치(102)에서의 향상된 클록 동기화를 달성하기 위해, EA-FD 레지스터(220)에 대해 상술한 조정을 보충하기 위해 가변 강도 출력 드라이버들(1022-1, 1022-2, 1022-3, 1022-4)의 출력 드라이버 강도에 대한 조정이 행해질 수 있다.
이를 위해, 일 예에서, 변형된 슬레이브 컨트롤러(106)는 마스터 장치(102)에 의해 기록될 수 있는 출력 드라이브 강도(이하 "ODSR") 레지스터(1020)를 포함할 수 있다. 특정 실시예에서, ODSR 레지스터(1020)는 가변 강도 출력 드라이버들(1022-1, 1022-2, 1022-3, 1022-4)에 의해 적용되는 원하는 강도를 특정하는 비트 패턴을 포함한다. 슬레이브 컨트롤러(106)는 ODSR 레지스터(1020)의 컨텐츠를 나타내는 ODSR 제어 신호(SODSR)를 발행하도록 구성된다. ODSR 제어 신호(SODSR)는 각각의 가변 강도 출력 드라이버들(1022-1, 1022-2, 1022-3, 1022-4)의 제어 포트에 제공될 수 있다. ODSR 제어 신호(SODSR)는, 그들 각각의 제어 포트에서 수신 시에 가변 강도 출력 드라이버들(1022-1, 1022-2, 1022-3, 1022-4)에 의해 해석될 때, ODSR 제어 신호(SODSR)가 가변 강도 출력 드라이버들(1022-1, 1022-2, 1022-3, 1022-4)에 의해 원하는 강도로 적용될 수 있게 하도록 포맷될 수 있다. 원하는 강도는 동작 요건을 만족시키는 데 필요한 만큼 크거나 작게 형성될 수 있는 설계 파라미터이다.
물론, 미분 또는 싱글-엔디드 클록킹 스킴의 사용이 EA-FD 레지스터(220) 및 가능한 ODSR 레지스터(1020)에도 기록 동작을 커맨드함으로써, 마스터 출력 클록 신호(STCK)와 마스터 입력 클록 신호(SRCK) 사이의 동기화를 달성하기 위한 성능을 떨 어뜨리지 않음을 이해할 것이다.
ODSR 레지스터(1020)에 포함될 수 있는 여러 가지 비트 패턴과, 가변 강도 출력 드라이버들(1022-1, 1022-2, 1022-3, 1022-4)에 의해 적용될 원하는 강도에 의해 그러한 각 비트 패턴의 가능한 중요도가 아래의 표 2에 제공된다:
표 2
Figure 112009062352753-pct00004
표 2는 단지 예시할 목적의 비트 정의들의 예를 도시하는 것을 이해할 것이다. 비트 패턴들은 원하는 강도에 대한 더 미세하거나 또는 더 굵은 입도가 필요한 경우 쉽게 변경 및/또는 확장될 수 있다.
상기할 점은, 변형된 슬레이브 컨트롤러(106)가 마스터 장치(102)로부터 커맨드의 수신 및 인식 시에 ODSR 레지스터(1020)에 기록하는 것이다. 그러한 커맨드는 마스터 장치(102)에서의 PFD(506)의 출력의 측정치들에 기초하여 공식화될 수 있다. 이하 "기록 ODSR" 커맨드라고 하는 그러한 커맨드는 SIP-j 및 IPE-j 포트에 나타나는 신호들을 제어함으로써 신호화될 수 있다. 더욱 구체적으로는, IPE-j 포트에서의 신호를 하이로 유지한다고 가정하면, "기록 ODSR" 커맨드의 일례는 아래의 3 바이트 포맷을 가질 수 있다:
Figure 112009062352753-pct00005
상기 예의 포맷에서, 제1 바이트("장치 어드레스")는 슬레이브 장치(104-j)를 개별적으로 또는 그룹의 부분으로서 식별한다. 수신된 정보에서 자신의 어드레스(또는 자신의 어드레스들 중 하나)를 인식함으로써, 슬레이브 컨트롤러(106)는 추가의 바이트의 커맨드를 수신하기를 원하고, 그에 응답해야 하기를 원한다.
상기 예의 포맷에서, 제2 바이트(B1h)는 "기록 ODSR" 커맨드의 "추가의 바이트"이고, 그 커맨드가 "기록 ODSR" 커맨드이며 일부 다른 커맨드가 아님을 지시하는 16진값을 나타낸다. 이것은, 이 커맨드를 변형된 슬레이브 컨트롤러(106)가 응답하기 위해 구성될 수 있는 ("기록 EA-FDU" 및 "판독 EA-FDU" 커맨드와 같은) 다른 커맨드들과 구별하는 데 도움을 주기 위한 것이다. 물론, "판독 ODSR" 커맨드의 정확한 16진값은 설계 파라미터이며, 이 예에서 예시적인 목적에 맞게 하는 것과 다른 의미를 갖는 것은 아니다.
상기 예의 포맷에서, 제3 바이트(DATA)는 상기 표에 따를 수 있는 ODSR 레지스터(1020)에 기록될 비트 패턴을 나타낸다.
이하 슬레이브 장치(104-j)가 "07h"의 특정 어드레스 및 "FFh"의 공통 어드레스를 갖는다고 가정한다. 도 11A 및 11B는 각각 "기록 ODSR" 커맨드에 대한 기본 타이밍도를 도시한다. 도 11A의 경우에, "기록 ODSR" 커맨드는 (가변 강도 출력 드라이버들(1022-1, 1022-2, 1022-3, 1022-4)에 의해 적용되는 원하는 강도가 통상의 강도인 상태에서) 특히 슬레이브 장치(104-j)로 향하는 한편, 도 11B의 경 우에, 슬레이브 장치(104-j)는 (가변 강도 출력 드라이버들(1022-1, 1022-2, 1022-3, 1022-4)에 의해 적용되는 원하는 강도가 1/2 강도인 상태에서) "기록 ODSR" 커맨드의 여러 개의 가능한 의도된 수신지 중 하나일 뿐이다.
이들 타이밍도에서, 한 쌍의 입력 클록 신호(SRCK -j+SRCK -j#)를 사용하여 비제한적인 예에 의해 미분 클록킹 스킴이 도시되어 있다. 또한, 더블 데이터 레이트(DDR)법이 비제한적인 예에 의해 도시되어 있다. 더욱이, 입력-출력 대기시간(또는 tIOL로 표기되는 "관통 대기시간")은 이 특정 예에서 1 클록 사이클(또는 2 DDR 사이클)에 대응한다. 물론, 다른 구현 예에서, 싱글-엔디드 클록킹 스킴, 뿐만 아니라 다른 클록 레이트 타입 및 포트 폭이 사용될 수도 있다.
또, 당업자는 슬레이브 장치(104j)의 변형된 슬레이브 컨트롤러(106)가 마스터 장치(102)로부터 "판독 ODSR" 커맨드의 수신 및 인식 시에 ODSR 레지스터(1020)로부터 또한 판독할 수 있음을 이해할 것이다. 그러한 커맨드는, 마스터 장치(102)가 슬레이브 장치들(104-0 … 7) 중 특정의 하나에서의 ODSR 레지스터(1020)의 현재 값을 알기를 원하는 구현 예에 유용할 수 있다.
"판독 ODSR" 커맨드는 SIP-j, IPE-j 및 OPE-j 포트에 나타나는 신호들을 제어함으로써 신호화될 수 있다. 더욱 구체적으로는, IPE-j 포트에서의 신호가 하이로 유지된다고 가정하면, "판독 ODSR" 커맨드의 일례는 아래의 2 바이트 포맷을 가질 수 있다.
Figure 112009062352753-pct00006
상기 예의 포맷에서, 제1 바이트("장치 어드레스")는 그 특정 어드레스에 의해 슬레이브 장치(104-j)를 식별한다. 수신된 정보에서 자신의 어드레스를 인식함으로써, 슬레이브 컨트롤러(106)는 추가의 바이트의 커맨드를 수신하기를 원하고 거기에 응답하기를 원한다.
상기 예의 포맷에서, 제2 바이트(B3h)는 "판독 ODSR" 커맨드의 "추가의 바이트"이고, 그 커맨드가 "판독 ODSR" 커맨드이며 일부 다른 커맨드가 아님을 지시하는 16진값을 나타낸다. 이것은, 이 커맨드를 변형된 슬레이브 컨트롤러(106)가 응답하기 위해 구성될 수 있는 ("기록 EA-FDU" 및 "판독 EA-FDU" 커맨드와 같은) 다른 커맨드들과 구별하는 데 도움을 주기 위한 것이다. 물론, "판독 ODSR" 커맨드의 정확한 16진값은 설계 파라미터이며, 이 예에서 예시적인 목적에 맞게 하는 것과 다른 의미를 갖는 것은 아니다.
이하 슬레이브 장치(104-j)가 "07h"의 특정 어드레스를 갖는다고 가정한다. 도 12는 "판독 ODSR" 커맨드의 기본 타이밍도를 도시한다. 주의할 점은, OPE-j 포트에 나타나는 출력 포트 인에이블 신호(SOPE -j)는 변형된 슬레이브 컨트롤러(106)가 ODSR 레지스터(1020)의 컨텐츠를 SOP-j 포트 상으로 전송하도록 허용되고 기대되는 동안의 시간 주기를 신호하기 위해 마스터 장치(102)에 의해 하이로 설정되는 것이다.
몇몇 경우에, 주파수와 위상의 양자가 클록 싱크로나이저(110)에 제공되는 싱글 제어 신호에 의해 조정될 수 있다. 예를 들어, 도 13을 참조하면, 외부적으로 조정 가능한 위상 록트 루프를 실현하는 클록 싱크로나이저(1410)를 포함하는 슬레이브 장치(104-j)의 일 실시예가 도시되어 있다. 이를 위해, 클록 싱크로나이저(1404)는 위상 주파수 검출기(PFD: 1402), 차지 펌프(1404), 루프 필터 및 바이어스 생성기(1406), 전압 제어 발진기(VCO: 1408) 및 앞서 설명한 외부적으로 조정 가능한 피드백 지연 유닛(EA-FDU: 206)을 포함한다.
PFD(1402)는 각각의 입력 포트에서 수신된 2개의 신호에 기초하여 차지 펌프 제어 신호(SCP)를 생성하도록 동작한다. 제1 신호는 참조 클록 신호(SCLK _ REF)이다. 제2 신호는 EA-FDU(206)에 의해 출력되는 피드백 클록 신호(SCLK _ EFB)이다. PFD(1402)는 출력 포트를 통해 차지 펌프 제어 신호(SCP)를 제공한다. 일 실시예에서, 차지 펌프 제어 신호(SCP)는 차지 펌프(1404)에 의해 인가될 전압 증분 또는 감분을 나타낼 수 있다.
차지 펌프(1404)는 PFD(1402)로부터 차지 펌프 제어 신호(SCP)를 수신하기 위한 입력 포트를 갖는다. 차지 펌프(1404)는 차지 펌프 제어 신호(SCP)에 기초하여 전압 제어 신호(SV _ CTRL)를 생성한다. 전압 제어 신호(SV _ CTRL)는 차지 펌프(1404)의 출력 포트에 제공되고, 루프 필터 및 바이어스 생성기(1406)에 공급된다.
루프 필터 및 바이어스 생성기(1406)는 입력 포트를 통해 차지 펌프(1404)로 부터 전압 제어 신호(SV _ CTRL)를 수신한다. 루프 필터 및 바이어스 생성기(1406)는 전압 제어 신호(SV _ CTRL)에 기초하여 2개의 전압 제어 신호 SVBP(PMOS 바이어스 전압) 및 SVBN(NMOS 바이어스 전압)을 생성한다. 2개의 전압 제어 신호 SVBP 및 SVBN은 루프 필터 및 바이어스 생성기(1406)의 각각의 출력 포트에 제공되고 VCO(1408)에 공급된다.
VCO(1408)는 각각의 입력 포트를 통해 루프 필터 및 바이어스 생성기(1406)로부터 2개의 전압 제어 신호 SVBP 및 SVBN을 수신한다. VCO(1408)는 2개의 전압 제어 신호 SVBP 및 SVBN에 기초하여 중간 클록 신호(SCLK _ INT)를 생성한다. 중간 클록 신호(SCLK _ INT)는 VCO(1408)의 출력 포트에 제공되고 EA-FDU(206)의 입력 포트에 공급된다. VCO(1408)의 동작에 관한 더욱 상세사항에 대해, 참고로 여기에 통합되어 있는 1996년 11월에 John G. Mancatis에 의한 "Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques", IEEE Journal of Solid-State Circuits, Vol. 31, No.11, page 1723을 참조할 수 있다.
상기할 점은, EA-FDU(206)가 변형된 슬레이브 컨트롤러(106)로부터 제어 신호(SCTRL)를 수신하기 위한 제어 포트를 포함하는 것이다. EA-FDU(206)는 중간 클록 신호(SCLK _ INT)에 지연을 적용함으로써 피드백 클록 신호(SCLK _ FB)를 생성하도록 동작하고, 그러한 지연은 제어 신호(SCTRL)의 함수이다. 앞과 같이, EA-FDU(206)에 의해 적용되는 지연의 현재 값은 변형된 슬레이브 컨트롤러(106)에 의해 제어될 수 있는 파라미터의 일례이다.
동작 시에, PFD(1402)는 피드백 클록 신호(SCLK _ FB)와 참조 클록 신호(SCLK _ REF) 사이의 위상차를 검출하고, 검출된 위상차에 기초하여 차지 펌프 제어 신호(SCP)를 출력한다. 따라서, PFD(1402)의 출력은 피드백 클록 신호(SCLK _ FB)의 위상이 참조 클록 신호(SCLK _ REF)의 위상에 대응할 때 0이 된다. 이 포인트에서, 클록 싱크로나이저(1410)는 "위상 록"의 상태를 달성한다. 그러한 상태에서, 피드백 클록 신호(SCLK _ FB)가 중간 클록 신호(SCLK _ INT)의 지연된 버전인 것이 관측된다. 바꿔 말하면, 중간 클록 신호(SCLK _ INT)는 위상 록의 상태 동안 참조 클록 신호(SCLK _ REF)와 동일한 위상을 갖는 피드백 클록 신호(SCLK _ FB)의 더 빠른 버전이다.
본 발명의 대체 실시예들에서, 위상 록트 루프의 다른 구현이 EA-FDU(206)과 관련하여 가능하다는 것을 이해할 것이다.
몇몇 경우에, 마스터 출력 클록 신호(STCK) 및 마스터 입력 클록 신호(SRCK)는 이상(out of phase)일 뿐만 아니라 서로에 대해 주파수 오프셋을 갖는다. 바꿔 말하면, 단계 620에서 획득된 PFD(506)의 출력은 위상차 Δp에 덧붙여 또는 그 대신에 주파수 차(Δf로 표기)가 존재하는 것을 나타낸다. 이 가능성을 수용하기 위해, 도 13을 계속 참조하면, 클록 싱크로나이저(110)가 EA-FDU(206)에 덧붙여 또는 그 대신에 외부적으로 조정 가능한 주파수 유닛(EA-FFU로 표기)(1306)을 포함하는 것이 본 발명의 범위 내에 있다.
옵션인 EA-FFU(1306)는 가변 주파수 컨버터(예컨대, 체배기 또는 분할기)나 당업계에 공지된 다른 회로의 형태로 실현될 수 있다. EA-FFU(1306)는 중간 클록 신호(SCLK _ INT)를 수신하기 위한 입력 포트와, (실제로 EA-FDU(206)가 존재하면) EA-FDU(206)에 의해 처리하기 위한 다른 중간 클록 신호(SCLK _ INT2)를 공급하기 위한 출력 포트를 갖는다. EA-FFU(1306)는 슬레이브 컨트롤러(106)로부터 주파수 제어 신호(SFREQ)를 수신하기 위한 제어 포트를 또한 포함한다. EA-FFU(1306)는 중간 출력 클록 신호(SCLK _ INT)에 주파수 오프셋을 적용함으로써 중간 클록 신호(SCLK _ INT2)를 생성하도록 동작하고, 그러한 주파수 오프셋은 주파수 제어 신호(SFREQ)의 함수이다. EA-FFU(1306)에 의해 적용된 주파수 오프셋은 슬레이브 컨트롤러(106)에 의해 제어될 수 있는 파라미터의 다른 예이다.
(실제로 EA-FDU(206)가 존재하면) EA-FDU(206)와 EA-FFU(1306) 사이의 상호접속 순서가 역으로 될 수 있음을 이해할 것이다.
당업자는 본 발명의 실시예들이 직렬로 상호접속된 반도체 장치들의 배열에 관한 다른 혁신과 관련하여 사용될 수 있음을 이해할 것이다. 그러한 다른 혁신의 예들은 여러 특허 출원들에서 찾을 수 있으며, 그 세트는:
- 2005년 9월 30일에 출원된 제60/722,368호;
- 2005년 12월 30일에 출원된 제11/324,023호;
- 2006년 7월 31일에 출원된 제11/496,278호;
- 2006년 9월 15일에 출원된 제11/521,734호;
- 2006년 11월 29일에 출원된 제11/606,407호;
- 2007년 6월 29일에 출원된 제11/771,023호;
- 2007년 6월 29일에 출원된 제11/771,241호를 포함한다.
상기 실시예들은 EA-FDU(206)에 의해 적용되는 지연의 현재 값에 대한 원하는 지연 조정을 특정하는 비트 패턴을 포함하는 것으로 "기록 EA-FDU" 커맨드를 설명하였지만, 이것은 본 발명의 제한으로 간주되지 않는다. 예를 들어, 대체 실시예에서, "기록 EA-FDU" 커맨드는 EA-FDU(206)에 의해 적용될 지연의 원하는 실제의 값을 특정하는 비트 패턴을 포함할 수 있다. 그러한 경우, "기록 EA-FDU" 커맨드의 포맷이 충분한 동적 범위를 제공하는 것을 보증하도록 주의해야 한다. 또한, 이 대체 실시예에서, EA-FD 레지스터(220)가 원하는 지연을 특정하고 원하는 지연 조정을 특정하지 않기 때문에, 슬레이브 컨트롤러(106)는 판독 직후에 EA-FD 레지스터(220)를 클리어하는 것과, 또는 마스터 장치(102)에 의해 기록된 후에만 EA-FD 레지스터(220)를 판독하는 것과 관련될 필요가 없다.
또한, 상기 실시예들은 "기록 ODSR" 커맨드를 가변 강도 출력 드라이버들(1022-1, 1022-2, 1022-3, 1022-4)에 의해 적용될 원하는 강도를 특정하는 비트 패턴을 포함하는 것으로 설명하였지만, 이것은 본 발명의 제한으로 간주되지 않는다. 예를 들어, 대체 실시예에서, "기록 ODSR" 커맨드는 가변 강도 출력 드라이버들(1022-1, 1022-2, 1022-3, 1022-4)에 의해 적용될 현재 강도에 대한 원하는 조정 을 특정하는 비트 패턴을 포함할 수도 있다. 그러한 경우에, 변형된 슬레이브 컨트롤러(106)는 판독한 직후에 ODSR 레지스터(1020)를 클리어하도록, 또는 마스터 장치(102)에 기록된 후에만 ODSR 레지스터(1020)를 판독하도록 설계될 수 있다.
더욱이, 상기 실시예들은 정해진 타깃 슬레이브 장치 내의 모든 가변 강도 출력 드라이버들(1022-1, 1022-2, 1022-3, 1022-4)에 의해 적용될 원하는 강도를 특정하는 비트 패턴을 포함하는 것으로 설명하였지만, 이것은 본 발명의 제한으로 간주되지 않는다. 예를 들어, 대체 실시예에서, 각각의 가변 강도 출력 드라이버들(1022-1, 1022-2, 1022-3, 1022-4)에 대해 하나인, 다수의 ODSR 레지스터가 존재할 수 있다. 따라서, 가변 강도 출력 드라이버들(1022-1, 1022-2, 1022-3, 1022-4)의 개개에 의해 적용되는 현재의 강도에 대한 원하는 조정을 특정하는 비트 패턴을 각각 포함하는 다수의 "기록 ODSR" 커맨드가 생성될 수 있다.
또한, 상시 실시예들은 슬레이브 장치들(104-0 … 7)의 클록 응답 타입을 에지 정렬 소스 동기된 것으로 설명하였지만, 이것은 본 발명의 제한으로 간주되지 않는다. 대체 실시예에서, 클록 응답 타입은 중앙 정렬 소스 동기될 수도 있다. 또 다른 가능성이 본 발명의 범위 내에 있는 것으로 의도된다.
또, 상기 실시예들은 슬레이브 장치들(104-0 … 7)의 클록 레이트 타입을 싱글 데이터 레이트(SDR)나 더블 데이터 레이트(DDR) 중 어느 것으로 설명하였지만, 이것은 본 발명의 제한으로 간주되지 않는다. 예를 들면, 슬레이브 장치들(104-0 … 7)의 클록 레이트 타입은 몇몇 비제한적인 가능성을 지정하도록 쿼드 데이터 레이트(QDR), 옥탈 데이터 레이트(ODR) 또는 그래픽 더블 데이터 레이트(GDDR)일 수 있다.
또한, 시스템(502)의 여러 가지 장치들의 부품 및 회로가 "액티브 하이" 신호에 응답하는 것으로 설명하였지만, 이것은 본 발명의 제한으로 간주되지 않는다. 예를 들어, 시스템(502)의 여러 가지 장치들의 부품 및 회로는 설계 선호도에 따라 "액티브 로우" 신호에 응답할 수도 있다.
또, 시스템(502)의 여러 가지 장치들의 부품 및 회로가 서로 직접 연결되는 것으로 설명하였지만, 이것은 간략화를 위해 이루어진 것이고, 다른 부품 및 회로가 발명의 사상을 벗어남 없이 그 사이에 위치하거나 거기에 결합될 수도 있음을 이해할 것이다. 그 결과, 도면에서 직접 연결로 나타내는 것이 실제 실현 시에는 간접 연결로서 실제로 구현될 수도 있다.
또, 몇몇 실시예에서, 미분 클록킹 스킴이 사용될 수 있지만, 다른 실시예들에서는, 싱글-엔디드 클록킹 스킴이 사용될 수도 있음을 이해할 것이다.
또한, 슬레이브 장치들과 다른 슬레이브 장치들 사이, 또는 슬레이브 장치들과 마스터 장치 사이에서 이동하는 다수의 신호들이 싱글 비트-폭을 갖는 것으로 설명 및 예시하였지만, 시스템(502)의 여러 가지 부품들 및 그 인터페이스들을 멀티-비트-폭 신호를 허용하도록 변경하는 것은 능숙한 기술자의 이해할 수 있는 범위 내에 있다. 또한, 싱글 비트-폭을 각각 갖는 복수 세트의 신호들을 제공하는 것은 본 발명의 범위 내에 있다. 따라서, 예를 들어, 2-비트 와이드(wide) 클록이 요구되는 경우, 다수의 싱글-비트-폭 클록 서브신호들을 사용함으로써 또는 2 비트 폭인 싱글 클록 신호를 사용함으로써 이 특징을 실현할 수 있다. 더 큰 비트 폭을 필요로 하는 신호에 대해서는, 각각 특정 비트-폭을 갖는 서브신호의 조합이 사용될 수 있다.
또한, 상술한 컨트롤러들, 프로세서들 및 다른 요소들 중 특정의 하나의 동작 및 기능은 하드웨어나 소프트웨어에 의해 달성될 수 있음은 당업자에게는 명백하다.
본 발명의 특정 실시예들을 설명 및 예시하였지만, 다수의 변형 및 수정이 첨부된 청구항들에 한정되는 바와 같이 발명의 범위로부터 벗어남 없이 이루어질 수 있음은 당업자에게는 명백하다.

Claims (25)

  1. 직렬 연결된 장치들의 구성에 사용하는 반도체 장치로서:
    상기 구성 내의 선행 장치로부터 발생한 클록 신호를 수신하는 입력;
    상기 구성 내의 후속 장치로 향하는 동기화된 클록 신호를 제공하는 출력;
    수신된 상기 클록 신호 및 피드백된 동기화된 클록 신호를 처리함으로써 상기 동기화된 클록 신호를 생성하도록 구성된 클록 싱크로나이저 - 상기 클록 싱크로나이저는 피드백 경로를 포함하고, 상기 피드백 경로는 입력으로서 상기 동기화된 클록 신호를, 그리고 출력으로서 상기 피드백된 동기화된 클록 신호를 갖음 -; 및
    상기 피드백 경로에 의해 적용되는 지연의 양을 조정하도록 구성되는 컨트롤러를 포함하는, 반도체 장치.
  2. 청구항 1에 있어서,
    상기 피드백 경로는 디지털 지연 라인을 포함하고,
    상기 클록 싱크로나이저는 상기 피드백 경로를 포함하는 위상 록트 루프(phase-locked loop)를 포함하는, 반도체 장치.
  3. 청구항 1에 있어서,
    상기 클록 싱크로나이저는 상기 피드백 경로를 포함하는 지연 록트 루프(delay-locked loop)를 포함하는, 반도체 장치.
  4. 청구항 1에 있어서,
    상기 컨트롤러는 외부적으로 생성된 커맨드의 수신에 응답하여 피드백 지연을 조정하도록 구성되는, 반도체 장치.
  5. 청구항 4에 있어서,
    상기 직렬 정보 입력 포트를 통하여 제2의 외부적으로 생성된 커맨드의 수신에 응답하여 상기 동기화된 클록 신호에 강도를 제어 가능하게 적용하도록 구성되는 가변 강도 출력 버퍼를 더 포함하는, 반도체 장치.
  6. 청구항 5에 있어서,
    상기 컨트롤러는 상기 제2의 외부적으로 생성된 커맨드를 처리하고, 응답 시에 상기 버퍼가 상기 동기화된 클록 신호에 적용되는 상기 강도를 조정하게 하기 위해 포맷된 제2 제어 신호를 생성하도록 구성되는, 반도체 장치.
  7. 청구항 1에 있어서,
    비클록(non-clock) 입력 신호들을 반송하는 복수의 비클록 입력 포트, 비클록 출력 신호들을 반송하는 복수의 비클록 출력 포트 및 상기 피드백된 동기화된 클록 신호와 동기하여 상기 비클록 입력 신호들을 래치(latch)시키도록 구성되는 복수의 입력 래칭 회로를 더 포함하는, 반도체 장치.
  8. 직렬 연결된 장치들의 구성 내의 선행 장치로부터 발생한 클록 신호를 수신하는 단계;
    수신된 상기 클록 신호 및 피드백된 동기화된 클록 신호를 처리함으로써 상기 구성 내의 후속 장치로 향하는 동기화된 클록 신호를 생성하는 단계 - 상기 피드백된 동기화된 클록 신호는 입력으로서 상기 동기화된 클록 신호를 갖는 피드백 경로의 출력임 -;
    상기 피드백 경로에 의해 적용되는 지연의 양을 조정하는 단계를 포함하는, 클록 신호를 동기화시키는 방법.
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