KR101442298B1

KR101442298B1 - 데이터 독출 회로

Info

Publication number: KR101442298B1
Application number: KR1020100014096A
Authority: KR
Inventors: 고타로 와타나베
Original assignee: 세이코 인스트루 가부시키가이샤
Priority date: 2009-02-18
Filing date: 2010-02-17
Publication date: 2014-09-19
Also published as: KR20100094400A; CN101807434B; CN101807434A; US20100208531A1; JP5437658B2; SG164323A1; TW201115583A; JP2010192039A

Abstract

소비 전류가 적은 데이터 독출 회로를 제공한다.
독출 기간에 있어서, 신호 Φ2가 로우이므로, NMOS 트랜지스터(14)가 오프한다. 따라서, NMOS 트랜지스터(14)는 전류를 흐르게 하지 않는다. 또, 데이터 D2가 하이이므로, 인버터(23)의 출력 전압이 로우가 되고, NMOS 트랜지스터(32)가 오프한다. 따라서, NMOS 트랜지스터(32)는 전류를 흐르게 하지 않는다. 또, PMOS 트랜지스터(31)에 있어서, 소스 및 드레인이 전원 전압 VDD이므로, 전류가 흐르지 않는다. 그러면, 래치 회로(21)의 데이터 유지 동작 완료 후(시간 t4 이후)의 독출 기간에서 데이터 독출 회로에 전류가 흐르지 않게 되므로, 그 만큼, 데이터 독출 회로의 소비 전류가 적어진다.

Description

데이터 독출 회로{DATA READING CIRCUIT}

본 발명은, 불휘발성 기억 소자의 데이터를 독출 단자로부터 읽어내는 데이터 독출 회로에 관한 것이다.

종래에 있어서의 불휘발성 기억 소자의 데이터를 독출 단자로부터 읽어내는 데이터 독출 회로에 대해 설명한다. 도 4는, 종래의 데이터 독출 회로를 도시한 도면이다.

신호 Φ12가 로우로 제어되면, PMOS 트랜지스터(62)가 온한다. 불휘발성 기억 소자(61)에 데이터 1이 기록됨으로써 불휘발성 기억 소자(61)가 온하고 있는 경우, 데이터 독출 회로는 하이(전압 VPP)의 데이터를 읽어낸다. 또, 불휘발성 기억 소자(61)에 데이터 0이 기록됨으로써 오프하고 있는 경우, 데이터 독출 회로는 로우(전압 VDD)의 데이터를 읽어낸다(예를 들면, 특허문헌 1 참조).

일본국 특허공개 2004-294260호 공보

그러나, 종래의 기술에서는, 불휘발성 기억 소자(61)가 온하여 데이터 독출 회로가 하이(전압 VPP)의 데이터를 읽어낼 때, 항상 불휘발성 기억 소자(61)도 PMOS 트랜지스터(62)도 온하므로, 항상 관통 전류가 흐른다. 따라서 그 만큼, 소비 전류가 많아진다.

또, 불휘발성 기억 소자로서, 예를 들면 OTP(One Time Program) 소자를 이용한 경우, 소스·드레인간은 항상 바이어스되고, 소스·드레인간에 전류가 흘러, 플로팅 게이트에 핫 일렉트론이 주입됨으로써, 불휘발성 기억 소자의 임계치 전압의 절대치가 서서히 낮아져 기억 소자에 유지된 데이터가 변해 버리는 경우가 있다. 또, EEPROM(Electrically Erasable and Programmable Read Only Memory) 소자를 이용한 경우, 컨트롤 게이트·드레인간은 항상 바이어스되고, 플로팅 게이트와 드레인의 사이에 터널 전류가 흐름으로써, 불휘발성 기억 소자가 기록되며, 불휘발성 기억 소자(61)의 임계치 전압의 절대치가 낮아져 기억 소자에 유지된 데이터가 변해 버리는 경우가 있다.

본 발명은, 상기 과제를 감안하여 이루어지며, 소비 전류가 적고, 안정된 데이터를 유지할 수 있는 데이터 독출 회로를 제공한다.

본 발명은, 상기 과제를 해결하기 위해, 불휘발성 기억 소자의 데이터를 독출 단자로부터 읽어내는 데이터 독출 회로에 있어서, 상기 데이터를 기억하는 상기 불휘발성 기억 소자와, 상기 불휘발성 기억 소자와 상기 독출 단자의 사이에 설치되는 제1 스위치와, 상기 독출 단자와 제2 전원 전압 공급 단자의 사이에 설치되는 제2 스위치와, 상기 데이터를 읽어내는 독출 기간에, 상기 데이터를 유지하는 래치 회로를 구비하는 것을 특징으로 하는 데이터 독출 회로를 제공한다.

본 발명에서는, 래치 회로의 데이터 유지 동작 완료 후의 데이터 독출 기간에서 데이터 독출 회로에 관통 전류가 흐르지 않게 되므로, 그 만큼, 데이터 독출 회로의 소비 전류가 적어진다. 또, 래치 회로의 데이터 유지 동작 기간 이외는 불휘발성 기억 소자에 전압이 인가되지 않으므로, 기억 소자에 유지된 데이터가 안정된다.

도 1은 본 발명의 데이터 독출 회로를 도시한 도면이다.
도 2는 본 발명의 데이터 독출 회로의 동작을 도시한 타임차트이다.
도 3은 본 발명의 데이터 독출 회로의 동작을 도시한 타임차트이다.
도 4는 종래의 데이터 독출 회로를 도시한 도면이다.

이하, 본 발명의 실시 형태를, 도면을 참조하여 설명한다.

우선, 불휘발성 기억 소자의 데이터를 독출 단자로부터 읽어내는 데이터 독출 회로의 구성에 대해 설명한다. 도 1은, 데이터 독출 회로를 도시한 도면이다.

데이터 독출 회로는, PMOS 트랜지스터(11, 12), 불휘발성 기억 소자(13), NMOS 트랜지스터(14), 및, 래치 회로(21)를 구비한다. 래치 회로(21)는, 인버터(22, 23)를 갖는다. 인버터(22)는, PMOS 트랜지스터(31) 및 NMOS 트랜지스터(32)를 갖는다. 인버터(23)는, PMOS 트랜지스터(41) 및 NMOS 트랜지스터(42)를 갖는다.

PMOS 트랜지스터(11)의 게이트에는 신호 Φ1이 입력되고, 소스는 전원 단자에 접속하며, 드레인은 불휘발성 기억 소자(13)의 소스에 접속한다. PMOS 트랜지스터(12)의 게이트에는 신호 Φ1이 입력되고, 소스는 불휘발성 기억 소자(13)의 드레인에 접속하며, 드레인은 독출 단자 Dout에 접속한다. NMOS 트랜지스터(14)의 게이트에는 신호 Φ2가 입력되고, 소스는 접지 단자에 접속하며, 드레인은 독출 단자 Dout에 접속한다. PMOS 트랜지스터(31)의 게이트는 인버터(22)의 입력 단자에 접속하고, 소스는 전원 단자에 접속하며, 드레인은 인버터(22)의 출력 단자에 접속한다. NMOS 트랜지스터(32)의 게이트는 인버터(22)의 입력 단자에 접속하고, 소스는 접지 단자에 접속하며, 드레인은 인버터(22)의 출력 단자에 접속한다. PMOS 트랜지스터(41)의 게이트는 인버터(23)의 입력 단자에 접속하고, 소스는 전원 단자에 접속하며, 드레인은 인버터(23)의 출력 단자에 접속한다. NMOS 트랜지스터(42)의 게이트는 인버터(23)의 입력 단자에 접속하고, 소스는 접지 단자에 접속하며, 드레인은 인버터(23)의 출력 단자에 접속한다. 인버터(22)의 입력 단자와 인버터(23)의 출력 단자는 접속한다. 인버터(22)의 출력 단자와 인버터(23)의 입력 단자와 독출 단자는 접속한다.

전원 단자의 전압은 전원 전압 VDD이고, 접지 단자의 전압은 접지 전압 VSS이며, 불휘발성 기억 소자(13)의 드레인과 PMOS 트랜지스터(12)의 소스의 접속점은 전압은 데이터 D1이고, 독출 단자(PMOS 트랜지스터(12)의 드레인과 NMOS 트랜지스터(14)의 드레인의 접속점)의 전압은 데이터 D2인 것으로 한다.

래치 회로(21)는, 불휘발성 기억 소자(13)의 데이터를 읽어낸 후, 데이터 D2를 유지한다. 불휘발성 기억 소자(13)는, 예를 들면 OTP(One Time Program) 소자나 EEPROM(Electrically Erasable and Programmable Read Only Memory) 소자나 퓨즈가 이용되어, 데이터를 기억한다.

다음에, 불휘발성 기억 소자(13)에 데이터 1이 기록됨으로써 불휘발성 기억 소자(13)가 도통 상태로 되어 있을 때에 있어서의, 데이터 독출 회로의 동작에 대해 설명한다. 도 2는, 본 발명의 데이터 독출 회로의 동작을 도시한 타임차트이다.

t0≤t<t1일 때, 신호 Φ1은 하이이고 신호 Φ2는 로우이도록 제어된다. 그러면, PMOS 트랜지스터(11, 12) 및 NMOS 트랜지스터(14)는 오프하므로, 데이터 D1, D2는 부정(不定)이 된다.

이 사이, PMOS 트랜지스터(11, 12)는 오프하고 있으므로, 불휘발성 기억 소자(13)의 플로팅 게이트와 소스 또는 드레인의 사이에 전압이 인가되지 않으며, 불휘발성 기억 소자(13)의 데이터가 개서되는 일이 없다.

t=t1일 때, 신호 Φ2가 하이로 제어된다. 그러면, NMOS 트랜지스터(14)가 온하므로, 데이터 D2는 로우가 된다. 요컨대, 래치 회로(21)가 클리어된다.

t=t2일 때, 신호 Φ2가 로우로 제어된다. 그러면, NMOS 트랜지스터(14)가 오프하지만, 데이터 D2는 래치 회로(21)에 유지되어 있으므로, 데이터 D2는 로우가 된다. 여기에서, 신호 Φ2가 하이인 기간은, 데이터 D2가 확실하게 로우가 될 수 있는 기간으로 설정된다. t=t3일 때(불휘발성 기억 소자 독출 개시 시), 신호 Φ1이 로우로 제어된다. 그러면, PMOS 트랜지스터(11, 12)는 온한다. 이 때, 불휘발성 기억 소자(13)는 도통하고 있으므로, 데이터 D1은 하이가 된다. 여기에서, 불휘발성 기억 소자(13)는 NMOS 트랜지스터(32)보다 큰 드라이브 능력을 가지므로, 데이터 D2가 높아지기 시작한다.

t=t4일 때, 데이터 D2가 높아지고, 인버터(23)의 반전 전압 이상이 된다. 그러면, 인버터(23)의 출력 전압(인버터(22)의 입력 전압)이 로우가 되고, 데이터 D2가 하이가 되어, 래치 회로(21)에 유지되는 논리가 반전된다. 요컨대, 이 때, 래치 회로(21)의 데이터 유지 동작이 완료한다.

여기에서, 불휘발성 기억 소자 독출 기간에 있어서, 신호 Φ2가 로우이므로, NMOS 트랜지스터(14)는 오프하고 있다. 따라서, NMOS 트랜지스터(14)는 전류를 흐르게 하지 않는다. 또, 데이터 D2가 하이이므로, 인버터(23)의 출력 전압이 로우가 되고, NMOS 트랜지스터(32)가 오프한다. 따라서, NMOS 트랜지스터(32)는 전류를 흐르게 하지 않는다. 또, PMOS 트랜지스터(31)에 있어서, 소스 및 드레인이 전원 전압 VDD이므로, 전류가 흐르지 않는다. 그러면, 래치 회로(21)의 데이터 유지 동작 완료 후(시간 t4 이후)는 데이터 독출 회로에 전류가 흐르지 않게 되므로, 그 만큼, 데이터 독출 회로의 소비 전류가 적어진다.

t5≤t<t6일 때(데이터 독출 기간), 데이터 D2는 래치되고, 데이터 D2를 독출 단자 Dout로부터 읽어낼 수 있다. 이 사이, PMOS 트랜지스터(11, 12)는 오프하고, NMOS 트랜지스터(32)도 오프하고 있으므로, 관통 전류는 흐르지 않는다. 또, 불휘발성 기억 소자(13)에는 전압이 인가되어 있지 않으므로, 불휘발성 기억 소자(13)에 기록된 데이터가 변화하는 일은 없다.

t≥t6일 때, 래치된 데이터 D2를 리프레시하는 경우는, t6 시에 있어서 이상 서술한 t1로부터의 동작을 반복하면 된다.

다음에, 불휘발성 기억 소자(13)에 0이 기록됨으로써 불휘발성 기억 소자(13)가 비도통 상태로 되어 있을 때의, 데이터 독출 회로의 동작에 대해 설명한다. 도 3은, 본 발명의 데이터 독출 회로의 동작을 도시한 타임차트이다.

t0≤t≤t2일 때의 동작은, 상기의 동작과 동일하다.

t=t3일 때(불휘발성 기억 소자 독출 개시 시), 신호 Φ1이 로우로 제어된다. 그러면, PMOS 트랜지스터(11, 12)는 온한다. 그러나, 이 때, 불휘발성 기억 소자(13)는 비도통 상태이므로, 데이터 D1은 부정인 채이다. 여기에서 온하고 있고 독출 단자로부터 전류를 빼내는 NMOS 트랜지스터(32)에 의해, 데이터 D2는 로우인 채이다.

t≥t6일 때, 래치된 데이터를 리프레시하는 경우는, t6 시에 있어서 이상 서술한 t1로부터의 동작을 반복하면 된다.

이와 같이 하면, 데이터 독출 기간은 데이터 독출 회로에 전류가 흐르지 않으므로, 그 만큼, 데이터 독출 회로의 소비 전류가 적어진다.

또, 데이터 독출 기간은, 불휘발성 기억 소자(13)의 플로팅 게이트와 소스 또는 드레인의 사이에 전압이 인가되지 않으므로, 불휘발성 기억 소자(13)의 데이터가 개서되는 일이 없다.

또한, 도 1에서는, PMOS 트랜지스터(11)가 있는데, 도시하지 않지만, 데이터 독출 회로의 사양에 따라, PMOS 트랜지스터(11)가 삭제되고, 불휘발성 기억 소자(13)의 소스와 전원 단자가 접속해도 된다. 불휘발성 기억 소자(13)를 흐르는 전류가 적은 경우 등 불휘발성 기억 소자(13)의 데이터가 개서될 가능성이 작은 경우에 특히 유용하고, 소비 전류를 적게 할 수 있는 효과를 얻을 수 있으며, 또한, 데이터 독출 회로의 회로 규모가 작아진다.

또, 도 1에서는, 전원 단자와 독출 단자의 사이에 PMOS 트랜지스터(11, 12) 및 불휘발성 기억 소자(13)가 설치되고, 독출 단자와 접지 단자의 사이에 NMOS 트랜지스터(14)가 설치되어 있는데, 도시하지 않지만, 전원 단자와 독출 단자의 사이에 PMOS 트랜지스터가 설치되고, 독출 단자와 접지 단자의 사이에 2개의 NMOS 트랜지스터 및 불휘발성 기억 소자가 설치되어도 된다.

11, 12, 31, 41 : PMOS 트랜지스터 13 : 불휘발성 기억 소자
14, 32, 42 : NMOS 트랜지스터 21 : 래치 회로
22, 23 : 인버터

Claims

제1 전원 단자와 제2 전원 단자의 사이에 설치되는 불휘발성 기억 소자의 데이터를 독출 단자로부터 읽어내는 데이터 독출 회로에 있어서,
상기 불휘발성 기억 소자와 상기 독출 단자의 사이에 설치되는 제1 스위치와,
상기 독출 단자와 제2 전원 단자의 사이에 설치되는 제2 스위치와,
제1 전원 단자와 상기 불휘발성 기억 소자의 사이에 설치되어, 상기 제1 스위치가 온이 되어 있을 때 온이 되는 제3 스위치와,
상기 독출 단자에 설치되고, 상기 데이터를 유지하는 래치 회로를 구비하며,
상기 래치 회로는, 상기 제2 스위치가 온이 되어 있는 기간에 리셋되고, 상기 제1 스위치가 온이 되어 있는 독출 기간에 상기 데이터가 래치되는 것을 특징으로 하는 데이터 독출 회로.
제1 전원 단자와 제2 전원 단자의 사이에 설치되는 불휘발성 기억 소자와,
상기 불휘발성 기억 소자의 데이터를 독출 단자로부터 읽어내는 청구항 1에 기재된 데이터 독출 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.