KR101441720B1 - 유전체 커버를 갖는 에지 전극 - Google Patents

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앤드류 디 베일리
안드라스 커티
윤상 김
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Abstract

본 실시형태는 기판의 베벨 에지 근체에 에칭 부산물, 유전체 막들 및 금속 막들을 제거하는 장치 및 방법과, 폴리머 부산물의 축적과 막들의 퇴적을 방지하여 처리 수율을 개선하는 챔버 내부를 제공한다. 예시적인 실시형태에서, 기판의 베벨 에지를 세정하도록 구성된 플라즈마 처리 챔버가 제공된다. 플라즈마 처리 챔버는 기판을 수용하도록 구성된 기판 지지체를 포함한다. 플라즈마 처리 챔버는 또한, 기판 지지체를 둘러싸는 하부 에지 전극을 포함한다. 하부 에지 전극과 기판 지지체는 하부 절연링에 의해 서로로부터 전기적으로 절연된다. 기판을 향하는 하부 에지 전극의 표면은 하부 박형 유전체층에 의해 커버된다. 또한, 플라즈마 처리 챔버는 기판 지지체에 대향하는 상부 절연 플레이트를 둘러싸는 상부 에지 전극을 포함한다. 이 상부 에지 전극은 전기적으로 접지된다. 기판을 향하는 상부 에지 전극의 표면은 상부 박형 유전체층에 의해 커버된다. 상부 에지 전극 및 하부 에지 전극은 서로 대향하고 기판의 베벨 에지를 세정하기 위한 세정 플라즈마를 생성하도록 구성된다.
Figure R1020097018600
베벨 에지 세정, 챔버 내부, 박형 유전체층, 에지 전극

Description

유전체 커버를 갖는 에지 전극{EDGE ELECTRODES WITH DIELECTRIC COVERS}
기술분야
본 발명은 일반적으로 기판 제조 기술에 관한 것이고, 보다 상세하게는 기판의 베벨 에지로부터 에칭 부산물을 제거하는 장치 및 방법에 관한 것이다.
기판, 예를 들어 반도체 기판 (또는 웨이퍼) 또는 플랫 패널 디스플레이 제조에 사용되는 것과 같은 유리 패널의 제조 시에, 종종 플라즈마가 사용된다. 기판의 처리 동안, 기판 (또는 웨이퍼) 은 정사각형 또는 직사각형의 복수의 다이들로 분할된다. 복수의 다이들 각각은 집적 회로가 될 것이다. 그런 다음, 이 기판은, 재료들이 선택적으로 제거되고 (또는 에칭되고) 퇴적되는 일련의 단계들에서 처리된다. 목표 게이트 길이로부터의 나노미터 편차 각각이 이러한 장치들의 동작 속도 및/또는 동작가능성으로 직접 변형될 수도 있기 때문에, 불과 몇 나노미터인 트랜지스터 게이트 임계 치수 (CD) 의 제어가 가장 우선적이다.
일반적으로, 기판은 에칭 전에 (포토레지스트 마스크와 같은) 경화된 에멀젼의 박막으로 코팅된다. 그런 다음, 경화된 에멀전의 영역은 선택적으로 제거되어 하부층의 일부를 노출시킨다. 그런 다음, 기판을 플라즈마 처리 챔버 내의 기판 지지 구조체 상에 위치시킨다. 그런 다음, 적절한 세트의 플라즈마 가스들이 챔버로 도입되고 기판의 노출된 영역들을 에칭하기 위해 플라즈마가 생성된다.
에칭 프로세스 동안, 에칭 부산물, 예를 들어, 탄소 (C), 산소 (O), 질소 (N), 불소 (F) 등으로 구성된 폴리머들은 종종 기판 에지 (또는 베벨 에지) 근처의 상부 및 하부 표면들 상에 형성된다. 에칭 플라즈마 밀도는 보통, 기판의 에지 근처에서 더 낮아서, 기판 베벨 에지의 상부 및 하부 표면들 상에 폴리머 부산물들을 축적시킨다. 일반적으로, 기판의 에지 근처에, 예를 들어, 기판 에지로부터 약 5 mm 내지 약 15 mm 사이에 다이들이 존재하지 않는다. 그러나, 여러 상이한 에칭 프로세스들의 결과 연속적 부산물 폴리머 층이 베벨 에지의 상부 및 하부 표면 상에 퇴적됨에 따라서, 보통 강하고 점착성있는 유기 결합은 후속하는 처리 단계들 동안 결국 약해질 것이다. 그런 다음, 기판 에지의 상부 및 하부 표면 근처에 형성된 폴리머 층들은, 기판의 이송 동안 종종 다른 기판 상으로, 박리되거나 박편으로 벗겨진다. 예를 들어, 기판들은 일반적으로, 종종 카세트라 지칭되는 실질적으로 깨끗한 콘테이너를 통해 플라즈마 처리 시스템들 사이를 세트로 이동한다. 보다 높이 위치된 기판이 콘테이너 내에서 재배치됨에 따라서, 부산물 미립자들 (또는 박편) 이, 다이들이 존재하는 낮은쪽 기판으로 떨어질 수도 있어, 잠재적으로 장치 수율에 영향을 끼친다.
SiN 및 SiO2와 같은 유전체 막들과, Al 및 Cu와 같은 금속 막들은 또한, 에칭 프로세스들 동안 (상부 및 하부 표면들을 포함하는) 베벨 에지 상에 퇴적되고 제거되지 않을 수 있다. 또한, 이러한 막들은 후속하는 처리 단계들 동안 축적되고 박편으로 벗겨짐으로써, 장치 수율에 영향을 줄 수 있다. 이외에도, 챔버 벽과 같은 프로세스 챔버의 내부는, 부산물 축적 및 챔버 미립자의 문제를 방지하기 위해 주기적으로 제거될 필요가 있는 에칭 부산물 폴리머들을 또한 축적할 수 있다.
전술한 내용을 고려하여, 기판 베벨 에지 근처의 에칭 부산물, 유전체막들 및 금속막들을 제거하는 개선된 메커니즘을 제공하는 장치 및 방법과, 폴리머 부산물들 및 퇴적된 막들이 축적하는 것을 방지하여 프로세스 수율을 개선하는 챔버 내부가 요구된다.
요약
대체로 말하면, 개시된 실시형태는 기판 베벨 에지 근처의 에칭 부산물, 유전체 막들 및 금속 막들을 제거하는 개선된 메커니즘과, 폴리머 부산물들 및 퇴적된 막들이 축적하는 것을 방지하여 프로세스 수율을 개선하는 챔버 내부를 제공함으로써 요구를 충족시킨다. 본 발명은, 프로세스, 장치 또는 시스템을 포함하는 다양한 방법으로 구현될 수 있음을 이해한다. 본 발명의 몇몇 신규한 실시형태를 아래에 설명한다.
일 실시형태에서, 기판의 베벨 에지를 세정하도록 구성된 플라즈마 처리 챔버가 제공된다. 플라즈마 처리 챔버는 기판을 수용하도록 구성된 기판 지지체를 포함한다. 플라즈마 처리 챔버는 또한 기판 지지체를 둘러싸는 하부 에지 전극을 포함한다. 하부 에지 전극과 기판 지지체는 하부 유전체링에 의해 서로로부터 전기적으로 절연된다. 기판을 향하는 하부 에지 전극의 표면은 하부 박형 유전체층에 의해 커버된다. 플라즈마 처리 챔버는 또한 기판 지지체에 대향하는 상부 절연 플레이트를 둘러싸는 상부 에지 전극을 포함한다. 상부 에지 전극은 전기적으로 접지되어 있다. 기판을 향하는 상부 에지 전극의 표면은 상부 박형 유전체층에 의해 커버된다. 상부 에지 전극 및 하부 에지 전극은 서로 대향하여 기판의 베벨 에지를 세정하는 세정 플라즈마를 생성하도록 구성된다.
다른 실시 형태에서, 처리 챔버 내에서 기판의 베벨 에지를 세정하는 방법이 제공된다. 이 방법은 처리 챔버 내에서 기판을 기판 지지체 상에 위치시키는 단계와, 세정 가스를 처리 챔버내로 유입시키는 단계를 포함한다. 이 방법은 또한, RF 전원으로 하부 에지 전극에 전력을 공급하고 상부 에지 전극을 접지시킴으로써, 베벨 에지를 세정하기 위한 세정 플라즈마를 기판의 베벨 에지 근처에 생성하는 단계를 포함한다. 하부 에지 전극은 기판 지지체를 둘러싼다. 하부 에지 전극 및 하부 전극은 하부 유전체링에 의해 서로로부터 전기적으로 절연된다. 기판을 향하는 하부 에지 전극의 표면은 하부 박형 유전체층에 의해 커버된다. 상부 에지 전극은 기판 지지체에 대향하는 절연 플레이트를 둘러싼다. 기판을 향하는 상부 에지 전극의 표면은 상부 박형 유전체층에 의해 커버된다.
또 다른 실시형태에서, 처리 챔버의 챔버 내부를 세정하는 방법이 제공된다. 이 방법은 처리 챔버로부터 기판을 제거하는 단계와, 세정 가스를 처리 챔버로 유입시키는 단계를 포함한다. 이 방법은 또한, RF 전원으로 하부 에지 전극에 전력을 공급하고 상부 에지 전극을 접지시킴으로써 챔버 내부를 세정하기 위해 처리 챔버 내에 세정 플라즈마를 생성하는 단계를 포함한다. 하부 에지 전극은 기판 지지체를 둘러싼다. 하부 에지 전극 및 하부 전극은 하부 유전체링에 의 해 서로로부터 전기적으로 절연된다. 기판을 향하는 하부 에지 전극의 표면은 하부 박형 유전체층에 의해 커버된다. 상부 에지 전극은 기판 지지체에 대향하는 절연 플레이트를 둘러싼다. 기판을 향하는 상부 에지 전극의 표면은 상부 박형 유전체층에 의해 커버된다.
본 발명의 다른 양태들 및 이점들은, 첨부된 도면들과 함께, 본 발명의 원리를 예시적으로 다음의 설명하는 상세한 설명으로부터 더욱 명확해질 것이다.
도면의 간단한 설명
본 발명은, 동일한 도면 부호는 동일한 구조적 엘리먼트를 가리키는 첨부된 도면과 연결하여 다음의 상세한 설명을 참고함으로써 가장 잘 이해될 것이다.
도 1a는 본 발명의 일 실시형태에 따른 한 쌍의 상부 및 하부 에지 전극들을 갖는 기판 에칭 시스템의 개략적인 다이어그램을 도시한다.
도 1b는 본 발명의 일 실시형태에 따른 도 1a의 영역 B를 확대하여 도시한다.
도 1c는 본 발명의 일 실시형태에 따라서, 도 1a의 영역 A를 확대하여 도시한다.
도 1c1은 본 발명의 다른 실시형태에 따른 도 1a의 영역 A를 확대하여 도시한다.
도 1d는 본 발명의 일 실시형태에 따른 도 1a의 영역 C를 확대하여 도시한다.
도 1d1은 본 발명의 다른 실시형태에 따른 도 1a의 영역 C를 확대하여 도시 한다.
도 1e는 본 발명의 일 실시 형태에 따른 RF 전력이 인가된 하부 전극 및 접지된 상부 에지 전극에 의해 생성된 베벨 에지 세정 플라즈마를 도시한다.
도 1f는 본 발명의 다른 실시형태에 따른 RF 전력이 인가된 하부 에지 및 접지된 상부 에지 전극에 의해 생성된 베벨 에지 세정 플라즈마를 도시한다.
도 2a는 본 발명의 일 실시형태에 따른 베벨 에지 세정 플라즈마를 생성하는 프로세스 흐름을 도시한다.
도 2b는 본 발명의 일 실시형태에 따른 챔버 내부 세정 플라즈마를 생성하는 프로세스 흐름을 도시한다.
예시적인 실시형태의 상세한 설명
기판 베벨 에지 주변의 에칭 부산물, 유전체 막 및 금속 막을 제거하는 개선된 구조체 및 메커니즘과, 폴리머 부산물 및 막 축적을 방지하고 프로세스 수율을 개선하는 챔버 내부에 대한 몇몇 예시적인 실시형태들이 제공된다. 본 발명은 이러한 상세한 설명들의 일부 또는 전부 없이도 실시될 수도 있다는 것은 당업자에게 명확할 것이다.
도 1a는 본 발명의 일 실시 형태에 따른 기판 베벨 에지를 세정하는 세정 챔버 (100) 를 도시한다. 세정 챔버 (100) 는 상부에 기판 (150) 을 갖는 기판 지지체 (140) 를 갖는다. 일 실시형태에서, 기판 지지체 (140) 는 전극이다. 이러한 환경 하에서, 기판 지지체 (140) 는 또한, 하부 전극이라 지칭될 수 있다. 다른 실시형태에서, 기판 지지체 (140) 는 정전척이다. 기판 지지체 (140) 의 반대 쪽에는 절연 플레이트 (163) 가 있다. 이 절연 플레이트 (163) 는 또한 상부 절연 플레이트 (163) 라 지칭된다. 일 실시형태에서, 절연 플레이트 (163) 의 중심에 커플링된 가스 공급부 (161) 가 있어, 처리 가스를 공급한다. 대안으로, 처리 가스는 또한 다른 구조들을 통해서 기판 (150) 의 에지에 공급될 수 있다. 기판 지지체 (140) 는 절연 재료로 이루어지거나, 기판 지지체 (140) 가 도전성 재료로 제조된 경우 높은 저항값을 갖는 저항기 (152) 에 커플링된다. 일 실시형태에서, 저항기의 저항값은 1 Mohm 보다 크다. 기판 지지체 (140) 는 에지 전극들 중 하나에 커플링된 RF 전원으로부터 RF 전력이 인출되는 것을 방지하기 위해 높은 저항률을 갖도록 유지된다. 기판 (150) 은 도 1a의 영역 B와 도 1b의 영역 B의 확대도에 도시된 바와 같이 기판의 에지의 상부 및 하부 표면을 포함하는 베벨 에지 (117) 를 갖는다. 도 1b에서, 베벨 에지 (117) 는 굵은 실선과 커브로 강조하였다.
기판 지지체 (140) 의 에지를 둘러싸는 것은, 알루미늄 (Al), 양극처리된 알루미늄, 규소 (Si), 및 탄화 규소 (SiC) 와 같은 도전성 재료들로 제조될 수 있는 하부 에지 전극 (120) 이다. 하부 에지 전극 (120) 의 표면은 박형 유전체층 (126) 에 의해 커버된다. 일 실시형태에서, 박형 유전체층 (126) 의 두께는 약 0.01 mm와 약 1 mm 사이이다. 다른 실시 형태에서, 두께는 약 0.05 mm 와 약 0.1 mm 사이이다. 박형 유전체층 (126) 은 복수의 방법들로 적용 또는 형성될 수 있고, 일 방법은 증착 처리를 통할 수 있다. 대안으로, 박형 유전체층 (126) 은 하부 에지 전극 (120) 과 별개로 형성되어 하부 에지 전극 (120) 상에 장착될 수 있다.
증착 프로세스를 수행하기 위해서, 하부 에지 전극 (120) 은, 박형 유전체층 (126) 의 형성을 증진시키기 위해 산화물 성장 화학물질이 유입되는 챔버내로 배치된다. 일 실시형태에서, 박형 유전체층 (126) 의 유전체 재료는 이산화 규소의 형태이다. 박형 유전체층 (126) 은 또한 다른 유형의 재료들로 정의될 수 있으며, 다른 유형의 재료는 산화 이트륨 (Y2O3), 알루미나 (Al2O3), 탄화 규소 (SiC) 를 포함하며, 이것으로 한정되지 않는다. 일 실시형태에서, 박형 유전체층 (126) 은 처리 챔버내의 오염을 감소시키기 위해서 제공된다. 예를 들어, 하부 전극 (120) 이 알루미늄 (Al) 으로 이루어진 경우, 알루미늄은 세정 플라즈마 중에서, 불소기 (fluorine radicals) 와 같은 플라즈마화된 라디칼들을 갖는 불화 알루미늄 (AlF3) 과 같은 화합물들을 형성한다. 이 불소기는 전극을 부식시킨다. 불화 알루미늄이 일정한 크기로 성장한 경우, 전극을 박편으로 벗겨지게하여 처리 챔버 내에 미립자들을 생성한다. 따라서, 하부 전극 (120) 용 커버를 구비하는 것이 바람직하다. 이 커버 재료는 세정 플라즈마에서 안정적 (또는 불활성) 이어야 한다. 박형 유전체 커버 (126) 는 처리 챔버에 대한 미립자 문제들을 감소시키고 장치 수율을 증가시킨다.
기판 지지체 (140) 와 하부 에지 전극 (120) 사이에는, 기판 지지체 (140) 와 하부 에지 전극 (120) 을 전기적으로 분리시키는 하부 유전체링 (121) 이 있다. 일 실시형태에서, 기판 (150) 은 하부 에지 전극 (120) 과 접촉하지 않는다. 하부 에지 전극 (120) 의 바깥쪽에는, 기판 (150) 을 향하는 하부 에지 전극 (120) 의 표면으로 연장되는 다른 하부 절연링 (125) 이 있다. 하부 유전체링 (121) 과 하부 절연링 (125) 은 세라믹 또는 알루미나 (Al2O3) 와 같은 절연 재료로 이루어질 수 있다. 하부 에지 전극 (120) 은 하부 포커스링 (124) 에 전기적으로 그리고 물리적으로 커플링된다. 일 실시형태에서, 하부 포커스링 (124) 은 기판 지지체 (140) 를 위한 RF 전원 (123) 에 전기적으로 커플링된다. 하부 포커스링 (124) 은 격리링 (122) 에 의해 기판 지지체 (140) 로부터 전기적으로 그리고 물리적으로 분리된다. 일 실시형태에서, 격리링 (122) 은 세라믹 또는 알루미나와 같은 유전체 재료로 이루어진다. 하부 에지 전극 (120) 은 RF 전원 (123) 에 의해 하부 포커스링 (124) 을 통해 RF 전력이 인가된다. 기판 지지체 (140) 는 하부 전극 어셈블리를 위 또는 아래로 이동시킬 수 있는 이동 메커니즘 (130) 에 커플링된다. 이 예에서, 하부 전극 어셈블리는 기판 지지체 (140), 하부 에지 전극 (120), 하부 유전체링 (121), 하부 절연링 (125), 및 격리링 (122) 을 포함한다.
절연 플레이트 (163) 를 둘러싸는 것은 하부 에지 전극 (120) 의 반대 쪽에 있는 상부 에지 전극 (110) 이다. 상부 에지 전극 (110) 은 알루미늄 (Al), 양극처리된 알루미늄, 규소 (Si), 및 탄화 규소 (SiC) 와 같은 도전성 재료들로 이루어질 수 있다. 일 실시형태에서, 상부 에지 전극 (110) 과 절연 플레이트 (163) 사이에는 상부 유전체링 (111) 이 있다. 상부 에지 전극 (110) 의 바깥쪽에는, 기판 (150) 을 향하는 상부 에지 전극 (110) 의 표면으로 연장되는 상부 절연링 (115) 이 있다. 상부 에지 전극 (110) 은 접지된 상부 전극 (160) 에 전기적으로 그리고 물리적으로 커플링된다. 이외에도, 챔버 벽들 (170) 은 접지된다. 상부 전극 (160), 상부 에지 전극 (110), 상부 유전체링 (111), 상부 절연링 (115), 및 격리링 (112) 및 절연 플레이트 (163) 는 상부 전극 어셈블리를 형성한다. 다른 실시형태에서, 상부 전극 (160) 은 RF 전력이 인가되고 하부 에지 전극 (120) 은 전기적으로 접지된다.
박형 유전체층 (126) 에 대하여 상기 언급된 것과 동일한 이유들에 기초하여, 상부 에지 전극 (110) 의 표면 또한 박형 유전체층 (116) 에 의해 커버된다. 일 실시형태에서, 박형 유전체층 (116) 의 두께는 상기 언급된 박형 유전체층 (126) 과 거의 동일한 범위내에 있다. 박형 유전체층 (116) 은 상부 에지 전극 (110) 상에 배치된다. 박형 유전체층 (126) 에 대하여 언급된 증착 및 형성 프로세스들, 및 재료들 또한 박형 유전체층 (116) 에 적용된다.
도 1c는 본 발명의 일 실시형태에 따라서, 박형 유전체 커버층 (116) 을 갖는 상부 에지 전극 (110) 을 도시하는 도 1a의 영역 A를 확대하여 도시한다. 대안으로, 도 1c1에 도시된 바와 같이, 박형 유전체 커버층 (116') 의 표면은 상부 절연링 (111) 의 표면 및 상부 절연링 (115) 의 표면과 동일 평면이다. 도 1d는 본 발명의 일 실시형태에 따라서, 박형 유전체층 커버층 (126) 을 갖는 하부 에지 전극 (120) 을 도시하는 도 1a의 영역 C를 확대하여 도시한다. 대안으로, 박형 하부 유전체 커버층 (126') 의 표면은 도 1d1에 도시된 바와 같이 하부 유전 체링 (121) 의 표면 및 하부 절연링 (125) 의 표면과 동일 평면이다. 베벨 에지 세정 동안, 상부 에지 전극 (110) 은 상부 전극 (160) 을 통해 접지된다. 하부 에지 전극 (120) 은 RF 전원 (123) 에 의해 전력이 인가된다. 일 실시형태에서, RF 전력은 약 2 MHz 내지 약 60 MHz 사이 이다.
상술한 바와 같이, 하부 에지 전극 (120) 상의 박형 유전체층 (126) 과 상부 에지 전극 (110) 상의 박형 유전체층 (116) 은 하부 에지 전극 (120) 및 상부 에지 전극 (110) 을 부식으로부터 보호하고 처리 챔버 내의 미립자수를 감소시킨다. 박형 유전체층 (126, 116) 의 두께는, 하부 에지 전극 (120) 및 상부 에지 전극 (110) 이 전극들로서 여전히 기능할 수 있을 만큼 충분히 낮게 유지되어야 한다. 상술된 바와 같이, 박형 유전체층 (126, 116) 에 대한 두께는 약 0.01 mm와 약 1 mm 사이이다. 다른 실시형태에서, 박형 유전체층 (126, 116) 에 대한 두께는 약 0.05 mm와 약 0.1 mm 사이이다. 박형 유전체층 (126) 은 다수의 방법들에 적용되거나 형성될 수 있으며, 일 방법은 증착 프로세스를 통할 수 있다. 다른 방법들은 에지 전극들 상에 박형 유전체층을 스프레이하는 단계를 포함한다. 대안으로, 본 발명의 일 실시형태에 따라서, 박형 유전체층 (126) 은 하부 에지 전극 (120) 과는 별개로 형성되어 하부 에지 전극 (120) 상에 장착될 수 있다.
기판 (150) 과 절연 플레이트 (160) 사이의 공간은 1.0 mm 미만과 같이 작게 유지되어, 절연 플레이트 (160) 아래에 있는 기판 표면 상의 사이에 플라즈마가 생성되지 않는다. 상부 절연링 (115) 및 하부 절연링 (125) 은 또한 베벨 에지 근처로 한정되어 생성된 플라즈마를 한정하도록 돕는다.
기판 (150) 과 절연 플레이트 (163) 사이의 공간은 1.0 mm 미만과 같이 매우 작게 유지되어, 절연 플레이트 (160) 아래에 있는 기판 표면 상의 사이에 플라즈마가 생성되지 않는다. 도 1e에 도시된 바와 같이, 복귀 전기 경로 (returning electrical paths) 를 제공하는 접지된 상부 에지 전극 (110) 과 접지된 하부 에지 전극 (120) 을 이용하여, 기판 (150) 의 에지 근처에 플라즈마가 생성되어 베벨 에지를 세정할 수 있다.
본 발명의 일 실시형태에 따라서, 도 1e에 도시된 바와 같이, 복귀 전기 경로를 제공하는 접지된 상부 에지 전극 (110) 을 이용하여, 기판 (150) 의 에지 근처에 플라즈마가 생성되어 베벨 에지를 세정할 수 있다. 전력 공급 및 접지의 다른 배열 또한 사용될 수 있다. 예를 들어, 본 발명의 일 실시형태에 따라서, 도 1e에 도시된 바와 같이, RF 전원을 상부 전극 (160) 에 커플링함으로써 상부 에지 전극 (110) 에 RF 전력이 인가되고, 하부 포커스링 (124) 을 접지함으로써 하부 에지 전극 (120) 이 전기적으로 접지된다. 키포인트는, 상부 에지 전극 및 하부 에지 전극 둘 모두가 각각 박형 유전체층에 의해 커버되어 에지 전극들의 표면이 보호된다는 것이다.
기판 베벨 에지 세정 프로세스 동안, RF 전원 (123) 은 약 2 MHz 내지 약 60 MHz 사이의 주파수와 약 100 watts 내지 약 2000 watts 사이의 전력에서 RF 전력을 공급하여 세정 플라즈마를 생성한다. 이 세정 플라즈마는 상부 유전체링 (111), 상부 에지 전극 (110), 상부 절연링 (115), 하부 절연링 (121), 하부 에지 전극 (120), 및 하부 절연링 (125) 에 의해 한정되도록 구성된다. 세정 가스 (들)은 절연 플레이트 (163) 의 중심 근처의 가스 공급부 (161) 를 통해 공급된다. 대안으로, 세정 가스(들)은 또한 처리 챔버 (100) 의 다른 부분에 배치된 가스 공급부(들)을 통해 공급될 수 있다.
에칭 부산물 폴리머들을 세정하기 위해서, 세정 가스들은 O2와 같은 산소함유 가스를 포함할 수 있다. 일 실시형태에서, 폴리머를 세정하기 위해서 CF4, SF6, 또는 C2F6와 같은 불소함유 가스의, < 10 %와 같은, 얼마간의 양이 또한 부가될 수 있다. 또한, N2와 같은 질소함유 가스는 가스 혼합물에 포함될 수 있다는 것을 이해한다. 질소함유 가스는 산소함유 가스의 해리를 돕는다. Ar 또는 He과 같은 불활성 가스는 또한, 가스를 희석시키고/희석시키거나 플라즈마를 유지하기 위해서 첨가될 수 있다. 베벨 에지 (117) 에서, SiN 또는 SiO2와 같은 유전체 막(들)을 세정하기 위해서, CF4, SF6 또는 이 두 가스들의 혼합과 같은 불소함유 가스가 사용될 수 있다. Ar 또는 He과 같은 불활성 가스는 또한, 불소함유 가스를 희석시키고/희석시키거나 세정 플라즈마를 유지하기 위해서 사용될 수 있다. 베벨 에지 (117) 에서, Al 또는 Cu와 같은 금속 막(들)을 세정하기 위해서, Cl2, BCl3 또는 이 두 가스들의 혼합과 같은 염소함유 가스가 사용될 수 있다. Ar 또는 He와 같은 불활성 가스는 또한, 염소함유 가스를 희석하고/희석하거나 플라즈마를 유지하여 금속 막(들)을 세정하기 위해서 사용될 수 있다.
일 실시형태에서, 상부 에지 전극 (110) 및 하부 에지 전극 (120) 사이의 공 간 (또는 거리), DEE는 하부 에지 전극 (120) 또는 상부 에지 전극 (110) 의 최근접 접지에 대한 거리 (DW) 와 비교하여 상대적으로 작다. 일 실시형태에서, 공간 (DEE) 은 약 0.5 cm 내지 약 2.5 cm 사이이다. 일 실시형태에서, DW/DEE의 비는 플라즈마 한정을 보증하는 약 4:1 보다 크다. 일 실시형태에서, DW는 하부 에지 전극 (120) 으로부터 근접한 접지된 챔버벽 (170) 까지의 거리이다. 베벨 에지 세정 프로세스 동안, 챕버 압력은 약 100 mTorr 내지 약 2 Torr 사이로 유지된다. 일 실시형태에서, 절연 플레이트 (163) 와 기판 (150) 사이의 공간 DS는, 베벨 에지 세정 프로세스 동안 상부 전극 (160) 과 기판 (150) 사이에 플라즈마가 형성되지 않는 것을 보증하기 위해서 약 1.0 mm 미만이다. 다른 실시형태에서, DS는 0.4 mm 미만이다.
도 1e에서 생성된 플라즈마는 용량 결합 세정 플라즈마이다. 대안으로, 하부 에지 전극 (120) 은 유전체 재료 내에 매장된 유도 코일로 대체될 수 있다. 베벨 에지를 세정하기 위해 생성된 플라즈마는 (하부 에지 전극 (120) 에 의해 생성된) 유도 결합 플라즈마일 수 있다. 유도 결합 플라즈마는 일반적으로 용량 결합 플라즈마보다 더 높은 밀도를 가지며 베벨 에지를 효율적으로 세정할 수 있다.
기판 에지 근처에서 그리고 상부 에지 전극 (110) 과 하부 에지 전극 (120) 사이에서 생성된 플라즈마는 기판의 기판 베벨 에지를 세정한다. 이 세정 단계는 기판 베벨 에지에서 폴리머의 축적을 감소시키도록 도와서, 장치 수율에 영향을 주는 미립자 결함들의 가능성을 감소시키거나 제거한다. 하부 에지 전극 및 상부 에지 전극 전체를 세정 플라즈마에 대하여 불활성인 재료들로 제조하는 것은 매우 많은 비용이 들 수 있다. 대조적으로, 박형 유전체층을 이용하는 것이 훨씬 더 비용 효율이 높다. 상술된 바와 같이, 박형 유전체층은 하부 에지 전극 및 상부 에지 전극 상에 장착될 수 있다. 상이한 세정 화학물질이 사용되고 원래의 박형 유전체층이 새로운 세정 화학물질에 대하여 더 이상 불활성이지 않다면, 에지 전극들 상에 배치된 박형 커버들은 새로운 화학물질에 대하여 불활성인 재료들로 제조된 커버들로 쉽게 교체될 수 있다. 이것은 하부 에지 전극 및 상부 에지 전극 전체를 재제조하는데 필요한 돈과 시간을 절약한다. 이외에도, 사용 기간 이후에, 하부 에지 전극 및 상부 에지 전극의 표면들이 세정되거나 샌딩 (sanded) 된다. 유전체층의 새로운 층들 (또는 코팅) 이 에지 전극들 상에 놓여질 수 있다. 에지 전극들은 연장된 처리 시간으로 영향을 받지 않도록 유지될 수 있다.
도 2a는 기판의 베벨 에지를 세정하기 위한 프로세스 흐름 (200) 의 실시형태를 도시한다. 프로세스는 단계 201에서 처리 챔버 내의 기판 지지체 상에 기판을 위치시킴으로써 시작한다. 프로세스는 가스 공급부를 통해 세정 가스(들)을 처리 챔버 내로 유입시키는 단계 202로 진행한다. 그런 다음, 단계 203에서, RF 전원을 이용하여 하부 에지 전극에 전원을 인가하고 상부 에지 전극을 접지시킴으로써 기판의 베벨 에지 근처에 세정 플라즈마가 생성된다. 기판 지지체 는, 하부 에지 전극으로부터 기판 지지체로 RF 전력이 인출되는 것을 방지하기 위해서, 유전체 재료로 이루어지거나 높은 저항값을 갖는 저항기 (152) 에 커플링된다. 본 발명의 다른 실시형태에 따라서, 하부 에지 전극이 전기적으로 접지되고 상부 에지 전극이 RF 전원에 의해 전력이 인가되는 상이한 프로세스 흐름이 사용될 수 있다. 베벨 에지를 세정하기 위한 세정 플라즈마도 이 구성에서 생성될 수 있다.
도 1a에 도시된 구성은 또한 챔버 내부를 세정하기 위한 플라즈마를 생성하는데 사용될 수 있다. 챔버 내부 세정 동안, 기판 (150) 은 처리 챔버 (100) 로부터 제거된다. 따라서, 이 프로세스는 웨이퍼리스 자동세정 (WAC; Waferless AutoClean) 으로도 지칭된다. 일 실시형태에서, 프로세스 챔버 내 압력은 500 mTorr 보다 낮게 유지된다. 낮은 챔버 압력은 세정 플라즈마로 하여금 챔버 내부 구석구석으로 확산되게 한다. 웨이퍼리스 자동세정 (또는 챔버 내부 세정으로 지칭됨) 을 위해서, 절연 플레이트 (163) 와 기판 (150) 사이의 거리 DS 가 약 1.0 mm 보다 작은 요건은 더 이상 요구되지 않는다. 비슷하게, 상부 에지 전극 (110) 과 하부 에지 전극 (120) 사이의 공간 DEE 가 약 0.5 cm 내지 약 2.5 cm 사이인 요건 또한 요구되지 않는다. 챔버 내부 세정 플라즈마는 상부 에지 전극 (110) 과 하부 에지 전극 (120) 사이로 또는 상부 절연링 (115) 과 하부 절연링 (125) 사이로 한정될 필요가 없다. 완벽한 세정을 위해서 세정 플라즈마가 챔버 내부 구석구석에 확산될 필요가 있다.
상술된 바와 같이, 베벨 에지를 세정하기 위해서, 사용된 RF 전력의 주파수는 약 2 MHz 내지 약 60 MHz 사이, 또는 주파수들의 혼합이다. 챔버 내부를 세정하기 위해서, RF 전력의 주파수는 약 2 MHz 내지 약 60 MHz 사이, 또는 주파수들의 혼합이다. 챔버 내부를 세정하기 위해서 사용된 플라즈마는 보통, 베벨 에지를 세정하기 위해 사용된 플라즈마보다 더 높은 플라즈마 밀도를 가지므로, 챔버 내부를 세정하기 위해서 사용된 RF 전력은 베벨 에지를 세정하기 위해서 사용된 RF 전력 보다 더 높은 주파수(들)을 갖는다. 일 실시형태에서, RF 전원 (123) 은 듀얼 주파수 전력 생성기이다.
챔버 내부에 축적된 잔여물들에 따라서, 상이한 화학물질을 인가하여 WAC를 수행할 수 있다. 축적된 잔여물은 산화물 및 질화물과 같은 유전체 재료들, 포토레지스트, 또는 탄탈, 탄탈 질화물, 알루미늄, 규소, 또는 구리와 같은 도전 재료들이 될 수 있다. 본원에 언급된 재료들은 오로지 예시일 뿐이다. 또한, 다른 적용 가능한 유전체 재료들 또는 도전 재료들에 신규한 개념이 적용될 수 있다.
도 2b는 기판의 베벨 에지를 세정하기 위한 프로세스 흐름 (250) 의 실시형태를 도시한다. 프로세스는, 처리 챔버 내에 기판이 있음을 가정하고, 처리 챔버에서 기판을 제거하는 옵션 단계 251에서 시작한다. 처리 챔버 내에 기판 (또는 웨이퍼) 이 없는 경우에도 여전히 챔버 내부 세정 (또는 WAC) 이 개시될 수 있다. 이 환경 하에서는, 단계 251은 필요하지 않다. 프로세스는 가스 공급부를 통해 세정 가스(들)를 처리 챔버 내부로 유입시키는 단계 252로 진행한다. 이후, 단계 253에서, RF 전원을 이용하여 하부 에지 전극에 전력을 인가하고 상부 에지 전극을 접지함으로써 세정 플라즈마가 처리 챔버 내부에 생성된다. 기판 지지체 (140) 가 도전 재료로 이루어진 경우, 기판 지지체 (140) 는 약 1 Mohm 보다 큰 것과 같은 높은 저항값을 갖는 저항기 (152) 에 커플링되어 기판 지지체 (140) 로 RF 전력이 인출되는 것을 방지한다. 대안으로, 기판 지지체 (140) 는 접지될 수 있다.
본 발명의 다른 실시 형태에 따라서, 하부 에지 전극이 전기적으로 접지되고 상부 에지 전극이 RF 전원에 의해 전력이 공급되는 상이한 프로세스 흐름이 사용될 수 있다. 이 구성에서 챔버 내부를 세정하기 위한 세정 플라즈마도 생성될 수 있다.
베벨 에지를 세정하는 개선된 장치 및 방법과, 기판 위 또는 챔버 내부에 바람직하지 않은 에칭 부산물의 축적 및 퇴적된 막들을 감소시켜 장치 수율을 증진시키는 챔버 내부가 제공된다. 에칭 화학물질에 대하여 불활성인 재료(들)로 제조된 박형 유전체 커버들로 인해서, 하부 에지 전극 및 상부 에지 전극의 부식을 방지하거나 감소시킨다. 상부 에지 전극 및 하부 에지 전극을 커버하는 박형 유전체층들을 이용하여, 처리 챔버 내의 미립자들의 수를 감소시킨다.
명쾌한 이해를 위해서 앞의 발명을 일부 상세하게 설명하였지만, 첨부된 첨구범위 내에서 일정한 변경 및 수정들이 실시될 수도 있음이 자명할 것이다. 따라서, 본 실시형태들은 실례를 위한 것이지 제한하고자 하는 것으로 여겨져서는 안되며, 본 발명은 본원에 주어진 세부사항들로 제한되어서는 안되며, 첨부된 청구의 범위 및 등가물들 내에서 수정될 수도 있다.

Claims (23)

  1. 기판의 베벨 에지를 세정하도록 구성된 플라즈마 처리 챔버로서,
    상기 기판을 수용하도록 구성된 기판 지지체;
    상기 기판 지지체를 둘러싸는 하부 에지 전극으로서, 상기 하부 에지 전극과 상기 기판 지지체는 하부 유전체링에 의해 서로로부터 전기적으로 절연되고, 상기 기판을 향하는 상기 하부 에지 전극의 표면은 하부 박형 유전체층에 의해 커버되는, 상기 하부 에지 전극; 및
    상기 기판 지지체에 대향하는 상부 절연 플레이트를 둘러싸는 상부 에지 전극으로서, 상기 상부 에지 전극은 전기적으로 접지되고, 상기 기판을 향하는 상기 상부 에지 전극의 표면은 상부 박형 유전체층에 의해 커버되고, 상기 상부 에지 전극 및 상기 하부 에지 전극은 서로 대향하고 상기 기판의 상기 베벨 에지를 세정하는 세정 플라즈마를 생성하도록 구성되는, 상기 상부 에지 전극을 포함하는, 플라즈마 처리 챔버.
  2. 제 1 항에 있어서,
    상기 상부 박형 유전체층 및 상기 하부 박형 유전체층의 두께는 둘 다 0.01 mm 내지 1 mm 의 사이인, 플라즈마 처리 챔버.
  3. 제 1 항에 있어서,
    상기 하부 에지 전극은 RF 전원에 커플링되고 상기 상부 에지 전극은 전기적으로 접지된, 플라즈마 처리 챔버.
  4. 제 1 항에 있어서,
    상기 상부 에지 전극은 RF 전원에 커플링되고 상기 하부 에지 전극은 전기적으로 접지된, 플라즈마 처리 챔버.
  5. 제 3 항에 있어서,
    상기 RF 전원에 의해 제공된 RF 전력의 주파수는 2 MHz와 60 MHz 사이인, 플라즈마 처리 챔버.
  6. 제 1 항에 있어서,
    상기 상부 에지 전극을 둘러싸고 상기 상부 에지 전극에 커플링되는 상부 절연링으로서, 상기 기판을 향하는 상기 상부 절연링의 표면은 상기 기판을 향하는 상기 상부 에지 전극의 표면에 대해 정렬되는, 상기 상부 절연링; 및
    상기 하부 에지 전극을 둘러싸고 상기 하부 에지 전극에 커플링되는 하부 절연링을 더 포함하고,
    상기 상부 절연링을 향하는 상기 하부 절연링의 표면은 상기 상부 에지 전극에 대향하는 상기 하부 에지 전극의 표면에 대해 정렬되고, 상기 상부 절연링 및 상기 하부 절연링은 상기 상부 에지 전극 및 상기 하부 에지 전극에 의해 생성된 상기 세정 플라즈마를 한정하는, 플라즈마 처리 챔버.
  7. 제 1 항에 있어서,
    상기 하부 박형 유전체층 및 상기 상부 박형 유전체층은 상기 세정 플라즈마에 대하여 불활성인 재료로 제조되어 상기 상부 에지 전극 및 상기 하부 에지 전극의 부식을 방지하고 상기 플라즈마 처리 챔버 내의 미립자수를 감소시키는, 플라즈마 처리 챔버.
  8. 제 7 항에 있어서,
    상기 재료는 산화 이트륨 (Y2O3), 알루미나 (Al2O3), 탄화 규소 (SiC) 로 이루어진 그룹으로부터 선택되는, 플라즈마 처리 챔버.
  9. 제 1 항에 있어서,
    상기 하부 에지 전극 또는 상기 상부 에지 전극의 최근접 접지까지의 거리 대 상기 상부 에지 전극과 상기 하부 에지 전극 사이의 거리의 비는 4:1 보다 큰, 플라즈마 처리 챔버.
  10. 제 1 항에 있어서,
    상기 기판 지지체는 도전성 재료로 제조되고 1 Mohm 보다 큰 저항값을 갖는 저항기에 커플링되는, 플라즈마 처리 챔버.
  11. 제 1 항에 있어서,
    상기 상부 절연 플레이트와 상기 상부 절연 플레이트를 향하는 상기 기판 사이의 거리는 1 mm 보다 작은, 플라즈마 처리 챔버.
  12. 제 1 항에 있어서,
    상기 상부 에지 전극과 상기 하부 에지 전극 사이의 거리는 0.5 cm 내지 2.5 cm 사이인, 플라즈마 처리 챔버.
  13. 처리 챔버 내에서 기판의 베벨 에지를 세정하는 방법으로서,
    상기 처리 챔버 내에서 기판을 기판 지지체 상에 위치시키는 단계;
    상기 처리 챔버내로 세정 가스를 유입시키는 단계; 및
    RF 전원으로 하부 에지 전극에 전력을 공급하고 상부 에지 전극을 접지함으로써, 상기 베벨 에지를 세정하기 위한 세정 플라즈마를 상기 기판의 상기 베벨 에지 근처에 생성하는 단계를 포함하고,
    상기 하부 에지 전극은 상기 기판 지지체를 둘러싸고, 상기 하부 에지 전극 과 하부 전극은 하부 유전체링에 의해 서로로부터 전기적으로 절연되고, 상기 기판을 향하는 상기 하부 에지 전극의 표면은 하부 박형 유전체층에 의해 커버되고, 상기 상부 에지 전극은 상기 기판 지지체에 대향하는 절연 플레이트를 둘러싸고, 상 기 기판을 향하는 상기 상부 에지 전극의 표면은 상부 박형 유전체층에 의해 커버되는, 기판의 베벨 에지를 세정하는 방법.
  14. 제 13 항에 있어서,
    상기 하부 박형 유전체층 및 상기 상부 박형 유전체층은 상기 세정 플라즈마에 대하여 불활성인 재료로 제조되어 상기 상부 에지 전극 및 상기 하부 에지 전극의 부식을 방지하고 상기 처리 챔버 내의 미립자수를 감소시키는, 기판의 베벨 에지를 세정하는 방법.
  15. 제 14 항에 있어서,
    상기 재료는 산화 이트륨 (Y2O3), 알루미나 (Al2O3), 탄화 규소 (SiC) 로 이루어진 그룹으로부터 선택되는, 기판의 베벨 에지를 세정하는 방법.
  16. 제 13 항에 있어서,
    상기 기판 지지체는 상기 하부 에지 전극에 커플링된 상기 RF 전원으로부터 RF 전력이 인출되는 것을 방지하기 위해 저항률을 갖도록 구성되는, 기판의 베벨 에지를 세정하는 방법.
  17. 제 13 항에 있어서,
    상기 기판의 상기 베벨 에지로부터 떨어진 전면 (front surface) 상에 플라즈마가 형성되는 것을 방지하기 위해서 상기 기판 지지체에 대향하는 상기 절연 플레이트와 상기 기판의 표면 사이의 거리가 1 mm 보다 작은, 기판의 베벨 에지를 세정하는 방법.
  18. 제 13 항에 있어서,
    상기 세정 가스는 산소함유 가스 또는 불소함유 가스 중 어느 하나를 포함하는, 기판의 베벨 에지를 세정하는 방법.
  19. 제 13 항에 있어서,
    상기 상부 에지 전극과 상기 하부 에지 전극 사이의 거리를 0.5 cm 내지 2.5 cm 사이에서 유지하는 단계를 더 포함하는, 기판의 베벨 에지를 세정하는 방법.
  20. 제 13 항에 있어서,
    상기 하부 에지 전극 또는 상기 상부 에지 전극의 최근접 접지까지의 거리 대 상기 상부 에지 전극과 상기 하부 에지 전극 사이의 거리의 비는 4:1 보다 커서 상기 세정 플라즈마가 상기 베벨 에지 근처에 있도록 한정하는, 기판의 베벨 에지를 세정하는 방법.
  21. 처리 챔버의 챔버 내부를 세정하는 방법으로서,
    상기 처리 챔버로부터 기판을 제거하는 단계;
    상기 처리 챔버로 세정 가스를 유입시키는 단계; 및
    RF 전원으로 하부 에지 전극에 전력을 공급하고 상부 에지 전극을 접지시킴으로써, 상기 챔버 내부를 세정하기 위한 세정 플라즈마를 상기 처리 챔버 내에 생성하는 단계를 포함하고,
    상기 하부 에지 전극은 기판 지지체를 둘러싸고, 상기 하부 에지 전극과 하부 전극은 하부 유전체링에 의해 서로로부터 전기적으로 절연되고, 상기 기판을 향하는 상기 하부 에지 전극의 표면은 하부 박형 유전체층에 의해 커버되고, 상기 상부 에지 전극은 상기 기판 지지체에 대향하는 절연 플레이트를 둘러싸고, 상기 기판을 향하는 상기 상부 에지 전극의 표면은 상부 박형 유전체층에 의해 커버되는, 처리 챔버의 챔버 내부를 세정하는 방법.
  22. 제 21 항에 있어서,
    상기 하부 박형 유전체층 및 상기 상부 박형 유전체층은 상기 세정 플라즈마에 대하여 불활성인 재료로 제조되어 상기 상부 에지 전극 및 상기 하부 에지 전극의 부식을 방지하고 상기 처리 챔버 내의 미립자수를 감소시키는, 처리 챔버의 챔버 내부를 세정하는 방법.
  23. 제 22 항에 있어서,
    상기 재료는 산화 이트륨 (Y2O3), 알루미나 (Al2O3), 탄화 규소 (SiC) 로 이루어진 그룹으로부터 선택되는, 처리 챔버의 챔버 내부를 세정하는 방법.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9184043B2 (en) * 2006-05-24 2015-11-10 Lam Research Corporation Edge electrodes with dielectric covers
US20080277064A1 (en) * 2006-12-08 2008-11-13 Tes Co., Ltd. Plasma processing apparatus
KR100823302B1 (ko) * 2006-12-08 2008-04-17 주식회사 테스 플라즈마 처리 장치
US20080156772A1 (en) * 2006-12-29 2008-07-03 Yunsang Kim Method and apparatus for wafer edge processing
US8398778B2 (en) * 2007-01-26 2013-03-19 Lam Research Corporation Control of bevel etch film profile using plasma exclusion zone rings larger than the wafer diameter
US7943007B2 (en) * 2007-01-26 2011-05-17 Lam Research Corporation Configurable bevel etcher
KR100801711B1 (ko) * 2007-02-27 2008-02-11 삼성전자주식회사 반도체 식각 및 증착 공정들을 수행하는 반도체 제조장비들 및 그를 이용한 반도체 소자의 형성방법들
US7758764B2 (en) * 2007-06-28 2010-07-20 Lam Research Corporation Methods and apparatus for substrate processing
US7981307B2 (en) * 2007-10-02 2011-07-19 Lam Research Corporation Method and apparatus for shaping gas profile near bevel edge
KR101039587B1 (ko) 2010-01-05 2011-06-09 (주)케이에스텍 웨이퍼 에지 식각장치
US20110206833A1 (en) * 2010-02-22 2011-08-25 Lam Research Corporation Extension electrode of plasma bevel etching apparatus and method of manufacture thereof
GB2480873B (en) * 2010-06-04 2014-06-11 Plastic Logic Ltd Reducing defects in electronic apparatus
US8900403B2 (en) 2011-05-10 2014-12-02 Lam Research Corporation Semiconductor processing system having multiple decoupled plasma sources
KR101947844B1 (ko) * 2011-05-10 2019-02-13 램 리써치 코포레이션 다수의 디커플링된 플라즈마 소스들을 갖는 반도체 프로세싱 시스템
US9293303B2 (en) 2013-08-30 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Low contamination chamber for surface activation
US10937634B2 (en) 2013-10-04 2021-03-02 Lam Research Corporation Tunable upper plasma-exclusion-zone ring for a bevel etcher
TWI486996B (zh) 2013-12-04 2015-06-01 Ind Tech Res Inst 電漿裝置及電漿裝置的操作方法
US10163610B2 (en) * 2015-07-13 2018-12-25 Lam Research Corporation Extreme edge sheath and wafer profile tuning through edge-localized ion trajectory control and plasma operation
KR101722382B1 (ko) * 2016-01-08 2017-04-03 주식회사 윈텔 플라즈마 처리 장치
US11251019B2 (en) * 2016-12-15 2022-02-15 Toyota Jidosha Kabushiki Kaisha Plasma device
JP6863199B2 (ja) 2017-09-25 2021-04-21 トヨタ自動車株式会社 プラズマ処理装置
CN111095523A (zh) * 2018-01-22 2020-05-01 应用材料公司 利用经供电的边缘环的处理
JP7502039B2 (ja) * 2019-03-28 2024-06-18 エーエスエム・アイピー・ホールディング・ベー・フェー 基板処理装置
US11676804B2 (en) 2019-07-01 2023-06-13 Semes Co., Ltd. Apparatus and method for treating substrate
US11081643B1 (en) 2020-01-21 2021-08-03 International Business Machines Corporation Bevel metal removal using ion beam etch

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090125084A (ko) * 2007-03-05 2009-12-03 램 리써치 코포레이션 가변 전력을 갖는 에지 전극
KR20090129417A (ko) * 2007-03-05 2009-12-16 램 리써치 코포레이션 유전체 커버를 갖는 에지 전극

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5273588A (en) 1992-06-15 1993-12-28 Materials Research Corporation Semiconductor wafer processing CVD reactor apparatus comprising contoured electrode gas directing means
US5571366A (en) * 1993-10-20 1996-11-05 Tokyo Electron Limited Plasma processing apparatus
JPH07142449A (ja) * 1993-11-22 1995-06-02 Kawasaki Steel Corp プラズマエッチング装置
US5788799A (en) 1996-06-11 1998-08-04 Applied Materials, Inc. Apparatus and method for cleaning of semiconductor process chamber surfaces
US6026762A (en) 1997-04-23 2000-02-22 Applied Materials, Inc. Apparatus for improved remote microwave plasma source for use with substrate processing systems
US6182603B1 (en) 1998-07-13 2001-02-06 Applied Komatsu Technology, Inc. Surface-treated shower head for use in a substrate processing chamber
JP2001044147A (ja) 1999-08-04 2001-02-16 Mitsubishi Materials Silicon Corp 半導体ウェーハの面取り面の形成方法
US20010042513A1 (en) 1999-10-13 2001-11-22 Chien-Teh Kao Apparatus for improved remote microwave plasma source for use with substrate processing systems
US6478924B1 (en) * 2000-03-07 2002-11-12 Applied Materials, Inc. Plasma chamber support having dual electrodes
US6646857B2 (en) * 2001-03-30 2003-11-11 Lam Research Corporation Semiconductor wafer lifting device and methods for implementing the same
KR100442194B1 (ko) 2002-03-04 2004-07-30 주식회사 씨싸이언스 웨이퍼 건식 식각용 전극
KR100447891B1 (ko) * 2002-03-04 2004-09-08 강효상 반도체 웨이퍼의 건식 식각 방법
US6841943B2 (en) * 2002-06-27 2005-01-11 Lam Research Corp. Plasma processor with electrode simultaneously responsive to plural frequencies
US20040137745A1 (en) * 2003-01-10 2004-07-15 International Business Machines Corporation Method and apparatus for removing backside edge polymer
US7009281B2 (en) * 2003-03-14 2006-03-07 Lam Corporation Small volume process chamber with hot inner surfaces
EP1560262B1 (en) * 2003-05-12 2017-08-23 Sosul Co., Ltd. Plasma etching chamber and plasma etching system using same
KR100585089B1 (ko) * 2003-05-27 2006-05-30 삼성전자주식회사 웨이퍼 가장자리를 처리하기 위한 플라즈마 처리장치,플라즈마 처리장치용 절연판, 플라즈마 처리장치용하부전극, 웨이퍼 가장자리의 플라즈마 처리방법 및반도체소자의 제조방법
US7405521B2 (en) * 2003-08-22 2008-07-29 Lam Research Corporation Multiple frequency plasma processor method and apparatus
US7144521B2 (en) 2003-08-22 2006-12-05 Lam Research Corporation High aspect ratio etch using modulation of RF powers of various frequencies
US6869895B1 (en) * 2003-09-30 2005-03-22 International Business Machines Corporation Method for adjusting capacitance of an on-chip capacitor
KR100532354B1 (ko) 2004-05-31 2005-11-30 삼성전자주식회사 식각 영역 조절 장치 및 웨이퍼 에지 식각 장치 그리고웨이퍼 에지 식각 방법
JP4502198B2 (ja) 2004-10-21 2010-07-14 ルネサスエレクトロニクス株式会社 エッチング装置およびエッチング方法
JP4566789B2 (ja) * 2005-03-07 2010-10-20 株式会社日立ハイテクノロジーズ プラズマ処理方法およびプラズマ処理装置
US7535688B2 (en) * 2005-03-25 2009-05-19 Tokyo Electron Limited Method for electrically discharging substrate, substrate processing apparatus and program
JP2006319043A (ja) * 2005-05-11 2006-11-24 Hitachi High-Technologies Corp プラズマ処理装置
KR20070001493A (ko) 2005-06-29 2007-01-04 주식회사 하이닉스반도체 웨이퍼 베벨 식각용 디에프브이 장치
US8083890B2 (en) * 2005-09-27 2011-12-27 Lam Research Corporation Gas modulation to control edge exclusion in a bevel edge etching plasma chamber
US7909960B2 (en) * 2005-09-27 2011-03-22 Lam Research Corporation Apparatus and methods to remove films on bevel edge and backside of wafer
US20070068623A1 (en) * 2005-09-27 2007-03-29 Yunsang Kim Apparatus for the removal of a set of byproducts from a substrate edge and methods therefor
US8012306B2 (en) * 2006-02-15 2011-09-06 Lam Research Corporation Plasma processing reactor with multiple capacitive and inductive power sources
US7943007B2 (en) * 2007-01-26 2011-05-17 Lam Research Corporation Configurable bevel etcher
US8580078B2 (en) * 2007-01-26 2013-11-12 Lam Research Corporation Bevel etcher with vacuum chuck
US7858898B2 (en) * 2007-01-26 2010-12-28 Lam Research Corporation Bevel etcher with gap control
CN101986777B (zh) * 2007-12-27 2014-02-19 朗姆研究公司 斜面蚀刻工艺之后的铜脱色防止
US8414790B2 (en) * 2008-11-13 2013-04-09 Lam Research Corporation Bevel plasma treatment to enhance wet edge clean
US8562750B2 (en) * 2009-12-17 2013-10-22 Lam Research Corporation Method and apparatus for processing bevel edge

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090125084A (ko) * 2007-03-05 2009-12-03 램 리써치 코포레이션 가변 전력을 갖는 에지 전극
KR20090129417A (ko) * 2007-03-05 2009-12-16 램 리써치 코포레이션 유전체 커버를 갖는 에지 전극

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Publication number Publication date
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