KR101421453B1 - 적층 부품 - Google Patents

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도루 우메노
다케시 다치바나
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Abstract

복수 개의 자성(磁性) 페라이트층, 적층 방향으로 접속하여 코일을 형성하도록 각 자성 페라이트층 상에 형성된 도체 패턴, 상기 도체 패턴과 적층 방향으로 중복되도록 하나 이상의 자성 페라이트층 상에 형성된 비자성 세라믹층을 구비한 적층 부품으로서, 상기 비자성 세라믹층은 상기 자성 페라이트보다 소결 온도가 높은 비자성 세라믹을 주성분으로 하고, 추가로 Cu, Zn 및 Bi 중 1종 또는 2종 이상을 산화물의 상태로 포함하는 것을 특징으로 하는 적층 부품.
자성 페라이트층, 비자성 세라믹층, 적층 부품, 도체 패턴, 인덕터

Description

적층 부품{LAMINATED COMPONENT}
본 발명은 코일을 내장한 적층형 인덕터 등의 적층 부품에 관한 것이며, 특히 내부 응력이 완화되어, 디라미네이션(delamination)이나 크래킹이 없고, 우수한 특성을 가지는 적층 부품에 관한 것이다.
휴대폰이나 휴대 정보 단말기(PDA), 노트형 컴퓨터, 디지털 카메라 등의 소형 전자 기기에 이용할 수 있는 전원 회로로서, 전압을 변환할 때의 전력 손실이 적은 스위칭 레귤레이터(DC-DC 컨버터)가 널리 채용되고 있다. DC-DC 컨버터 회로에 이용하는 인덕터나 콘덴서 등의 수동 부품은, 전원 회로의 점유 면적을 저감하기 위해서 소형화할 필요가 있다.
한편, 전력 효율 및 성능을 향상시키기 위해서, DC-DC 컨버터의 스위칭 주파수의 고주파화가 진행된 결과, 인덕터 및 콘덴서의 정수(定數)가 작아져, 부품의 소형화가 가능해졌다. 인덕터는 종래의 권선형 대신에 적층형을 이용할 수 있게 되었다. 적층형 인덕터는, 소프트 페라이트로 이루어지는 자성체 시트 또는 페이스트와, 양호한 도전체인 Ag나 Cu 등의 금속, 또는 합금으로 이루어지는 내부 전극(도체 패턴)용의 도전성 페이스트를 적층 일체화한 후 소성하여 얻어진 소성체의 표면에 외부 전극용 페이스트를 인쇄 또는 전사해서 베이킹(baking)함으로써 제조 된다.
DC-DC 컨버터에는, 고주파 또는 고자계에서도 안정한 인덕턴스를 가지는 직류 중첩 특성이 우수한 인덕터가 요구된다. 또 인덕턴스가 직류 전류에 대하여 비선형 특성을 나타내는 것이 요구되는 경우도 있다.
직류 중첩 특성에 착안하면, 인덕터에 이용할 수 있는 소프트 페라이트는, 고자계에 있어서도 용이하게 포화하지 않는 것, 즉 포화 자속밀도 Bs가 높은 것이 요망된다. 높은 Bs를 가지는 소프트 페라이트로서 MnZn계 페라이트가 알려져 있지만, 전기 저항이 낮기 때문에 적층화에 적합하지 않다. 이 때문에, MnZn계 페라이트와 비교해서 Bs가 낮지만, 전기 저항이 높은 NiZn계 페라이트, NiCuZn계 페라이트, MgZn계 페라이트 등이 이용되고 있다.
적층형 인덕터에는 몇 가지 문제가 있다. 첫 번째 문제는, 페라이트에 왜곡을 부여하면 투자율이 변화되는 것이다. 이러한 현상은 자기 왜곡 효과라고 지칭된다. 페라이트에 왜곡이 부여되는 주된 요인은, (a) 수지 형성시에 수지가 경화 수축해서 발생하는 압축 응력, (b) 인덕터와 프린트 기판의 선팽창 계수의 차이에 의해 발생하는 응력, 및 (c) 페라이트와 내부 전극 금속의 선팽창 계수의 차이에 의한 내부 응력이다. 선팽창 계수에 관해서, 페라이트는 +10 ppm/℃ 정도이지만, Ag는 +20 ppm/℃ 정도이다.
적층형 인덕터의 내부 응력은 페라이트의 자기 특성(인덕턴스, 품질 계수 Q 값)을 저하시킬 뿐만 아니라, 납땜 등의 공정에서 열충격이 주어지면 부품 내부에 크랙이 발생된다. 그 결과, 적층형 인덕터의 성능에 불균일이 생기고, 신뢰성이 저하된다.
이러한 자기 왜곡에 의한 특성의 변동을 억제하는 방법으로서, 일본 특개평 8-64421호는, 자성체층 사이에 설치된 카본 페이스트를 소실시켜서 공동층(空洞層)을 형성함으로써 응력을 완화시킨 적층형 인덕터를 제안하고 있다. 그러나, 공동층의 형성만으로는 응력 완화가 충분하지 않을 뿐만 아니라, 공동에 의해 적층형 인덕터의 강도가 저하되는 것을 알았다. 또한, 카본 페이스트가 소실될 때에 생기는 가스에 의해, 디라미네이션(층간 박리)이나 페라이트의 크래킹이 일어난다. 디라미네이션이나 크래킹이 일어나면 도금액 등이 침입하여, 도체 패턴의 단락을 야기할 우려가 있다.
일본 특개소 56-155516호는, 비자성 절연층을 자성체층 사이에 개재시켜서, 자기 회로 중에 자기 갭을 가지는 개자로(開磁路)형의 인덕터로 만들어 직류 중첩 특성을 개선하는 것을 제안하고 있다. 그러나, 일본 특개소 56-155516호는 내부 응력에 의한 자기 특성의 변화를 전혀 고려하지 않고 있다. 게다가, 이 인덕터에서는 비자성층이 인덕터의 외면까지 연장되어 있기 때문에, 자성체층과 비자성 절연층의 계면에 생긴 크래킹이나 디라미네이션에 의해 도금액 등이 내부에 침입하여, 도체 패턴의 단락이 일어나기 쉽다.
발명이 해결하고자 하는 과제
따라서, 본 발명의 목적은, 내부 전극에 의한 잔류 응력을 완화하는 동시에 디라미네이션이나 크래킹을 억제하고, 인덕턴스, Q값 등의 특성이 안정하며, 우수한 직류 중첩 특성을 가지는 적층 부품을 제공하는 것이다.
과제를 해결 하기 위한 수단
본 발명의 적층 부품은, 복수 개의 자성 페라이트층과, 적층 방향으로 접속하여 코일을 형성하도록 각 자성 페라이트층 상에 형성된 도체 패턴과, 상기 도체 패턴과 적층 방향으로 중복되도록 하나 이상의 자성 페라이트층 상에 형성된 비자성 세라믹층을 구비하고, 상기 비자성 세라믹층은 상기 자성 페라이트보다 소결 온도가 높은 비자성 세라믹을 주성분으로 하고, 추가로 Cu, Zn 및 Bi 중 1종 또는 2종 이상을 산화물의 상태로 포함하는 것을 특징으로 한다.
본 발명의 제1 실시예에서는, 상기 비자성 세라믹층은 도넛형이며, 그의 적어도 한 쪽의 둘레부가 상기 도체 패턴의 대응하는 둘레부로부터 상기 자성 페라이트층의 면 방향으로 연장되어 나와 있다. 비자성 세라믹층의 도체 패턴의 둘레부로부터 연장되어 나오는 길이는, 도체 패턴의 폭의 1/4∼4배 정도이면 된다. 도넛형 비자성 세라믹층을 형성하면, 코일 내측 영역 전체를 덮는 비자성 세라믹층을 형성하는 경우보다, 적층 부품 인덕턴스가 크다. 한편, 랜돌트환과 같이 환의 일부를 잘라낼 수도 있다.
본 발명의 제2 실시예에서는, 상기 비자성 세라믹층은 적어도 상기 도체 패턴의 내측 영역을 덮는 판형이다. 이 경우, 상기 비자성 세라믹층은 적어도 상기 도체 패턴의 내연부(內緣部)와 적층 방향으로 중첩되어 있는 것이 바람직하다. 비자성 세라믹층의 외연부(外緣部)는 도체 패턴의 외연부보다 내측에 위치할 수도 있고 외측에 위치할 수도 있다.
어느 실시예에서나, 비자성 세라믹층은 모든 자성 페라이트층 상에 형성되어 있을 필요는 없고, 하나 이상의 자성 페라이트층 상에 형성되어 있으면 된다. 예를 들면, (a) 코일의 적층 방향 중앙부에 하나의 비자성 세라믹층을 설치하거나, (b) 코일의 적층 방향 양단부에 한 쌍의 비자성 세라믹층을 설치하거나, (c) 코일의 적층 방향 중앙부 및 양단부에 비자성 세라믹층을 설치하거나, (d) 하나 걸러 도체 패턴의 사이에 비자성 세라믹층을 설치하거나, 또는 (e) 모든 도체 패턴의 사이에 비자성 세라믹층을 설치할 수도 있다.
제1 및 제2 실시예에 따른 비자성 세라믹층을 조합할 수도 있다. 즉, 하나 이상의 자성 페라이트층 상에 도넛형 비자성 세라믹층을 형성하고, 다른 하나 이상의 자성 페라이트층 상에 도체 패턴의 내측 영역을 덮는 판형의 비자성 세라믹층을 형성할 수도 있다.
비자성 세라믹층은 도체 패턴과 선팽창 계수가 다르기 때문에, 비자성 세라믹층의 형성에 의한 응력 분포의 변화를 고려할 필요가 있다. 충분히 검토한 결과, 도체 패턴의 양쪽 둘레부에서 내측에 비자성 세라믹층을 형성하면, 비자성 세라믹층의 둘레부에 응력이 집중되어, 응력 완화의 효과가 저감된다는 것을 알았다. 그래서, 도체 패턴의 둘레부와 비자성 세라믹층의 둘레부가 충분히 격리되도록 비자성 세라믹층의 양쪽 둘레부를 도체 패턴의 양쪽 둘레부보다 면 방향으로 연장되어 나가게 함으로써, 응력의 집중을 막고, 그에 따라 자성 페라이트층에 크랙이 생기는 것을 막을 수 있다. 바람직하게는, 적층 방향에 인접하는 비자성 세라믹층의 면 방향 거의 중앙부에 도체 패턴이 위치하도록, 도체 패턴을 비자성 세라믹층으로 샌드위치시킨다.
비자성 세라믹층이 적층 부품의 외면에 있으면, 자성 페라이트층과 비자성 세라믹층의 계면에서의 크래킹 또는 디라미네이션에 의해 도금액 등이 내부에 침입할 우려가 있으므로, 비자성 세라믹층은 적층 부품의 외면에 노출되어 있지 않은 것이 바람직하다.
상기 도체 패턴끼리의 적층 방향의 접속은, 상기 자성 페라이트층 및 상기 비자성 세라믹층의 비아 홀에 충전된 도체를 통해서 이루어지는 것이 바람직하다
자성 페라이트와 근접한 선팽창 계수를 가지는 비자성 세라믹을 이용함으로써, 자성 페라이트에 주는 응력을 작게 한다. 선팽창 계수는, ZrO2가 +9.0∼+11.0ppm/℃, ZrSiO4가 +4.0∼+5.0ppm/℃, Al2O3가 +7.0∼+8.0ppm/℃, 3Al2O3·2SiO2가 +5.5∼+6.5ppm/℃이다. 따라서, 상기 비자성 세라믹층은, ZrO2, ZrSiO4, A12O3, 및 3Al2O3·2SiO2 중 어느 하나로 이루어지는 것이 바람직하다. 그중에서도, 자성 페라이트와 반응해서 스피넬형 화합물을 형성하지 않는 ZrO2 또는 ZrSiO4를 이용하는 것이 바람직하다. 또한, 상기 비자성 세라믹을 평균 입경이 0.5∼3㎛인 ZrO2 분말에 의해 형성하는 것이 바람직하다.
상기 자성 페라이트층은, Fe, Ni 및 Zn(일부를 Cu로 치환할 수도 있다)을 주성분으로 하는 스피넬형 페라이트로 이루어지는 것이 바람직하고, 스피넬형 페라이트는 부성분으로서 Bi를 포함하는 것이 바람직하다.
발명의 효과
본 발명의 적층 부품은, 내부 전극에 의한 잔류 응력을 완화함과 아울러 디라미네이션이나 크래킹을 억제하고, 인덕턴스, Q값 등의 특성이 안정적이고, 우수한 직류 중첩 특성을 가진다. 이러한 특징을 가지는 본 발명의 적층 부품은, 자기 갭을 가지는 적층형 인덕터, 반도체 소자의 구현이 가능한 전극이 설치된 인덕터 내장 페라이트 기판, 페라이트 기판에 반도체 소자, 리액턴스 소자 등을 실장한 모듈 등으로서 유용하다.
도 1은 본 발명의 일 실시예에 따른 적층형 인덕터의 외관을 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 본 발명의 일 실시예에 따른 적층형 인덕터의 제1 복합층을 제조하는 공정을 나타내는 평면도이다.
도 4는 본 발명의 일 실시예에 따른 적층형 인덕터의 제2 복합층을 제조하는 공정을 나타내는 평면도이다.
도 5는 본 발명의 일 실시예에 따른 적층형 인덕터의 제3 복합층을 제조하는 공정을 나타내는 평면도이다.
도 6은 본 발명의 일 실시예에 따른 적층형 인덕터의 제4 복합층을 제조하는 공정을 나타내는 평면도이다.
도 7은 본 발명의 일 실시예에 따른 적층형 인덕터의 제조 공정을 나타내는 분해 사시도이다.
도 8은 본 발명의 다른 실시예에 따른 적층형 인덕터의 내부 구조를 나타내는 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 적층형 인덕터의 제1 복합층을 제조하는 공정을 나타내는 평면도이다.
도 10은 본 발명의 다른 실시예에 따른 적층형 인덕터의 제2 복합층을 제조하는 공정을 나타내는 평면도이다.
도 11은 본 발명의 다른 실시예에 따른 적층형 인덕터의 제3 복합층을 제조하는 공정을 나타내는 평면도이다.
도 12는 본 발명의 다른 실시예에 따른 적층형 인덕터의 제4 복합층을 제조하는 공정을 나타내는 평면도이다.
도 13은 본 발명의 다른 실시예에 따른 적층형 인덕터의 제5 복합층을 제조하는 공정을 나타내는 평면도이다.
도 14는 본 발명의 다른 실시예에 따른 적층형 인덕터의 제6 복합층을 제조하는 공정을 나타내는 평면도이다.
도 15는 본 발명의 다른 실시예에 따른 적층형 인덕터의 제7 복합층을 제조하는 공정을 나타내는 평면도이다.
도 16은 본 발명의 다른 실시예에 따른 적층형 인덕터의 제8 복합층을 제조하는 공정을 나타내는 평면도이다.
도 17은 본 발명의 다른 실시예에 따른 적층형 인덕터의 제9 복합층을 제조 하는 공정을 나타내는 평면도이다.
도 18은 본 발명의 다른 실시예에 따른 적층형 인덕터의 제조 공정을 나타내는 분해 사시도이다.
도 19는 본 발명의 또 다른 실시예에 따른 적층형 인덕터의 내부 구조를 나타내는 단면도이다.
도 20은 본 발명의 또 다른 실시예에 따른 적층형 인덕터 중 하나의 복합층을 제조하는 공정을 나타내는 평면도이다.
도 21은 본 발명의 또 다른 실시예에 따른 적층형 인덕터의 내부 구조를 나타내는 단면도이다.
도 22는 본 발명의 또 다른 실시예에 따른 적층형 인덕터의 제1 복합층을 제조하는 공정을 나타내는 평면도이다.
도 23은 본 발명의 또 다른 실시예에 따른 적층형 인덕터의 제2 복합층을 제조하는 공정을 나타내는 평면도이다.
도 24는 본 발명의 또 다른 실시예에 따른 적층형 인덕터의 제3 복합층을 제조하는 공정을 나타내는 평면도이다.
도 25는 본 발명의 또 다른 실시예에 따른 적층형 인덕터의 제4 복합층을 제조하는 공정을 나타내는 평면도이다.
도 26은 본 발명의 또 다른 실시예에 따른 적층형 인덕터에서의 비자성 세라믹층과 도체 패턴의 중첩을 나타내는 부분 단면도이다.
도 27은 본 발명의 또 다른 실시예에 따른 적층형 인덕터의 내부 구조를 나 타내는 단면도이다.
도 28은 실시예 1의 적층형 인덕터의 내부 구조를 나타내는 단면도이다.
도 29는 실시예 2의 적층형 인덕터의 내부 구조를 나타내는 단면도이다.
도 30은 실시예 3의 적층형 인덕터의 내부 구조를 나타내는 단면도이다.
도 31은 실시예 4, 5 및 7의 적층형 인덕터의 내부 구조를 나타내는 단면도이다.
도 32는 실시예 6의 적층형 인덕터의 내부 구조를 나타내는 단면도이다.
도 33은 비교예 1의 적층형 인덕터의 내부 구조를 나타내는 단면도이다.
도 34는 강압형(降壓型) DC-DC 컨버터의 등가 회로를 나타내는 도면이다.
도 35는 실시예 5 및 비교예 1의 적층형 인덕터의 품질 계수 Q의 도수 분포를 나타내는 그레프이다.
[1] 제1 실시예
도 1은 본 발명이 제1 실시예에 따른 적층형 인덕터의 외관을 가리키고, 도 2는 도 1의 A-A' 단면도이고, 도 3∼도 7은 그의 제조 공정을 나타낸다. 본 실시예에 따른 적층형 인덕터는, 페라이트 적층체 내부에 매설된 코일을 구비하고, 코일의 양다리는 적층체의 표면에 Ag 등의 도전성 페이스트를 베이킹해서 형성한 외부 전극(5)에 접속되어 있다. 도 2에 나타낸 바와 같이, 코일을 구성하는 도체 패턴(12, 22, 32, 42)에 비자성 세라믹층(11, 21, 31, 41)이 접하고 있다. 외부 전극용 도전성 페이스트는 특별히 한정되지 않고, 예를 들면 Pt, Pd, Au, Cu 및 Ni 중 1종 이상을 함유하는 Ag 합금 등을 들 수 있다.
자성 페라이트층은, 예를 들면 Fe2O3, ZnO, NiO(일부를 CuO로 치환할 수도 있음)을 주성분으로 하는 페라이트 조성물로 이루어진다. 주성분 조성은 바람직하게는, 47∼50.5몰%의 Fe2O3, 19∼30몰%의 ZnO, 잔부 NiO(15몰% 이하를 CuO로 치환할 수도 있음)이다.
페라이트 조성물이 47∼50.5몰%(Fe2O3로 환산)의 Fe를 함유하는 것은, 투자율을 저하시키지 않고 높은 포화 자속밀도 Bs를 얻기 위해서이다. Fe가 47몰% 미만이면 원하는 투자율 및 포화 자속밀도가 얻어지지 않는다. 또 Fe가 50.5몰%보다 많아지면, Fe2+의 증가에 의해 자성 페라이트층의 저항치가 저하된다.
페라이트 조성물이 19∼30몰%(ZnO로 환산)의 Zn을 함유하는 것은, 높은 포화 자속밀도를 얻기 위해서이다. Zn이 19몰% 미만이면 원하는 자속밀도가 얻어지지 않다. 또 Zn이 30몰%보다 많아지면, 퀴리 온도가 실용 범위보다 낮아진다. Ni는 주성분 조성에서 Fe2O3 및 ZnO를 뺀 나머지의 양이지만, 저온 소결화를 위해서 Ni의 일부를 15몰% 이하(CuO 환산)의 Cu로 치환할 수도 있다. 원하는 투자율과 함께 높은 포화 자속밀도를 얻기 위해서는, NiO/CuO의 몰비를 0.3∼5.8로 하는 것이 바람직하다.
페라이트 조성물은, 부성분으로서, 0.01∼1질량%(Nb2O5로 환산)의 Nb 산화물, 0.01∼1.5질량%, 특히 0.1∼1질량%(Ta2O5로 환산)의 Ta 산화물, 0.1∼1.5질 량%(V2O5로 환산)의 V 산화물, 0.01∼2질량%, 특히 0.1∼1.5질량%(TiO2로 환산)의 Ti 산화물, 0.1∼1.5질량%(Bi2O3로 환산)의 Bi 산화물, 0.1∼1.5질량%(Co3O4로 환산)의 Co 산화물, 0.1∼1.5질량%(SnO로 환산)의 Sn 산화물, 0.1∼1.5질량%(CaO로 환산)의 Ca 산화물, 및 0.1∼1.5질량%(SiO2로 환산)의 Si 산화물로 이루어지는 군으로부터 선택된 1종 이상을 포함할 수도 있다.
0.01∼l질량%(Nb2O5로 환산)의 Nb을 함유하면, 결정 입경이 제어된다. 0.01∼1.5질량%(Ta2O5로 환산)의 Ta를 함유하면 저항율이 향상된다. 0.1∼1.5질량%(V2O5로 환산)의 V를 함유하면, 저온 소결이 촉진된다. 0.01∼2질량%(TiO로 환산)의 Ti를 함유하면, 저항율이 향상된다. 0.1∼1.5질량%(Bi2O3로 환산)의 Bi를 함유하면, 저온 소결이 촉진되는 동시에, 저항율이 향상된다. 0.1∼1.5질량%(Co3O4로 환산)의 Co를 함유하면, 고주파 손실이 저감된다. 0.1∼1.5질량%(SnO2로 환산)의 Sn을 함유하면, 히스테리시스 손실이 저감된다. 0.1∼1.5질량%(CaO로 환산)의 Ca를 함유하면, 입자 성장이 억제된다. 0.1∼1.5질량%(SiO2로 환산)의 Si를 함유하면, 입자 성장이 억제된다.
부성분의 함유량이 과잉이면, 저온 소결성이 저해되거나, 소결 밀도가 저하되거나, 기계적 강도(굽힘 강도)가 저하된다. 또 너무 적으면, 충분한 첨가 효과가 얻어지지 않다. 부성분은 단독으로 첨가할 수도 있고 2종 이상 조합시켜서 첨 가할 수도 있다. 복합 첨가의 경우, 그 총량을 5질량% 이하로 하는 것이 바람직하다. 총량이 5질량%을 넘으면, 소결성이 저해될 우려가 있다.
원료 중에 포함되는 Na, S, Cl, P, W, B 등의 불가피한 불순물은 될 수 있는한 적은 편이 좋고, 원료 중에서의 함유량은 0.05질량% 이하인 것이 바람직하다.
페라이트 조성물에서의 주성분 및 부성분의 함유량의 측정은, 형광 X선 분석법 및 ICP 발광 분광분석법에 의해 실시한다. 미리 형광 X선 분석에 의해 함유 원소를 동정하고, 표준 샘플과의 비교에 의한 검량선법에 의해 정량한다.
페라이트 조성물용 원료를 혼합 및 하소한 후 분쇄한다. 분쇄 조건의 조정 및 분쇄된 분말의 분급에 의해, BET 비표면적이 5∼20 ㎡/g인 페라이트 분말을 얻는다. 한편, Fe, Ni 및 Zn의 각 염화물의 수용액을 분무하여 분말화한 후 배소(焙燒)해도, 동일한 페라이트 분말을 얻을 수 있다.
페라이트 분말에, 폴리비닐부티랄 등의 유기 바인더와, 에탄올, 톨루엔, 크실렌 등의 용매를 가하고, 볼 밀 중에서 혼련하여 슬러리로 만든다. 점도를 조정한 후, 폴리에스테르 필름 등의 수지 필름 상에 닥터 블레이드법 등으로 도포하고, 건조해서 자성 페라이트 시트로 만든다.
비자성 세라믹층은, 지르코니아(ZrO2), 지르콘(ZrSiO4), 산화알루미늄(Al2O3), 및 멀라이트(3Al2O3·2SiO2)로 이루어지는 군으로부터 선택된 1종 이상의 비자성 세라믹의 분말로 형성한다. 비자성 세라믹 분말의 BET 비표면적은 5∼20 ㎡/g인 것이 바람직하다. BET 비표면적이 5 ㎡/g 미만이면, 두께가 5㎛ 이하인 비 자성 세라믹층을 형성하는 것이 곤란하다. 한편, BET 비표면적이 20 ㎡/g을 넘으면, 페이스트의 점도가 지나치게 높아져서 도포가 곤란해질 뿐만 아니라, 자성 페라이트층과의 일체적 소결시에 치밀화(緻密化)가 지나치게 진행되어, 내부 응력을 완화하는 작용이 저감된다. 비자성 세라믹 분말은 0.5∼3㎛의 평균 입경을 가지는 ZrO2 분말이 바람직하다.
소결 후에 비자성 세라믹층에 포함되는 Cu, Zn 및 Bi는 소결 촉진제로서 기능하고, 조직을 치밀하게 만든다. Cu, Zn 및 Bi는 산화물 상태에서 비자성 세라믹 분말의 페이스트에 첨가해도 되고, 자성 페라이트층에 첨가하고, 소결하는 동안에 비자성 세라믹층에 확산시켜도 된다. Cu, Zn 및 Bi 중, Bi는 Cu 및 Zn보다 비자성 세라믹 중의 함유량이 자기 특성에 미치는 영향이 적고, 비자성 세라믹층으로의 확산량의 제어가 용이하다. 그러나, 비자성 세라믹에 대한 Bi의 첨가량이 지나치게 많으면, 이상 소결을 초래할 우려가 있다.
각 분말에 에틸 셀룰로오스 등의 유기 바인더 및 용매를 배합하고, 얻어진 배합물을 3-롤로 혼련해서 비자성 세라믹 페이스트를 제조한다. 혼련에는 균질화기나 샌드밀 등을 사용할 수도 있다. 비자성 세라믹 페이스트에, 치밀화를 촉진하는 Zn, Cu 및 Bi를 산화물 상태로 미리 첨가해도 되고, 또 소성시에 비자성 세라믹층으로 확산시켜도 된다.
소결 후의 비자성 세라믹층에 포함되는 Cu, Zn 및 Bi는, 비자성 세라믹층 전체를 100질량%로 하여, 합계로 3∼18질량%인 것이 바람직하다. Cu, Zn 및 Bi의 합 계량이 3질량% 미만이면, 비자성 세라믹층의 치밀화의 효과가 충분하지 않다. 또 18질량%을 넘으면 자성 페라이트층으로의 확산이 현저해져, 페라이트의 소결이 지나치게 촉진되어, 입자가 비정상적으로 성장할 우려가 있다. 결정립의 이상 성장은 코어 손실의 증가 등의 문제를 일으킨다. Cu 및 Bi는 확산되기 쉽기 때문에, 보다 바람직하게는 합계로 12질량% 이하이다.
소결 후의 비자성 세라믹층은, 괘침(罫針)으로 긁어도 세라믹이 용이하게 탈립(脫粒)되지 않을 정도로 치밀화되어 있지만, 자성 페라이트층보다 많은 구멍을 가진다. 이 때문에, 선팽창 계수의 차이에 의해 생기는 응력은 비자성 세라믹층에서 분산되어 자성 페라이트층에 작용하는 잔류 응력은 개방된다.
비자성 세라믹은 본래 1300℃ 정도의 고온에서 소결해서 치밀화시키는 것이지만, 본 발명에서는 약 900℃에서 소결하므로, 치밀화가 불충분하고, 내부에 구멍을 가진다. 그 때문에 내부 응력에 의해 비자성 세라믹층에 크랙이 생겨도, 구멍에 의해 크랙의 진전이 저지되어 불연속적인 마이크로 크랙으로 되고, 자성 페라이트층측으로에 진전되는 경우가 거의 없다. 비자성 세라믹층을 적층형 인덕터의 외면에 노출시키지 않으면, 비자성 세라믹층의 구멍을 통해서 도금액이나 수분 등이 적층 부품 내부에 스며들지 않는다.
도 3∼도 7은 자성 페라이트 시트에 도체 패턴을 형성하는 공정을 나타낸다. 자성 페라이트 시트(10)[도 3의 (a)]에 비자성 세라믹층(11)을 인쇄하고[도 3(b)], 건조한 후, 그 상면에 도전성 페이스트를 인쇄해서 도체 패턴(12)을 형성한다[도 3(c)]. 도체 패턴(12)의 형성에 의해 30㎛을 넘는 큰 단차가 생기면 압착이 불충 분해져서, 디라미네이션이 생길 우려가 있으므로, 도체 패턴(12) 이외의 부위를 덮도록 자성 페라이트 시트(10)와 동일한 조성의 자성 세라믹 페이스트를 인쇄하고, 단차 해소용 자성 세라믹층(13)을 형성할 수도 있다[도 3(d)]. 이렇게 하여 제1 복합층[도 7의 (a)]을 형성한다.
제2∼제4 복합층[도 7의 (b)∼(d)]은, 비아 홀(도면 중 흑색 원으로 표시)을 가지는 한편, 제1 복합층과 거의 같은 기본 구성을 가진다. 비아 홀의 형성은, 자성 페라이트 시트(20, 30, 40)에 레이저 등을 이용하여 관통공(27, 37, 47)을 형성하고, 이들 관통공에 정합(整合)하는 위치에 관통공(25, 35, 45)을 구비한 비자성 세라믹층(11)을 인쇄함으로써 실행된다. 비자성 세라믹층(11)의 상면에 도전성 페이스트를 인쇄함으로써, 도체 패턴(12)을 형성함과 아울러, 비아 홀에 도전성 페이스트를 충전한다.
코일용 도체 패턴(12, 22, 32, 42) 및 비자성 세라믹층(11, 21, 31, 41)이 형성된 제1∼제4 복합층을, 도체 패턴(12, 22, 32, 42)이 나선형 코일을 형성하도록 적층하고, 또한 자성체 그린 시트(더미층)(50)을 중첩시켜 압착하여, 적층체를 형성한다. 적층체를 소정의 크기(예를 들면, 소결 후의 치수가 3.2 mm×1.6 mm×1.mm)로 절단하고, 바인더 제거 처리 후, 대기중에서 예를 들면 900℃에서 소성한다. CU, Zn 등이 금속 단체나 Cu2O, Zn2O 등의 저저항 산화물인 상태로 자성 페라이트층에 석출되는 것을 막기 위해서, 소성중 적어도 최고 온도 유지 공정 및 냉각 공정을 대기 또는 산소 과잉 분위기 중에서 실시하는 것이 바람직하다. 소성체의 도체 패턴이 노출된 면에, Ag계 도전성 페이스트를 도포하고, 예를 들면 약 600℃ 에서 베이킹하여 외부 전극을 형성하고, 적층형 인덕터를 제조한다.
본 발명의 적층형 인덕터를 기판형으로 형성하고, 그 외면에 반도체 집적 회로 부품을 제어하기 위한 외부 단자나 실장용 전극을 설치하고, 실장용 전극에 반도체 집적 회로 부품을 실장하고, 코일을 접속하고, 도 34의 등가 회로에 도시한 바와 같은 DC-DC 컨버터로 할수 있다. 이러한 구성에 의해, DC-DC 컨버터의 특성은 안정적이고, 또한 반도체 집적 회로 부품이 있는 부분만큼 회로 기판에 대한 실장면적을 저감할 수 있는 동시에, 회로 기판에 설치하는 접속 선로를 저감할 수 있으므로 전자 기기를 소형화할 수 있다.
[2] 제2 실시예
도 8은 제2 실시예에 따른 적층형 인덕터의 단면(도 1의 A-A' 단면에 상당함)을 가리키고, 도 9∼도 18은 그의 제조 공정을 나타낸다. 제2 실시예의 적층형 인덕터는 제1 실시예의 것과 공통인 구성 부분을 가지므로, 다른 부분만 이하에서 상세히 설명한다.
본 실시예의 적층형 인덕터에서는, 코일을 구성하는 도체 패턴(112, 132, 152, 172)의 사이에 비자성 세라믹층(101, 121, 141, 161, 181)이 형성되어 있다. 또, 도체 패턴(112, 132, 152, 172) 및 비자성 세라믹층(101, 121, 141, 161, 181)은 다른 자성 페라이트 시트(100, 110, 120, 130, 140, 150, 160, 170, 180) 상에 형성되어 있다. 도체 패턴간의 접속은, 비자성 세라믹층이 형성된 자성 페라이트 시트(120, 140, 160)와, 도체 패턴이 형성된 자성 페라이트 시트(130, 150, 170)에 형성된 비아 홀(127, 137, 147, 157, 167, 177)을 통해 이루어진다. 비자성 세라 믹층(121, 141, 161)에는 관통공(125, 145, 165)이 형성되어 있다.
코일용 도체 패턴이나 비자성 세라믹층이 형성된 제1∼제9 복합층[도 18의 (a)∼(i)]을, 도체 패턴이 나선형 코일을 형성하도록 적층하고, 또한 자성체 그린 시트(더미층)(190)을 중첩시켜 압착하여 적층체를 형성한다.
자성 페라이트 시트는 거의 동일한 형상을 가지므로, 비자성 세라믹층의 거의 중앙부에 도체 패턴이 오도록, 비자성 세라믹층을 양호한 정밀도로 형성할 수 있다. 각각의 자성 페라이트 시트의 두께를 제1 실시예의 절반으로 하면, 제1 실시예와 동일한 두께의 적층형 인덕터로 만들 수 있다.
[3] 제3 실시예
도 19는 제3 실시예에 따른 적층형 인덕터의 단면(도 1의 A-A' 단면에 상당함)을 가리키고, 도 20은 그의 제조 공정을 나타낸다. 본 실시예에서, 비자성 세라믹층은, 코일을 덮는 영역 전체(코일의 내측 영역을 포함함)에 형성되어 있다. 비자성 세라믹층은 코일 내측 영역의 자속을 분단하는 자기 갭으로서 기능하기 때문에, 직류 중첩 특성이 개선되어, 고주파에서 높은 인덕턴스가 얻어진다. 이밖의 점에서는, 본 실시예의 적층형 인덕터는 제1 실시예의 것과 다르지 않다.
[4] 제4 실시예
도 21은 제4 실시예에 따른 적층형 인덕터의 단면(도 1의 A-A' 단면에 상당함)을 가리키고, 도 22∼도 25는 적층형 인덕터를 구성하는 제1∼제4 복합층을 제조하는 공정을 나타내고, 도 26은 비자성 세라믹층과 도체 패턴의 중첩을 나타낸다. 본 실시예에서, 비자성 세라믹층은, 코일을 덮는 영역 전체(코일의 내측 영역 을 포함함)에 형성되어 있다.
도 26에 나타낸 바와 같이, 비자성 세라믹층(11, 21, 31, 41)의 둘레부에 도체 패턴(12, 22, 32, 42)의 둘레부가 중첩되도록, 자성 페라이트 시트(10, 20, 30, 40) 상에 비자성 세라믹층(11, 21, 31, 41) 및 도체 패턴(12, 22, 32, 42)이 형성되어 있다. 이러한 층 구성에 의해, 복합층을 얇게 할 수 있고, 적층형 인덕터를 저배화(低背化)할 수 있다. 이 경우도, 비자성 세라믹층이 코일 내측 영역의 자속을 분단하는 자기 갭으로서 기능하기 때문에, 직류 중첩 특성이 개선되어, 고주파에서 높은 인덕턴스가 얻어진다. 도시한 예에서는 비자성 세라믹층(11, 21, 31, 41)의 뒤에 도체 패턴(12, 22, 32, 42)을 형성하고 있지만, 이와 반대일 수도 있다.
[5] 제5 실시예
제4의 실시예는 다른 실시예와 비교해서 응력 완화의 효과가 떨어지므로, 제5 실시예에서는, 도 27에 나타낸 바와 같이, 비자성 세라믹층의 거의 중앙부에 도체 패턴이 오도록 비자성 세라믹층(220, 221, 222)을 형성한다. 비자성 세라믹층(220, 221, 222)의 형성은 제2 실시예와 동일하게 실행한다. 이러한 구성에 의해, 충분한 응력 완화의 효과를 얻으면서, 직류 중첩 특성을 개선할 수 있고, 또한 저배화한 적층형 인덕터를 얻을 수 있다.
본 발명을 이하의 실시예에 의해 더욱 상세히 설명하지만, 본 발명은 그것들에 한정되지 않는다.
실시예 1∼7, 비교예 1
47.5몰%의 Fe2O3, 19.7몰%의 NiO, 8.8몰%의 CuO, 및 24.0몰%의 ZnO로 이루어지는 주성분 100질량%에 대하여, 1질량%의 Bi2O3, 0.08질량%의 Co3O4, 0.5질량%의 SnO2, 및 0.5질량%의 SiO2를 부성분으로서 습식 혼합하고, 건조한 후, 850℃에서 2시간 하소했다. 하소체를 볼 밀로 BET 비표면적이 7.0 ㎡/g으로 될 때까지 20시간 동안 습식 분쇄하여 페라이트 조성물의 하소 분말을 제조했다.
이 하소 분말을, 폴리비닐부티랄 및 에탄올과 함께 볼 밀 중에서 혼련해서 슬러리로 만들고, 점도를 조정한 후, 폴리에틸렌테레프탈레이트(PET) 필름 상에 닥터 블레이드법으로 도포하고, 건조하여, 두께 15㎛, 30㎛ 및 60㎛의 3종류의 자성 페라이트 시트를 제조했다.
비자성 세라믹 분말로서 평균 결정 입경이 0.4㎛, 0.5㎛ 및 2.3㎛인 3종류의 지르코니아(ZrO2) 분말을 준비하고, 각 분말에 에틸셀룰로오스, 부틸카르비톨아세테이트 및 에탄올을 배합하고, 3-롤로 혼련하여 비자성 세라믹 페이스트를 제조했다.
자성 페라이트 시트 상에, 표 1에 나타내는 3 가지 패턴으로, 비자성 세라믹층, 및 Ag계 도전성 페이스트로 이루어지는 도체 패턴을 형성하고, 도 3∼도 6 및 도 9∼도 l7에 나타내는 자성체 시트를 제조했다. 도체 패턴의 간격을 일정하게 하기 위해서, 자성 페라이트 시트의 두께를 바꾸었다. 또, 도체 패턴 및 비자성 세라믹층이 형성되지 않은 부분의 두께가 어느 샘플이나 같아지도록, 코일의 상하에 설치하는 더미층의 두께를 시트 패턴에 대응하여 15㎛, 30㎛ 또는 60㎛으로 했다.
[표 1]

패턴		 자성 페라이트
시트의 두께		 비자성
세라믹층(1)
도체 패턴
관련도
A 15㎛, 및 30㎛ - 폭 250㎛
두께 20㎛		 도10의 (b),
도12의 (b) 등
B 15㎛ 폭 300/900㎛
두께 10㎛		 - 도9의 (b),
도11의 (b) 등
C 30㎛ 폭 300/900㎛
두께 10㎛		 폭 250㎛
두께 20㎛		 도3의 (c),
도4의 (c) 등
주: (1) 폭의 치수는, 좌측이 좁은 부분의 폭을 나타내고, 우측이 넓은 부분의 폭을 나타냄.
얻어진 복합층을 적층 및 압착하고, 얻어진 각 적층체를, 소결 후의 치수가 3.2 mm × 1.6 mm×1.2 mm이 되도록 절단했다. 600℃에서 바인더를 제거 처리한 후, 대기 중에서 900℃에서 3시간 소성했다. 얻어진 각 소성체의 도체 패턴이 노출된 면에 Ag계 도전성 페이스트를 도포하고, 약 600℃에서 베이킹하여 외부 전극을 형성했다. 이렇게 하여, 7.5턴의 코일을 내장하고, 도 28∼도 32에 나타내는 내부 구조를 가지는 실시예 1∼7의 적층형 인덕터의 샘플, 및 도 33에 나타내는 내부 구조를 가지는 비교예 1의 적층형 인덕터의 샘플을 각각 1000개 제조했다.
실시예 1∼7 및 비교예 1의 1000개의 적층형 인덕터의 샘플로부터 임의로 100개씩 뽑아, 휴렛 팩커드사 제품인 임피던스 애널라이저 HP4192A를 이용하여, 인덕턴스 및 품질 계수 Q를 측정했다. 또한, 100개의 샘플 중에서 10개의 샘플을 임의로 뽑아, 도 34에 나타내는 강압형의 DC-DC 컨버터를 제조하고, 변환 효율을 평가했다. 결과를 표 2 및 도 35에 나타낸다. 도 35은 실시예 5와 비교예 1의 품질 계수 Q의 분포를 나타낸다.
특성 평가 후의 샘플을 수지에 매립하고, 연마에 의해 노출시킨 단면을 SEM (주사 전자 현미경)으로 관찰하는 동시에, Cu, Zn 및 Bi를 맵팽에 의해 관찰했다.
[표 2]

예 번호		 비자성 세라믹 인덕턴스 Q값
내부 구조
층수 평균 입경
(㎛)		 평균치(μH)
/표준편차σ		 평균치/
표준편차σ
실시예 1 1층 0.5 10.7/0.022 10.7/0.07 도 28
실시예 2 1층 0.5 11.5/0.033 11.2/0.09 도 29
실시예 3 2층 0.5 11.2/0.022 9.3/0.04 도 30
실시예 4 3층 0.5 10.6/0.036 11.9/0.08 도 31
실시예 5 3층 2.3 10.3/0.016 12.0/0.03 도 31
실시예 6 5층 2.3 10.3/0.015 11.9/0.03 도 34
실시예 7 3층 0.4 11.2/0.040 11.0/0.10 도 31
비교예 1 - - 11.0/0.052 11.0/0.14 도 33
[표 2(계속)]
예 번호 변환 효율 (%) 크랙
실시예 1 79.5∼82.2 비자성 세라믹층에 크랙 있음
실시예 2 79.5∼82.0 비자성 세라믹층에 크랙 있음
실시예 3 80.3∼81.1 비자성 세라믹층에 크랙 있음
실시예 4 81.0∼82.1 비자성 세라믹층에 마이크로크랙 있음
실시예 5 81.6∼82.0 비자성 세라믹층에 마이크로크랙 있음
실시예 6 81.6∼81.9 비자성 세라믹층에 마이크로크랙 있음
실시예 7 78.2∼82.0 비자성 세라믹층에 크랙 있음
자성 페라이트층에 마이크로크랙 있음
비교예 1 77.9∼82.1 자성 세라믹층에 크랙 있음
비교예 1에서는 10개 중 9개의 샘플에, 도체 패턴간의 자성 페라이트층에 도체 패턴과 거의 평행하게 갈라진 크랙이 발생했다. 크랙의 발생 부위는 주로 자성 페라이트층의 두께 방향 거의 중간이었다. 한편, 실시예 1∼6의 샘플에서는, 비자성 세라믹층에 미세한 크랙이 생겼지만, 자성 페라이트층에는 크랙이 발생하지 않았다. 그 결과, 인덕턴스 및 Q값의 불균일을 비교예 1보다 작게 할 수 있었다. 실시예 7의 샘플 10개 중 2개에는, 비자성 세라믹층 이외에 그의 둘레부의 매우 근접 위치의 자성 페라이트층에도 미세한 크랙이 발생되었다. 그러나 크랙은 실용상 문제가 없는 정도이고, 또한 비교예 1보다 인덕턴스 및 Q값의 불균일이 작았다.
맵핑 관찰상(觀察像)에 따라, 자성 페라이트층으로부터 확산된 Cu, Zn 및 Bi가 비자성 세라믹층에 포함되어 있는 것으로 확인되었다. 비자성 세라믹층의 조성은, 83.0질량%의 Zr, 11.5질량%의 Cu, 1.5질량%의 Zn, 및 4.0질량%의 Bi이었다.
실시예 5의 100개의 샘플을 별도로 발취하고, 400℃로 가열한 공정 솔더에 3초간 침지하고, 침지 전후의 인덕턴스 및 Q값을 측정하는 열충격(heat shock) 시험을 행했다. 그 결과, 침지 전후의 인덕턴스 및 Q값의 불균일에 실질적인 차이는 없는 것을 알았다. 시험 후의 샘플을 임의로 10개 발취하고, SEM으로 단면 관찰을 실시한 바, 자성 페라이트층에 크랙은 발생되어 있지 않았다.

Claims (10)

  1. 복수 개의 자성(磁性) 페라이트층, 적층 방향으로 접속하여 코일을 형성하도록 각 자성 페라이트층 상에 형성된 도체 패턴, 상기 도체 패턴과 적층 방향으로 중복되도록 하나 이상의 자성 페라이트층 상에 형성된 비자성 세라믹층을 구비한 적층 부품으로서,
    상기 비자성 세라믹층은 상기 자성 페라이트보다 소결 온도가 높은 비자성 세라믹을 포함하고, 추가로 Cu, Zn 및 Bi 중 1종 또는 2종 이상을 산화물의 상태로 포함하며,
    상기 비자성 세라믹이 ZrO2, ZrSiO4, Al2O3 및 3Al2O3·2SiO2 중 어느 하나로 이루어지며,
    상기 비자성 세라믹층이 상기 도체 패턴과 접해 있거나, 적층 방향에 인접하는 비자성 세라믹층에 의해 상기 도체 패턴이 완전히 샌드위치되어 있는 것을 특징으로 하는 적층 부품.
  2. 제1항에 있어서,
    상기 비자성 세라믹층은 도넛형이며, 그의 적어도 한 쪽의 둘레부가 상기 도체 패턴의 대응하는 둘레부로부터 상기 자성 페라이트층의 면 방향으로 연장되어 나가는 것을 특징으로 하는 적층 부품.
  3. 제1항에 있어서,
    상기 비자성 세라믹층은 적어도 상기 도체 패턴의 내측 영역을 덮는 판형인 것을 특징으로 하는 적층 부품.
  4. 제3항에 있어서,
    상기 비자성 세라믹층은 적어도 상기 도체 패턴의 내연부(內緣部)와 적층 방향으로 중첩되어 있는 것을 특징으로 하는 적층 부품.
  5. 삭제
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 비자성 세라믹층이 외면에 노출되어 있지 않고,
    상기 비자성 세라믹층은 자성 페라이트층보다 많은 구멍을 가지는 것을 특징으로 하는 적층 부품.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 도체 패턴끼리의 적층 방향의 접속은, 상기 자성 페라이트층 및 상기 비자성 세라믹층의 비아 홀에 충전된 도체를 통해서 이루어지는 것을 특징으로 하는 적층 부품.
  8. 삭제
  9. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 자성 페라이트가 Fe, Ni 및 Zn(일부를 Cu로 치환할 수도 있음)을 포함하는 스피넬형 페라이트인 것을 특징으로 하는 적층 부품.
  10. 제9항에 있어서,
    상기 스피넬형 페라이트는 부성분으로서 Bi를 포함하는 것을 특징으로 하는 적층 부품.
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