KR101420817B1 - 3 차원의 직렬 및 병렬 회로들을 가지고 차례로 적층된집적회로 모듈들을 전기적으로 접속하는 반도체 집적회로장치 및 그 장치의 형성방법 - Google Patents

3 차원의 직렬 및 병렬 회로들을 가지고 차례로 적층된집적회로 모듈들을 전기적으로 접속하는 반도체 집적회로장치 및 그 장치의 형성방법 Download PDF

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Abstract

3 차원의 직렬 및 병렬 회로들을 가지고 차례로 적층된 집적회로 모듈들을 전기적으로 접속하는 반도체 집적회로 장치 및 그 장치의 형성방법을 제공한다. 이를 위해서, 모듈 기판이 준비될 수 있다. 상기 모듈 기판은 적어도 하나의 논리 영역을 가질 수 있다. 상기 논리 영역(Logic Region)은 회로 영역(Circuitry Region) 및 관통 플러그(Through Plug)를 가질 수 있다. 상기 모듈 기판(Module Substrate)의 일 면 및 다른 면 상에 제 1 및 2 층간절연막이 배치될 수 있다. 상기 제 1 및 2 층간절연막 상에 접속 패턴(Connecting Pattern)들이 배치될 수 있다. 상기 접속 패턴들은 제 1 및 2 층간절연막들을 통해서 회로 영역 및 관통 플러그와 전기적으로 접속할 수 있다. 상기 모듈 기판, 제 1 및 2 층간절연막들 그리고 접속 패턴들은 집적회로 모듈을 구성할 수 있다.
Figure R1020080004351
모듈 기판, 회로 영역, 관통 플러그, 접속 패턴

Description

3 차원의 직렬 및 병렬 회로들을 가지고 차례로 적층된 집적회로 모듈들을 전기적으로 접속하는 반도체 집적회로 장치 및 그 장치의 형성방법{ Semiconductor Integrated Circuit Device Electrically Connecting Integrated Circuit Modules Stacked Sequentially With 3-Dimensional Serial And Parallel Circuits And Method Of Forming The Same}
본 발명은 반도체 집적회로 장치 및 그 장치의 형성방법에 관한 것으로써, 상세하게는, 3 차원의 직렬 및 병렬 회로들을 가지고 차례로 적층된 집적회로 모듈들을 전기적으로 접속하는 반도체 집적회로 장치 및 그 장치의 형성방법에 관한 것이다.
최근에, 반도체 집적회로 장치는 전자 제품 내에서 고집적화를 구현하기 위해서 마더 보드(Mother Board) 및 그 보드 상에 차례로 적층된 집적회로 모듈들을 가지고 제조되고 있다. 상기 집적회로 모듈들 및 마더 보드는 전기적으로 접속될 수 있다. 상기 마더 보드는 전자 제품으로부터 외부 전기 신호들을 받아서 외부 전기 신호들을 집적 회로 모듈들에 전달하거나 집적회로 모듈들로부터 내부 전기 신호들을 받아서 내부 전기 신호들을 전자 제품에 전달할 수 있다. 상기 집적회로 모 듈들은 메모리 소자 및/ 또는 비 메모리 소자일 수 있다. 상기 집적회로 모듈들을 지나는 관통 전극들이 배치될 수 있다.
상기 관통 전극들은 메모리 소자 및/ 또는 비 메모리 소자의 회로 영역들과 전기적으로 접속할 수 있다. 상기 관통 전극들은 마더 보드로부터 외부 전기 신호들을 받아서 외부 전기 신호들을 회로 영역들에 전달할 수 있다. 상기 회로 영역들은 관통 전극들의 외부 전기 신호들을 받아서 내부 전기 신호들을 발생시킬 수 있다. 상기 관통 전극들은 회로 영역들의 내부 전기 신호들을 받아서 마더 보드에 전달할 수 있다. 이를 통해서, 상기 관통 전극들은 마더 보드 상에 이차원적으로 배열된 집적 회로 모듈들 사이의 금속 배선들 대비 전기 신호의 전달 경로를 짧게 할 수 있다.
상기 관통 전극들에 대한 종래 기술로써, 상기 관통 전극들을 가지는 메모리 모듈 및 메모리 시스템이 미국등록특허공보 US 7,123,497 에 요시노리 마쯔이(Yoshinori Matsui) 등에 의해서 개시되었다. 상기 미국등록특허공보 US 7,123,497 에 따르면, 상기 관통 전극들은 차례로 적층된 메모리 칩들에 대해서 병렬 회로들을 형성해서 메모리 칩들을 순서적으로 선택할 수 있다. 그러나, 상기 관통 전극들은 이웃하는 메모리 칩들 상에서 수직적으로 동일 위치에 형성되지 않기 때문에 적어도 복수 개의 포토 마스크들을 필요로 할 수 있다.
상기 관통 전극들에 대한 다른 종래 기술로써, 상기 관통 전극들과 유사하게 층간절연막들을 관통하는 범프(Bump)들을 가지는 다층배선판 및 그의 제조방법이 일본공개특허공보 JP 2005-26445 에 이지마 아사오(Iijima Asao) 등에 의해서 개시 되었다. 상기 일본공개특허공보 JP 2005-26445 에 따르면, 상기 범프들은 층간절연막들을 통해서 수동 소자들과 전기적으로 접속할 수 있다. 그러나, 상기 수동 소자들은 동일 평면 상에 위치하지 않기 때문에 복수 개의 포토 마스크들을 필요로 할 수 있다.
상기 관통 전극들에 대한 또 다른 종래 기술로써, 상기 관통 전극들과 유사하게 두 개의 기판(Substrate)들을 지나는 관통 비아(Through Via)들을 가지는 집적 마이크로 채널들(Integrated Micro-Channels)이 미국공개특허공보 US 2007-85198 에 웨이 시(Wei Shi) 등에 의해서 개시되었다. 상기 미국공개특허공보 US 2007-85198 에 따르면, 상기 기판들 중 하나는 복수 개의 쿨링 캐버티(Cooling Cavity)들을 가질 수 있다. 상기 관통 비아들은 기판들을 접촉시키도록 서로 접촉할 수 있다. 상기 관통 비아들은 쿨링 캐버티들에 관계하지 않는다. 상기 쿨링 캐버티들 및 관통 비아들은 복수 개의 포토 마스크들을 필요로 할 수 있다.
이후로, 상기 상술한 종래 기술들의 문제점들을 해결하고 그리고 상기 종래 기술들 대비 우수한 기술적 장점을 가지는 본 발명을 설명하기로 한다.
본 발명이 해결하고자 하는 기술적 과제는 수동 소자 및 방열 부재도 장착되도록 3 차원의 직렬 및 병렬 회로들을 가지고 차례로 적층된 집적회로 모듈들을 전기적으로 접속하는 반도체 집적회로 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 전기적 구동을 용이하게 하고 전기적 특성을 증가시키기 위해서 3 차원의 직렬 및 병렬 회로들을 가지고 차례로 적층된 집적회로 모듈들을 전기적으로 접속하는 반도체 집적회로 장치의 형상방법을 제공하는데 있다.
상기 기술적 과제들을 해결하는 수단으로써, 본 발명은 3 차원의 직렬 및 병렬 회로들을 가지고 차례로 적층된 집적회로 모듈들을 전기적으로 접속하는 반도체 집적회로 장치 및 그의 형상방법을 제공한다.
본 발명의 일 양태에 따르는 반도체 집적회로 장치는 모듈 기판을 포함한다. 상기 모듈 기판은 제 1 및 2 논리 영역들을 한정할 수 있다. 상기 모듈 기판은 상기 제 1 논리 영역에 제 1 회로 영역 및 제 1 관통 플러그, 그리고 상기 제 2 논리 영역에 제 2 회로 영역 및 제 2 관통 플러그를 가질 수 있다. 상기 제 1 관통 플러그를 통해서 상기 제 1 회로 영역과 전기적으로 접속하도록 제 1 논리 영역 내 상기 모듈 기판의 일 면 및 다른 면 상에 제 1 접속 패턴들이 배치될 수 있다. 상기 제 2 관통 플러그을 통해서 상기 제 2 회로 영역과 전기적으로 접속하도록 제 2 논 리 영역 내 상기 모듈기판의 상기 일 면 및 상기 다른 면 상에 제 2 접속 패턴들이 배치될 수 있다. 상기 제 1 논리 영역의 상기 제 1 접속 패턴들 중 일부는 상기 모듈 기판을 따라서 연장하면서 서로 중첩할 수 있다. 상기 제 2 논리 영역의 상기 제 2 접속 패턴들은 상기 모듈 기판을 사이에 두고 서로 중첩하도록 배치될 수 있다. 상기 모듈 기판 그리고 상기 제 1 및 2 접속 패턴들은 상기 제 1 및 2 논리 영역들을 가지는 집적회로 모듈을 구성할 수 있다.
본 발명의 선택된 실시예들에 따라서, 상기 반도체 집적회로 장치는 제 1 및 2 층간절연막을 더 포함할 수 있다. 상기 제 1 층간절연막은 상기 모듈 기판의 상기 일 면 상에서 상기 모듈 기판 및 제 1 및 2 접속 패턴들 사이에 개재될 수 있다. 그리고, 상기 제 2 층간절연막은 상기 모듈 기판의 상기 다른 면 상에서 상기 모듈 기판 및 제 1 및 2 접속 패턴들 사이에 개재될 수 있다.
본 발명의 선택된 실시예들에 따르면, 상기 제 1 논리 영역의 상기 집적회로 모듈에서, 상기 제 1 접속 패턴들은 제 1 선택된 상부 접속 패턴, 제 1 나머지 상부 접속 패턴 및 제 1 하부 접속 패턴일 수 있다. 상기 제 1 선택된 상부 접속 패턴은 상기 모듈 기판의 상기 제 1 층간절연막 상에 위치해서 상기 제 1 회로 영역의 일측과 전기적으로 접속할 수 있다. 상기 제 1 나머지 상부 접속 패턴은 상기 모듈 기판의 상기 제 1 층간절연막 상에 위치해서 상기 제 1 회로 영역의 타측 및 상기 제 1 관통 플러그의 일측과 전기적으로 접속할 수 있다. 상기 제 1 하부 접속 패턴은 상기 모듈 기판의 상기 제 2 층간절연막 상에 위치해서 상기 제 1 선택된 상부 접속 패턴과 중첩하도록 상기 제 1 관통 플러그의 타측과 전기적으로 접속할 수 있다.
본 발명의 선택된 실시예들에 따르면, 상기 제 2 논리 영역의 상기 집적회로 모듈에서, 상기 제 2 접속 패턴들은 상기 제 2 상부 접속 패턴 및 상기 제 2 하부 접속 패턴일 수 있다. 상기 제 2 상부 접속 패턴은 상기 제 1 층간절연막 상에 위치해서 상기 제 2 회로 영역의 일측 및 상기 제 2 관통 플러그와 전기적으로 접속할 수 있다. 상기 제 2 하부 접속 패턴은 상기 제 2 층간절연막 상에 위치해서 상기 제 2 관통 플러그와 전기적으로 접속할 수 있다.
본 발명의 선택된 실시예들에 따르면, 상기 반도체 집적회로 장치는 상기 제 1 및 2 논리 영역들을 가지는 상기 집적회로 모듈 아래에 적어도 하나 위치해서 상기 집적 회로 모듈과 전기적으로 접속하는 상기 제 1 및 2 논리 영역들을 가지는 다른 집적회로 모듈을 더 포함할 수 있다. 상기 다른 집적 회로 모듈은 다른 모듈 기판, 상기 다른 모듈 기판의 일 면 및 다른 면 상에 제 1 및 2 다른 층간절연막들, 그리고 상기 제 1 및 2 다른 층간절연막들 상에 제 1 및 2 다른 접속 패턴들을 가질 수 있다. 상기 다른 모듈 기판은 제 1 및 2 다른 관통 플러그들 그리고 제 1 및 2 다른 회로 영역들을 가질 수 있다. 상기 제 1 및 2 다른 접속 패턴들은 상기 다른 모듈 기판 상에서 상기 제 1 및 2 접속 패턴들과 동일 개수로 위치할수 있다.
본 발명의 선택된 실시예들에 따르면, 상기 제 1 및 2 다른 회로 영역들, 상기 제 1 및 2 다른 관통 플러그들, 그리고 상기 제 1 및 2 다른 접속 패턴들은 상기 다른 모듈 기판, 상기 제 1 및 2 다른 층간절연막들에서 상기 제 1 및 2 회로 영역들, 상기 제 1 및 2 관통 플러그들 그리고 상기 제 1 및 2 접속 패턴들과 동일한 접속 관계를 가질 수 있다. 상기 제 1 및 2 다른 회로 영역들, 상기 제 1 및 2 다른 관통 플러그들, 그리고 상기 제 1 및 2 다른 접속 패턴들은 상기 집적회로 모듈 및 상기 다른 집적회로 모듈을 통해서 상기 제 1 및 2 회로 영역들, 상기 제 1 및 2 관통 플러그들 그리고 상기 제 1 및 2 접속 패턴들과 함께 상기 제 1 논리 영역 내 직렬 회로들 및 상기 제 2 논리 영역 내 병렬 회로들을 구성할 수 있다.
본 발명의 선택된 실시예들에 따라서, 상기 반도체 집적회로 장치는 상기 집적회로 모듈 및 상기 다른 집적회로 모듈의 각각에 제 3 논리 영역을 더 포함할 수 있다. 상기 제 3 논리 영역의 집적회로 모듈은 상기 모듈 기판에 제 3 회로 영역들 및 제 3 관통 플러그들, 그리고 상기 제 1 및 2 층간절연막들 상에 제 3 접속 패턴들을 가질 수 있다. 상기 제 3 논리 영역의 다른 집적회로 모듈은 상기 다른 모듈 기판에 제 3 다른 회로 영역들 및 제 3 다른 관통 플러그들, 그리고 상기 제 1 및 2 다른 층간절연막들 상에 제 3 다른 접속 패턴들을 가질 수 있다.
본 발명의 선택된 실시예들에 따라서, 상기 제 3 접속 패턴들은 제 3 선택된 상부 접속 패턴, 제 3 특별한 상부 접속 패턴, 제 3 다른 상부 접속 패턴, 제 3 나머지 상부 접속 패턴 및 제 3 하부 접속 패턴일 수 있다. 상기 제 3 선택된 상부 접속 패턴, 상기 제 3 특별한 상부 접속 패턴, 상기 제 3 다른 상부 접속 패턴 및 상기 나머지 상부 접속 패턴은 상기 제 1 층간절연막 상에 배치될 수 있다. 상기 제 3 하부 접속 패턴은 상기 제 2 층간절연막 상에 배치될 수 있다.
본 발명의 선택된 실시예들에 따라서, 상기 제 3 선택된 상부 접속 패턴은 제 3 선택된 회로 영역의 일측과 전기적으로 접속할 수 있다. 상기 제 3 특별한 상 부 접속 패턴은 상기 제 3 선택된 회로 영역의 타측 및 제 3 선택된 관통 플러그의 일측과 전기적으로 접속할 수 있다. 상기 제 3 다른 상부 접속 패턴은 상기 제 3 선택된 관통 플러그의 타측 및 제 3 나머지 회로 영역의 일측과 전기적으로 접속할 수 있다. 상기 제 3 나머지 상부 접속 패턴은 상기 제 3 나머지 회로 영역의 타측 및 제 3 나머지 관통 플러그의 일측과 전기적으로 접속할 수 있다. 상기 제 3 하부 접속 패턴은 상기 제 3 나머지 관통 플러그의 타측과 전기적으로 접속할 수 있다. 상기 제 3 선택된 상부 접속 패턴 및 상기 제 3 하부 접속 패턴은 서로 중첩할 수 있다.
본 발명의 선택된 실시예들에 따라서, 상기 제 3 다른 회로 영역들, 상기 제 3 다른 관통 플러그들 및 상기 제 3 다른 접속 패턴들은 상기 다른 모듈 기판, 상기 제 1 및 2 다른 층간절연막들에서 상기 제 3 회로 영역들, 상기 제 3 관통 플러그들 및 상기 제 3 접속 패턴들과 동일한 개수 및 동일한 접속 관계를 가질 수 있다. 상기 제 3 다른 회로 영역들, 상기 제 3 다른 관통 플러그들 및 상기 제 3 다른 접속 패턴들은 상기 집적회로 모듈 및 상기 다른 집적회로 모듈을 통해서 상기 제 3 회로 영역들, 상기 제 3 관통 플러그들 및 상기 제 3 접속 패턴들과 함께 상기 제 3 논리 영역 내 직렬 회로들을 구성할 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 반도체 집적회로 장치는 상기 집적회로 모듈 및 상기 다른 집적회로 모듈의 각각에 제 4 논리 영역을 더 포함할 수 있다. 상기 제 4 논리 영역의 집적회로 모듈은 상기 모듈 기판에 제 4 회로 영역 및 제 4 관통 플러그들, 상기 제 1 층간절연막 상에 제 4 접속 패턴들, 그리고 상 기 제 2 층간절연막 상에 수동 소자를 가질 수 있다. 상기 제 4 논리 영역의 다른 집적회로 모듈은 상기 다른 모듈 기판에 제 4 다른 회로 영역 및 제 4 다른 관통 플러그들, 그리고 상기 제 1 다른 층간절연막 상에 제 4 다른 접속 패턴들, 그리고 상기 제 2 다른 층간절연막 상에 다른 수동 소자를 가질 수 있다. 상기 수동 소자 및 상기 다른 수동 소자의 각각은 인덕터, 커패시터 및 레지스터 중 하나일 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 제 4 접속 패턴들은 상기 제 1 층간절연막 상에 위치하는 제 4 상부 접속 패턴 및 제 4 하부 접속 패턴일 수 있다. 상기 제 4 상부 접속 패턴은 상기 제 4 회로 영역의 일측 및 제 4 선택된 관통 플러그의 일측과 전기적으로 접속할 수 있다. 상기 제 4 하부 접속 패턴은 상기 제 4 회로 영역의 타측 및 제 4 나머지 관통 플러그의 일측과 전기적으로 접속할 수 있다. 상기 제 4 선택된 관통 플러그의 타측 및 상기 제 4 나머지 관통 플러그의 타측은 상기 수동 소자의 일측 및 타측과 전기적으로 각각 접속할 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 제 4 다른 회로 영역, 상기 제 4 다른 관통 플러그들, 상기 다른 접속 패턴들 및 상기 다른 수동 소자는 상기 다른 모듈 기판, 상기 제 1 및 2 다른 층간절연막들에서 상기 제 4 회로 영역, 상기 제 4 관통 플러그들, 상기 접속 패턴들 및 상기 수동 소자와 동일한 개수 및 동일한 접속 관계를 가질 수 있다. 상기 제 4 다른 회로 영역, 상기 제 4 다른 관통 플러그들, 상기 다른 접속 패턴들 및 상기 다른 수동 소자는 상기 집적회로 모듈 및 상기 다른 집적회로 모듈을 통해서 상기 제 4 회로 영역, 상기 제 4 관통 플러그들, 상기 접속 패턴들 및 상기 수동 소자와 함께 상기 제 4 논리 영역 내 병렬 회로들을 구성할 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 반도체 집적회로 장치는 상기 집적회로 모듈 및 상기 다른 집적회로 모듈의 각각에 제 5 논리 영역을 더 포함할 수 있다. 상기 제 5 논리 영역의 집적회로 모듈은 상기 모듈 기판에 제 5 관통 플러그들, 그리고 상기 제 1 및 제 2 층간절연막 상에 제 5 접속 패턴들을 가질 수 있다. 상기 제 5 논리 영역의 다른 집적회로 모듈은 상기 다른 모듈 기판에 제 5 다른 관통 플러그들, 그리고 상기 제 1 및 2 다른 층간절연막 상에 제 5 다른 접속 패턴들을 가질 수 있다. 상기 제 5 접속 패턴들 및 상기 제 5 다른 접속 패턴들은 방열 부재일 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 제 5 접속 패턴들은 제 5 상부 접속 패턴들 및 제 5 하부 접속 패턴들일 수 있다. 상기 제 5 상부 접속 패턴들은 상기 제 1 층간절연막 상에 배치될 수 있다. 상기 제 5 하부 접속 패턴들은 상기 제 2 층간절연막 상에 배치될 수 있다. 상기 제 5 상부 및 하부 접속 패턴들은 상기 제 5 관통 플러그들을 통해서 전기적으로 접속할 수 있다. 상기 제 5 다른 관통 플러그들 및 상기 제 5 다른 접속 패턴들은 상기 다른 모듈 기판, 상기 제 1 및 2 다른 층간절연막들에서 상기 제 5 관통 플러그들 및 상기 제 5 접속 패턴들과 동일한 개수 및 동일한 접속 관계를 가질 수 있다. 상기 제 5 다른 관통 플러그들 및 상기 제 5 다른 접속 패턴들은 상기 집적회로 모듈 및 상기 다른 집적회로 모듈을 통해서 상기 제 5 관통 플러그들 및 상기 제 5 접속 패턴들과 함께 상기 제 5 논리 영역 내 직렬 회로들을 구성할 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 반도체 집적회로 장치는 상기 제 5 논리 영역 내 상기 모듈 기판 및 상기 다른 모듈 기판의 각각에 제 5 회로 영역 및 제 5 다른 회로 영역을 더 포함할 수 있다. 상기 제 5 접속 패턴들은 제 5 상부 접속 패턴들 및 제 5 하부 접속 패턴들일 수 있다. 상기 제 5 상부 접속 패턴들은 상기 제 1 층간절연막 상에 배치될 수 있다. 상기 제 5 하부 접속 패턴들은 상기 제 2 층간절연막 상에 배치될 수 있다. 상기 제 5 상부 및 하부 접속 패턴들은 상기 제 5 관통 플러그들과 전기적으로 접속할 수 있다. 상기 제 5 상부 접속 패턴들 중 적어도 하나는 상기 제 5 회로 영역과 전기적으로 접속할 수 있다. 상기 제 5 다른 회로 영역, 상기 제 5 다른 관통 플러그들 및 상기 제 5 다른 접속 패턴들은 상기 다른 모듈 기판, 상기 제 1 및 제 2 다른 층간절연막들에서 상기 제 5 회로 영역, 상기 제 5 관통 플러그들 및 상기 제 5 접속 패턴들과 동일한 개수 및 동일한 접속 관계를 가질 수 있다. 상기 제 5 다른 회로 영역, 상기 제 5 다른 관통 플러그들 및 상기 제 5 다른 접속 패턴들은 상기 집적회로 모듈 및 상기 다른 집적회로 모듈을 통해서 상기 제 5 회로 영역, 상기 제 5 관통 플러그들 및 상기 제 5 접속 패턴들과 함께 상기 제 5 논리 영역 내 병렬 회로들을 구성할 수 있다.
본 발명의 다른 양태에 따르는 반도체 집적회로 장치의 형성방법은 모듈 기판을 준비하는 것을 포함할 수 있다. 상기 모듈 기판은 논리 영역을 가질 수 있다. 상기 모듈 기판은 그 기판을 기준으로 서로에 대해서 반대 방향들을 향하는 일 면 및 다른 면을 가지도록 형성될 수 있다. 상기 모듈 기판의 상기 일 면 상에 제 1 층간절연막 및 상부 접속 패턴을 차례로 형성할 수 있다. 상기 상부 접속 패턴은 상기 제 1 층간절연막을 통해서 상기 모듈 기판과 전기적으로 접속하도록 형성될 수 있다. 상기 모듈 기판의 상기 다른 면 상에 제 2 층간절연막 및 하부 접속 패턴을 차례로 형성할 수 있다. 상기 모듈 기판은 집적회로를 가지도록 형성될 수 있다. 상기 하부 접속 패턴은 상기 모듈 기판, 그리고 상기 제 1 및 2 층간절연막들을 통해서 상기 상부 접속 패턴과 전기적으로 접속될 수 있다. 상기 모듈 기판, 상기 제 1 및 2 층간절연막들 그리고 상기 상부 및 하부 접속 패턴들은 상기 논리 영역을 가지는 집적회로 모듈로 형성될 수 있다.
본 발명의 선택된 실시예들에 따라서, 상기 반도체 집적회로 장치의 형성방법은 상기 논리 영역을 가지는 상기 집적회로 모듈 아래에 적어도 하나 위치해서 상기 집적 회로 모듈과 전기적으로 접속하는 상기 논리 영역을 가지는 다른 집적회로 모듈을 형성하는 것을 더 포함할 수 있다. 상기 다른 집적 회로 모듈은 다른 모듈 기판, 상기 다른 모듈 기판의 일 면 및 다른 면 상에 제 1 및 2 다른 층간절연막들, 그리고 상기 제 1 및 2 층간절연막들 상에 다른 접속 패턴들을 가지도록 형성될 수 있다. 상기 다른 모듈 기판은 상기 모듈 기판과 동일한 집적회로를 가지도록 형성될 수 있다. 상기 다른 접속 패턴들은 상기 다른 모듈 기판 상에서 상기 상부 및 하부 접속 패턴들과 동일 개수로 형성될 수 있다.
본 발명의 선택된 실시예들에 따라서, 상기 다른 접속 패턴들은 상기 다른 모듈 기판, 상기 제 1 및 2 다른 층간절연막들에서 상기 상부 및 하부 접속 패턴들과 동일한 접속 관계를 가지도록 형성될 수 있다. 상기 다른 접속 패턴들은 상기 집적회로 모듈 및 상기 다른 집적회로 모듈을 통해서 상기 다른 접속 패턴들과 함께 상기 논리 영역 내 직렬 및 병렬 회로들 중 하나로 구성될 수 있다.
본 발명의 선택된 실시예들에 따라서, 상기 모듈 기판을 준비하는 것은 회로 영역을 가지는 기저판을 준비하고, 상기 기저판의 주 표면으로부터 상기 기저판의 하부를 향해서 연장하는 플러그를 형성하고, 및 상기 기저판의 상기 하부를 평탄화시키도록 상기 플러그를 식각해서 관통 플러그를 형성하는 것을 포함할 수 있다. 상기 관통 플러그는 상기 회로 영역의 주변에 위치해서 상기 모듈 기판의 일 면 및 다른 면을 통해서 노출되도록 형성될 수 있다. 상기 다른 모듈 기판은 상기 관통 플러그 및 상기 회로 영역에 대응하는 다른 관통 플러그 및 다른 회로 영역을 가지도록 형성될 수 있다. 상기 논리 영역은 제 1 내지 5 논리 영역들로 세분될 수 있다. 상기 회로 영역, 상기 관통 플러그 그리고 상기 상부 및 하부 접속 패턴들은 상기 제 1 내지 5 논리 영역들의 각각에서 상기 다른 회로 영역, 상기 다른 관통 플러그 그리고 상기 다른 접속 패턴들과 서로 대응해서 세분될 수 있다.
본 발명의 선택된 실시예들에 따라서, 상기 제 1 논리 영역인 경우에, 상기 상부 및 하부 접속 패턴들은 상기 모듈 기판 상에서 제 1 선택된 상부 접속 패턴, 제 1 나머지 상부 접속 패턴 및 제 1 하부 접속 패턴으로 세분될 수 있다. 상기 제 1 선택된 상부 접속 패턴, 상기 제 1 나머지 상부 접속 패턴 및 상기 제 1 하부 접속 패턴은 상기 다른 모듈 기판 상에서 제 1 다른 접속 패턴들과 대응될 수 있다. 상기 제 1 선택된 상부 접속 패턴은 상기 모듈 기판의 상기 제 1 층간절연막 상에 위치해서 제 1 회로 영역의 일측과 전기적으로 접속하도록 형성될 수 있다. 상기 제 1 나머지 상부 접속 패턴은 상기 모듈 기판의 상기 제 1 층간절연막 상에 위치해서 상기 제 1 회로 영역의 타측 및 제 1 관통 플러그의 일측과 전기적으로 접속하도록 형성될 수 있다. 상기 제 1 하부 접속 패턴은 상기 모듈 기판의 상기 제 2 층간절연막 상에 위치해서 상기 제 1 선택된 상부 접속 패턴과 중첩하도록 상기 제 1 관통 플러그의 타측과 전기적으로 접속하도록 형성될 수 있다. 상기 제 1 논리 영역의 집적회로는 상기 모듈 기판에서 상기 제 1 관통 플러그 및 상기 제 1 회로 영역으로 그리고 상기 다른 모듈 기판에서 제 1 다른 관통 플러그 및 제 1 다른 회로 영역으로 이루어질 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 상부 및 하부 접속 패턴들은 상기 모듈 기판 상에서 제 2 상부 접속 패턴 및 제 2 하부 접속 패턴으로 세분될 수 있다. 상기 제 2 상부 접속 패턴 및 상기 제 2 하부 접속 패턴은 상기 다른 모듈 기판 상에서 제 2 다른 접속 패턴들과 대응될 수 있다. 상기 제 2 상부 접속 패턴은 상기 제 1 층간절연막 상에 위치해서 상기 제 2 회로 영역의 일측 및 제 2 관통 플러그와 전기적으로 접속할 수 있다. 상기 제 2 하부 접속 패턴은 상기 제 2 층간절연막 상에 위치해서 상기 제 2 관통 플러그와 전기적으로 접속할 수 있다. 상기 제 2 논리 영역의 집적회로는 상기 모듈 기판에서 상기 제 2 관통 플러그 및 상기 제 2 회로 영역으로 그리고 상기 다른 모듈 기판에서 제 2 다른 관통 플러그 및 제 2 다른 회로 영역으로 이루어질 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 제 3 논리 영역인 경우에, 상기 상부 및 하부 접속 패턴들은 상기 모듈 기판 상에서 제 3 선택된 상부 접속 패턴, 제 3 특별한 상부 접속 패턴, 제 3 다른 상부 접속 패턴, 나머지 상부 접속 패턴 및 제 3 하부 접속 패턴으로 세분될 수 있다. 상기 제 3 선택된 상부 접속 패턴, 상기 제 3 특별한 상부 접속 패턴, 상기 제 3 다른 상부 접속 패턴, 상기 나머지 상부 접속 패턴 및 상기 제 3 하부 접속 패턴은 상기 다른 모듈 기판 상에 제 3 다른 접속 패턴들과 대응될 수 있다. 상기 제 3 선택된 상부 접속 패턴은 제 3 선택된 회로 영역의 일측과 전기적으로 접속할 수 있다. 상기 제 3 특별한 상부 접속 패턴은 상기 제 3 선택된 회로 영역의 타측 및 제 3 선택된 관통 플러그의 일측과 전기적으로 접속하도록 형성될 수 있다. 상기 제 3 다른 상부 접속 패턴은 상기 제 3 선택된 관통 플러그의 타측 및 제 3 나머지 회로 영역의 일측과 전기적으로 접속하고, 상기 제 3 나머지 상부 접속 패턴은 상기 제 3 나머지 회로 영역의 타측 및 제 3 나머지 관통 플러그의 일측과 전기적으로 접속하도록 형성될 수 있다. 상기 제 3 하부 접속 패턴은 상기 제 3 나머지 관통 플러그의 타측과 전기적으로 접속하고, 상기 제 3 선택된 상부 접속 패턴 및 상기 제 3 하부 접속 패턴은 서로 중첩하도록 형성될 수 있다. 상기 제 3 논리 영역의 집적회로는 상기 모듈 기판에서 상기 제 3 관통 플러그들 및 상기 제 3 회로 영역들로 그리고 상기 다른 모듈 기판에서 제 3 다른 관통 플러그들 및 제 3 다른 회로 영역들로 이루어질 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 제 4 논리 영역인 경우에, 상기 상부 및 하부 접속 패턴들은 상기 모듈 기판의 제 1 층간절연막 상에 위치하는 제 4 상부 접속 패턴 및 제 4 하부 접속 패턴으로 세분될 수 있다. 상기 제 4 상부 접속 패턴 및 상기 제 4 하부 접속 패턴은 상기 다른 모듈 기판의 제 1 다른 층간절 연막 상에 위치하는 제 4 다른 접속 패턴들에 대응될 수 있다. 상기 제 4 논리 영역의 집적회로 모듈은 상기 제 2 층간절연막 상에 수동 소자를 가지되, 상기 수동 소자는 인덕터, 커패시터 및 레지스터 중 하나로 형성될 수 있다. 상기 제 4 상부 접속 패턴은 제 4 회로 영역의 일측 및 제 4 선택된 관통 플러그의 일측과 전기적으로 접속할 수 있다. 상기 제 4 하부 접속 패턴은 제 4 회로 영역의 타측 및 제 4 나머지 관통 플러그의 일측과 전기적으로 접속할 수 있다. 상기 제 4 선택된 관통 플러그의 타측 및 상기 제 4 나머지 관통 플러그의 타측은 상기 수동 소자의 일측 및 타측과 전기적으로 각각 접속할 수 있다. 상기 제 4 논리 영역의 집적회로는 상기 모듈 기판에서 상기 제 4 관통 플러그들 및 상기 제 4 회로 영역으로 그리고 상기 다른 모듈 기판에서 제 4 다른 관통 플러그들 및 제 4 다른 회로 영역으로 이루어질 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 제 5 논리 영역인 경우에, 상기 상부 및 하부 접속 패턴들은 상기 모듈 기판 상에서 제 5 상부 접속 패턴들 및 제 5 하부 접속 패턴들을 세분될 수 있다. 상기 제 5 상부 접속 패턴들 및 제 5 하부 접속 패턴들은 상기 다른 모듈 기판 상에서 제 5 접속 패턴들과 대응될 수 있다. 상기 제 5 상부 접속 패턴들은 방열 부재이며 상기 제 1 층간절연막 상에 형성될 수 있다. 상기 제 5 하부 접속 패턴들은 다른 방열 부재이며 상기 제 2 층간절연막 상에 형성될 수 있다. 상기 제 5 상부 및 하부 접속 패턴들은 제 5 관통 플러그들을 통해서 전기적으로 접속할 수 있다. 상기 제 5 논리 영역의 집적회로는 상기 모듈 기판에서 상기 제 5 관통 플러그들로 그리고 상기 다른 모듈 기판에서 제 5 다 른 관통 플러그들로 이루어질 수 있다.
본 발명은 3 차원의 직렬 및 병렬 회로들을 가지고 차례로 적층된 집적회로 모듈들을 전기적으로 접속하는 반도체 집적회로 장치 및 그의 형성방법을 제공한다. 상기 반도체 집적회로 장치는 동일한 구성 요소들을 가지면서 차례로 적층된 집적회로 모듈들을 가질 수 있다. 상기 집적회로 모듈들의 각각은 모듈 기판에 배치된 회로 영역들 및 관통 플러그들, 그리고 모듈 기판 상에 배치된 접속 패턴들을 사용해서 모듈 기판에 직렬 및 병렬 회로들을 가질 수 있다. 따라서, 본 발명은 반도체 집적회로 장치 내 회로 영역들, 관통 플러그들 및 접속 패턴들 사이에 동일 구조를 가지는 집적회로 모듈을 층별로 반복적으로 가질 수 있다. 그리고, 본 발명은 반도체 집적회로 장치 내 동일한 구성 요소들에 대해서 한 개의 포토 마스크를 필요로 할 수 있다. 이를 통해서, 본 발명은 반도체 집적회로 장치의 형성방법을 단순화시킬 수 있고 그리고 동일 평면 상에 이차원적으로 배열되는 수동 소자들을 종래 기술 대비 더 용이하게 제공할 수 있다.
본 발명의 양태들은 이후로 첨부 도면들을 참조해서 보다 상세하게 설명하기로 한다. 그러나, 본 발명은 여러가지 다른 형태들로 구체화되어질 수 있고, 그리고 여기에서 설명되는 양태들로 한정되는 것으로 해석되지 않는다. 오히려, 상기 양태들은 본 발명을 더욱 철저하고 그리고 완전하게 되도록 해주며, 당업자에게 본 발명의 영역을 충분히 전달할 수 있도록 해준다. 비록 제 1, 제 2 .. 등을 지칭하 는 용어들이 여러 구성 요소들을 기술하기 위하여 여기에서 사용되어질 수 있다면, 상기 구성 요소들은 이러한 용어들로 한정되지 않는 것으로 이해되어질 것이다. 단지, 이러한 용어들은 어떤 구성 요소로부터 다른 구성 요소를 구별하기 위해서 사용되어질 뿐이다. 예를 들면, 본 발명의 영역으로부터 벗어남이 없이, 제 1 비아는 제 2 비아로 명명될 수 있으며, 또한 제 2 비아는 제 1 비아로도 명명될 수 있다. 여기에서, 사용되어진 바와 같이, "및/ 또는" 을 지칭하는 용어는 하나 이상으로 관련을 가지고 열거된 항목들에 대해서 유추할 수 있는 모든 조합들을 포함한다. "하부, 선택된, 다른 특별한, 나머지, 마주보는 및 상에" 등과 같이 특별히 상대적인 용어들은 선택된 구성 요소, 다른 구성 요소와 어떤 형상과의 상대적인 관계, 또는 도면들에 도시된 형상을 간단하게 설명하는데 설명의 간소화를 위해서 사용되어질 수 있다. 그리고, 여기에서 전문용어의 사용은 특별한 양태들을 단지 설명하기 위함이지 본 발명을 한정하려는 것은 아니다.
이제, 본 발명에 따르는 접속 패턴들 및 관통 플러그들을 바탕으로 직렬 및 병렬 회로들을 가지는 반도체 집적회로 장치를 설명하기로 한다.
도 1 내지 4 는 각각이 본 발명에 따르는 직렬 회로형의 반도체 집적회로 장치 내 구성 요소들을 보여주는 개략도들이고, 그리고 도 5 내지 8 은 각각이 본 발명에 따르는 병렬 회로형의 반도체 집적회로 장치 내 구성 요소들을 보여주는 개략도들이다.
도 1 내지 8 을 참조하면, 본 발명의 실시예들에 따르는 반도체 집적회로 장치(158)는 회로 영역(A1)들, 수동 소자들(A2, A3, A4), 접속 패턴(B)들 및 관통 플 러그(C)들을 도 1 내지 8 과 같이 포함할 수 있다. 상기 회로 영역(A1)들의 각각은 도 9 의 모듈 기판(8)에 2 차원적으로 배열될 수 있다. 상기 모듈 기판(8)은 당업자에게 잘 알려진 실리콘을 포함하는 물질일 수 있다. 상기 모듈 기판(8)은 반도체 집적 회로 장치(158) 내 복수 개로 적층되어서 회로 영역(A1)을 3 차원적으로 도 1 및 5 와 같이 배열시킬 수 있다. 상기 회로 영역(A1)들의 각각은 적어도 하나의 능동 소자, 적어도 하나의 수동 소자 및/ 또는 적어도 하나의 금속 패턴을 가질 수 있다.
상기 수동 소자(A2, A3 또는 A4)는 도 2 및 6 의 레지스터(Resistor), 도 3 및 7 의 인덕터(Inductor), 그리고 도 4 및 8 의 커패시터(Capacitor)일 수 있다. 상기 수동 소자들(A2, A3, A4)은 모듈 기판(8) 및/ 또는 모듈 기판(8)들에 회로 영역(A1)들과 함께 배치될 수 있다. 상기 접속 패턴(B)들은 모듈 기판(8) 및/ 또는 모듈 기판(8)들 상에 위치해서 관통 플러그(C)들과 함께 회로 영역(A1)들 및/ 또는 수동 소자(A1, A2 또는 A3)들을 도 1 내지 4 와 같이 전기적으로 직렬 접속시킬 수 있다. 상기 접속 패턴(B)들은 모듈 기판(8) 및/ 또는 모듈 기판(8)들 상에 위치해서 관통 플러그(C)들과 함께 회로 영역(A1)들 및/ 또는 수동 소자(A1, A2 또는 A3)들을 도 5 내지 8 과 같이 전기적으로 병렬 접속시킬 수 있다. 상기 관통 플러그(C)는 모듈 기판(8) 및/ 또는 모듈 기판(8)들에 한정될 수 있다. 상기 모듈 기판(8)은 메모리 소자 및/ 또는 비메모리 소자일 수 있다.
도 9 는 도 1 내지 도 8 의 구성 요소들을 가지는 집적회로 모듈을 보여주는 배치도이다.
도 9 를 참조하면, 본 발명의 실시예들에 따르는 도 1 내지 8 의 반도체 집적회로 장치(158)는 집적회로 모듈들(153, 156)을 도 9 와 같이 포함할 수 있다. 선택된 집적회로 모듈(153)은 모듈 기판(8)의 소정 영역들에 도 1 내지 도 8 의 구성 요소들(A1, A2, A3, A4, B, C)을 가질 수 있다. 상기 모듈 기판(8)의 소정 영역들은 각각이 제 1 내지 5 논리 영역들(D1, D2, D3, D4, D5)에 대응될 수 있다. 상기 제 1 및 2 논리 영역들(D1, D2)은 도 1 및 또는 5 에서 회로 영역(A1)들과 전기적으로 직렬 및/ 또는 병렬 접속하는 접속 패턴(B)들 및 관통 플러그(C)들을 가질 수 있다. 본 발명의 선택된 실시예들에 따르면, 상기 제 1 및 2 논리 영역들(D1, D2)은 도 1 에서 회로 영역(A1)들과 전기적으로 직렬 접속하는 접속 패턴(B)들 및 관통 플러그(C)들을 가질 수 있다. 상기 제 3 논리 영역(D3)은 도 2, 3, 4, 6, 7 및/ 또는 8 에서 수동 소자(A2, A3 또는 A4)를 제외하고 접속 패턴(B)들 및 관통 플러그(C)들을 전기적으로 직렬 및/ 또는 병렬 접속시켜서 방열 부재(Thermal-emitting Member)들을 가질 수 있다.
본 발명의 선택된 실시예들에 따르면, 상기 제 3 논리 영역(D3)은 도 2, 3 또는 4 에서 수동 소자(A2, A3 또는 A4)를 제외하고 접속 패턴(B)들 및 관통 플러그(C)들을 전기적으로 직렬 또는 병렬 접속시켜서 방열 부재들을 가질 수 있다. 상기 제 4 논리 영역(D4)은 도 1 또는 5 의 회로 영역(A1)을 가지고 도 2, 3, 4, 6, 7 및/ 또는 8 에서 수동 소자(A2, A3 또는 A4)들과 전기적으로 직렬 및/ 또는 병렬 접속하는 접속 패턴(B)들 및 관통 플러그(C)들을 가질 수 있다. 본 발명의 선택된 실시예들에 따르면, 상기 제 4 논리 영역(D4)은 도 1 또는 5 의 회로 영역(A1)을 가지고 도 6, 7 또는 8 에서 수동 소자(A2, A3 또는 A4)들과 전기적으로 병렬 접속하는 접속 패턴(B)들 및 관통 플러그(C)들을 가질 수 있다. 상기 제 5 논리 영역(D5)은 도 1 또는 5 의 회로 영역(A1)을 가지고 도 2, 3. 4, 6, 7 및/ 또는 8 에서 접속 패턴(B)들 및 관통 플러그(C)들을 가질 수 있다. 본 발명의 선택된 실시예들에 따라서, 상기 제 5 논리 영역(D5)은 도 1 또는 5 의 회로 영역(A1)을 가지고 도 2, 3 또는 4 에서 병렬 접속하는 접속 패턴(B)들 및 관통 플러그(C)들을 가질 수 있다. 더불어서, 나머지 집적회로 모듈(156)은 선택된 집적회로 모듈(153)과 동일한 구조를 가질 수 있다. 그리고, 상기 반도체 제조 장치(158)는 집적회로 모듈들(153, 156)과 전기적으로 접속하는 마더 보드(도면에 미 도시)를 더 포함할 수 있다
도 10 내지 16 은 각각이 도 9 의 논리 영역들에 위치되는 도 1 내지 8 의 구성 요소들을 보여주는 배치도들이고, 그리고 도 17 내지 20 은 각각이 도 10 내지 16 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ' 및 Ⅶ-Ⅶ' 를 따라서 반도체 집적회로 장치를 보여주는 단면도들이다.
도 10 및 17 을 참조하면, 본 발명의 실시예들에 따르는 도 1 내지 8 의 반도체 집적회로 장치(158)는 도 9 의 제 1 논리 영역(D1)에서 차례로 적층되는 집적회로 모듈들(153, 156)을 도 17 과 같이 포함할 수 있다. 상기 제 1 논리 영역(D1)의 선택된 집적회로 모듈(153)은 평면적으로 볼 때 제 1 회로 영역(11), 제 1 관통 플러그(29), 제 1 비아 홀(42)들, 제 1 상부 접속 패턴(55)들, 제 2 비아 홀(74) 및 제 1 하부 접속 패턴(85)을 도 10 과 같이 가질 수 있다. 이때에, 상기 제 2 비 아 홀(74) 및 제 1 하부 접속 패턴(85)은 모듈 기판(8) 아래에 위치해서 지면을 향하도록 배치될 수 있다. 상기 제 2 비아 홀(74) 및 제 1 하부 접속 패턴(85)은 모듈 기판(8)에 점선으로 표시될 수 있다. 상기 제 1 회로 영역(11), 제 1 관통 플러그(29), 제 1 비아 홀(42)들 및 제 1 상부 접속 패턴(55)들은 제 2 비아 홀(74) 및 제 1 하부 접속 패턴(85)에 대해서 반대편에 위치해서 지면으로부터 나오도록 배치될 수 있다. 상기 제 1 회로 영역(11), 제 1 관통 플러그(29), 제 1 비아 홀(42)들 및 제 1 상부 접속 패턴(55)들은 모듈 기판(8)에 실선으로 표시될 수 있다.
상기 제 1 논리 영역(D1)의 선택된 집적회로 모듈(153) 내 관통 플러그(29), 제 1 상부 접속 패턴(55)들 및 제 1 하부 접속 패턴(85)은 제 1 회로 영역(11) 그리고 제 1 및 2 비아 홀들(42, 74)을 통해서 도 10 의 절단선 Ⅰ-Ⅰ' 를 따라 전기적으로 직렬 접속될 수 있다. 이때에, 상기 제 1 회로 영역(11)은 일측 및 타측에 각각 배치되는 제 1 및 2 접속 노드들과 전기적으로 접속할 수 있다. 상기 제 1 접속 노드는 서로 전기적으로 접속하는 제 1 선택된 접속 패턴(55), 제 1 관통 플러그(29) 및 제 1 하부 접속 패턴(85)을 가질 수 있다. 상기 제 2 접속 노드는 제 1 나머지 접속 패턴(55)을 가질 수 있다. 상기 제 1 및 2 접속 노드들은 도 17 의 제 1 및 2 비아들(44, 78)을 더 가질 수 있다. 상기 제 1 및 2 접속 노드들은 그 노드들 사이에 모듈 기판(8)을 두고 서로에 대해서 부분적으로 중첩하도록 배치될 수 있다. 이를 위해서, 상기 제 1 나머지 접속 패턴(55)은 제 1 하부 접속 패턴(85)과 중첩할 수 있다. 상기 제 1 나머지 접속 패턴(55)은 제 1 논리 영역(D1)의 선택된 집적회로 모듈(153)의 입력 단자 또는 출력 단자일 수 있다. 상기 제 1 하부 접속 패턴(85)은 제 1 논리 영역(D1)의 선택된 집적회로 모듈(153)의 출력 단자 또는 입력 단자일 수 있다. 더불어서, 나머지 집적회로 모듈(156)은 다른 모듈 기판(8)을 가지면서 제 1 논리 영역(D1)의 선택된 집적회로 모듈(153)과 동일한 구조를 도 10 과 같이 가질 수 있다. 상기 나머지 집적회로 모듈(156)은 적어도 하나일 수 있다.
다시 도 10 및 17 을 참조하면, 본 발명의 실시예들에 따라서, 상기 제 1 논리 영역(D1)의 집적회로 모듈들(153, 156)은 도 10 의 절단선 Ⅰ-Ⅰ' 를 따라서 수직적으로 볼 때에 도 17 과 같은 구조를 가질 수 있다. 상기 제 1 논리 영역(D1)의 선택된 집적회로 모듈(153)은 모듈 기판(8) 및 그 기판(8) 상에 배치된 제 1 상부 및 하부 접속 패턴들(55, 85)을 가질 수 있다. 상기 제 1 상부 접속 패턴(55)들은 모듈 기판(8)의 일 면(S1) 상에 배치될 수 있다. 상기 제 1 하부 접속 패턴(85)은 모듈 기판(8)의 다른 면(S2) 상에 배치될 수 있다. 상기 제 1 상부 접속 패턴(55)들 및 제 1 하부 접속 패턴(85) 사이에 제 1 회로 영역(11) 및 제 1 관통 플러그(29)를 가질 수 있다. 상기 제 1 회로 영역(11) 및 제 1 관통 플러그(29)는 모듈 기판(8)에 배치될 수 있다. 상기 제 1 회로 영역(11)은 모듈 기판(8)의 일 면(S1) 및/ 또는 그 일 면(S1)의 주변에 배치될 수 있다. 상기 제 1 관통 플러그(29)는 모듈 기판(8)의 서로 마주보는 일 면(S1) 및 다른 면(S2)을 통해서 노출될 수 있다. 상기 제 1 관통 플러그(29) 및 제 1 상부 접속 플러그(55)들 사이에 제 1 층간절연막(35)이 배치될 수 있다. 상기 제 1 층간절연막(35)은 모듈 기판(8)의 일 면(S1) 및 제 1 회로 영역(11) 상에 덮이도록 배치될 수 있다. 상기 제 1 관통 플러그(29) 및 제 1 하부 접속 패턴(85) 사이에 제 2 층간절연막(65)이 배치될 수 있다.
본 발명의 실시예들에 따라서, 상기 제 2 층간절연막(65)은 모듈 기판(8)의 다른 면(S2) 상에 덮이도록 도 17 과 같이 배치될 수 있다. 상기 제 1 층간절연막(35)에 제 1 비아(44)들, 그리고 제 2 층간절연막(65)에 제 2 비아(78)가 배치될 수 있다. 상기 제 1 및 2 비아들(44, 78)은 도 10 의 제 1 및 2 비아 홀들(42, 74)을 채우도록 배치될 수 있다. 상기 제 1 및 2 비아들(44, 78)은 제 1 회로 영역(11), 제 1 관통 플러그(29), 제 1 상부 접속 패턴(55)들 및 제 1 하부 접속 패턴(85)을 전기적으로 접속시킬 수 있다. 상기 제 1 회로 영역(11)은 그 영역(11)의 최상부에 금속 패턴을 가질 수 있다. 상기 제 1 비아(44)들은 제 1 회로 영역(11)의 금속 패턴과 접촉할 수 있다. 이를 통해서, 상기 제 1 상부 접속 패턴(55)들은 제 1 회로 영역(11), 제 1 관통 플러그(29), 그리고 제 1 및 2 비아들(44, 78)을 통해서 도 10 과 같이 제 1 하부 접속 패턴(85)과 전기적으로 직렬 접속할 수 있다. 상기 제 1 관통 플러그(29), 제 1 및 2 비아들(44, 78), 제 1 상부 접속 패턴(55)들, 그리고 제 1 하부 접속 패턴(85)은 제 1 회로 영역(11)을 기준으로 제 1 논리 영역(D1)의 선택된 집적회로 모듈(153)에 비대칭 구조를 줄 수 있다. 상기 제 1 상부 접속 패턴(55)들 중 하나는 제 1 하부 접속 패턴(85)과 중첩하도록 배치될 수 있다.
한편, 본 발명의 실시예들에 따라서, 상기 제 1 논리 영역(D1)의 선택된 집적 회로 모듈(153) 아래에 제 1 논리 영역(D1)의 나머지 집적회로 모듈(156)이 도 17 과 같이 배치될 수 있다. 상기 제 1 논리 영역(D1)의 나머지 집적회로 모듈(156)은 적어도 하나일 수 있다. 상기 제 1 논리 영역(D1)의 나머지 집적 회로 모듈(156)은 선택된 집적 회로 모듈(153)과 물리적인 접촉 및/ 또는 전기적인 접속을 할 수 있다. 상기 제 1 논리 영역(D1)의 나머지 집적 회로 모듈(156)은 다른 모듈 기판(8), 제 1 다른 회로 영역(11), 제 1 다른 관통 플러그(29) 및 제 1 다른 접속 패턴들(55, 85)을 가질 수 있다. 상기 제 1 다른 회로 영역(11) 및 제 1 다른 관통 플러그(29)는 다른 모듈 기판(8)에서 선택된 집적 회로 모듈(153)의 제 1 회로 영역(11) 및 제 1 관통 플러그(29)와 동일 개수로 위치할 수 있다. 상기 제 1 다른 접속 패턴들(55, 85)은 다른 모듈 기판(8) 상에서 선택된 집적 회로 모듈(153)의 제 1 상부 및 하부 접속 패턴들(55, 85)과 동일 개수로 위치할 수 있다. 상기 제 1 다른 회로 영역(11), 제 1 다른 관통 플러그(29) 및 제 1 다른 접속 패턴들(55, 85)은 다른 모듈 기판(8)을 통하여 선택된 집적 회로 모듈(153)의 제 1 회로 영역(11), 제 1 관통 플러그(29) 및 제 1 상부 및 하부 접속 패턴들(55, 85)과 동일한 접속 관계를 가질 수 있다. 그리고, 상기 모듈 기판(8)의 다른 면(S2) 상에 제 1 하부 접속 패턴(85)은 다른 모듈 기판(8)의 일 면(S1) 상에 제 1 다른 접속 패턴(55)과 물리적인 접촉 및/ 또는 전기적인 접속을 할 수 있다.
본 발명의 실시예들에 따라서, 상기 반도체 집적회로 장치(158)가 제 1 논리 영역(D1)의 선택된 집적회로 모듈(153)에서 제 1 접속 노드를 입력 단자로 갖는 경우에, 상기 반도체 집적회로 장치(158)는 제 1 접속 노드에 전기적인 데이타를 전달할 수 있다. 상기 제 1 접속 노드에 전달된 데이타는 선택된 집적회로 모듈(153)에서 제 1 회로 영역(11)에 전달될 수 있다. 상기 제 1 회로 영역(11)에 전달된 데이타는 선택된 집적회로 모듈(153)에서 제 2 접속 노드를 통해서 나머지 집적회로 모듈(156)에 전달될 수 있다. 이를 통해서, 상기 제 1 다른 회로 영역(11), 상기 제 1 다른 관통 플러그(29), 그리고 제 1 다른 접속 패턴(55)들은 선택된 집적회로 모듈(153) 및 나머지 집적회로 모듈(156)을 통해서 제 1 회로 영역(11), 제 1 관통 플러그(29) 그리고 제 1 상부 및 하부 접속 패턴들(55, 85)과 함께 제 1 논리 영역(D1) 내 직렬 회로들을 구성할 수 있다. 상기 집적회로 모듈들(153, 156) 내 제 1 회로 영역(11)들, 제 1 관통 플러그(29)들, 비아들(44, 78), 그리고 제 1 접속 패턴들(55, 85)은 집적회로 모듈들(153, 156)을 개별적으로 선택하기 위한 전기 신호 라인일 수 있다. 더불어서, 상기 집적회로 모듈들(153, 156) 내 제 1 회로 영역(11)들, 제 1 관통 플러그(29)들, 비아들(44, 78), 그리고 제 1 접속 패턴들(55, 85)은 집적회로 모듈들(153, 156)의 각각을 전기적으로 테스트하기 위한 전기적 신호 라인일 수 있다.
도 11 및 18 을 참조하면, 본 발명의 실시예들에 따르는 도 1 내지 8 의 반도체 집적회로 장치(158)는 도 9 의 제 2 논리 영역(D2)에서 차례로 적층되는 집적회로 모듈들(153, 156)을 도 18 과 같이 포함할 수 있다. 상기 제 2 논리 영역(D2)의 선택된 집적회로 모듈(153)은 평면적으로 볼 때 제 2 회로 영역들(12, 13), 제 2 관통 플러그(29)들, 제 1 비아 홀(42)들, 제 2 상부 접속 패턴(55)들, 제 2 비아 홀(74) 및 제 2 상부 접속 패턴(85)을 도 11 과 같이 가질 수 있다. 이때에, 상기 제 2 비아 홀(74) 및 제 2 하부 접속 패턴(85)은 모듈 기판(8) 아래에 위치해서 지면을 향하도록 배치될 수 있다. 상기 제 2 비아 홀(74) 및 제 2 하부 접속 패턴(85)은 모듈 기판(8)에 점선으로 표시될 수 있다. 상기 제 2 회로 영역들(12, 13), 제 2 관통 플러그(29)들, 제 1 비아 홀(42)들 및 제 2 상부 접속 패턴(55)들은 제 2 비아 홀(74) 및 제 2 하부 접속 패턴(85)에 대해서 반대편에 위치해서 지면으로부터 나오도록 배치될 수 있다. 상기 제 2 회로 영역들(12, 13), 제 2 관통 플러그(29)들, 제 1 비아 홀(42)들 및 제 2 상부 접속 패턴(55)들은 모듈 기판(8)에 실선으로 표시될 수 있다.
상기 제 2 논리 영역(D2)의 선택된 집적회로 모듈(153) 내 제 2 관통 플러그(29)들, 제 2 상부 접속 패턴(55)들 및 제 2 하부 접속 패턴(85)은 제 2 회로 영역(12, 13)들 및 제 1 및 2 비아 홀들(42, 74)을 통해서 도 11 의 절단선 Ⅱ-Ⅱ' 를 따라 전기적으로 직렬 접속될 수 있다. 이때에, 상기 제 2 선택된 회로 영역(12)의 일측은 제 1 접속 노드와 전기적으로 접속하고, 그리고 상기 제 2 선택된 회로 영역(12)의 타측 및 제 2 나머지 회로 영역(13)의 일측은 제 2 접속 노드를 통해서 전기적으로 접속할 수 있다. 상기 제 1 접속 노드는 한 개의 제 2 상부 접속 패턴(55)을 가질 수 있다. 상기 제 2 접속 노드는 두 개의 제 2 상부 접속 패턴(55)들 및 제 2 선택된 관통 플러그(29)를 가질 수 있다. 더불어서, 상기 제 2 나머지 회로 영역(13)의 타측은 제 3 접속 노드와 전기적으로 접속할 수 있다. 상기 제 3 접속 노드는 제 2 상부 접속 패턴(55), 제 2 나머지 관통 플러그(29) 및 제 2 하부 접속 패턴(85)을 가질 수 있다. 상기 제 1 내지 3 접속 노드들은 도 18 의 제 1 및 2 비아들(44, 78)을 더 가질 수 있다. 상기 제 1 접속 노드는 제 3 접속 노드와 부분적으로 중첩하도록 배치될 수 있다. 이를 위해서, 상기 제 1 접속 노드의 제 2 상부 접속 패턴(55)은 제 3 접속 노드의 제 2 하부 접속 패턴(85)과 서로에 대해서 부분적으로 중첩할 수 있다.
상기 제 1 접속 노드의 제 2 상부 접속 패턴(55)은 제 2 논리 영역(D2)의 선택된 집적회로 모듈(153)의 입력 단자 또는 출력 단자일 수 있다. 상기 제 3 접속 노드의 제 2 하부 접속 패턴(85)은 제 2 논리 영역(D2)의 선택된 집적회로 모듈(153)의 출력 단자 또는 입력 단자일 수 있다. 더불어서, 상기 제 2 논리 영역(D2)의 나머지 집적회로 모듈(156)은 다른 모듈 기판(8)을 가지면서 제 2 논리 영역(D2)의 선택된 집적회로 모듈(153)과 동일한 구조를 도 11 과 같이 가질 수 있다. 상기 제 2 논리 영역(D2)의 나머지 집적회로 모듈(156)은 적어도 하나일 수 있다.
다시 도 11 및 18 을 참조하면, 본 발명의 실시예들에 따라서, 상기 제 2 논리 영역(D2)의 집적회로 모듈들(153, 156)은 도 11 의 절단선 Ⅱ-Ⅱ' 를 따라서 수직적으로 볼 때에 도 18 과 같은 구조를 가질 수 있다. 상기 제 2 논리 영역(D2)의 선택된 집적회로 모듈(153)은 모듈 기판(8) 및 그 기판(8) 상에 배치된 제 2 상부 및 하부 접속 패턴들(55, 85)을 가질 수 있다. 상기 제 2 상부 접속 패턴(55)들은 모듈 기판(8)의 일 면(S1) 상에 배치될 수 있다. 상기 제 2 하부 접속 패턴(85)은 모듈 기판(8)의 다른 면(S2) 상에 배치될 수 있다. 상기 제 2 상부 접속 패턴(55)들 및 제 2 하부 접속 패턴(85) 사이에 제 2 회로 영역들(12, 13) 및 제 2 관통 플러그(29)들을 가질 수 있다. 상기 제 2 회로 영역들(12, 13) 및 제 2 관통 플러그(29)들은 모듈 기판(8)에 배치될 수 있다. 상기 제 2 회로 영역들(12, 13)은 모듈 기판(8)의 일 면(S1) 및/ 또는 그 일 면(S1)의 주변에 배치될 수 있다. 상기 제 2 관통 플러그(29)들은 모듈 기판(8)의 서로 마주보는 일 면(S1) 및 다른 면(S2)을 통해서 노출될 수 있다. 상기 제 2 관통 플러그(29)들 및 제 2 상부 접속 플러그(55)들 사이에 제 1 층간절연막(35)이 배치될 수 있다. 상기 제 1 층간절연막(35)은 모듈 기판(8)의 일 면(S1) 및 제 2 회로 영역들(12, 13) 상에 덮이도록 배치될 수 있다. 상기 제 2 관통 플러그(29)들 및 제 2 하부 접속 패턴(85) 사이에 제 2 층간절연막(65)이 배치될 수 있다.
본 발명의 실시예들에 따라서, 상기 제 2 층간절연막(65)은 모듈 기판(8)의 다른 면(S2) 상에 덮이도록 도 18 과 같이 배치될 수 있다. 상기 제 1 층간절연막(35)에 제 1 비아(44)들, 그리고 제 2 층간절연막(65)에 제 2 비아(78)가 배치될 수 있다. 상기 제 1 및 2 비아들(44, 78)은 도 11 의 제 1 및 2 비아 홀들(42, 74)을 채우도록 배치될 수 있다. 상기 제 1 및 2 비아들(44, 78)은 제 2 회로 영역들(12, 13), 제 2 관통 플러그(29)들, 제 2 상부 접속 패턴(55)들 및 제 2 하부 접속 패턴(85)을 전기적으로 접속시킬 수 있다. 상기 제 2 회로 영역들(12, 13)은 그 영역들(12, 13)의 최상부에 금속 패턴들을 가질 수 있다. 상기 제 1 비아(44)들은 제 2 회로 영역들(12, 13)의 금속 패턴들과 접촉할 수 있다. 이를 통해서, 상기 제 2 상부 접속 패턴(55)들은 제 2 회로 영역들(12, 13), 제 2 관통 플러그(29)들, 그리고 제 1 및 2 비아들(44, 78)을 통해서 제 2 하부 접속 패턴(85)과 도 11 과 같이 전기적으로 직렬 접속할 수 있다. 상기 제 2 관통 플러그(29)들, 제 1 및 2 비아들(44, 78), 제 2 상부 접속 패턴(55)들, 그리고 제 2 하부 접속 패턴(85)은 제 2 회로 영역들(12, 13)을 기준으로 제 2 논리 영역(D2)의 선택된 집적회로 모 듈(153)에 비대칭 구조를 줄 수 있다. 상기 제 2 상부 접속 패턴(55)들 중 하나는 제 2 하부 접속 패턴(85)과 중첩하도록 배치될 수 있다.
한편, 본 발명의 실시예들에 따라서, 상기 제 2 논리 영역(D2)의 선택된 집적 회로 모듈(153) 아래에 제 2 논리 영역(D2)의 나머지 집적회로 모듈(156)이 도 18 과 같이 배치될 수 있다. 상기 제 2 논리 영역(D2)의 나머지 집적회로 모듈(156)은 적어도 하나일 수 있다. 상기 제 2 논리 영역(D2)의 나머지 집적 회로 모듈(156)은 선택된 집적 회로 모듈(153)과 물리적인 접촉 및/ 또는 전기적인 접속을 할 수 있다. 상기 제 2 논리 영역(D2)의 나머지 집적 회로 모듈(156)은 다른 모듈 기판(8), 제 2 다른 회로 영역들(12, 13), 제 2 다른 관통 플러그(29)들 및 제 2 다른 접속 패턴들(55, 85)을 가질 수 있다. 상기 제 2 다른 회로 영역들(12, 13) 및 제 2 다른 관통 플러그(29)들은 다른 모듈 기판(8)에서 선택된 집적 회로 모듈(153)의 제 2 회로 영역들(12, 13) 및 제 2 관통 플러그(29)들과 동일 개수로 위치할 수 있다. 상기 제 2 다른 접속 패턴들(55, 85)은 다른 모듈 기판(8) 상에서 선택된 집적 회로 모듈(153)의 제 2 상부 및 하부 접속 패턴들(55, 85)과 동일 개수로 위치할 수 있다. 상기 제 2 다른 회로 영역들(12, 13), 제 2 다른 관통 플러그(29)들 및 제 2 다른 접속 패턴들(55, 85)은 다른 모듈 기판(8)을 통하여 선택된 집적 회로 모듈(153)의 제 2 회로 영역들(12, 13), 제 2 관통 플러그(29)들 및 제 2 상부 및 하부 접속 패턴들(55, 85)과 동일한 접속 관계를 가질 수 있다. 그리고, 상기 모듈 기판(8)의 다른 면(S2) 상에 제 2 하부 접속 패턴(85)은 다른 모듈 기판(8)의 일 면(S1) 상에 제 2 다른 접속 패턴(55)들과 물리적인 접촉 및/ 또는 전 기적인 접속을 할 수 있다.
본 발명의 실시예들에 따라서, 상기 반도체 집적회로 장치(158)가 제 2 논리 영역(D2)의 선택된 집적회로 모듈(153)에서 제 1 접속 노드를 입력 단자로 갖는 경우에, 상기 반도체 집적회로 장치(158)는 제 1 접속 노드에 전기적인 데이타를 전달할 수 있다. 상기 제 1 접속 노드에 전달된 데이타는 선택된 집적회로 모듈(153)에서 제 2 선택된 회로 영역(12)에 전달될 수 있다. 상기 제 2 선택된 회로 영역(12)에 전달된 데이타는 선택된 집적회로 모듈(153)에서 제 2 접속 노드를 통해서 제 2 나머지 회로 영역(13)에 전달될 수 있다. 상기 제 2 나머지 회로 영역(13)에 전달된 데이타는 선택된 집적회로 모듈(153)에서 제 3 접속 노드를 통해서 나머지 집적회로 모듈(156)에 전달될 수 있다. 이를 통해서, 상기 제 2 다른 회로 영역들(12, 13), 제 2 다른 관통 플러그(29)들, 그리고 제 2 다른 접속 패턴(55)들은 선택된 집적회로 모듈(153) 및 나머지 집적회로 모듈(156)을 통해서 제 2 회로 영역들(12, 13), 제 2 관통 플러그(29)들 그리고 제 2 접속 패턴(55)들과 함께 제 2 논리 영역(D2) 내 직렬 회로들을 구성할 수 있다. 상기 집적회로 모듈들(153, 156) 내 제 2 회로 영역들(12, 13), 제 2 관통 플러그(29)들, 비아들(44, 78), 그리고 제 2 접속 패턴들(55, 85)은 집적회로 모듈들(153, 156)을 개별적으로 선택하기 위한 전기 신호 라인일 수 있다. 더불어서, 상기 집적회로 모듈들(153, 156) 내 제 2 회로 영역들(12, 13), 제 2 관통 플러그(29)들, 비아들(44, 78), 그리고 제 2 접속 패턴들(55, 85)은 집적회로 모듈들(153, 156)의 각각을 전기적으로 테스트하기 위한 전기적 신호 라인일 수 있다.
도 12 및 19 를 참조하면, 본 발명의 실시예들에 따르는 도 1 내지 8 의 반도체 집적회로 장치(158)는 도 9 의 제 3 논리 영역(D3)에서 차례로 적층되는 집적회로 모듈들(153, 156)을 도 19 와 같이 포함할 수 있다. 상기 제 3 논리 영역(D3)의 선택된 집적회로 모듈(153)은 평면적으로 볼 때 두 개의 방열 라인(TEL; Thermal-emitting Line)들 및 그 라인들 사이에 위치하는 한 개의 방열 패턴(TEP; Thermal-emitting Pattern)을 도 12 와 같이 가질 수 있다. 상기 방열 라인(TEL)들은 모듈 기판(8)의 가장자리에 위치해서 서로 마주보도록 배치될 수 있다. 상기 방열 라인(TEL)들의 각각은 제 3 관통 플러그(29)들, 제 1 비아 홀(42)들, 제 3 상부 접속 패턴(55), 제 2 비아 홀(74)들 및 제 3 하부 접속 패턴(105)를 가질 수 있다. 상기 제 3 하부 접속 패턴(105)는 제 3 상부 접속 패턴(55)과 함께 방열 부재(Thermal-emitting Member)이다. 상기 방열 패턴(TEP)은 제 3 관통 플러그(29), 제 1 비아 홀(42), 제 3 상부 접속 패턴(55), 제 2 비아 홀(74) 및 제 3 하부 접속 패턴(105)을 가질 수 있다. 상기 제 3 하부 접속 패턴(105)은 제 3 상부 접속 패턴(55)과 함께 방열 부재이다. 이때에, 상기 제 2 비아 홀(74)들 및 방열 부재(105)들은 모듈 기판(8) 아래에 위치해서 지면을 향하도록 배치될 수 있다. 상기 제 2 비아 홀(74)들 및 방열 부재(105)들은 모듈 기판(8)에 점선으로 표시될 수 있다. 상기 방열 라인(TEL)들 및/ 또는 방열 패턴(TEP)은 제 3 회로 영역(도면에 미 도시)과 전기적으로 접속할 수도 있다.
상기 제 3 관통 플러그(29)들, 제 1 비아 홀(42)들 및 제 3 상부 접속 패턴(55)들은 제 2 비아 홀(74)들 및 방열 부재(105)들에 대해서 반대편에 위치해서 지면으로부터 나오도록 배치될 수 있다. 상기 제 3 관통 플러그(29)들, 제 1 비아 홀(42)들 및 제 3 상부 접속 패턴(55)들은 모듈 기판(8)에 실선으로 표시될 수 있다. 상기 제 3 논리 영역(D3)의 선택된 집적회로 모듈(153)의 선택된 방열 라인(TEL) 내 제 3 관통 플러그(29), 제 3 상부 접속 패턴(55) 및 방열 부재(105)는 제 1 및 2 비아 홀들(42, 74)을 통하여도 12 의 절단선 Ⅲ-Ⅲ' 를 따라서 전기적으로 직렬 접속될 수 있다. 상기 제 3 논리 영역(D3)의 선택된 집적회로 모듈(153)의 나머지 방열 라인(TEL) 내 제 3 관통 플러그(29), 제 3 접속 패턴(55) 및 방열 부재(105)는 제 1 및 2 비아 홀들(42, 74)을 통하여 도 12 의 절단선 Ⅲ-Ⅲ' 를 따라서 전기적으로 직렬 접속될 수 있다. 상기 제 3 논리 영역(D3)의 선택된 집적회로 모듈(153)의 방열 패턴(TEP) 내 제 3 관통 플러그(29), 제 3 접속 패턴(55) 및 방열 부재(105)는 제 1 및 2 비아 홀들(42, 74)을 통하여 도 12 의 절단선 Ⅲ-Ⅲ' 를 따라서 전기적으로 직렬 접속될 수 있다. 더불어서, 상기 제 3 논리 영역(D3)의 나머지 집적회로 모듈(156)은 다른 모듈 기판(8)을 가지면서 제 3 논리 영역(D3)의 선택된 집적회로 모듈(153)과 동일한 구조를 도 12 와 같이 가질 수 있다. 상기 나머지 집적회로 모듈(156)은 적어도 하나일 수 있다.
다시 도 12 및 19 를 참조하면, 본 발명의 실시예들에 따라서, 상기 제 3 논리 영역(D3)의 집적회로 모듈들(153, 156)은 도 12 의 절단선 Ⅲ-Ⅲ' 를 따라서 수직적으로 볼 때에 도 19 와 같은 구조를 가질 수 있다. 상기 제 3 논리 영역(D3)의 선택된 집적회로 모듈(153)은 모듈 기판(8) 및 그 기판(8) 상에 배치된 제 3 상부 접속 패턴(55)들 및 방열 부재(105)들을 가질 수 있다. 상기 제 3 상부 접속 패 턴(55)들은 모듈 기판(8)의 일 면(S1) 상에 배치될 수 있다. 상기 방열 부재(105)들은 모듈 기판(8)의 다른 면(S2) 상에 배치될 수 있다. 상기 제 3 접속 패턴(55)들 및 방열 부재(105)들 사이에 제 3 관통 플러그(29)들을 가질 수 있다. 상기 제 3 관통 플러그(29)들은 모듈 기판(8)에 배치될 수 있다. 상기 제 3 관통 플러그(29)들의 각각은 모듈 기판(8)의 서로 마주보는 일 면(S1) 및 다른 면(S2)을 통해서 노출될 수 있다. 상기 제 3 관통 플러그(29)들 및 제 3 상부 접속 패턴(55)들 사이에 제 1 층간절연막(35)이 배치될 수 있다. 상기 제 1 층간절연막(35)은 모듈 기판(8)의 일 면(S1) 상에 덮이도록 배치될 수 있다. 상기 제 3 관통 플러그(29)들 및 방열 부재(105)들 사이에 제 2 층간절연막(65)이 배치될 수 있다.
본 발명의 실시예들에 따라서, 상기 제 2 층간절연막(65)은 모듈 기판(8)의 다른 면(S2) 상에 덮이도록 도 19 와 같이 배치될 수 있다. 상기 제 1 층간절연막(35)에 제 1 비아(44)들, 그리고 제 2 층간절연막(65)에 제 2 비아(78)들이 배치될 수 있다. 상기 제 1 및 2 비아들(44, 78)은 도 12 의 제 1 및 2 비아 홀들(42, 74)을 채우도록 배치될 수 있다. 상기 제 1 및 2 비아들(44, 78)은 방열 라인(TEL)들 및 방열 패턴(TEP)을 따라서 제 3 관통 플러그(29)들, 제 3 상부 접속 패턴(55)들 및 방열 패턴(105)들을 전기적으로 접속시킬 수 있다. 이를 통해서, 상기 제 3 상부 접속 패턴(55)들의 각각은 제 3 선택된 관통 플러그(29), 그리고 선택된 제 1 및 2 비아들(44, 78)을 통해서 도 12 와 같이 방열 부재(105)와 전기적으로 직렬 접속할 수 있다. 상기 제 3 관통 플러그(29), 제 1 및 2 비아들(44, 78), 제 3 상부 접속 패턴(55)들, 그리고 방열 부재(105)들은 모듈 기판(8)을 따라서 제 3 논리 영역(D3)의 선택된 집적회로 모듈(153)의 방열 라인(TEL)들 및 방열 패턴(TEP)에 대칭 및/ 또는 비대칭 구조를 줄 수 있다.
한편, 본 발명의 실시예들에 따라서, 상기 제 3 논리 영역(D3)의 선택된 집적 회로 모듈(153) 아래에 제 3 논리 영역(D3)의 나머지 집적회로 모듈(156)이 도 19 와 같이 배치될 수 있다. 상기 제 3 논리 영역(D3)의 나머지 집적회로 모듈(156)은 적어도 하나일 수 있다. 상기 제 3 논리 영역(D3)의 나머지 집적 회로 모듈(156)은 선택된 집적 회로 모듈(153)과 물리적인 접촉 및/ 또는 전기적인 접속을 할 수 있다. 상기 제 3 논리 영역(D3)의 나머지 집적 회로 모듈(156)은 다른 모듈 기판(8), 제 3 다른 관통 플러그(29)들, 제 3 다른 접속 패턴(55)들 및 다른 방열 부재(105)들을 가질 수 있다. 상기 제 3 다른 관통 플러그(29)들은 다른 모듈 기판(8)에서 선택된 집적 회로 모듈(153)의 제 3 관통 플러그(29)들과 동일 개수로 위치할 수 있다. 상기 제 3 다른 접속 패턴(55)들 및 다른 방열 부재(105)들은 다른 모듈 기판(8) 상에서 선택된 집적 회로 모듈(153)의 제 3 접속 패턴(55)들 및 방열 부재(105)들과 동일 개수로 위치할 수 있다. 상기 제 3 다른 관통 플러그(29)들, 제 3 다른 접속 패턴(55)들 및 다른 방열 부재(105)들은 다른 모듈 기판(8)을 통하여 선택된 집적 회로 모듈(153)의 제 3 관통 플러그(29), 제 3 접속 패턴(55)들 및 방열 부재(105)들과 동일한 접속 관계를 가질 수 있다. 그리고, 상기 모듈 기판(8)의 다른 면(S2) 상에 방열 부재(105)들은 다른 모듈 기판(8)의 일 면(S1) 상에 제 3 다른 상부 접속 패턴(55)들과 물리적인 접촉 및/ 또는 전기적인 접속을 각각 할 수 있다.
본 발명의 실시예들에 따라서, 상기 방열 라인(TEL)들 및 방열 패턴(TEP)은 반도체 집적회로 장치(158)의 구동 동안에 모듈 기판(8) 및/ 또는 다른 모듈 기판(8)에서 발생된 구동 열(Operating Thermal)을 그 기판(8)들의 외부로 방출시킬 수 있다. 이때에, 상기 반도체 집적회로 장치(158)의 구동 열은 제 3 관통 플러그(29)들, 비아들(44, 78), 제 3 접속 패턴(55)들 및 방열 부재(105)들을 따라서 흐를 수 있다. 그리고, 상기 반도체 집적회로 장치(158)의 구동 열은 반도체 집적회로 장치(158) 내 최상부의 접속 패턴(55)들 및 최하부의 방열 부재(105)들을 통해서 외부로 방출될 수 있다. 이와는 다르게, 본 발명의 변형된 실시예들로써, 상기 제 3 논리 영역(D3)의 집적회로 모듈들(153, 156) 내 비아(78)들은 도 19 의 제 2 층간절연막(65)들에 배치되지 않을 수 있다. 그리고, 상기 방열 부재(105)들은 도 19 의 비아(78)들 대신에 제 2 층간절연막(65)들에 위치해서 제 3 관통 플러그(29)들과 각각 접촉할 수 있다.
상기를 통해서 볼 때에, 상기 제 3 다른 관통 플러그(29)들, 제 3 다른 접속 패턴(55)들, 다른 방열 부재(105)들은 선택된 집적회로 모듈(153) 및 나머지 집적회로 모듈(156)을 통해서 제 3 관통 플러그(29)들, 제 3 상부 접속 패턴(55)들 및 방열 부재(105)들과 함께 제 3 논리 영역(D3) 내 직렬 회로들을 구성할 수 있다. 또한, 상기 제 3 다른 회로 영역, 제 3 다른 관통 플러그(29)들, 제 3 다른 접속 패턴(55)들, 다른 방열 부재(105)들은 선택된 집적회로 모듈(153) 및 나머지 집적회로 모듈(156)을 통해서 제 3 회로 영역, 제 3 관통 플러그(29)들, 제 3 상부 접속 패턴(55)들 및 방열 부재(105)들과 함께 제 3 논리 영역(D3) 내 병렬 회로들을 구성할 수 있다. 이를 통해서, 상기 제 3 접속 패턴(55)들 및 방열 부재(105)들은 반도체 집적회로 장치(158)의 구동 동안에 모듈 기판(8) 또는 다른 모듈 기판(8)에서 발생된 구동 열을 모듈 기판(8) 또는 다른 모듈 기판(8)의 외부로 방출시킬 수 있다.
도 13 내지 16 및 20 을 참조하면, 본 발명의 실시예들에 따르는 도 1 내지 8 의 반도체 집적회로 장치(158)는 도 9 의 제 4 논리 영역(D4)에서 차례로 적층되는 집적회로 모듈들(153, 156)을 도 20 과 같이 포함할 수 있다. 상기 제 4 논리 영역(D4)의 선택된 집적회로 모듈(153)은 평면적으로 볼 때 제 4 회로 영역(15, 17 또는 19), 제 4 관통 플러그(29)들, 제 1 비아 홀(42)들, 제 4 상부 접속 패턴(55)들, 제 2 비아 홀(74)들 및 제 4 하부 접속 패턴(93, 96 또는 99)을 도 13, 14 또는 15 와 같이 가질 수 있다. 상기 제 4 하부 접속 패턴(93, 96 또는 99)은 수동 소자이다. 상기 수동 소자(93, 96 또는 99)은 인덕터(Inductor), 레지스터(Resistor) 또는 커패시터(Capacitor)일 수 있다. 이때에, 상기 제 2 비아 홀(74)들 및 수동 소자(93, 96 또는 99)는 모듈 기판(8) 아래에 위치해서 지면을 향하도록 배치될 수 있다. 상기 제 2 비아 홀(74)들 및 수동 소자(93, 96 또는 99)는 모듈 기판(8)에 점선으로 표시될 수 있다. 상기 제 4 회로 영역(15, 17 또는 19), 제 4 관통 플러그(29)들, 제 1 비아 홀(42)들 및 제 4 상부 접속 패턴(55)들은 상기 제 2 비아 홀(74)들 및 수동 소자(93, 96 또는 99)에 대해서 반대편에 위치해서 지면으로부터 나오도록 배치될 수 있다. 상기 제 4 회로 영역(15, 17 또는 19), 제 4 관통 플러그(29)들, 제 1 비아 홀(42)들 및 제 4 상부 접속 패턴(55)들 은 모듈 기판(8)에 실선으로 표시될 수 있다.
본 발명의 실시예들에 따라서, 상기 제 4 논리 영역(D4)의 선택된 집적회로 모듈(153) 내 제 4 관통 플러그(29)들, 제 4 상부 접속 패턴(55)들 및 수동 소자(93)는 제 4 회로 영역(15) 그리고 제 1 및 2 비아 홀들(42, 74)을 통해서 도 13 의 절단선 Ⅳ-Ⅳ' 를 따라 전기적으로 직렬 접속될 수 있다. 상기 제 4 논리 영역(D4)의 선택된 집적회로 모듈(153) 내 제 4 관통 플러그(29)들, 제 4 상부 접속 패턴(55)들 및 수동 소자(96)는 제 4 회로 영역(17) 그리고 제 1 및 2 비아 홀들(42, 74)을 통해서 도 14 의 절단선 Ⅴ-Ⅴ' 를 따라 전기적으로 직렬 접속될 수 있다. 상기 제 4 논리 영역(D4)의 선택된 집적회로 모듈(153) 내 제 4 관통 플러그(29)들, 제 4 접속 패턴(55)들 및 수동 소자(99)는 제 4 회로 영역(19) 그리고 제 1 및 2 비아 홀들(42, 74)을 통해서 도 15 의 절단선 Ⅵ-Ⅵ' 를 따라 전기적으로 직렬 접속될 수 있다. 이때에, 상기 제 4 회로 영역(15, 17 또는 19)은 일측 및 타측에 각각 배치되는 제 1 및 2 접속 노드들과 전기적으로 접속할 수 있다. 상기 제 4 회로 영역(15, 17 또는 19)은 특별한 관통 플러그, 특별한 비아 홀들 및 특별한 접속 패턴들(도면에 미 도시)과 전기적으로 접속할 수 있다.
본 발명의 실시예들에 따라서, 상기 제 1 접속 노드는 제 4 선택된 상부 접속 패턴(55) 및 제 4 선택된 관통 플러그(29)을 가질 수 있다. 상기 제 2 접속 노드는 제 4 나머지 상부 접속 패턴(55) 및 제 4 나머지 관통 플러그(29)를 가질 수 있다. 상기 제 1 및 2 접속 노드들은 도 20 의 제 1 및 2 비아들(44, 78)을 더 가질 수 있다. 상기 제 1 및 2 접속 노드들은 그 노드들 사이에 위치하는 수동 소 자(93, 96 또는 99)와 전기적으로 접속하도록 배치될 수 있다. 상기 제 4 선택된 상부 접속 패턴(55)은 제 4 논리 영역(D4)의 선택된 집적회로 모듈(153)의 입력 단자 또는 출력 단자일 수 있다. 상기 제 4 나머지 상부 접속 패턴(55)은 제 4 논리 영역(D4)의 선택된 집적회로 모듈(153)의 출력 단자 또는 입력 단자일 수 있다. 더불어서, 나머지 집적회로 모듈(156)은 다른 모듈 기판(8)을 가지면서 제 4 논리 영역(D4)의 선택된 집적회로 모듈(153)과 동일한 구조를 도 13, 14 또는 15 와 같이 가질 수 있다. 상기 나머지 집적회로 모듈(156)은 적어도 하나일 수 있다. 상기 제 4 회로 영역(15, 17 또는 19)들은 특별한 관통 플러그들, 특별한 비아들 및 특별한 접속 패턴들을 통해서 집적회로 모듈들(153, 156)을 전기적으로 병렬 접속시킬 수 있다.
본 발명의 실시예들에 따르는 도 1 내지 8 의 반도체 집적회로 장치(158)는 도 9 의 제 5 논리 영역(D5)에서 차례로 적층되는 집적회로 모듈들(153, 156)을 도 20 과 같이 포함할 수 있다. 상기 제 5 논리 영역(D5)의 선택된 집적회로 모듈(153)은 평면적으로 볼 때 제 5 관통 플러그(29), 제 1 비아 홀(42), 제 5 상부 접속 패턴(55), 제 2 비아 홀(74) 및 제 5 하부 접속 패턴(85)을 도 16 과 같이 가질 수 있다. 이때에, 상기 제 2 비아 홀(74) 및 제 5 하부 접속 패턴(85)은 모듈 기판(8) 아래에 위치해서 지면을 향하도록 배치될 수 있다. 상기 제 2 비아 홀(74) 및 제 5 하부 접속 패턴(85)은 모듈 기판(8)에 점선으로 표시될 수 있다. 상기 제 5 관통 플러그(29), 제 1 비아 홀(42) 및 제 5 상부 접속 패턴(55)은 제 2 비아 홀(74) 및 제 5 하부 접속 패턴(85)에 대해서 반대편에 위치해서 지면으로부터 나 오도록 배치될 수 있다. 상기 제 5 관통 플러그(29), 제 1 비아 홀(42) 및 제 5 상부 접속 패턴(55)은 모듈 기판(8)에 실선으로 표시될 수 있다.
본 발명의 실시예들에 따라서, 상기 제 5 논리 영역(D5)의 선택된 집적회로 모듈(153) 내 제 5 관통 플러그(29), 제 5 상부 접속 패턴(55) 및 제 5 하부 접속 패턴(85)은 제 1 및 2 비아 홀들(42, 74)을 통해서 선택된 집적회로 모듈(153)의 제 5 회로 영역(도면에 미 도시)과 전기적으로 접속될 수 있다. 이를 위해서, 상기 제 5 상부 접속 패턴(55)은 제 5 논리 영역(D5)의 선택된 집적회로 모듈(153)의 제 5 회로 영역과 전기적으로 접속하도록 배치될 수 있다. 상기 제 5 상부 접속 패턴(55)은 제 5 논리 영역(D5)의 선택된 집적회로 모듈(153)의 입력 단자 또는 출력 단자일 수 있다. 상기 제 5 하부 접속 패턴(85)은 제 5 논리 영역(D5)의 선택된 집적회로 모듈(153)의 출력 단자 또는 입력 단자일 수 있다. 더불어서, 나머지 집적회로 모듈(156)은 다른 모듈 기판(8)을 가지면서 제 5 논리 영역(D5)의 선택된 집적회로 모듈(153)과 동일한 구조를 도 16 과 같이 가질 수 있다. 상기 나머지 집적회로 모듈(156)은 적어도 하나일 수 있다. 상기 제 5 논리 영역(D5)의 관통 플러그(29)들 및 접속 패턴들(55, 85)은 집적회로 모듈들(153, 156)의 제 5 회로 영역들을 전기적으로 병렬 접속시킬 수 있다.
다시 도 13 내지 16 및 20 을 참조하면, 본 발명의 실시예들에 따라서, 상기 제 4 논리 영역(D4)의 집적회로 모듈들(153, 156)은 도 13, 14 또는 15 의 절단선 Ⅳ-Ⅳ', Ⅴ-Ⅴ' 또는 Ⅵ-Ⅵ' 를 따라서 수직적으로 볼 때에 도 20 과 같은 구조를 가질 수 있다. 상기 제 4 논리 영역(D4)의 선택된 집적회로 모듈(153)은 모듈 기 판(8) 및 그 기판(8) 상에 배치된 제 4 상부 접속 패턴(55)들 및 수동 소자(93, 96 또는 99)를 가질 수 있다. 상기 제 4 상부 접속 패턴(55)들은 모듈 기판(8)의 일 면(S1) 상에 배치될 수 있다. 상기 수동 소자(93, 96 또는 99)는 모듈 기판(8)의 다른 면(S2) 상에 배치될 수 있다. 상기 제 4 상부 접속 패턴(55)들 및 수동 소자(93, 96 또는 99) 사이에 제 4 회로 영역(15, 17 또는 19) 및 제 4 관통 플러그(29)들을 가질 수 있다. 상기 제 4 회로 영역(15, 17 또는 19) 및 제 4 관통 플러그(29)들은 모듈 기판(8)에 배치될 수 있다. 상기 제 4 회로 영역(15, 17 또는 19)은 모듈 기판(8)의 일 면(S1) 및/ 또는 그 일 면(S1)의 주변에 배치될 수 있다. 상기 제 4 관통 플러그(29)들은 모듈 기판(8)의 서로 마주보는 일 면(S1) 및 다른 면(S2)을 통해서 노출될 수 있다. 상기 제 4 관통 플러그(29)들 및 제 4 상부 접속 플러그(55)들 사이에 제 1 층간절연막(35)이 배치될 수 있다. 상기 제 1 층간절연막(35)은 모듈 기판(8)의 일 면(S1) 및 제 4 회로 영역(15, 17 또는 19) 상에 덮이도록 배치될 수 있다.
본 발명의 실시예들에 따라서, 상기 제 4 관통 플러그(29)들 및 수동 소자(93, 96 또는 99) 사이에 제 2 층간절연막(65)이 배치될 수 있다. 상기 제 2 층간절연막(65)은 모듈 기판(8)의 다른 면(S2) 상에 덮이도록 도 20 과 같이 배치될 수 있다. 상기 제 1 층간절연막(35)에 제 1 비아(44)들, 그리고 제 2 층간절연막(65)에 제 2 비아(78)들이 배치될 수 있다. 상기 제 1 및 2 비아들(44, 78)은 도 13, 14 또는 15 의 제 1 및 2 비아 홀들(42, 74)을 채우도록 배치될 수 있다. 상기 제 1 및 2 비아들(44, 78)은 제 4 회로 영역(15, 17 또는 19), 제 4 관통 플러 그(29)들, 제 4 접속 패턴(55)들 및 수동 소자(93, 96 또는 99)를 전기적으로 접속시킬 수 있다. 상기 제 4 회로 영역(15, 17 또는 19)은 그 영역(15, 17 또는 19)의 최상부에 금속 패턴을 가질 수 있다. 상기 제 1 비아(44)들은 제 4 회로 영역(15, 17 또는 19)의 금속 패턴과 접촉할 수 있다. 이를 통해서, 상기 제 4 상부 접속 패턴(55)들은 제 4 회로 영역(15, 17 또는 19), 제 4 관통 플러그(29)들, 그리고 제 1 및 2 비아들(44, 78)을 통해서 도 13, 14 또는 15 와 같이 수동 소자(93, 96 또는 99)와 전기적으로 직렬 접속할 수 있다. 상기 제 4 관통 플러그(29)들, 제 1 및 2 비아들(44, 78), 제 4 상부 접속 패턴(55)들은 제 4 회로 영역(15, 17 또는 19)을 기준으로 제 4 논리 영역(D4)의 선택된 집적회로 모듈(153)에 대칭 구조를 줄 수 있다.
한편, 본 발명의 실시예들에 따라서, 상기 제 4 논리 영역(D4)의 선택된 집적 회로 모듈(153) 아래에 제 4 논리 영역(D4)의 나머지 집적회로 모듈(156)이 도 20 과 같이 배치될 수 있다. 상기 제 4 논리 영역(D4)의 나머지 집적회로 모듈(156)은 적어도 하나일 수 있다. 상기 제 4 논리 영역(D4)의 나머지 집적 회로 모듈(156)은 선택된 집적 회로 모듈(153)과 물리적인 접촉 및/ 또는 전기적인 접속을 할 수 있다. 상기 제 4 논리 영역(D4)의 나머지 집적 회로 모듈(156)은 다른 모듈 기판(8), 제 4 다른 회로 영역(15, 17 또는 19), 제 4 다른 관통 플러그(29)들, 제 4 다른 접속 패턴들(55) 및 다른 수동 소자(93, 96 또는 99)를 가질 수 있다. 상기 제 4 다른 회로 영역(15, 17 또는 19) 및 제 4 다른 관통 플러그(29)들은 다른 모듈 기판(8)에서 선택된 집적 회로 모듈(153)의 제 4 회로 영역(15, 17 또는 19) 및 제 4 관통 플러그(29)들과 동일 개수로 위치할 수 있다. 상기 제 4 다른 접속 패턴(55)들 및 다른 수동 소자(93, 96 또는 99)는 다른 모듈 기판(8) 상에서 선택된 집적 회로 모듈(153)의 제 4 접속 패턴(55)들 및 제 4 수동 소자(93, 96 또는 99)와 동일 개수로 위치할 수 있다. 상기 제 4 다른 회로 영역(15, 17 또는 19), 제 4 다른 관통 플러그(29)들, 제 4 다른 접속 패턴(55)들 및 다른 수동 소자(93, 96 또는 99)는 다른 모듈 기판(8)을 통하여 선택된 집적 회로 모듈(153)의 제 4 회로 영역(15, 17 또는 19), 제 4 관통 플러그(29)들 및 제 4 상부 접속 패턴(55)들 및 수동 소자(93, 96 또는 99)와 동일한 접속 관계를 가질 수 있다.
본 발명의 실시예들에 따라서, 상기 반도체 집적회로 장치(158)가 제 4 논리 영역(D4)의 선택된 집적회로 모듈(153)에서 수동 소자(93, 96 또는 99)들에 전압 차를 형성시키는 제 1 및 2 접속 노드들을 갖는 경우에, 상기 반도체 집적회로 장치(158)는 제 4 회로 영역(15, 17 또는 19)들을 통해서 수동 소자(93, 96 또는 99)들과 전기적으로 접속하는 제 1 및 2 접속 노드들에 전압 차를 형성할 수 있다. 이를 통해서, 상기 수동 소자(93, 96 또는 99)들은 반도체 집적회로 장치(158)의 구동 동안에 집적회로 모듈들(153, 156)에 발생하는 구동 전력(Operating Power)을 분산시킬 수 있다. 이를 통해서, 상기 제 4 다른 회로 영역(15, 17 또는 19), 제 4 다른 관통 플러그(29)들, 제 4 다른 접속 패턴(55)들 및 다른 수동 소자(93, 96 또는 99)는 선택된 집적회로 모듈(153) 및 나머지 집적회로 모듈(156)을 통해서 제 4 회로 영역(15, 17 또는 19), 제 4 관통 플러그(29)들, 제 4 상부 접속 패턴(55)들 및 수동 소자(93, 96 또는 99)와 함께 제 4 논리 영역(D4) 내 병렬 회로들을 구성할 수 있다. 본 발명의 다른 실시예들로써, 상기 수동 소자(93, 96 또는 99) 및 다른 수동 소자(93, 96 또는 99)은 모듈 기판(8) 및 다른 모듈 기판(8)의 일 면 상에 배치될 수도 있다. 이를 위해서, 상기 제 4 상부 접속 패턴(55)들 및 다른 상부 접속 패턴(55)들은 모듈 기판(8) 및 다른 모듈 기판(8)의 일 면 상에 배치될 수 있다. 상기 제 4 상부 접속 패턴(55)들 및 다른 상부 접속 패턴(55)들은 제 4 회로 영역(15, 17 또는 19) 및 제 4 다른 회로 영역(15, 17 또는 19)과 전기적으로 접속하도록 형성될 수 있다.
또 다시 도 13 내지 16 및 20 을 참조하면, 본 발명의 실시예들에 따라서, 상기 제 5 논리 영역(D5)의 집적회로 모듈들(153, 156)은 도 16 의 절단선 Ⅶ-Ⅶ' 를 따라서 수직적으로 볼 때에 도 20 과 같은 구조를 가질 수 있다. 상기 제 5 논리 영역(D5)의 선택된 집적회로 모듈(153)은 모듈 기판(8) 및 그 기판(8) 상에 배치된 제 5 상부 및 하부 접속 패턴들(55, 85)을 가질 수 있다. 상기 제 5 상부 접속 패턴(55)은 모듈 기판(8)의 일 면(S1) 상에 배치될 수 있다. 상기 제 5 하부 접속 패턴(85)은 모듈 기판(8)의 다른 면(S2) 상에 배치될 수 있다. 상기 제 5 상부 및 하부 접속 패턴들(55, 85) 사이에 제 5 관통 플러그(29)를 가질 수 있다. 상기 제 5 관통 플러그(29)는 모듈 기판(8)에 배치될 수 있다. 상기 제 5 관통 플러그(29)는 모듈 기판(8)의 서로 마주보는 일 면(S1) 및 다른 면(S2)을 통해서 노출될 수 있다. 상기 제 5 관통 플러그(29) 및 제 5 상부 접속 플러그(55) 사이에 제 1 층간절연막(35)이 배치될 수 있다. 상기 제 1 층간절연막(35)은 모듈 기판(8)의 일 면(S1) 상에 덮이도록 배치될 수 있다.
본 발명의 실시예들에 따라서, 상기 제 5 관통 플러그(29) 및 제 5 하부 접속 패턴(85) 사이에 제 2 층간절연막(65)이 배치될 수 있다. 상기 제 2 층간절연막(65)은 모듈 기판(8)의 다른 면(S2) 상에 덮이도록 도 20 과 같이 배치될 수 있다. 상기 제 1 층간절연막(35)에 제 1 비아(44), 그리고 제 2 층간절연막(65)에 제 2 비아(78)가 배치될 수 있다. 상기 제 1 및 2 비아들(44, 78)은 도 16 의 제 1 및 2 비아 홀들(42, 74)을 채우도록 배치될 수 있다. 상기 제 1 및 2 비아들(44, 78)은 제 5 관통 플러그(29), 제 5 상부 접속 패턴(55) 및 제 5 하부 접속 패턴(85)을 전기적으로 접속시킬 수 있다. 이를 통해서, 상기 제 5 관통 플러그(29), 제 1 및 2 비아들(44, 78), 그리고 제 5 상부 및 하부 접속 패턴들(55, 85)들은 제 5 논리 영역(D5)의 선택된 집적회로 모듈(153)의 제 5 회로 영역과 전기적으로 접속할 수 있다.
한편, 본 발명의 실시예들에 따라서, 상기 제 5 논리 영역(D5)의 선택된 집적 회로 모듈(153) 아래에 제 5 논리 영역(D5)의 나머지 집적회로 모듈(156)이 도 20 과 같이 배치될 수 있다. 상기 제 5 논리 영역(D5)의 나머지 집적회로 모듈(156)은 적어도 하나일 수 있다. 상기 제 5 논리 영역(D5)의 나머지 집적 회로 모듈(156)은 선택된 집적 회로 모듈(153)과 물리적인 접촉 및/ 또는 전기적인 접속을 할 수 있다. 상기 제 5 논리 영역(D5)의 나머지 집적 회로 모듈(156)은 다른 모듈 기판(8), 제 5 다른 관통 플러그(29) 및 제 5 다른 접속 패턴들(55, 85)을 가질 수 있다. 상기 제 5 다른 관통 플러그(29)는 다른 모듈 기판(8)에서 선택된 집적 회로 모듈(153)의 제 5 관통 플러그(29)와 동일 개수로 위치할 수 있다. 상기 제 5 다른 접속 패턴들(55, 85)은 다른 모듈 기판(8) 상에서 선택된 집적 회로 모듈(153)의 제 5 상부 및 하부 접속 패턴들(55, 85)과 동일 개수로 위치할 수 있다. 상기 제 5 다른 관통 플러그(29) 및 제 5 다른 접속 패턴들(55, 85)은 다른 모듈 기판(8)을 통하여 선택된 집적 회로 모듈(153)의 제 5 관통 플러그(29) 및 제 5 상부 및 하부 접속 패턴들(55, 85)과 동일한 접속 관계를 가질 수 있다. 그리고, 상기 모듈 기판(8)의 다른 면(S2) 상에 제 5 하부 접속 패턴(85)은 다른 모듈 기판(8)의 일 면(S1) 상에 제 5 다른 접속 패턴(55)들과 물리적인 접촉 및/ 또는 전기적인 접속을 할 수 있다.
본 발명의 실시예들에 따라서, 상기 반도체 집적회로 장치(158)가 제 5 논리 영역(D5)의 선택된 집적회로 모듈(153)에서 제 5 상부 접속 패턴(55)을 입력 단자로 갖는 경우에, 상기 반도체 집적회로 장치(158)는 제 5 상부 접속 패턴(55)에 전기적인 데이타를 전달할 수 있다. 상기 제 5 상부 접속 패턴(55)에 전달된 데이타는 선택된 집적회로 모듈(153)의 회로 영역에 전달될 수 있다. 상기 제 5 접속 패턴(55) 및/ 또는 제 5 회로 영역에 전달된 데이타는 선택된 집적회로 모듈(153)의 제 5 관통 플러그(29)를 통해서 제 5 하부 접속 패턴(85)에 전달될 수 있다. 상기 제 5 하부 접속 패턴(85)에 전달된 데이타는 제 5 다른 접속 패턴(55)을 통해서 나머지 집적회로 모듈(156)에 전달될 수 있다. 이를 통해서, 상기 제 5 다른 회로 영역, 제 5 다른 관통 플러그(29), 그리고 제 5 다른 접속 패턴들(55, 85)은 선택된 집적회로 모듈(153) 및 나머지 집적회로 모듈(156)을 통해서 제 5 회로 영역, 제 5 관통 플러그(29) 그리고 제 5 상부 및 하부 접속 패턴들(55, 85)과 함께 제 5 논리 영역(D5) 내 병렬 회로들을 구성할 수 있다. 상기 집적회로 모듈들(153, 156) 내 관통 플러그(29)들, 비아들(44, 78), 그리고 접속 패턴들(55, 85)은 집적회로 모듈들(153, 156)을 동시에 선택하기 위한 전기 신호 라인일 수 있다.
다음으로, 본 발명에 따르는 접속 패턴(Connecting Pattern)들 및 관통 플러그(Trough Plug)들을 바탕으로 직렬 및 병렬 회로들을 가지는 반도체 집적회로 장치의 형성방법은 나머지 참조 도면들을 참조해서 설명하기로 한다.
도 21 내지 36 은 각각이 도 10 내지 16 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ' 및 Ⅶ-Ⅶ' 를 따라서 반도체 집적회로 장치의 형성방법을 설명해주는 단면도들이다.
도 21 내지 24 를 참조하면, 본 발명의 실시예들에 따라서 제 1 내지 제 5 논리 영역들(D1, D2, D3, D4, D5)을 가지는 기저판(4)을 도 21 내지 24 와 같이 준비할 수 있다. 상기 제 1 내지 제 3 논리 영역들(D1, D2, D3)은 도 10 내지 12 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 접할 수 있다. 상기 제 4 논리 영역(D4)은 도 13, 14 또는 15 의 절단선 Ⅳ-Ⅳ', Ⅴ-Ⅴ' 또는 Ⅵ-Ⅵ' 에 접할 수 있다. 상기 제 5 논리 영역(D5)은 도 16 의 절단선 Ⅶ-Ⅶ' 에 접할 수 있다. 본 발명의 선택된 실시예들로써, 상기 기저판(4)은 단결정 실리콘, 다결정 실리콘, 절연막, 도전막 및/ 또는 이들의 적층막을 포함할 수 있다. 상기 기저판(4)은 메모리 소자 및/ 또는 비메모리 소자를 포함할 수 있다. 상기 기저판(4)은 메모리 소자 및/ 또는 비메모리 소자를 통해서 제 1, 2 및 4 논리 영역들에 회로 영역들(11, 12, 13, 15, 17, 19)을 가질 수 있다. 따라서, 상기 제 1, 2 및 4 논리 영역들의 회로 영역들(11, 12, 13, 15, 17, 19)은 제 1, 2 및 4 회로 영역들로 세분될 수 있다. 상기 제 3 및 5 논리 영역들도 회로 영역들(11, 12, 13, 15, 17, 19) 이외의 회로 영역들을 가질 수 있다. 따라서, 상기 제 3 및 5 논리 영역들의 회로 영역들은 제 3 및 5 회로 영역들로 세분될 수 있다. 상기 회로 영역들(11, 12, 13, 15, 17, 19)은 트랜지스터를 포함하는 능동소자들, 수동소자들 및 이들 사이에 금속 배선들을 가질 수 있다.
본 발명의 실시예들에 따라서, 상기 기저판(4)에 복수 개의 트랜치(23)들을 도 21 내지 24 와 같이 형성할 수 있다. 상기 트랜치(23)들은 회로 영역들(11, 12, 13, 15, 17, 19)의 주변에 위치하도록 제 1 내지 5 논리 영역들(D1, D2, D3, D4 및 D5)에 형성될 수 있다. 상기 제 1 논리 영역(D1)은 도 21 에 두 개의 트랜치(23)들이 도시되었지만 도 10 을 참조해 보면 관통 플러그(29)들에 대응하도록 한 개의 트랜치(23)를 가짐을 알 수 있다. 따라서, 상기 트랜치(23)들은 제 1 논리 영역(D1)에 한 개, 제 2 논리 영역(D2)에 두 개, 제 3 논리 영역(D3)에 일곱 개, 제 4 논리 영역(D4)의 수동 소자(93, 96 또는 99)에 두 개, 그리고 제 5 논리 영역(D5)에 한 개가 도 10 내지 16 과 같이 형성될 수 있다. 상기 트랜치(23)들은 도 10 내지 16 에서 본 발명이 최적화되도록 개수가 조절될 수도 있다. 상기 트랜치(23)들은 동일 폭을 가지면서 기저판(4)의 주 표면으로부터 기저판(4)의 하부를 향해서 연장할 수 있다. 본 발명의 선택된 실시예들로써, 상기 트랜치(23)들은 서로 다른 폭들을 가질 수도 있다.
계속해서, 상기 트랜치(23)들을 채워서 기저판(4)의 주 표면을 덮는 제 1 도전막을 형성할 수 있다. 본 발명의 선택된 실시예들로써, 상기 제 1 도전막은 적어 도 하나의 도전 물질일 수 있다. 상기 제 1 도전막은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 도금 기술을 사용해서 형성될 수 있다. 상기 제 1 도전막 상에 식각 공정을 수행해서 기저판(4)의 주 표면을 노출시키는 플러그(26)들을 형성한다. 상기 플러그(26)들은 제 1 내지 5 논리 영역들(D1, D2, D3, D4, D5) 내 트랜치(23)들을 도 21 내지 24 와 같이 채우도록 형성될 수 있다.
도 25 내지 28 을 참조하면, 본 발명의 실시예들에 따라서 상기 기저판(4)의 제 1 내지 5 논리 영역들(D1, D2, D3, D4, D5)의 하부 상에 평탄화 공정을 수행할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 또는 에칭 백 기술을 사용해서 수행될 수 있다. 상기 평탄화 공정은 기저판(4)의 하부, 그리고 플러그(26)들을 식각해서 모듈 기판(8)을 도 25 내지 28 과 같이 형성할 수 있다. 상기 모듈 기판(8)은 서로 마주보는 일 면(A) 및 다른 면(B)을 가질 수 있다. 이를 통해서, 상기 모듈 기판(8)은 일 면(A) 및 다른 면(B)으로부터 노출되는 관통 플러그(29)들을 가질 수 있다. 상기 관통 플러그(29)들은 제 1 내지 5 논리 영역들(D1, D2, D3, D4, D5)에서 제 1 내지 제 5 관통 플러그들로 세분될 수 있다. 상기 관통 플러그(29)들은 회로 영역들(11, 12, 13, 15, 17, 19)과 함께 집적회로를 형성할 수 있다. 상기 모듈 기판(8)의 제 1 내지 5 논리 영역들(D1, D2, D3, D4, D5)의 일 면(A) 상에 제 1 층간절연막(35)을 도 25 내지 28 과 같이 형성할 수 있다. 상기 제 1 층간절연막(35)은 회로 영역들(11, 12, 13, 15, 17, 19) 및 관통 플러그(29)들을 덮도록 형성될 수 있다. 본 발명의 선택된 실시예들로써, 상기 제 1 층간절연막(35)은 실리콘 옥사이드를 포함할 수 있다. 상기 제 1 층간절연막(35)은 상압 화학 증착(APCVD), 저 압 화학 기상 증착(LPCVD), 고압 화학 기상 증착(HPCVD) 또는 플라즈마를 이용하는 화학 기상 증착 기술(PECVD)을 사용해서 형성될 수 있다.
도 29 내지 32 를 참조하면, 본 발명의 실시예들에 따라서 상기 제 1 내지 5 논리 영역들(D1, D2, D3, D4, D5)의 제 1 층간절연막(35)에 제 1 비아 홀(42)들을 도 29 내지 32 와 같이 형성할 수 있다. 상기 비아 홀(42)들은 포토 및 식각 공정들을 제 1 층간절연막(35)에 수행해서 형성될 수 있다. 상기 제 1 비아 홀(42)들은 회로 영역들(11, 12, 13, 15, 17, 19) 및 관통 플러그(29)들을 노출시키도록 형성될 수 있다. 좀 더 상세하게 설명하면, 상기 제 1 비아 홀(42)들은 제 1, 2 및 4 논리 영역들(D1, D2, D4)에서 회로 영역들(11, 12, 13, 15, 17, 19) 및 관통 플러그(29)들을 노출시키도록 도 29, 30 및 32 와 같이 형성될 수 있다. 그리고, 상기 비아 홀(42)들은 제 3 및 5 논리 영역들(D3, D5)에서 관통 플러그(29)들을 노출시키도록 도 31 및 도 33 와 같이 형성될 수 있다. 이때에, 상기 회로 영역들(11, 12, 13, 15, 17, 19)은 그 영역들(11, 12, 13, 15, 17, 19)의 최상부에 위치하는 금속 패턴들(도면에 미 도시)을 제 1 비아 홀(42)들을 통해서 노출시킬 수 있다. 본 발명의 선택된 실시예들로써, 상기 제 1 비아 홀(42)들은 동일 폭 및/ 또는 다른 폭을 가지도록 형성될 수 있다. 상기 제 1 비아 홀(42)들은 반도체 설계 및/ 또는 반도체 제조 공정의 여유도에 따라서 제 1 내지 5 논리 영역들(D1, D2, D3, D4, D5)에 다양한 형태로 형성될 수 있다.
본 발명의 실시예들에 따라서, 상기 제 1 비아 홀(42)들을 채우도록 제 1 층간절연막(35) 상에 제 2 도전막을 형성할 수 있다. 본 발명의 선택된 실시예들에 따르면, 상기 제 2 도전막은 적어도 하나의 도전 물질일 수 있다. 상기 제 2 도전막은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 도금 기술을 사용해서 형성될 수 있다. 상기 제 2 도전막 상에 식각 공정을 수행해서 비아 홀들에 제 1 비아(44)들을 도 29 내지 32 와 같이 형성할 수 있다. 상기 제 1 비아(44)들을 덮도록 제 1 층간절연막(35) 상에 제 3 도전막을 형성할 수 있다. 본 발명의 선택된 실시예들에 따르면, 상기 제 3 도전막은 적어도 하나의 도전 물질일 수 있다. 상기 제 3 도전막은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 도금 기술을 사용해서 형성될 수 있다. 상기 제 3 도전막 상에 포토 및 식각 공정들을 수행해서 제 1 층간절연막(35)을 노출시키는 상부 접속 패턴(55)들을 형성할 수 있다. 상기 상부 접속 패턴(55)들은 제 1 비아(44)들을 덮도록 도 29 내지 32 와 같이 형성할 수 있다. 이때에, 상기 상부 접속 패턴(55)들은 제 1 내지 5 논리 영역들(D1, D2, D3, D4, D5)에서 제 1 내지 5 상부 접속 패턴들로 세분되어질 수 있다.
도 33 을 참조하면, 상기 제 1 접속 패턴(55)들이 도 29 와 같이 형성된 후에, 본 발명의 실시예들에 따라서 상기 제 1 논리 영역(D1)의 모듈 기판(8)의 다른 면(S2) 상에 제 2 층간절연막(65)을 형성할 수 있다. 상기 제 2 층간절연막(65)은 관통 플러그(29)를 덮도록 형성될 수 있다. 본 발명의 선택된 실시예들에 따르면, 상기 제 2 층간절연막(65)은 실리콘 옥사이드를 포함할 수 있다. 상기 제 2 층간절연막(65)은 상압 화학 증착(APCVD), 저압 화학 기상 증착(LPCVD), 고압 화학 기상 증착(HPCVD) 또는 플라즈마를 이용하는 화학 기상 증착 기술(PECVD)을 사용해서 형성될 수 있다. 상기 제 2 층간절연막(65) 상에 포토 및 식각 공정들을 수행해서 제 2 비아 홀(74)을 형성할 수 있다. 상기 제 2 비아 홀(74)은 제 1 관통 플러그(29)를 노출시키도록 형성될 수 있다. 상기 제 2 비아 홀(74)을 채우도록 제 2 층간절연막(65) 상에 제 4 도전막을 형성할 수 있다. 본 발명의 선택된 실시예들에 따라서, 상기 제 4 도전막은 적어도 하나의 도전 물질을 가질 수 있다. 상기 제 4 도전막은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 도금 기술을 사용해서 형성될 수 있다. 상기 제 4 도전막 상에 식각 공정을 수행해서 제 2 비아(78)를 형성할 수 있다. 상기 제 2 비아(78)는 제 2 비아 홀(74)을 채우도록 형성될 수 있다. 상기 제 2 비아(78)를 덮도록 제 2 층간절연막(65) 상에 제 5 도전막을 형성할 수 있다. 본 발명의 선택된 실시예들에 따라서, 상기 제 5 도전막은 적어도 하나의 도전 물질일 수 있다. 상기 제 5 도전막은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 도금 기술을 사용해서 형성될 수 있다. 상기 제 5 도전막 상에 포토 및 식각 공정들을 수행해서 제 1 하부 접속 패턴(85)을 형성할 수 있다. 상기 제 1 하부 접속 패턴(85)은 제 2 비아(78)를 덮으면서 제 2 층간절연막(65)을 노출시키도록 형성될 수 있다.
본 발명의 실시예들에 따라서, 상기 제 1 관통 플러그(29), 제 1 비아(44)들, 제 1 상부 접속 패턴(55)들, 제 2 비아(78) 및 제 1 하부 접속 패턴(85)은 모듈 기판(8)과 함께 제 1 논리 영역(D1)의 선택된 집적회로 모듈(153)을 도 33 과 같이 구성할 수 있다. 이때에, 상기 제 1 논리 영역(D1)의 선택된 집적회로 모듈(153) 내 제 1 관통 플러그(29), 제 1 상부 접속 패턴(55)들 및 제 1 하부 접속 패턴(85)은 제 1 회로 영역(11) 그리고 제 1 및 2 비아 홀들(42, 74)을 통해서 도 10 의 절단선 Ⅰ-Ⅰ' 를 따라 전기적으로 직렬 접속될 수 있다. 상기 제 1 회로 영역(11)은 일측 및 타측에 각각 배치되는 제 1 및 2 접속 노드들과 도 10 과 같이 전기적으로 접속할 수 있다. 상기 제 1 접속 노드는 서로 전기적으로 접속하는 제 1 선택된 상부 접속 패턴(55), 제 1 관통 플러그(29) 및 제 1 하부 접속 패턴(85)을 가질 수 있다. 상기 제 2 접속 노드는 제 1 나머지 접속 패턴(55)을 가질 수 있다. 상기 제 1 및 2 접속 노드들은 도 33 의 제 1 및 2 비아들(44, 78)을 더 가질 수 있다. 상기 제 1 및 2 접속 노드들은 그 노드들 사이에 모듈 기판(8)을 두고 서로에 대해서 부분적으로 중첩하도록 배치될 수 있다. 이를 위해서, 상기 제 1 나머지 접속 패턴(55)은 제 1 하부 접속 패턴(85)과 중첩할 수 있다.
본 발명의 실시예들에 따라서, 상기 제 1 나머지 접속 패턴(55)은 제 1 논리 영역(D1)의 선택된 집적회로 모듈(153)의 입력 단자 또는 출력 단자일 수 있다. 상기 제 1 하부 접속 패턴(85)은 제 1 논리 영역(D1)의 선택된 집적회로 모듈(153)의 출력 단자 또는 입력 단자일 수 있다. 계속해서, 상기 제 1 논리 영역(D1)의 선택된 집적회로 모듈(153)과 동일한 구조를 가지는 제 1 논리 영역(D1)의 나머지 집적회로 모듈(156)을 도 33 과 같이 형성할 수 있다. 상기 제 1 논리 영역(D1)의 나머지 집적회로 모듈(156)은 도 10 의 절단선 Ⅰ-Ⅰ' 를 따라서 수직적으로 볼 때에 도 33 과 같은 구조를 가질 수 있다. 상기 제 1 논리 영역(D1)의 나머지 집적회로 모듈(156)은 제 1 논리 영역(D1)의 선택된 집적회로 모듈(153) 대비 다른 모듈 기판(8), 제 1 다른 관통 플러그(29), 다른 비아들(44, 78) 및 제 1 다른 접속 패턴들(55, 85)을 가질 수 있다. 상기 제 1 논리 영역(D1)의 나머지 집적회로 모 듈(156)은 제 1 논리 영역(D1)의 선택된 집적회로 모듈(153) 아래에 위치해서 흐름선(F)을 따라서 제 1 논리 영역(D1)의 선택된 집적회로 모듈(153)과 물리적 접촉 및/ 또는 전기적 접속을 할 수 있다. 이를 통해서, 상기 제 1 논리 영역(D1)의 선택된 집적회로 모듈(153)의 다른 면(S2) 상에 제 1 하부 접속 패턴(85)은 제 1 논리 영역(D1)의 나머지 집적회로 모듈(156)의 일 면(S1) 상에 제 1 다른 접속 패턴(55)과 물리적인 접촉 및/ 또는 전기적인 접속을 할 수 있다. 상기 제 1 논리 영역(D1)의 나머지 집적회로 모듈(156)은 적어도 하나일 수 있다. 상기 제 1 논리 영역(D1)의 집적회로 모듈들(153, 156)은 제 1 논리 영역(D1)의 반도체 집적회로 장치(158)를 구성할 수 있다.
도 34 를 참조하면, 상기 제 1 접속 패턴(55)들이 도 30 과 같이 형성된 후에, 본 발명의 실시예들에 따라서 상기 제 2 논리 영역(D2)의 모듈 기판(8)의 다른 면(S2) 상에 제 2 층간절연막(65)을 형성할 수 있다. 상기 제 2 층간절연막(65)은 제 2 관통 플러그(29)들을 덮도록 형성될 수 있다. 상기 제 2 층간절연막(65) 상에 포토 및 식각 공정들을 수행해서 제 2 비아 홀(74)을 형성할 수 있다. 상기 제 2 비아 홀(74)은 제 2 관통 플러그(29)를 노출시키도록 형성될 수 있다. 상기 제 2 비아 홀(74)을 채우도록 제 2 층간절연막(65) 상에 제 4 도전막을 형성할 수 있다. 상기 제 4 도전막 상에 식각 공정을 수행해서 제 2 비아(78)를 형성할 수 있다. 상기 제 2 비아(78)는 제 2 비아 홀(74)을 채우도록 형성될 수 있다. 상기 제 2 비아(78)를 덮도록 제 2 층간절연막(65) 상에 제 5 도전막을 형성할 수 있다. 상기 제 5 도전막 상에 포토 및 식각 공정들을 수행해서 제 2 접속 패턴(85)을 형성할 수 있다. 상기 제 2 접속 패턴(85)은 제 2 비아(78)를 덮으면서 제 2 층간절연막(65)을 노출시키도록 형성될 수 있다.
본 발명의 실시예들에 따라서, 상기 제 2 관통 플러그(29)들, 제 1 비아(44)들, 제 2 상부 접속 패턴(55)들, 제 2 비아(78) 및 제 2 하부 접속 패턴(85)은 모듈 기판(8)과 함께 제 2 논리 영역(D2)의 선택된 집적회로 모듈(153)을 도 34 와 같이 구성할 수 있다. 이때에, 상기 제 2 논리 영역(D2)의 선택된 집적회로 모듈(153) 내 제 2 관통 플러그(29)들, 제 2 상부 접속 패턴(55)들 및 제 2 하부 접속 패턴(85)은 제 2 회로 영역(12, 13)들 그리고 제 1 및 2 비아 홀들(42, 74)을 통해서 도 11 의 절단선 Ⅱ-Ⅱ' 를 따라 전기적으로 직렬 접속될 수 있다. 상기 제 2 선택된 회로 영역(12)의 일측은 제 1 접속 노드와 전기적으로 접속하고, 그리고 상기 제 2 선택된 회로 영역(12)의 타측 및 제 2 나머지 회로 영역(13)의 일측은 제 2 접속 노드를 통해서 도 11 과 같이 전기적으로 접속할 수 있다. 상기 제 1 접속 노드는 한 개의 제 2 상부 접속 패턴(55)을 가질 수 있다. 상기 제 2 접속 노드는 두 개의 제 2 상부 접속 패턴(55)들 및 제 2 선택된 관통 플러그(29)를 가질 수 있다. 더불어서, 상기 제 2 나머지 회로 영역(13)의 타측은 제 3 접속 노드와 도 11 과 같이 전기적으로 접속할 수 있다. 상기 제 3 접속 노드는 한 개의 제 2 상부 접속 패턴(55), 제 2 나머지 관통 플러그(29) 및 제 2 하부 접속 패턴(85)을 가질 수 있다. 상기 제 1 내지 3 접속 노드들은 도 34 의 제 1 및 2 비아들(44, 78)을 더 가질 수 있다.
본 발명의 실시예들에 따라서, 상기 제 1 접속 노드는 제 3 접속 노드와 부 분적으로 도 11 과 같이 중첩하도록 배치될 수 있다. 이를 위해서, 상기 제 1 접속 노드의 제 2 상부 접속 패턴(55)은 제 3 접속 노드의 제 2 하부 접속 패턴(85)과 서로에 대해서 부분적으로 중첩할 수 있다. 상기 제 1 접속 노드의 제 2 상부 접속 패턴(55)은 제 2 논리 영역(D2)의 선택된 집적회로 모듈(153)의 입력 단자 또는 출력 단자일 수 있다. 상기 제 2 하부 접속 패턴(85)은 제 2 논리 영역(D2)의 선택된 집적회로 모듈(153)의 출력 단자 또는 입력 단자일 수 있다. 계속해서, 상기 제 2 논리 영역(D2)의 선택된 집적회로 모듈(153)과 동일한 구조를 가지는 제 2 논리 영역(D2)의 나머지 집적회로 모듈(156)을 도 34 와 같이 형성할 수 있다. 상기 제 2 논리 영역(D2)의 나머지 집적회로 모듈(156)은 도 11 의 절단선 Ⅱ-Ⅱ' 를 따라서 수직적으로 볼 때에 도 34 와 같은 구조를 가질 수 있다. 상기 제 2 논리 영역(D2)의 나머지 집적회로 모듈(156)은 제 2 논리 영역(D2)의 선택된 집적회로 모듈(153) 대비 다른 모듈 기판(8), 제 2 다른 관통 플러그(29)들, 다른 비아들(44, 78) 및 제 2 다른 접속 패턴들(55, 85)을 가질 수 있다. 상기 제 2 논리 영역(D2)의 나머지 집적회로 모듈(156)은 제 2 논리 영역(D2)의 선택된 집적회로 모듈(153) 아래에 위치해서 흐름선(F)을 따라서 제 2 논리 영역(D2)의 선택된 집적회로 모듈(153)과 물리적 접촉 및/ 또는 전기적 접속을 할 수 있다. 이를 통해서, 상기 제 2 논리 영역(D2)의 선택된 집적회로 모듈(153)의 다른 면(S2) 상에 제 2 하부 접속 패턴(85)은 제 2 논리 영역(D2)의 나머지 집적회로 모듈(156)의 일 면(S1) 상에 제 2 다른 접속 패턴(55)과 물리적인 접촉 및/ 또는 전기적인 접속을 할 수 있다. 상기 제 2 논리 영역(D2)의 나머지 집적회로 모듈(156)은 적어도 하나일 수 있다. 상기 제 2 논리 영역(D2)의 집적회로 모듈들(153, 156)은 제 2 논리 영역(D2)의 반도체 집적회로 장치(158)를 구성할 수 있다.
도 35 를 참조하면, 상기 접속 패턴(55)들이 도 31 과 같이 형성된 후에, 본 발명의 실시예들에 따라서 상기 제 3 논리 영역(D3)의 모듈 기판(8)의 다른 면(S2) 상에 제 2 층간절연막(65)을 형성할 수 있다. 상기 제 2 층간절연막(65)은 관통 플러그(29)들을 덮도록 형성될 수 있다. 상기 제 2 층간절연막(65) 상에 포토 및 식각 공정들을 수행해서 제 2 비아 홀(74)들을 형성할 수 있다. 상기 제 2 비아 홀(74)들은 제 3 관통 플러그(29)들을 노출시키도록 형성될 수 있다. 상기 제 2 비아 홀(74)들을 채우도록 제 2 층간절연막(65) 상에 제 4 도전막을 형성할 수 있다. 상기 제 4 도전막 상에 식각 공정을 수행해서 제 2 비아(78)들을 형성할 수 있다. 상기 제 2 비아(78)들은 제 2 비아 홀(74)들을 채우도록 형성될 수 있다. 상기 제 2 비아(78)들을 덮도록 제 2 층간절연막(65) 상에 제 5 도전막을 형성할 수 있다. 상기 제 5 도전막 상에 포토 및 식각 공정들을 수행해서 방열 부재(105; Thermal-emitting Member)들을 형성할 수 있다. 상기 방열 부재(105)는 제 2 비아(78)들을 덮으면서 제 2 층간절연막(65)을 노출시키도록 형성될 수 있다.
본 발명의 실시예들에 따라서, 상기 제 3 관통 플러그(29)들, 제 1 비아(44)들, 제 3 상부 접속 패턴(55)들, 제 2 비아(78)들 및 방열 부재(105)들은 모듈 기판(8)과 함께 제 3 논리 영역(D3)의 선택된 집적회로 모듈(153)을 도 35 와 같이 구성할 수 있다. 이때에, 상기 제 3 논리 영역(D3)의 선택된 집적회로 모듈(153) 내 제 3 관통 플러그(29)들, 제 3 상부 접속 패턴(55)들 및 방열 부재(105)들은 비 아 홀들(42, 74)을 통해서 도 12 의 절단선 Ⅲ-Ⅲ' 를 따라 전기적으로 직렬 접속될 수 있다. 상기 제 3 논리 영역(D3)의 선택된 집적회로 모듈(153)은 평면적으로 볼 때 두 개의 방열 라인(TEL; Thermal-emitting Line)들 및 그 라인(TEL)들 사이에 위치하는 한 개의 방열 패턴(TEP; Thermal-emitting Pattern)을 도 12 와 같이 가질 수 있다. 상기 방열 라인(TEL)들은 모듈 기판(8)의 가장자리에 위치해서 서로 마주보도록 배치될 수 있다. 상기 방열 라인(TEL)들 및 방열 패턴(TEP)은 제 3 관통 플러그(29)들, 제 1 비아 홀(42)들, 제 3 상부 접속 패턴(55)들, 제 2 비아 홀(74)들 및 방열 부재(105)들을 가질 수 있다.
본 발명의 실시예들에 따라서, 상기 제 3 논리 영역(D3)의 선택된 집적회로 모듈(153)과 동일한 구조를 가지는 제 3 논리 영역(D3)의 나머지 집적회로 모듈(156)을 도 35 와 같이 형성할 수 있다. 상기 제 3 논리 영역(D3)의 나머지 집적회로 모듈(156)은 도 12 의 절단선 Ⅲ-Ⅲ' 를 따라서 수직적으로 볼 때에 도 35 와 같은 구조를 가질 수 있다. 상기 제 3 논리 영역(D3)의 나머지 집적회로 모듈(156)은 제 3 논리 영역(D3)의 선택된 집적회로 모듈(153) 대비 다른 모듈 기판(8), 제 3 다른 관통 플러그(29)들, 다른 비아들(44, 78), 제 3 다른 접속 패턴(55)들 및 다른 방열 부재(105)들을 가질 수 있다. 상기 제 3 논리 영역(D3)의 나머지 집적회로 모듈(156)은 제 3 논리 영역(D3)의 선택된 집적회로 모듈(153) 아래에 위치해서 흐름선(F)을 따라서 제 3 논리 영역(D3)의 선택된 집적회로 모듈(153)과 물리적 접촉 및/ 또는 전기적 접속을 할 수 있다. 이를 통해서, 상기 제 3 논리 영역(D3)의 선택된 집적회로 모듈(153)의 다른 면(S2) 상에 방열 부재(105)들은 제 3 논리 영 역(D3)의 나머지 집적회로 모듈(156)의 일 면(S1) 상에 제 3 다른 접속 패턴(55)들과 물리적인 접촉 및/ 또는 전기적인 접속을 할 수 있다. 상기 제 3 논리 영역(D3)의 나머지 집적회로 모듈(156)은 적어도 하나일 수 있다. 상기 제 3 논리 영역(D3)의 집적회로 모듈들(153, 156)은 제 3 논리 영역(D3)의 반도체 집적회로 장치(158)를 구성할 수 있다. 상기 집적회로 모듈들(153, 156)은 그 모듈들(153, 156)에 발생되는 구동 열을 관통 플러그(29)들, 그리고 제 1 및 2 비아들(44, 78)을 통해서 강제적으로 외부로 방출시킬 수 있다.
도 36 을 참조하면, 상기 제 4 상부 접속 패턴(55)들이 도 32 와 같이 형성된 후에, 본 발명의 실시예들에 따라서 상기 제 4 논리 영역(D4)의 모듈 기판(8)의 다른 면(S2) 상에 제 2 층간절연막(65)을 형성할 수 있다. 상기 제 2 층간절연막(65)은 관통 플러그(29)들을 덮도록 형성될 수 있다. 상기 제 2 층간절연막(65) 상에 포토 및 식각 공정들을 수행해서 제 2 비아 홀(74)들을 형성할 수 있다. 상기 제 2 비아 홀(74)들은 제 4 관통 플러그(29)들을 노출시키도록 형성될 수 있다. 상기 제 2 비아 홀(74)들을 채우도록 제 2 층간절연막(65) 상에 제 4 도전막을 형성할 수 있다. 상기 제 4 도전막 상에 식각 공정을 수행해서 제 2 비아(78)들을 형성할 수 있다. 상기 제 2 비아(78)들은 제 2 비아 홀(74)들을 채우도록 형성될 수 있다. 상기 제 2 비아(78)들을 덮도록 제 2 층간절연막(65) 상에 제 5 도전막을 형성할 수 있다. 상기 제 5 도전막 상에 포토 및 식각 공정들을 수행해서 수동 소자(93, 96 또는 99; Passive Device)를 형성할 수 있다. 상기 수동 소자(93, 96 또는 99)는 제 2 비아(78)들을 덮으면서 제 2 층간절연막(65)을 노출시키도록 형성될 수 있다.
본 발명의 실시예들에 따라서, 상기 제 4 관통 플러그(29)들, 제 1 비아(44)들, 제 4 상부 접속 패턴(55)들, 제 2 비아(78)들 및 수동 소자(93, 96 또는 99)는 모듈 기판(8)과 함께 제 4 논리 영역(D4)의 선택된 집적회로 모듈(153)을 도 36 과 같이 구성할 수 있다. 이때에, 상기 제 4 논리 영역(D4)의 선택된 집적회로 모듈(153) 내 제 4 관통 플러그(29)들, 제 4 상부 접속 패턴(55)들 및 수동 소자(93, 96 또는 99)는 제 4 회로 영역(15, 17 또는 19), 그리고 제 1 및 2 비아 홀들(42, 74)을 통해서 도 13, 14 또는 15 의 절단선 Ⅳ-Ⅳ', Ⅴ-Ⅴ' 또는 Ⅵ-Ⅵ' 를 따라 전기적으로 직렬 접속될 수 있다. 상기 제 4 회로 영역(15, 17 또는 19)은 일측 및 타측에 각각 배치되는 제 1 및 2 접속 노드들과 전기적으로 접속할 수 있다. 상기 제 1 접속 노드는 제 4 선택된 상부 접속 패턴(55) 및 제 4 선택된 관통 플러그(29)를 가질 수 있다. 상기 제 2 접속 노드는 제 4 나머지 상부 접속 패턴(55) 및 제 4 나머지 관통 플러그(29)를 가질 수 있다. 상기 제 1 및 2 접속 노드들은 도 36 의 제 1 및 2 비아들(44, 78)을 더 가질 수 있다. 상기 회로 영역(15, 17 또는 19)은 특별한 관통 플러그, 특별한 비아들 및 특별한 접속 패턴들(도면에 미 도시)과 전기적으로 접속할 수 있다. 상기 제 4 선택된 상부 접속 패턴(55)은 제 4 논리 영역(D4)의 선택된 집적회로 모듈(153)의 입력 단자 또는 출력 단자일 수 있다. 상기 제 4 나머지 상부 접속 패턴(55)은 제 4 논리 영역(D4)의 선택된 집적회로 모듈(153)의 출력 단자 또는 입력 단자일 수 있다. 상기 제 1 및 2 접속 노드들은 그 노드들 사이에 위치하는 수동 소자(93, 96 또는 99)와 전기적으로 접속할 수 있다.
본 발명의 실시예들에 따라서, 상기 제 4 논리 영역(D4)의 선택된 집적회로 모듈(153)과 동일한 구조를 가지는 제 4 논리 영역(D4)의 나머지 집적회로 모듈(156)을 도 36 과 같이 형성할 수 있다. 상기 제 4 논리 영역(D4)의 나머지 집적회로 모듈(156)은 도 13, 14 또는 15 의 절단선 Ⅳ-Ⅳ', Ⅴ-Ⅴ' 또는 Ⅵ-Ⅵ' 를 따라서 수직적으로 볼 때에 도 36 과 같은 구조를 가질 수 있다. 상기 제 4 논리 영역(D4)의 나머지 집적회로 모듈(156)은 제 4 논리 영역(D4)의 선택된 집적회로 모듈(153) 대비 다른 모듈 기판(8), 제 4 다른 관통 플러그(29)들, 다른 비아들(44, 78) 및 제 4 다른 상부 접속 패턴(55)들, 다른 수동 소자(93, 96 또는 99)를 가질 수 있다. 상기 제 4 논리 영역(D4)의 나머지 집적회로 모듈(156)은 제 4 논리 영역(D4)의 선택된 집적회로 모듈(153) 아래에 위치해서 흐름선(F)을 따라서 제 4 논리 영역(D4)의 선택된 집적회로 모듈(153)과 전기적 접속을 할 수 있다. 상기 제 4 논리 영역(D4)의 나머지 집적회로 모듈(156)은 적어도 하나일 수 있다. 이를 통해서, 상기 제 4 논리 영역(D4)의 집적회로 모듈들(153, 156)은 제 4 논리 영역(D4)의 반도체 집적회로 장치(158)를 구성할 수 있다. 상기 제 4 회로 영역(15, 17 또는 19)들은 특별한 관통 플러그들, 특별한 비아들 및 특별한 접속 패턴들을 통해서 집적회로 모듈들(153, 156)을 전기적으로 병렬 접속시킬 수 있다.
다시 도 36 을 참조하면, 상기 제 5 상부 접속 패턴(55)이 도 32 와 같이 형성된 후에, 본 발명의 실시예들에 따라서 상기 제 5 논리 영역(D5)의 모듈 기판(8)의 다른 면(S2) 상에 제 2 층간절연막(65)을 형성할 수 있다. 상기 제 2 층간절연 막(65)은 제 5 관통 플러그(29)를 덮도록 형성될 수 있다. 상기 제 2 층간절연막(65) 상에 포토 및 식각 공정들을 수행해서 제 2 비아 홀(74)을 형성할 수 있다. 상기 제 2 비아 홀(74)은 제 5 관통 플러그(29)를 노출시키도록 형성될 수 있다. 상기 제 2 비아 홀(74)을 채우도록 제 2 층간절연막(65) 상에 제 4 도전막을 형성할 수 있다. 상기 제 4 도전막 상에 식각 공정을 수행해서 제 2 비아(78)를 형성할 수 있다. 상기 제 2 비아(78)는 제 2 비아 홀(74)을 채우도록 형성될 수 있다. 상기 제 2 비아(78)를 덮도록 제 2 층간절연막(65) 상에 제 5 도전막을 형성할 수 있다. 상기 제 5 도전막 상에 포토 및 식각 공정들을 수행해서 제 5 하부 접속 패턴(85)을 형성할 수 있다. 상기 제 5 하부 접속 패턴(85)은 제 2 비아(78)를 덮으면서 제 2 층간절연막(65)을 노출시키도록 형성될 수 있다.
본 발명의 실시예들에 따라서, 상기 제 5 논리 영역(D5)의 선택된 집적회로 모듈(153) 내 제 5 관통 플러그(29), 제 1 및 2 비아 홀들(42, 74), 제 5 상부 접속 패턴(55) 및 제 5 하부 접속 패턴(85)은 선택된 집적회로 모듈(153)의 제 5 회로 영역(도면에 미 도시)과 전기적으로 접속될 수 있다. 이를 위해서, 상기 제 5 상부 접속 패턴(55)은 제 5 논리 영역(D5)의 선택된 집적회로 모듈(153)의 제 5 회로 영역과 전기적으로 접속하도록 배치될 수 있다. 상기 제 5 상부 접속 패턴(55)은 제 5 논리 영역(D5)의 선택된 집적회로 모듈(153)의 입력 단자 또는 출력 단자일 수 있다. 상기 제 5 하부 접속 패턴(85)은 제 5 논리 영역(D5)의 선택된 집적회로 모듈(153)의 출력 단자 또는 입력 단자일 수 있다.
본 발명의 실시예들에 따라서, 상기 제 5 논리 영역(D5)의 선택된 집적회로 모듈(153)과 동일한 구조를 가지는 제 5 논리 영역(D5)의 나머지 집적회로 모듈(156)을 도 36 과 같이 형성할 수 있다. 상기 제 5 논리 영역(D5)의 나머지 집적회로 모듈(156)은 도 16 의 절단선 Ⅶ-Ⅶ' 를 따라서 수직적으로 볼 때에 도 36 과 같은 구조를 가질 수 있다. 상기 제 5 논리 영역(D5)의 나머지 집적회로 모듈(156)은 제 5 논리 영역(D5)의 선택된 집적회로 모듈(153) 대비 다른 모듈 기판(8), 제 5 다른 관통 플러그(29), 다른 비아들(44, 78) 및 제 5 다른 접속 패턴들(55, 85)을 가질 수 있다. 상기 제 5 논리 영역(D5)의 나머지 집적회로 모듈(156)은 제 5 논리 영역(D5)의 선택된 집적회로 모듈(153) 아래에 위치해서 흐름선(F)을 따라서 제 5 논리 영역(D5)의 선택된 집적회로 모듈(153)과 전기적 접속을 할 수 있다. 이를 통해서, 상기 제 5 논리 영역(D5)의 선택된 집적회로 모듈(153)의 다른 면(S2) 상에 제 5 하부 접속 패턴(105)은 제 5 논리 영역(D5)의 나머지 집적회로 모듈(156)의 일 면(S1) 상에 제 5 다른 접속 패턴(55)과 물리적인 접촉 및/ 또는 전기적인 접속을 할 수 있다. 상기 집적회로 모듈들(153, 156) 내 관통 플러그(29)들, 비아들((44, 78) 및 접속 패턴들(55, 85)은 집적회로 모듈들(153, 156)을 전기적으로 병렬시킬 수 있다. 상기 제 5 논리 영역(D5)의 나머지 집적회로 모듈(156)은 적어도 하나일 수 있다. 상기 제 5 논리 영역(D5)의 집적회로 모듈들(153, 156)은 제 5 논리 영역(D5)의 반도체 집적회로 장치(158)를 구성할 수 있다.
도 1 내지 4 는 각각이 본 발명에 따르는 직렬 회로형의 반도체 집적회로 장치 내 구성 요소들을 보여주는 개략도들이다.
도 5 내지 8 은 각각이 본 발명에 따르는 병렬 회로형의 반도체 집적회로 장치 내 구성 요소들을 보여주는 개략도들이다.
도 9 는 도 1 내지 도 8 의 구성 요소들을 가지는 집적회로 모듈을 보여주는 배치도이다.
도 10 내지 16 은 각각이 도 9 의 논리 영역들에 위치되는 도 1 내지 8 의 구성 요소들을 보여주는 배치도들이다.
도 17 내지 20 은 각각이 도 10 내지 16 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ' 및 Ⅶ-Ⅶ' 를 따라서 반도체 집적회로 장치를 보여주는 단면도들이다.
도 21 내지 36 은 각각이 도 10 내지 16 의 절단선들 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ' 및 Ⅶ-Ⅶ' 를 따라서 반도체 집적회로 장치의 형성방법을 설명해주는 단면도들이다.

Claims (25)

  1. 제 1 및 2 논리 영역들을 한정하되, 상기 제 1 논리 영역에 제 1 회로 영역 및 제 1 관통 플러그, 그리고 상기 제 2 논리 영역에 제 2 회로 영역 및 제 2 관통 플러그를 가지는 모듈 기판; 및
    상기 제 1 및 2 관통 플러그들을 통해서 상기 제 1 및 2 회로 영역들과 전기적으로 접속하도록 상기 제 1 논리 영역 내 상기 모듈 기판의 일 면 및 다른 면 상에 제 1 접속 패턴들 그리고 제 2 논리 영역 내 상기 모듈기판의 상기 일 면 및 상기 다른 면 상에 제 2 접속 패턴들을 포함하되,
    상기 제 1 논리 영역의 상기 제 1 접속 패턴들 중 일부는 상기 모듈 기판을 따라서 연장하면서 서로 중첩하고,
    상기 제 2 논리 영역의 상기 제 2 접속 패턴들은 상기 모듈 기판을 사이에 두고 서로 중첩하도록 배치되고,
    상기 모듈 기판 그리고 상기 제 1 및 2 접속 패턴들은 상기 제 1 및 2 논리 영역들을 가지는 집적회로 모듈을 구성하고,
    상기 모듈 기판의 상기 일 면 상에서 상기 모듈 기판 및 제1 및 2 접속 패턴들 사이에 개재되는 제1 층간 절연막, 그리고 상기 모듈 기판의 상기 다른 면 상에서 상기 모듈 기판 및 제1 및 2 접속 패턴들 사이에 개재되는 제2 층간 절연막을 더 포함하고,
    상기 제1 논리 영역의 상기 집적 회로 모듈에서,
    상기 제1 접속 패턴들은 제1 선택된 상부 접속 패턴, 제1 나머지 상부 접속 패턴 및 제1 하부 접속 패턴이고,
    상기 제1 선택된 상부 접속 패턴은 상기 모듈 기판의 상기 제1 층간 절연막 상에 위치해서 상기 제1 회로 영역의 일측과 전기적으로 접속하고,
    상기 제1 나머지 상부 접속 패턴은 상기 모듈 기판의 상기 제1 층간 절연막 상에 위치해서 상기 제1 회로 영역의 타측 및 상기 제1 관통 플러그의 일측과 전기적으로 접속하고, 및
    상기 제1 하부 접속 패턴은 상기 모듈 기판의 상기 제2 층간 절연막 상에 위치해서 상기 제1 선택된 상부 접속 패턴과 중첩하도록 상기 제1 관통 플러그의 타측과 전기적으로 접속하는 것이 특징인 반도체 집적회로 장치.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서,
    상기 제 2 논리 영역의 상기 집적회로 모듈에서,
    상기 제 2 접속 패턴들은 상기 제 2 상부 접속 패턴 및 상기 제 2 하부 접속 패턴이고,
    상기 제 2 상부 접속 패턴은 상기 제 1 층간절연막 상에 위치해서 상기 제 2 회로 영역의 일측 및 상기 제 2 관통 플러그와 전기적으로 접속하고, 및
    상기 제 2 하부 접속 패턴은 상기 제 2 층간절연막 상에 위치해서 상기 제 2 관통 플러그와 전기적으로 접속하는 것을 특징으로 하는 반도체 집적회로 장치.
  5. 제1 항에 있어서,
    상기 제 1 및 2 논리 영역들을 가지는 상기 집적회로 모듈 아래에 적어도 하나 위치해서 상기 집적 회로 모듈과 전기적으로 접속하는 상기 제 1 및 2 논리 영역들을 가지는 다른 집적회로 모듈을 더 포함하되,
    상기 다른 집적 회로 모듈은 다른 모듈 기판, 상기 다른 모듈 기판의 일 면 및 다른 면 상에 제 1 및 2 다른 층간절연막들, 그리고 상기 제 1 및 2 다른 층간절연막들 상에 제 1 및 2 다른 접속 패턴들을 가지고,
    상기 다른 모듈 기판은 제 1 및 2 다른 관통 플러그들 그리고 제 1 및 2 다른 회로 영역들을 가지고, 및
    상기 제 1 및 2 다른 접속 패턴들은 상기 다른 모듈 기판 상에서 상기 제 1 및 2 접속 패턴들과 동일 개수로 위치하는 것이 특징인 반도체 집적회로 장치.
  6. 제 5 항에 있어서,
    상기 제 1 및 2 다른 회로 영역들, 상기 제 1 및 2 다른 관통 플러그들, 그리고 상기 제 1 및 2 다른 접속 패턴들은 상기 다른 모듈 기판, 상기 제 1 및 2 다른 층간절연막들에서 상기 제 1 및 2 회로 영역들, 상기 제 1 및 2 관통 플러그들 그리고 상기 제 1 및 2 접속 패턴들과 동일한 접속 관계를 가지고,
    상기 제 1 및 2 다른 회로 영역들, 상기 제 1 및 2 다른 관통 플러그들, 그리고 상기 제 1 및 2 다른 접속 패턴들은 상기 집적회로 모듈 및 상기 다른 집적회로 모듈을 통해서 상기 제 1 및 2 회로 영역들, 상기 제 1 및 2 관통 플러그들 그리고 상기 제 1 및 2 접속 패턴들과 함께 상기 제 1 논리 영역 내 직렬 회로들 및 상기 제 2 논리 영역 내 병렬 회로들을 구성하는 것을 특징으로 하는 반도체 집적회로 장치.
  7. 제 6 항에 있어서,
    상기 집적회로 모듈 및 상기 다른 집적회로 모듈의 각각에 제 3 논리 영역을 더 포함하되,
    상기 제 3 논리 영역의 집적회로 모듈은 상기 모듈 기판에 제 3 회로 영역들 및 제 3 관통 플러그들, 그리고 상기 제 1 및 2 층간절연막들 상에 제 3 접속 패턴들을 가지고, 및
    상기 제 3 논리 영역의 다른 집적회로 모듈은 상기 다른 모듈 기판에 제 3 다른 회로 영역들 및 제 3 다른 관통 플러그들, 그리고 상기 제 1 및 2 다른 층간절연막들 상에 제 3 다른 접속 패턴들을 가지는 것을 특징으로 하는 반도체 집적회로 장치.
  8. 제 7 항에 있어서,
    상기 제 3 접속 패턴들은 제 3 선택된 상부 접속 패턴, 제 3 특별한 상부 접속 패턴, 제 3 다른 상부 접속 패턴, 제 3 나머지 상부 접속 패턴 및 제 3 하부 접속 패턴이고,
    상기 제 3 선택된 상부 접속 패턴, 상기 제 3 특별한 상부 접속 패턴, 상기 제 3 다른 상부 접속 패턴 및 상기 나머지 상부 접속 패턴은 상기 제 1 층간절연막 상에 배치되고, 및
    상기 제 3 하부 접속 패턴은 상기 제 2 층간절연막 상에 배치되는 것이 특징인 반도체 집적회로 장치.
  9. 제 8 항에 있어서,
    상기 제 3 선택된 상부 접속 패턴은 제 3 선택된 회로 영역의 일측과 전기적으로 접속하고, 상기 제 3 특별한 상부 접속 패턴은 상기 제 3 선택된 회로 영역의 타측 및 제 3 선택된 관통 플러그의 일측과 전기적으로 접속하고,
    상기 제 3 다른 상부 접속 패턴은 상기 제 3 선택된 관통 플러그의 타측 및 제 3 나머지 회로 영역의 일측과 전기적으로 접속하고, 상기 제 3 나머지 상부 접속 패턴은 상기 제 3 나머지 회로 영역의 타측 및 제 3 나머지 관통 플러그의 일측과 전기적으로 접속하고, 및
    상기 제 3 하부 접속 패턴은 상기 제 3 나머지 관통 플러그의 타측과 전기적으로 접속하고, 상기 제 3 선택된 상부 접속 패턴 및 상기 제 3 하부 접속 패턴은 서로 중첩하는 것이 특징인 반도체 집적회로 장치.
  10. 제 9 항에 있어서,
    상기 제 3 다른 회로 영역들, 상기 제 3 다른 관통 플러그들 및 상기 제 3 다른 접속 패턴들은 상기 다른 모듈 기판, 상기 제 1 및 2 다른 층간절연막들에서 상기 제 3 회로 영역들, 상기 제 3 관통 플러그들 및 상기 제 3 접속 패턴들과 동일한 개수 및 동일한 접속 관계를 가지고, 및
    상기 제 3 다른 회로 영역들, 상기 제 3 다른 관통 플러그들 및 상기 제 3 다른 접속 패턴들은 상기 집적회로 모듈 및 상기 다른 집적회로 모듈을 통해서 상기 제 3 회로 영역들, 상기 제 3 관통 플러그들 및 상기 제 3 접속 패턴들과 함께 상기 제 3 논리 영역 내 직렬 회로들을 구성하는 것이 특징인 반도체 집적회로 장치.
  11. 제 10 항에 있어서,
    상기 집적회로 모듈 및 상기 다른 집적회로 모듈의 각각에 제 4 논리 영역을 더 포함하되,
    상기 제 4 논리 영역의 집적회로 모듈은 상기 모듈 기판에 제 4 회로 영역 및 제 4 관통 플러그들, 상기 제 1 층간절연막 상에 제 4 접속 패턴들, 그리고 상기 제 2 층간절연막 상에 수동 소자를 가지고, 및
    상기 제 4 논리 영역의 다른 집적회로 모듈은 상기 다른 모듈 기판에 제 4 다른 회로 영역 및 제 4 다른 관통 플러그들, 그리고 상기 제 1 다른 층간절연막 상에 제 4 다른 접속 패턴들, 그리고 상기 제 2 다른 층간절연막 상에 다른 수동 소자를 가지고,
    상기 수동 소자 및 상기 다른 수동 소자의 각각은 인덕터, 커패시터 및 레지스터 중 하나인 것이 특징으로 하는 반도체 집적회로 장치.
  12. 제 11 항에 있어서,
    상기 제 4 접속 패턴들은 상기 제 1 층간절연막 상에 위치하는 제 4 상부 접속 패턴 및 제 4 하부 접속 패턴이고, 상기 제 4 상부 접속 패턴은 상기 제 4 회로 영역의 일측 및 제 4 선택된 관통 플러그의 일측과 전기적으로 접속하고, 및
    상기 제 4 하부 접속 패턴은 상기 제 4 회로 영역의 타측 및 제 4 나머지 관통 플러그의 일측과 전기적으로 접속하고, 상기 제 4 선택된 관통 플러그의 타측 및 상기 제 4 나머지 관통 플러그의 타측은 상기 수동 소자의 일측 및 타측과 전기적으로 각각 접속하는 것이 특징인 반도체 집적회로 장치.
  13. 제 12 항에 있어서,
    상기 제 4 다른 회로 영역, 상기 제 4 다른 관통 플러그들, 상기 다른 접속 패턴들 및 상기 다른 수동 소자는 상기 다른 모듈 기판, 상기 제 1 및 2 다른 층간절연막들에서 상기 제 4 회로 영역, 상기 제 4 관통 플러그들, 상기 접속 패턴들 및 상기 수동 소자와 동일한 개수 및 동일한 접속 관계를 가지고, 및
    상기 제 4 다른 회로 영역, 상기 제 4 다른 관통 플러그들, 상기 다른 접속 패턴들 및 상기 다른 수동 소자는 상기 집적회로 모듈 및 상기 다른 집적회로 모듈을 통해서 상기 제 4 회로 영역, 상기 제 4 관통 플러그들, 상기 접속 패턴들 및 상기 수동 소자와 함께 상기 제 4 논리 영역 내 병렬 회로들을 구성하는 것이 특징인 반도체 집적회로 장치.
  14. 논리 영역을 가지는 모듈 기판을 준비하되, 상기 모듈 기판은 그 기판을 기준으로 서로에 대해서 반대 방향들을 향하는 일 면 및 다른 면을 가지도록 형성되고,
    상기 모듈 기판의 상기 일 면 상에 제 1 층간절연막 및 상부 접속 패턴을 차례로 형성하되, 상기 상부 접속 패턴은 상기 제 1 층간절연막을 통해서 상기 모듈 기판과 전기적으로 접속하도록 형성되고, 및
    상기 모듈 기판의 상기 다른 면 상에 제 2 층간절연막 및 하부 접속 패턴을 차례로 형성하는 것을 포함하되,
    상기 모듈 기판은 집적회로를 가지도록 형성되고, 상기 하부 접속 패턴은 상기 모듈 기판, 그리고 상기 제 1 및 2 층간절연막들을 통해서 상기 상부 접속 패턴과 전기적으로 접속되고,
    상기 모듈 기판, 상기 제 1 및 2 층간절연막들 그리고 상기 상부 및 하부 접속 패턴들은 상기 논리 영역을 가지는 집적회로 모듈로 형성되고
    상기 논리 영역을 가지는 상기 집적회로 모듈 아래에 적어도 하나 위치해서 상기 집적 회로 모듈과 전기적으로 접속하는 상기 논리 영역을 가지는 다른 집적회로 모듈을 형성하는 것을 더 포함하되,
    상기 다른 집적 회로 모듈은 다른 모듈 기판, 상기 다른 모듈 기판의 일 면 및 다른 면 상에 제 1 및 2 다른 층간절연막들, 그리고 상기 제 1 및 2 층간절연막들 상에 다른 접속 패턴들을 가지도록 형성되고,
    상기 다른 모듈 기판은 상기 모듈 기판과 동일한 집적회로를 가지도록 형성되고, 상기 다른 접속 패턴들은 상기 다른 모듈 기판 상에서 상기 상부 및 하부 접속 패턴들과 동일 개수로 형성되는 것이 특징인 반도체 집적회로 장치의 형성방법.
  15. 삭제
  16. 제 14 항에 있어서,
    상기 다른 접속 패턴들은 상기 다른 모듈 기판, 상기 제 1 및 2 다른 층간절연막들에서 상기 상부 및 하부 접속 패턴들과 동일한 접속 관계를 가지도록 형성되고,
    상기 다른 접속 패턴들은 상기 집적회로 모듈 및 상기 다른 집적회로 모듈을 통해서 상기 다른 접속 패턴들과 함께 상기 논리 영역 내 직렬 및 병렬 회로들 중 하나로 구성되는 것이 특징인 반도체 집적회로 장치의 형성방법.
  17. 제 16 항에 있어서,
    상기 모듈 기판을 준비하는 것은,
    회로 영역을 가지는 기저판을 준비하고,
    상기 기저판의 주 표면으로부터 상기 기저판의 하부를 향해서 연장하는 플러그를 형성하고, 및
    상기 기저판의 상기 하부를 평탄화시키도록 상기 플러그를 식각해서 관통 플러그를 형성하는 것을 포함하되,
    상기 관통 플러그는 상기 회로 영역의 주변에 위치해서 상기 모듈 기판의 일 면 및 다른 면을 통해서 노출되도록 형성되고,
    상기 다른 모듈 기판은 상기 관통 플러그 및 상기 회로 영역에 대응하는 다른 관통 플러그 및 다른 회로 영역을 가지도록 형성되고,
    상기 논리 영역은 제 1 내지 5 논리 영역들로 세분되고, 및
    상기 회로 영역, 상기 관통 플러그 그리고 상기 상부 및 하부 접속 패턴들은 상기 제 1 내지 5 논리 영역들의 각각에서 상기 다른 회로 영역, 상기 다른 관통 플러그 그리고 상기 다른 접속 패턴들과 서로 대응해서 세분되는 것이 특징인 반도체 집적회로 장치의 형성방법.
  18. 제 17 항에 있어서,
    상기 제 1 논리 영역인 경우에,
    상기 상부 및 하부 접속 패턴들은 상기 모듈 기판 상에서 제 1 선택된 상부 접속 패턴, 제 1 나머지 상부 접속 패턴 및 제 1 하부 접속 패턴으로 세분되고,
    상기 제 1 선택된 상부 접속 패턴, 상기 제 1 나머지 상부 접속 패턴 및 상기 제 1 하부 접속 패턴은 상기 다른 모듈 기판 상에서 제 1 다른 접속 패턴들과 대응되고,
    상기 제 1 선택된 상부 접속 패턴은 상기 모듈 기판의 상기 제 1 층간절연막 상에 위치해서 제 1 회로 영역의 일측과 전기적으로 접속하도록 형성되고,
    상기 제 1 나머지 상부 접속 패턴은 상기 모듈 기판의 상기 제 1 층간절연막 상에 위치해서 상기 제 1 회로 영역의 타측 및 제 1 관통 플러그의 일측과 전기적으로 접속하도록 형성되고,
    상기 제 1 하부 접속 패턴은 상기 모듈 기판의 상기 제 2 층간절연막 상에 위치해서 상기 제 1 선택된 상부 접속 패턴과 중첩하도록 상기 제 1 관통 플러그의 타측과 전기적으로 접속하도록 형성되고, 및
    상기 제 1 논리 영역의 집적회로는 상기 모듈 기판에서 상기 제 1 관통 플러그 및 상기 제 1 회로 영역으로 그리고 상기 다른 모듈 기판에서 제 1 다른 관통 플러그 및 제 1 다른 회로 영역으로 이루어지는 것이 특징인 반도체 집적회로 장치의 형성방법.
  19. 제 18 항에 있어서,
    상기 제 2 논리 영역인 경우에,
    상기 상부 및 하부 접속 패턴들은 상기 모듈 기판 상에서 제 2 상부 접속 패턴 및 제 2 하부 접속 패턴으로 세분되고,
    상기 제 2 상부 접속 패턴 및 상기 제 2 하부 접속 패턴은 상기 다른 모듈 기판 상에서 제 2 다른 접속 패턴들과 대응되고,
    상기 제 2 상부 접속 패턴은 상기 제 1 층간절연막 상에 위치해서 상기 제 2 회로 영역의 일측 및 제 2 관통 플러그와 전기적으로 접속하고,
    상기 제 2 하부 접속 패턴은 상기 제 2 층간절연막 상에 위치해서 상기 제 2 관통 플러그와 전기적으로 접속하고, 및
    상기 제 2 논리 영역의 집적회로는 상기 모듈 기판에서 상기 제 2 관통 플러그 및 상기 제 2 회로 영역으로 그리고 상기 다른 모듈 기판에서 제 2 다른 관통 플러그 및 제 2 다른 회로 영역으로 이루어지는 것이 특징인 반도체 집적회로 장치의 형성방법.
  20. 제 19 항에 있어서,
    상기 제 3 논리 영역인 경우에,
    상기 상부 및 하부 접속 패턴들은 상기 모듈 기판 상에서 제 3 선택된 상부 접속 패턴, 제 3 특별한 상부 접속 패턴, 제 3 다른 상부 접속 패턴, 나머지 상부 접속 패턴 및 제 3 하부 접속 패턴으로 세분되고,
    상기 제 3 선택된 상부 접속 패턴, 상기 제 3 특별한 상부 접속 패턴, 상기 제 3 다른 상부 접속 패턴, 상기 나머지 상부 접속 패턴 및 상기 제 3 하부 접속 패턴은 상기 다른 모듈 기판 상에 제 3 다른 접속 패턴들과 대응되고,
    상기 제 3 선택된 상부 접속 패턴은 제 3 선택된 회로 영역의 일측과 전기적으로 접속하고, 상기 제 3 특별한 상부 접속 패턴은 상기 제 3 선택된 회로 영역의 타측 및 제 3 선택된 관통 플러그의 일측과 전기적으로 접속하도록 형성되고,
    상기 제 3 다른 상부 접속 패턴은 상기 제 3 선택된 관통 플러그의 타측 및 제 3 나머지 회로 영역의 일측과 전기적으로 접속하고, 상기 제 3 나머지 상부 접속 패턴은 상기 제 3 나머지 회로 영역의 타측 및 제 3 나머지 관통 플러그의 일측과 전기적으로 접속하도록 형성되고,
    상기 제 3 하부 접속 패턴은 상기 제 3 나머지 관통 플러그의 타측과 전기적으로 접속하고, 상기 제 3 선택된 상부 접속 패턴 및 상기 제 3 하부 접속 패턴은 서로 중첩하도록 형성되고, 및
    상기 제 3 논리 영역의 집적회로는 상기 모듈 기판에서 상기 제 3 관통 플러그들 및 상기 제 3 회로 영역들로 그리고 상기 다른 모듈 기판에서 제 3 다른 관통 플러그들 및 제 3 다른 회로 영역들로 이루어지는 것이 특징인 반도체 집적회로 장치의 형성방법.
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Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7083425B2 (en) 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7968460B2 (en) 2008-06-19 2011-06-28 Micron Technology, Inc. Semiconductor with through-substrate interconnect
US8674482B2 (en) * 2008-11-18 2014-03-18 Hong Kong Applied Science And Technology Research Institute Co. Ltd. Semiconductor chip with through-silicon-via and sidewall pad
US8328218B2 (en) * 2009-07-13 2012-12-11 Columbia Cycle Works, LLC Commuter vehicle
US9799562B2 (en) * 2009-08-21 2017-10-24 Micron Technology, Inc. Vias and conductive routing layers in semiconductor substrates
KR101019991B1 (ko) 2009-09-30 2011-03-09 주식회사 하이닉스반도체 반도체 장치 및 그 제어 방법
JP5715334B2 (ja) * 2009-10-15 2015-05-07 ルネサスエレクトロニクス株式会社 半導体装置
WO2011049710A2 (en) 2009-10-23 2011-04-28 Rambus Inc. Stacked semiconductor device
KR20110085481A (ko) * 2010-01-20 2011-07-27 삼성전자주식회사 적층 반도체 패키지
KR101027698B1 (ko) * 2010-01-29 2011-04-12 주식회사 하이닉스반도체 반도체 장치 및 그 제어 방법
US8907457B2 (en) 2010-02-08 2014-12-09 Micron Technology, Inc. Microelectronic devices with through-substrate interconnects and associated methods of manufacturing
US10181454B2 (en) * 2010-03-03 2019-01-15 Ati Technologies Ulc Dummy TSV to improve process uniformity and heat dissipation
KR101212061B1 (ko) * 2010-06-09 2012-12-13 에스케이하이닉스 주식회사 반도체 칩 및 그 반도체 패키지와 이를 이용한 스택 패키지
JP2012083243A (ja) * 2010-10-13 2012-04-26 Elpida Memory Inc 半導体装置及びそのテスト方法
US9170744B1 (en) 2011-04-06 2015-10-27 P4tents1, LLC Computer program product for controlling a flash/DRAM/embedded DRAM-equipped system
US9158546B1 (en) 2011-04-06 2015-10-13 P4tents1, LLC Computer program product for fetching from a first physical memory between an execution of a plurality of threads associated with a second physical memory
US8930647B1 (en) 2011-04-06 2015-01-06 P4tents1, LLC Multiple class memory systems
US9164679B2 (en) 2011-04-06 2015-10-20 Patents1, Llc System, method and computer program product for multi-thread operation involving first memory of a first memory class and second memory of a second memory class
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US9176671B1 (en) 2011-04-06 2015-11-03 P4tents1, LLC Fetching data between thread execution in a flash/DRAM/embedded DRAM-equipped system
US8481425B2 (en) 2011-05-16 2013-07-09 United Microelectronics Corp. Method for fabricating through-silicon via structure
US8822336B2 (en) 2011-06-16 2014-09-02 United Microelectronics Corp. Through-silicon via forming method
US8828745B2 (en) 2011-07-06 2014-09-09 United Microelectronics Corp. Method for manufacturing through-silicon via
US9417754B2 (en) 2011-08-05 2016-08-16 P4tents1, LLC User interface system, method, and computer program product
JP2014535174A (ja) 2011-11-15 2014-12-25 ヘンケル アイピー アンド ホールディング ゲゼルシャフト ミット ベシュレンクテル ハフツング 熱的絶縁層を用いて組み立てられた電子デバイス
KR102025592B1 (ko) 2011-11-15 2019-09-27 헨켈 아이피 앤드 홀딩 게엠베하 단열 층을 구비하여 조립된 전자 장치
US8518823B2 (en) 2011-12-23 2013-08-27 United Microelectronics Corp. Through silicon via and method of forming the same
US8609529B2 (en) 2012-02-01 2013-12-17 United Microelectronics Corp. Fabrication method and structure of through silicon via
US8691600B2 (en) 2012-05-02 2014-04-08 United Microelectronics Corp. Method for testing through-silicon-via (TSV) structures
US8691688B2 (en) 2012-06-18 2014-04-08 United Microelectronics Corp. Method of manufacturing semiconductor structure
US9275933B2 (en) 2012-06-19 2016-03-01 United Microelectronics Corp. Semiconductor device
US8900996B2 (en) 2012-06-21 2014-12-02 United Microelectronics Corp. Through silicon via structure and method of fabricating the same
US8525296B1 (en) 2012-06-26 2013-09-03 United Microelectronics Corp. Capacitor structure and method of forming the same
US8912844B2 (en) 2012-10-09 2014-12-16 United Microelectronics Corp. Semiconductor structure and method for reducing noise therein
US9035457B2 (en) 2012-11-29 2015-05-19 United Microelectronics Corp. Substrate with integrated passive devices and method of manufacturing the same
US8716104B1 (en) 2012-12-20 2014-05-06 United Microelectronics Corp. Method of fabricating isolation structure
US9223363B2 (en) * 2013-03-16 2015-12-29 Henkel IP & Holding GmbH Electronic devices assembled with heat absorbing and/or thermally insulating composition
US8884398B2 (en) 2013-04-01 2014-11-11 United Microelectronics Corp. Anti-fuse structure and programming method thereof
US9287173B2 (en) 2013-05-23 2016-03-15 United Microelectronics Corp. Through silicon via and process thereof
US9123730B2 (en) 2013-07-11 2015-09-01 United Microelectronics Corp. Semiconductor device having through silicon trench shielding structure surrounding RF circuit
US9024416B2 (en) 2013-08-12 2015-05-05 United Microelectronics Corp. Semiconductor structure
US8916471B1 (en) 2013-08-26 2014-12-23 United Microelectronics Corp. Method for forming semiconductor structure having through silicon via for signal and shielding structure
US9048223B2 (en) 2013-09-03 2015-06-02 United Microelectronics Corp. Package structure having silicon through vias connected to ground potential
US9117804B2 (en) 2013-09-13 2015-08-25 United Microelectronics Corporation Interposer structure and manufacturing method thereof
TWI657132B (zh) 2013-12-19 2019-04-21 德商漢高智慧財產控股公司 具有基質及經密封相變材料分散於其中之組合物及以其組裝之電子裝置
US9343359B2 (en) 2013-12-25 2016-05-17 United Microelectronics Corp. Integrated structure and method for fabricating the same
US10340203B2 (en) 2014-02-07 2019-07-02 United Microelectronics Corp. Semiconductor structure with through silicon via and method for fabricating and testing the same
US10411954B2 (en) * 2015-10-13 2019-09-10 International Business Machines Corporation Pattern based network configuration
US10602039B2 (en) * 2016-09-19 2020-03-24 Microsoft Technology Licensing, Llc Ultra-compact image sensor assembly for thin profile devices
TWI620356B (zh) * 2016-10-07 2018-04-01 欣興電子股份有限公司 封裝結構及其製作方法
KR20180069629A (ko) * 2016-12-15 2018-06-25 삼성전자주식회사 반도체 장치
JP6432623B2 (ja) * 2017-03-15 2018-12-05 日本電気株式会社 積層モジュール、積層方法、冷却給電機構、積層モジュール搭載基板
US10685905B2 (en) 2018-01-24 2020-06-16 Toyota Motor Engineering & Manufacturing North America, Inc. Multi-layer cooling structure including through-silicon vias through a plurality of directly-bonded substrates and methods of making the same
US10157817B1 (en) 2018-01-26 2018-12-18 Toyota Motor Engineering & Manufacturing North America, Inc. Chip-scale cooling device having through-silicon vias and flow directing features
KR102059968B1 (ko) 2018-04-05 2019-12-27 한국과학기술연구원 중적외선을 이용한 반도체 칩간 광통신 기술
US10615248B1 (en) * 2018-09-26 2020-04-07 International Business Machines Corporation On-die capacitor for a VLSI chip with backside metal plates
KR20230118406A (ko) * 2022-02-04 2023-08-11 삼성전자주식회사 인터포저 인쇄 회로 기판을 포함하는 전자 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010058584A (ko) * 1999-12-30 2001-07-06 마이클 디. 오브라이언 반도체패키지
KR20020066095A (ko) * 2001-02-09 2002-08-14 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
JP2002538634A (ja) * 1999-03-04 2002-11-12 アルテラ・コーポレーション プログラマブルロジック集積回路デバイスの相互接続ならびに入力／出力リソース
JP2005285295A (ja) 2004-03-31 2005-10-13 Hitachi Ltd 半導体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300792B1 (en) 1999-02-06 2001-10-09 Altera Corporation Programmable input/output pin signal multiplexing/demultiplexing circuitry for integrated circuits
US6407576B1 (en) 1999-03-04 2002-06-18 Altera Corporation Interconnection and input/output resources for programmable logic integrated circuit devices
US6480027B1 (en) 1999-03-04 2002-11-12 Altera Corporation Driver circuitry for programmable logic devices
US6366120B1 (en) 1999-03-04 2002-04-02 Altera Corporation Interconnection resources for programmable logic integrated circuit devices
US6323680B1 (en) 1999-03-04 2001-11-27 Altera Corporation Programmable logic device configured to accommodate multiplication
US6359468B1 (en) 1999-03-04 2002-03-19 Altera Corporation Programmable logic device with carry look-ahead
JP2001077301A (ja) 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
JP3964085B2 (ja) 1999-12-09 2007-08-22 大日本印刷株式会社 プリント配線基板、及びプリント配線基板の製造方法
KR20030012238A (ko) 2001-07-31 2003-02-12 주식회사 글로텍 수동소자 내장형 패키지
JP3908147B2 (ja) 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置及びその製造方法
KR100508682B1 (ko) * 2002-11-20 2005-08-17 삼성전자주식회사 더미 와이어를 이용한 열방출형 적층 칩 패키지
JP2005026445A (ja) 2003-07-02 2005-01-27 North:Kk 多層配線板とその製造方法
US7111149B2 (en) * 2003-07-07 2006-09-19 Intel Corporation Method and apparatus for generating a device ID for stacked devices
JP3990347B2 (ja) 2003-12-04 2007-10-10 ローム株式会社 半導体チップおよびその製造方法、ならびに半導体装置
US7432592B2 (en) * 2005-10-13 2008-10-07 Intel Corporation Integrated micro-channels for 3D through silicon architectures
US7952184B2 (en) * 2006-08-31 2011-05-31 Micron Technology, Inc. Distributed semiconductor device methods, apparatus, and systems
US8130527B2 (en) * 2008-09-11 2012-03-06 Micron Technology, Inc. Stacked device identification assignment

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002538634A (ja) * 1999-03-04 2002-11-12 アルテラ・コーポレーション プログラマブルロジック集積回路デバイスの相互接続ならびに入力／出力リソース
KR20010058584A (ko) * 1999-12-30 2001-07-06 마이클 디. 오브라이언 반도체패키지
KR20020066095A (ko) * 2001-02-09 2002-08-14 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
JP2005285295A (ja) 2004-03-31 2005-10-13 Hitachi Ltd 半導体装置

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