KR100783276B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자는, 소자가 삽입될 수 있는 적어도 두 개의 홀이 형성된 반도체 기판과, 반도체 기판의 홀에 삽입된 복수의 소자와, 복수의 소자를 전기적으로 연결하는 연결전극과, 연결된 복수의 소자와 외부 간의 신호를 연결하기 위한 패드부를 포함한다.
또한 본 발명에 의하면, 반도체 기판의 홀에 삽입된 소자는 SiP 형태로 적층된 소자이며, 반도체 기판의 홀에 삽입된 소자의 표면은 동일 높이로 형성된다.
또한 본 발명에 의하면, 소자는 SiP 형태로 적층된 이미지 센서, SiP 형태로 적층되어 캐패시터 셀을 구비하는 소자, SiP 형태로 적층되어 인덕터 셀을 구비하는 소자, CPU, SRAM, DRAM, Flash Memory, Logic Devices, Power IC, Control IC, Sensor Chip 을 포함하는 그룹 중에서 선택된 소자이다.
또한 본 발명에 따른 반도체 소자 제조방법은, 소자가 삽입될 수 있는 적어도 두 개의 홀이 형성된 반도체 기판을 제공하는 단계와, 반도체 기판의 홀에 복수의 소자를 삽입하는 단계와, 복수의 소자를 전기적으로 연결하는 연결전극 및 연결된 복수의 소자와 외부 간의 신호를 연결하기 위한 패드부를 형성하는 단계를 포함한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and fabricating method thereof}
도 1은 종래 반도체 소자 제조방법에 의하여 제조된 SiP(System In a Package) 형태의 반도체 소자를 개념적으로 나타낸 도면.
도 2 및 도 3은 SbI(System by Interconnection)의 개념을 설명하기 위한 도면.
도 4는 본 발명에 따른 SiP 형태로 적층된 이미지 센서를 개념적으로 나타낸 도면.
도 5는 본 발명에 따른 SiP 형태로 적층된 캐패시터 소자를 구비하는 반도체 소자를 개념적으로 나타낸 도면.
도 6은 본 발명에 따른 SiP 형태로 적층된 인덕터 소자를 구비하는 반도체 소자를 개념적으로 나타낸 도면.
도 7 및 도 8은 본 발명에 따른 SiP 형태와 SbI 형태가 결합되어 소자가 집적된 반도체 소자의 예를 개념적으로 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
11... 인터포저 13, 31, 1010... 제 1 소자
15, 33, 1020... 제 2 소자 17, 1030... 제 3 소자
35, 300, 600, 900, 1071, 1073, 1075... 연결전극
100, 400, 700... 제 1 기판 110, 410, 710, 1000... 반도체 기판
111... 포토 다이오드 셀 113, 413, 713... 관통전극
115... 컬러필터 117, 417, 717, 1080... 보호막
200, 500, 800... 제 2 기판 210, 510, 810... 트랜지스터층
220, 520, 820... 제 1 메탈층 230, 530, 830... 제 2 메탈층
240, 540, 840... 제 3 메탈층 411... 캐패시터 셀
411a... 상부전극 411b... 하부전극
415, 715... 절연막 711... 인덕터 셀
1040... 제 4 소자 1060... 패드부
본 발명은 반도체 소자 및 그 제조방법에 관한 것이다.
도 1은 종래 반도체 소자 제조방법에 의하여 제조된 SiP(System In a Package) 형태의 반도체 소자를 개념적으로 나타낸 도면이다.
종래 SiP 형태의 반도체 소자는, 도 1에 나타낸 바와 같이, 인터포저(interposer)(11), 제 1 소자(13), 제 2 소자(15), 제 3 소자(17)를 포함한다.
상기 제 1 내지 제 3 소자(13)(15)(17)는 예를 들어, CPU, SRAM, DRAM, Frash Memory, Logic LSI, Power IC, Control IC, Analog LSI, MM IC, CMOS RF-IC, Sensor Chip, MEMS Chip 등에서 선택된 어느 하나일 수 있다.
상기 제 1 소자(13)와 제 2 소자(15), 제 2 소자(15)와 제 3 소자(17) 간에는 각 소자 간의 신호연결을 위한 연결수단이 형성되어 있다.
상기 각 소자 간의 신호연결을 위한 연결수단의 하나로서 관통전극(through via)이 제시될 수 있다. 상기 관통전극은 상기 소자를 관통하여 형성된 전극으로서, 해당 소자와 상부에 적층되는 소자를 전기적으로 연결하는 기능을 수행할 수 있다. 또한 상기 관통전극은 해당 소자와 하부에 적층되는 소자를 전기적으로 연결하는 기능을 수행할 수도 있다.
그런데, SiP(System In a Package) 형태의 반도체 소자에 있어서, 각기 크기가 다른 소자들을 수직으로 쌓아 올리는데 문제가 있으며, 또한 중간에 적층된 소자들의 열 방출이 어렵다는 문제점이 있다.
본 발명은 제조 공정을 단순화 시키고 제조 효율을 향상시키며, 시스템 레벨의 고집적 소자를 구현할 수 있는 반도체 소자 및 그 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 반도체 소자는, 소자가 삽입될 수 있는 적어도 두 개의 홀이 형성된 반도체 기판; 상기 반도체 기판의 홀에 삽입된 복수의 소자; 상기 복수의 소자를 전기적으로 연결하는 연결전극; 상기 연결된 복수의 소자와 외부 간의 신호를 연결하기 위한 패드부; 를 포함한다.
또한 본 발명에 의하면, 상기 반도체 기판의 홀에 삽입된 소자는 SiP 형태로 적층된 소자이다.
또한 본 발명에 의하면, 상기 반도체 기판의 홀에 삽입된 소자의 표면은 동일 높이로 형성된다.
또한 본 발명에 의하면, 상기 소자는 SiP 형태로 적층된 이미지 센서, SiP 형태로 적층되어 캐패시터 셀을 구비하는 소자, SiP 형태로 적층되어 인덕터 셀을 구비하는 소자, CPU, SRAM, DRAM, Flash Memory, Logic Devices, Power IC, Control IC, Sensor Chip 을 포함하는 그룹 중에서 선택된 소자이다.
또한 본 발명에 의하면, 상기 연결전극 위에 형성된 보호막을 더 포함한다.
또한 본 발명에 의하면, 상기 연결전극은 Al, Ti/TiN/Al/Ti/TiN, Ti/Al/Ti/TiN, Ti/Al/TiN, Ti/TiN/Al/Ti, Ti/TiN/Al/TiN, Cu, TaN/Cu/TaN을 포함하는 그룹 중에서 선택된 물질로 형성된다.
또한 상기 목적을 달성하기 위하여 본 발명에 따른 반도체 소자 제조방법은, 소자가 삽입될 수 있는 적어도 두 개의 홀이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판의 홀에 복수의 소자를 삽입하는 단계; 상기 복수의 소자를 전기적으로 연결하는 연결전극 및 상기 연결된 복수의 소자와 외부 간의 신호를 연결하기 위한 패드부를 형성하는 단계; 를 포함한다.
또한 본 발명에 의하면, 상기 반도체 기판의 홀에 삽입된 소자는 SiP 형태로 적층된 소자이다.
또한 본 발명에 의하면, 상기 반도체 기판의 홀에 삽입된 소자의 표면은 동 일 높이로 형성된다.
또한 본 발명에 의하면, 상기 소자는 SiP 형태로 적층된 이미지 센서, SiP 형태로 적층되어 캐패시터 셀을 구비하는 소자, SiP 형태로 적층되어 인덕터 셀을 구비하는 소자, CPU, SRAM, DRAM, Flash Memory, Logic Devices, Power IC, Control IC, Sensor Chip 을 포함하는 그룹 중에서 선택된 소자이다.
또한 본 발명에 의하면, 상기 연결전극 위에 보호막을 형성하는 단계를 더 포함한다.
또한 본 발명에 의하면, 상기 연결전극은 Al, Ti/TiN/Al/Ti/TiN, Ti/Al/Ti/TiN, Ti/Al/TiN, Ti/TiN/Al/Ti, Ti/TiN/Al/TiN, Cu, TaN/Cu/TaN을 포함하는 그룹 중에서 선택된 물질로 형성된다.
이와 같은 본 발명에 의하면, 제조 공정을 단순화 시키고 제조 효율을 향상시키며, 시스템 레벨의 고집적 소자를 구현할 수 있는 반도체 소자 및 그 제조방법을 제공할 수 있는 장점이 있다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
본 발명에서는 SiP(System In a Package) 형태로 소자를 수직적으로 집적하는 방안과, SbI(System by Interconnection) 형태로 소자를 수평적으로 집적하는 방안을 병행함으로써, 보다 효율적으로 집적된 반도체 소자 및 그 제조방법을 제시하고자 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 실시 예를 상세히 설명한다.
도 2 및 도 3은 SbI(System by Interconnection)의 개념을 설명하기 위한 도면이다.
SbI(System by Interconnection) 이란, 도 2 및 도 3에 나타낸 바와 같이, 각기 다른 웨이퍼에 제조된 단위 소자들(CPU, SRAM, DRAM, Flash Memory, Logic Devices, Power IC, Control IC, Sensor Chip 등)을 연결전극을 통하여 연결(Metal Interconnection)하여 소자를 집적하는 방법을 말한다.
하나의 예로서 SbI 이란, 제 1 소자(31)와 제 2 소자(33)를 각각 별도의 반도체 기판에서 제조하고 연결전극(35)을 통하여 상기 제 1 소자(31)와 제 2 소자(33)를 전기적으로 연결함으로써, 요구되는 기능을 처리할 수 있도록 집적된 반도체 소자를 제조할 수 있는 방안을 나타낸다.
SiP 형태로 적층된 반도체 소자의 예를 도 4 내지 도 6에 나타내었다. 도 4는 SiP 형태로 적층된 이미지 센서를 나타낸 것이고, 도 5는 SiP 형태로 적층된 캐패시터 소자를 구비하는 반도체 소자를 나타낸 것이고, 도 6은 SiP 형태로 적층된 인덕터 소자를 구비하는 반도체 소자를 나타낸 것이다.
도 4는 본 발명에 따른 SiP 형태로 적층된 이미지 센서를 개념적으로 나타낸 도면이다.
본 발명에 따른 SiP 형태로 적층된 이미지 센서는, 도 4에 나타낸 바와 같이, 제 1 기판(100), 제 2 기판(200), 연결전극(300)을 포함한다. 상기 연결전극(300)은 상기 제 1 기판(100)에 형성된 포토 다이오드 셀(111)과 상기 제 2 기판(200)에 형성된 로직 회로부를 연결시킨다. 상기 연결전극(300)은 상기 제 1 기판(100)에 형성된 관통전극(113)을 통하여 상기 포토 다이오드 셀(111)과 전기적으로 연결된다. 상기 연결전극(300)은 로직 회로부를 구성하는 상기 제 3 메탈층(240)을 이루는 최상부 전극과 연결된다.
본 발명에 따른 이미지 센서 제조방법에 의하면, 포토 다이오드 셀(111), 관통전극(113), 컬러필터(115)를 포함하는 제 1 기판(100)을 제조한다.
먼저, 반도체 기판(110)의 상부 영역에 포토 다이오드 셀(111)을 형성한다. 그리고, 상기 포토 다이오드 셀(111)에 연결되며 상기 반도체 기판(110)을 관통하는 관통전극(113)을 형성한다.
상기 관통전극(113)은 상기 반도체 기판(110)에 대한 패턴공정, 식각공정, 메탈형성 공정 등을 순차적으로 진행함으로써 형성될 수 있다. 이와 같은 공정은 이미 공지된 것으로서 본 발명의 주요 관심사가 아니므로 여기서는 그 상세한 설명은 생략하기로 한다.
이때, 상기 관통전극(113)은 W, Cu, Al, Ag, Au 등의 물질 중에서 선택된 어느 하나 이상의 물질로 형성될 수 있다. 상기 관통전극(113)은 CVD, PVD, 증 발(Evaporation), ECP 등의 방법을 통하여 증착될 수 있다. 또한, 상기 관통전극(113)의 배리어 금속으로는 TaN, Ta, TiN, Ti, TiSiN 등이 이용될 수 있으며, CVD, PVD, ALD 등의 방법을 통하여 형성될 수 있다.
이어서, 상기 포토 다이오드 셀(111) 위에 컬러필터(115)를 형성하고, 상기 컬러필터(115) 위에 보호막(117)을 형성한다.
한편, 본 발명에 따른 이미지 센서 제조방법에 의하면, 트랜지스터층(210), 제 1 메탈층(220), 제 2 메탈층(230), 제 3 메탈층(240)을 포함하는 제 2 기판(200)을 제조한다.
상기 트랜지스터층(210)과 상기 제 1, 제 2, 제 3 메탈층(220)(230)(240)은 신호처리를 위한 로직 회로부를 형성할 수 있다. 여기서는 상기 제 1, 제 2, 제 3 메탈층(220)(230)(240)이 형성된 경우를 예로서 도시하였으나, 메탈층의 숫자는 설계에 따라 줄어들 수도 있으며, 더 늘어나게 될 수도 있다.
상기 트랜지스터층(210)에는 트랜지스터가 상기 제 1 기판(100)에 구비된 포토 다이오드 셀(111)에 대응되어 형성된다. 상기 트랜지스터는 상기 포토 다이오드 셀(111) 영역에 대응되어 형성되며, 그 필요에 따라 1, 2, 4 또는 다양한 숫자로 형성될 수 있다. 본 발명에 의하면, 종래 구조에 비하여 상기 포토 다이오드 셀(111)의 영역이 크게 형성될 수 있으므로, 형성되는 트랜지스터의 숫자는 제한할 필요가 없게 된다. 이에 따라, 필요하다면 이미지 센서의 특성 향상을 위하여 아주 많은 숫자의 트랜지스터를 형성할 수 있는 자유도가 확보된다. 또한 로직 회로부를 구성하기 위하여 미세회로 공정을 사용할 필요도 없어지게 된다.
본 발명에 따른 이미지 센서는, 도 4에 나타낸 바와 같이, 포토 다이오드 셀(111) 위에 로직 회로부가 위치하지 않게 된다. 이와 같이 포토 다이오드 셀(111)이 추가적인 장애물 없이 외부광에 직접 노출될 수 있으므로 본 발명에 따른 이미지 센서는 별도의 마이크로 렌즈를 구비하지 않아도 되는 장점이 있다.
한편, 도 5는 본 발명에 따른 SiP 형태로 적층된 캐패시터 소자를 구비하는 반도체 소자를 개념적으로 나타낸 도면이다.
본 발명에 따른 SiP 형태로 적층된 캐패시터 소자가 구비된 반도체 소자는, 도 5에 나타낸 바와 같이, 제 1 기판(400), 제 2 기판(500), 연결전극(600)을 포함한다. 상기 연결전극(600)은 상기 제 1 기판(400)에 형성된 캐패시터 셀(411)과 상기 제 2 기판(500)에 형성된 회로부를 연결시킨다. 상기 연결전극(600)은 상기 제 1 기판(400)에 형성된 관통전극(413)을 통하여 상기 캐패시터 셀(411)과 전기적으로 연결된다. 상기 연결전극(600)은 회로부를 구성하는 제 3 메탈층(540)을 이루는 최상부 전극과 연결된다.
본 발명에 따른 반도체 소자 제조방법에 의하면, 캐패시터 셀(411), 관통전극(413)을 포함하는 제 1 기판(400)을 제조한다. 상기 캐패시터 셀(411)은 상부전극(411a) 및 하부전극(411b)을 포함할 수 있다. 상기 관통전극(413)은 상기 캐패시터 셀(411)을 이루는 상부전극(411a) 및 하부전극(411b)과 연결되며, 그 형성 위치는 필요에 따라 다양하게 변형될 수 있다.
상기 제 1 기판(400)을 제조하는 과정을 간략하게 살펴보면 다음과 같다.
먼저, 반도체 기판(410)에 하부전극(411b), 절연막(415), 상부전극(411a)을 형성한다. 상기 반도체 기판(410)과 상기 하부전극(411b) 사이에는 별도의 절연막이 형성될 수 있다.
그리고, 상기 캐패시터 셀(411)에 연결되며 상기 반도체 기판(410)을 관통하는 관통전극(413)을 형성한다. 상기 관통전극(413)은 상기 반도체 기판(410)에 대한 패턴공정, 식각공정, 메탈형성 공정, CMP 공정 등을 순차적으로 진행함으로써 형성될 수 있다. 이와 같은 공정은 이미 공지된 것으로서 본 발명의 주요 관심사가 아니므로 여기서는 그 상세한 설명은 생략하기로 한다.
이때, 상기 캐패시터 셀(411)을 이루는 상부전극(411a) 및 하부전극(411b)과, 상기 관통전극(413)은 W, Cu, Al, Ag, Au 등의 물질 중에서 선택된 어느 하나 이상의 물질로 형성될 수 있다. 상기 캐패시터 셀(411) 및 관통전극(413)은 CVD, PVD, 증발(Evaporation), ECP 등의 방법을 통하여 증착될 수 있다. 또한, 상기 캐패시터 셀(411) 및 관통전극(413)의 배리어 금속으로는 TaN, Ta, TiN, Ti, TiSiN 등이 이용될 수 있으며, CVD, PVD, ALD 등의 방법을 통하여 형성될 수 있다.
이어서, 상기 캐패시터 셀(411) 위에 보호막(417)을 형성한다.
또한, 본 발명에 따른 반도체 소자 제조방법에 의하면, 트랜지스터층(510), 제 1 메탈층(520), 제 2 메탈층(530), 제 3 메탈층(540)을 포함하는 제 2 기판(500)을 제조한다.
상기 트랜지스터층(510)과 상기 제 1, 제 2, 제 3 메탈층(520)(530)(540)은 신호처리를 위한 회로부를 형성할 수 있다. 여기서는 상기 제 1, 제 2, 제 3 메탈층(520)(530)(540)이 형성된 경우를 예로서 도시하였으나, 메탈층의 숫자는 설계에 따라 줄어들 수도 있으며, 더 늘어나게 될 수도 있다.
한편, 도 6은 본 발명에 따른 SiP 형태로 적층된 인덕터 소자를 구비하는 반도체 소자를 개념적으로 나타낸 도면이다.
본 발명에 따른 인덕터가 구비된 반도체 소자는, 도 6에 나타낸 바와 같이, 제 1 기판(700), 제 2 기판(800), 연결전극(900)을 포함한다. 상기 연결전극(900)은 상기 제 1 기판(700)에 형성된 인덕터 셀(711)과 상기 제 2 기판(800)에 형성된 RF 소자 회로부를 연결시킨다. 상기 연결전극(900)은 상기 제 1 기판(700)에 형성된 관통전극(713)을 통하여 상기 인덕터 셀(711)과 전기적으로 연결된다. 상기 연결전극(900)은 RF 소자 회로부를 구성하는 제 3 메탈층(840)을 이루는 최상부 전극과 연결된다.
본 발명에 따른 반도체 소자 제조방법에 의하면, 인덕터 셀(711), 관통전극(713)을 포함하는 제 1 기판(700)을 제조한다.
먼저, 반도체 기판(710)에 절연막(715)을 형성하고 인덕터 형성을 위한 패터닝을 수행한다. 식각 공정을 수행한 후, 인덕터 배리어 금속 증착 및 인덕터 금속막 충진을 수행한다. 결과물에 대한 CMP를 수행함으로써 인덕터 셀(711)을 형성할 수 있게 된다.
그리고, 상기 인덕터 셀(711)에 연결되며 상기 반도체 기판(710)을 관통하는 관통전극(713)을 형성한다. 상기 관통전극(713)은 상기 반도체 기판(710)에 대한 패턴공정, 식각공정, 메탈형성 공정, CMP 공정 등을 순차적으로 진행함으로써 형성될 수 있다. 이와 같은 공정은 이미 공지된 것으로서 본 발명의 주요 관심사가 아 니므로 여기서는 그 상세한 설명은 생략하기로 한다.
이때, 상기 인덕터 셀(711) 및 관통전극(713)은 W, Cu, Al, Ag, Au 등의 물질 중에서 선택된 어느 하나 이상의 물질로 형성될 수 있다. 상기 인덕터 셀(711) 및 관통전극(713)은 CVD, PVD, 증발(Evaporation), ECP 등의 방법을 통하여 증착될 수 있다. 또한, 상기 인덕터 셀(711) 및 관통전극(713)의 배리어 금속으로는 TaN, Ta, TiN, Ti, TiSiN 등이 이용될 수 있으며, CVD, PVD, ALD 등의 방법을 통하여 형성될 수 있다.
이어서, 상기 인덕터 셀(711) 위에 보호막(717)을 형성한다.
또한, 본 발명에 따른 반도체 소자 제조방법에 의하면, 트랜지스터층(810), 제 1 메탈층(820), 제 2 메탈층(830), 제 3 메탈층(840)을 포함하는 제 2 기판(800)을 제조한다.
상기 트랜지스터층(810)과 상기 제 1, 제 2, 제 3 메탈층(820)(830)(840)은 신호처리를 위한 RF 소자 회로부를 형성할 수 있다. 여기서는 상기 제 1, 제 2, 제 3 메탈층(820)(830)(840)이 형성된 경우를 예로서 도시하였으나, 메탈층의 숫자는 설계에 따라 줄어들 수도 있으며, 더 늘어나게 될 수도 있다.
한편, 본 발명에서는 상기에서 설명된 SiP 형태의 집적 소자나 개별 소자를 SbI 방식으로 집적할 수 있는 방안을 제시하고자 한다. 도 7 및 도 8은 본 발명에 따른 SiP 형태와 SbI 형태가 결합되어 소자가 집적된 반도체 소자의 예를 개념적으로 나타낸 도면이다.
본 발명에 따른 반도체 소자는, 소자가 삽입될 수 있는 적어도 두 개의 홀이 형성된 반도체 기판(1000)과, 상기 반도체 기판(1000)의 홀에 삽입된 제 1, 제 2, 제 3, 제 4 소자(1010)(1020)(1030)(1040)를 포함한다. 또한 본 발명에 따른 반도체 소자는 상기 제 1, 제 2, 제 3, 제 4 소자(1010)(1020)(1030)(1040)를 전기적으로 연결하는 연결전극(1071)(1073)(1074)과, 상기 연결된 제 1, 제 2, 제 3, 제 4 소자(1010)(1020)(1030)(1040)와 외부 간의 신호를 연결하기 위한 패드부(1060)를 포함한다. 여기서는 4 개의 소자가 상기 반도체 기판(1000)에 삽입된 경우를 예로서 나타내었으나, 그 삽입되는 소자의 숫자는 다양하게 변경이 가능하다.
상기 반도체 기판(1000)의 홀에 삽입된 제 1, 제 2, 제 3, 제 4 소자(1010)(1020)(1030)(1040)는 SiP 형태로 적층된 소자일 수 있으며, 적층되지 않은 단일 소자일 수 있다. 예로서, 상기 제 1, 제 2, 제 3, 제 4 소자(1010)(1020)(1030)(1040)는 SiP 형태로 적층된 이미지 센서, SiP 형태로 적층되어 캐패시터 셀을 구비하는 소자, SiP 형태로 적층되어 인덕터 셀을 구비하는 소자, CPU, SRAM, DRAM, Flash Memory, Logic Devices, Power IC, Control IC, Sensor Chip 을 포함하는 그룹 중에서 선택된 소자일 수 있다.
또한 본 발명에 의하면, 상기 반도체 기판(1000)의 홀에 삽입된 제 1, 제 2, 제 3, 제 4 소자(1010)(1020)(1030)(1040)의 표면은 동일 높이로 형성된다.
또한 본 발명에 의하면, 상기 연결전극(1071)(1073)(1075) 위에 형성된 보호막(1080)을 더 포함한다. 상기 연결전극은(1071)(1073)(1075) Al, Ti/TiN/Al/Ti/TiN, Ti/Al/Ti/TiN, Ti/Al/TiN, Ti/TiN/Al/Ti, Ti/TiN/Al/TiN, Cu, TaN/Cu/TaN을 포함하는 그룹 중에서 선택된 물질로 형성될 수 있다. Al 또는 Cu로 구성되는 금속층의 두께는 500~10000Å 수준으로 형성될 수 있으며, Ti 또는 TiN, Ta, TaN 등은 20~1000Å 수준을 형성될 수 있다. 상기 금속층은 PVD 또는 CVD 등의 방법으로 형성될 수 있다. 또한, 상기 보호막(1080)은 전기로, CVD, PVD 등의 방법으로 형성될 수 있으며, SiO2, BPSG, TEOS, SiN 등의 물질로 형성될 수 있다. 또한 상기 보호막(1080)의 두께는 0.3~5㎛의 수준으로 형성될 수 있다.
한편, 본 발명에 따른 반도체 소자 제조방법은, 소자가 삽입될 수 있는 적어도 두 개의 홀이 형성된 반도체 기판(1000)을 제공하는 단계와, 상기 반도체 기판(1000)의 홀에 복수의 소자(1010)(1020)(1030)(1040)를 삽입하는 단계와, 상기 복수의 소자(1010)(1020)(1030)(1040)를 전기적으로 연결하는 연결전극(1071)(1073)(1075) 및 상기 연결된 복수의 소자(1010)(1020)(1030)(1040)와 외부 간의 신호를 연결하기 위한 패드부(1060)를 형성하는 단계를 포함한다.
또한 본 발명에 의하면, 상기 연결전극(1071)(1073)(1075) 위에 보호막(1080)을 형성하는 단계를 더 포함하며, 상기 패드부(1060)가 형성된 영역에 대해서는 상기 보호막(1080)을 제거하는 단계가 수행된다.
이와 같이 본 발명에 따른 반도체 소자 및 그 제조방법에 의하면, SiP(System In a Package) 형태로 적층된 소자나 개별 소자를 SbI(System by Interconnection) 방식으로 연결시킴으로써, 보다 효율적으로 집적 소자를 형성할 수 있게 된다. 또한 SiP 형태의 적층 소자에서 문제가 되는 중간에 적층된 소자의 방열 문제도 용이하게 해결할 수 있게 된다.
이상의 설명에서와 같이 본 발명에 따른 반도체 소자 및 그 제조방법에 의하면, 제조 공정을 단순화 시키고 제조 효율을 향상시키며, 시스템 레벨의 고집적 소자를 구현할 수 있는 장점이 있다.

Claims (12)

  1. 소자가 삽입될 수 있는 적어도 두 개의 홀이 형성된 반도체 기판;
    상기 반도체 기판의 홀에 삽입된 복수의 소자;
    상기 복수의 소자를 전기적으로 연결하는 연결전극;
    상기 연결된 복수의 소자와 외부 간의 신호를 연결하기 위한 패드부;
    를 포함하며,
    상기 반도체 기판의 홀에 삽입된 소자 중에서 적어도 하나의 소자는 SiP 형태로 적층된 소자인 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 제 1항에 있어서,
    상기 반도체 기판의 홀에 삽입된 소자의 표면은 동일 높이로 형성된 것을 특징으로 하는 반도체 소자.
  4. 제 1항에 있어서,
    상기 소자는 SiP 형태로 적층된 이미지 센서, SiP 형태로 적층되어 캐패시터 셀을 구비하는 소자, SiP 형태로 적층되어 인덕터 셀을 구비하는 소자, CPU, SRAM, DRAM, Flash Memory, Logic Devices, Power IC, Control IC, Sensor Chip 을 포함 하는 그룹 중에서 선택된 소자인 것을 특징으로 하는 반도체 소자.
  5. 제 1항에 있어서,
    상기 연결전극 위에 형성된 보호막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 1항에 있어서,
    상기 연결전극은 Al, Ti/TiN/Al/Ti/TiN, Ti/Al/Ti/TiN, Ti/Al/TiN, Ti/TiN/Al/Ti, Ti/TiN/Al/TiN, Cu, TaN/Cu/TaN을 포함하는 그룹 중에서 선택된 물질로 형성된 것을 특징으로 하는 반도체 소자.
  7. 소자가 삽입될 수 있는 적어도 두 개의 홀이 형성된 반도체 기판을 제공하는 단계;
    상기 반도체 기판의 홀에 복수의 소자를 삽입하는 단계;
    상기 복수의 소자를 전기적으로 연결하는 연결전극 및 상기 연결된 복수의 소자와 외부 간의 신호를 연결하기 위한 패드부를 형성하는 단계;
    를 포함하며,
    상기 반도체 기판의 홀에 삽입된 소자 중에서 적어도 하나의 소자는 SiP 형태로 적층된 소자인 것을 특징으로 하는 반도체 소자 제조방법.
  8. 삭제
  9. 제 7항에 있어서,
    상기 반도체 기판의 홀에 삽입된 소자의 표면은 동일 높이로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제 7항에 있어서,
    상기 소자는 SiP 형태로 적층된 이미지 센서, SiP 형태로 적층되어 캐패시터 셀을 구비하는 소자, SiP 형태로 적층되어 인덕터 셀을 구비하는 소자, CPU, SRAM, DRAM, Flash Memory, Logic Devices, Power IC, Control IC, Sensor Chip 을 포함하는 그룹 중에서 선택된 소자인 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제 7항에 있어서,
    상기 연결전극 위에 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  12. 제 7항에 있어서,
    상기 연결전극은 Al, Ti/TiN/Al/Ti/TiN, Ti/Al/Ti/TiN, Ti/Al/TiN, Ti/TiN/Al/Ti, Ti/TiN/Al/TiN, Cu, TaN/Cu/TaN을 포함하는 그룹 중에서 선택된 물질로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
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