TWI460838B

TWI460838B - 半導體結構

Info

Publication number: TWI460838B
Application number: TW097147618A
Authority: TW
Inventors: Chien Li Kuo
Original assignee: United Microelectronics Corp
Priority date: 2008-12-08
Filing date: 2008-12-08
Publication date: 2014-11-11
Also published as: TW201023323A

Description

半導體結構

本發明提供一種半導體結構，特別是一種具有矽貫通電極與屏蔽件的半導體結構。

在現代的資訊社會中，由積體電路所構成的微處理機系統早已被普遍運用於生活的各個層面，例如自動控制之家電用品、行動通訊設備、個人電腦等，都有積體電路之蹤跡。而隨著科技的日益精進，以及人類社會對於電子產品的各種想像，使得積體電路也往更多元、更精密、更小型的方向發展。

一般所謂積體電路，是透過習知半導體製程中所生產的晶粒(die)而形成。製造晶粒的過程，係由生產一晶圓(wafer)開始：首先，在一片晶圓上區分出多個區域，並在每個區域上，透過各種半導體製程如沈積、微影、蝕刻或平坦化步驟，以形成各種所需之電路路線，接著，再對晶圓上的各個區域進行切割而成各個晶粒，並加以封裝成晶片(chip)，最後再將晶片電連至一電路板，如一印刷電路板(printed circuit board,PCB)，使晶片與印刷電路板的接腳(pin)電性連結後，便可執行各種程式化之處理。

為了提高晶片功能與效能，增加積集度以便在有限空間下能容納更多半導體元件，相關廠商開發出許多半導體晶片的堆疊技術，包括了覆晶封裝(Flip-Chip)技術、多晶片封裝(Multi-chip Package,MCP)技術、封裝堆疊(Package on Package,PoP)技術、封裝內藏封裝體(Package in Package,PiP)技術等，都可以藉由晶片或封裝體之間彼此的堆疊來增加單位體積內半導體元件的積集度。而在上述各種封裝架構下，近年來又發展一種稱為矽貫通電極(Through silicon via,TSV)之技術，可促進在封裝體中各晶片彼此之間的內部連結(interconnect)，以將堆疊效率進一步往上提升。

矽貫通電極原理是在晶圓中以蝕刻或雷射的方式形成通孔(Via)，再將導電材料如銅、多晶矽、鎢等填入通孔，最後則將晶圓或晶粒薄化並加以堆疊、結合(Bonding)，而成為3D立體之晶粒堆疊結構。由於應用矽貫通電極技術之各晶片內部線路之連結路徑最短，相較於其他堆疊技術，可使晶片間的傳輸速度更快、雜訊更小、效能更佳，是目前遠景看好的技術之一。

請參考第1圖，第1圖為習知具有矽貫通電極之晶粒堆疊示意圖。晶粒1具有一基底11，位於基底11之上包含有複數層金屬內連線層13，用以上下或左右連結晶粒1內部之主動或被動元件(未顯示)，並向上電連接一接觸墊15。基底11內部則包含複數個矽貫通電極14，每個矽貫通電極14係貫穿基底11，向上電性連結於金屬內連線層13，向下則電性連結一錫球16。

晶粒2則包含有一基底21、複數層金屬內連線層23、複數個矽貫通電極24、複數個接觸墊25以及複數個錫球26，其各元件的位置與連結關係與晶粒1相同。在晶粒1、2進行堆疊時，晶粒2之錫球26係向下電性接觸晶粒1的接觸墊15，使得晶粒1與晶粒2可上下導通連結，並形成一穩固之堆疊結構。當然，晶粒1還可以透過錫球16向下連結一封裝底板或一電路板(未顯示)，藉以提供外部電力或訊號之輸出/輸入。同樣地，晶粒2上方還可透過其接觸墊25而接觸其他晶粒(未顯示)，再進行多層之堆疊。

請參考第2圖，第2圖為習知具有矽貫通電極之晶粒剖面圖。晶粒1包含有一基底11、複數層金屬內連線層13、複數個矽貫通電極14、一電力傳輸層18以及一接觸墊15。複數層金屬內連線層13位於基底11上，用以上下或左右連結晶粒1內部之主動或被動元件。每個矽貫通電極14係貫穿基底11，向上電性連結於金屬內連線層13，向下則開口於基底11之一底表面；外部訊號透過矽貫通電極14，可向上導通至晶片1之金屬內連線層13。

在第2圖的區域A中，還包含有一電路區17。電路區17與金屬內連線層13連結，且內含有各種主動元件如電晶體、記憶體或各種被動元件如電感、電阻等，而可執行各種程式化之處理。在區域A所繪示的矽貫通電極14係為一訊號接腳(signal pin)，使得此矽貫通電極14接受到外部訊號後，先經由金屬內連線層13進入電路區17，並經電路區17內部半導體元件產生反應後，再傳輸至其他之金屬內連線層13，而完成程式化之處理。

而在區域B中，所繪示的矽貫通電極14係為一電力接腳(power pin)，係用以提供晶粒1各部位元件之電力。因此，相對於前述區域A之訊號接腳，作為電力接腳之矽貫通電極14常需傳輸較大電流，因此為確保傳輸效率，需設置一電阻較小、較厚之電源分配層18於晶粒1之上部，矽貫通電極14藉由下到上金屬內連線層13的傳輸連結至電力傳輸層18，以提供晶片內部電力之分布(intra die power distribution)。

但是，由於區域B之矽貫通電極14係作為一電力接腳，因此區域B之矽貫通電極14與金屬內連線層13流通之電流流量較大，相對的，容易對設置於四周的其他電路(如區域A之金屬內連線層13與電路區17)產生電磁效應之干擾與雜訊(electromagnetic interference,EMI)，而影響其正常運作，而這是一個需要解決與克服的問題。

因此，需提供一適當之半導體結構，能有效阻絕習知矽貫通電極14於傳輸電力時，對周遭之電路元件造成雜訊之問題。

根據本發明之申請專利範圍，本發明係揭露一種半導體結構，其包含有一基底、一電路區、至少一矽貫通電極以及一屏蔽件。電路區與矽貫穿電極皆設置於基底上，且矽貫穿電極貫穿基底。屏蔽件設置於該基底上且至少一部分位於該屏蔽件與該矽貫穿電極之間，用以屏蔽該電路區與該矽貫通電極。

本發明由於在矽貫通電極與電路區之間具有屏蔽件，故能有效阻絕習知矽貫通電極於傳輸電力時，對周遭之電路元件造成雜訊之問題。

在文中所描述對於圖形中相對元件之上下關係，在本領域之人皆應能理解其係指物件之相對位置而言，因此皆可以翻轉而呈現相同之構件，此皆應同屬本說明書所揭露之範圍，在此容先敘明。

請先參考第3圖，第3圖為本發明之半導體結構示意圖。本發明之半導體結構3包含有一基底31、至少一矽貫通電極34、複數層金屬內連線層33以及一電路區331。基底31的材質可為單晶矽(monocrystalline silicon)、砷化鎵(gallium arsenide,GaAs)或其他習知技藝所熟知之半導體材質。矽貫通電極34位於基底31之中並貫穿基底31，其材質通常為銅、多晶矽、鎢、鋁等導體，其外圍並具有一絕緣層341，以確保電力訊號傳輸時不會有漏電的情況。複數層金屬內連線層33位於基底31上，包含有一屏蔽件332以及一連接電路333。連接電路333包含有複數層金屬線路層以及複數個通孔，並電連接矽貫通電極34與一電源輸出/輸入墊35。電源輸入/輸出墊35位於基底31上，在本發明之較佳實施例中，係架設於連接電路333之上，其包含有一較厚之電力傳輸層351，負責傳輸電力至晶片之各處，其可包含有銅、鋁等導電材質。因此，外部之電源(箭頭A)透過矽貫通電極34，由下到上通過連接電路333而至電力傳輸層351，以提供晶片內部電力之分布。另外，電源輸入/輸出墊35還包含一接觸墊352，位於電力傳輸層351之上方，其材質可包含習知之鋁、銅等導電材質。如第1圖與第3圖所示，接觸墊352可於晶片堆疊時，再將電力傳輸至堆疊於上之另一晶片(未顯示)形成電連接。

本發明之半導體結構還包含一電路區331，內含有各種主動元件如電晶體、記憶體或各種被動元件如電感、電阻等，而可執行各種程式化之處理。由於作為電力接腳之矽貫通電極34，經由外部電源(箭頭A)，將大量電流經由連接電路333傳至電源輸入/輸出墊35時，會產生強大的電磁干擾(electromagnetic interference,EMI)，而對位於矽貫通電極34附近的半導體元件如電路區331產生干擾雜訊。因此本發明之半導體結構還包含有一屏蔽件332，以徹底改善此問題。屏蔽件332設置於複數層金屬內連線層33中，且屏蔽件332的最上端高於矽貫穿電極34，在本發明之較佳實施例中，屏蔽件332係設置於連接電路333與矽貫通電極34之外圍，當然，也可僅設置於連接電路333之外圍，或僅矽貫通電極34之外圍。如此一來，屏蔽件332對於所包圍之矽貫通電極34或連接電路333所流通之大量電流，便能夠有效屏蔽其耦合雜訊之產生。上述屏蔽件32之材質，一般而言係可選自於由銅、鋁、鎢、鈦、氮化鈦、鉭以及氮化鉭所組成的群組，端視產品結構設計與半導體製程之整合的相容性而定，但不以上述為限。

而在本發明之另一實施例中，矽貫通電極34也可毋需透過連接電路333而直接連結電源輸入/輸出墊35，如第4圖所示，電力傳輸(箭頭A)可直接經由矽貫通電極34直接連結至電源輸入/輸出墊35，進行電流的傳輸，屏蔽件332則設置在矽貫穿電極34之外圍，同樣也可達成屏蔽的效果。

而在本發明之又一實施例中，屏蔽件332可設置在電路區331之外圍，如第5圖所示，同樣可以避免電路區331受到矽貫通電極34與連接電路333之干擾。

關於本發明之屏蔽件332的形狀與排列，請參考第6圖至第10圖。其中第6圖至第7圖為依照第3圖之切線I位置所繪製之剖面圖；而第8圖至第10圖則為依照第3圖之切線J所繪製之剖面圖。切線I與切線J分別對應連接電路333之金屬線路層與通孔部位之剖面。

從剖面圖可以清楚看出，本發明之屏蔽件332可為連續之金屬環圖形，亦可為離散金屬塊圖形，如第6圖所繪示，屏蔽件332包含至少一連續之金屬環層，另外如第7圖所示，屏蔽件332包含至少一離散、不連續之金屬塊層。同樣的，若連接電路333之剖面為通孔(via)，也就是切線J之位置，屏蔽件332也可以包含至少一連續之金屬環層，如第8圖所示，或包含一離散、不連續之金屬塊層，如第9圖所示。

而關於屏蔽件332包圍的形狀，請參考第8圖與第10圖。一般而言，本發明之屏蔽件332包含至少一多邊形金屬層。於本發明之一實施例中，屏蔽件332包含至少一八邊形金屬層，如第8圖所示；而於本發明之另一實施例，屏蔽件332則包含至少一圓形金屬層，如第10圖所示。

因此，屏蔽件332之實施方式並不拘於上述實施例，而應包含各種「連續-離散」與「多邊形」結構之排列組合，皆可得到良好之屏蔽效果。此外，本發明之屏蔽件332亦不侷限於單層之結構，而可包含複數層之屏蔽結構。如第11圖所示，所例示為一具有多層之屏蔽結構。本發明之屏蔽結構包含有一第一屏蔽件3322與一第二屏蔽件3323。其中第一屏蔽件3322係為一連續之八邊型金屬層，而第二屏蔽件3323係為一離散之圓形金屬層，當然，還可視情況而進一步包含第三屏蔽件(未顯示)或第四屏蔽件(未顯示)，並藉由複數個屏蔽件332的組合搭配而得到良好的屏蔽效果。當然，各屏蔽件332之結構亦可為各種連續不連續，及各種多邊形所呈現圖樣之排列組合。

此外，本發明係利用各種金屬內連線製程，例如鋁製程、通孔插塞(via plug)製程、銅鑲嵌(Cu damascene)等製程，並調整所形成之複數層金屬線路層以及複數個連接各金屬層之通孔的佈局位置，即可有效整合於現行之半導體製程，而於此金屬內連線製程中，同時形成所需之屏蔽件332以及連接電路333。屏蔽件332與連接電路333的佈局圖案亦不侷限前述之連續或不連續之環狀圖案、塊狀圖案、多邊形圖案等、單層或多層圖案，而且本發明之屏蔽件332係設置於矽貫通電極34、連接電路333或電路區331之外圍，故能有效屏蔽矽貫通電極34於連接電路傳輸電力時所產生的電磁干擾(EMI)，避免影響電路區331。

此外，為加強屏蔽件332之屏蔽效果，本發明之屏蔽件332結構更可連接一信號接地3321，如第3圖所示。此信號接地3321可連接至最穩定的接地端，例如安裝有半導體封裝件的系統板(未顯示)的接地或晶片組級接地，以便更有效率地避免雜訊。再者，與系統板的接地之間還可再另行設置一高頻濾波器以選擇性地避免及移除高頻雜音。

綜上而言，本發明之半導體裝置，包含有一屏蔽件332，設置於矽貫通電極34或連接電路333之外圍，並具有一信號接地3321，故能有效阻絕習知矽貫通電極34於連接電路傳輸電力時，對周遭之電路元件(如電路區331)造成雜訊之問題。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

1,2‧‧‧晶粒

11,21‧‧‧基底

13,23‧‧‧金屬內連線層

14,24‧‧‧矽貫通電極

15,25‧‧‧接觸墊

16,26‧‧‧錫球

17‧‧‧電路區

18‧‧‧電力傳輸層

3‧‧‧半導體結構

31‧‧‧基底

33‧‧‧金屬內連線層

331‧‧‧電路區

332‧‧‧屏蔽件

3321‧‧‧信號接地

3322‧‧‧第一屏蔽件

3323‧‧‧第二屏蔽件

333‧‧‧連接電路

34‧‧‧矽貫通電極

341‧‧‧絕緣層

35‧‧‧電源輸入/輸出墊

351‧‧‧電力傳輸層

352‧‧‧接觸墊

第1圖為習知具有矽貫通電極之晶粒堆疊示意圖。

第2圖為習知具有矽貫通電極之晶粒剖面圖。

第3圖為本發明中半導體結構示意圖。

第4圖與第5圖為本發明半導體結構之另一實施例。

第6圖至第11圖為本發明中半導體結構屏蔽件之示意圖。

3．．．半導體結構

31．．．基底

33．．．金屬內連線層

331．．．電路區

332．．．屏蔽件

3321．．．信號接地

333．．．連接電路

34．．．矽貫通電極

341．．．絕緣層

35．．．電源輸入/輸出墊

351．．．電力傳輸層

352．．．接觸墊

Claims

一種半導體結構，包含：一基底；一電路區，設置於該基底上；至少一矽貫通電極，貫穿該基底，且位於該電路區旁；一第一屏蔽件，設置於該基底上且至少一部分位於該電路區與該矽貫通電極之間，其中該第一屏蔽件的最上端高於該矽貫穿電極。
如申請專利範圍第1項之半導體結構，另包含一電源輸出/輸入墊，設置於該基底之上，且該矽貫通電極係電連接該電源輸出/輸入墊。
如申請專利範圍第2項之半導體結構，另包含複數層金屬內連線層，且該等金屬內連線層包含：一第一金屬內連線用以構成該第一屏蔽件；以及一第二金屬內連線構成一連接電路，用以電連接該矽貫通電極與該電源輸出/輸入墊。
如申請專利範圍第3項之半導體結構，其中該第一屏蔽件係環設於該連接電路外圍。
如申請專利範圍第1項之半導體結構，其中該第一屏蔽件包含一多邊形金屬層。
如申請專利範圍第5項之半導體結構，其中該第一屏蔽件包含一八邊形金屬層。
如申請專利範圍第5項之半導體結構，其中該第一屏蔽件包含一圓形金屬層。
如申請專利範圍第1項之半導體結構，其中該第一屏蔽件包含一連續金屬層。
如申請專利範圍第1項之半導體結構，其中該第一屏蔽件包含一離散金屬層。
如申請專利範圍第1項之半導體結構，另包含至少一第二屏蔽件，各該第二屏蔽件包圍該第一屏蔽件。
如申請專利範圍第10項之半導體結構，其中至少一該第二屏蔽件包含一多邊型金屬層。
如申請專利範圍第11項之半導體結構，其中至少一該第二屏蔽件包含一八邊形金屬層。
如申請專利範圍第11項之半導體結構，其中至少一該第二屏蔽件包含一圓形金屬層。
如申請專利範圍第10項之半導體結構，其中至少一該第二屏蔽件包含一連續金屬層。
如申請專利範圍第10項之半導體結構，其中至少一該第二屏蔽件包含一離散金屬層。
如申請專利範圍第1項之半導體結構，其中該第一屏蔽件選自於由銅、鋁、鎢、鈦、氮化鈦、鉭以及氮化鉭所組成的群組。
如申請專利範圍第10項之半導體結構，其中該第二屏蔽件選自於由銅、鋁、鎢、鈦、氮化鈦、鉭以及氮化鉭所組成的群組。
如申請專利範圍第1項之半導體結構，其中該矽貫通電極電連接於一電源。
如申請專利範圍第1項之半導體結構，其中該第一屏蔽件電連接於一信號接地。
如申請專利範圍第10項之半導體結構，其中該第二屏蔽件電連接於一信號接地。