KR101418205B1 - 화합물 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

소스-드레인간을 흐르는 누설 전류를 억제할 수 있는 화합물 반도체 장치 및 그 제조 방법을 제공한다. 화합물 반도체 장치의 일 양태에는, 기판(11)과, 기판(11) 상방에 형성된 버퍼층(16)과, 버퍼층(16) 상방에 형성된 전자 주행층(17) 및 전자 공급층(18)과, 전자 공급층(18) 상방에 형성된 게이트 전극(20g), 소스 전극(20s) 및 드레인 전극(20d)이 형성되어 있다. 또한, 게이트 전극(20g), 소스 전극(20s) 및 드레인 전극(20d)으로부터 독립된 전위가 공급되어, 버퍼층(16)의 전위를 제어하는 매립 전극(14)이 형성되어 있다.

Description

화합물 반도체 장치 및 그 제조 방법{COMPOUND SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 화합물 반도체 장치 및 그 제조 방법에 관한 것이다.
질화물 반도체는, 높은 포화 전자 속도 및 와이드 밴드 갭 등의 특징을 갖고 있다. 이 때문에, 이들 특성을 이용하여 질화물 반도체를 고내압 및 고출력의 반도체 디바이스에 적용하는 것에 대하여 다양한 검토가 행해지고 있다. 예를 들면, 질화물 반도체의 1종인 GaN의 밴드 갭은 3.4eV로, Si의 밴드 갭(1.1eV) 및 GaAs의 밴드 갭(1.4eV)보다도 크다. 이 때문에, GaN은, 높은 파괴 전계 강도를 갖고 있어, 고전압 동작 및 고출력을 얻는 전원용의 반도체 디바이스의 재료로서 매우 유망하다.
질화물 반도체를 이용한 반도체 디바이스로서는, 전계 효과 트랜지스터, 특히 고전자 이동도 트랜지스터(High Electron Mobility Transistor : HEMT)에 대한 보고가 많이 이루어져 있다. 예를 들면, GaN계 HEMT에서는, GaN을 전자 주행층, AlGaN을 전자 공급층으로서 이용한 AlGaN/GaN-HEMT가 주목받고 있다. AlGaN/GaN-HEMT에서는, GaN과 AlGaN의 격자 상수차에 기인한 왜곡이 AlGaN에 발생한다. 그리고, 이 왜곡에 의해 발생한 피에조 분극 및 AlGaN의 자발 분극에 의해, 고농도의 2차원 전자 가스(2DEG)가 얻어진다. 그 때문에, AlGaN/GaN-HEMT는, 고효율의 스위치 소자, 전기 자동차용 등의 고내압 전력 디바이스 등으로서 기대되고 있다.
단, 결정성이 양호한 GaN 기판을 제조하는 것은 매우 곤란하다. 이 때문에, 종래, 질화물 반도체층, 예를 들면 GaN층 및 AlGaN층 등은, Si 기판, 사파이어 기판 또는 SiC 기판 상방에, 헤테로 에피택셜 성장에 의해 형성되어 있다. 특히 Si 기판은, 대구경이며 고품질의 것을 저비용으로 입수하기 쉽다. 이 때문에, Si 기판 상방에 GaN층 및 AlGaN층을 성장시킨 구조에 대한 연구가 활발히 행해지고 있다.
그러나, Si 기판을 이용한 종래의 GaN계 HEMT에서는, 소스-드레인간을 흐르는 누설 전류의 억제가 곤란하다.
일본 특허 출원 공개 제2008-235738호 공보 일본 특허 출원 공개 제2010-103236호 공보
본 발명의 목적은, 소스-드레인간을 흐르는 누설 전류를 억제할 수 있는 화합물 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
화합물 반도체 장치의 일 양태에는, 기판과, 상기 기판 상방에 형성된 버퍼층과, 상기 버퍼층 상방에 형성된 전자 주행층 및 전자 공급층과, 상기 전자 공급층 상방에 형성된 게이트 전극, 소스 전극 및 드레인 전극이 형성되어 있다. 또한, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극으로부터 독립된 전위가 공급되어, 상기 버퍼층의 전위를 제어하는 매립 전극이 형성되어 있다.
화합물 반도체 장치의 제조 방법의 일 양태에서는, 기판 상방에 버퍼층을 형성하고, 상기 버퍼층 상방에 전자 주행층 및 전자 공급층을 형성하고, 상기 전자 공급층 상방에 게이트 전극, 소스 전극 및 드레인 전극을 형성한다. 또한, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극으로부터 독립된 전위가 공급되어, 상기 버퍼층의 전위를 제어하는 매립 전극을 형성한다.
상기의 화합물 반도체 장치 등에 의하면, 매립 전극을 이용한 버퍼층의 전위의 제어에 의해, 소스-드레인간을 흐르는 누설 전류를 억제할 수 있다.
도 1은 제1 실시 형태에 따른 화합물 반도체 장치의 구조를 도시하는 단면도.
도 2는 제1 실시 형태에 따른 화합물 반도체 장치의 레이아웃을 도시하는 도면.
도 3은 드레인 전압과 드레인 전류의 관계를 나타내는 그래프.
도 4a는 제1 실시 형태에 따른 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 4b는 도 4a에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 4c는 도 4b에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 5는 제1 실시 형태의 변형예를 도시하는 단면도.
도 6은 제1 실시 형태의 다른 변형예의 레이아웃을 도시하는 도면.
도 7은 제1 실시 형태에 따른 화합물 반도체 장치의 제조 방법의 변형예를 공정순으로 도시하는 단면도.
도 8은 제2 실시 형태에 따른 화합물 반도체 장치의 레이아웃을 도시하는 도면.
도 9는 제2 실시 형태에 따른 화합물 반도체 장치의 구조를 도시하는 단면도.
도 10은 제1 실시 형태에서의 전위를 도시하는 단면도.
도 11은 전위의 변화를 도시하는 단면도.
도 12는 제3 실시 형태에 따른 화합물 반도체 장치의 구조를 도시하는 단면도.
도 13은 제4 실시 형태에 따른 디스크리트 패키지를 도시하는 도면.
도 14는 제5 실시 형태에 따른 PFC 회로를 도시하는 결선도.
도 15는 제6 실시 형태에 따른 전원 장치를 도시하는 결선도.
도 16은 제7 실시 형태에 따른 고주파 증폭기를 도시하는 결선도.
본원 발명자는, Si 기판을 이용한 종래의 GaN계 HEMT에서, 소스-드레인간을 흐르는 누설 전류의 억제가 곤란한 원인에 대하여 검토를 행하였다. 이 결과, GaN층 및 AlGaN층과 Si 기판 사이에 존재하는 버퍼층을 누설 전류가 흐르고 있는 것이 판명되었다. GaN층 및 AlGaN층과 Si 기판 사이에는, 큰 격자 상수의 차가 존재한다. 따라서, Si 기판 위에 그대로 GaN층 및 AlGaN층을 성장시켰던 것으로는, 양호한 결정성을 얻을 수 없다. 또한, GaN층 및 AlGaN층과 Si 기판 사이에는, 큰 열팽창 계수의 차가 존재한다. 한편, GaN층 및 AlGaN층의 에피택셜 성장에는, 고온에서의 처리가 필요로 된다. 이 때문에, 이 고온에서의 처리 시에, 열팽창 계수의 차에 기인하는 Si 기판의 휨 및 크랙 등이 발생하는 경우가 있다. 따라서, 종래의 GaN계 HEMT에서는, 이와 같은 격자 상수의 차 및 열팽창 계수의 차를 충분히 완화하기 위해서, GaN층 및 AlGaN층과 Si 기판 사이에 버퍼층이 형성되어 있고, 이 버퍼층이 누설 패스로 되어 있는 것이다. 버퍼층을 얇게 하면 누설 전류를 억제하는 것은 가능하지만, 그것으로는, 양호한 결정성을 얻는 것이 곤란해짐과 함께, 열처리 시에 휨 및 크랙 등이 발생하기 쉬워진다. 본원 발명자는, 이들 지견에 기초하여, 버퍼층을 얇게 하는 것이 아니라, 누설 패스 근방의 전위를 제어 가능한 구성을 채용하는 것에 상도하였다.
이하, 실시 형태에 대하여 첨부의 도면을 참조하면서 구체적으로 설명한다.
(제1 실시 형태)
우선, 제1 실시 형태에 대하여 설명한다. 도 1은 제1 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 구조를 도시하는 단면도이다. 도 2는 제1 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 레이아웃을 도시하는 도면이다.
제1 실시 형태에서는, 도 1의 (a)에 도시한 바와 같이, Si 기판 등의 기판(11) 위에 화합물 반도체 적층 구조(10)이 형성되어 있다. 화합물 반도체 적층 구조(10)에는, 초기층(12), 버퍼층(16), 전자 주행층(17) 및 전자 공급층(18)이 포함되어 있다. 초기층(12)으로서는, 예를 들면 두께가 200㎚ 정도의 AlN층이 이용된다. 버퍼층(16)으로서는, 예를 들면 Al 조성이 초기층(12)측으로부터 전자 주행층(17)측까지 서서히 높아지는 복수의 AlxGa1-xN층(0.2<x<0.8)의 적층체가 이용된다. 버퍼층(16)의 두께는, 예를 들면 500㎚ 정도이다. 전자 주행층(17)으로서는, 예를 들면 두께가 1㎛ 정도의, 불순물의 의도적인 도핑이 행해져 있지 않은 i-GaN층이 이용된다. 전자 공급층(18)으로서는, 예를 들면 두께가 20㎚ 정도의 n형의 n-Al0.2Ga0.8N층이 이용된다. 전자 공급층(18)에는, n형의 불순물로서, 예를 들면 Si가 5×1018㎝-3 정도의 농도로 도핑되어 있다.
본 실시 형태에서는, 초기층(12) 위에 복수의 절연막(13)이 형성되어 있고, 각 절연막(13) 위에는 매립 전극(14)이 형성되어 있다. 또한, 각 절연막(13) 위에 매립 전극(14)의 상면 및 측면을 덮는 절연막(15)이 형성되어 있다. 복수의 절연막(13)은, 예를 들면 초기층(12) 위에 격자 형상으로 배치되어 있다. 절연막(13)으로서는, 예를 들면 두께가 50㎚의 실리콘 산화막이 이용된다. 매립 전극(14)으로서는, 예를 들면 두께가 30㎚의 도전막이 이용된다. 도전막의 재료로서는, W 및 Ta 등의 고융점 금속이 바람직하다. 열적으로 안정되어 있기 때문이다. 도전막의 재료로서, Pt, Ni, Au 및 Ti 등을 이용해도 된다. 절연막(15)으로서는, 예를 들면 두께가 50㎚의 Si 산화막이 이용된다. 절연막(13), 매립 전극(14) 및 절연막(15)도 화합물 반도체 적층 구조(10)에 포함되어 있다.
또한, 도 1의 (b)에 도시한 바와 같이, 매립 전극(14)은 매립 배선(28)에 접속되어 있고, 매립 배선(28)에는 패드(24), 즉 외부 단자가 접속되어 있다. 패드(24)의 재료에는, 예를 들면 Au 등이 이용된다.
화합물 반도체 적층 구조(10)에, 소자 영역을 획정하는 소자 분리 영역(19)이 형성되어 있다. 소자 영역 내에서, 전자 공급층(18) 위에 소스 전극(20s) 및 드레인 전극(20d)이 형성되어 있다. 전자 공급층(18) 위에는, 소스 전극(20s) 및 드레인 전극(20d)을 덮는 절연막(21)이 형성되어 있다. 절연막(21)에는, 소스 전극(20s)과 드레인 전극(20d) 사이에 위치하는 개구부(22)가 형성되어 있고, 개구부(22)를 통하여 전자 공급층(18)과 쇼트키 접촉하는 게이트 전극(20g)이 형성되어 있다. 그리고, 절연막(21) 위에 게이트 전극(20g)을 덮는 절연막(25)이 형성되어 있다. 절연막(21 및 25)의 재료는 특별히 한정되지 않지만, 예를 들면 Si 질화막이 이용된다. 절연막(21 및 25)은 종단화막의 일례이다.
상술한 바와 같이, 복수의 절연막(13)은, 예를 들면 초기층(12) 위에 격자 형상으로 배치되어 있다. 따라서, 그 위의 매립 전극(14)도, 도 2에 도시한 바와 같이, 격자 형상으로 배치되어 있다. 여기서는, 매립 전극(14)끼리의 간격은, 예를 들면 2㎛ 정도이다. 그리고, 매립 배선(28)을 통하여 각 매립 전극(14)이 패드(24)에 공통 접속되어 있다. 또한, 도 1의 (a)는 도 2 중의 Ⅰ-Ⅰ선을 따른 단면을 나타내고, 도 1의 (b)는 도 2 중의 Ⅱ-Ⅱ 선을 따른 단면을 나타내고 있다.
이와 같이 구성된 GaN계 HEMT에서는, 패드(24)에 대하여 외부로부터 임의의 전위를 부여할 수 있다. 그리고, 이 부여된 전위는 각 매립 전극(14)에 인가된다. 따라서, 매립 전극(14)의 주위의 전위를 임의로 제어할 수 있다. 즉, 종래의 GaN계 HEMT에서 누설 패스로 되어 있는 영역의 전계를 임의로 제어할 수 있다. 이 때문에, 누설 패스로 될 수 있는 영역이 공핍화될 정도의 전위, 예를 들면 -5V 정도의 전위를 패드(24)에 부여함으로써, 소스-드레인간의 누설 전류를 현저하게 억제하는 것이 가능하게 된다.
도 3에, 드레인 전압과 드레인 전류의 관계를 도시한다. 도 3에 도시한 바와 같이, 게이트 전극(20g)에 -5V의 게이트 전압 Vg가 인가되어 오프 상태로 되어 있는 경우, 제1 실시 형태와, 매립 전극(14)을 이용한 전위의 제어가 행해지지 않는 참고예를 비교하면, 제1 실시 형태에서 드레인 전류, 즉 소스-드레인간의 누설 전류를 현저하게 억제하는 것이 가능하다.
또한, 매립 전극(14)이 절연막(13 및 15)에 의해 피복되어 있기 때문에, 매립 전극(14)에 전위가 부여되어도, 매립 전극(14)과 그 주위의 화합물 반도체층(버퍼층(16) 및 전자 주행층(17) 등) 사이를 흐르는 전류는, 있었다고 해도 매우 적다. 매립 전극(14)과 그 주위의 화합물 반도체층 사이를 비교적 큰 전류가 흐르면, 소스-드레인간의 누설 전류를 억제해도 충분한 특성을 얻는 것이 곤란하다.
이와 같이, 본 실시 형태에 따르면 우수한 특성을 얻을 수 있다.
다음으로, 제1 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 제조 방법에 대하여 설명한다. 도 4a∼도 4c는 제1 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 제조 방법을 공정순으로 도시하는 단면도이다. 또한, 도 4c의 (i)는, 도 2 중의 Ⅱ-Ⅱ선을 따른 단면을 나타내고, 다른 도면은, 도 2 중의 Ⅰ-Ⅰ 선을 따른 단면을 나타내고 있다.
우선, 도 4a의 (a)에 도시한 바와 같이, 기판(11) 위에 초기층(12)을 형성한다. 초기층(12)은, 예를 들면 유기 금속 기상 성장(MOCVD : metal organic chemical vapor deposition)법 또는 분자선 에피택시(MBE : Molecular Beam Epitaxy)법 등의 결정 성장법에 의해 형성할 수 있다. 계속해서, 도 4a의 (b)에 도시한 바와 같이, 초기층(12) 위에 절연막(13)을 형성하고, 그 위에 매립 전극(14)을 형성한다. 매립 전극(14)은, 예를 들면 리프트 오프법에 의해 형성할 수 있다. 즉, 매립 전극(14)을 형성할 예정의 영역을 노출시키는 포토레지스트의 패턴을 형성하고, 이 패턴을 성장 마스크로 하여 증착법에 의해 금속막을 형성하고, 이 패턴을 그 위의 금속막과 함께 제거한다. 매립 배선(28)도 매립 전극(14)과 병행하여 형성한다. 그 후, 도 4a의 (c)에 도시한 바와 같이, 매립 전극(14) 및 매립 배선(28)을 덮는 절연막(15)을 절연막(13) 위에 형성한다. 계속해서, 도 4a의 (d)에 도시한 바와 같이, 절연막(15) 및 절연막(13)의 패터닝을 행한다.
계속해서, 도 4b의 (e)에 도시한 바와 같이, 초기층(12) 위에 절연막(13), 매립 전극(14) 및 절연막(15)을 포함하는 적층체를 덮도록 하여 버퍼층(16)을 형성하고, 버퍼층(16) 위에 전자 주행층(17) 및 전자 공급층(18)을 형성한다. 버퍼층(16), 전자 주행층(17) 및 전자 공급층(18)은, 예를 들면 MOCVD법 또는 MBE법 등에 의해 형성한다. 이와 같이 하여, 초기층(12), 절연막(13), 매립 전극(14), 절연막(15), 버퍼층(16), 전자 주행층(17) 및 전자 공급층(18)을 포함하는 화합물 반도체 적층 구조(10)가 얻어진다.
화합물 반도체 적층 구조(10)에 포함되는 화합물 반도체층의 MOCVD법에 의한 형성 시에는, 예를 들면, Al원인 트리메틸알루미늄(TMA) 가스, Ga원인 트리메틸갈륨(TMG) 가스 및 N원인 암모니아(NH3) 가스의 혼합 가스를 이용한다. 이때, 성장시키는 화합물 반도체층의 조성에 따라서, 트리메틸알루미늄 가스 및 트리메틸갈륨 가스의 공급의 유무 및 유량을 적절히 설정한다. 각 화합물 반도체층에 공통의 원료인 암모니아 가스의 유량은, 100sc㎝∼10slm 정도로 한다. 또한, 예를 들면 성장 압력은 50Torr∼300Torr 정도, 성장 온도는 900℃∼1100℃ 정도로 한다. 또한, n형의 화합물 반도체층(예를 들면 전자 공급층(18))을 성장시킬 때에는, 예를 들면 Si를 포함하는 SiH4 가스를 소정의 유량으로 혼합 가스에 첨가하고, 화합물 반도체층에 Si를 도핑한다. Si의 도핑 농도는, 1×1018㎝-3 정도∼1×1020㎝-3 정도, 예를 들면 5×1018㎝-3 정도로 한다. 버퍼층(16) 등의 형성 시에 매립 전극(14)의 일부가 분해되었다고 해도, 그 원소의 버퍼층(16) 등으로의 확산은 절연막(13 및 15)에 의해 억제된다.
또한, 절연막(15)의 표면 위에 화합물 반도체층을 적층 방향으로 성장시키는 것은 곤란하다. 따라서, 본 실시 형태에서는, 가로 방향 성장(ELO : epitaxial lateral overgrowth)에 의해 버퍼층(16)을 형성한다. 이 경우, 버퍼층(16)은, 우선, 초기층(12)의 절연막(15)으로부터 노출되어 있는 표면으로부터 적층 방향(세로 방향)으로 에피택셜 성장한다. 그리고, 절연막(15)의 표면까지 도달하면, 적층 방향으로 계속해서 성장하면서도, 절연막(15)의 표면을 피복하도록 가로 방향으로 성장하기 시작한다. 이와 같이 하여, 절연막(15)의 표면을 피복하는 버퍼층(16)을 형성할 수 있다.
전자 공급층(18)의 형성 후에는, 도 4b의 (f)에 도시한 바와 같이, 화합물 반도체 적층 구조(10)에, 소자 영역을 획정하는 소자 분리 영역(19)을 형성한다. 소자 분리 영역(19)의 형성에서는, 예를 들면 소자 분리 영역(19)을 형성할 예정의 영역을 노출시키는 포토레지스트의 패턴을 화합물 반도체 적층 구조(10) 위에 형성하고, 이 패턴을 마스크로 하여 Ar 등의 이온 주입을 행한다. 이 패턴을 에칭 마스크로 하여 염소계 가스를 이용한 드라이 에칭을 행해도 된다. 그 후, 도 4b의 (g)에 도시한 바와 같이, 소자 영역 내에서, 전자 공급층(18) 위에 소스 전극(20s) 및 드레인 전극(20d)을 형성한다. 소스 전극(20s) 및 드레인 전극(20d)은, 예를 들면 리프트 오프법에 의해 형성할 수 있다. 즉, 소스 전극(20s)을 형성할 예정의 영역 및 드레인 전극(20d)을 형성할 예정의 영역을 노출시키고, 다른 영역을 덮는 포토레지스트의 패턴을 형성하고, 이 패턴을 마스크로 하여 증착법에 의해 금속막을 형성하고, 이 패턴을 그 위의 금속막과 함께 제거한다. 금속막의 형성에서는, 예를 들면 두께가 100㎚ 정도의 Ti막을 형성한 후에, 두께가 300㎚ 정도의 Al막을 형성한다. 계속해서, 예를 들면 N2 가스 분위기 중에서 400℃∼1000℃(예를 들면 600℃)에서 열처리(예를 들면 급속 가열 처리(RTA : rapid thermal annealing))를 행하여, 오믹 접촉을 얻는다. 소스 전극(20s) 및 드레인 전극(20d)의 형성 후에는, 전자 공급층(18) 위에, 소스 전극(20s) 및 드레인 전극(20d)을 덮는 절연막(21)을 형성한다. 절연막(21)은, 예를 들면 원자층 퇴적(ALD : atomic layer deposition)법, 플라즈마 화학 기상 성장(CVD : chemical vapor deposition)법 또는 스퍼터법에 의해 형성하는 것이 바람직하다.
그 후, 도 4c의 (h)에 도시한 바와 같이, 절연막(21)의 게이트 전극을 형성할 예정의 영역에 개구부(22)를 형성한다. 개구부(22)는, 예를 들면 드라이 에칭, 웨트 에칭 또는 이온 밀링에 의해 형성할 수 있다. 계속해서, 개구부(22) 내에 게이트 전극(20g)을 형성한다. 게이트 전극(20g)은, 예를 들면 리프트 오프법에 의해 형성할 수 있다. 즉, 게이트 전극(20g)을 형성할 예정의 영역을 노출시키는 포토레지스트의 패턴을 형성하고, 이 패턴을 마스크로 하여 증착법에 의해 금속막을 형성하고, 이 패턴을 그 위의 금속막과 함께 제거한다. 금속막의 형성에서는, 예를 들면 두께가 50㎚ 정도의 Ni막을 형성한 후에, 두께가 300㎚ 정도의 Au막을 형성한다.
계속해서, 도 4c의 (i)에 도시한 바와 같이, 절연막(21), 전자 공급층(18), 전자 주행층(17), 버퍼층(16) 및 절연막(15)에, 매립 배선(28)까지 도달하는 개구부(23)를 형성한다. 개구부(23)는, 예를 들면 반응성 이온 에칭(RIE : reactive ion etching) 등의 드라이 에칭에 의해 형성할 수 있다. 이때, 에칭 가스로서는, 예를 들면 Cl2, BCl3 등의 염소계의 가스를 이용할 수 있다. 개구부(23)의 형성 후, 개구부(23)를 통하여 매립 배선(28)에 접속되는 패드(24)를 절연막(21) 위에 형성한다. 그리고, 도 4c의 (j)에 도시한 바와 같이, 절연막(21) 위에 게이트 전극(20g) 및 패드(24)를 덮는 절연막(25)을 형성한다. 절연막(25)은, 절연막(21)과 마찬가지로, 예를 들면 ALD법, 플라즈마 CVD법 또는 스퍼터법에 의해 형성하는 것이 바람직하다.
이와 같이 하여, 제1 실시 형태에 따른 GaN계 HEMT를 제조할 수 있다.
또한, 화합물 반도체 적층 구조(10)의 적층 방향에서의, 매립 전극(14) 및 이것을 둘러싸는 절연막(13 및 15)을 포함하는 적층체의 위치는, 매립 전극(14)에 부여된 전위에 의해 버퍼층(16)을 흐르는 누설 전류를 억제할 수 있으면, 특별히 한정되지 않는다. 예를 들면, 도 5의 (a)에 도시한 바와 같이, 적층체가 버퍼층(16)의 하면과 상면 사이에 위치하고 있어도 되고, 도 5의 (b)에 도시한 바와 같이, 버퍼층(16) 위에 적층체가 위치하고 있어도 된다. 즉, 전자 주행층(17)의 하면과 상면 사이에 적층체가 위치하고 있어도 된다. 버퍼층(16)을 흐르는 누설 전류를 억제하기 위해서는, 매립 전극(14)이 버퍼층(16)의 하면과 상면 사이에 위치하고 있는 것이 바람직하다.
또한, 매립 전극(14)의 배치의 형태도 특별히 한정되지 않고, 예를 들면 도 6에 도시한 바와 같이, 빗살 모양으로 배치되어 있어도 된다. 또한, 매립 전극(14)의 배치의 형태가 어떠한 것이어도, 예를 들면 격자 형상이어도 빗살 모양이어도, 매립 전극(14)끼리의 간격은 10㎛ 이하로 되어 있는 것이 바람직하다. 누설 패스로 될 수 있는 영역을 효과적으로 공핍화하기 위해서이다.
또한, 매립 전극(14) 및 이것을 둘러싸는 절연막(13 및 15)을 포함하는 적층체를 도 7에 도시하는 방법으로 형성해도 된다. 이 방법에서는, 우선, 도 7의 (a)에 도시한 바와 같이, 초기층(12)을 형성한 후에, 절연막(13)의 형성 및 패터닝을 행한다. 계속해서, 도 7의 (b)에 도시한 바와 같이, 절연막(13) 위에 매립 전극(14)을 형성한다. 그리고, 절연막(15)의 형성 및 패터닝을 행한다. 이와 같이 하여, 적층체를 형성해도 된다.
(제2 실시 형태)
다음으로, 제2 실시 형태에 대하여 설명한다. 도 8은 제2 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 레이아웃을 도시하는 도면이고, 도 9는 제2 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 구조를 도시하는 단면도이다. 도 9는 도 8 중의 Ⅰ-Ⅰ 선을 따른 단면을 나타내고 있다.
도 8 및 도 9에 도시한 바와 같이, 제2 실시 형태에서는, 절연막(15)이 소스 전극(20s)의 하방으로부터 드레인 전극(20d)의 하방까지 확대되어 형성되어 있다. 즉, 소자 영역의 거의 전체에 걸쳐 절연막(15)이 형성되어 있다. 또한, 이에 수반하여, 전극(14) 및 절연막(13)도 제1 실시 형태와 비교하여 넓게 형성되어 있다. 다른 구성은 제1 실시 형태와 마찬가지이다.
제2 실시 형태에 의해서도, 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한, 버퍼층(16)의 소자 영역 내의 대부분이 절연막(15) 상방에 위치하고 있다. 이것은, 버퍼층(16)의 소자 영역 내의 대부분이 가로 방향 성장에 의해 형성되어 있는 것을 의미하고 있다. 화합물 반도체층에는 다양한 전위가 포함되지만, 가로 방향 성장에 의해 형성된 영역에 포함되는, 적층 방향으로 연장되는 전위의 밀도는, 세로 방향 성장에 의해 형성된 영역의 그것과 비교하여 매우 낮다. 예를 들면, 도 9에 도시한 바와 같이, 제2 실시 형태에서는, 가로 방향(적층 방향에 직교하는 방향)으로 연장되는 전위(30)는 버퍼층(16)에 포함되기 쉽지만, 세로 방향(적층 방향)으로 연장되는 전위(30)는 매우 적다. 이것은, 전위는 결정의 성장 방향으로 연장되기 쉽기 때문이다. 한편, 제1 실시 형태에서는, 가로 방향 성장에 의해 버퍼층(16)이 형성되어 있어도, 도 10에 도시한 바와 같이, 절연막(15)으로부터 이격한 영역에서는 버퍼층(16)의 표면까지 도달하는 전위(30)가 존재한다. 즉, 버퍼층(16)의 하면으로부터 상면까지 관통하는 전위(30)가 존재한다. 이와 같은 전위(30)는, 관통 전위라 불리는 경우가 있다. 그리고, 관통 전위는 그 위에 에피택셜 성장하는 화합물 반도체층에 인계되기 쉽다. 이 때문에, 제2 실시 형태에서는, 제1 실시 형태와 비교하여, 전자 주행층(17) 및 전자 공급층(18)에 포함되는 전위, 즉 결정의 결함이 현저하게 적다. 따라서, 제2 실시 형태에 의하면, 전자의 이동도의 향상 및 전류 콜랩스의 저감 등의 효과를 더 얻을 수 있다.
여기서, 가로 방향 성장과 전위의 관계에 대하여 설명한다. 도 11은 제1 실시 형태에서의 전위의 상황의 변화를 도시하는 도면이다. 도 11의 (a)에 도시한 바와 같이, 초기층(12)에는, 필연적으로 전위(30)가 포함되고, 그 일부는 초기층(12)의 표면까지 도달하고 있다. 그리고, 절연막(13), 매립 전극(14) 및 절연막(15)이 형성된 후에, 가로 방향 성장에 의해 버퍼층(16)이 형성되면, 초기층(12)의 전위(30)의 일부가, 절연막(13), 매립 전극(14) 및 절연막(15)으로부터 노출되어 있는 부분으로부터 버퍼층(16)에 인계된다. 이때, 도 11의 (b)에 도시한 바와 같이, 전위(30)의 일부는 절연막(15)의 표면을 따라서 가로 방향으로 연장되지만, 일부는, 버퍼층(16)의 상면까지 도달한다. 즉, 관통 전위가 발생한다. 이 때문에, 그 후에 전자 주행층(17) 및 전자 공급층(18)을 형성하면, 도 11의 (c)에 도시한 바와 같이, 전자 주행층(17) 및 전자 공급층(18)에도 관통 전위가 포함되기 쉽다. 한편, 제2 실시 형태에서는, 버퍼층(16)에 포함되는 관통 전위가 현저하게 적기 때문에, 전자 주행층(17) 및 전자 공급층(18)에 포함되는 관통 전위도 적어진다.
또한, 제1 실시 형태, 제2 실시 형태 중 어느 것에서도, 매립 전극(14)에, 도전성의 화합물 반도체가 이용되어도 된다. 즉, 매립 전극(14)에 도전성의 화합물 반도체층이 포함되어 있어도 된다. 이와 같은 화합물 반도체층으로서는, 예를 들면 n형 불순물이 고농도로 도핑된 GaN층(n+-GaN층)을 들 수 있다. 이와 같은 매립 전극(14)은, 다른 화합물 반도체층과 마찬가지로, MOCVD법 또는 MBE법 등에 의해 형성할 수 있다. 또한, n형 불순물로서는 Si를 이용할 수 있고, 그를 위해서는, 예를 들면 SiH4 가스를 혼합 가스에 첨가하면 된다. 또한, 패드(24)의 재료로서는, 오믹 접촉을 얻기 위해서, 소스 전극(20s) 및 드레인 전극(20d)과 마찬가지의 것을 이용하는 것이 바람직하다. 예를 들면, Ti막 및 Al막의 적층체를 이용하는 것이 바람직하다.
이와 같은 화합물 반도체를 매립 전극(14)에 이용한 경우, 금속을 이용한 경우와 비교하여, 버퍼층(16), 전자 주행층(17) 및 전자 공급층(18)의 형성 시의 매립 전극(14)의 안정성이 보다 높다. 이 때문에, 매립 전극(14)의 재료의 분해 및 외부로의 확산이 보다 발생하기 어려워진다.
(제3 실시 형태)
다음으로, 제3 실시 형태에 대하여 설명한다. 도 12는 제3 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 구조를 도시하는 단면도이다.
제3 실시 형태에서는, 도 12에 도시한 바와 같이, 제1 실시 형태와 같은 개구부(23) 및 패드(24)가 형성되어 있지 않고, 매립 전극(14)의 일부가 노출되어 있다. 다른 구조는 제1 실시 형태와 마찬가지이다. 그리고, 매립 전극(14)의 노출된 부분이, 이 매립 전극(14)에 접속되어 있는 다른 매립 전극(14)용의 패드(40), 즉 외부 단자로서 이용된다.
제3 실시 형태에 의해서도, 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한, 매립 전극(14)의 일부를 노출시키는 처리, 예를 들면 드라이 에칭을 행하면 패드(40)를 얻을 수 있기 때문에, 제1 실시 형태와 비교하여, 보다 간이하게 제조할 수 있다.
또한, 제2 실시 형태에, 제3 실시 형태와 같은 패드(40)를 적용해도 된다.
(제4 실시 형태)
제4 실시 형태는, GaN계 HEMT를 포함하는 화합물 반도체 장치의 디스크리트 패키지에 관한 것이다. 도 13은 제4 실시 형태에 따른 디스크리트 패키지를 도시하는 도면이다.
제4 실시 형태에서는, 도 13에 도시한 바와 같이, 제1∼제3 실시 형태 중 어느 하나의 화합물 반도체 장치의 HEMT 칩(210)의 이면이 땜납 등의 다이 어태치제(234)를 이용하여 랜드(다이 패드)(233)에 고정되어 있다. 또한, 드레인 전극(20d)이 접속된 드레인 패드(226d)에, Al 와이어 등의 와이어(235d)가 접속되고,와이어(235d)의 타단이, 랜드(233)와 일체화되어 있는 드레인 리드(232d)에 접속되어 있다. 소스 전극(20s)에 접속된 소스 패드(226s)에 Al 와이어 등의 와이어(235s)가 접속되고, 와이어(235s)의 타단이 랜드(233)로부터 독립된 소스 리드(232s)에 접속되어 있다. 게이트 전극(20g)에 접속된 게이트 패드(226g)에 Al 와이어 등의 와이어(235g)가 접속되고, 와이어(235g)의 타단이 랜드(233)로부터 독립된 게이트 리드(232g)에 접속되어 있다. 매립 전극(14)에 접속된 패드(24)(제3 실시 형태에서는 패드(40))에 Al 와이어 등의 와이어(235b)가 접속되고, 와이어(235b)의 타단이 랜드(233)로부터 독립된 전위 부여 리드(232b)에 접속되어 있다. 그리고, 전위 부여 리드(232b), 게이트 리드(232g)의 일부, 드레인 리드(232d)의 일부 및 소스 리드(232s)의 일부가 돌출되도록 하여, 랜드(233) 및 HEMT 칩(210) 등이 몰드 수지(231)에 의해 패키징되어 있다.
이와 같은 디스크리트 패키지는, 예를 들면 다음과 같이 하여 제조할 수 있다. 우선, HEMT 칩(210)을 땜납 등의 다이 어태치제(234)를 이용하여 리드 프레임의 랜드(233)에 고정한다. 계속해서, 와이어(235b, 235g, 235d 및 235s)를 이용한 본딩에 의해, 패드(24)(제3 실시 형태에서는 패드(40))를 리드 프레임의 전위 부여 리드(232b)에 접속하고, 게이트 패드(226g)를 리드 프레임의 게이트 리드(232g)에 접속하고, 드레인 패드(226d)를 리드 프레임의 드레인 리드(232d)에 접속하고, 소스 패드(226s)를 리드 프레임의 소스 리드(232s)에 접속한다. 그 후, 트랜스퍼 몰드법에 의해 몰드 수지(231)를 이용한 밀봉을 행한다. 계속해서, 리드 프레임을 분리한다.
(제5 실시 형태)
다음으로, 제5 실시 형태에 대하여 설명한다. 제5 실시 형태는, GaN계 HEMT를 포함하는 화합물 반도체 장치를 구비한 PFC(Power Factor Correction) 회로에 관한 것이다. 도 14는 제5 실시 형태에 따른 PFC 회로를 도시하는 결선도이다.
PFC 회로(250)에는, 스위치 소자(트랜지스터)(251), 다이오드(252), 초크 코일(253), 콘덴서(254 및 255), 다이오드 브릿지(256), 및 교류 전원(AC)(257)이 설치되어 있다. 그리고, 스위치 소자(251)의 드레인 전극과, 다이오드(252)의 애노드 단자 및 초크 코일(253)의 일단자가 접속되어 있다. 스위치 소자(251)의 소스 전극과, 콘덴서(254)의 일단자 및 콘덴서(255)의 일단자가 접속되어 있다. 콘덴서(254)의 타단자와 초크 코일(253)의 타단자가 접속되어 있다. 콘덴서(255)의 타 단자와 다이오드(252)의 캐소드 단자가 접속되어 있다. 또한, 스위치 소자(251)의 게이트 전극에는 게이트 드라이버가 접속되어 있다. 콘덴서(254)의 양 단자간에는, 다이오드 브릿지(256)를 통하여 AC(257)가 접속된다. 콘덴서(255)의 양 단자간에는, 직류 전원(DC)이 접속된다. 그리고, 본 실시 형태에서는, 스위치 소자(251)에, 제1∼제3 실시 형태 중 어느 하나의 화합물 반도체 장치가 이용되고 있다.
PFC 회로(250)의 제조 시에는, 예를 들면 땜납 등을 이용하여, 스위치 소자(251)를 다이오드(252) 및 초크 코일(253) 등에 접속한다.
(제6 실시 형태)
다음으로, 제6 실시 형태에 대하여 설명한다. 제6 실시 형태는 GaN계 HEMT를 포함하는 화합물 반도체 장치를 구비한 전원 장치에 관한 것이다. 도 15는 제6 실시 형태에 따른 전원 장치(260)를 도시하는 결선도이다.
전원 장치(260)에는, 고압의 1차측 회로(261) 및 저압의 2차측 회로(262), 및 1차측 회로(261)와 2차측 회로(262) 사이에 배설되는 트랜스포머(263)가 설치되어 있다.
1차측 회로(261)에는, 제5 실시 형태에 따른 PFC 회로(250) 및 PFC 회로(250)의 콘덴서(255)의 양 단자간에 접속된 인버터 회로, 예를 들면 풀 브릿지 인버터 회로(260)가 설치되어 있다. 풀 브릿지 인버터 회로(260)에는, 복수(여기서는 4개)의 스위치 소자(264a, 264b, 264c 및 264d)가 설치되어 있다.
2차측 회로(262)에는, 복수(여기서는 3개)의 스위치 소자(265a, 265b 및 265c)가 설치되어 있다.
본 실시 형태에서는, 1차측 회로(261)를 구성하는 PFC 회로(250)의 스위치 소자(251) 및 풀 브릿지 인버터 회로(260)의 스위치 소자(264a, 264b, 264c 및 264d)에, 제1∼제3 실시 형태 중 어느 하나의 화합물 반도체 장치가 이용되고 있다. 한편, 2차측 회로(262)의 스위치 소자(265a, 265b 및 265c)에는, 실리콘을 이용한 통상의 MIS형 FET(전계 효과 트랜지스터)가 이용되고 있다.
(제7 실시 형태)
다음으로, 제7 실시 형태에 대하여 설명한다. 제7 실시 형태는, GaN계 HEMT를 포함하는 화합물 반도체 장치를 구비한 고주파 증폭기(고출력 증폭기)에 관한 것이다. 도 16은 제7 실시 형태에 따른 고주파 증폭기(270)를 도시하는 결선도이다.
고주파 증폭기(270)에는, 디지털 프리디스토션 회로(271), 믹서(272a 및 272b) 및 파워 앰프(273)가 설치되어 있다.
디지털 프리디스토션 회로(271)는, 입력 신호(274)의 비선형 왜곡을 보상한다. 믹서(272a)는, 비선형 왜곡이 보상된 입력 신호와 교류 신호(275a)를 믹싱한다. 파워 앰프(273)는, 제1∼제3 실시 형태 중 어느 하나의 화합물 반도체 장치를 구비하고 있고, 교류 신호(275a)와 믹싱된 입력 신호를 증폭한다. 또한, 본 실시 형태에서는, 예를 들면 스위치(277)의 절환에 의해, 출력(276)측의 신호를 믹서(272b)에서 교류 신호(275b)와 믹싱하여 디지털 프리디스토션 회로(271)에 송출할 수 있다.
또한, 화합물 반도체 적층 구조에 이용되는 화합물 반도체층의 조성은 특별히 한정되지 않고, 예를 들면, GaN, AlN 및 InN 등을 이용할 수 있다. 또한, 이들의 혼정을 이용할 수도 있다.
또한, 게이트 전극, 소스 전극 및 드레인 전극의 구조는 상술한 실시 형태의 것에 한정되지 않는다. 예를 들면, 이들이 단층으로 구성되어 있어도 된다. 또한, 이들의 형성 방법은 리프트 오프법에 한정되지 않는다. 또한, 오믹 특성이 얻어지는 것이면, 소스 전극 및 드레인 전극의 형성 후의 열처리를 생략해도 된다. 또한, 게이트 전극에 대하여 열처리를 행해도 된다.
또한, 기판으로서, 탄화실리콘(SiC) 기판, 사파이어 기판, 실리콘 기판, GaN 기판 또는 GaAs 기판 등을 이용해도 된다. 기판이, 도전성, 반절연성 또는 절연성 중 어느 것이어도 된다. 단, 비용을 고려하면, Si 기판(예를 들면 표면이 (111)면의 Si 기판), SiC 기판 또는 사파이어 기판을 이용하는 것이 바람직하다. 각 층의 두께 및 재료 등도 상술한 실시 형태의 것에 한정되지 않는다.
이하, 본 발명의 모든 형태를 부기로서 통합하여 기재한다.
(부기 1)
기판과,
상기 기판 상방에 형성된 버퍼층과,
상기 버퍼층 상방에 형성된 전자 주행층 및 전자 공급층과,
상기 전자 공급층 상방에 형성된 게이트 전극, 소스 전극 및 드레인 전극과,
상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극으로부터 독립된 전위가 공급되어, 상기 버퍼층의 전위를 제어하는 매립 전극
을 갖는 것을 특징으로 하는 화합물 반도체 장치.
(부기 2)
상기 매립 전극으로부터의 원자의 확산을 억제하는 절연막을 갖는 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 3)
상기 절연막은, 상기 매립 전극의 전체면을 덮고 있는 것을 특징으로 하는 부기 2에 기재된 화합물 반도체 장치.
(부기 4)
상기 절연막은, 상기 전자 주행층의 2차원 전자 가스가 발생하는 영역의 하방 전체에 걸쳐서 형성되어 있는 것을 특징으로 하는 부기 2 또는 3에 기재된 화합물 반도체 장치.
(부기 5)
상기 매립 전극은, 상기 버퍼층의 하면과 상면 사이에 위치하고 있는 것을 특징으로 하는 부기 1 내지 4 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 6)
상기 매립 전극은, 상기 전자 주행층의 하면과 상면 사이에 위치하고 있는 것을 특징으로 하는 부기 1 내지 4 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 7)
상기 매립 전극은, 도전성의 화합물 반도체층을 포함하는 것을 특징으로 하는 부기 1 내지 6 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 8)
상기 매립 전극은, 금속층을 포함하는 것을 특징으로 하는 부기 1 내지 6 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 9)
상기 매립 전극의 일부가 외부 단자로서 이용되는 것을 특징으로 하는 부기 1 내지 8 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 10)
부기 1 내지 9 중 어느 한 항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
(부기 11)
부기 1 내지 9 중 어느 한 항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 고출력 증폭기.
(부기 12)
기판 상방에 버퍼층을 형성하는 공정과,
상기 버퍼층 상방에 전자 주행층 및 전자 공급층을 형성하는 공정과,
상기 전자 공급층 상방에 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 공정과,
상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극으로부터 독립된 전위가 공급되어, 상기 버퍼층의 전위를 제어하는 매립 전극을 형성하는 공정
을 갖는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
(부기 13)
상기 매립 전극으로부터의 원자의 확산을 억제하는 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 부기 12에 기재된 화합물 반도체 장치의 제조 방법.
(부기 14)
상기 절연막을, 상기 매립 전극의 전체면을 덮도록 형성하는 것을 특징으로 하는 부기 13에 기재된 화합물 반도체 장치의 제조 방법.
(부기 15)
상기 절연막을, 상기 전자 주행층의 2차원 전자 가스가 발생하는 영역의 하방 전체에 걸쳐서 형성하는 것을 특징으로 하는 부기 13 또는 14에 기재된 화합물 반도체 장치의 제조 방법.
(부기 16)
상기 매립 전극을, 상기 버퍼층의 하면과 상면 사이에 위치시키는 것을 특징으로 하는 부기 12 내지 15 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 17)
상기 매립 전극을, 상기 전자 주행층의 하면과 상면 사이에 위치시키는 것을 특징으로 하는 부기 12 내지 16 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 18)
상기 매립 전극은, 도전성의 화합물 반도체층을 포함하는 것을 특징으로 하는 부기 12 내지 17 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 19)
상기 매립 전극은, 금속층을 포함하는 것을 특징으로 하는 부기 12 내지 17 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
11 : 기판
13, 15 : 절연막
14 : 매립 전극
16 : 버퍼층
17 : 전자 주행층
18 : 전자 공급층
20g : 게이트 전극
20s : 소스 전극
20d : 드레인 전극
23 : 개구부
24 : 패드
30 : 전위
40 : 패드

Claims (10)

  1. 기판과,
    상기 기판 상방에 형성된 버퍼층과,
    상기 버퍼층 상방에 형성된 전자 주행층 및 전자 공급층과,
    상기 전자 공급층 상방에 형성된 게이트 전극, 소스 전극 및 드레인 전극과,
    상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극으로부터 독립된 전위가 공급되어, 상기 버퍼층의 전위를 제어하는 매립 전극과,
    상기 매립 전극으로부터의 원자의 확산을 억제하는 절연막
    을 갖고,
    상기 절연막은, 상기 매립 전극의 전체면을 덮고 있는 것을 특징으로 하는 화합물 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 절연막은, 상기 전자 주행층의 2차원 전자 가스가 발생하는 영역의 하방 전체에 걸쳐서 형성되어 있는 것을 특징으로 하는 화합물 반도체 장치.
  5. 제1항에 있어서,
    상기 매립 전극은, 상기 버퍼층의 하면과 상면 사이에 위치하고 있는 것을 특징으로 하는 화합물 반도체 장치.
  6. 제1항에 있어서,
    상기 매립 전극은, 도전성의 화합물 반도체층을 포함하는 것을 특징으로 하는 화합물 반도체 장치.
  7. 제1항에 있어서,
    상기 매립 전극의 일부가 외부 단자로서 이용되는 것을 특징으로 하는 화합물 반도체 장치.
  8. 제1항의 화합물 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
  9. 제1항의 화합물 반도체 장치를 갖는 것을 특징으로 하는 고출력 증폭기.
  10. 기판 상방에 버퍼층을 형성하는 공정과,
    상기 버퍼층 상방에 전자 주행층 및 전자 공급층을 형성하는 공정과,
    상기 전자 공급층 상방에 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 공정과,
    상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극으로부터 독립된 전위가 공급되어, 상기 버퍼층의 전위를 제어하는 매립 전극을 형성하는 공정과,
    상기 매립 전극으로부터의 원자의 확산을 억제하는 절연막을 형성하는 공정
    을 갖고,
    상기 절연막은, 상기 매립 전극의 전체면을 덮고 있는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
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