JP5697952B2 - 半導体装置、半導体装置の製造方法およびデータ処理システム - Google Patents
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Description
また、MOSトランジスタの高密度配置に対応した技術として、コンタクトホールの内壁に絶縁膜をサイドウォール状に形成する技術が知られている(特許文献2)。
まず、一般的なプレーナ型のMOSトランジスタを平面視した模式図を図28に示す。半導体基板の活性領域600に交差するようにゲート電極601が配置されている。ゲート電極601は、所定のゲート長を有して活性領域と交差している領域Gと、ゲート電極601に電位を与えるためのコンタクトプラグを接続する領域Pの、2つの部分から構成されている。領域Pはパッドとも呼ばれる部分である。領域Pは、コンタクトプラグ形成時のアライメントずれの影響を考慮して、領域Gよりも幅が広くなるように形成されることが一般的である。
トレンチ構造のゲート電極を形成する場合にも、図28に示すようなゲート電極601の配置がそのまま用いられ、領域Gと領域Pに対応するトレンチが形成される。幅の広い領域Pを設けることにより、コンタクトホール形成時のアライメントずれの余裕を確保することができる。
半導体装置において、図29Aに示す如く半導体基板700に形成した活性領域701、702に対して交差するように均一幅のトレンチ703を活性領域701、702の周囲の素子分離絶縁膜704の領域まで形成し、図29Bに示す如くこのトレンチ703の内部に埋込電極層705を形成し、図29Cに示す如く層間膜706を形成後、活性領域外の埋込電極層705の部分にコンタクトプラグ707を形成することがある。
ところが、この構造を採用しようとして、層間膜706にコンタクトホール708を形成する場合、アライメント位置ずれなどに起因して目ずれ状態で図29Dに示す如くコンタクトホール708を形成してしまうと、コンタクトホール708の一部がトレンチ703の部分から外れてその脇の素子分離膜704の部分を積極的にエッチングする結果、コンタクトホール708の一部が半導体基板700に到達してしまうことがある。この状態から、コンタクトプラグ710を形成すると、コンタクトプラグ710の一部710aが半導体基板700に到達してショートしてしまう問題がある。
ところが、上述した如くこのトレンチ803の内部に埋込電極層805を形成し、図30Cに示す如く層間膜806を形成後、活性領域外の埋込電極層805の部分に接続するためのコンタクトプラグ807を形成する際、以下のような問題を生じる。
以下に本発明の第1実施形態に係るNチャネル型のMOSトランジスタを形成する場合について図1〜図14を参照して説明する。
本実施形態では、図1A、図1Bに示す半導体基板111に対し、図2〜図14に基づき以下に説明する方法を実施して図14A、B、Cに示す構造のMOSトランジスタを製造することができる。
以下、説明の便宜のために、半導体基板111に平行な平面においてX方向、Y方向を図1B、図3Dに示す如く定義する。なお、X方向とY方向は直交する方向とする。
素子分離膜112が構成する素子分離領域114で区画された領域が、MOSトランジスタが形成される活性領域113となる。
半導体基板111上にトレンチを形成するためのレジストマスク132を形成する。レジストマスク132においてトレンチを形成するべき対応部分にレジスト開口部135を形成する。
レジスト開口部135は、図3Dに示したように、平面視でY方向に延在して開口されるパターン形状を持つゲート開口部133と、矩形状のパッド開口部134から成る。ゲート開口部133のY方向に沿った端部でパッド開口部134に繋がって形成されている。ゲート開口部133は、トランジスタの活性領域113をY方向に横断するように配置され、Y方向の中央領域では活性領域113上に位置し、中央領域のY方向に沿った両側では素子分離膜112上に位置する。
引き続き、露出した半導体基板111と素子分離膜112を、エッチングしてトレンチを形成する。レジスト開口部135で開口された部分に、活性領域113から素子分離領域114内にかけて連なってトレンチ143が形成される。ゲート開口部133の下に形成されるトレンチをゲートトレンチ141、パッド開口部134の下に形成されるトレンチをパッドトレンチ142と呼ぶ。ここで、半導体基板111に形成されたゲートトレンチ141(図4A参照)と、素子分離膜112内に形成されたゲートトレンチ141およびパッドトレンチ142(図4B、図4C参照)の深さは、互いにほぼ等しい深さになるようにエッチングする。また素子分離膜112内に形成されるトレンチの深さが、素子分離膜112の底面よりも上に位置するように制御する。これにより、トレンチ143の延在する方向(Y方向)の端部にパッド開口部134の幅Lpに対応した幅広部(パッドトレンチ)142が形成される。この幅広部142は、前記活性領域113を横断する方向(Y方向)と直交する方向(X方向)において、前記活性領域113上の前記ゲートトレンチ141の幅よりも大きい幅に形成されている。
トレンチ143の形成により、活性領域113の表面に形成された拡散層121は、図4Aに示したように左右に分離される。分離された拡散層121は、それぞれソース/ドレイン電極の一方として機能する。
次に、トレンチ143の内部を充填するようにゲート電極膜152を形成する。ゲート電極膜152の形成材料は、窒化チタン(TiN)膜とタングステン(W)膜から成る積層膜を用い、膜厚はそれぞれ5nm、100nm程度の積層膜を形成できる。
尚、ゲート電極膜152の形成材料はこれに限定されず、窒化チタン膜、チタン膜、タングステン膜などの高融点金属膜、不純物を含有したシリコン膜(ドープトシリコン膜)、または、これらの膜から成る積層膜を用いることができる。成膜は、ステップカバレッジに優れるCVD法を用いて行うことができる。
ゲート電極膜152をエッチバックして、トレンチ143内にゲート電極膜152を埋め込む。ゲートトレンチ141内に形成される電極をゲート電極161、パッドトレンチ142内に形成される電極をパッド電極162と呼ぶ。
ゲート電極161はMOSトランジスタのゲート電極として機能し、ゲートトレンチ141の内面をチャネル領域とし、トレンチにより左右に分離された拡散層121をソース/ドレイン電極とするトランジスタが形成される。
このリセス部163には、後の工程でキャップ絶縁膜171が埋め込まれ、半導体基板111上に形成されるコンタクトプラグや配線と、ゲート電極との間の絶縁耐圧が確保される。
このように、ゲート電極161を半導体基板111内に埋め込むことにより、半導体基板上に形成するコンタクトプラグ及び配線の加工性が従来よりも改善される。すなわち、ソース/ドレイン電極(拡散層121)と接続するコンタクトプラグの形成においては、従来のプレーナ型のようにゲート電極を避けて配置する必要がなくなるので、コンタクトプラグを配置する場所の余裕が増す。さらに、ゲート電極とコンタクトプラグ間の短絡を抑制できる。
パッド電極162上では、ゲート電極のリセス深さ164よりも深いリセス部163(リセス深さ165)が形成される。これは、図5Cの説明で述べたように、ゲート電極膜152の成膜後にパッドトレンチ142上が凹部形状となっているためである。また、トレンチの幅が狭いゲートトレンチ141内ではエッチング時のマイクロローディング効果により、ゲート電極膜152のエッチング速度が遅くなる。このような要因により、パッド電極162は、ゲート電極161に比べて膜厚が薄く残存するように、かつ中央部に凹部162aが形成される。
本実施形態において、キャップ絶縁膜171は、その形成材料をシリコン酸化膜で、成長はCVD法を用い、膜厚を40nmで形成できる。
また、パッドトレンチ142の側面を利用してセルフアライン(自己整合的)にパッドコンタクトホール182を形成するので、アライメントずれの問題を起こすことなく、パッド電極162の中央部分にパッドコンタクトホール182を設けることができる。
さらに、パッドコンタクトホール182の形成に際しては、フォトリソグラフィ技術を用いたマスク製造の工程を追加する必要がないので、製造コストの増加を抑制できると言う利点も持つ。
図12に示す如く層間膜211および保護膜131を貫いて拡散層121上面を露出する拡散層コンタクトホール221と、層間膜211を貫いてパッドコンタクトプラグ201の上部を露出するゲートコンタクトホール222を形成する。
CMP法により、図13に示す如く層間コンタクトプラグ材を研磨除去して、拡散層コンタクトホール221内に拡散層コンタクトプラグ231を、ゲートコンタクトホール222内にゲートコンタクトプラグ232を形成する。
パッド電極162は、パッドコンタクトプラグ201とゲートコンタクトプラグ232を介して層間膜211の上面に引き出される。
以上の工程を経て、トレンチ内に形成されるゲート電極161、ソース/ドレイン電極として機能する拡散層121に接続する配線を形成することができる。
尚、本実施例では、図10に示す工程でパッドコンタクトプラグ201を形成した後、層間膜211を形成したが、この層間膜211を形成しないで、図10に示す工程の後、パッドコンタクトプラグ201と直接に接続する、ゲート電極引き出し用の局所配線層を先に形成しておいてもよい。
この後、必要に応じてさらに上層の層間膜や配線層、表面のパッシベーション膜等を形成すれば、半導体装置が完成する。
深いコンタクトホールを形成する際のエッチングにおいては、半導体基板上に形成されている層間膜211の膜厚のばらつき(基板面内ばらつき)を考慮して、ホールの抜け不良を防止するために十分な時間のオーバーエッチングを実施する必要がある。コンタクトホールを形成する絶縁膜の膜厚が厚くなるに従い、オーバーエッチング時間を長く設定する必要がある。このために、従来の製造方法では、パッド電極162上に直接達するように形成するゲートコンタクトホール222のエッチング時間が長くなることによって、パッド電極162もエッチングされてしまい、ゲートコンタクトホール222の突き抜けが発生する要因となっていた。ゲートコンタクトホール222の突き抜けが発生すると、その下方の素子分離膜112もエッチングされてしまうため、ゲートコンタクトプラグ232と半導体基板111が短絡してしまう。
例えば、ソース/ドレイン電極として機能する拡散層121は、図2の工程で形成する代わりに、パッドコンタクトプラグ201まで形成した後(図10に示す状態)に、イオン注入で導入するようにしてもよい。また、拡散層121にLDD領域(低濃度不純物拡散領域:Lightly-Doped-Drain)等を形成するイオン注入を追加で実施してもよい。
以下に本発明をDRAMのメモリセルに配置するMOSトランジスタに適用した実施形態について説明する。
本実施形態では、図15A、図15Bに示す半導体基板211に対し、図15〜図25に基づき以下に説明する方法を実施して図25A、Bに示す構造のMOSトランジスタを備えたDRAMのメモリセルを製造する場合について説明する。
以下、説明の便宜のために、半導体基板211に平行な面においてX方向、Y方向を図15C、図16Dに示す如く定義する。なお、X方向とY方向は直交する方向とする。
図15Cに示すC−C’線はメモリセル領域の端部であって、ワード線(ゲート電極)に電位を与えるためのパッドが配置される位置での断面に相当する。
ゲート開口部233はX方向に並設され、各活性領域213に2つのゲート開口部233が交差するように配置される。隣接する活性領域213間には1つのゲート開口部233が形成される。図16Cにおいて、左から1、3、4本目のパッド開口部234は、Y方向に沿って図16Cとは反対側のメモリセル領域端部に配置されているので図16Cでは描かれていない。活性領域213の間にもゲート開口部234を設けることにより、パターニングの際の連続性が向上するので、微細化した場合のパターニング精度が向上する。
レジストマスク232を用いて、第1実施形態において図4に示した工程と同様に、保護膜131をエッチングして、活性領域213に対応する半導体基板211の表面と、素子分離領域214の素子分離膜212を露出させ、引き続き、露出された半導体基板211と素子分離膜212を、エッチングしてトレンチを形成する。この結果、レジスト開口部で開口された部分にトレンチが形成される。
本実施形態では、先の第1実施形態において図4に示した工程同様に、半導体基板表面からのトレンチの深さは、約150nmとなるように形成できる。
パッド開口部234に形成されるトレンチをパッドトレンチ242と記載する。活性領域213の半導体基板211表面に形成された拡散層220は、2本のゲートトレンチ273によりX方向に3つの領域に分割される。便宜上、中央部をソース拡散層251、左右の2つをドレイン拡散層252と呼ぶ。後に、ソース拡散層251を共通として、その左右に2つのMOSトランジスタが形成される。
ダミートレンチ264内のゲート電極には、端部のパッド電極を介して固定電位(例えば接地電位0V)を印加することが、DRAMの動作を安定させる観点から好ましい。先の第1実施形態と同様に、ゲート電極261およびパッド電極262の上部にはリセス部263が形成される。パッド電極262はゲート電極261よりも半導体基板211の表面から深い位置に残存するように形成されている。
第1実施形態において図8を基に説明した工程と同様に、キャップ絶縁膜271をエッチバックして、図18Aに示す如くゲート電極261の上のリセス部263にキャップ絶縁膜271を埋め込むと共に、図18Bに示す如くパッド電極262上のトレンチ内周面に絶縁膜サイドウォール281を形成する。これにより、パッド電極262の中央部分が露出したパッドコンタクトホール282が形成される。
ソース拡散層251上を露出するソースコンタクトホールを形成し、ソースコンタクトホール内に導電膜を埋めこみ、ソースコンタクトプラグ302を形成する。
ソースコンタクトプラグ302と接続する配線を形成して、ビット線303とする。ビット線303の材料にはタングステン等を用いることができる。ビット線303の平面パターンは、図24Cに示すように、X方向に沿って蛇行するように形成される。
ビット線303を覆うように、第2層間膜311を形成する。第2層間膜311の形成材料はシリコン酸化膜を用いることができ、膜厚を100nmとして形成できる。
ドレインコンタクトホール321、ゲートコンタクトホール222内にタングステン等の導電膜を埋め込んで、図23A、図23Bに示す如くドレインコンタクトプラグ331、ゲートコンタクトプラグ232を形成する。
各キャパシタホール内に、キャパシタホール内壁を覆うキャパシタ下部電極352を形成する。キャパシタ下部電極352の形成材料としては窒化チタンを例示できる。
次に、キャパシタ絶縁膜353を、酸化ジルコニウム(ZrO2)等の高誘電体膜で形成する。キャパシタ上部電極形成用の電極膜を形成しパターニングし、キャパシタ上部電極354を形成する。上部電極形成用材料としては窒化チタンを例示できる。
図25Bに示す如く周辺コンタクトホール内にタングステン等の導電膜を埋めこみ、周辺コンタクトプラグ357を形成する。なお、周辺コンタクトプラグ357は、必ずしもゲートコンタクトプラグ232の真上に形成する必要はなく、局所配線342を利用して平面視でずれた場所に配置してもよい。
周辺コンタクトプラグ357上面と接続する金属配線356を、アルミニウムまたは銅等の導電材料で形成する。
この後、必要に応じてさらに上層の層間膜、配線層、表面の保護膜等を形成すれば、DRAMのメモリセルが完成する。
本発明を第2実施形態の如く用いることにより、高集積度のメモリセル領域を備えたDRAMの製造歩留まりの低下を防止することが可能となる。
なお、本発明はDRAM以外の半導体装置であっても、MOSトランジスタが埋込構造のゲート電極を備えている場合には適用可能である。
次に、本発明に係る半導体装置の応用例について説明する。
図26は、第2の実施形態で説明した方法で製造した、DRAMとして動作する半導体チップを備えるメモリモジュールの模式図である。
符号402は、DRAMとして動作する半導体チップを内包するパッケージで、プリント基板400上に搭載されている。パッケージの種類としては、例えばBGA構造を例示でき、公知の手段により、個片化した半導体チップを用いて形成されている。
プリント基板400には、メモリモジュールを外部の装置に電気的に接続するための複数の入出力端子(I/O端子)401が設けられている。入出力端子401を介して、各DRAMパッケージ402へのデータの入出力が行われる。
本発明を用いることにより、メモリセルの微細化が容易となるため、DRAMの製造に適用した場合には、大容量のデータ記憶に対応したメモリモジュールを形成することが可能となる。
図27は本実施例のデータ処理システム500の概略構成図である。
データ処理システム500には、演算処理デバイス520とDRAMメモリモジュール530が含まれており、システムバス510を介して相互に接続されている。
演算処理デバイス520は、MPU(Micro Processing Unit)や、DSP(Digital Signal Processor)等である。DRAMメモリモジュール530は、本発明を用いて形成したDRAMチップを備えている。
図27ではシステムバス510は簡便のため1本しか記載していないが、必要に応じてコネクタなどを介し、シリアルないしパラレルに接続される。また各デバイスは、システムバス510を介さずに、ローカルなバスによって相互に接続されてもよい。
またデータ処理システム500では、必要に応じて、不揮発性記憶デバイス550、入出力装置560がシステムバス510に接続される。不揮発性記憶デバイスとしては、ハードディスクや光ドライブ、SSD(Solid State Drive)などを利用できる。
入出力装置560には、例えば液晶ディスプレイなどの表示装置や、キーボード等のデータ入力装置が含まれる。
データ処理システム500には、例えばコンピュータシステムを含むが、これに限定されない。
本発明を用いることにより、微細化に対応した集積度の高いDRAMチップを容易に形成できるため、高性能なデータ処理システムを構成することが可能となる。
Claims (13)
- 半導体基板と、該半導体基板の主面に形成された素子分離領域によって区画された活性領域と、前記半導体基板の主面に形成され前記活性領域を横断して前記素子分離領域まで延在するトレンチと、
前記トレンチの下部側に形成された埋込型ゲート電極と、前記活性領域において前記埋込型ゲート電極の上方の前記トレンチ内を充填し、かつ、前記素子分離領域において前記埋込型ゲート電極の上方の前記トレンチ内を完全には充填せずに前記トレンチの内側面に接して配置されるサイドウォールを構成するキャップ絶縁膜と、
前記素子分離領域において前記サイドウォールの内側のトレンチを埋めて前記埋込型ゲート電極に接続するように形成されたパッドコンタクトプラグと、前記パッドコンタクトプラグおよび前記キャップ絶縁膜上を覆う層間膜と、前記パッドコンタクトプラグに接続するように前記層間膜を貫通して形成されたゲートコンタクトプラグとを具備してなることを特徴とする半導体装置。 - 前記素子分離領域に形成された前記トレンチの少なくとも一部に、前記活性領域を横断する方向と直交する方向において前記活性領域上の前記トレンチの幅よりも大きい幅を有する幅広部が形成され、該幅広部に前記サイドウォールと前記パッドコンタクトプラグが形成されてなる請求項1に記載の半導体装置。
- 前記素子分離領域上の前記トレンチ内に形成されている前記埋込型ゲート電極の厚さより、前記幅広部に形成されている前記埋込型ゲート電極の厚さが小さく形成されてなる請求項2に記載の半導体装置。
- 前記活性領域において、前記埋込型ゲート電極の側面および底面と前記トレンチを構成する前記半導体基板表面との間を絶縁するゲート絶縁膜を備え、前記埋込型ゲート電極を挟むようにソース拡散層とドレイン拡散層が前記活性領域内に形成されてなる請求項1〜3のいずれか一項に記載の半導体装置。
- 前記半導体基板上に複数の前記活性領域と、該複数の活性領域を横断する少なくとも1つの前記埋込型ゲート電極を備え、前記埋込型ゲート電極の延在する方向のいずれか一方の端部に前記幅広部が配置されていることを特徴とする請求項2に記載の半導体装置。
- 前記複数の活性領域の各々において、前記埋込型ゲート電極を挟むようにソース拡散層とドレイン拡散層が前記活性領域内に形成され、前記ソース拡散層およびドレイン拡散層のいずれか一方と接続するキャパシタを備えていることを特徴とする請求項5に記載の半導体装置。
- 前記複数の活性領域が前記半導体基板上のメモリセル領域に配置され、前記埋込型ゲート電極をワード線として用いることを特徴とする請求項6に記載の半導体装置。
- 半導体基板の主面に素子分離領域を形成して活性領域を区画する工程と、
前記半導体基板の一部を除去して、前記活性領域を横断して前記素子分離領域まで延在し、かつ、前記素子分離領域に幅広部を有するトレンチを形成する工程と、
前記トレンチ内にゲート絶縁膜を介して導電体を埋め込む工程と、
前記導電体の一部を除去して前記トレンチ内の下部側に前記導電体を残存させて埋込型ゲート電極を形成する工程と、
前記幅広部を完全には埋め込まず、前記幅広部以外の前記トレンチ内を埋め込む膜厚でキャップ絶縁膜を形成する工程と、
前記キャップ絶縁膜のエッチバックを行い、前記幅広部において前記トレンチの内壁を覆うサイドウォールを形成すると共に、前記幅広部以外の前記トレンチ内を埋め込むキャップ絶縁膜を残存させる工程と、
前記幅広部において前記サイドウォールの内側の前記トレンチを埋め込むようにパッドコンタクトプラグを形成する工程と、
前記パッドコンタクトプラグおよび前記キャップ絶縁膜上を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通して前記パッドコンタクトプラグに接続するゲートコンタクトプラグを形成する工程を備えることを特徴とする半導体装置の製造方法。 - 前記トレンチを形成する工程の前に、イオン注入法で前記半導体基板に不純物を導入し、前記活性領域内にソース/ドレイン領域を形成することを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記パッドコンタクトプラグを形成する工程の後に、イオン注入法で前記半導体基板に不純物を導入し、前記活性領域内にソース/ドレイン領域を形成することを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記層間絶縁膜を貫通して前記ソース/ドレイン領域のいずれか一方に接続する拡散層コンタクトプラグを形成する工程と、前記拡散層コンタクトプラグに接続するキャパシタを形成する工程とを備えたことを特徴とする請求項9または10に記載の半導体装置の製造方法。
- 前記パッドコンタクトプラグを形成する工程において、導電性のパッドコンタクトプラグ材を堆積する工程と、エッチバックを行い、前記幅広部上にのみ前記パッドコンタクトプラグ材を残存させる工程とを含むことを特徴とする請求項8〜11のいずれか一項に記載の半導体装置の製造方法。
- 請求項1〜7のいずれか1項に記載の半導体装置を備えたことを特徴とするデータ処理システム。
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