KR20070045908A - A shift register - Google Patents
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Abstract
본 발명은 특히 스위칭소자의 수를 줄여 스테이지의 면적을 줄임과 아울러 비용을 절감할 수 있는 쉬프트 레지스터에 관한 것으로, 다수의 도전라인을 구동시키기 위한 스캔펄스를 차례로 출력하는 다수의 스테이지를 갖는 쉬프트 레지스터에 있어서, 상기 각 스테이지가, 인에이블용 노드 상기 인에이블용 노드의 논리 상태에 따라 상기 스캔펄스를 출력하는 풀업 스위칭소자 적어도 2개의 디스에이블용 노드들 상기 각 디스에이블용 노드에 접속되어 상기 각 디스에이블용 노드의 논리상태에 따라 오프 전압원을 출력하는 적어도 2개의 풀다운 스위칭소자들 및, 자신의 인에이블용 노드 및 디스에이블용 노드들의 논리상태와, 다른 스테이지의 디스에이블용 노드들의 논리상태를 제어하는 노드 제어부를 포함하여 구성되는 것이다.In particular, the present invention relates to a shift register which can reduce the area of the stage by reducing the number of switching elements and reduce the cost. A shift register having a plurality of stages which sequentially outputs scan pulses for driving a plurality of conductive lines Wherein each stage is connected to each of the disable nodes by a pull-up switching element that outputs the scan pulse according to a logic state of the enable node. According to the logic state of the disable node, at least two pull-down switching elements outputting an off voltage source, the logic state of the enable node and the disable node, and the logic state of the disable node of another stage It is configured to include a node control unit for controlling.
액정표시장치, 쉬프트 레지스터, 노드, 열화 LCD, Shift Register, Node, Degradation
Description
도 1은 종래의 쉬프트 레지스터에서 하나의 스테이지에 대한 블록 구성도1 is a block diagram of one stage in a conventional shift register
도 2는 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면 2 illustrates a shift register according to a first embodiment of the present invention.
도 3은 도 2의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면3 is a diagram illustrating waveforms of an input signal supplied to each stage of FIG. 2 and an output signal output from each stage;
도 4는 도 2의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면4 is a diagram illustrating a circuit configuration of a node controller provided in third and fourth stages of FIG. 2.
도 5는 도 2의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면FIG. 5 is a diagram illustrating another circuit configuration of the node controller provided in the third and fourth stages of FIG. 2.
도 6은 도 2의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면FIG. 6 is a diagram illustrating another circuit configuration of the node controller provided in the third and fourth stages of FIG. 2.
도 7은 도 2의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면FIG. 7 is a diagram illustrating another circuit configuration of the node controller provided in the third and fourth stages of FIG. 2.
도 8은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면8 illustrates a shift register according to a second embodiment of the present invention.
도 9는 도 8의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면9 is a diagram illustrating waveforms of an input signal supplied to each stage of FIG. 8 and an output signal output from each stage;
도 10은 도 8의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면FIG. 10 is a diagram illustrating a circuit configuration of a node controller provided in third and fourth stages of FIG. 8.
도 11은 도 8의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면FIG. 11 is a diagram illustrating another circuit configuration of the node controller provided in the third and fourth stages of FIG. 8.
도 12는 도 8의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면FIG. 12 is a diagram illustrating another circuit configuration of the node controller provided in the third and fourth stages of FIG. 8.
도 13은 도 8의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면FIG. 13 is a diagram illustrating another circuit configuration of the node controller provided in the third and fourth stages of FIG. 8.
도 14는 본 발명의 제 3 실시예에 따른 쉬프트 레지스터를 나타낸 도면 14 illustrates a shift register according to a third embodiment of the present invention.
도 15는 도 14의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면FIG. 15 is a diagram illustrating waveforms of an input signal supplied to each stage of FIG. 14 and an output signal output from each stage.
도 16은 도 14의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면FIG. 16 is a diagram illustrating a circuit configuration of a node controller provided in third and fourth stages of FIG. 14.
도 17은 도 14의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면FIG. 17 is a diagram illustrating another circuit configuration of the node controller provided in the third and fourth stages of FIG. 14.
도 18은 도 14의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면FIG. 18 is a diagram illustrating another circuit configuration of the node controller provided in the third and fourth stages of FIG. 14.
도 19는 도 14의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면FIG. 19 is a diagram illustrating another circuit configuration of the node controller provided in the third and fourth stages of FIG. 14.
도 20은 본 발명의 제 4 실시예에 따른 쉬프트 레지스터를 나타낸 도면 20 illustrates a shift register according to a fourth embodiment of the present invention.
도 21은 도 20의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출 력되는 출력신호의 파형을 나타낸 도면FIG. 21 is a diagram illustrating waveforms of an input signal supplied to each stage of FIG. 20 and an output signal output from each stage.
도 22는 도 20의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면FIG. 22 is a diagram illustrating a circuit configuration of a node controller provided in third and fourth stages of FIG. 20.
도 23은 도 20의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면FIG. 23 is a diagram illustrating another circuit configuration of the node controller provided in the third and fourth stages of FIG. 20.
도 24는 도 20의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면24 is a diagram illustrating another circuit configuration of the node controller provided in the third and fourth stages of FIG. 20.
도 25는 도 20의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면FIG. 25 is a diagram illustrating another circuit configuration of the node controller provided in the third and fourth stages of FIG. 20.
도 26은 본 발명의 제 5 실시예에 따른 쉬프트 레지스터를 나타낸 도면26 illustrates a shift register according to a fifth embodiment of the present invention.
도 27은 본 발명의 제 6 실시예에 따른 쉬프트 레지스터를 나타낸 도면 27 is a view showing a shift register according to a sixth embodiment of the present invention.
도 28a 및 도 28b는 도 27의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다.28A and 28B illustrate waveforms of an input signal supplied to each stage of FIG. 27 and an output signal output from each stage.
도 29a 및 도 29b는 도 27의 제 1 내지 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면29A and 29B are diagrams illustrating a circuit configuration of the node controller provided in the first to fourth stages of FIG. 27.
도 30은 도 27의 제 3 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면30 is a diagram illustrating another circuit configuration of the node controller provided in the third stage of FIG. 27.
도 31은 도 27의 제 3 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면FIG. 31 illustrates another circuit configuration of the node controller provided in the third stage of FIG. 27.
도 32는 본 발명의 제 7 실시예에 따른 쉬프트 레지스터를 나타낸 도면 32 illustrates a shift register according to the seventh embodiment of the present invention.
도 33a 및 도 33b는 도 32의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면33A and 33B illustrate waveforms of an input signal supplied to each stage of FIG. 32 and an output signal output from each stage.
도 34a 및 도 34b는 도 32의 제 1 내지 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면34A and 34B illustrate a circuit configuration of the node controller provided in the first to fourth stages of FIG. 32.
도 35는 본 발명의 제 8 실시예에 따른 쉬프트 레지스터를 나타낸 도면 35 illustrates a shift register according to an eighth embodiment of the present invention.
도 36a는 도 35의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면 FIG. 36A illustrates waveforms of an input signal supplied to each stage of FIG. 35 and an output signal output from each stage.
도 36b는 도 35의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 또 다른 파형을 나타낸 도면FIG. 36B illustrates another waveform of an input signal supplied to each stage of FIG. 35 and an output signal output from each stage;
도 37은 도 35의 제 3 및 제 4 스테이지에 구비된 회로구성을 나타낸 도면FIG. 37 is a diagram illustrating a circuit configuration included in third and fourth stages of FIG. 35.
도 38은 본 발명의 제 9 실시예에 따른 쉬프트 레지스터를 나타낸 도면 38 is a view showing a shift register according to a ninth embodiment of the present invention;
도 39a는 도 38의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면FIG. 39A illustrates waveforms of an input signal supplied to each stage of FIG. 38 and an output signal output from each stage.
도 39b는 도 38의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 또 다른 파형을 나타낸 도면FIG. 39B illustrates another waveform of an input signal supplied to each stage of FIG. 38 and an output signal output from each stage; FIG.
도 39c는 도 38의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 또 다른 파형을 나타낸 도면39C is a view illustrating another waveform of an input signal supplied to each stage of FIG. 38 and an output signal output from each stage;
도 40은 도 38의 제 4 스테이지의 회로 구성을 나타낸 도면40 is a diagram illustrating the circuit configuration of the fourth stage of FIG. 38.
도 41은 도 38의 제 5 및 제 6 스테이지의 회로 구성을 나타낸 도면FIG. 41 is a diagram illustrating a circuit configuration of the fifth and sixth stages of FIG. 38.
도 42는 도 38의 제 4 스테이지의 또 다른 회로 구성을 나타낸 도면FIG. 42 illustrates another circuit configuration of the fourth stage of FIG. 38.
도 43은 본 발명의 제 10 실시예에 따른 쉬프트 레지스터를 나타낸 도면 43 illustrates a shift register according to a tenth embodiment of the present invention.
도 44는 도 43의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면FIG. 44 is a view showing waveforms of an input signal supplied to each stage of FIG. 43 and an output signal output from each stage;
도 45는 제 1 스위칭소자의 다른 회로구성을 나타낸 도면45 shows another circuit configuration of the first switching device.
*도면의 주요부에 대한 부호 설명* Explanation of symbols on the main parts of the drawings
205 : 노드 제어부 Tru : 풀업 스위칭소자205: node controller Tru: pull-up switching element
Trd : 풀다운 스위칭소자 Vac : 교류 전압원Trd: Pull-down switching element Vac: AC voltage source
Vdc : 직류 전압원 ST : 스테이지Vdc: DC voltage source ST: Stage
Vout : 스캔펄스 Q : 인에이블용 노드Vout: Scan pulse Q: Enable node
QB : 디스에이블용 노드QB: Node for disable
본 발명은 액정표시장치의 쉬프트 레지스터에 관한 것으로, 특히 스위칭소자의 수를 줄여 스테이지의 면적을 줄임과 아울러 비용을 절감할 수 있는 쉬프트 레지스터에 대한 것이다.BACKGROUND OF THE
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다. Conventional liquid crystal display devices display an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display includes a liquid crystal panel in which pixel regions are arranged in a matrix, and a driving circuit for driving the liquid crystal panel.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교 차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다. A plurality of gate lines and a plurality of data lines are alternately arranged in the liquid crystal panel, and a pixel region is positioned in an area defined by vertical crossings of the gate lines and the data lines. Pixel electrodes and a common electrode for applying an electric field to each of the pixel regions are formed in the liquid crystal panel.
상기 화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.Each of the pixel electrodes is connected to the data line via a source terminal and a drain terminal of a thin film transistor (TFT) which is a switching element. The thin film transistor is turned on by a scan pulse applied to a gate terminal via the gate line, so that the data signal of the data line is charged to the pixel voltage.
한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다. The driving circuit may include a gate driver for driving the gate lines, a data driver for driving the data lines, a timing controller for supplying a control signal for controlling the gate driver and the data driver, and a liquid crystal display device. It is provided with a power supply for supplying a variety of driving voltages used in.
상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 그리고, 상기 데이터 드라이버는 게이트 라인들 중 어느 하나에 스캔펄스가 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.The gate driver sequentially supplies scan pulses to the gate lines to sequentially drive the liquid crystal cells on the liquid crystal panel by one line. The data driver supplies a pixel voltage signal to each of the data lines whenever a scan pulse is supplied to any one of the gate lines. Accordingly, the liquid crystal display displays an image by adjusting light transmittance by an electric field applied between the pixel electrode and the common electrode according to the pixel voltage signal for each liquid crystal cell.
여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다. 이를 첨부된 도면을 참조하여 좀 더 구체적으로 설명하면 다음과 같다.Here, the gate driver includes a shift register to sequentially output the scan pulses as described above. This will be described in more detail with reference to the accompanying drawings.
상기 쉬프트 레지스터는 일렬로 배열된 다수의 스테이지를 갖는다. 각 스테이지는 게이트 라인들에 각각 접속되어, 각 게이트 라인에 스캔펄스를 공급한다.The shift register has a plurality of stages arranged in a line. Each stage is connected to gate lines, respectively, to supply a scan pulse to each gate line.
그리고, 각 스테이지는 전단 스테이지로부터의 스캔펄스에 응답하여 인에이블되고, 다음단 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다.Each stage is then enabled in response to the scan pulse from the preceding stage and disabled in response to the scan pulse from the next stage.
일반적으로, 각 스테이지는 인에이블용 노드 및 디스에이블용 노드의 충전 및 방전 상태를 제어하기 위한 노드 제어부와, 상기 인에이블용 노드의 상태에 따라 스캔펄스를 출력하는 풀업 스위칭소자와, 상기 디스에이블용 노드의 상태에 따라 오프전압을 출력하는 풀다운 스위칭소자를 포함한다.In general, each stage includes a node controller for controlling the charging and discharging states of the enable node and the disable node, a pull-up switching device that outputs a scan pulse according to the state of the enable node, and the disable And a pull-down switching device for outputting an off voltage according to the state of the node.
한편, 상기 각 스테이지는 한 프레임 중 한 수평기간(1H)을 제외한 나머지 기간동안 오프 전압을 출력하기 때문에, 상기 디스에이블용 노드가 충전상태로 유지되는 시간이 상기 인에이블용 노드가 충전상태로 유지되는 시간보다 훨씬 더 길어질 수밖에 없다. 이에 따라, 상기 디스에이블용 노드에 접속된 풀다운 스위칭소자는 상기 풀업 스위칭소자보다 훨씬 더 오랫동안 턴-온상태를 유지한다. 이로 인해, 상기 풀다운 스위칭소자가 쉽게 열화되는 문제점이 발생한다.On the other hand, since each stage outputs an off voltage for the remaining period except one horizontal period (1H) of one frame, the time for which the disable node is kept in the charged state is maintained in the charged state. It will be much longer than it will be. Accordingly, the pull-down switching device connected to the disable node remains turned on for much longer than the pull-up switching device. This causes a problem that the pull-down switching device is easily degraded.
이러한 문제점을 해결하기 위하여, 상기 디스에이블용 노드를 2개 이상 구비한 스테이지를 갖는 쉬프트 레지스터가 개발되었다. 이러한 쉬프트 레지스터는, 상기 디스에이블용 노드를 프레임별로 교대로 충전시켜 각 디스에이블용 노드에 접속된 풀다운 스위칭소자의 열화를 방지할 수 있다.In order to solve this problem, a shift register having a stage having two or more disable nodes has been developed. Such a shift register may alternately charge the disable nodes on a frame-by-frame basis to prevent deterioration of a pull-down switching device connected to each disable node.
이하, 첨부된 도면을 참조하여 종래의 스테이지의 구성을 상세히 설명하면 다음과 같다.Hereinafter, a configuration of a conventional stage will be described in detail with reference to the accompanying drawings.
도 1은 종래의 쉬프트 레지스터에서 하나의 스테이지에 대한 블록 구성도이다.1 is a block diagram of one stage in a conventional shift register.
종래의 스테이지는, 도 1에 도시된 바와 같이, 인에이블용 노드(Q)의 충전/방전 상태, 그리고 제 1 디스에이블용 노드(QB1)의 충전/방전 상태, 및 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어하는 노드 제어부(201)와, 상기 인에이블용 노드(Q)의 상태에 따라 스캔펄스(Vout)를 출력하는 풀업 스위칭소자(Tru)와, 상기 제 1 디스에이블용 노드(QB1)의 상태에 따라 오프 전압원(Vdc2)을 출력하는 제 1 풀다운 스위칭소자(Trd1), 상기 제 2 디스에이블용 노드(QB2)의 상태에 따라 오프 전압원(Vdc2)을 출력하는 제 2 풀다운 스위칭소자(Trd2)를 포함한다.In the conventional stage, as shown in FIG. 1, the charge / discharge state of the enable node Q, the charge / discharge state of the first disable node QB1, and the second disable node ( The node control unit 201 for controlling the charge / discharge state of the QB2, the pull-up switching device Tru which outputs a scan pulse Vout according to the state of the enable node Q, and the first disable. A first pull-down switching device Trd1 outputting the off voltage source Vdc2 according to the state of the node QB1, and a second outputting off voltage source Vdc2 according to the state of the second disable node QB2. And a pull-down switching device Trd2.
여기서, 상기 스테이지가 디스에이블되는 기간에 상기 제 1 및 제 2 디스에이블용 노드(QB2) 중 하나가 충전되고, 나머지 하나는 방전된다. 예를들어, 상기 제 1 디스에이블용 노드(QB1)가 충전되고 상기 제 2 디스에이블용 노드(QB2)가 방전되면, 상기 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 1 풀다운 스위칭소자(Trd1)가 동작하고, 제 2 디스에이블용 노드(QB2)에 게이트단자가 접속된 제 2 풀다운 스위칭소자(Trd2)는 동작하지 않는다. 즉, 상기 제 2 풀다운 스위칭소자(Trd2)는 휴지기간을 갖는다.Here, one of the first and second disable nodes QB2 is charged while the stage is disabled, and the other is discharged. For example, when the first disable node QB1 is charged and the second disable node QB2 is discharged, a first pull-down in which a gate terminal is connected to the first disable node QB1 is discharged. The switching element Trd1 operates, and the second pull-down switching element Trd2 having the gate terminal connected to the second disable node QB2 does not operate. That is, the second pull-down switching device Trd2 has a rest period.
이와 같이, 제 1 풀다운 스위칭소자(Trd1)와 제 2 풀다운 스위칭소자(Trd2)가 교대로 구동되기 때문에, 각 풀다운 스위칭소자의 열화를 방지할 수 있다.As described above, since the first pull-down switching device Trd1 and the second pull-down switching device Trd2 are alternately driven, deterioration of each pull-down switching device can be prevented.
그러나, 이와 같은 구조로 인해, 종래의 스테이지의 노드 제어부(201)는 많은 수의 스위칭소자를 구비한다. 즉, 상기 노드 제어부(201)는 한 개의 인에이블용 노드(Q)와 두 개의 디스에이블용 노드(QB1, QB2)를 제어하기 위한 많은 수의 스위칭소자를 가질 수밖에 없다. 이로 인해, 스테이지의 사이즈가 커지고, 또한 많은 수의 스위칭소자에 따른 비용도 증가하게 된다.However, due to this structure, the node control unit 201 of the conventional stage is provided with a large number of switching elements. That is, the node controller 201 may have a large number of switching elements for controlling one enable node Q and two disable nodes QB1 and QB2. This increases the size of the stage and increases the cost associated with a large number of switching elements.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 각 스테이지의 노드 제어부가 자신에 구비된 디스에이블용 노드 및 다른 스테이지의 디스에이블용 노드를 같이 제어하도록 함으로써 스위칭소자의 수를 줄여 비용을 절감하고 스테이지의 사이즈를 줄일 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, by reducing the number of switching elements by allowing the node control unit of each stage to control the disable node and the disable node of the other stage together The purpose is to provide a shift register that can reduce the size of the stage.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 다수의 도전라인을 구동시키기 위한 스캔펄스를 차례로 출력하는 다수의 스테이지를 갖는 쉬프트 레지스터에 있어서, 상기 각 스테이지가, 인에이블용 노드 상기 인에이블용 노드의 논리 상태에 따라 상기 스캔펄스를 출력하는 풀업 스위칭소자 적어도 2개의 디스에이블용 노드들 상기 각 디스에이블용 노드에 접속되어 상기 각 디스에이블용 노드의 논리상태에 따라 오프 전압원을 출력하는 적어도 2개의 풀다운 스위칭소자들 및, 자신의 인에이블용 노드 및 디스에이블용 노드들의 논리상태와, 다른 스테이지의 디스에이블용 노드들의 논리상태를 제어하는 노드 제어부를 포함하여 구성됨을 그 특징으로 한다.A shift register according to the present invention for achieving the above object is a shift register having a plurality of stages for sequentially outputting a scan pulse for driving a plurality of conductive lines, wherein each stage is the node for enable A pull-up switching element for outputting the scan pulse according to a logic state of an enable node at least two disable nodes are connected to each of the disable nodes to output an off voltage source according to the logic state of each disable node At least two pull-down switching elements, and a node controller for controlling the logic states of the enable node and the disable nodes, and the logic states of the disable nodes of other stages. .
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.Hereinafter, a shift register according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 3은 도 2의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다.2 is a diagram illustrating a shift register according to a first exemplary embodiment of the present invention, and FIG. 3 is a diagram illustrating waveforms of an input signal supplied to each stage of FIG. 2 and an output signal output from each stage.
이하, 모든 스위칭소자들, 풀업 스위칭소자, 및 풀다운 스위칭소자는 N형 MOS(Metal Oxide Semiconductor) 트랜지스터 및 P형 MOS 트랜지스터 중 하나이며, 본 발명에서는 N형 MOS 트랜지스터를 사용하여 설명하기로 한다. Hereinafter, all the switching elements, the pull-up switching element, and the pull-down switching element are one of an N-type metal oxide semiconductor (MOS) transistor and a P-type MOS transistor, and the present invention will be described using an N-type MOS transistor.
본 발명의 제 1 실시예에 따른 쉬프트 레지스터는, 도 2에 도시된 바와 같이, 다수의 게이트 라인들을 구동하기 위한 다수의 스테이지(ST201, ST202, ST203, ...)를 가진다.The shift register according to the first embodiment of the present invention has a plurality of stages ST201, ST202, ST203, ... for driving the plurality of gate lines, as shown in FIG.
여기서, 각 스테이지(ST201, ST202, ST203, ...)는 인에이블용 노드(Q), 상기 인에이블용 노드(Q)에 접속된 풀업 스위칭소자(Tru), 제 1 디스에이블용 노드(QB1), 상기 제 1 디스에이블용 노드(QB1)에 접속된 제 1 풀다운 스위칭소자(Trd1), 제 2 디스에이블용 노드(QB2), 및, 상기 제 2 디스에이블용 노드(QB2)에 접속된 제 2 풀다운 스위칭소자(Trd2)를 포함한다.Here, each stage ST201, ST202, ST203, ... includes an enable node Q, a pull-up switching element Tru connected to the enable node Q, and a first disable node QB1. ), A first pull-down switching device Trd1 connected to the first disable node QB1, a second disable node QB2, and a second connect node connected to the second disable node QB2. 2 pull-down switching device (Trd2).
제 2n-3(n은 2 이상의 자연수) 스테이지에 구비된 노드 제어부(205)는 상기 제 2n-3 스테이지에 구비된 인에이블용 노드(Q) 및 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어함과 아울러 제 2n-2 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어한다. The
그리고, 상기 제 2n-2 스테이지에 구비된 노드 제어부(205)는 제 2n-2 스테이지에 구비된 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어함과 아울러 상기 제 2n-3 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어한다.The
이를 위해, 상기 제 2n-3 스테이지의 제 1 디스에이블용 노드(QB1)와 제 2n-2 스테이지의 제 1 디스에이블용 노드(QB1)는 서로 연결되어 있으며, 상기 제 2n-2 스테이지의 제 2 디스에이블용 노드(QB2)와 제 2n-2 스테이지의 제 2 디스에이블용 노드(QB2)는 서로 전기적으로 연결되어 있다.To this end, the first disable node QB1 of the 2n-3 stage and the first disable node QB1 of the 2n-2 stage are connected to each other, and the second disable node QB1 of the 2n-2 stage is connected to each other. The disable node QB2 and the second disable node QB2 of the 2n-2 stage are electrically connected to each other.
예를들어, 제 3 스테이지(ST203)에 구비된 노드 제어부(205)는 상기 제 3 스테이지(ST203)에 구비된 인에이블용 노드(Q) 및 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어함과 아울러 제 4 스테이지(ST204)에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어한다.For example, the
그리고, 상기 제 4 스테이지(ST204)에 구비된 노드 제어부(205)는 상기 제 4 스테이지(ST204)에 구비된 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어함과 아울러 상기 제 3 스테이지(ST203)에 구비된 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어한다.The
이를 위해, 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)와 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)는 서로 연결되어 있으며, 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)와 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)는 서로 전기적으로 연결되어 있다.To this end, the first disable node QB1 of the third stage ST203 and the first disable node QB1 of the fourth stage ST204 are connected to each other, and the fourth stage ST204 is connected to each other. The second disable node QB2 of FIG. 3) and the second disable node QB2 of the third stage ST203 are electrically connected to each other.
특히, 상기 제 2n-3 스테이지에 구비된 노드 제어부(205)는 상기 제 2n-3 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태 및 상기 2n-2 번째 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제 1 교류 전압원으로 제어한다. In particular, the
그리고, 상기 2n-2 번째 스테이지에 구비된 노드 제어부(205)는 상기 제 2n-2 스테이지에 구비된 제 2 디스에이블용 노드(QB2) 및 상기 제 2n-3 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제 2 교류 전압원으로 제어한다. The
즉, 상기 스테이지들(ST201, ST202, ST203, ...) 중 기수번째 스테이지들(ST201, ST203, ST205, ...)에 구비된 각 노드 제어부(205)는 상기 제 1 교류 전압원(Vac1)을 공급받으며, 우수번째 스테이지들(ST202, ST204, ST206, ...)에 구비된 각 노드 제어부(205)는 상기 제 2 교류 전압원(Vac2)을 공급받는다.That is, each
여기서, 상기 제 1 교류 전압원(Vac1)과 제 2 교류 전압원(Vac2)은 프레임단위로 전압이 변화하는 교류 전압원으로, 상기 제 1 교류 전압원(Vac1)은 제 2 교류 전압원(Vac2)에 대하여 180도 위상반전된 형태를 갖는다.Here, the first AC voltage source Vac1 and the second AC voltage source Vac2 are AC voltage sources whose voltage changes in units of frames, and the first AC voltage source Vac1 is 180 degrees with respect to the second AC voltage source Vac2. It has a phase inverted form.
한편, 상기 각 스테이지(ST201, ST202, ST203, ...)는 제 1 직류 전압원(Vdc1)을 공급받아 자신의 인에이블용 노드(Q)를 충전시키며, 제 2 직류 전압원(Vdc2)을 공급받아 이를 오프 전압원으로서 출력한다. Meanwhile, each of the stages ST201, ST202, ST203, ... receives a first DC voltage source Vdc1 to charge its enable node Q, and receives a second DC voltage source Vdc2. This is output as an off voltage source.
또한, 각 스테이지(ST201, ST202, ST203, ...)는 상기 제 1 직류 전압원(Vdc1) 대신에 전단 스테이지로부터의 스캔펄스를 공급받아 자신의 인에이블용 노드(Q)를 충전시킬 수도 있다.In addition, each stage ST201, ST202, ST203, ... may receive the scan pulse from the front stage instead of the first DC voltage source Vdc1 to charge its enable node Q.
여기서, 상기 제 1 직류 전압원(Vdc1)은 정극성의 전압원을 의미하며, 상기 제 2 직류 전압원(Vdc2)은 부극성의 전압원을 의미한다.Here, the first DC voltage source Vdc1 means a positive voltage source, and the second DC voltage source Vdc2 means a negative voltage source.
이와 같이 구성된 각 스테이지(ST201, ST202, ST203, ...)는 제 1 내지 제 5 클럭펄스(CLK1 내지 CLK5)들 중 어느 하나의 클럭펄스를 공급받고, 공급된 클럭펄스를 스캔펄스로서 출력한다.Each of the stages ST201, ST202, ST203, ... configured as described above receives one of the first to fifth clock pulses CLK1 to CLK5 and outputs the supplied clock pulse as a scan pulse. .
도 3에 도시된 바와 같이, 상기 제 1 내지 제 5 클럭펄스(CLK1 내지 (CLK1 내지 CLK5)는 서로 한 펄스폭만큼씩 위상지연되어 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 5 클럭펄스(CLK5)는 상기 제 4 클럭펄스(CLK4)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 5 클럭펄스(CLK5)보다 한 펄스폭만큼 위상지연되어 출력된다. As shown in Fig. 3, the first to fifth clock pulses CLK1 to CLK1 to CLK5 are delayed and output by one pulse width from each other, that is, the second clock pulse CLK2 is output to the second clock pulse CLK2. Phase delayed by one pulse width than one clock pulse (CLK1) and output, the third clock pulse (CLK3) is delayed by one pulse width than the second clock pulse (CLK2) output, the fourth clock pulse CLK4 is delayed in phase by one pulse width than the third clock pulse CLK3, and the fifth clock pulse CLK5 is delayed in phase by one pulse width than the fourth clock pulse CLK4. The first clock pulse CLK1 is delayed in phase by one pulse width than the fifth clock pulse CLK5 and output.
이때, 상기 제 1 내지 제 5 클럭펄스(CLK1 내지 CLK5)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 5 클럭펄스(CLK5)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 5 클럭펄스(CLK5)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 5 클럭펄스(CLK5)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다.In this case, the first to fifth clock pulses CLK1 to CLK5 are sequentially output, and are also output while cycling. That is, after the first clock pulse CLK1 to the fifth clock pulse CLK5 are sequentially output, the first clock pulse CLK1 to the fifth clock pulse CLK5 are sequentially output. Therefore, the first clock pulse CLK1 is output in a period corresponding to the fifth clock pulse CLK5 and the second clock pulse CLK2.
이와 같은 제 1 내지 제 5 클럭펄스(CLK1 내지 CLK5) 각각은 일정한 주기를 가지고 계속적으로 출력된다. 따라서, 상기와 같이 다섯 개의 클럭펄스를 사용할 경우, 제 1 내지 제 5 스테이지(ST201 내지 ST205)는 상기 제 1 내지 제 5 클럭펄스(CLK1 내지 CLK5)를 스캔펄스로서 출력한다.Each of the first to fifth clock pulses CLK1 to CLK5 is continuously output at regular intervals. Therefore, when five clock pulses are used as described above, the first to fifth stages ST201 to ST205 output the first to fifth clock pulses CLK1 to CLK5 as scan pulses.
이때, 상기 제 1 내지 제 5 클럭펄스(CLK1 내지 CLK5)는, 상술한 바와 같이, 한 클럭펄스씩 위상지연되어 있기 때문에, 상기 제 1 내지 제 5 스테이지(ST201 내지 ST205)로부터 출력되는 각 스캔펄스(Von1 내지 Von5)도 서로 한 펄스폭만큼씩 위상지연되어 출력된다. At this time, since the first to fifth clock pulses CLK1 to CLK5 are phase-delayed by one clock pulse as described above, each of the scan pulses output from the first to fifth stages ST201 to ST205. (Von1 to Von5) are also phase-delayed by one pulse width and outputted.
즉, 상기 각 스캔펄스(Von1 내지 Von5)는 순차적으로 출력된다. 그리고, 제 6 스테이지(ST206)는 다시 상기 제 1 클럭펄스(CLK1)를 제 6 스캔펄스(Vout6)로서 출력한다. 이때, 제 6 스테이지(ST206)가 출력하는 제 1 클럭펄스(CLK1)는 상기 제 1 스테이지(ST201)로부터 출력된 제 1 클럭펄스(CLK1)로부터 한 주기 지연된 펄스이다.That is, each of the scan pulses Von1 to Von5 is sequentially output. The sixth stage ST206 again outputs the first clock pulse CLK1 as a sixth scan pulse Vout6. At this time, the first clock pulse CLK1 output by the sixth stage ST206 is a pulse delayed by one period from the first clock pulse CLK1 output from the first stage ST201.
한편, 이와 같은 각 스테이지(ST201, ST202, ST203, ...)가 상술한 바와 같은 스캔펄스를 출력하기 위해서는 각 스테이지(ST201, ST202, ST203, ...)가 인에이블 상태가 되어야 하며, 또한 각 스테이지(ST201, ST202, ST203, ...)가 오프 전압원을 출력하기 위해서는 디스에이블 상태가 되어야 한다.On the other hand, in order for each stage ST201, ST202, ST203, ... to output the scan pulse as described above, each stage ST201, ST202, ST203, ... must be enabled and Each stage ST201, ST202, ST203, ... must be disabled in order to output an off voltage source.
이를 위해서, 각 스테이지(ST201, ST202, ST203, ...)는 전단 스테이지로부터의 스캔펄스에 응답하여 인에이블되고, 후단 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다.For this purpose, each stage ST201, ST202, ST203, ... is enabled in response to the scan pulse from the front stage, and disabled in response to the scan pulse from the rear stage.
구체적으로, 제 2n-1 스테이지 및 제 2n 스테이지는 제 2n-3 스테이지로부터 의 제 2n-3 스캔펄스에 응답하여 동시에 인에이블됨과 아울러 제 2n+2 스테이지로부터의 제 2n+2 스캔펄스에 응답하여 동시에 디스에이블된다.Specifically, the 2n-1 and 2n stages are simultaneously enabled in response to the 2n-3 scan pulses from the 2n-3 stages and in response to the 2n + 2 scan pulses from the 2n + 2 stages. It is disabled at the same time.
그리고, 상기 인에이블된 제 2n-1 스테이지는 제 2n-1 스캔펄스를 출력하고, 이 제 2n-1 스캔펄스를 제 2n+1 및 제 2n+2 스테이지에 공급함으로써 상기 제 2n+1 및 제 2n+2 스테이지를 동시에 인에이블시킨다.The enabled 2n-1 stage outputs a 2n-1 scan pulse, and supplies the 2n-1 scan pulse to the 2n + 1 and 2n + 2 stages to supply the 2n + 1 and 2nd stages. Enable 2n + 2 stages simultaneously.
그리고, 상기 인에이블된 제 2n 스테이지는 제 2n 스캔펄스를 출력하고, 이 제 2n 스캔펄스를 제 2n-3 및 제 2n-2 스테이지에 공급함으로써, 상기 제 2n-3 및 제 2n-2 스테이지를 동시에 디스에이블시킨다.The enabled 2n stage outputs a 2n scan pulse and supplies the 2n scan pulse to the 2n-3 and 2n-2 stages to supply the 2n-3 and 2n-2 stages. Disable at the same time.
예를들어, 제 3 스테이지(ST203) 및 제 4 스테이지(ST204)는 제 1 스테이지(ST201)로부터의 제 1 스캔펄스(Vout1)에 응답하여 동시에 인에이블됨과 아울러, 제 6 스테이지(ST206)로부터의 제 6 스캔펄스(Vout6)에 응답하여 동시에 디스에이블된다.For example, the third stage ST203 and the fourth stage ST204 are simultaneously enabled in response to the first scan pulse Vout1 from the first stage ST201 and also from the sixth stage ST206. It is disabled at the same time in response to the sixth scan pulse Vout6.
그리고, 상기 인에이블된 제 3 스테이지(ST203)는 제 3 스캔펄스(Vout3)를 출력하고, 이 제 3 스캔펄스(Vout3)를 제 5 및 제 6 스테이지(ST205, ST206)에 공급함으로써 상기 제 5 및 제 6 스테이지(ST205, ST206)를 동시에 인에이블시킨다.The enabled third stage ST203 outputs a third scan pulse Vout3, and supplies the third scan pulse Vout3 to the fifth and sixth stages ST205 and ST206. And the sixth stages ST205 and ST206 at the same time.
그리고, 상기 인에이블된 제 4 스테이지(ST204)는 제 4 스캔펄스(Vout4)를 출력하고, 이 제 4 스캔펄스(Vout4)를 제 1 및 제 2 스테이지(ST201, ST202)에 공급함으로써 상기 제 1 및 제 2 스테이지(ST201, ST202)를 동시에 디스에이블시킨다.The enabled fourth stage ST204 outputs the fourth scan pulse Vout4, and supplies the fourth scan pulse Vout4 to the first and second stages ST201 and ST202. And the second stages ST201 and ST202 are simultaneously disabled.
한편, 제 1 스테이지(ST201)의 첫 번째 전단 및 제 2 스테이지(ST202)의 두 번째 전단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 및 제 2 스테이지(ST201, ST202)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다. 또한, 이와 같은 이유로 인해, 상기 제 2 스테이지(ST202)로부터의 제 2 스캔펄스(Vout2)는 제 2 게이트 라인에만 공급된다.On the other hand, since there are no stages in the first front end of the first stage ST201 and the second front end of the second stage ST202, the first and second stages ST201 and ST202 start pulses from the timing controller. Enabled in response to (Vst). Also, for this reason, the second scan pulse Vout2 from the second stage ST202 is supplied only to the second gate line.
한편, 상기 스타트 펄스(Vst)는 제 1 클럭펄스(CLK1)보다 앞서 출력된다. 즉, 상기 스타트 펄스(Vst)는 상기 제 1 클럭펄스(CLK1)보다 두 클럭펄스폭만큼 앞서 출력된다. 또한, 상기 스타트 펄스(Vst)는 한 프레임에 한 번만 출력된다. 즉 매 프레임마다 상기 스타트 펄스(Vst)가 먼저 출력된 후, 제 1 내지 제 5 클럭펄스(CLK1 내지 CLK5)들이 차례로 출력된다.On the other hand, the start pulse Vst is output before the first clock pulse CLK1. That is, the start pulse Vst is output two clock pulses ahead of the first clock pulse CLK1. In addition, the start pulse Vst is output only once in one frame. That is, the start pulse Vst is first outputted every frame, and then the first to fifth clock pulses CLK1 to CLK5 are sequentially output.
여기서, 상기 스타트 펄스(Vst)와 상기 제 1 클럭펄스(CLK1)간을 두 펄스폭으로 시간차를 둔 이유는, 모든 스테이지간의 출력특성을 동일하게 맞추기 위한 것이다.The reason why the time difference between the start pulse Vst and the first clock pulse CLK1 is set by two pulse widths is to equalize the output characteristics of all the stages.
즉, 기수번째 스테이지(ST201, ST203, ST205, ...)는 자신으로부터 두 번째 전단에 위치한 스테이지로부터의 스캔펄스에 의해 인에이블되고 우수번째 스테이지(ST202, ST204, ST206, ...)는 자신으로부터 세 번째 전단에 위치한 스테이지로부터의 스캔펄스에 의해 인에이블되는데, 상기 스타트 펄스(Vst)와 제 1 클럭펄스(CLK1)가 두 펄스폭만큼의 시간차를 가지고 출력되도록 조절함으로써 상기 제 1 스테이지(ST201)가 두 번째 전단에 위치한 스테이지로부터의 스캔펄스에 의해서 인에이블되는 것처럼 동작시킬 수 있으며, 상기 제 2 스테이지(ST202)가 세 번째 전단에 위치한 스테이지로부터의 스캔펄스에 의해 인에이블되는 것처럼 동작시킬 수 있다.That is, the odd stages ST201, ST203, ST205, ... are enabled by the scan pulses from the stage located at the second front end from themselves and the even stages ST202, ST204, ST206, ... Enabled by the scan pulse from the stage located at the third front end from the first stage ST201 by adjusting the start pulse Vst and the first clock pulse CLK1 to be output with a time difference of two pulse widths. ) May be operated as if it is enabled by the scan pulse from the stage located at the second front end, and the second stage (ST202) may be operated as if it is enabled by the scan pulse from the stage located at the third front end. have.
물론, 도면에 도시하지 않았지만, 상기 스타트 펄스(Vst)와 제 1 클럭펄스(CLK1)가 한 펄스폭만큼의 시간차를 가지고 출력되도록 조절하여도 무방하다.Of course, although not shown in the drawing, the start pulse Vst and the first clock pulse CLK1 may be adjusted to be output with a time difference of one pulse width.
여기서, 상기 각 스테이지(ST201, ST202, ST203, ...)에 구비된 각 노드 제어부(205)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.Here, the configuration of each
도 4는 도 2의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면이다.4 is a diagram illustrating a circuit configuration of the node controller provided in the third and fourth stages of FIG. 2.
여기서, 기수번째 스테이지들(제 2n-1 스테이지 ST201, ST203, ST205, ...)과 상기 우수번째 스테이지들(제 2n 스테이지; ST202, ST204, ST206, ...)은 서로 다른 구성을 가진다.Here, the odd-numbered stages (2n-1 stages ST201, ST203, ST205, ...) and the even-numbered stages (2n stages) ST202, ST204, ST206, ... have different configurations.
먼저, 기수번째 스테이지들(ST201, ST203, ST205, ...)에 구비된 노드 제어부(205)는, 도 4에 도시된 바와 같이, 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)를 갖는다.First, the
즉, 제 2n-1 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 2n-3 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.That is, the first switching device Tr1 provided in the 2n-1 stage transmits the enable node Q of the 2n-1 stage to the first DC voltage source in response to the scan pulse from the 2n-3 stage. Charge to Vdc1).
예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST201)로부터의 제 1 스캔펄스(Vout1)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. For example, the first switching device Tr1 included in the third stage ST203 of FIG. 4 may be configured to respond to the first scan pulse Vout1 from the first stage ST201 of the third stage ST203. The enable node Q is charged with the first DC voltage source Vdc1.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 1 스위칭소자(Tr1)의 게 이트단자는 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속된다.To this end, a gate terminal of the first switching device Tr1 provided in the third stage ST203 is connected to the first stage ST201, and a drain terminal is a power source for transmitting the first DC voltage source Vdc1. The source terminal is connected to the enable node Q of the third stage ST203.
상기 제 2n-1 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. The second switching device Tr2 provided in the 2n-1 stage is in response to the first AC voltage source Vac1 supplied to the first disable node QB1 of the 2n-1 stage. The enable node Q of the stage is discharged to the second DC voltage source Vdc2.
예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 2 스위칭소자(Tr2)는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the second switching device Tr2 provided in the third stage ST203 of FIG. 4 is the first AC voltage source Vac1 supplied to the first disable node QB1 of the third stage ST203. In response to), the enabling node Q of the third stage ST203 is discharged to the second DC voltage source Vdc2.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the second switching device Tr2 provided in the third stage ST203 is connected to the first disable node QB1 of the third stage ST203, and the drain terminal thereof is connected to the third disable node QB1. It is connected to the enable node Q of the stage ST203, and the source terminal is connected to the power supply line which transmits the said 2nd DC voltage source Vdc2.
상기 제 2n-1 스테이지에 구비된 제 3 스위칭소자(Tr3)는 제 2n 스테이지를 통해 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The third switching device Tr3 provided in the 2n-1 stage responds to the second AC voltage source Vac2 supplied to the second disable node QB2 of the 2n-1 stage through the 2nn stage. Thus, the enable node Q of the 2n-1 stage is discharged to the second DC voltage source Vdc2.
즉, 상기 제 2n-1 스테이지에 구비된 제 3 스위칭소자(Tr3)는 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시키는데, 이때 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태는 상기 제 2n 스테이지의 노드 제어부(205)에 의해 제어된다.That is, the third switching device Tr3 provided in the 2n-1 stage is configured to respond to the second AC voltage source Vac2 supplied to the second disable node QB2 of the 2n-1 stage. The enable node Q of the 2n-1 stage is discharged to the second DC voltage source Vdc2, where the state of the second disable node QB2 provided in the 2n-1 stage is the second n stage. Is controlled by the
예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 3 스위칭소자(Tr3)는 제 4 스테이지(ST204)를 통해 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the third switching device Tr3 included in the third stage ST203 of FIG. 4 is connected to the second disable node QB2 of the third stage ST203 through the fourth stage ST204. In response to the supplied second AC voltage source Vac2, the enable node Q of the third stage ST203 is discharged to the second DC voltage source Vdc2.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the third switching device Tr3 provided in the third stage ST203 is connected to the second disable node QB2 of the third stage ST203, and the drain terminal of the third stage ST203 is connected to the second disable node QB2. It is connected to the enable node Q of the three stages ST203, and the source terminal is connected to a power supply line for transmitting the second DC voltage source Vdc2.
상기 제 2n-1 스테이지에 구비된 제 4 스위칭소자(Tr4)는 2n+2 번째 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The fourth switching device Tr4 provided in the 2n-1 stage transmits the enable node Q of the 2n-1 stage to the second DC voltage source Vdc2 in response to the scan pulse from the 2n + 2th stage. To discharge).
예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 4 스위칭소자(Tr4)는 제 6 스테이지(ST206)로부터의 제 6 스캔펄스(Vout6)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the fourth switching device Tr4 included in the third stage ST203 of FIG. 4 may be configured to respond to the sixth scan pulse Vout6 from the sixth stage ST206 of the third stage ST203. The enable node Q is discharged to the second DC voltage source Vdc2.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 6 스테이지(ST206)에 접속되며, 드레인단자는 상기 제 3 스테 이지(ST203)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the fourth switching device Tr4 provided in the third stage ST203 is connected to the sixth stage ST206, and the drain terminal is for enabling the third stage ST203. It is connected to the node Q, and the source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
상기 제 2n-1 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n-1 스테이지의 공통 노드(N)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다.The fifth switching device Tr5 provided in the 2n-1 stage is turned on or turned off in response to the first AC voltage source Vac1 and, when turned on, the common node N of the 2n-1 stage. ) Is charged to the first AC voltage source Vac1.
예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST203)의 공통 노드(N)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다. For example, the fifth switching device Tr5 provided in the third stage ST203 of FIG. 4 is turned on or turned off in response to a first AC voltage source Vac1, and when turned on, the third stage The common node N of ST203 is charged with the first AC voltage source Vac1.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자 및 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST203)의 공통 노드(N)에 접속된다.To this end, the gate terminal and the drain terminal of the fifth switching device Tr5 provided in the third stage ST203 are connected to a power line for transmitting the first AC voltage source Vac1, and the source terminal is connected to the third terminal ST203. It is connected to the common node N of the stage ST203.
상기 제 2n-1 스테이지에 구비된 제 6 스위칭소자(Tr6)는 상기 제 2n-1 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2n-1 스테이지의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The sixth switching device Tr6 provided in the 2n-1 stage is the second n-1 stage in response to the first DC voltage source Vdc1 charged in the enabling node Q of the 2n-1 stage. Common node N is discharged to second DC voltage source Vdc2.
예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 6 스위칭소자(Tr6)는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 3 스테이지(ST203)의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the sixth switching device Tr6 provided in the third stage ST203 of FIG. 4 is connected to the first DC voltage source Vdc1 charged in the enabling node Q of the third stage ST203. In response, the common node N of the third stage ST203 is discharged to the second DC voltage source Vdc2.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 드레인 단자는 상기 제 3 스테이지(ST203)의 공통 노드(N)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the sixth switching device Tr6 provided in the third stage ST203 is connected to the enable node Q of the third stage ST203, and the drain terminal is connected to the third stage. It is connected to the common node N of ST203, and the source terminal is connected to the power supply line which transmits the said 2nd DC voltage source Vdc2.
상기 제 2n-1 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2n-1 스테이지의 공통 노드(N)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다.The seventh switching device Tr7 provided in the 2n-1 stage is formed in response to the first AC voltage source Vac1 supplied to the common node N of the 2n-1 stage. The first disable node QB1 and the first disable node QB1 of the second nn stage are charged with the first AC voltage source Vac1.
즉, 상기 제 2n-1 스테이지에 구비된 제 7 스위칭소자(Tr7)는 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태 및 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 함께 제어한다.That is, the seventh switching device Tr7 included in the 2n-1 stage is for the state of the first disable node QB1 provided in the 2n-1 stage and for the first disable provided in the 2n stage. The state of node QB1 is controlled together.
예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 7 스위칭소자(Tr7)는 상기 제 3 스테이지(ST203)의 공통 노드(N)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다. For example, the seventh switching device Tr7 included in the third stage ST203 of FIG. 4 may respond to the first AC voltage source Vac1 supplied to the common node N of the third stage ST203. The first disable node QB1 of the third stage ST203 and the first disable node QB1 of the fourth stage ST204 are charged with the first AC voltage source Vac1.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 3 스테이지(ST203)의 공통 노드(N)에 접속되며, 드레인단자는 상가 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속된다.To this end, the gate terminal of the seventh switching element Tr7 provided in the third stage ST203 is connected to the common node N of the third stage ST203, and the drain terminal thereof is the first AC voltage source. Vac1) is connected to the power supply line, and a source terminal is connected to the first disable node QB1 of the third stage ST203.
상기 제 2n-1 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2n-3 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n-1 스테이지의 제 1 디스에이블용 노 드(QB1) 및 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The eighth switching device Tr8 provided in the 2n-1 stage includes the first disable node QB1 and the 2n stage of the 2n-1 stage in response to the scan pulse from the 2n-3 stage. The first disable node QB1 is discharged to the second DC voltage source Vdc2.
즉, 상기 제 2n-1 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태 및 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 함께 제어한다.That is, the eighth switching device Tr8 provided in the 2n-1 stage is for the first disable node QB1 provided in the 2n-1 stage and the first disable device provided in the 2nn stage. The state of node QB1 is controlled together.
예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 8 스위칭소자(Tr8)는 제 1 스테이지(ST201)로부터의 제 1 스캔펄스(Vout1)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the eighth switching device Tr8 of the third stage ST203 of FIG. 4 may be configured to respond to the first scan pulse Vout1 from the first stage ST201 of the third stage ST203. The first disable node QB1 of the first disable node QB1 and the fourth stage ST204 is discharged to the second DC voltage source Vdc2.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the eighth switching element Tr8 provided in the third stage ST203 is connected to the first stage ST201, and the drain terminal of the first stage ST203 is disabled. It is connected to the node QB1, and a source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
상기 제 2n-1 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 제 2n-1 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The ninth switching device Tr9 of the 2n-1 stage is provided in response to the first DC voltage source Vdc1 charged in the enabling node Q of the 2n-1 stage. The first disable node QB1 and the first disable node QB1 of the second nn stage are discharged to the second DC voltage source Vdc2.
즉, 상기 제 2n-1 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태 및 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 함께 제어한다.That is, the ninth switching device Tr9 provided in the second n-1 stage is in a state of the first disable node QB1 provided in the second n-1 stage and the first disable provided in the second nn stage. The state of the node QB1 is controlled together.
예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 9 스위칭소자(Tr9)는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the ninth switching device Tr9 of the third stage ST203 of FIG. 4 is connected to the first DC voltage source Vdc1 charged in the enabling node Q of the third stage ST203. In response, the first disable node QB1 of the third stage ST203 and the first disable node QB1 of the fourth stage ST204 are discharged to the second DC voltage source Vdc2.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the ninth switching device Tr9 provided in the third stage ST203 is connected to the enable node Q of the third stage ST203, and the drain terminal of the third stage ST203 is provided. It is connected to the first disable node QB1 of ST203, and the source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
한편, 제 2n-1 스테이지에 구비된 풀업 스위칭소자(Tru)는 상기 제 2n-1 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 해당 클럭펄스를 제 2n-1 스캔펄스로서 출력한다. 그리고, 이 제 2n-1 스캔펄스를 제 2n-1 게이트 라인, 제 2n+1, 및 제 2n+2 스테이지에 공급한다.Meanwhile, the pull-up switching device Tru provided in the 2n-1 stage transmits the corresponding clock pulse to the 2n-1 stage in response to the first DC voltage source Vdc1 charged in the enable node Q of the 2n-1 stage. -1 Output as scan pulse. The 2n-1 scan pulse is supplied to the 2n-1 gate line, the 2n + 1, and the 2n + 2 stages.
여기서, 상기 제 2n-1 스테이지로부터 출력된 제 2n-1 스캔펄스는 상기 제 2n-1 게이트 라인을 구동함과 아울러, 상기 제 2n+1 및 제 2n+2 스테이지를 동시에 인에이블시킨다.Here, the 2n-1 scan pulse output from the 2n-1 stage drives the 2n-1 gate line and simultaneously enables the 2n + 1 and 2n + 2 stages.
예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 풀업 스위칭소자(Tru)는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 제 3 클럭펄스(CLK3)를 제 3 스캔펄스(Vout3)로 출력한다. 그리고, 이 제 3 스캔펄스(Vout3)를 제 3 게이트 라인, 제 5 스테이지(ST205), 및 제 6 스테이지(ST206)에 공급한다. For example, the pull-up switching device Tru provided in the third stage ST203 of FIG. 4 responds to the first DC voltage source Vdc1 charged in the enabling node Q of the third stage ST203. The third clock pulse CLK3 is output as the third scan pulse Vout3. The third scan pulse Vout3 is supplied to the third gate line, the fifth stage ST205, and the sixth stage ST206.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 풀업 스위칭소자(Tru)의 게이트 단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 3 클럭펄스(CLK3)를 전송하는 클럭전송라인에 접속되며, 소스단자는 상기 제 3 게이트 라인, 제 5 스테이지(ST205), 및 제 6 스테이지(ST206)에 접속된다.To this end, a gate terminal of the pull-up switching device Tru provided in the third stage ST203 is connected to an enable node Q of the third stage ST203, and a drain terminal thereof is connected to the third clock pulse. It is connected to a clock transmission line for transmitting CLK3, and a source terminal is connected to the third gate line, the fifth stage ST205, and the sixth stage ST206.
상기 제 2n-1 스테이지에 구비된 제 1 풀다운 스위칭소자(Trd1)는 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력한다. 그리고, 이 오프 전압원을 제 2n-1 게이트 라인, 제 2n+1, 및 제 2n+2 스테이지에 공급한다.The first pull-down switching device Trd1 included in the 2n-1 stage has a second direct current in response to the first AC voltage source Vac1 charged in the first disable node QB1 of the 2n-1 stage. The voltage source Vdc2 is output as an off voltage source. The off voltage source is then supplied to the 2n-1 gate lines, the 2n + 1, and the 2n + 2 stages.
예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 1 풀다운 스위칭소자(Trd1)는 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력하고, 오프 전압원을 제 3 게이트 라인, 제 5 스테이지(ST205), 및 제 6 스테이지(ST206)에 공급한다. For example, the first pull-down switching device Trd1 included in the third stage ST203 of FIG. 4 may include the first AC voltage source Vac1 charged in the first disable node QB1 of the third stage ST203. The second DC voltage source Vdc2 is output as an off voltage source, and the off voltage source is supplied to the third gate line, the fifth stage ST205, and the sixth stage ST206.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 1 풀다운 스위칭소자(Trd1)의 게이트단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 게이트 라인, 제 5 스테이지(ST205), 및 제 6 스테이지(ST206)에 접속된다.To this end, the gate terminal of the first pull-down switching device Trd1 provided in the third stage ST203 is connected to the first disable node QB1 of the third stage ST203, and the source terminal is It is connected to a power supply line for transmitting the second DC voltage source Vdc2, and a drain terminal is connected to the third gate line, the fifth stage ST205, and the sixth stage ST206.
상기 제 2n-1 스테이지에 구비된 제 2 풀다운 스위칭소자(Trd2)는 제 2n 스테이지를 통해 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력한다. 그리고, 이 오프 전압원을 제 2n-1 게이트 라인, 제 2n+1, 및 제 2n+2 스테이지에 공급한다.The second pull-down switching device Trd2 provided in the 2n-1 stage responds to the second AC voltage source Vac2 charged in the second disable node QB2 of the 2n-1 stage through the 2n stage. To output the second DC voltage source Vdc2 as an off voltage source. The off voltage source is then supplied to the 2n-1 gate lines, the 2n + 1, and the 2n + 2 stages.
즉, 상기 제 2n-1 스테이지에 구비된 제 2 풀다운 스위칭소자(Trd2)는 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 제 2 직류 전압원(Vdc2)을 오프 전압원으로 출력하는, 이때 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태는 상기 제 2n 스테이지의 노드 제어부(205)에 의해 제어된다.That is, the second pull-down switching device Trd2 provided in the 2n-1 stage is configured in response to the second AC voltage source Vac2 supplied to the second disable node QB2 of the 2n-1 stage. The state of the second disable node QB2 included in the 2n-1 stage is controlled by the
예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 2 풀다운 스위칭소자(Trd2)는 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력하고, 이 오프 전압원을 제 3 게이트 라인, 제 5 스테이지(ST205), 및 제 6 스테이지(ST206)에 공급한다. For example, the second pull-down switching device Trd2 included in the third stage ST203 of FIG. 4 is the second AC voltage source Vac2 charged in the second disable node QB2 of the third stage ST203. The second DC voltage source Vdc2 is output as an off voltage source, and the off voltage source is supplied to the third gate line, the fifth stage ST205, and the sixth stage ST206.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 2 풀다운 스위칭소자(Trd2)의 게이트단자는 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 게이트 라인, 제 5 스테이지(ST205), 및 제 6 스테이지(ST206)에 접속된다.To this end, the gate terminal of the second pull-down switching device Trd2 provided in the third stage ST203 is connected to the second disable node QB2 of the third stage ST203, and the source terminal is It is connected to a power supply line for transmitting the second DC voltage source Vdc2, and a drain terminal is connected to the third gate line, the fifth stage ST205, and the sixth stage ST206.
단, 제 1 스테이지(ST201)의 첫 번째 전단에는 스테이지가 존재하기 않기 때문에, 상기 제 1 스테이지(ST201)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 동작한다.However, since the stage does not exist in the first front end of the first stage ST201, the first and eighth switching elements Tr1 and Tr8 included in the first stage ST201 may have a start pulse (T1) from the timing controller. Operate in response to Vst).
한편, 우수번째 스테이지들(ST202, ST204, ST206, ...)에 구비된 노드 제어부(205)도, 도 4에 도시된 바와 같이, 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)를 갖는다.On the other hand, the
즉, 제 2n 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 2n-3 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n 스테이지의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.That is, the first switching device Tr1 provided in the second nn stage charges the enabling node Q of the second nn stage to the first DC voltage source Vdc1 in response to the scan pulse from the second nn-3 stage. Let's do it.
예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST201)로부터의 제 1 스캔펄스(Vout1)에 응답하여 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. For example, the first switching device Tr1 included in the fourth stage ST204 of FIG. 4 may be configured to respond to the first scan pulse Vout1 from the first stage ST201 of the fourth stage ST204. The enable node Q is charged with the first DC voltage source Vdc1.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속된다.To this end, the gate terminal of the first switching device Tr1 provided in the fourth stage ST204 is connected to the first stage ST201, and the drain terminal is a power line for transmitting the first DC voltage source Vdc1. The source terminal is connected to the enabling node Q of the fourth stage ST204.
상기 제 2n 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 2n-1 스테이지를 통해 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 제 2n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The second switching device Tr2 provided in the second nn stage is provided in response to the first AC voltage source Vac1 supplied to the first disable node QB1 of the second nn stage through the second n-1 stage. The enable node Q of the stage is discharged to the second DC voltage source Vdc2.
즉, 상기 제 2n 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시키는데, 이때 상기 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태는 상기 제 2n-1 스테이지의 노드 제어부(205)에 의해 제어된다.That is, the second switching device Tr2 provided in the second n-stage is in response to the first AC voltage source Vac1 supplied to the first disable node QB1 of the second n-th stage. The enable node Q is discharged to the second DC voltage source Vdc2, wherein the state of the first disable node QB1 provided in the second n-stage is determined by the
예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 2 스위칭소자(Tr2)는 제 3 스테이지(ST203)를 통해 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the second switching device Tr2 included in the fourth stage ST204 of FIG. 4 is connected to the first disable node QB1 of the fourth stage ST204 through the third stage ST203. The enable node Q of the fourth stage ST204 is discharged to the second DC voltage source Vdc2 in response to the supplied first AC voltage source Vac1.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the second switching element Tr2 provided in the fourth stage ST204 is connected to the first disable node QB1 of the fourth stage ST204, and the drain terminal of the second switching element Tr2 is connected to the first disable node QB1. It is connected to the enable node Q of the 4th stage ST204, and a source terminal is connected to the power supply line which transmits the said 2nd DC voltage source Vdc2.
상기 제 2n 스테이지에 구비된 제 3 스위칭소자(Tr3)는 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The third switching device Tr3 provided in the second n stage is configured to enable the second n stage in response to a second AC voltage source Vac2 supplied to the second disable node QB2 of the second n stage. The node Q is discharged to the second DC voltage source Vdc2.
예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 3 스위칭소자(Tr3)는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the third switching device Tr3 included in the fourth stage ST204 of FIG. 4 is the second AC voltage source Vac2 supplied to the second disable node QB2 of the fourth stage ST204. In response to), the enable node Q of the fourth stage ST204 is discharged to the second DC voltage source Vdc2.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the third switching device Tr3 provided in the fourth stage ST204 is connected to the second disable node QB2 of the fourth stage ST204, and the drain terminal of the third switching element Tr3 is connected to the fourth terminal ST204. It is connected to the enable node Q of the 4th stage ST204, and a source terminal is connected to the power supply line which transmits the said 2nd DC voltage source Vdc2.
상기 제 2n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 2n+2 스테이지로부터의 스캔펄스에 응답하여 상기 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The fourth switching device Tr4 provided in the second nn stage discharges the enable node Q to the second DC voltage source Vdc2 in response to the scan pulse from the second n + 2th stage.
예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 4 스위칭소자(Tr4)는 제 6 스테이지(ST206)로부터의 제 6 스캔펄스(Vout6)에 응답하여 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the fourth switching device Tr4 included in the fourth stage ST204 of FIG. 4 may be configured to respond to the sixth scan pulse Vout6 from the sixth stage ST206 of the fourth stage ST204. The enable node Q is discharged to the second DC voltage source Vdc2.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 6 스테이지(ST206)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the fourth switching device Tr4 provided in the fourth stage ST204 is connected to the sixth stage ST206, and the drain terminal is a node for enabling the fourth stage ST204. It is connected to (Q), the source terminal is connected to the power supply line for transmitting the second DC voltage source (Vdc2).
상기 제 2n 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n 스테이지의 공통 노드(N)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다.The fifth switching device Tr5 provided in the second n-th stage is turned on or off in response to a second AC voltage source Vac2, and when turned on, the fifth switching element Tr5 turns off the common node N of the second n-th stage. 2 Charge with AC voltage source (Vac2).
예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 5 스위칭소자(Tr5)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 스테이지(ST204)의 공통 노드(N)를 제 2 교류 전압원(Vac2)으로 충전시킨다. For example, the fifth switching device Tr5 provided in the fourth stage ST204 of FIG. 4 is turned on or turned off in response to a second AC voltage source Vac2, and when turned on, the fourth stage ST204 is turned on. The common node N of ST204 is charged with the second AC voltage source Vac2.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자 및 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 스테이지(ST204)의 공통 노드(N)에 접속된다.To this end, the gate terminal and the drain terminal of the fifth switching device Tr5 provided in the fourth stage ST204 are connected to a power line for transmitting the second AC voltage source Vac2, and the source terminal is connected to the fourth terminal ST204. It is connected to the common node N of the stage ST204.
상기 제 2n 스테이지에 구비된 제 6 스위칭소자(Tr6)는 상기 제 2n 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2n 스테이지의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The sixth switching device Tr6 included in the second n-th stage is the common node N of the second n-th stage in response to the first DC voltage source Vdc1 charged in the enabling node Q of the second n-th stage. Is discharged to the second DC voltage source Vdc2.
예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 6 스위칭소자(Tr6)는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 4 스테이지(ST204)의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the sixth switching device Tr6 included in the fourth stage ST204 of FIG. 4 is connected to the first DC voltage source Vdc1 charged in the enabling node Q of the fourth stage ST204. In response, the common node N of the fourth stage ST204 is discharged to the second DC voltage source Vdc2.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 공통 노드(N)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the sixth switching element Tr6 provided in the fourth stage ST204 is connected to the enable node Q of the fourth stage ST204, and the drain terminal of the fourth stage ST204 is connected to the enable node Q. It is connected to the common node N of ST204, and the source terminal is connected to the power supply line which transmits the said 2nd DC voltage source Vdc2.
상기 제 2n 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2n 스테이지의 공통 노드(N)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2) 및 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다.The seventh switching element Tr7 included in the second n-th stage is configured as a second disable node of the second n-th stage in response to the second AC voltage source Vac2 supplied to the common node N of the second n-th stage. QB2) and the second disable node QB2 of the 2n-1 stage are charged with the second AC voltage source Vac2.
즉, 상기 제 2n 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2n 스테 이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태 및 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 함께 제어한다.That is, the seventh switching element Tr7 included in the second n-stage is for the state of the second disable node QB2 included in the second n-stage and for the second disable provided in the 2n-1th stage. The state of node QB2 is controlled together.
예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 7 스위칭소자(Tr7)는 상기 제 4 스테이지(ST204)의 공통 노드(N)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2) 및 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다. For example, the seventh switching device Tr7 provided in the fourth stage ST204 of FIG. 4 may respond to the second AC voltage source Vac2 supplied to the common node N of the fourth stage ST204. The second disable node QB2 of the fourth stage ST204 and the second disable node QB2 of the third stage ST203 are charged with the second AC voltage source Vac2.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 4 스테이지(ST204)의 공통 노드(N)에 접속되며, 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속된다.To this end, the gate terminal of the seventh switching element Tr7 provided in the fourth stage ST204 is connected to the common node N of the fourth stage ST204, and the drain terminal of the second AC voltage source ( Vac2) is connected to the power supply line, and the source terminal is connected to the second disable node QB2 of the fourth stage ST204.
상기 제 2n 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2n-3 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2) 및 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The eighth switching device Tr8 included in the second n-th stage includes the second disable node QB2 of the second n-th stage and the second n-th stage of the second n-1 stage in response to a scan pulse from the second n-3 stage. The disable node QB2 is discharged to the second DC voltage source Vdc2.
즉, 상기 제 2n 스테이지에 구비된 제 8 스위칭소자(Tr8)는 상기 제 2n 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태 및 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 함께 제어한다.That is, the eighth switching device Tr8 provided in the second n-stage includes the state of the second disable node QB2 provided in the second n-n stage and the second disable node provided in the 2n-1th stage. The state of (QB2) is controlled together.
예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 8 스위칭소자(Tr8)는 제 1 스테이지(ST201)로부터의 제 1 스캔펄스(Vout1)에 응답하여 상기 제 4 스테이 지(ST204)의 제 2 디스에이블용 노드(QB2) 및 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the eighth switching device Tr8 included in the fourth stage ST204 of FIG. 4 may respond to the fourth stage ST204 in response to the first scan pulse Vout1 from the first stage ST201. The second disable node QB2 and the second disable node QB2 of the third stage ST203 are discharged to the second DC voltage source Vdc2.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the eighth switching device Tr8 provided in the fourth stage ST204 is connected to the first stage ST201, and the drain terminal of the second stage ST203 is disabled. It is connected to the node QB2, and a source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
상기 제 2n 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 제 2n 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2) 및 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The ninth switching device Tr9 provided in the second n stage is configured to disable the second disable of the second n stage in response to the first DC voltage source Vdc1 charged in the enabling node Q of the second n stage. The node QB2 and the second disable node QB2 of the 2n-1 stage are discharged to the second DC voltage source Vdc2.
즉, 상기 제 2n 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 제 2n 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태와 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 함께 제어한다.That is, the ninth switching device Tr9 provided in the second n-stage is for the state of the second disable node QB2 provided in the second n-n stage and for the second disable provided in the 2n-1th stage. The state of node QB2 is controlled together.
예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 9 스위칭소자(Tr9)는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2) 및 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the ninth switching device Tr9 of the fourth stage ST204 of FIG. 4 is connected to the first DC voltage source Vdc1 charged in the enabling node Q of the fourth stage ST204. In response, the second disable node QB2 of the fourth stage ST204 and the second disable node QB2 of the third stage ST203 are discharged to the second DC voltage source Vdc2.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 드레인 단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the ninth switching element Tr9 provided in the fourth stage ST204 is connected to the enable node Q of the fourth stage ST204, and the drain terminal is connected to the fourth stage ST204. It is connected to the second disable node QB2 of ST204, and the source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
한편, 제 2n 스테이지에 구비된 풀업 스위칭소자(Tru)는 상기 제 2n 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 해당 클럭펄스를 제 2n 스캔펄스로서 출력한다. 그리고, 이 제 2n 스캔펄스를 제 2n 게이트 라인, 제 2n-3, 및 제 2n-2 스테이지에 공급한다.Meanwhile, the pull-up switching device Tru provided in the 2n stage outputs the corresponding clock pulse as the 2n scan pulse in response to the first DC voltage source Vdc1 charged in the enabling node Q of the 2n stage. do. The 2nn scan pulse is then supplied to the 2nn gate lines, 2n-3, and 2n-2 stages.
여기서, 상기 제 2n 스테이지로부터 출력된 제 2n 스캔펄스는 상기 제 2n 게이트 라인을 구동함과 아울러, 상기 제 2n-3 및 제 2n-2 스테이지를 동시에 디스에이블시킨다.Here, the 2n scan pulse output from the 2n stage drives the 2n gate line and simultaneously disables the 2n-3 and 2n-2 stages.
예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 풀업 스위칭소자(Tru)는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 제 4 클럭펄스(CLK4)를 제 4 스캔펄스(Vout4)로 출력한다. 그리고, 이 제 4 스캔펄스(Vout4)를 제 4 게이트 라인, 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 공급한다. For example, the pull-up switching device Tru provided in the fourth stage ST204 of FIG. 4 responds to the first DC voltage source Vdc1 charged in the enabling node Q of the fourth stage ST204. The fourth clock pulse CLK4 is output as the fourth scan pulse Vout4. The fourth scan pulse Vout4 is supplied to the fourth gate line, the first stage ST201, and the second stage ST202.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 풀업 스위칭소자(Tru)의 게이트 단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 4 클럭펄스(CLK4)를 전송하는 클럭전송라인에 접속되며, 소스단자는 상기 제 4 게이트 라인, 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 접속된다.To this end, a gate terminal of the pull-up switching device Tru provided in the fourth stage ST204 is connected to an enable node Q of the fourth stage ST204, and a drain terminal of the fourth clock pulse is connected to the enable node Q. A source terminal is connected to the fourth gate line, the first stage ST201, and the second stage ST202.
상기 제 2n 스테이지에 구비된 제 1 풀다운 스위칭소자(Trd1)는 제 2n-1 스 테이지를 통해 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력한다. 그리고, 이 오프 전압원을 제 2n 게이트 라인, 제 2n-3, 및 제 2n-2 스테이지에 공급한다.In response to the first AC voltage source Vac1 charged in the first disable node QB1 of the second n-th stage, the first pull-down switching device Trd1 included in the second n-th stage is provided. The second DC voltage source Vdc2 is output as an off voltage source. The off voltage source is then supplied to the 2n gate lines, 2n-3, and 2n-2 stages.
즉, 상기 제 2n 스테이지에 구비된 제 1 풀다운 스위칭소자(Trd1)는 상기 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 제 2 직류 전압원(Vdc2)을 오프 전압원으로 출력하는데, 이때 상기 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태는 상기 제 2n-1 스테이지의 노드 제어부(205)에 의해 제어된다.That is, the first pull-down switching device Trd1 included in the second nn stage may respond to a second DC voltage source Vc1 in response to the first AC voltage source Vac1 supplied to the first disable node QB1 of the second nn stage. Vdc2) is output to an off voltage source, wherein the state of the first disable node QB1 provided in the second nn stage is controlled by the
예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 1 풀다운 스위칭소자(Trd1)는 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력하고, 이 오프 전압원을 제 4 게이트 라인, 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 공급한다. For example, the first pull-down switching device Trd1 included in the fourth stage ST204 of FIG. 4 is the first AC voltage source Vac1 charged in the first disable node QB1 of the fourth stage ST204. The second direct current voltage source Vdc2 is output as an off voltage source, and the off voltage source is supplied to the fourth gate line, the first stage ST201, and the second stage ST202.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 1 풀다운 스위칭소자(Trd1)의 게이트단자는 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 4 게이트 라인, 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 접속된다.To this end, the gate terminal of the first pull-down switching device Trd1 provided in the fourth stage ST204 is connected to the first disable node QB1 of the fourth stage ST204, and the source terminal is It is connected to a power supply line for transmitting a second DC voltage source Vdc2, and a drain terminal is connected to the fourth gate line, the first stage ST201, and the second stage ST202.
상기 제 2n 스테이지에 구비된 제 2 풀다운 스위칭소자(Trd2)는 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력한다. 그리고, 이 오프 전압원을 제 2n 게이트 라인, 제 2n-3, 및 제 2n-2 스테이지에 공급한다.The second pull-down switching device Trd2 included in the second n-th stage is a second DC voltage source Vdc2 in response to the second AC voltage source Vac2 charged in the second disable node QB2 of the second n-th stage. Is output as an off voltage source. The off voltage source is then supplied to the 2n gate lines, 2n-3, and 2n-2 stages.
예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 2 풀다운 스위칭소자(Trd2)는 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력하고, 이 오프 전압원을 제 4 게이트 라인, 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 공급한다. For example, the second pull-down switching device Trd2 included in the fourth stage ST204 of FIG. 4 is the second AC voltage source Vac2 charged in the second disable node QB2 of the fourth stage ST204. The second direct current voltage source Vdc2 is output as an off voltage source, and the off voltage source is supplied to the fourth gate line, the first stage ST201, and the second stage ST202.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 2 풀다운 스위칭소자(Trd2)의 게이트단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 4 게이트 라인, 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 접속된다.To this end, the gate terminal of the second pull-down switching device Trd2 provided in the fourth stage ST204 is connected to the second disable node QB2 of the fourth stage ST204, and the source terminal of the fourth terminal ST204. It is connected to a power supply line for transmitting a second DC voltage source Vdc2, and a drain terminal is connected to the fourth gate line, the first stage ST201, and the second stage ST202.
단, 제 2 스테이지(ST202)의 두 번째 전단에는 스테이지가 존재하기 않기 때문에, 상기 제 2 스테이지(ST202)에 구비된 제 1 및 제 8 스위칭소자(Tr, Tr8)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 동작한다.However, since the stage does not exist in the second front end of the second stage ST202, the first and eighth switching elements Tr and Tr8 included in the second stage ST202 may have the start pulse (Tr) from the timing controller. Operate in response to Vst).
한편, 각 스테이지(ST201, ST202, ST203, ...)는 다음과 같은 회로 구성을 가질 수도 있다.In addition, each stage ST201, ST202, ST203, ... may have the following circuit structures.
도 5는 도 2의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.FIG. 5 is a diagram illustrating another circuit configuration of the node controller provided in the third and fourth stages of FIG. 2.
도 5에 도시된 제 3 및 제 4 스테이지(ST203, ST204)는 전술한 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)외에 제 10 및 제 11 스위칭소자(Tr10, Tr11)를 더 포함한다.The third and fourth stages ST203 and ST204 illustrated in FIG. 5 further include tenth and eleventh switching elements Tr10 and Tr11 in addition to the first to ninth switching elements Tr1 to Tr9 described above.
각 스테이지(ST201, ST202, ST203, ...)에 구비된 제 10 스위칭소자(Tr10)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 상기 각 스테이지(ST201, ST202, ST203, ...)의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The tenth switching element Tr10 provided in each stage ST201, ST202, ST203, ... is in response to the start pulse Vst from the timing controller. Common node N is discharged to second DC voltage source Vdc2.
예를들어, 도 5의 제 3 스테이지(ST203)에 구비된 제 10 스위칭소자(Tr10)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 상기 제 3 스테이지(ST203)의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the tenth switching element Tr10 included in the third stage ST203 of FIG. 5 controls the common node N of the third stage ST203 in response to the start pulse Vst from the timing controller. Discharge to the second DC voltage source Vdc2.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 10 스위칭소자(Tr10)의 게이트단자는 상기 타이밍 콘트롤러에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 공통 노드(N)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the tenth switching element Tr10 provided in the third stage ST203 is connected to the timing controller, and the drain terminal is connected to the common node N of the third stage ST203. The source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
이 제 10 스위칭소자(Tr10)는 매 프레임에 한번 출력되는 스타트 펄스(Vst)에 응답하여 자신이 속한 스테이지에 구비된 공통 노드(N)를 방전시킨다(초기화 시킨다).The tenth switching device Tr10 discharges (initializes) the common node N included in the stage to which the stage belongs to it in response to the start pulse Vst outputted once every frame.
상기 제 2n-1 스테이지(제 1 스테이지(ST201) 포함)에 구비된 제 11 스위칭소자(Tr11)는 상기 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The eleventh switching element Tr11 provided in the 2n-1 stage (including the first stage ST201) is turned on or turned off in response to the first AC voltage source Vac1 and is turned on. The second disable node QB2 of the 2n-1 stage is discharged to the second DC voltage source Vdc2.
즉, 상기 제 2n-1 스테이지에 구비된 제 11 스위칭소자(Tr11)는 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 직접 방전시키는 역할을 한다. 다시말하면, 상기 제 2n-1 스테이지는 자신에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 상기 제 11 스위칭소자(Tr11)와 제 2n 스테이지의 노드 제어부(205)로 같이 제어한다.That is, the eleventh switching device Tr11 provided in the 2n-1 stage directly discharges the second disable node QB2 of the 2n-1 stage. In other words, the 2n-1 stage controls the state of the second disable node QB2 provided therein by the eleventh switching element Tr11 and the
예를들어, 도 5의 제 3 스테이지(ST203)에 구비된 제 11 스위칭소자(Tr11)는 상기 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the eleventh switching element Tr11 included in the third stage ST203 of FIG. 5 is turned on or turned off in response to the first AC voltage source Vac1, and when turned on, the third switching element Tr11 is turned on. The second disable node QB2 of the stage ST203 is discharged to the second DC voltage source Vdc2.
이를 위해, 상기 제 11 스위칭소자(Tr11)의 게이트단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, a gate terminal of the eleventh switching element Tr11 is connected to a power line for transmitting the first AC voltage source Vac1, and a drain terminal of the second disable node of the third stage ST203 QB2), the source terminal is connected to the power line for transmitting the second DC voltage source (Vdc2).
상기 제 2n 스테이지(제 2 스테이지(ST202) 포함)에 구비된 제 11 스위칭소자(Tr11)는 상기 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The eleventh switching element Tr11 included in the second n stage (including the second stage ST202) is turned on or turned off in response to the second AC voltage source Vac2, and when turned on, the second n The first disable node QB1 of the stage is discharged to the second DC voltage source Vdc2.
즉, 상기 제 2n 스테이지에 구비된 제 11 스위칭소자(Tr11)는 제 2n 스테이지의 제 2 디스에이블용 노드(QB2)를 직접 방전시키는 역할을 한다. 다시말하면, 상기 제 2n-1 스테이지는 자신에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 상 기 제 11 스위칭소자(Tr11)와 제 2n 스테이지의 노드 제어부(205)로 같이 제어한다.That is, the eleventh switching device Tr11 provided in the second n stage directly discharges the second disable node QB2 of the second nn stage. In other words, the second n-1 stage controls the state of the first disable node QB1 provided therein by the eleventh switching element Tr11 and the
예를들어, 도 5의 제 4 스테이지(ST204)에 구비된 제 11 스위칭소자(Tr11)는 상기 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the eleventh switching element Tr11 provided in the fourth stage ST204 of FIG. 5 is turned on or turned off in response to the second AC voltage source Vac2, and when turned on, the fourth switching element Tr11 is turned on. The first disable node QB1 of the stage ST204 is discharged to the second DC voltage source Vdc2.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 11 스위칭소자(Tr11)의 게이트단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, a gate terminal of the eleventh switching element Tr11 provided in the fourth stage ST204 is connected to a power line for transmitting the second AC voltage source Vac2, and a drain terminal thereof is connected to the fourth stage ST204. Is connected to a first disable node QB1, and a source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
또 한편, 각 스테이지(ST201, ST202, ST203, ...)는 다음과 같은 회로 구성을 가질 수도 있다.In addition, each stage ST201, ST202, ST203, ... may have the following circuit structures.
도 6은 도 2의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.FIG. 6 is a diagram illustrating another circuit configuration of the node controller provided in the third and fourth stages of FIG. 2.
먼저, 기수번째 스테이지들(ST201, ST203, ST205, ...)에 구비된 노드 제어부(205)는, 도 6에 도시된 바와 같이, 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7)를 갖는다.First, the
즉, 제 2n-1 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 2n-3 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.That is, the first switching device Tr1 provided in the 2n-1 stage transmits the enable node Q of the 2n-1 stage to the first DC voltage source in response to the scan pulse from the 2n-3 stage. Charge to Vdc1).
예를들어, 도 6의 제 3 스테이지(ST203)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST201)로부터의 제 1 스캔펄스(Vout1)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. For example, the first switching device Tr1 included in the third stage ST203 of FIG. 6 may be configured to respond to the first scan pulse Vout1 from the first stage ST201 of the third stage ST203. The enable node Q is charged with the first DC voltage source Vdc1.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속된다.To this end, a gate terminal of the first switching device Tr1 provided in the third stage ST203 is connected to the first stage ST201, and a drain terminal of the power supply line for transmitting the first DC voltage source Vdc1. The source terminal is connected to the enabling node Q of the third stage ST203.
상기 제 2n-1 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. The second switching device Tr2 provided in the 2n-1 stage is in response to the first AC voltage source Vac1 supplied to the first disable node QB1 of the 2n-1 stage. The enable node Q of the stage is discharged to the second DC voltage source Vdc2.
예를들어, 도 6의 제 3 스테이지(ST203)에 구비된 제 2 스위칭소자(Tr2)는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the second switching device Tr2 provided in the third stage ST203 of FIG. 6 is the first AC voltage source Vac1 supplied to the first disable node QB1 of the third stage ST203. In response to), the enabling node Q of the third stage ST203 is discharged to the second DC voltage source Vdc2.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the second switching device Tr2 provided in the third stage ST203 is connected to the first disable node QB1 of the third stage ST203, and the drain terminal thereof is connected to the third disable node QB1. It is connected to the enable node Q of the stage ST203, and the source terminal is connected to the power supply line which transmits the said 2nd DC voltage source Vdc2.
상기 제 2n-1 스테이지에 구비된 제 3 스위칭소자(Tr3)는 제 2n 스테이지를 통해 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The third switching device Tr3 provided in the 2n-1 stage responds to the second AC voltage source Vac2 supplied to the second disable node QB2 of the 2n-1 stage through the 2nn stage. Thus, the enable node Q of the 2n-1 stage is discharged to the second DC voltage source Vdc2.
즉, 상기 제 2n-1 스테이지에 구비된 제 3 스위칭소자(Tr3)는 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시키는데, 이때 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태는 상기 제 2n 스테이지의 노드 제어부(205)에 의해 제어된다.That is, the third switching device Tr3 provided in the 2n-1 stage is configured to respond to the second AC voltage source Vac2 supplied to the second disable node QB2 of the 2n-1 stage. The enable node Q of the 2n-1 stage is discharged to the second DC voltage source Vdc2, where the state of the second disable node QB2 provided in the 2n-1 stage is the second n stage. Is controlled by the
예를들어, 도 6의 제 3 스테이지(ST203)에 구비된 제 3 스위칭소자(Tr3)는 제 4 스테이지(ST204)를 통해 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the third switching device Tr3 included in the third stage ST203 of FIG. 6 is connected to the second disable node QB2 of the third stage ST203 through the fourth stage ST204. In response to the supplied second AC voltage source Vac2, the enable node Q of the third stage ST203 is discharged to the second DC voltage source Vdc2.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the third switching device Tr3 provided in the third stage ST203 is connected to the second disable node QB2 of the third stage ST203, and the drain terminal of the third stage ST203 is connected to the second disable node QB2. It is connected to the enable node Q of the three stages ST203, and the source terminal is connected to a power supply line for transmitting the second DC voltage source Vdc2.
상기 제 2n-1 스테이지에 구비된 제 4 스위칭소자(Tr4)는 2n+2 번째 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The fourth switching device Tr4 provided in the 2n-1 stage transmits the enable node Q of the 2n-1 stage to the second DC voltage source Vdc2 in response to the scan pulse from the 2n + 2th stage. To discharge).
예를들어, 도 6의 제 3 스테이지(ST203)에 구비된 제 4 스위칭소자(Tr4)는 제 6 스테이지(ST206)로부터의 제 6 스캔펄스(Vout6)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the fourth switching device Tr4 included in the third stage ST203 of FIG. 6 may be configured to respond to the sixth scan pulse Vout6 from the sixth stage ST206 of the third stage ST203. The enable node Q is discharged to the second DC voltage source Vdc2.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 6 스테이지(ST206)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the fourth switching device Tr4 provided in the third stage ST203 is connected to the sixth stage ST206, and the drain terminal is a node for enabling the third stage ST203. It is connected to (Q), the source terminal is connected to the power supply line for transmitting the second DC voltage source (Vdc2).
상기 제 2n-1 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 1 교류 전압원(Vac1)으로 충전시킨다.The fifth switching device Tr5 provided in the 2n-1 stage is turned on or off in response to a first AC voltage source Vac1, and when turned on, the first disable of the 2n-1 stage is disabled. The first node QB1 for the second node nB and the second node QB1 are charged with the first AC voltage source Vac1.
즉, 상기 제 2n-1 스테이지에 구비된 제 5 스위칭소자(Tr5)는 상기 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태 및 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 함께 제어한다.That is, the fifth switching device Tr5 provided in the second n-1 stage is in a state of the first disable node QB1 provided in the second n-1 stage and the first disable provided in the second nn stage. The state of the node QB1 is controlled together.
예를들어, 도 6의 제 3 스테이지(ST203)에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 1 교류 전압원(Vac1)으로 충전시킨다. For example, the fifth switching device Tr5 of the third stage ST203 of FIG. 6 is turned on or turned off in response to the first AC voltage source Vac1, and when turned on, the third stage ST203 is turned on. The first disable node QB1 of ST203 and the first disable node QB1 of the fourth stage ST204 are charged with the first AC voltage source Vac1.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자 및 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속된다.To this end, the gate terminal and the drain terminal of the fifth switching device Tr5 provided in the third stage ST203 are connected to a power line for transmitting the first AC voltage source Vac1, and the source terminal is connected to the third terminal ST203. It is connected to the first disable node QB1 of the stage ST203.
상기 제 2n-1 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 2n-3 스테이지로부터의 스캔펄스에 응답하여 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The sixth switching device Tr6 included in the second n-1 stage includes the first disable node QB1 and the second nth stage of the second n-1 stage in response to a scan pulse from the second n-3 stage. 1 Disabling node QB1 is discharged to second DC voltage source Vdc2.
즉, 상기 제 2n-1 스테이지에 구비된 제 6 스위칭소자(Tr6)는 상기 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태 및 상기 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 함께 제어한다.That is, the sixth switching device Tr6 provided in the 2n-1 stage is in a state of the first disable node QB1 provided in the 2n-1 stage and the first disc provided in the second nn stage. The state of the enable node QB1 is controlled together.
예를들어, 도 6의 제 3 스테이지(ST203)에 구비된 제 6 스위칭소자(Tr6)는 제 1 스테이지(ST201)로부터의 제 1 스캔펄스(Vout1)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the sixth switching device Tr6 included in the third stage ST203 of FIG. 6 may be configured to respond to the first scan pulse Vout1 from the first stage ST201 of the third stage ST203. The first disable node QB1 of the first disable node QB1 and the fourth stage ST204 is discharged to the second DC voltage source Vdc2.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, a gate terminal of the sixth switching device Tr6 provided in the third stage ST203 is connected to the first stage ST201, and a drain terminal of the first stage ST203 is disabled. It is connected to the node QB1, and a source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
상기 제 2n-1 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2n-1 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The seventh switching device Tr7 provided in the 2n-1 stage is in response to the first DC voltage source Vdc1 charged in the enabling node Q of the 2n-1 stage. The first disable node QB1 and the first disable node QB1 of the second nn stage are discharged to the second DC voltage source Vdc2.
즉, 상기 제 2n-1 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태 및 상기 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 함께 제어한다.That is, the seventh switching device Tr7 provided in the 2n-1 stage is in a state of the first disable node QB1 provided in the 2n-1 stage and the first disc provided in the second nn stage. The state of the enable node QB1 is controlled together.
예를들어, 도 6의 제 3 스테이지(ST203)에 구비된 제 7 스위칭소자(Tr7)는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the seventh switching device Tr7 included in the third stage ST203 of FIG. 6 is connected to the first DC voltage source Vdc1 charged in the enabling node Q of the third stage ST203. In response, the first disable node QB1 of the third stage ST203 and the first disable node QB1 of the fourth stage ST204 are discharged to the second DC voltage source Vdc2.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the seventh switching element Tr7 provided in the third stage ST203 is connected to the enable node Q of the third stage ST203, and the drain terminal of the third stage ST203. It is connected to the first disable node QB1 of ST203, and the source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
한편, 우수번째 스테이지들(ST202, ST204, ST206, ...)에 구비된 노드 제어부(205)도, 도 6에 도시된 바와 같이, 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7)를 갖는다.Meanwhile, the
즉, 제 2n 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 2n-3 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n 스테이지의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.That is, the first switching device Tr1 provided in the second nn stage charges the enabling node Q of the second nn stage to the first DC voltage source Vdc1 in response to the scan pulse from the second nn-3 stage. Let's do it.
예를들어, 도 6의 제 4 스테이지(ST204)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST201)로부터의 제 1 스캔펄스(Vout1)에 응답하여 상기 제 4 스테이 지(ST204)의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. For example, the first switching element Tr1 included in the fourth stage ST204 of FIG. 6 may respond to the fourth stage ST204 in response to the first scan pulse Vout1 from the first stage ST201. Enable node Q is charged with a first DC voltage source Vdc1.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속된다.To this end, the gate terminal of the first switching device Tr1 provided in the fourth stage ST204 is connected to the first stage ST201, and the drain terminal is a power line for transmitting the first DC voltage source Vdc1. The source terminal is connected to the enabling node Q of the fourth stage ST204.
상기 제 2n 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 2n-1 스테이지를 통해 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 제 2n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The second switching device Tr2 provided in the second nn stage is provided in response to the first AC voltage source Vac1 supplied to the first disable node QB1 of the second nn stage through the second n-1 stage. The enable node Q of the stage is discharged to the second DC voltage source Vdc2.
즉, 상기 제 2n 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시키는데, 이때 상기 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태는 상기 제 2n-1 스테이지의 노드 제어부(205)에 의해 제어된다.That is, the second switching device Tr2 provided in the second n-stage is in response to the first AC voltage source Vac1 supplied to the first disable node QB1 of the second n-th stage. The enable node Q is discharged to the second DC voltage source Vdc2, wherein the state of the first disable node QB1 provided in the second n-stage is determined by the
예를들어, 도 6의 제 4 스테이지(ST204)에 구비된 제 2 스위칭소자(Tr2)는 제 3 스테이지(ST203)를 통해 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the second switching device Tr2 included in the fourth stage ST204 of FIG. 6 is connected to the first disable node QB1 of the fourth stage ST204 through the third stage ST203. The enable node Q of the fourth stage ST204 is discharged to the second DC voltage source Vdc2 in response to the supplied first AC voltage source Vac1.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 접속되 며, 드레인단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the second switching device Tr2 provided in the fourth stage ST204 is connected to the first disable node QB1 of the fourth stage ST204, and the drain terminal is It is connected to the enabling node Q of the fourth stage ST204, and the source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
상기 제 2n 스테이지에 구비된 제 3 스위칭소자(Tr3)는 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The third switching device Tr3 provided in the second n stage is configured to enable the second n stage in response to a second AC voltage source Vac2 supplied to the second disable node QB2 of the second n stage. The node Q is discharged to the second DC voltage source Vdc2.
예를들어, 도 6의 제 4 스테이지(ST204)에 구비된 제 3 스위칭소자(Tr3)는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the third switching device Tr3 included in the fourth stage ST204 of FIG. 6 is the second AC voltage source Vac2 supplied to the second disable node QB2 of the fourth stage ST204. In response to), the enable node Q of the fourth stage ST204 is discharged to the second DC voltage source Vdc2.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the third switching device Tr3 provided in the fourth stage ST204 is connected to the second disable node QB2 of the fourth stage ST204, and the drain terminal of the third switching element Tr3 is connected to the fourth terminal ST204. It is connected to the enable node Q of the 4th stage ST204, and a source terminal is connected to the power supply line which transmits the said 2nd DC voltage source Vdc2.
상기 제 2n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 2n+2 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The fourth switching device Tr4 provided in the second nn stage discharges the enabling node Q of the second nn stage to the second DC voltage source Vdc2 in response to a scan pulse from the second nn + 2 stage. .
예를들어, 도 6의 제 4 스테이지(ST204)에 구비된 제 4 스위칭소자(Tr4)는 제 6 스테이지(ST206)로부터의 제 6 스캔펄스(Vout6)에 응답하여 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the fourth switching device Tr4 of the fourth stage ST204 of FIG. 6 may be configured to respond to the sixth scan pulse Vout6 from the sixth stage ST206 of the fourth stage ST204. The enable node Q is discharged to the second DC voltage source Vdc2.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 6 스테이지(ST206)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the fourth switching device Tr4 provided in the fourth stage ST204 is connected to the sixth stage ST206, and the drain terminal is a node for enabling the fourth stage ST204. It is connected to (Q), the source terminal is connected to the power supply line for transmitting the second DC voltage source (Vdc2).
상기 제 2n 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2) 및 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 교류 전압원(Vac2)으로 충전시킨다.The fifth switching device Tr5 provided in the second n-th stage is turned on or off in response to the second AC voltage source Vac2, and when turned on, the second QB2 node of the second n-th stage is turned off. ) And the second disable node QB2 of the 2n-1 stage with the second AC voltage source Vac2.
즉, 상기 제 2n 스테이지에 구비된 제 5 스위칭소자(Tr5)는 상기 제 2n 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태 및 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 함께 제어한다.That is, the fifth switching device Tr5 provided in the second n-stage is for the state of the second disable node QB2 included in the second n-stage and for the second disable provided in the 2n-1th stage. The state of node QB2 is controlled together.
예를들어, 도 6의 제 4 스테이지(ST204)에 구비된 제 5 스위칭소자(Tr5)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2) 및 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 교류 전압원(Vac2)으로 충전시킨다. For example, the fifth switching device Tr5 included in the fourth stage ST204 of FIG. 6 is turned on or turned off in response to a second AC voltage source Vac2, and when turned on, the fourth stage ST204 is turned on. The second disable node QB2 of ST204 and the second disable node QB2 of the third stage ST203 are charged with a second AC voltage source Vac2.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자 및 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속된다.To this end, the gate terminal and the drain terminal of the fifth switching device Tr5 provided in the fourth stage ST204 are connected to a power line for transmitting the second AC voltage source Vac2, and the source terminal is connected to the fourth terminal ST204. It is connected to the second disable node QB2 of the stage ST204.
상기 제 2n 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 2n-3 스테이지로 부터의 스캔펄스에 응답하여 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2) 및 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The sixth switching device Tr6 included in the second n-th stage includes the second disable node QB2 of the second n-th stage and the second n-th stage of the second n-1 stage in response to a scan pulse from the second n-3 stage. 2 The discharge node QB2 is discharged to the second DC voltage source Vdc2.
즉, 상기 제 2n 스테이지에 구비된 제 6 스위칭소자(Tr6)는 상기 제 2n 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태 및 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 함께 제어한다.That is, the sixth switching device Tr6 included in the second n-stage is for the state of the second disable node QB2 included in the second n-n stage and for the second disable provided in the 2n-1th stage. The state of node QB2 is controlled together.
예를들어, 도 6의 제 4 스테이지(ST204)에 구비된 제 6 스위칭소자(Tr6)는 제 1 스테이지(ST201)로부터의 제 1 스캔펄스(Vout1)에 응답하여 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2) 및 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the sixth switching device Tr6 included in the fourth stage ST204 of FIG. 6 may be configured to respond to the first scan pulse Vout1 from the first stage ST201 of the fourth stage ST204. The second disable node QB2 of the second disable node QB2 and the third stage ST203 are discharged to the second DC voltage source Vdc2.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the sixth switching device Tr6 provided in the fourth stage ST204 is connected to the first stage ST201, and the drain terminal of the fourth stage ST204 is disabled. It is connected to the node QB2, and a source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
상기 제 2n 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2n 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2) 및 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The seventh switching device Tr7 provided in the second n stage is configured to disable the second disable of the second n stage in response to the first DC voltage source Vdc1 charged in the enabling node Q of the second n stage. The node QB2 and the second disable node QB2 of the 2n-1 stage are discharged to the second DC voltage source Vdc2.
즉, 상기 제 2n 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2n 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태 및 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 함께 제어한다.That is, the seventh switching device Tr7 included in the second n-stage is for the state of the second disable node QB2 included in the second n-n stage and for the second disable provided in the 2n-1 stage. The state of node QB2 is controlled together.
예를들어, 도 6의 제 4 스테이지(ST204)에 구비된 제 7 스위칭소자(Tr7)는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2) 및 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the seventh switching device Tr7 included in the fourth stage ST204 of FIG. 6 is connected to the first DC voltage source Vdc1 charged in the enabling node Q of the fourth stage ST204. In response, the second disable node QB2 of the fourth stage ST204 and the second disable node QB2 of the third stage ST203 are discharged to the second DC voltage source Vdc2.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the seventh switching element Tr7 provided in the fourth stage ST204 is connected to the enable node Q of the fourth stage ST204, and the drain terminal of the fourth stage ST204. It is connected to the second disable node QB2 of ST204, and the source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
물론, 상기 제 1 및 제 2 스테이지(ST201, ST202)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 동작한다.Of course, the first and eighth switching elements Tr1 and Tr8 included in the first and second stages ST201 and ST202 operate in response to the start pulse Vst from the timing controller.
또한, 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)에 도 4에서 설명한 그것과 동일하므로 이에 대한 설명은 생략한다.In addition, since the pull-up switching device Tru, the first pull-down switching device Trd1, and the second pull-down switching device Trd2 are the same as those described with reference to FIG. 4, description thereof will be omitted.
또 한편, 각 스테이지(ST201, ST202, ST203, ...)는 다음과 같은 회로 구성을 가질 수도 있다.In addition, each stage ST201, ST202, ST203, ... may have the following circuit structures.
도 7은 도 2의 제 3 및 제 4 스테이지에 구비된 노드 제어부(205)의 또 다른 회로 구성을 나타낸 도면이다.FIG. 7 is a diagram illustrating another circuit configuration of the
도 7에 도시된 제 3 및 제 4 스테이지(ST203, ST204)는 전술한 도 6의 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7)외에 제 8 및 제 9 스위칭소자(Tr8, Tr9)를 더 포함한다.The third and fourth stages ST203 and ST204 shown in FIG. 7 further include eighth and ninth switching elements Tr8 and Tr9 in addition to the first to seventh switching elements Tr1 to Tr7 of FIG. 6 described above. do.
각 스테이지(ST201, ST202, ST203, ...)에 구비된 제 10 스위칭소자(Tr10)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 상기 각 스테이지(ST201, ST202, ST203, ...)의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The tenth switching element Tr10 provided in each stage ST201, ST202, ST203, ... is in response to the start pulse Vst from the timing controller. Common node N is discharged to second DC voltage source Vdc2.
제 2n-1 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2n+2 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 1 교류 전압원(Vac1)으로 충전 또는 방전시킨다.The eighth switching device Tr8 of the 2n-1 stage is configured to include the first disable node QB1 of the 2n-1 stage and the 2nd nth stage in response to the scan pulse from the 2n + 2 stage. 1 The disable node QB1 is charged or discharged with the first AC voltage source Vac1.
즉, 상기 제 2n-1 스테이지에 구비된 제 8 스위칭소자(Tr8)는 상기 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태 및 상기 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 함께 제어한다.That is, the eighth switching device Tr8 provided in the 2n-1 stage is in a state of the first disable node QB1 provided in the 2n-1 stage and the first disc provided in the second nn stage. The state of the enable node QB1 is controlled together.
예를들어, 도 7의 제 3 스테이지(ST203)에 구비된 제 8 스위칭소자(Tr8)는 제 6 스테이지(ST206)로부터의 제 6 스캔펄스(Vout6)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 1 교류 전압원(Vac1)으로 충전 또는 방전시킨다. For example, the eighth switching device Tr8 included in the third stage ST203 of FIG. 7 may be configured to respond to the sixth scan pulse Vout6 from the sixth stage ST206 of the third stage ST203. The first disable node QB1 of the first disable node QB1 and the fourth stage ST204 are charged or discharged by the first AC voltage source Vac1.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 6 스테이지(ST206)에 접속되며, 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이 지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속된다.To this end, a gate terminal of the eighth switching device Tr8 of the third stage ST203 is connected to the sixth stage ST206, and a drain terminal of the power source for transmitting the first AC voltage source Vac1. The source terminal is connected to the first disable node QB1 of the third stage ST203.
상기 제 2n-1 스테이지에 구비된 제 9 스위칭소자(Tr9)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The ninth switching device Tr9 provided in the 2n-1 stage is turned on or off in response to a first AC voltage source Vac1, and when turned on, the second disable of the 2n-1 stage is disabled. The dragon node QB2 is discharged to the second DC voltage source Vdc2.
예를들어, 도 7의 제 3 스테이지에 구비된 제 9 스위칭소자(Tr9)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.For example, the ninth switching device Tr9 provided in the third stage of FIG. 7 is turned on or turned off in response to the first AC voltage source Vac1, and when turned on, the third stage ST203 is turned on. Discharges the second disable node (QB2) to a second DC voltage source (Vdc2).
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the ninth switching element Tr9 provided in the third stage ST203 is connected to a power line for transmitting the first AC voltage source Vac1, and the drain terminal of the third stage ST203 Is connected to a second disable node QB2, and a source terminal thereof is connected to a power line for transmitting the second DC voltage source Vdc2.
즉, 도 7의 제 3 스테이지(ST203)에 구비된 제 9 스위칭소자(Tr9)는 도 5의 제 3 스테이지(ST203)에 구비된 제 11 스위칭소자(Tr11)와 동일한 역할을 한다.That is, the ninth switching device Tr9 of the third stage ST203 of FIG. 7 plays the same role as the eleventh switching device Tr11 of the third stage ST203 of FIG. 5.
한편, 제 2n 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2n+2 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2) 및 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 교류 전압원(Vac2)으로 충전 또는 방전시킨다.On the other hand, the eighth switching device Tr8 included in the second n-th stage includes the second disable node QB2 of the second n-th stage and the second n-1-th stage in response to the scan pulse from the second n + 2 stage. The second disable node QB2 is charged or discharged by the second AC voltage source Vac2.
즉, 상기 제 2n 스테이지에 구비된 제 8 스위칭소자(Tr8)는 상기 제 2n 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태 및 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 함께 제어한다.That is, the eighth switching device Tr8 provided in the second n-stage is for the state of the second disable node QB2 provided in the second n-n stage and for the second disable provided in the 2n-1th stage. The state of node QB2 is controlled together.
예를들어, 도 7의 제 4 스테이지(ST204)에 구비된 제 8 스위칭소자(Tr8)는 제 6 스테이지(ST206)로부터의 제 6 스캔펄스(Vout6)에 응답하여 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2) 및 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 교류 전압원(Vac2)으로 충전 또는 방전시킨다. For example, the eighth switching device Tr8 of the fourth stage ST204 of FIG. 7 may be configured to respond to the sixth scan pulse Vout6 from the sixth stage ST206 of the fourth stage ST204. The second disable node QB2 and the second disable node QB2 of the third stage ST203 are charged or discharged by the second AC voltage source Vac2.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 6 스테이지(ST206)에 접속되며, 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속된다.To this end, the gate terminal of the eighth switching device Tr8 provided in the fourth stage ST204 is connected to the sixth stage ST206, and the drain terminal of the power source for transmitting the second AC voltage source Vac2. The source terminal is connected to the second disable node QB2 of the fourth stage ST204.
상기 제 2n 스테이지에 구비된 제 9 스위칭소자(Tr9)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The ninth switching device Tr9 provided in the 2n stage is turned on or off in response to the second AC voltage source Vac2, and when turned on, the node QB1 for the first disable of the 2n stage is turned on. ) Is discharged to the second DC voltage source Vdc2.
예를들어, 도 7의 제 4 스테이지(ST204)에 구비된 제 9 스위칭소자(Tr9)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.For example, the ninth switching device Tr9 included in the fourth stage ST204 of FIG. 7 is turned on or turned off in response to a second AC voltage source Vac2, and when turned on, the fourth stage ST204 is turned on. The first disable node QB1 of ST204 is discharged to the second DC voltage source Vdc2.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the ninth switching device Tr9 provided in the fourth stage ST204 is connected to a power line for transmitting the second AC voltage source Vac2, and the drain terminal of the fourth stage ST204 Is connected to a first disable node QB1, and a source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
즉, 도 7의 제 4 스테이지(ST204)에 구비된 제 9 스위칭소자(Tr9)는 도 5의 제 4 스테이지(ST204)에 구비된 제 11 스위칭소자(Tr11)와 동일한 역할을 한다.That is, the ninth switching device Tr9 of the fourth stage ST204 of FIG. 7 plays the same role as the eleventh switching device Tr11 of the fourth stage ST204 of FIG. 5.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 동작을 설명하면 다음과 같다.The operation of the shift register according to the first embodiment of the present invention configured as described above is as follows.
이에 대한 설명은, 도 3 및 도 4를 참조하여 설명하기로 한다.This will be described with reference to FIGS. 3 and 4.
먼저, 제 1 프레임에서의 제 1 초기 기간(T0A)의 동작을 설명하면 다음과 같다.First, the operation of the first initial period T0A in the first frame is as follows.
상기 제 1 프레임동안에는 제 1 교류 전압원(Vac1)이 정극성을 나타내며, 제 2 교류 전압원(Vac2)이 부극성을 나타낸다.During the first frame, the first AC voltage source Vac1 shows positive polarity and the second AC voltage source Vac2 shows negative polarity.
상기 제 1 초기 기간(T0A)동안에는, 도 3에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 스타트 펄스(Vst)만 하이상태를 유지하고, 나머지 클럭펄스는 로우상태를 유지한다.During the first initial period T0A, as shown in FIG. 3, only the start pulse Vst output from the timing controller is kept high and the remaining clock pulses are kept low.
상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(Vst)는 제 1 및 제 2 스테이지(ST201, ST202)에 입력된다.The start pulse Vst output from the timing controller is input to the first and second stages ST201 and ST202.
즉, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST201)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 8 스위칭소자(Tr8)의 게이트단자에 공급된다. That is, the start pulse Vst is supplied to the gate terminal of the first switching element Tr1 and the gate terminal of the eighth switching element Tr8 provided in the first stage ST201.
그러면, 상기 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 1 직류 전압원(Vdc1)이 인에이블용 노드(Q)에 인가된다. 이에 따라, 상기 인에이블용 노드(Q)가 충전되며, 상기 충전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Tru), 제 6 스위칭소 자(Tr6), 및 제 9 스위칭소자(Tr9)가 턴-온된다. Then, the first and eighth switching devices Tr1 and Tr8 are turned on, and at this time, the first DC voltage source Vdc1 is enabled through the turned-on first switching device Tr1. Is applied. Accordingly, the enable node Q is charged, and the pull-up switching device Tru, the sixth switching element Tr6, and the ninth, to which the gate terminal is connected to the charged enable node Q, is connected. The switching element Tr9 is turned on.
여기서, 상기 턴-온된 제 8 및 제 9 스위칭소자(Tr8, Tr9)를 통해 제 2 직류 전압원(Vdc2)이 제 1 디스에이블용 노드(QB1)에 공급된다. 따라서, 상기 제 2 직류 전압원(Vdc2)에 의해 상기 제 1 디스에이블용 노드(QB1)는 방전되고, 상기 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 2 스위칭소자(Tr2) 및 제 1 풀다운 스위칭소자(Trd1)가 턴-오프된다. Here, the second DC voltage source Vdc2 is supplied to the first disable node QB1 through the turned-on eighth and ninth switching elements Tr8 and Tr9. Accordingly, the first switching node QB1 is discharged by the second DC voltage source Vdc2, and the second switching device Tr2 having a gate terminal connected to the first disable node QB1 and The first pull-down switching device Trd1 is turned off.
한편, 상기 제 1 프레임동안 상기 제 1 교류 전압원(Vac1)이 정극성으로 유지되므로, 상기 제 1 교류 전압원(Vac1)을 공급받는 제 1 스테이지(ST201)의 제 5 스위칭소자(Tr5)는 제 1 프레임동안 턴-온 상태를 유지한다. 이 턴-온된 제 5 스위칭소자(Tr5)를 통해 제 1 교류 전압원(Vac1)이 제 1 스테이지(ST201)의 공통 노드(N)에 공급된다. 또한, 상기 제 1 스테이지(ST201)의 공통 노드(N)에는 상기 턴-온된 제 6 스위칭소자(Tr6)를 통해 출력되는 제 2 직류 전압원(Vdc2)도 공급된다. 즉, 상기 제 1 스테이지(ST201)의 공통 노드(N)에는 정극성의 제 1 교류 전압원(Vac1)과 부극성의 제 2 직류 전압원(Vdc2)이 동시에 공급된다.On the other hand, since the first AC voltage source Vac1 remains positive during the first frame, the fifth switching device Tr5 of the first stage ST201 supplied with the first AC voltage source Vac1 may be a first one. It stays on during the frame. The first AC voltage source Vac1 is supplied to the common node N of the first stage ST201 through the turned-on fifth switching device Tr5. In addition, a second DC voltage source Vdc2 output through the turned-on sixth switching device Tr6 is also supplied to the common node N of the first stage ST201. That is, the first AC voltage source Vac1 having the positive polarity and the second DC voltage source Vdc2 having the negative polarity are simultaneously supplied to the common node N of the first stage ST201.
그런데, 상기 제 2 직류 전압원(Vdc2)을 공급하는 제 6 스위칭소자(Tr6)의 채널폭이 상기 제 1 교류 전압원(Vac1)을 공급하는 제 5 스위칭소자(Tr5)의 채널폭보다 더 크게 설정되므로, 상기 제 1 스테이지(ST201)의 공통 노드(N)는 상기 제 2 직류 전압원(Vdc2)으로 유지된다. 따라서, 상기 공통 노드(N)는 방전되고, 이 방전된 공통 노드(N)에 게이트단자가 접속된 제 1 스테이지(ST201)의 제 7 스위칭소자(Tr7)는 턴-오프된다. However, the channel width of the sixth switching device Tr6 for supplying the second DC voltage source Vdc2 is set larger than the channel width of the fifth switching device Tr5 for supplying the first AC voltage source Vac1. The common node N of the first stage ST201 is maintained as the second DC voltage source Vdc2. Therefore, the common node N is discharged, and the seventh switching element Tr7 of the first stage ST201 to which the gate terminal is connected to the discharged common node N is turned off.
이와 같이, 상기 제 1 스테이지(ST201)는 상기 스타트 펄스(Vst)에 응답하여 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 1 디스에이블용 노드(QB1)를 방전시킨다. 즉, 상기 제 1 스테이지(ST201)는 인에이블된다.As described above, the first stage ST201 charges its enable node Q and discharges its first disable node QB1 in response to the start pulse Vst. That is, the first stage ST201 is enabled.
한편, 이 제 1 초기 기간(T0A)에 상기 제 2 스테이지(ST202)도 상기 스타트 펄스(Vst)를 공급받아 인에이블된다. 이를 좀 더 구체적으로 설명하면 다음과 같다.Meanwhile, in the first initial period T0A, the second stage ST202 is also enabled by receiving the start pulse Vst. If this is explained in more detail as follows.
즉, 상기 스타트 펄스(Vst)는 상기 제 2 스테이지(ST202)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 8 스위칭소자(Tr8)의 게이트단자에 공급된다. That is, the start pulse Vst is supplied to the gate terminal of the first switching device Tr1 and the gate terminal of the eighth switching device Tr8 provided in the second stage ST202.
그러면, 상기 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 1 직류 전압원(Vdc1)이 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 인가된다. 이에 따라, 상기 인에이블용 노드(Q)가 충전되며, 상기 충전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Tru), 제 6 스위칭소자(Tr6), 및 제 9 스위칭소자(Tr9)가 턴-온된다. Then, the first and eighth switching devices Tr1 and Tr8 are turned on, and the first DC voltage source Vdc1 is turned on through the turned-on first switching device Tr1 to the second stage ST202. Is applied to the enabling node Q of. Accordingly, the enable node Q is charged, and the pull-up switching device Tru, the sixth switching device Tr6, and the ninth switching device having a gate terminal connected to the charged enable node Q. Element Tr9 is turned on.
여기서, 상기 턴-온된 제 8 및 제 9 스위칭소자(Tr8, Tr9)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)에 공급된다. 따라서, 상기 제 2 직류 전압원(Vdc2)에 의해 상기 제 2 디스에이블용 노드(QB2)는 방전되고, 상기 제 2 디스에이블용 노드(QB2)에 게이트단자가 접속된 제 3 스위칭소자(Tr3) 및 제 2 풀다운 스위칭소자(Trd2)가 턴-오프된다. Here, the second DC voltage source Vdc2 is supplied to the second disable node QB2 of the second stage ST202 through the turned-on eighth and ninth switching elements Tr8 and Tr9. Accordingly, the second switching node QB2 is discharged by the second DC voltage source Vdc2, and the third switching device Tr3 having a gate terminal connected to the second disable node QB2, and The second pull-down switching device Trd2 is turned off.
한편, 상기 제 1 프레임동안 상기 제 2 교류 전압원(Vac2)이 부극성으로 유지되므로, 상기 제 2 교류 전압원(Vac2)을 공급받는 제 2 스테이지(ST202)의 제 5 스위칭소자(Tr5)는 제 1 프레임동안 턴-오프 상태를 유지한다. On the other hand, since the second AC voltage source Vac2 remains negative during the first frame, the fifth switching device Tr5 of the second stage ST202 supplied with the second AC voltage source Vac2 may be a first one. It remains turned off during the frame.
그리고, 상기 턴-온된 제 6 스위칭소자(Tr6)를 통해 출력되는 제 2 직류 전압원(Vdc2)이 상기 제 2 스테이지(ST202)의 공통 노드(N)에 공급된다. 이에 따라, 상기 제 2 스테이지(ST202)의 공통 노드(N)는 상기 제 2 직류 전압원(Vdc2)에 의해 방전된다. 따라서, 이 방전된 공통 노드(N)에 게이트단자가 접속된 제 2 스테이지(ST202)의 제 7 스위칭소자(Tr7)는 턴-오프된다.The second DC voltage source Vdc2 output through the turned-on sixth switching device Tr6 is supplied to the common node N of the second stage ST202. Accordingly, the common node N of the second stage ST202 is discharged by the second DC voltage source Vdc2. Therefore, the seventh switching element Tr7 of the second stage ST202 having the gate terminal connected to the discharged common node N is turned off.
이와 같이, 상기 제 1 초기 기간(T0A)에 상기 제 2 스테이지(ST202)는 상기 스타트 펄스(Vst)에 응답하여 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 2 디스에이블용 노드(QB2)를 방전시킨다.As described above, in the first initial period T0A, the second stage ST202 charges its enable node Q in response to the start pulse Vst, and has its own second disable node. (QB2) is discharged.
이때, 상기 제 1 스테이지(ST201)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)와 상기 제 2 스테이지(ST202)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 서로 전기적으로 연결되어 있기 때문에, 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)는 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)와 동일한 상태를 나타내고, 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)는 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)와 동일한 상태를 나타낸다.At this time, the first and second disable nodes QB1 and QB2 of the first stage ST201 and the first and second disable nodes QB1 and QB2 of the second stage ST202 are electrically connected to each other. Since the second node QB2 of the first stage ST201 has the same state as the second node QB2 of the second stage ST202, the second stage node QB2 has the same state as that of the second stage ST201. The first disable node QB1 of the stage ST202 represents the same state as the first disable node QB1 of the first stage ST201.
즉, 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)는 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 직류 전압원(Vdc2)에 의해서 방전상태를 나타낸다. 또한, 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)는 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에 공급된 제 2 직류 전압원(Vdc2)에 의해서 방전상태를 나타낸다.That is, the second disable node QB2 of the first stage ST201 is discharged by the second DC voltage source Vdc2 supplied to the second disable node QB2 of the second stage ST202. Indicates the state. In addition, the first disable node QB1 of the second stage ST202 is discharged by the second DC voltage source Vdc2 supplied to the first disable node QB1 of the first stage ST201. Indicates the state.
다시말하면, 상기 제 1 초기 기간(T0A)에 상기 제 1 스테이지(ST201)는 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 1 디스에이블용 노드(QB1) 및 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)를 방전시킨다. 그리고, 상기 제 1 초기 기간(T0A)에 상기 제 2 스테이지(ST202)는 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 2 디스에이블용 노드(QB2) 및 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)를 방전시킨다.In other words, in the first initial period T0A, the first stage ST201 charges its enable node Q, and its own first disable node QB1 and the second stage ST202. The first disable node (QB1) is discharged. In the first initial period T0A, the second stage ST202 charges its enable node Q, and has its own second disable node QB2 and the first stage ST201. The second disable node QB2 is discharged.
이어서, 제 2 초기 기간(T0B)동안의 동작을 설명하면 다음과 같다.Next, the operation during the second initial period T0B will be described.
제 2 초기 기간(T0B)에는 스타트 펄스(Vst) 및 모든 클럭펄스들이 로우상태를 유지한다.In the second initial period T0B, the start pulse Vst and all clock pulses remain low.
따라서, 제 2 초기 기간(T0B)동안 상기 제 1 및 제 2 스테이지(ST202)는 인에이블상태를 그대로 유지한다. 한편, 상기 제 2 초기 기간(T0B)에 상기 스타트 펄스(Vst)가 로우상태로 변하였기 때문에, 상기 제 1 및 제 2 스테이지(ST202)의 제 1 및 제 8 스위칭소자(Tr1, Tr8)가 턴-오프 상태로 변화하며, 이에 의해 상기 제 1 및 제 2 스테이지(ST202)의 각 인에이블용 노드(Q)는 플로팅상태로 유지된다. 따라서, 제 1 초기 기간(T0A)에 상기 제 1 및 제 2 스테이지(ST201, ST202)의 각 인에이블용 노드(Q)에 공급된 제 1 직류 전압원(Vdc1)은 상기 각 인에이블용 노드(Q)에 그대로 유지된다.Therefore, the first and second stages ST202 maintain the enabled state for the second initial period T0B. Meanwhile, since the start pulse Vst is turned low in the second initial period T0B, the first and eighth switching elements Tr1 and Tr8 of the first and second stages ST202 are turned on. A change-off state occurs, whereby each enable node Q of the first and second stages ST202 is maintained in a floating state. Accordingly, the first DC voltage source Vdc1 supplied to each of the enable nodes Q of the first and second stages ST201 and ST202 in the first initial period T0A is the node Q for each enable. Stays on).
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.Next, the operation during the first period T1 will be described.
제 1 기간(T1)에는 제 1 클럭펄스(CLK1)만이 하이 상태를 나타내고, 나머지 클럭펄스들이 로우 상태를 유지한다.In the first period T1, only the first clock pulse CLK1 indicates a high state, and the remaining clock pulses maintain a low state.
여기서, 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)가 상기 제 1 초기 기간(T0A)동안 인가되었던 제 1 직류 전압원(Vdc1)의해 계속 충전상태로 유지됨에 따라, 상기 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 풀업 스위칭소자(Tru)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)은 부트스트랩핑에 의해 증폭된다.Here, as the enabling node Q of the first stage ST201 is continuously charged by the first DC voltage source Vdc1 applied during the first initial period T0A, the first stage ( The pull-up switching device Tru of ST201 is kept on. In this case, as the first clock pulse CLK1 is applied to the drain terminal of the turned-on pull-up switching device Tru, a first DC charged in the enable node Q of the first stage ST201. The voltage source Vdc1 is amplified by bootstrapping.
따라서, 상기 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru)의 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Tru)의 소스단자를 통해 안정적으로 출력된다. 이때, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인에 인가되어 상기 제 1 게이트 라인을 구동시키는 제 1 스캔펄스(Vout1)로서 기능한다.Therefore, the first clock pulse CLK1 applied to the drain terminal of the pull-up switching device Tru of the first stage ST201 is stably output through the source terminal of the pull-up switching device Tru. In this case, the output first clock pulse CLK1 functions as a first scan pulse Vout1 applied to the first gate line to drive the first gate line.
상기 제 1 기간(T1)에 제 1 스테이지(ST201)로부터 출력된 제 1 스캔펄스(Vout1)는, 제 3 및 제 4 스테이지(ST203, ST204)에도 입력된다. 구체적으로, 도 4에 도시된 바와 같이, 상기 제 1 스캔펄스(Vout1)는 상기 제 3 스테이지(ST203)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)의 게이트단자, 그리고 제 4 스테이지(ST204)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)의 게이트단자에 입력된다.The first scan pulse Vout1 output from the first stage ST201 in the first period T1 is also input to the third and fourth stages ST203 and ST204. In detail, as illustrated in FIG. 4, the first scan pulse Vout1 may include gate terminals of the first and eighth switching elements Tr1 and Tr8 and the fourth stage of the third stage ST203. It is input to the gate terminals of the first and eighth switching elements Tr1 and Tr8 provided at ST204.
따라서, 상기 제 1 기간(T1)에 상기 제 3 및 제 4 스테이지(ST203, ST204)는 동시에 인에이블된다. 이때, 상기 제 3 스테이지(ST203)는 전술한 제 1 초기 기간(T0A)동안의 제 1 스테이지(ST201)와 동일하게 동작하고, 상기 제 4 스테이 지(ST204)는 전술한 제 1 초기 기간(T0A)동안의 제 2 스테이지(ST202)와 동일하게 동작한다.Accordingly, the third and fourth stages ST203 and ST204 are simultaneously enabled in the first period T1. In this case, the third stage ST203 operates in the same manner as the first stage ST201 during the first initial period T0A described above, and the fourth stage ST204 operates in the first initial period T0A described above. The same operation as in the second stage ST202 during
즉, 상기 제 3 스테이지(ST203)는 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 방전시킨다. 그리고, 제 4 스테이지(ST204)는 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 2 디스에이블용 노드(QB2) 및 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 방전시킨다.That is, the third stage ST203 charges its enable node Q, and has its first disable node QB1 and the first disable node QB1 of the fourth stage ST204. ) Is discharged. Then, the fourth stage ST204 charges its enable node Q, and its own second disable node QB2 and the second disable node QB2 of the third stage ST203. ) Is discharged.
이어서, 제 2 기간(T2) 동안의 동작을 설명하면 다음과 같다. Next, the operation during the second period T2 will be described.
제 2 기간(T2)동안에는, 도 3에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.During the second period T2, as shown in FIG. 3, only the second clock pulse CLK2 remains high and the remaining clock pulses remain low.
이 제 2 클럭펄스(CLK2)는 상기 인에이블된 제 2 스테이지(ST202)에 공급된다. 구체적으로, 상기 제 2 클럭펄스(CLK2)는 상기 제 2 스테이지(ST202)에 구비된 풀업 스위칭소자(Tru)의 드레인단자에 공급된다. 따라서, 상기 제 2 스테이지(ST202)에 구비된 풀업 스위칭소자(Tru)는 상기 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력한다. 그리고, 이 제 2 스캔펄스(Vout2)를 제 2 게이트 라인에 공급하여 상기 제 2 게이트 라인을 구동한다.The second clock pulse CLK2 is supplied to the enabled second stage ST202. Specifically, the second clock pulse CLK2 is supplied to the drain terminal of the pull-up switching device Tru provided in the second stage ST202. Accordingly, the pull-up switching device Tru provided in the second stage ST202 outputs the second clock pulse CLK2 as the second scan pulse Vout2. The second scan pulse Vout2 is supplied to the second gate line to drive the second gate line.
이어서, 제 3 기간(T3) 동안의 동작을 설명하면 다음과 같다.Next, the operation during the third period T3 will be described.
제 3 기간(T3)동안에는, 도 3에 도시된 바와 같이, 제 3 클럭펄스(CLK3)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.During the third period T3, as shown in FIG. 3, only the third clock pulse CLK3 remains high and the remaining clock pulses remain low.
이 제 3 클럭펄스(CLK3)는 상기 인에이블된 제 3 스테이지(ST203)에 공급된 다. 구체적으로, 상기 제 3 클럭펄스(CLK3)는 상기 제 3 스테이지(ST203)에 구비된 풀업 스위칭소자(Tru)의 드레인단자에 공급된다. 따라서, 상기 제 3 스테이지(ST203)에 구비된 풀업 스위칭소자(Tru)는 상기 제 3 클럭펄스(CLK3)를 제 3 스캔펄스(Vout3)로서 출력한다. 그리고, 이 제 3 스캔펄스(Vout3)를 제 3 게이트 라인, 제 5 스테이지(ST205), 및 제 6 스테이지(ST206)에 공급한다.The third clock pulse CLK3 is supplied to the enabled third stage ST203. In detail, the third clock pulse CLK3 is supplied to the drain terminal of the pull-up switching device Tru provided in the third stage ST203. Therefore, the pull-up switching device Tru provided in the third stage ST203 outputs the third clock pulse CLK3 as a third scan pulse Vout3. The third scan pulse Vout3 is supplied to the third gate line, the fifth stage ST205, and the sixth stage ST206.
즉, 상기 제 3 스캔펄스(Vout3)는 상기 제 3 게이트 라인을 구동하고, 상기 제 5 및 제 6 스테이지(ST206)를 동시에 인에이블시킨다.That is, the third scan pulse Vout3 drives the third gate line and simultaneously enables the fifth and sixth stages ST206.
이어서, 제 4 기간(T4) 동안의 동작을 설명하면 다음과 같다.Next, the operation during the fourth period T4 will be described.
제 4 기간(T4)동안에는, 도 4에 도시된 바와 같이, 제 4 클럭펄스(CLK4)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.During the fourth period T4, as shown in FIG. 4, only the fourth clock pulse CLK4 remains high and the remaining clock pulses remain low.
이 제 4 클럭펄스(CLK4)는 상기 인에이블된 제 4 스테이지(ST204)에 공급된다. 구체적으로, 상기 제 4 클럭펄스(CLK4)는 상기 제 4 스테이지(ST204)에 구비된 풀업 스위칭소자(Tru)의 드레인단자에 공급된다. 따라서, 상기 제 4 스테이지(ST204)에 구비된 풀업 스위칭소자(Tru)는 상기 제 4 클럭펄스(CLK4)를 제 4 스캔펄스(Vout4)로서 출력한다. 그리고, 이 제 4 스캔펄스(Vout4)를 제 4 게이트 라인, 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 공급한다.The fourth clock pulse CLK4 is supplied to the enabled fourth stage ST204. In detail, the fourth clock pulse CLK4 is supplied to the drain terminal of the pull-up switching device Tru provided in the fourth stage ST204. Accordingly, the pull-up switching device Tru provided in the fourth stage ST204 outputs the fourth clock pulse CLK4 as a fourth scan pulse Vout4. The fourth scan pulse Vout4 is supplied to the fourth gate line, the first stage ST201, and the second stage ST202.
즉, 상기 제 4 스캔펄스(Vout4)는 상기 제 4 게이트 라인을 구동하고, 상기 제 1 및 제 2 스테이지(ST202)를 동시에 디스에이블시킨다. 이 디스에이블 동작을 좀 더 구체적으로 설명하면 다음과 같다.That is, the fourth scan pulse Vout4 drives the fourth gate line and simultaneously disables the first and second stages ST202. This disable operation will be described in more detail as follows.
즉, 상기 제 4 기간(T4)에 상기 제 4 스테이지(ST204)로부터 출력된 제 4 스 캔펄스(Vout4)는 상기 제 1 스테이지(ST201)에 공급된다. 구체적으로, 상기 제 4 스캔펄스(Vout4)는 제 1 스테이지(ST201)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자에 공급된다. 그러면, 상기 제 4 스위칭소자(Tr4)는 턴-온되고, 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 공급된다.That is, the fourth scan pulse Vout4 output from the fourth stage ST204 in the fourth period T4 is supplied to the first stage ST201. In detail, the fourth scan pulse Vout4 is supplied to the gate terminal of the fourth switching device Tr4 provided in the first stage ST201. Then, the fourth switching device Tr4 is turned on, and the second DC voltage source Vdc2 is enabled for the first stage ST201 through the turned-on fourth switching device Tr4. Q) is supplied.
따라서, 상기 인에이블용 노드(Q)는 방전되고, 상기 방전된 인에이블용 노드(Q)에 게이트단자가 접속된 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru), 제 6 스위칭소자(Tr6), 및 제 9 스위칭소자(Tr9)가 모두 턴-오프된다.Accordingly, the enable node Q is discharged, and the pull-up switching device Tru and the sixth switching device Tr6 of the first stage ST201 having a gate terminal connected to the discharged enabling node Q are discharged. And the ninth switching element Tr9 are all turned off.
상기 제 6 스위칭소자(Tr6)가 턴-오프됨에 따라, 상기 제 1 스테이지(ST201)의 공통 노드(N)에는 제 5 스위칭소자(Tr5)를 통해 출력되는 제 1 교류 전압원(Vac1)이 공급된다. 이에 따라, 상기 제 1 스테이지(ST201)의 공통 노드(N)가 충전되고, 이 충전된 공통 노드(N)에 게이트단자가 접속된 상기 제 1 스테이지(ST201)의 제 7 스위칭소자(Tr7)가 턴-온된다. As the sixth switching device Tr6 is turned off, the first AC voltage source Vac1 output through the fifth switching device Tr5 is supplied to the common node N of the first stage ST201. . Accordingly, the common node N of the first stage ST201 is charged, and the seventh switching element Tr7 of the first stage ST201 having the gate terminal connected to the charged common node N is Is turned on.
그리고, 이 턴-온된 제 7 스위칭소자(Tr7)를 통해 상기 제 1 교류 전압원(Vac1)이 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에 공급된다. 그러면, 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)가 충전되고, 이 충전된 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 1 스테이지(ST201)의 제 1 풀다운 스위칭소자(Trd1) 및 제 2 스위칭소자(Tr2)가 턴-온된다. 상기 제 2 스위칭소자(Tr2)는 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급함으로써, 상기 인에이블용 노드(Q)의 방전을 더욱 가속화시킨다.The first AC voltage source Vac1 is supplied to the first disable node QB1 of the first stage ST201 through the turned-on seventh switching device Tr7. Then, the first disable node QB1 of the first stage ST201 is charged and the first stage ST201 of which the gate terminal is connected to the charged first disable node QB1. The pull-down switching device Trd1 and the second switching device Tr2 are turned on. The second switching device Tr2 further accelerates the discharge of the enable node Q by supplying a second DC voltage source Vdc2 to the enable node Q of the first stage ST201. .
이와 같이 상기 제 4 기간(T4)동안 상기 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru)가 턴-오프되고 제 1 풀다운 스위칭소자(Trd1)가 턴-온됨으로써, 상기 제 1 스테이지(ST201)는 상기 턴-온된 제 1 풀다운 스위칭소자(Trd1)를 통해 제 2 직류 전압원(Vdc2)을 출력한다. 이 제 2 직류 전압원(Vdc2)은 제 1 게이트 라인에 공급되어 상기 제 1 게이트 라인을 비활성화시키는 오프 전압원으로서 기능한다.As such, the pull-up switching device Tru of the first stage ST201 is turned off and the first pull-down switching device Trd1 is turned on for the fourth period T4, thereby the first stage ST201. Outputs a second DC voltage source Vdc2 through the turned-on first pull-down switching device Trd1. This second DC voltage source Vdc2 serves as an off voltage source that is supplied to the first gate line to deactivate the first gate line.
요약하면, 상기 제 1 스테이지(ST201)는 상기 제 4 스캔펄스(Vout4)에 응답하여 자신의 인에이블용 노드(Q)를 방전시키고, 자신의 제 1 디스에이블용 노드(QB1)를 충전시킨다. 즉, 상기 제 1 스테이지(ST201)는 디스에이블된다. 이때, 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)는 제 1 초기 기간(T0A)에서의 방전 상태를 그대로 유지한다.In summary, the first stage ST201 discharges its enable node Q in response to the fourth scan pulse Vout4 and charges its first disable node QB1. That is, the first stage ST201 is disabled. At this time, the second disable node QB2 of the first stage ST201 maintains the discharge state in the first initial period T0A.
한편, 이 제 4 기간(T4)에 상기 제 2 스테이지(ST202)도 상기 제 4 스캔펄스(Vout4)를 공급받아 디스에이블된다. 이를 좀 더 구체적으로 설명하면 다음과 같다.Meanwhile, the second stage ST202 is also supplied with the fourth scan pulse Vout4 in the fourth period T4 and is disabled. If this is explained in more detail as follows.
즉, 상기 제 4 기간(T4)에 상기 제 4 스테이지(ST204)로부터 출력된 제 4 스캔펄스(Vout4)는 상기 제 2 스테이지(ST202)에 공급된다. 구체적으로, 상기 제 4 스캔펄스(Vout4)는 제 2 스테이지(ST202)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자에 공급된다. 그러면, 상기 제 4 스위칭소자(Tr4)는 턴-온되고, 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 공급된다.That is, the fourth scan pulse Vout4 output from the fourth stage ST204 in the fourth period T4 is supplied to the second stage ST202. Specifically, the fourth scan pulse Vout4 is supplied to the gate terminal of the fourth switching device Tr4 provided in the second stage ST202. Then, the fourth switching device Tr4 is turned on, and the second DC voltage source Vdc2 is enabled for the second stage ST202 through the turned-on fourth switching device Tr4. Q) is supplied.
따라서, 상기 인에이블용 노드(Q)는 방전되고, 상기 방전된 인에이블용 노드(Q)에 게이트단자가 접속된 제 2 스테이지(ST202)의 풀업 스위칭소자(Tru), 제 6 스위칭소자(Tr6), 및 제 9 스위칭소자(Tr9)가 모두 턴-오프된다. Accordingly, the enable node Q is discharged, and the pull-up switching device Tru and the sixth switching device Tr6 of the second stage ST202 having a gate terminal connected to the discharged enabling node Q are discharged. And the ninth switching element Tr9 are all turned off.
그리고, 제 2 교류 전압원(Vac2)을 공급받는 상기 제 2 스테이지(ST202)의 제 5 스위칭소자(Tr5)는 턴-오프상태를 유지한다.In addition, the fifth switching device Tr5 of the second stage ST202 supplied with the second AC voltage source Vac2 maintains a turn-off state.
한편, 상기 제 2 스테이지(ST202)에 구비된 제 1 디스에이블용 노드(QB1)의 상태는 상기 제 1 스테이지(ST201)에 구비된 노드 제어부(205)에 의해 제어되므로, 상기 제 2 스테이지(ST202)에 구비된 제 1 디스에이블용 노드(QB1)의 상태는 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)의 상태와 동일하다.On the other hand, since the state of the first disable node QB1 provided in the second stage ST202 is controlled by the
즉, 전술한 바와 같이, 상기 제 4 기간(T4)에 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)가 충전되므로, 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)도 충전된다.That is, as described above, since the first disable node QB1 of the first stage ST201 is charged in the fourth period T4, the node for the first disable of the second stage ST202 is charged. QB1 is also charged.
또한, 상기 제 1 스테이지(ST201)에 구비된 제 2 디스에이블용 노드(QB2)의 상태는 상기 제 2 스테이지(ST202)에 구비된 노드 제어부(205)에 의해 제어되므로, 상기 제 1 스테이지(ST201)에 구비된 제 2 디스에이블용 노드(QB2)의 상태는 상기 제 2 스테이지(ST202)에 구비된 제 2 디스에이블용 노드(QB2)의 상태와 동일하다.In addition, since the state of the second disable node QB2 included in the first stage ST201 is controlled by the
즉, 상기 제 4 기간(T4)에 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)가 여전히 방전 상태를 나타내므로, 상기 제 4 기간(T4)에 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)도 방전 상태를 나타낸다.That is, since the second disable node QB2 of the second stage ST202 still exhibits a discharge state in the fourth period T4, the first stage ST201 in the fourth period T4. The second disable node QB2 also represents a discharge state.
따라서, 상기 제 4 기간(T4)에, 상기 제 1 및 제 2 스테이지(ST201, ST202) 의 인에이블용 노드(Q)는 방전 상태를 나타내고, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 제 1 디스에이블용 노드(QB1)는 충전 상태를 나타내며, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 제 2 디스에이블용 노드(QB2)는 방전 상태를 나타낸다.Therefore, in the fourth period T4, the enabling node Q of the first and second stages ST201 and ST202 indicates a discharge state, and the first and second stages ST201 and ST202 The first disable node QB1 represents a charging state, and the second disable node QB2 of the first and second stages ST201 and ST202 represents a discharge state.
결국, 상기 제 4 기간(T4)에, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 각 풀업 스위칭소자(Tru)는 턴-오프되며, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 각 제 1 풀다운 스위칭소자(Trd1)는 제 1 턴-온되며, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 각 제 2 풀다운 스위칭소자(Trd2)는 턴-오프된다. As a result, in the fourth period T4, each pull-up switching device Tru of the first and second stages ST201 and ST202 is turned off, and the first and second stages ST201 and ST202 are turned off. Each first pull-down switching device Trd1 is first turned on, and each second pull-down switching device Trd2 of the first and second stages ST201 and ST202 is turned off.
이에 따라, 상기 제 4 기간(T4)에 상기 제 1 스테이지(ST201)는 제 1 게이트 라인에 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 공급하고, 상기 제 2 스테이지(ST202)는 제 2 게이트 라인에 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 공급한다.Accordingly, in the fourth period T4, the first stage ST201 supplies the second DC voltage source Vdc2 to the first gate line as the off voltage source, and the second stage ST202 supplies the second gate line. The second DC voltage source Vdc2 is supplied as an off voltage source.
이후, 제 5 기간(T5)에는 인에이블된 제 5 스테이지(ST205)가 제 5 클럭펄스(CLK5)를 제 5 스캔펄스(Vout5)로서 출력하고, 이 제 5 스캔펄스(Vout5)를 제 5 게이트 라인, 제 7 스테이지, 및 제 8 스테이지에 공급한다.Thereafter, in the fifth period T5, the enabled fifth stage ST205 outputs the fifth clock pulse CLK5 as the fifth scan pulse Vout5, and outputs the fifth scan pulse Vout5 to the fifth gate. To the line, the seventh stage, and the eighth stage.
다음으로, 제 6 기간(T6)에는 인에이블된 제 6 스테이지(ST206)가 제 6 클럭펄스를 제 6 스캔펄스(Vout6)로서 출력하고, 이 제 6 스캔펄스(Vout6)를 제 6 게이트 라인, 제 3 스테이지(ST203), 및 제 4 스테이지(ST204)에 공급한다.Next, in the sixth period T6, the enabled sixth stage ST206 outputs the sixth clock pulse as the sixth scan pulse Vout6, and outputs the sixth scan pulse Vout6 to the sixth gate line, It supplies to 3rd stage ST203 and 4th stage ST204.
이와 같은 방식으로 나머지 스테이지들이 동작한다.In this way the remaining stages operate.
이후, 제 2 프레임에는 제 1 교류 전압원(Vac1)이 부극성으로 유지되고 제 2 교류 전압원(Vac2)이 정극성으로 유지되므로, 디스에이블되는 기간에 각 스테이지(ST201, ST202, ST203, ...)의 제 1 디스에이블용 노드(QB1)가 방전되고, 제 2 디스에이블용 노드(QB2)가 충전된다. 즉, 제 2 프레임에는 각 스테이지(ST201, ST202, ST203, ...)의 제 1 풀다운 스위칭소자(Trd1)가 턴-오프되고, 제 2 풀다운 스위칭소자(Trd2)가 턴-온된다.After that, since the first AC voltage source Vac1 is kept negative and the second AC voltage source Vac2 is positive in the second frame, the stages ST201, ST202, ST203, ... are disabled during the disabled period. ), The first disable node QB1 is discharged, and the second disable node QB2 is charged. That is, in the second frame, the first pull-down switching device Trd1 of each stage ST201, ST202, ST203, ... is turned off and the second pull-down switching device Trd2 is turned on.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 또 다른 동작을 설명하면 다음과 같다.Another operation of the shift register according to the first embodiment of the present invention configured as described above is as follows.
이에 대한 설명은, 도 3 및 도 6을 참조하여 설명하기로 한다.This will be described with reference to FIGS. 3 and 6.
먼저, 제 1 프레임에서의 제 1 초기 기간(T0A)의 동작을 설명하면 다음과 같다.First, the operation of the first initial period T0A in the first frame is as follows.
상기 제 1 프레임동안에는 제 1 교류 전압원(Vac1)이 정극성을 나타내며, 제 2 교류 전압원(Vac2)이 부극성을 나타낸다.During the first frame, the first AC voltage source Vac1 shows positive polarity and the second AC voltage source Vac2 shows negative polarity.
상기 제 1 초기 기간(T0A)동안에는, 도 3에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 스타트 펄스(Vst)만 하이 상태를 유지하고, 나머지 클럭펄스는 로우상태를 유지한다.During the first initial period T0A, as shown in FIG. 3, only the start pulse Vst output from the timing controller is kept high and the remaining clock pulses are kept low.
상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(Vst)는 제 1 및 제 2 스테이지(ST201, ST202)에 입력된다.The start pulse Vst output from the timing controller is input to the first and second stages ST201 and ST202.
즉, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST201)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 6 스위칭소자(Tr6)의 게이트단자에 공급된다. That is, the start pulse Vst is supplied to the gate terminal of the first switching element Tr1 and the gate terminal of the sixth switching element Tr6 provided in the first stage ST201.
그러면, 상기 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 1 직류 전압원(Vdc1)이 인에이블용 노드(Q)에 인가된다. 이에 따라, 상기 인에이블용 노드(Q)가 충전되며, 상기 충전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Tru) 및 제 7 스위칭소자(Tr7)가 턴-온된다. Then, the first and sixth switching elements Tr1 and Tr6 are turned on, and at this time, the first DC voltage source Vdc1 is enabled through the turned-on first switching element Tr1. Is applied. Accordingly, the enable node Q is charged, and the pull-up switching device Tru and the seventh switching device Tr7 having a gate terminal connected to the charged enable node Q are turned on. .
여기서, 상기 턴-온된 제 6 및 제 7 스위칭소자(Tr6, Tr7)를 통해 제 2 직류 전압원(Vdc2)이 제 1 디스에이블용 노드(QB1)에 공급된다. 따라서, 상기 제 2 직류 전압원(Vdc2)에 의해 상기 제 1 디스에이블용 노드(QB1)는 방전되고, 상기 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 2 스위칭소자(Tr2) 및 제 1 풀다운 스위칭소자(Trd1)가 턴-오프된다. 상기 턴-온된 제 2 스위칭소자(Tr2)는 상기 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급함으로써, 상기 인에이블용 노드(Q)의 방전을 더욱 가속화시킨다.Here, the second DC voltage source Vdc2 is supplied to the first disable node QB1 through the turned-on sixth and seventh switching elements Tr6 and Tr7. Accordingly, the first switching node QB1 is discharged by the second DC voltage source Vdc2, and the second switching device Tr2 having a gate terminal connected to the first disable node QB1 and The first pull-down switching device Trd1 is turned off. The turned-on second switching device Tr2 further accelerates the discharge of the enable node Q by supplying a second DC voltage source Vdc2 to the enable node Q.
한편, 상기 제 1 프레임동안 상기 제 1 교류 전압원(Vac1)이 정극성으로 유지되므로, 상기 제 1 교류 전압원(Vac1)을 공급받는 제 1 스테이지(ST201)의 제 5 스위칭소자(Tr5)는 제 1 프레임동안 턴-온 상태를 유지한다. 이 턴-온된 제 5 스위칭소자(Tr5)를 통해 제 1 교류 전압원(Vac1)이 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에 공급된다.On the other hand, since the first AC voltage source Vac1 remains positive during the first frame, the fifth switching device Tr5 of the first stage ST201 supplied with the first AC voltage source Vac1 may be a first one. It stays on during the frame. The first AC voltage source Vac1 is supplied to the first disable node QB1 of the first stage ST201 through the turned-on fifth switching device Tr5.
여기서, 상술한 바와 같이, 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에는 상기 턴-온된 제 6 및 제 7 스위칭소자(Tr7)를 통해 출력되는 제 2 직류 전압원(Vdc2)도 공급된다. 즉, 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에는 정극성의 제 1 교류 전압원(Vac1)과 부극성의 제 2 직류 전압 원(Vdc2)이 동시에 공급된다.Here, as described above, the second DC voltage source Vdc2 output to the first disable node QB1 of the first stage ST201 through the turned-on sixth and seventh switching elements Tr7. Is also supplied. That is, the first AC voltage source Vac1 having the positive polarity and the second DC voltage source Vdc2 having the negative polarity are simultaneously supplied to the first disable node QB1 of the first stage ST201.
그런데, 상기 제 2 직류 전압원(Vdc2)을 공급하는 스위칭소자들(Tr6, Tr7)의 수가 상기 제 1 교류 전압원(Vac1)을 공급하는 스위칭소자(Tr5)의 수 보다 더 많으므로, 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)는 상기 제 2 직류 전압원(Vdc2)으로 유지된다. 따라서, 상기 제 1 디스에이블용 노드(QB1)는 방전된다.However, since the number of switching elements Tr6 and Tr7 for supplying the second DC voltage source Vdc2 is greater than the number of switching elements Tr5 for supplying the first AC voltage source Vac1, the first stage The first disable node QB1 of ST201 is maintained as the second DC voltage source Vdc2. Therefore, the first disable node QB1 is discharged.
이와 같이, 상기 제 1 스테이지(ST201)는 상기 스타트 펄스(Vst)에 응답하여 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 1 디스에이블용 노드(QB1)를 방전시킨다. 즉, 상기 제 1 스테이지(ST201)는 인에이블된다.As described above, the first stage ST201 charges its enable node Q and discharges its first disable node QB1 in response to the start pulse Vst. That is, the first stage ST201 is enabled.
한편, 이 제 1 초기 기간(T0A)에 상기 제 2 스테이지(ST202)도 상기 스타트 펄스(Vst)를 공급받아 인에이블된다. 이를 좀 더 구체적으로 설명하면 다음과 같다.Meanwhile, in the first initial period T0A, the second stage ST202 is also enabled by receiving the start pulse Vst. If this is explained in more detail as follows.
즉, 상기 스타트 펄스(Vst)는 상기 제 2 스테이지(ST202)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 6 스위칭소자(Tr6)의 게이트단자에 공급된다.That is, the start pulse Vst is supplied to the gate terminal of the first switching element Tr1 and the gate terminal of the sixth switching element Tr6 provided in the second stage ST202.
그러면, 상기 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 1 직류 전압원(Vdc1)이 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 인가된다. 이에 따라, 상기 인에이블용 노드(Q)가 충전되며, 상기 충전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Tru) 및 제 7 스위칭소자(Tr7)가 턴-온된다.Then, the first and sixth switching devices Tr1 and Tr6 are turned on, and the first DC voltage source Vdc1 is turned on through the turned-on first switching device Tr1 to the second stage ST202. Is applied to the enabling node Q of. Accordingly, the enable node Q is charged, and the pull-up switching device Tru and the seventh switching device Tr7 having a gate terminal connected to the charged enable node Q are turned on. .
여기서, 상기 턴-온된 제 6 및 제 7 스위칭소자(Tr6, Tr7)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)에 공급된다. 따라서, 상기 제 2 직류 전압원(Vdc2)에 의해 상기 제 2 디스에이블용 노드(QB2)는 방전되고, 상기 제 2 디스에이블용 노드(QB2)에 게이트단자가 접속된 제 3 스위칭소자(Tr3) 및 제 2 풀다운 스위칭소자(Trd2)가 턴-오프된다. Here, the second DC voltage source Vdc2 is supplied to the second disable node QB2 of the second stage ST202 through the turned-on sixth and seventh switching elements Tr6 and Tr7. Accordingly, the second switching node QB2 is discharged by the second DC voltage source Vdc2, and the third switching device Tr3 having a gate terminal connected to the second disable node QB2, and The second pull-down switching device Trd2 is turned off.
한편, 상기 제 1 프레임동안 상기 제 2 교류 전압원(Vac2)이 부극성으로 유지되므로, 상기 제 2 교류 전압원(Vac2)을 공급받는 제 2 스테이지(ST202)의 제 5 스위칭소자(Tr5)는 제 1 프레임동안 턴-오프 상태를 유지한다.On the other hand, since the second AC voltage source Vac2 remains negative during the first frame, the fifth switching device Tr5 of the second stage ST202 supplied with the second AC voltage source Vac2 may be a first one. It remains turned off during the frame.
이와 같이, 상기 제 1 초기 기간(T0A)에 상기 제 2 스테이지(ST202)는 상기 스타트 펄스(Vst)에 응답하여 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 2 디스에이블용 노드(QB2)를 방전시킨다.As described above, in the first initial period T0A, the second stage ST202 charges its enable node Q in response to the start pulse Vst, and has its own second disable node. (QB2) is discharged.
이때, 상기 제 1 스테이지(ST201)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)와 상기 제 2 스테이지(ST202)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 서로 전기적으로 연결되어 있기 때문에, 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)는 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)와 동일한 상태를 나타내고, 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)는 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)와 동일한 상태를 나타낸다.At this time, the first and second disable nodes QB1 and QB2 of the first stage ST201 and the first and second disable nodes QB1 and QB2 of the second stage ST202 are electrically connected to each other. Since the second node QB2 of the first stage ST201 has the same state as the second node QB2 of the second stage ST202, the second stage node QB2 has the same state as that of the second stage ST201. The first disable node QB1 of the stage ST202 represents the same state as the first disable node QB1 of the first stage ST201.
즉, 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)는 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 직류 전압원(Vdc2)에 의해서 방전상태를 나타낸다. 또한, 상기 제 2 스테이지(ST202)의 제 1 디스에 이블용 노드(QB1)는 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에 공급된 제 2 직류 전압원(Vdc2)에 의해서 방전상태를 나타낸다.That is, the second disable node QB2 of the first stage ST201 is discharged by the second DC voltage source Vdc2 supplied to the second disable node QB2 of the second stage ST202. Indicates the state. In addition, the first disable node QB1 of the second stage ST202 is provided by a second DC voltage source Vdc2 supplied to the first disable node QB1 of the first stage ST201. Indicates a discharge state.
다시말하면, 상기 제 1 초기 기간(T0A)에 상기 제 1 스테이지(ST201)는 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 1 디스에이블용 노드(QB1) 및 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)를 방전시킨다. 그리고, 상기 제 1 초기 기간(T0A)에 상기 제 2 스테이지(ST202)는 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 2 디스에이블용 노드(QB2) 및 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)를 방전시킨다.In other words, in the first initial period T0A, the first stage ST201 charges its enable node Q, and its own first disable node QB1 and the second stage ST202. The first disable node (QB1) is discharged. In the first initial period T0A, the second stage ST202 charges its enable node Q, and has its own second disable node QB2 and the second stage ST202. The second disable node QB2 is discharged.
이어서, 제 2 초기 기간(T0B)동안의 동작을 설명하면 다음과 같다.Next, the operation during the second initial period T0B will be described.
제 2 초기 기간(T0B)에는 스타트 펄스(Vst) 및 모든 클럭펄스들이 로우상태를 유지한다.In the second initial period T0B, the start pulse Vst and all clock pulses remain low.
따라서, 제 2 초기 기간(T0B)동안 상기 제 1 및 제 2 스테이지(ST202)는 인에이블상태를 그대로 유지한다. 한편, 상기 제 2 초기 기간(T0B)에 상기 스타트 펄스(Vst)가 로우상태로 변하였기 때문에, 상기 제 1 및 제 2 스테이지(ST202)의 제 1 및 제 6 스위칭소자(Tr1, Tr6)가 턴-오프 상태로 변화하며, 이에 의해 상기 제 1 및 제 2 스테이지(ST202)의 각 인에이블용 노드(Q)는 플로팅상태로 유지된다. 따라서, 제 1 초기 기간(T0A)에 상기 제 1 및 제 2 스테이지(ST201, ST202)의 각 인에이블용 노드(Q)에 공급된 제 1 직류 전압원(Vdc1)은 상기 각 인에이블용 노드(Q)에 그대로 유지된다.Therefore, the first and second stages ST202 maintain the enabled state for the second initial period T0B. On the other hand, since the start pulse Vst is turned low in the second initial period T0B, the first and sixth switching elements Tr1 and Tr6 of the first and second stages ST202 are turned on. A change-off state occurs, whereby each enable node Q of the first and second stages ST202 is maintained in a floating state. Accordingly, the first DC voltage source Vdc1 supplied to each of the enable nodes Q of the first and second stages ST201 and ST202 in the first initial period T0A is the node Q for each enable. Stays on).
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.Next, the operation during the first period T1 will be described.
제 1 기간(T1)에는 제 1 클럭펄스(CLK1)만이 하이 상태를 나타내고, 나머지 클럭펄스들이 로우 상태를 유지한다.In the first period T1, only the first clock pulse CLK1 indicates a high state, and the remaining clock pulses maintain a low state.
여기서, 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)가 상기 제 1 초기 기간(T0A)동안 인가되었던 제 1 직류 전압원(Vdc1)의해 계속 충전상태로 유지됨에 따라, 상기 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 풀업 스위칭소자(Tru)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)은 부트스트랩핑에 의해 증폭된다.Here, as the enabling node Q of the first stage ST201 is continuously charged by the first DC voltage source Vdc1 applied during the first initial period T0A, the first stage ( The pull-up switching device Tru of ST201 is kept on. In this case, as the first clock pulse CLK1 is applied to the drain terminal of the turned-on pull-up switching device Tru, a first DC charged in the enable node Q of the first stage ST201. The voltage source Vdc1 is amplified by bootstrapping.
따라서, 상기 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru)의 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Tru)의 소스단자를 통해 안정적으로 출력된다. 이때, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인에 인가되어 상기 제 1 게이트 라인을 구동시키는 제 1 스캔펄스(Vout1)로서 기능한다.Therefore, the first clock pulse CLK1 applied to the drain terminal of the pull-up switching device Tru of the first stage ST201 is stably output through the source terminal of the pull-up switching device Tru. In this case, the output first clock pulse CLK1 functions as a first scan pulse Vout1 applied to the first gate line to drive the first gate line.
상기 제 1 기간(T1)에 제 1 스테이지(ST201)로부터 출력된 제 1 스캔펄스(Vout1)는, 제 3 및 제 4 스테이지(ST203, ST204)에도 입력된다. 구체적으로, 도 6에 도시된 바와 같이, 상기 제 1 스캔펄스(Vout1)는 상기 제 3 스테이지(ST203)에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)의 게이트단자, 그리고 제 4 스테이지(ST204)에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)의 게이트단자에 입력된다.The first scan pulse Vout1 output from the first stage ST201 in the first period T1 is also input to the third and fourth stages ST203 and ST204. In detail, as illustrated in FIG. 6, the first scan pulse Vout1 may include gate terminals of the first and sixth switching elements Tr1 and Tr6 and the fourth stage provided in the third stage ST203. It is input to the gate terminals of the first and sixth switching elements Tr1 and Tr6 provided at ST204.
따라서, 상기 제 1 기간(T1)에 상기 제 3 및 제 4 스테이지(ST203, ST204)는 동시에 인에이블된다. 이때, 상기 제 3 스테이지(ST203)는 전술한 제 1 초기 기 간(T0A)동안의 제 1 스테이지(ST201)와 동일하게 동작하고, 상기 제 4 스테이지(ST204)는 전술한 제 1 초기 기간(T0A)동안의 제 2 스테이지(ST202)와 동일하게 동작한다.Accordingly, the third and fourth stages ST203 and ST204 are simultaneously enabled in the first period T1. In this case, the third stage ST203 operates in the same manner as the first stage ST201 during the above-described first initial period T0A, and the fourth stage ST204 operates in the first initial period T0A. The same operation as in the second stage ST202 during
즉, 상기 제 3 스테이지(ST203)는 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 방전시킨다. 그리고, 제 4 스테이지(ST204)는 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 2 디스에이블용 노드(QB2) 및 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 방전시킨다.That is, the third stage ST203 charges its enable node Q, and has its first disable node QB1 and the first disable node QB1 of the fourth stage ST204. ) Is discharged. Then, the fourth stage ST204 charges its enable node Q, and its own second disable node QB2 and the second disable node QB2 of the third stage ST203. ) Is discharged.
이어서, 제 2 기간(T2) 동안의 동작을 설명하면 다음과 같다. Next, the operation during the second period T2 will be described.
제 2 기간(T2)동안에는, 도 3에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.During the second period T2, as shown in FIG. 3, only the second clock pulse CLK2 remains high and the remaining clock pulses remain low.
이 제 2 클럭펄스(CLK2)는 상기 인에이블된 제 2 스테이지(ST202)에 공급된다. 구체적으로, 상기 제 2 클럭펄스(CLK2)는 상기 제 2 스테이지(ST202)에 구비된 풀업 스위칭소자(Tru)의 드레인단자에 공급된다. 따라서, 상기 제 2 스테이지(ST202)에 구비된 풀업 스위칭소자(Tru)는 상기 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력한다. 그리고, 이 제 2 스캔펄스(Vout2)를 제 2 게이트 라인에 공급하여 상기 제 2 게이트 라인을 구동한다.The second clock pulse CLK2 is supplied to the enabled second stage ST202. Specifically, the second clock pulse CLK2 is supplied to the drain terminal of the pull-up switching device Tru provided in the second stage ST202. Accordingly, the pull-up switching device Tru provided in the second stage ST202 outputs the second clock pulse CLK2 as the second scan pulse Vout2. The second scan pulse Vout2 is supplied to the second gate line to drive the second gate line.
이어서, 제 3 기간(T3) 동안의 동작을 설명하면 다음과 같다.Next, the operation during the third period T3 will be described.
제 3 기간(T3)동안에는, 도 3에 도시된 바와 같이, 제 3 클럭펄스(CLK3)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.During the third period T3, as shown in FIG. 3, only the third clock pulse CLK3 remains high and the remaining clock pulses remain low.
이 제 3 클럭펄스(CLK3)는 상기 인에이블된 제 3 스테이지(ST203)에 공급된다. 구체적으로, 상기 제 3 클럭펄스(CLK3)는 상기 제 3 스테이지(ST203)에 구비된 풀업 스위칭소자(Tru)의 드레인단자에 공급된다. 따라서, 상기 제 3 스테이지(ST203)에 구비된 풀업 스위칭소자(Tru)는 상기 제 3 클럭펄스(CLK3)를 제 3 스캔펄스(Vout3)로서 출력한다. 그리고, 이 제 3 스캔펄스(Vout3)를 제 3 게이트 라인, 제 5 스테이지(ST205), 및 제 6 스테이지(ST206)에 공급한다.The third clock pulse CLK3 is supplied to the enabled third stage ST203. In detail, the third clock pulse CLK3 is supplied to the drain terminal of the pull-up switching device Tru provided in the third stage ST203. Therefore, the pull-up switching device Tru provided in the third stage ST203 outputs the third clock pulse CLK3 as a third scan pulse Vout3. The third scan pulse Vout3 is supplied to the third gate line, the fifth stage ST205, and the sixth stage ST206.
즉, 상기 제 3 스캔펄스(Vout3)는 상기 제 3 게이트 라인을 구동하고, 상기 제 5 및 제 6 스테이지(ST205, ST206)를 동시에 인에이블시킨다.That is, the third scan pulse Vout3 drives the third gate line and enables the fifth and sixth stages ST205 and ST206 simultaneously.
이어서, 제 4 기간(T4) 동안의 동작을 설명하면 다음과 같다.Next, the operation during the fourth period T4 will be described.
제 4 기간(T4)동안에는, 도 3에 도시된 바와 같이, 제 4 클럭펄스(CLK4)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.During the fourth period T4, as shown in FIG. 3, only the fourth clock pulse CLK4 remains high and the remaining clock pulses remain low.
이 제 4 클럭펄스(CLK4)는 상기 인에이블된 제 4 스테이지(ST204)에 공급된다. 구체적으로, 상기 제 4 클럭펄스(CLK4)는 상기 제 4 스테이지(ST204)에 구비된 풀업 스위칭소자(Tru)의 드레인단자에 공급된다. 따라서, 상기 제 4 스테이지(ST204)에 구비된 풀업 스위칭소자(Tru)는 상기 제 4 클럭펄스(CLK4)를 제 4 스캔펄스(Vout4)로서 출력한다. 그리고, 이 제 4 스캔펄스(Vout4)를 제 4 게이트 라인, 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 공급한다.The fourth clock pulse CLK4 is supplied to the enabled fourth stage ST204. In detail, the fourth clock pulse CLK4 is supplied to the drain terminal of the pull-up switching device Tru provided in the fourth stage ST204. Accordingly, the pull-up switching device Tru provided in the fourth stage ST204 outputs the fourth clock pulse CLK4 as a fourth scan pulse Vout4. The fourth scan pulse Vout4 is supplied to the fourth gate line, the first stage ST201, and the second stage ST202.
즉, 상기 제 4 스캔펄스(Vout4)는 상기 제 4 게이트 라인을 구동하고, 상기 제 1 및 제 2 스테이지(ST201, ST202)를 동시에 디스에이블시킨다. 이 디스에이블 동작을 좀 더 구체적으로 설명하면 다음과 같다.That is, the fourth scan pulse Vout4 drives the fourth gate line and simultaneously disables the first and second stages ST201 and ST202. This disable operation will be described in more detail as follows.
즉, 상기 제 4 기간(T4)에 상기 제 4 스테이지(ST204)로부터 출력된 제 4 스캔펄스(Vout4)는 상기 제 1 스테이지(ST201)에 공급된다. 구체적으로, 상기 제 4 스캔펄스(Vout4)는 제 1 스테이지(ST201)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자에 공급된다. 그러면, 상기 제 4 스위칭소자(Tr4)는 턴-온되고, 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 공급된다.That is, the fourth scan pulse Vout4 output from the fourth stage ST204 in the fourth period T4 is supplied to the first stage ST201. In detail, the fourth scan pulse Vout4 is supplied to the gate terminal of the fourth switching device Tr4 provided in the first stage ST201. Then, the fourth switching device Tr4 is turned on, and the second DC voltage source Vdc2 is enabled for the first stage ST201 through the turned-on fourth switching device Tr4. Q) is supplied.
따라서, 상기 인에이블용 노드(Q)는 방전되고, 상기 방전된 인에이블용 노드(Q)에 게이트단자가 접속된 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru) 및 제 7 스위칭소자(Tr7)가 모두 턴-오프된다.Accordingly, the enable node Q is discharged, and the pull-up switching device Tru and the seventh switching device Tr7 of the first stage ST201 having a gate terminal connected to the discharged enabling node Q are discharged. ) Are all turned off.
한편, 상기 제 1 교류 전압원(Vac1)에 의해서 상기 제 1 스테이지(ST201)의 제 5 스위칭소자(Tr5)가 한 프레임동안 턴-온 상태를 유지하므로, 이 턴-온된 제 5 스위칭소자(Tr5)를 통해 상기 제 1 교류 전압원(Vac1)이 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에 공급된다. 따라서, 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)가 충전되고, 이 충전된 제 1 디스에이블용 노드(QB1)에 접속된 제 1 스테이지(ST201)의 제 1 풀다운 스위칭소자(Trd1) 및 제 2 스위칭소자(Tr2)가 턴-온된다. 상기 제 2 스위칭소자(Tr2)는 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급함으로써 상기 인에이블용 노드(Q)의 방전을 가속화한다.Meanwhile, since the fifth switching device Tr5 of the first stage ST201 is turned on for one frame by the first AC voltage source Vac1, the turned-on fifth switching device Tr5 is turned on. The first AC voltage source Vac1 is supplied to the first disable node QB1 of the first stage ST201 through the first AC voltage source Vac1. Accordingly, the first pull-down switching device of the first stage ST201 charged with the first disable node QB1 of the first stage ST201 and connected to the charged first disable node QB1. Trd1 and the second switching device Tr2 are turned on. The second switching device Tr2 accelerates the discharge of the enable node Q by supplying a second DC voltage source Vdc2 to the enable node Q of the first stage ST201.
이와 같이 상기 제 4 기간(T4)동안 상기 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru)가 턴-오프되고 제 1 풀다운 스위칭소자(Trd1)가 턴-온됨으로써, 상기 제 1 스테이지(ST201)는 상기 턴-온된 제 1 풀다운 스위칭소자(Trd1)를 통해 제 2 직류 전압원(Vdc2)을 출력한다. 이 제 2 직류 전압원(Vdc2)은 제 1 게이트 라인에 공급되어 상기 제 1 게이트 라인을 비활성화시키는 오프 전압원으로서 기능한다.As such, the pull-up switching device Tru of the first stage ST201 is turned off and the first pull-down switching device Trd1 is turned on for the fourth period T4, thereby the first stage ST201. Outputs a second DC voltage source Vdc2 through the turned-on first pull-down switching device Trd1. This second DC voltage source Vdc2 serves as an off voltage source that is supplied to the first gate line to deactivate the first gate line.
다시말하면, 상기 제 1 스테이지(ST201)는 상기 제 4 스캔펄스(Vout4)에 응답하여 자신의 인에이블용 노드(Q)를 방전시키고, 자신의 제 1 디스에이블용 노드(QB1)를 충전시킨다. 즉, 상기 제 1 스테이지(ST201)는 디스에이블된다. 이때, 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)는 제 1 초기 기간(T0A)에서의 방전 상태를 그대로 유지한다.In other words, the first stage ST201 discharges its enable node Q in response to the fourth scan pulse Vout4 and charges its first disable node QB1. That is, the first stage ST201 is disabled. At this time, the second disable node QB2 of the first stage ST201 maintains the discharge state in the first initial period T0A.
한편, 이 제 4 기간(T4)에 상기 제 2 스테이지(ST202)도 상기 제 4 스캔펄스(Vout4)를 공급받아 디스에이블된다. 이를 좀 더 구체적으로 설명하면 다음과 같다.Meanwhile, the second stage ST202 is also supplied with the fourth scan pulse Vout4 in the fourth period T4 and is disabled. If this is explained in more detail as follows.
즉, 상기 제 4 기간(T4)에 상기 제 4 스테이지(ST204)로부터 출력된 제 4 스캔펄스(Vout4)는 상기 제 2 스테이지(ST202)에 공급된다. 구체적으로, 상기 제 4 스캔펄스(Vout4)는 제 2 스테이지(ST202)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자에 공급된다. 그러면, 상기 제 4 스위칭소자(Tr4)는 턴-온되고, 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 공급된다.That is, the fourth scan pulse Vout4 output from the fourth stage ST204 in the fourth period T4 is supplied to the second stage ST202. Specifically, the fourth scan pulse Vout4 is supplied to the gate terminal of the fourth switching device Tr4 provided in the second stage ST202. Then, the fourth switching device Tr4 is turned on, and the second DC voltage source Vdc2 is enabled for the second stage ST202 through the turned-on fourth switching device Tr4. Q) is supplied.
따라서, 상기 인에이블용 노드(Q)는 방전되고, 상기 방전된 인에이블용 노드(Q)에 게이트단자가 접속된 제 2 스테이지(ST202)의 풀업 스위칭소자(Tru) 및 제 7 스위칭소자(Tr7)가 모두 턴-오프된다.Accordingly, the enable node Q is discharged, and the pull-up switching device Tru and the seventh switching device Tr7 of the second stage ST202 having a gate terminal connected to the discharged enabling node Q are discharged. ) Are all turned off.
그리고, 제 2 교류 전압원(Vac2)을 공급받는 상기 제 2 스테이지(ST202)의 제 5 스위칭소자(Tr5)는 턴-오프상태를 유지한다.In addition, the fifth switching device Tr5 of the second stage ST202 supplied with the second AC voltage source Vac2 maintains a turn-off state.
한편, 상기 제 2 스테이지(ST202)에 구비된 제 1 디스에이블용 노드(QB1)의 상태는 상기 제 1 스테이지(ST201)에 구비된 노드 제어부(205)에 의해 제어되므로, 상기 제 2 스테이지(ST202)에 구비된 제 1 디스에이블용 노드(QB1)의 상태는 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)의 상태와 동일하다.On the other hand, since the state of the first disable node QB1 provided in the second stage ST202 is controlled by the
즉, 전술한 바와 같이, 상기 제 4 기간(T4)에 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)가 충전되므로, 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)도 충전된다.That is, as described above, since the first disable node QB1 of the first stage ST201 is charged in the fourth period T4, the node for the first disable of the second stage ST202 is charged. QB1 is also charged.
또한, 상기 제 1 스테이지(ST201)에 구비된 제 2 디스에이블용 노드(QB2)의 상태는 상기 제 2 스테이지(ST202)에 구비된 노드 제어부(205)에 의해 제어되므로, 상기 제 1 스테이지(ST201)에 구비된 제 2 디스에이블용 노드(QB2)의 상태는 상기 제 2 스테이지(ST202)에 구비된 제 2 디스에이블용 노드(QB2)의 상태와 동일하다.In addition, since the state of the second disable node QB2 included in the first stage ST201 is controlled by the
즉, 상기 제 4 기간(T4)에 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)가 여전히 방전 상태를 나타내므로, 상기 제 4 기간(T4)에 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)도 방전 상태를 나타낸다.That is, since the second disable node QB2 of the second stage ST202 still exhibits a discharge state in the fourth period T4, the first stage ST201 in the fourth period T4. The second disable node QB2 also represents a discharge state.
따라서, 상기 제 4 기간(T4)에, 상기 제 1 및 제 2 스테이지(ST202)의 인에이블용 노드(Q)는 방전 상태를 나타내고, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 제 1 디스에이블용 노드(QB1)는 충전 상태를 나타내며, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 제 2 디스에이블용 노드(QB2)는 방전 상태를 나타낸 다.Therefore, in the fourth period T4, the enabling node Q of the first and second stages ST202 indicates a discharge state and is the first of the first and second stages ST201 and ST202. The disable node QB1 represents a charging state, and the second disable node QB2 of the first and second stages ST201 and ST202 represents a discharge state.
결국, 상기 제 4 기간(T4)에, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 각 풀업 스위칭소자(Tru)는 턴-오프되며, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 각 제 1 풀다운 스위칭소자(Trd1)는 제 1 턴-온되며, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 각 제 2 풀다운 스위칭소자(Trd2)는 턴-오프된다. As a result, in the fourth period T4, each pull-up switching device Tru of the first and second stages ST201 and ST202 is turned off, and the first and second stages ST201 and ST202 are turned off. Each first pull-down switching device Trd1 is first turned on, and each second pull-down switching device Trd2 of the first and second stages ST201 and ST202 is turned off.
이에 따라, 상기 제 4 기간(T4)에 상기 제 1 스테이지(ST201)는 제 1 게이트 라인에 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 공급하고, 상기 제 2 스테이지(ST202)는 제 2 게이트 라인에 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 공급한다.Accordingly, in the fourth period T4, the first stage ST201 supplies the second DC voltage source Vdc2 to the first gate line as the off voltage source, and the second stage ST202 supplies the second gate line. The second DC voltage source Vdc2 is supplied as an off voltage source.
이후, 제 5 기간(T5)에는 인에이블된 제 5 스테이지(ST205)가 제 5 클럭펄스(CLK5)를 제 5 스캔펄스(Vout5)로서 출력하고, 이 제 5 스캔펄스(Vout5)를 제 5 게이트 라인, 제 7 스테이지, 및 제 8 스테이지에 공급한다.Thereafter, in the fifth period T5, the enabled fifth stage ST205 outputs the fifth clock pulse CLK5 as the fifth scan pulse Vout5, and outputs the fifth scan pulse Vout5 to the fifth gate. To the line, the seventh stage, and the eighth stage.
다음으로, 제 6 기간(T6)에는 인에이블된 제 6 스테이지(ST206)가 제 6 클럭펄스를 제 6 스캔펄스(Vout6)로서 출력하고, 이 제 6 스캔펄스(Vout6)를 제 6 게이트 라인, 제 3 스테이지(ST203), 및 제 4 스테이지(ST204)에 공급한다.Next, in the sixth period T6, the enabled sixth stage ST206 outputs the sixth clock pulse as the sixth scan pulse Vout6, and outputs the sixth scan pulse Vout6 to the sixth gate line, It supplies to 3rd stage ST203 and 4th stage ST204.
이와 같은 방식으로 나머지 스테이지들이 동작한다.In this way the remaining stages operate.
이후, 제 2 프레임에는 제 1 교류 전압원(Vac1)이 부극성으로 유지되고 제 2 교류 전압원(Vac2)이 정극성으로 유지되므로, 디스에이블되는 기간에 각 스테이지(ST201, ST202, ST203, ...)의 제 1 디스에이블용 노드(QB1)가 방전되고, 제 2 디스에이블용 노드(QB2)가 충전된다. 즉, 제 2 프레임에는 각 스테이지(ST201, ST202, ST203, ...)의 제 1 풀다운 스위칭소자(Trd1)가 턴-오프되고, 제 2 풀다운 스위칭소자(Trd2)가 턴-온된다.After that, since the first AC voltage source Vac1 is kept negative and the second AC voltage source Vac2 is positive in the second frame, the stages ST201, ST202, ST203, ... are disabled during the disabled period. ), The first disable node QB1 is discharged, and the second disable node QB2 is charged. That is, in the second frame, the first pull-down switching device Trd1 of each stage ST201, ST202, ST203, ... is turned off and the second pull-down switching device Trd2 is turned on.
이하, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 설명하면 다음과 같다.Hereinafter, the shift register according to the second embodiment of the present invention will be described.
도 8은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 9는 도 8의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다.8 is a diagram illustrating a shift register according to a second exemplary embodiment of the present invention, and FIG. 9 is a diagram illustrating waveforms of an input signal supplied to each stage of FIG. 8 and an output signal output from each stage.
본 발명의 제 2 실시예에 따른 쉬프트 레지스터는, 도 8에 도시된 바와 같이, 다수의 스테이지(ST801, ST802, ST803, ...)를 가진다.The shift register according to the second embodiment of the present invention has a plurality of stages ST801, ST802, ST803, ... as shown in FIG.
여기서, 각 스테이지(ST801, ST802, ST803, ...)의 구성은 제 1 실시예의 그것과 동일하며, 단지 각 스테이지(ST801, ST802, ST803, ...)간의 접속관계가 다르므로 이 접속관계에 대하여 설명하기로 한다. 또한, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 공급받는다. 물론, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터는 5개의 이상의 클럭펄스를 공급받을 수도 있다.Here, the configuration of each stage ST801, ST802, ST803, ... is the same as that of the first embodiment, and only the connection relation between the stages ST801, ST802, ST803, ... is different. This will be described. In addition, the shift register according to the second embodiment of the present invention receives the first to fourth clock pulses CLK1 to CLK4. Of course, the shift register according to the second embodiment of the present invention may be supplied with five or more clock pulses.
제 2n-1 스테이지 및 제 2n 스테이지는 제 2n-2 스테이지로부터의 제 2n-2 스캔펄스에 응답하여 동시에 인에이블됨과 아울러 제 2n+2 스테이지로부터의 제 2n+2 스캔펄스에 응답하여 동시에 디스에이블된다.The 2n-1 and 2n stages are simultaneously enabled in response to the 2n-2 scan pulses from the 2n-2 stages and simultaneously disabled in response to the 2n + 2 scan pulses from the 2n + 2 stages. do.
그리고, 상기 인에이블된 제 2n 스테이지는 제 2n 스캔펄스를 출력하고, 이 제 2n 스캔펄스를 제 2n+1 및 제 2n+2 스테이지에 공급함으로써, 상기 제 2n+1 및 제 2n+2 스테이지를 동시에 인에이블시킨다. 또한, 상기 제 2n 스테이지는 상기 제 2n 스캔펄스를 제 2n-3 및 제 2n-2 스테이지에 공급함으로써 상기 제 2n-3 및 제 2n-2 스테이지를 동시에 디스에이블시킨다.The enabled 2n stage outputs a 2n scan pulse, and supplies the 2n scan pulse to the 2n + 1 and 2n + 2 stages, thereby providing the 2n + 1 and 2n + 2 stages. Enable at the same time. In addition, the second n stage simultaneously disables the second n-3 and second n-2 stages by supplying the second n scan pulses to the second n-3 and second n-2 stages.
예를들어, 도 8의 제 3 스테이지(ST803) 및 제 4 스테이지(ST804)는 제 2 스테이지(ST802)로부터의 제 2 스캔펄스(Vout2)에 응답하여 동시에 인에이블됨과 아울러, 제 6 스테이지(ST806)로부터의 제 6 스캔펄스(Vout6)에 응답하여 동시에 디스에이블된다.For example, the third stage ST803 and the fourth stage ST804 of FIG. 8 are simultaneously enabled in response to the second scan pulse Vout2 from the second stage ST802, and the sixth stage ST806. Are simultaneously disabled in response to the sixth scan pulse Vout6 from
그리고, 상기 인에이블된 제 4 스테이지(ST804)는 제 4 스캔펄스(Vout4)를 출력하고, 이 제 4 스캔펄스(Vout4)를 제 5 및 제 6 스테이지(ST205, ST806)에 공급함으로써 상기 제 5 및 제 6 스테이지(ST205, ST806)를 동시에 인에이블시킨다. 또한, 상기 제 4 스테이지(ST804)는 상기 제 4 스캔펄스(Vout4)를 제 1 및 제 2 스테이지(ST201, ST802)에 공급함으로써 상기 제 1 및 제 2 스테이지(ST802)를 동시에 디스에이블시킨다.The enabled fourth stage ST804 outputs the fourth scan pulse Vout4, and supplies the fourth scan pulse Vout4 to the fifth and sixth stages ST205 and ST806. And the sixth stages ST205 and ST806 at the same time. In addition, the fourth stage ST804 simultaneously disables the first and second stages ST802 by supplying the fourth scan pulses Vout4 to the first and second stages ST201 and ST802.
한편, 제 1 및 제 2 스테이지(ST201, ST802)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.Meanwhile, the first and second stages ST201 and ST802 are enabled in response to the start pulse Vst from the timing controller.
여기서, 상기 각 스테이지(ST801, ST802, ST803, ...)에 구비된 각 노드 제어부(805)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.Here, the configuration of each
도 10은 도 8의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면이다.FIG. 10 is a diagram illustrating a circuit configuration of the node controller provided in the third and fourth stages of FIG. 8.
도 10에 도시된 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9), 그리고 풀업 스 위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는 도 4에 도시된 그것들과 동일하다.The first to ninth switching elements Tr1 to Tr9, the pull-up switching element Tru, the first pull-down switching element Trd1, and the second pull-down switching element Trd2 shown in FIG. 10 are shown in FIG. 4. Same as those made.
단, 제 2n-1 스테이지에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)와 제 2n 스테이지에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 제 2n-2 스테이지로부터의 스캔펄스에 응답하여 동작한다.However, the first and eighth switching elements Tr1 and Tr8 provided in the 2n-1 stage and the first and eighth switching elements Tr1 and Tr8 provided in the second nn stage are scanned from the 2n-2 stage. It operates in response to a pulse.
예를들어, 도 10의 제 3 스테이지(ST803)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)와 제 4 스테이지(ST804)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 제 2 스테이지(ST802)로부터의 제 2 스캔펄스(Vout2)에 응답하여 동작한다.For example, the first and eighth switching elements Tr1 and Tr8 provided in the third stage ST803 of FIG. 10 and the first and eighth switching elements Tr1 and Tr8 provided in the fourth stage ST804. Operates in response to the second scan pulse Vout2 from the second stage ST802.
그리고, 제 2n-1 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n-1 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n-1 게이트 라인에만 공급된다.The scan pulse output from the pull-up switching device Tru provided in the 2n-1 stage and the off voltage source output from the first and second pull-down switching devices Trd1 and Trd2 provided in the 2n-1 stage. Is supplied only to the 2n-1 gate line.
예를들어, 제 3 스테이지(ST803)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 3 스캔펄스(Vout3)는, 그리고 상기 제 3 스테이지(ST803)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 3 게이트 라인에만 공급된다.For example, the third scan pulse Vout3 output from the pull-up switching device Tru provided in the third stage ST803 may include first and second pull-down switching devices provided in the third stage ST803. The off voltage source output from (Trd1, Trd2) is supplied only to the third gate line.
그리고, 제 2n 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n 게이트 라인, 제 2n+1 스테이지, 제 2n+2 스테이지, 제 2n-3 스테이지, 및 제 2n-2 스테이지에 공급된다.The scan pulse output from the pull-up switching device Tru provided in the 2n stage, and the off voltage sources output from the first and second pull-down switching devices Trd1 and Trd2 provided in the second n stage may include a second gate. It is supplied to a line, a 2n + 1 stage, a 2n + 2 stage, a 2n-3 stage, and a 2n-2 stage.
예를들어, 제 4 스테이지(ST804)에 구비된 풀업 스위칭소자(Tru)로부터 출력 된 제 4 스캔펄스(Vout4), 그리고 상기 제 4 스테이지(ST804)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 4 게이트 라인, 제 5 스테이지(ST805), 제 6 스테이지(ST806), 제 1 스테이지(ST801), 및 제 2 스테이지(ST802)에 공급된다.For example, the fourth scan pulse Vout4 output from the pull-up switching device Tru provided in the fourth stage ST804, and the first and second pull-down switching devices provided in the fourth stage ST804 (for example). The off voltage sources output from Trd1 and Trd2 are supplied to the fourth gate line, the fifth stage ST805, the sixth stage ST806, the first stage ST801, and the second stage ST802.
또한, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST801, ST802, ST803, ...)는 다음과 같은 회로 구성을 가질 수도 있다.In addition, each stage ST801, ST802, ST803, ... provided in the shift register according to the second embodiment of the present invention may have the following circuit configuration.
도 11은 도 8의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.FIG. 11 is a diagram illustrating another circuit configuration of the node controller provided in the third and fourth stages of FIG. 8.
도 11에 도시된 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는, 도 10의 그것들과 동일하다. 그리고, 도 11에 도시된 제 10 및 제 11 스위칭소자(Tr11)는 도 5의 그것들과 동일하다.The first to ninth switching elements Tr1 to Tr9 and the pull-up switching element Tru, the first pull-down switching element Trd1, and the second pull-down switching element Trd2 shown in FIG. 11 are those of FIG. 10. Is the same as The tenth and eleventh switching elements Tr11 shown in FIG. 11 are the same as those of FIG. 5.
또한, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST801, ST802, ST803, ...)는 다음과 같은 회로 구성을 가질 수도 있다.In addition, each stage ST801, ST802, ST803, ... provided in the shift register according to the second embodiment of the present invention may have the following circuit configuration.
도 12는 도 8의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.FIG. 12 is a diagram illustrating another circuit configuration of the node controller provided in the third and fourth stages of FIG. 8.
도 12에 도시된 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는 도 6에 도시된 그것들과 동일하다.The first to seventh switching elements Tr1 to Tr7 shown in FIG. 12, the pull-up switching element Tru, the first pull-down switching element Trd1, and the second pull-down switching element Trd2 are shown in FIG. 6. Same as those.
단, 제 2n-1 스테이지에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)와 제 2n 스테이지에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 제 2n-2 스테이지로부터의 스캔펄스에 응답하여 동작한다.However, the first and sixth switching elements Tr1 and Tr6 provided in the 2n-1 stage and the first and sixth switching elements Tr1 and Tr6 provided in the 2n n stage are scanned from the 2n-2 stage. It operates in response to a pulse.
예를들어, 제 3 스테이지(ST803)에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)와 제 4 스테이지(ST804)에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 제 2 스테이지(ST802)로부터의 제 2 스캔펄스(Vout2)에 응답하여 동작한다.For example, the first and sixth switching elements Tr1 and Tr6 provided in the third stage ST803 and the first and sixth switching elements Tr1 and Tr6 provided in the fourth stage ST804 are second to each other. It operates in response to the second scan pulse Vout2 from the stage ST802.
그리고, 제 2n-1 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n-1 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n-1 게이트 라인에만 공급된다.The scan pulse output from the pull-up switching device Tru provided in the 2n-1 stage and the off voltage source output from the first and second pull-down switching devices Trd1 and Trd2 provided in the 2n-1 stage. Is supplied only to the 2n-1 gate line.
예를들어, 제 3 스테이지(ST803)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 3 스캔펄스(Vout3)는, 그리고 상기 제 3 스테이지(ST803)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 3 게이트 라인에만 공급된다.For example, the third scan pulse Vout3 output from the pull-up switching device Tru provided in the third stage ST803 may include first and second pull-down switching devices provided in the third stage ST803. The off voltage source output from (Trd1, Trd2) is supplied only to the third gate line.
그리고, 제 2n 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n 게이트 라인, 제 2n+1 스테이지, 제 2n+2 스테이지, 제 2n-3 스테이지, 및 제 2n-2 스테이지에 공급된다.The scan pulse output from the pull-up switching device Tru provided in the 2n stage, and the off voltage sources output from the first and second pull-down switching devices Trd1 and Trd2 provided in the second n stage may include a second gate. It is supplied to a line, a 2n + 1 stage, a 2n + 2 stage, a 2n-3 stage, and a 2n-2 stage.
예를들어, 제 4 스테이지(ST804)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 4 스캔펄스(Vout4), 그리고 상기 제 4 스테이지(ST804)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 4 게이트 라인, 제 5 스테이지(ST805), 제 6 스테이지(ST806), 제 1 스테이지(ST801), 및 제 2 스 테이지(ST802)에 공급된다.For example, a fourth scan pulse Vout4 output from the pull-up switching device Tru provided in the fourth stage ST804, and first and second pull-down switching devices provided in the fourth stage ST804. The off voltage sources output from Trd1 and Trd2 are supplied to the fourth gate line, the fifth stage ST805, the sixth stage ST806, the first stage ST801, and the second stage ST802.
또한, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST801, ST802, ST803, ...)는 다음과 같은 회로 구성을 가질 수도 있다.In addition, each stage ST801, ST802, ST803, ... provided in the shift register according to the second embodiment of the present invention may have the following circuit configuration.
도 13은 도 8의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.FIG. 13 is a diagram illustrating another circuit configuration of the node controller provided in the third and fourth stages of FIG. 8.
도 13에 도시된 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는, 도 12의 그것들과 동일하다. 그리고, 도 13에 도시된 제 8 및 제 9 스위칭소자(Tr8, Tr9)는 도 5의 그것들과 동일하다.The first to seventh switching elements Tr1 to Tr7 and the pull-up switching element Tru, the first pull-down switching element Trd1, and the second pull-down switching element Trd2 shown in FIG. 13 are those of FIG. 12. Is the same as The eighth and ninth switching elements Tr8 and Tr9 shown in FIG. 13 are the same as those in FIG.
한편, 기수번째 스테이지(ST801, ST803, ST805, ...)로부터 출력된 각 스캔펄스(Vout1, Vout3, Vout5, ...)는 해당 게이트 라인(기수번째 게이트 라인)에만 공급된다. 이에 대하여, 우수번째 스테이지(ST802, ST804, ST806, ...)들로부터 출력된 각 스캔펄스(Vout2, Vout4, Vout6, ...)는 해당 게이트 라인(우수번째 게이트 라인)뿐만 아니라, 전단 스테이지 및 다음단 스테이지에도 공급된다.On the other hand, each scan pulse Vout1, Vout3, Vout5, ... output from the odd stages ST801, ST803, ST805, ... is supplied only to the corresponding gate line (oddth gate line). In contrast, the scan pulses Vout2, Vout4, Vout6, ... outputted from the even-numbered stages ST802, ST804, ST806, ... are not only corresponding gate lines (excellent gate lines), but also front stages. And the next stage.
이를 위해, 상기 기수번째 스테이지(ST801, ST803, ST805, ...)에 구비된 풀업 스위칭소자(Tru)의 출력단자(소스단자)는 기수번째 게이트 라인에만 접속된다. 그리고, 상기 우수번째 스테이지(ST802, ST804, ST806, ...)에 구비된 풀업 스위칭소자(Tru)의 출력단자(소스단자)는 우수번째 게이트 라인뿐만 아니라, 전단 스테이지 및 다음단 스테이지에도 접속된다.To this end, the output terminal (source terminal) of the pull-up switching device Tru provided in the odd stages ST801, ST803, ST805, ... is connected only to the odd gate line. The output terminal (source terminal) of the pull-up switching device Tru provided in the even-numbered stages ST802, ST804, ST806, ... is connected not only to the even-numbered gate line but also to the preceding stage and the next stage. .
이에 따라, 상기 우수번째 스테이지(ST802, ST804, ST806, ...)에 구비된 풀 업 스위칭소자(Tru)의 출력단자에 걸리는 부하(load)는, 상기 기수번째 스테이지(ST801, ST803, ST805, ...)에 구비된 풀업 스위칭소자(Tru)의 출력단자에 걸리는 부하보다 더 클 수밖에 없다.Accordingly, the load applied to the output terminal of the pull-up switching device Tru provided in the even-numbered stages ST802, ST804, ST806,... Is the odd-numbered stages ST801, ST803, ST805, ...) is greater than the load on the output terminal of the pull-up switching device (Tru) provided in.
그러면, 상기 우수번째 스테이지(ST802, ST804, ST806, ...)로부터 출력되는 스캔펄스(Vout2, Vout4, Vout6, ...)의 왜곡정도가, 기수번째 스테이지(ST801, ST803, ST805, ...)로부터 출력되는 스캔펄스(Vout1, Vout3, Vout5, ...)의 왜곡 정도에 비하여 더 커진다.Then, the distortion degree of the scan pulses Vout2, Vout4, Vout6, ... outputted from the even-numbered stages ST802, ST804, ST806, ... is the odd-numbered stages ST801, ST803, ST805, .. It becomes larger than the distortion degree of the scan pulses (Vout1, Vout3, Vout5, ...) output from.
결국, 상기 기수번째 게이트 라인에 공급되는 스캔펄스(Vout1, Vout3, Vout5, ...)와 우수번째 게이트 라인에 공급되는 스캔펄스(Vout2, Vout4, Vout6, ...)의 크기간에 편차가 발생하여, 화상의 품질이 저하될 수 있다.As a result, a deviation occurs between the magnitudes of the scan pulses Vout1, Vout3, Vout5, ... supplied to the odd-numbered gate line and the scan pulses Vout2, Vout4, Vout6, ... supplied to the even-numbered gate line. Thus, the quality of the image may be degraded.
이를 방지하기 위해, 더 큰 크기의 부하를 갖는 우수번째 스테이지(ST802, ST804, ST806, ...)에 구비된 풀업 스위칭소자(Tru)의 크기를, 상기 기수번째 스테이지(ST801, ST803, ST805, ...)에 구비된 풀업 스위칭소자(Tru)의 크기보다 더 크게 설계하는 것이 바람직하다.In order to prevent this, the size of the pull-up switching device Tru provided in the even-numbered stages ST802, ST804, ST806,..., Having a larger load is determined by the odd-numbered stages ST801, ST803, ST805, It is preferable to design larger than the size of the pull-up switching device (Tru) provided in ...).
즉, 상기 우수번째 스테이지(ST802, ST804, ST806, ...)에 구비된 풀업 스위칭소자(Tru)의 채널 폭(channel width)의 폭을, 상기 기수번째 스테이지(ST801, ST803, ST805, ...)에 구비된 풀업 스위칭소자(Tru)의 채널 폭보다 더 넓게 설계하는 것이 바람직하다.That is, the width of the channel width of the pull-up switching device Tru provided in the even-numbered stages ST802, ST804, ST806, ... is determined by the odd-numbered stages ST801, ST803, ST805, .. It is preferable to design wider than the channel width of the pull-up switching device (Tru) provided in the.
이렇게 함으로써, 상기 우수번째 스테이지(ST802, ST804, ST806, ...)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스(Vout2, Vout4, Vout6, ...)와, 상기 기수번째 스테이지(ST801, ST803, ST805, ...)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스(Vout1, Vout3, Vout5, ...)간의 편차를 최소화할 수 있다.In this way, the scan pulses Vout2, Vout4, Vout6, ... outputted from the pull-up switching device Tru provided in the even-numbered stages ST802, ST804, ST806, ..., and the odd stage ( The deviation between the scan pulses Vout1, Vout3, Vout5, ... output from the pull-up switching device Tru provided in the ST801, ST803, ST805, ... can be minimized.
상기 우수번째 스테이지(ST802, ST804, ST806, ...)에 구비된 풀업 스위칭소자(Tru)의 채널 폭은 상기 기수번째 스테이지(ST801, ST803, ST805, ...)에 구비된 풀업 스위칭소자(Tru)의 채널 폭보다 α만큼 더 넓다.The channel width of the pull-up switching device Tru provided in the even-numbered stages ST802, ST804, ST806,... Is the pull-up switching device provided in the odd-numbered stages ST801, ST803, ST805,... Is wider by α than the channel width of Tru).
이때, 상기 α는 다음과 같은 값을 갖는다.In this case, α has the following value.
이하, 본 발명의 제 3 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.Hereinafter, the shift register according to the third embodiment of the present invention will be described in detail.
도 14는 본 발명의 제 3 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 15는 도 14의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다.14 is a diagram illustrating a shift register according to a third exemplary embodiment of the present invention, and FIG. 15 is a diagram illustrating waveforms of an input signal supplied to each stage of FIG. 14 and an output signal output from each stage.
본 발명의 제 3 실시예에 따른 쉬프트 레지스터는, 도 14에 도시된 바와 같이, 다수의 스테이지(ST1401, ST1402, ST1403, ...)를 가진다.The shift register according to the third embodiment of the present invention has a plurality of stages ST1401, ST1402, ST1403, ... as shown in FIG.
여기서, 각 스테이지(ST1401, ST1402, ST1403, ...)의 구성은 제 1 실시예의 그것과 동일하며, 단지 각 스테이지(ST1401, ST1402, ST1403, ...)간의 접속관계가 다르므로 이 접속관계에 대하여 설명하기로 한다. 또한, 본 발명의 제 3 실시예에 따른 쉬프트 레지스터는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 공급받는다. 물론, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터는 5개의 이상의 클럭펄스를 공급받을 수도 있다. Here, the configuration of each stage ST1401, ST1402, ST1403, ... is the same as that of the first embodiment, and only this connection relationship is different between the stages ST1401, ST1402, ST1403, .... This will be described. In addition, the shift register according to the third embodiment of the present invention receives the first to fourth clock pulses CLK1 to CLK4. Of course, the shift register according to the second embodiment of the present invention may be supplied with five or more clock pulses.
한편, 본 발명의 제 3 실시예에 따른 쉬프트 레지스터에 공급되는 스타트 펄스와 제 1 클럭펄스(CLK1)는, 도 15에 도시된 바와 같이, 두 펄스폭만큼의 차이를 가지도록 출력된다. On the other hand, the start pulse and the first clock pulse CLK1 supplied to the shift register according to the third embodiment of the present invention are output to have a difference of two pulse widths as shown in FIG. 15.
제 2n-1 스테이지 및 제 2n 스테이지는 제 2n-3 스테이지로부터의 제 2n-3 스캔펄스에 응답하여 동시에 인에이블됨과 아울러 제 2n+1 스테이지로부터의 제 2n+1 스캔펄스에 응답하여 동시에 디스에이블된다.The 2n-1 and 2n stages are simultaneously enabled in response to the 2n-3 scan pulses from the 2n-3 stages and simultaneously disabled in response to the 2n + 1 scan pulses from the 2n + 1 stages. do.
그리고, 상기 인에이블된 제 2n-1 스테이지는 제 2n-1 스캔펄스를 출력하고, 이 제 2n-1 스캔펄스를 제 2n+1 및 제 2n+2 스테이지에 공급함으로써, 상기 제 2n+1 및 제 2n+2 스테이지를 동시에 인에이블시킨다. 또한, 상기 제 2n-1 스테이지는 상기 제 2n-1 스캔펄스를 제 2n-3 및 제 2n-2 스테이지에 공급함으로써 상기 제 2n-3 및 제 2n-2 스테이지를 동시에 디스에이블시킨다.The enabled 2n-1 stage outputs a 2n-1 scan pulse, and supplies the 2n-1 scan pulse to the 2n + 1 and 2n + 2 stages, thereby providing the 2n + 1 and Enable the 2n + 2 stage simultaneously. In addition, the 2n-1 stage simultaneously disables the 2n-3 and 2n-2 stages by supplying the 2n-1 scan pulses to the 2n-3 and 2n-2 stages.
예를들어, 도 14의 제 3 스테이지(ST1403) 및 제 4 스테이지(ST1404)는 제 1 스테이지(ST1401)로부터의 제 1 스캔펄스(Vout1)에 응답하여 동시에 인에이블됨과 아울러, 제 5 스테이지(ST1405)로부터의 제 5 스캔펄스(Vout5)에 응답하여 동시에 디스에이블된다.For example, the third stage ST1403 and the fourth stage ST1404 of FIG. 14 are simultaneously enabled in response to the first scan pulse Vout1 from the first stage ST1401, and the fifth stage ST1405. Are simultaneously disabled in response to the fifth scan pulse Vout5 from < RTI ID = 0.0 >
그리고, 상기 인에이블된 제 3 스테이지(ST1403)는 제 3 스캔펄스(Vout3)를 출력하고, 이 제 3 스캔펄스(Vout3)를 제 5 및 제 6 스테이지(ST1405, ST1406)에 공급함으로써 상기 제 5 및 제 6 스테이지(ST1405, ST1406)를 동시에 인에이블시킨다. 또한, 상기 제 3 스테이지(ST1403)는 상기 제 3 스캔펄스(Vout3)를 제 1 및 제 2 스테이지(ST1401, ST1402)에 공급함으로써 상기 제 1 및 제 2 스테이지(ST1401, ST1402)를 동시에 디스에이블시킨다.The enabled third stage ST1403 outputs a third scan pulse Vout3, and supplies the third scan pulse Vout3 to the fifth and sixth stages ST1405 and ST1406. And the sixth stages ST1405 and ST1406 at the same time. In addition, the third stage ST1403 simultaneously disables the first and second stages ST1401 and ST1402 by supplying the third scan pulse Vout3 to the first and second stages ST1401 and ST1402. .
한편, 제 1 및 제 2 스테이지(ST1401, ST1402)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.On the other hand, the first and second stages ST1401 and ST1402 are enabled in response to the start pulse Vst from the timing controller.
여기서, 상기 각 스테이지(ST1401, ST1402, ST1403, ...)에 구비된 각 노드 제어부(1405)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.Herein, the configuration of each
도 16은 도 14의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면이다.FIG. 16 is a diagram illustrating a circuit configuration of the node controller provided in the third and fourth stages of FIG. 14.
도 16에 도시된 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는 도 4에 도시된 그것들과 동일하다.The first to ninth switching elements Tr1 to Tr9 shown in FIG. 16, the pull-up switching element Tru, the first pull-down switching element Trd1, and the second pull-down switching element Trd2 are shown in FIG. 4. Same as those.
단, 제 2n-1 스테이지에 구비된 제 4 스위칭소자(Tr4)와 제 2n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 2n+1 스테이지로부터의 스캔펄스에 응답하여 동작한다.However, the fourth switching device Tr4 provided in the 2n-1 stage and the fourth switching device Tr4 provided in the second nn stage operate in response to the scan pulse from the second n + 1 stage.
예를들어, 도 16의 제 3 스테이지(ST1403)에 구비된 제 4 스위칭소자(Tr4)와 제 4 스테이지(ST1404)에 구비된 제 4 스위칭소자(Tr4)는 제 5 스테이지(ST1405)로부터의 제 5 스캔펄스(Vout5)에 응답하여 동작한다.For example, the fourth switching device Tr4 provided in the third stage ST1403 of FIG. 16 and the fourth switching device Tr4 provided in the fourth stage ST1404 are formed from the fifth stage ST1405. It operates in response to 5 scan pulses Vout5.
그리고, 제 2n-1 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n-1 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n-1 게이트 라인, 제 2n+1 스테이지, 제 2n+2 스테이지, 제 2n-3 스테이지, 및 제 2n-2 스테이지에 공급된다.The scan pulse output from the pull-up switching device Tru provided in the 2n-1 stage and the off voltage source output from the first and second pull-down switching devices Trd1 and Trd2 provided in the 2n-1 stage. Is supplied to the 2n-1 gate line, the 2n + 1 stage, the 2n + 2 stage, the 2n-3 stage, and the 2n-2 stage.
예를들어, 도 16의 제 3 스테이지(ST1403)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 3 스캔펄스(Vout3), 그리고 상기 제 3 스테이지(ST1403)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 3 게이트 라인, 제 5 스테이지(ST1405), 제 6 스테이지(ST1406), 제 1 스테이지(ST1401), 및 제 2 스테이지(ST1402)에 공급된다.For example, the third scan pulse Vout3 output from the pull-up switching device Tru provided in the third stage ST1403 of FIG. 16, and the first and second pulldowns provided in the third stage ST1403. The off voltage sources output from the switching elements Trd1 and Trd2 are supplied to the third gate line, the fifth stage ST1405, the sixth stage ST1406, the first stage ST1401, and the second stage ST1402.
그리고, 제 2n 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n 게이트 라인에만 공급된다.The scan pulse output from the pull-up switching device Tru provided in the 2n stage, and the off voltage sources output from the first and second pull-down switching devices Trd1 and Trd2 provided in the second n stage may include a second gate. Supplied only on the line.
예를들어, 도 16의 제 4 스테이지(ST1404)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 4 스캔펄스(Vout4)는, 그리고 상기 제 4 스테이지(ST1404)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프전압원은 제 4 게이트 라인에만 공급된다.For example, the fourth scan pulse Vout4 output from the pull-up switching device Tru provided in the fourth stage ST1404 of FIG. 16 is, and the first and second scan pulses Vout4 provided in the fourth stage ST1404. The off voltage source output from the pull-down switching devices Trd1 and Trd2 is supplied only to the fourth gate line.
또한, 본 발명의 제 3 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST1401, ST1402, ST1403, ...)는 다음과 같은 회로 구성을 가질 수도 있다.In addition, each stage ST1401, ST1402, ST1403, ... provided in the shift register according to the third embodiment of the present invention may have the following circuit configuration.
도 17은 도 14의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.FIG. 17 is a diagram illustrating another circuit configuration of the node controller provided in the third and fourth stages of FIG. 14.
도 17에 도시된 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는, 도 16의 그것들과 동일하다. 그리고, 도 17에 도시된 제 10 및 제 11 스위칭소자(Tr10, Tr11)는 도 5의 그것들과 동일하다.The first to ninth switching elements Tr1 to Tr9 and the pull-up switching element Tru, the first pull-down switching element Trd1, and the second pull-down switching element Trd2 shown in FIG. 17 are those of FIG. 16. Is the same as The tenth and eleventh switching elements Tr10 and Tr11 shown in FIG. 17 are the same as those of FIG. 5.
또한, 본 발명의 제 3 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST1401, ST1402, ST1403, ...)는 다음과 같은 회로 구성을 가질 수도 있다.In addition, each stage ST1401, ST1402, ST1403, ... provided in the shift register according to the third embodiment of the present invention may have the following circuit configuration.
도 18은 도 14의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.FIG. 18 is a diagram illustrating another circuit configuration of the node controller provided in the third and fourth stages of FIG. 14.
도 18에 도시된 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는 도 6에 도시된 그것들과 동일하다.The first to seventh switching elements Tr1 to Tr7 shown in FIG. 18, the pull-up switching element Tru, the first pull-down switching element Trd1, and the second pull-down switching element Trd2 are shown in FIG. 6. Same as those.
단, 제 2n-1 스테이지에 구비된 제 4 스위칭소자(Tr4)와 제 2n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 2n+1 스테이지로부터의 스캔펄스에 응답하여 동작한다.However, the fourth switching device Tr4 provided in the 2n-1 stage and the fourth switching device Tr4 provided in the second nn stage operate in response to the scan pulse from the second n + 1 stage.
예를들어, 도 18의 제 3 스테이지(ST1403)에 구비된 제 4 스위칭소자(Tr4)와 제 4 스테이지(ST1404)에 구비된 제 4 스위칭소자(Tr4)는 제 5 스테이지(ST1405)로부터의 제 5 스캔펄스(Vout5)에 응답하여 동작한다.For example, the fourth switching device Tr4 provided in the third stage ST1403 of FIG. 18 and the fourth switching device Tr4 provided in the fourth stage ST1404 are formed from the fifth stage ST1405. It operates in response to 5 scan pulses Vout5.
그리고, 제 2n-1 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n-1 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n-1 게이트 라인, 제 2n+1 스테이 지, 제 2n+2 스테이지, 제 2n-3 스테이지, 및 제 2n-2 스테이지에 공급된다.The scan pulse output from the pull-up switching device Tru provided in the 2n-1 stage and the off voltage source output from the first and second pull-down switching devices Trd1 and Trd2 provided in the 2n-1 stage. Is supplied to the 2n-1 gate line, the 2n + 1 stage, the 2n + 2 stage, the 2n-3 stage, and the 2n-2 stage.
예를들어, 도 18의 제 3 스테이지(ST1403)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 3 스캔펄스(Vout3), 그리고 상기 제 3 스테이지(ST1403)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 3 게이트 라인, 제 5 스테이지(ST1405), 제 6 스테이지(ST1406), 제 1 스테이지(ST1401), 및 제 2 스테이지(ST1402)에 공급된다.For example, the third scan pulse Vout3 output from the pull-up switching device Tru provided in the third stage ST1403 of FIG. 18, and the first and second pulldowns provided in the third stage ST1403. The off voltage sources output from the switching elements Trd1 and Trd2 are supplied to the third gate line, the fifth stage ST1405, the sixth stage ST1406, the first stage ST1401, and the second stage ST1402.
그리고, 제 2n 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n 게이트 라인에만 공급된다.The scan pulse output from the pull-up switching device Tru provided in the 2n stage, and the off voltage sources output from the first and second pull-down switching devices Trd1 and Trd2 provided in the second n stage may include a second gate. Supplied only on the line.
예를들어, 도 18의 제 4 스테이지(ST1404)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 4 스캔펄스(Vout4)는, 그리고 상기 제 4 스테이지(ST1404)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 4 게이트 라인에만 공급된다.For example, the fourth scan pulse Vout4 output from the pull-up switching device Tru provided in the fourth stage ST1404 of FIG. 18 is, and the first and second provided in the fourth stage ST1404. The off voltage source output from the pull-down switching devices Trd1 and Trd2 is supplied only to the fourth gate line.
또한, 본 발명의 제 3 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST1401, ST1402, ST1403, ...)는 다음과 같은 회로 구성을 가질 수도 있다.In addition, each stage ST1401, ST1402, ST1403, ... provided in the shift register according to the third embodiment of the present invention may have the following circuit configuration.
도 19는 도 14의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.FIG. 19 is a diagram illustrating another circuit configuration of the node controller provided in the third and fourth stages of FIG. 14.
도 19에 도시된 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는, 도 18의 그것들과 동일하다. 그리고, 도 19에 도시된 제 8 및 제 9 스위칭소 자(Tr8, Tr9)는 도 5의 그것들과 동일하다.The first to seventh switching elements Tr1 to Tr7 and the pull-up switching element Tru, the first pull-down switching element Trd1, and the second pull-down switching element Trd2 shown in FIG. 19 are those of FIG. 18. Is the same as The eighth and ninth switching elements Tr8 and Tr9 shown in FIG. 19 are the same as those in FIG.
단, 제 2n-1 및 제 2n 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2n+1 스테이지로부터의 제 2n+1 스캔펄스에 응답하여 동작한다.However, the eighth switching device Tr8 of the 2n-1 and 2n stages operates in response to the 2n + 1 scan pulse from the 2n + 1 stage.
예를들어, 도 19의 제 3 및 제 4 스테이지(ST1403, ST1404)에 구비된 제 8 스위칭소자(Tr8)는 제 5 스테이지(ST1405)로부터의 제 5 스캔펄스(Vout5)에 응답하여 동작한다.For example, the eighth switching device Tr8 provided in the third and fourth stages ST1403 and ST1404 of FIG. 19 operates in response to the fifth scan pulse Vout5 from the fifth stage ST1405.
여기서, 우수번째 스테이지(ST1402, ST1404, ST1406, ...)로부터 출력된 각 스캔펄스(Vout2, Vout4, Vout6, ...)는 해당 게이트 라인(기수번째 게이트 라인)에만 공급된다. 이에 대하여, 기수번째 스테이지(ST1401, ST1403, ST1405, ...)들로부터 출력된 각 스캔펄스(Vout1, Vout3, Vout5, ...)는 해당 게이트 라인(우수번째 게이트 라인)뿐만 아니라, 전단 스테이지 및 다음단 스테이지에도 공급된다.Here, each scan pulse Vout2, Vout4, Vout6, ... output from the even-numbered stages ST1402, ST1404, ST1406, ... is supplied only to the corresponding gate line (odd gate line). On the other hand, the scan pulses Vout1, Vout3, Vout5, ... outputted from the odd stages ST1401, ST1403, ST1405, ... are not only the corresponding gate lines (excellent gate lines), but also the preceding stages. And the next stage.
이를 위해, 상기 우수번째 스테이지(ST1402, ST1404, ST1406, ...)에 구비된 풀업 스위칭소자(Tru)의 출력단자(소스단자)는 우수번째 게이트 라인에만 접속된다. 그리고, 상기 기수번째 스테이지(ST1401, ST1403, ST1405, ...)에 구비된 풀업 스위칭소자(Tru)의 출력단자(소스단자)는 기수번째 게이트 라인뿐만 아니라, 전단 스테이지 및 다음단 스테이지에도 접속된다.To this end, the output terminal (source terminal) of the pull-up switching device Tru provided in the even-numbered stages ST1402, ST1404, ST1406, ... is connected only to the even-numbered gate line. The output terminal (source terminal) of the pull-up switching device Tru provided in the odd stages ST1401, ST1403, ST1405, ... is connected not only to the odd gate line but also to the front stage and the next stage. .
이에 따라, 상기 기수번째 스테이지(ST1401, ST1403, ST1405, ...)에 구비된 풀업 스위칭소자(Tru)의 출력단자에 걸리는 부하(load)는, 상기 우수번째 스테이지(ST1402, ST1404, ST1406, ...)에 구비된 풀업 스위칭소자(Tru)의 출력단자에 걸리는 부하보다 더 클 수밖에 없다.Accordingly, the load applied to the output terminal of the pull-up switching device Tru provided in the odd stages ST1401, ST1403, ST1405, ... is the even-numbered stages ST1402, ST1404, ST1406,. The load on the output terminal of the pull-up switching element Tru provided in.
그러면, 상기 기수번째 스테이지(ST1401, ST1403, ST1405, ...)로부터 출력되는 스캔펄스(Vout1, Vout3, Vout5, ...)의 왜곡정도가, 우수번째 스테이지(ST1402, ST1404, ST1406, ...)로부터 출력되는 스캔펄스(Vout2, Vout4, Vout6, ...)의 왜곡 정도에 비하여 더 커진다.Then, the distortion degree of the scan pulses Vout1, Vout3, Vout5, ... output from the odd stages ST1401, ST1403, ST1405, ... is the even-numbered stages ST1402, ST1404, ST1406, .. It is larger than the distortion degree of the scan pulses (Vout2, Vout4, Vout6, ...) output from.
결국, 상기 우수번째 게이트 라인에 공급되는 스캔펄스(Vout2, Vout4, Vout6, ...)와 기수번째 게이트 라인에 공급되는 스캔펄스(Vout1, Vout3, Vout5, ...)의 크기간에 편차가 발생하여, 화상의 품질이 저하될 수 있다.As a result, a deviation occurs between the magnitudes of the scan pulses Vout2, Vout4, Vout6, ... supplied to the even-numbered gate line and the scan pulses Vout1, Vout3, Vout5, ... supplied to the odd-numbered gate line. Thus, the quality of the image may be degraded.
이를 방지하기 위해, 더 큰 크기의 부하를 갖는 기수번째 스테이지(ST1401, ST1403, ST1405, ...)에 구비된 풀업 스위칭소자(Tru)의 크기를, 상기 우수번째 스테이지(ST1402, ST1404, ST1406, ...)에 구비된 풀업 스위칭소자(Tru)의 크기보다 더 크게 설계하는 것이 바람직하다.In order to prevent this, the size of the pull-up switching device Tru provided in the odd stages ST1401, ST1403, ST1405,..., Having a larger load is determined by the even-numbered stages ST1402, ST1404, ST1406, It is preferable to design larger than the size of the pull-up switching device (Tru) provided in ...).
즉, 기수번째 스테이지(ST1401, ST1403, ST1405, ...)에 구비된 풀업 스위칭소자(Tru)의 채널 폭을, 상기 우수번째 스테이지(ST1402, ST1404, ST1406, ...)에 구비된 풀업 스위칭소자(Tru)의 채널 폭보다 더 넓게 설계하는 것이 바람직하다.That is, the channel width of the pull-up switching device Tru provided in the odd stages ST1401, ST1403, ST1405,..., The pull-up switching provided in the even-numbered stages ST1402, ST1404, ST1406 ... It is desirable to design wider than the channel width of the element Tru.
이렇게 함으로써, 상기 기수번째 스테이지(ST1401, ST1403, ST1405, ...)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스(Vout1, Vout3, Vout5, ...)와, 상기 우수번째 스테이지(ST1402, ST1404, ST1406, ...)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스(Vout2, Vout4, Vout6, ...)간의 편차를 최소화할 수 있다.In this way, the scan pulses Vout1, Vout3, Vout5, ... outputted from the pull-up switching device Tru provided in the odd stages ST1401, ST1403, ST1405, ..., and the even-numbered stage ( The deviation between the scan pulses Vout2, Vout4, Vout6, ... outputted from the pull-up switching device Tru provided in the ST1402, ST1404, ST1406, ... can be minimized.
상기 기수번째 스테이지(ST1401, ST1403, ST1405, ...)에 구비된 풀업 스위 칭소자(Tru)의 채널 폭은 상기 우수번째 스테이지(ST1402, ST1404, ST1406, ...)에 구비된 풀업 스위칭소자(Tru)의 채널 폭보다 α만큼 더 넓다.The channel width of the pull-up switching device Tru provided in the odd stages ST1401, ST1403, ST1405,... Wider by α than the channel width of (Tru).
이때, 상기 α는 다음과 같은 값을 갖는다.In this case, α has the following value.
이하, 본 발명의 제 4 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.Hereinafter, the shift register according to the fourth embodiment of the present invention will be described in detail.
도 20은 본 발명의 제 4 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 21은 도 20의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다.20 is a diagram illustrating a shift register according to a fourth exemplary embodiment of the present invention, and FIG. 21 is a diagram illustrating waveforms of an input signal supplied to each stage of FIG. 20 and an output signal output from each stage.
본 발명의 제 4 실시예에 따른 쉬프트 레지스터는, 도 20에 도시된 바와 같이, 다수의 스테이지(ST2001, ST2002, ST2003, ...)를 가진다.The shift register according to the fourth embodiment of the present invention has a plurality of stages (ST2001, ST2002, ST2003, ...) as shown in FIG.
여기서, 각 스테이지(ST2001, ST2002, ST2003, ...)의 구성은 제 1 실시예의 그것과 동일하며, 단지 각 스테이지(ST2001, ST2002, ST2003, ...)간의 접속관계가 다르므로 이 접속관계에 대하여 설명하기로 한다. 또한, 본 발명의 제 4 실시예에 따른 쉬프트 레지스터는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 공급받는다. 물론, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터는 5개의 이상의 클럭펄스를 공급받을 수도 있다.Here, the configuration of each stage ST2001, ST2002, ST2003, ... is the same as that of the first embodiment, and only this connection relationship is different between the stages ST2001, ST2002, ST2003, .... This will be described. In addition, the shift register according to the fourth embodiment of the present invention receives the first to fourth clock pulses CLK1 to CLK4. Of course, the shift register according to the second embodiment of the present invention may be supplied with five or more clock pulses.
제 2n-1 스테이지 및 제 2n 스테이지는 제 2n-2 스테이지로부터의 제 2n-2 스캔펄스에 응답하여 동시에 인에이블됨과 아울러 제 2n+1 스테이지로부터의 제 2n+1 스캔펄스에 응답하여 동시에 디스에이블된다.The 2n-1 and 2n stages are simultaneously enabled in response to the 2n-2 scan pulses from the 2n-2 stages and simultaneously disabled in response to the 2n + 1 scan pulses from the 2n + 1 stages. do.
그리고, 상기 인에이블된 제 2n-1 스테이지는 제 2n-1 스캔펄스를 출력하고, 이 제 2n-1 스캔펄스를 제 2n-3 및 제 2n-2 스테이지에 공급함으로써, 상기 제 2n-3 및 제 2n-2 스테이지를 동시에 디스에이블시킨다. The enabled 2n-1 stage outputs a 2n-1 scan pulse, and supplies the 2n-1 scan pulse to the 2n-3 and 2n-2 stages, thereby providing the 2n-3 and Disable the 2n-2 stage simultaneously.
그리고, 상기 인에이블된 제 2n 스테이지는 제 2n 스캔펄스를 출력하고, 이 제 2n 스캔펄스를 제 2n+1 및 제 2n+2 스테이지에 공급함으로써 상기 제 2n+1 및 제 2n+2 스테이지를 동시에 인에이블시킨다.The enabled 2n stage outputs a 2n scan pulse and simultaneously supplies the 2n + 1 and 2n + 2 stages by supplying the 2n scan pulses to the 2n + 1 and 2n + 2 stages. Enable.
예를들어, 도 20의 제 3 스테이지(ST2003) 및 제 4 스테이지(ST2004)는 제 2 스테이지(ST2002)로부터의 제 2 스캔펄스(Vout2)에 응답하여 동시에 인에이블됨과 아울러, 제 5 스테이지(ST2005)로부터의 제 5 스캔펄스(Vout5)에 응답하여 동시에 디스에이블된다.For example, the third stage ST2003 and the fourth stage ST2004 of FIG. 20 are simultaneously enabled in response to the second scan pulse Vout2 from the second stage ST2002, and the fifth stage ST2005. Are simultaneously disabled in response to the fifth scan pulse Vout5 from < RTI ID = 0.0 >
그리고, 상기 인에이블된 제 3 스테이지(ST2003)는 제 3 스캔펄스(Vout3)를 출력하고, 이 제 3 스캔펄스(Vout3)를 제 1 및 제 2 스테이지(ST2001, ST2002)에 공급함으로써, 상기 제 1 및 제 2 스테이지(ST2002)를 동시에 디스에이블시킨다. The enabled third stage ST2003 outputs a third scan pulse Vout3, and supplies the third scan pulse Vout3 to the first and second stages ST2001 and ST2002. The first and second stages ST2002 are simultaneously disabled.
그리고, 상기 인에이블된 제 4 스테이지(ST2004)는 제 4 스캔펄스(Vout4)를 출력하고, 이 제 4 스캔펄스(Vout4)를 제 5 및 제 6 스테이지(ST2005, ST2006)에 공급함으로써 상기 제 5 및 제 6 스테이지(ST2005, ST2006)를 동시에 인에이블시킨다.The enabled fourth stage ST2004 outputs the fourth scan pulse Vout4, and supplies the fourth scan pulse Vout4 to the fifth and sixth stages ST2005 and ST2006 to provide the fifth scan pulse Vout4. And the sixth stages ST2005 and ST2006 at the same time.
한편, 제 1 및 제 2 스테이지(ST2001, ST2002)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.Meanwhile, the first and second stages ST2001 and ST2002 are enabled in response to the start pulse Vst from the timing controller.
여기서, 상기 각 스테이지(ST2001, ST2002, ST2003, ...)에 구비된 각 노드 제어부(2005)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.Here, the configuration of each
도 22는 도 20의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면이다.FIG. 22 is a diagram illustrating a circuit configuration of the node controller provided in the third and fourth stages of FIG. 20.
도 22에 도시된 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는 도 4에 도시된 그것들과 동일하다.The first to ninth switching elements Tr1 to Tr9 shown in FIG. 22, the pull-up switching element Tru, the first pull-down switching element Trd1, and the second pull-down switching element Trd2 are shown in FIG. 4. Same as those.
단, 제 2n-1 스테이지에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)와 제 2n 스테이지에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 제 2n-2 스테이지로부터의 스캔펄스에 응답하여 동작한다.However, the first and eighth switching elements Tr1 and Tr8 provided in the 2n-1 stage and the first and eighth switching elements Tr1 and Tr8 provided in the second nn stage are scanned from the 2n-2 stage. It operates in response to a pulse.
예를들어, 도 22의 제 3 스테이지(ST2003)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)와 제 4 스테이지(ST2004)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 제 2 스테이지(ST2002)로부터의 제 2 스캔펄스(Vout2)에 응답하여 동작한다.For example, the first and eighth switching elements Tr1 and Tr8 provided in the third stage ST2003 of FIG. 22 and the first and eighth switching elements Tr1 and Tr8 provided in the fourth stage ST2004. X is operated in response to the second scan pulse Vout2 from the second stage ST2002.
그리고, 제 2n-1 스테이지에 구비된 제 4 스위칭소자(Tr4)와 제 2n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 2n+1 스테이지로부터의 스캔펄스에 응답하여 동작한다.The fourth switching device Tr4 provided in the 2n-1 stage and the fourth switching device Tr4 provided in the second nn stage operate in response to the scan pulse from the second n + 1 stage.
예를들어, 도 22의 제 3 스테이지(ST2003)에 구비된 제 4 스위칭소자(Tr4)와 제 4 스테이지(ST2004)에 구비된 제 4 스위칭소자(Tr4)는 제 5 스테이지(ST2005)로부터의 제 5 스캔펄스(Vout5)에 응답하여 동작한다.For example, the fourth switching device Tr4 provided in the third stage ST2003 of FIG. 22 and the fourth switching device Tr4 provided in the fourth stage ST2004 may include the fourth switching device Tr4 from the fifth stage ST2005. It operates in response to 5 scan pulses Vout5.
그리고, 제 2n-1 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n-1 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n-1 게이트 라인, 제 2n-3 스테이지, 및 제 2n-2 스테이지에 공급된다.The scan pulse output from the pull-up switching device Tru provided in the 2n-1 stage and the off voltage source output from the first and second pull-down switching devices Trd1 and Trd2 provided in the 2n-1 stage. Is supplied to the 2n-1 gate line, the 2n-3 stage, and the 2n-2 stage.
예를들어, 도 22의 제 3 스테이지(ST2003)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 3 스캔펄스(Vout3), 그리고 상기 제 3 스테이지(ST2003)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 3 게이트 라인, 제 1 스테이지(ST2001), 및 제 2 스테이지(ST2002)에 공급된다.For example, the third scan pulse Vout3 output from the pull-up switching device Tru provided in the third stage ST2003 of FIG. 22, and the first and second pulldowns provided in the third stage ST2003. The off voltage sources output from the switching elements Trd1 and Trd2 are supplied to the third gate line, the first stage ST2001, and the second stage ST2002.
그리고, 제 2n 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n 게이트 라인, 제 2n+1 스테이지, 및 제 2n+2 스테이지에 공급된다.The scan pulse output from the pull-up switching device Tru provided in the 2n stage, and the off voltage sources output from the first and second pull-down switching devices Trd1 and Trd2 provided in the second n stage may include a second gate. A line, a second n + 1 stage, and a second n + 2 stage.
예를들어, 도 22의 제 4 스테이지(ST2004)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 4 스캔펄스(Vout4), 그리고 상기 제 4 스테이지(ST2004)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 4 게이트 라인, 제 5 스테이지(ST2005), 및 제 6 스테이지(ST2006)에 공급된다.For example, the fourth scan pulse Vout4 output from the pull-up switching device Tru provided in the fourth stage ST2004 of FIG. 22, and the first and second pulldowns provided in the fourth stage ST2004. The off voltage sources output from the switching elements Trd1 and Trd2 are supplied to the fourth gate line, the fifth stage ST2005, and the sixth stage ST2006.
또한, 본 발명의 제 4 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST2001, ST2002, ST2003, ...)는 다음과 같은 회로 구성을 가질 수도 있다.In addition, each stage (ST2001, ST2002, ST2003, ...) provided in the shift register according to the fourth embodiment of the present invention may have the following circuit configuration.
도 23은 도 20의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.FIG. 23 is a diagram illustrating another circuit configuration of the node controller provided in the third and fourth stages of FIG. 20.
도 23에 도시된 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는, 도 22의 그것들과 동일하다. 그리고, 도 23에 도시된 제 10 및 제 11 스위칭소자(Tr10, Tr11)는 도 5의 그것들과 동일하다.The first to ninth switching elements Tr1 to Tr9 and the pull-up switching element Tru, the first pull-down switching element Trd1, and the second pull-down switching element Trd2 shown in FIG. 23 are those of FIG. 22. Is the same as The tenth and eleventh switching elements Tr10 and Tr11 shown in FIG. 23 are the same as those of FIG. 5.
또한, 본 발명의 제 4 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST2001, ST2002, ST2003, ...)는 다음과 같은 회로 구성을 가질 수도 있다.In addition, each stage (ST2001, ST2002, ST2003, ...) provided in the shift register according to the fourth embodiment of the present invention may have the following circuit configuration.
도 24는 도 20의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.FIG. 24 is a diagram illustrating another circuit configuration of the node controller provided in the third and fourth stages of FIG. 20.
도 24에 도시된 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는 도 6에 도시된 그것들과 동일하다.The first to seventh switching elements Tr1 to Tr7, and the pull-up switching element Tru, the first pull-down switching element Trd1, and the second pull-down switching element Trd2 shown in FIG. 24 are shown in FIG. 6. Same as those.
단, 제 2n-1 스테이지에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)와 제 2n 스테이지에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 제 2n-2 스테이지로부터의 스캔펄스에 응답하여 동작한다.However, the first and sixth switching elements Tr1 and Tr6 provided in the 2n-1 stage and the first and sixth switching elements Tr1 and Tr6 provided in the 2n n stage are scanned from the 2n-2 stage. It operates in response to a pulse.
예를들어, 도 24의 제 3 스테이지(ST2003)에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)와 제 4 스테이지(ST2004)에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 제 2 스테이지(ST2002)로부터의 제 2 스캔펄스(Vout2)에 응답하여 동작한다.For example, the first and sixth switching elements Tr1 and Tr6 provided in the third stage ST2003 of FIG. 24 and the first and sixth switching elements Tr1 and Tr6 provided in the fourth stage ST2004. X is operated in response to the second scan pulse Vout2 from the second stage ST2002.
그리고, 제 2n-1 스테이지에 구비된 제 4 스위칭소자(Tr4)와 제 2n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 2n+1 스테이지로부터의 스캔펄스에 응답하여 동작한다.The fourth switching device Tr4 provided in the 2n-1 stage and the fourth switching device Tr4 provided in the second nn stage operate in response to the scan pulse from the second n + 1 stage.
예를들어, 도 24의 제 3 스테이지(ST2003)에 구비된 제 4 스위칭소자(Tr4)와 제 4 스테이지(ST2004)에 구비된 제 4 스위칭소자(Tr4)는 제 5 스테이지(ST2005)로부터의 제 5 스캔펄스(Vout5)에 응답하여 동작한다.For example, the fourth switching device Tr4 provided in the third stage ST2003 of FIG. 24 and the fourth switching device Tr4 provided in the fourth stage ST2004 may include the fourth switching device Tr4 provided from the fifth stage ST2005. It operates in response to 5 scan pulses Vout5.
그리고, 제 2n-1 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n-1 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n-1 게이트 라인, 제 2n-3 스테이지, 및 제 2n-2 스테이지에 공급된다.The scan pulse output from the pull-up switching device Tru provided in the 2n-1 stage and the off voltage source output from the first and second pull-down switching devices Trd1 and Trd2 provided in the 2n-1 stage. Is supplied to the 2n-1 gate line, the 2n-3 stage, and the 2n-2 stage.
예를들어, 도 24의 제 3 스테이지(ST2003)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 3 스캔펄스(Vout3), 그리고 상기 제 3 스테이지(ST2003)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프전압원은 제 3 게이트 라인, 제 1 스테이지(ST2001), 및 제 2 스테이지(ST2002)에 공급된다.For example, the third scan pulse Vout3 output from the pull-up switching device Tru provided in the third stage ST2003 of FIG. 24, and the first and second pulldowns provided in the third stage ST2003. The off voltage sources output from the switching elements Trd1 and Trd2 are supplied to the third gate line, the first stage ST2001, and the second stage ST2002.
그리고, 제 2n 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n 게이트 라인, 제 2n+1 스테이지, 및 제 2n+2 스테이지에 공급된다.The scan pulse output from the pull-up switching device Tru provided in the 2n stage, and the off voltage sources output from the first and second pull-down switching devices Trd1 and Trd2 provided in the second n stage may include a second gate. A line, a second n + 1 stage, and a second n + 2 stage.
예를들어, 도 24의 제 4 스테이지(ST2004)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 4 스캔펄스(Vout4), 그리고 상기 제 4 스테이지(ST2004)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 4 게이트 라인, 제 5 스테이지(ST2005), 및 제 6 스테이지(ST2006)에 공급된다.For example, the fourth scan pulse Vout4 output from the pull-up switching device Tru provided in the fourth stage ST2004 of FIG. 24, and the first and second pulldowns provided in the fourth stage ST2004. The off voltage sources output from the switching elements Trd1 and Trd2 are supplied to the fourth gate line, the fifth stage ST2005, and the sixth stage ST2006.
또한, 본 발명의 제 4 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST2001, ST2002, ST2003, ...)는 다음과 같은 회로 구성을 가질 수도 있다.In addition, each stage (ST2001, ST2002, ST2003, ...) provided in the shift register according to the fourth embodiment of the present invention may have the following circuit configuration.
도 25는 도 20의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.FIG. 25 is a diagram illustrating another circuit configuration of the node controller provided in the third and fourth stages of FIG. 20.
도 25에 도시된 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는, 도 24의 그것들과 동일하다. 그리고, 도 25에 도시된 제 8 및 제 9 스위칭소자(Tr8, Tr9)는 도 5의 그것들과 동일하다.The first to seventh switching elements Tr1 to Tr7 and the pull-up switching element Tru, the first pull-down switching element Trd1, and the second pull-down switching element Trd2 shown in FIG. 25 are those of FIG. 24. Is the same as The eighth and ninth switching elements Tr8 and Tr9 shown in FIG. 25 are the same as those in FIG.
단, 제 2n-1 스테이지에 구비된 제 8 스위칭소자(Tr8) 및 제 2n 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2n+1 스테이지로부터의 제 2n+1 스캔펄스에 응답하여 동작한다.However, the eighth switching device Tr8 provided in the 2n-1 stage and the eighth switching device Tr8 provided in the 2nn stage operate in response to the 2n + 1 scan pulses from the 2n + 1 stage. .
예를들어, 도 25의 제 3 스테이지(ST2003)에 구비된 제 8 스위칭소자(Tr8) 및 제 4 스테이지(ST2004)에 구비된 제 8 스위칭소자(Tr8)는 상기 제 5 스테이지(ST2005)로부터의 제 5 스캔펄스(Vout5)에 응답하여 동작한다.For example, the eighth switching device Tr8 provided in the third stage ST2003 of FIG. 25 and the eighth switching device Tr8 provided in the fourth stage ST2004 may be separated from the fifth stage ST2005. It operates in response to the fifth scan pulse Vout5.
이하, 본 발명의 제 5 실시예에 따른 쉬프트 레지스터를 설명하면 다음과 같다.Hereinafter, the shift register according to the fifth embodiment of the present invention will be described.
도 26은 본 발명의 제 5 실시예에 따른 쉬프트 레지스터를 나타낸 도면이다.26 is a diagram illustrating a shift register according to a fifth embodiment of the present invention.
본 발명의 제 5 실시예에 따른 쉬프트 레지스터는 다수의 스테이지(ST2601, ST2602, ST2603, ...)를 가지는데, 도 26은 그 스테이지들 중 제 1 내지 제 3 스테이지(ST2601 내지 ST2603)를 나타낸 도면이다.The shift register according to the fifth embodiment of the present invention has a plurality of stages (ST2601, ST2602, ST2603, ...), Figure 26 shows the first to third of the stage (ST2601 to ST2603) Drawing.
도 26에 도시된 바와 같이, 각 스테이지(ST2601, ST2602, ST2603, ...)는 인에이블용 노드(Q), 상기 인에이블용 노드(Q)에 접속된 풀업 스위칭소자(Tru), 제 1 디스에이블용 노드(QB1), 상기 제 1 디스에이블용 노드(QB1)에 접속된 제 1 풀다운 스위칭소자(Trd1), 제 2 디스에이블용 노드(QB2), 상기 제 2 디스에이블용 노드(QB2)에 접속된 제 2 풀다운 스위칭소자(Trd2), 제 3 디스에이블용 노드(QB3), 및 상기 제 3 디스에이블용 노드(QB3)에 접속된 제 3 풀다운 스위칭소자(Trd3)를 포함한다.As illustrated in FIG. 26, each stage ST2601, ST2602, ST2603,..., Each of the enable node Q, a pull-up switching device Tru connected to the enable node Q, and a first node are provided. Disable node QB1, a first pull-down switching device Trd1 connected to the first disable node QB1, a second disable node QB2, and a second disable node QB2. A second pull-down switching device Trd2 connected to the third node, the third disable node QB3, and a third pull-down switching device Trd3 connected to the third disable node QB3.
여기서, 제 2n-3 스테이지에 구비된 노드 제어부(2605)는 상기 제 2n-3 스테이지에 구비된 인에이블용 노드(Q) 및 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어하며, 제 2n-2 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어하며, 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어한다.Here, the
그리고, 상기 제 2n-2 스테이지에 구비된 노드 제어부(2605)는 제 2n-2 스테이지에 구비된 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어하며, 상기 제 2n-3 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어하며, 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어한다.The
그리고, 상기 제 2n-1 스테이지에 구비된 노드 제어부(2605)는 제 2n-1 스테 이지에 구비된 인에이블용 노드(Q) 및 제 3 디스에이블용 노드(Q)의 충전/방전 상태를 제어하며, 상기 제 2n-2 스테이지에 구비된 제 3 디스에이블용 노드(Q)의 충전/방전 상태를 제어하며, 상기 제 2n-3 스테이지에 구비된 제 3 디스에이블용 노드(Q)의 충전/방전 상태를 제어한다.The
예를들어, 도 26의 제 1 스테이지(ST2601)는 제 1 스테이지(ST2601)에 구비된 인에이블용 노드(Q) 및 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어하며, 제 2 스테이지(ST2602)에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어하며, 제 3 스테이지(ST2603)에 구비된 제 3 디스에이블용 노드(Q)의 충전/방전 상태를 제어한다.For example, the first stage ST2601 of FIG. 26 controls the charge / discharge states of the enable node Q and the first disable node QB1 included in the first stage ST2601. The charge / discharge state of the first disable node QB1 provided in the second stage ST2602 is controlled, and the charge / discharge state of the third disable node Q provided in the third stage ST2603 is controlled. To control.
그리고, 상기 제 2 스테이지(ST2602)에 구비된 노드 제어부(2605)는 제 2 스테이지(ST2602)에 구비된 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어하며, 상기 제 1 스테이지(ST2601)에 구비된 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어하며, 상기 제 3 스테이지(ST2603)에 구비된 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어한다.In addition, the
그리고, 상기 제 3 스테이지(ST2603)에 구비된 노드 제어부(2605)는 제 3 스테이지(ST2603)에 구비된 인에이블용 노드(Q) 및 제 3 디스에이블용 노드(Q)의 충전/방전 상태를 제어하며, 상기 제 1 스테이지(ST2601)에 구비된 제 3 디스에이블용 노드(Q)의 충전/방전 상태를 제어하며, 상기 제 2 스테이지(ST2602)에 구비된 제 3 디스에이블용 노드(Q)의 충전/방전 상태를 제어한다.In addition, the
이와 같이 3개의 스테이지가 하나의 블록을 이루며, 이 블록내의 각 스테이 지(ST2601, ST2602, ST2603, ...)는 3상의 교류 전압원을 공급받는다.Thus, three stages form one block, and each stage (ST2601, ST2602, ST2603, ...) in this block is supplied with an AC voltage source of three phases.
즉, 제 2n-3 프레임에는 제 2n-3 스테이지에 구비된 노드 제어부(2605)가 제 1 교류 전압원(Vac1)을 공급받고, 나머지 제 2n-2 및 제 2n-1 스테이지에 구비된 각 노드 제어부(2605)가 제 2 교류 전압원(Vac2)을 공급받는다.That is, the
그리고, 제 2n-2 프레임에는 제 2n-2 스테이지에 구비된 노드 제어부(2605)가 제 1 교류 전압원(Vac1)을 공급받고, 나머지 제 2n-3 및 제 2n-1 스테이지가 제 2 교류 전압원(Vac2)을 공급받는다.In addition, the
그리고, 제 2n-1 프레임에는 제 2n-1 스테이지에 구비된 노드 제어부(2605)가 제 1 교류 전압원(Vac1)을 공급받고, 나머지 제 2n-3 및 제 2n-2 스테이지가 제 2 교류 전압원(Vac2)을 공급받는다.In addition, the
이와 같이 구성된 본 발명의 제 5 실시예에 따른 쉬프트 레지스터에서, 각 스테이지(ST2601, ST2602, ST2603, ...)는 전술한 제 1 실시예의 회로 구성들 중 어느 하나를 구비할 수 있다.In the shift register according to the fifth embodiment of the present invention configured as described above, each stage ST2601, ST2602, ST2603, ... may have any one of the circuit configurations of the first embodiment described above.
이하, 본 발명의 제 6 실시예에 따른 쉬프트 레지스터를 설명하면 다음과 같다.Hereinafter, the shift register according to the sixth embodiment of the present invention will be described.
도 27은 본 발명의 제 6 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 28은 도 27의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다.27 is a diagram illustrating a shift register according to a sixth embodiment of the present invention, and FIG. 28 is a diagram illustrating waveforms of an input signal supplied to each stage of FIG. 27 and an output signal output from each stage.
본 발명의 제 6 실시예에 따른 쉬프트 레지스터는, 도 27에 도시된 바와 같이, 다수의 스테이지(ST2701, ST2702, ST2703, ...)를 가진다.The shift register according to the sixth embodiment of the present invention has a plurality of stages ST2701, ST2702, ST2703, ... as shown in FIG.
여기서, 각 스테이지(ST2701, ST2702, ST2703, ...)의 구성은 제 1 실시예의 그것과 동일하며, 단지 각 스테이지(ST2701, ST2702, ST2703, ...)간의 접속관계가 다르므로 이 접속관계에 대하여 설명하기로 한다. Here, the configuration of each stage ST2701, ST2702, ST2703, ... is the same as that of the first embodiment, and only this connection relationship is different between the stages ST2701, ST2702, ST2703, .... This will be described.
또한, 본 발명의 제 6 실시예에 따른 쉬프트 레지스터는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 공급받는다. 물론, 본 발명의 제 6 실시예에 따른 쉬프트 레지스터는 5개의 이상의 클럭펄스를 공급받을 수도 있다.In addition, the shift register according to the sixth embodiment of the present invention receives the first to fourth clock pulses CLK1 to CLK4. Of course, the shift register according to the sixth embodiment of the present invention may be supplied with five or more clock pulses.
제 n 스테이지에 구비된 노드 제어부(2705)는 제 n 번째 스테이지의 인에이블용 노드(Q), 제 1 디스에이블용 노드(QB1), 및 제 2 디스에이블용 노드(QB2)의 논리상태를 제어한다.The
또한, 상기 제 n 스테이지에 구비된 노드 제어부(2705)는 제 n-1 스테이지의 제 2 디스에이블용 노드(QB2)의 논리상태를 제어한다.In addition, the
또한, 상기 제 n 스테이지에 구비된 노드 제어부(2705)는 제 n+1 스테이지의 제 1 디스에이블용 노드(QB1)의 논리상태를 제어한다.In addition, the
이를 위해, 서로 인접한 스테이지의 제 1 디스에이블용 노드(QB)와 제 2 디스에이블용 노드(QB2)가 서로 전기적으로 연결된다. To this end, the first disabling node QB and the second disabling node QB2 of adjacent stages are electrically connected to each other.
즉, 제 n 스테이지의 제 1 디스에이블용 노드(QB1)와 제 n-1 스테이지의 제 2 디스에이블용 노드(QB2)가 서로 전기적으로 연결되며, 상기 제 n 스테이지의 제 2 디스에이블용 노드(QB2)와 제 n+1 스테이지의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 연결된다.That is, the first disable node QB1 of the nth stage and the second disable node QB2 of the n-1th stage are electrically connected to each other, and the second disable node of the nth stage ( QB2) and the node QB1 for the first disable of the n + 1th stage are electrically connected to each other.
한편, 제 1 스테이지(ST2701)의 전단에는 스테이지가 존재하지 않는다. 따라 서, 상기 제 1 스테이지(ST2701)의 노드 제어부(2705)는 상기 제 1 스테이지(ST2701)에 구비된 인에이블용 노드(Q), 제 1 디스에이블용 노드(QB1), 및 제 2 디스에이블용 노드(QB2)를 제어함과 아울러, 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)의 논리상태를 제어한다.On the other hand, the stage does not exist in front of the first stage ST2701. Accordingly, the
각 스테이지는 전단 스테이지로부터의 스캔펄스에 응답하여 자신의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시키고, 자신의 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.Each stage charges its enabling node Q to the first DC voltage source Vdc1 in response to the scan pulse from the preceding stage, and for its first disable node QB1 and second disable. The node QB2 is discharged to the second DC voltage source Vdc2.
즉, 제 n 스테이지는 제 n-1 스테이지로부터의 제 n-1 스캔펄스에 응답하여 상기 제 n 스테이지의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시키고, 상기 제 n 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.That is, the nth stage charges the enabling node Q of the nth stage to the first DC voltage source Vdc1 in response to the n-1th scan pulse from the n-1th stage, and the nth stage The first disable node QB1 and the second disable node QB2 are discharged to the second DC voltage source Vdc2.
그리고, 각 스테이지는 다음단 스테이지로부터의 스캔펄스에 응답하여 자신의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시키고, 자신의 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2) 중 어느 하나를 충전 또는 방전시킨다. Each stage discharges its enable node Q to the second DC voltage source Vdc2 in response to the scan pulse from the next stage, and the first disable node QB1 and the second disable node Qdc. One of the disable nodes QB2 is charged or discharged.
즉, 제 n 스테이지는 제 n+1 스테이지로부터의 제 n+1 스캔펄스에 응답하여 상기 제 n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시키고, 상기 제 n 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2) 중 어느 하나를 충전시킨다. That is, the nth stage discharges the enable node Q of the nth stage to the second DC voltage source Vdc2 in response to the n + 1 scan pulse from the n + 1th stage, and the nth stage One of the first disable node QB1 and the second disable node QB2 is charged.
이때, 상기 스테이지들이 디스에이블될 때 기수번째 스테이지(ST2701, ST2703, ST2705, ...)는 제 1 교류 전압원(Vac1)을 이용하여 자신의 제 1 디스에이블용 노드(QB1)를 충전 또는 방전시키고, 우수번째 스테이지(ST2702, ST2704, ST2706, ...)는 제 2 교류 전압원(Vac2)을 이용하여 자신의 제 1 디스에이블용 노드(QB1)를 충전 또는 방전시킨다.At this time, when the stages are disabled, the odd-numbered stages ST2701, ST2703, ST2705,..., Charge or discharge their first disable node QB1 by using a first AC voltage source Vac1. The even-numbered stages ST2702, ST2704, ST2706,... Charge or discharge their first disable node QB1 using the second AC voltage source Vac2.
이와 같이 구성된 스테이지를 갖는 쉬프트 레지스터의 동작을 설명하면 다음과 같다.The operation of the shift register having the stage configured as described above is as follows.
먼저, 도 28a를 참조하여 제 1 프레임 기간동안의 동작을 설명한다. 상기 제 1 프레임 기간동안에 제 1 교류 전압원(Vac1)은 하이 상태(정극성)로 유지되고, 제 2 교류 전압원(Vac2)이 로우 상태(부극성)로 유지된다.First, the operation during the first frame period will be described with reference to FIG. 28A. During the first frame period, the first AC voltage source Vac1 is kept high (positive polarity) and the second AC voltage source Vac2 is kept low (negative polarity).
초기 기간(T0)에 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 의해 제 1 스테이지(ST2701)가 인에이블된다. 즉, 상기 초기 기간(T0)에 상기 제 1 스테이지(ST2701)의 인에이블용 노드(Q)가 제 1 직류 전압원(Vdc1)으로 충전되고, 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 제 2 직류 전압원(Vdc2)으로 방전된다.In the initial period T0, the first stage ST2701 is enabled by the start pulse Vst from the timing controller. That is, in the initial period T0, the enabling node Q of the first stage ST2701 is charged with the first DC voltage source Vdc1 and the first and second disable nodes QB1 and QB2. Is discharged to the second DC voltage source Vdc2.
이에 따라, 상기 초기 기간(T0)에 상기 제 1 스테이지(ST2701)에 구비된 풀업 스위칭소자(Tru)는 턴-온되고, 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)는 모두 턴-오프된다.Accordingly, in the initial period T0, the pull-up switching device Tru included in the first stage ST2701 is turned on, and both the first and second pull-down switching devices Trd1 and Trd2 are turned off. do.
한편, 상기 제 1 스테이지(ST2701)의 제 2 디스에이블용 노드(QB2)와 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 접속되므로, 상기 제 1 스테이지(ST2701)의 제 2 디스에이블용 노드(QB2)와 제 2 스테이 지(ST2702)의 제 1 디스에이블용 노드(QB1)가 동일한 전압으로 방전된다. 즉, 초기 기간(T0)에 상기 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.Meanwhile, since the second disable node QB2 of the first stage ST2701 and the first disable node QB1 of the second stage ST2702 are electrically connected to each other, the first stage ST2701 The second disable node QB2 and the first disable node QB1 of the second stage ST2702 are discharged to the same voltage. That is, in the initial period T0, the first disable node QB1 of the second stage ST2702 is also discharged to the second DC voltage source Vdc2.
요약하면, 초기 기간(T0)에 제 1 스테이지(ST2701)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 1 스테이지(ST2701)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)가 방전된다.In summary, the enable node Q of the first stage ST2701 is charged in the initial period T0. The first and second disable nodes QB1 and QB2 of the first stage ST2701 and the first disable node QB1 of the second stage ST2702 are discharged.
이후, 제 1 기간(T1)에 제 1 클럭펄스(CLK1)가 상기 제 1 스테이지(ST2701)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인 및 제 2 스테이지(ST2702)에 공급한다.Thereafter, the first clock pulse CLK1 is supplied to the pull-up switching device Tru provided in the first stage ST2701 in the first period T1. Then, the pull-up switching device Tru outputs the first scan pulse Vout1 and supplies it to the first gate line and the second stage ST2702.
따라서, 상기 제 1 기간(T1)에 제 1 게이트 라인이 구동됨과 아울러, 상기 제 2 스테이지(ST2702)가 인에이블된다.Accordingly, the first gate line is driven in the first period T1, and the second stage ST2702 is enabled.
즉, 상기 제 2 스테이지(ST2702)의 인에이블용 노드(Q)가 제 1 직류 전압원(Vdc1)으로 충전되고, 상기 제 2 스테이지(ST2702)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 제 2 직류 전압원(Vdc2)으로 방전된다. That is, the enable node Q of the second stage ST2702 is charged with the first DC voltage source Vdc1, and the first and second disable nodes QB1 and QB2 of the second stage ST2702 are charged. ) Is discharged to the second DC voltage source Vdc2.
이에 따라, 상기 제 1 기간(T1)에 상기 제 1 스테이지(ST2701)에 구비된 풀업 스위칭소자(Tru)는 턴-온되고, 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)는 모두 턴-오프된다.Accordingly, in the first period T1, the pull-up switching device Tru included in the first stage ST2701 is turned on, and both the first and second pull-down switching devices Trd1 and Trd2 are turned on. Is off.
한편, 상기 제 2 스테이지(ST2702)의 제 2 디스에이블용 노드(QB2)와 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 접속되므로, 상기 제 2 스테이지(ST2702)의 제 2 디스에이블용 노드(QB2)와 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)가 동일한 전압으로 방전된다. 즉, 제 1 기간(T1)에 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.On the other hand, since the second disable node QB2 of the second stage ST2702 and the first disable node QB1 of the third stage ST2703 are electrically connected to each other, the second stage ST2702 The second disable node QB2 and the first disable node QB1 of the third stage ST2703 are discharged to the same voltage. That is, in the first period T1, the first disable node QB1 of the third stage ST2703 is also discharged to the second DC voltage source Vdc2.
요약하면, 제 1 기간(T1)에 제 2 스테이지(ST2702)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 2 스테이지(ST2702)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)가 방전된다.In summary, the enable node Q of the second stage ST2702 is charged in the first period T1. The first and second disable nodes QB1 and QB2 of the second stage ST2702 and the first disable node QB1 of the third stage ST2703 are discharged.
이후, 제 2 기간(T2)에 제 2 클럭펄스(CLK2)가 상기 제 2 스테이지(ST2702)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 2 스캔펄스(Vout2)를 출력하고, 이를 제 2 게이트 라인, 제 3 스테이지(ST2703), 및 제 1 스테이지(ST2701)에 공급한다.Thereafter, in the second period T2, the second clock pulse CLK2 is supplied to the pull-up switching device Tru provided in the second stage ST2702. Then, the pull-up switching device Tru outputs the second scan pulse Vout2 and supplies it to the second gate line, the third stage ST2703, and the first stage ST2701.
따라서, 상기 제 2 기간(T2)에 제 2 게이트 라인이 구동됨과 아울러, 상기 제 3 스테이지(ST2703)가 인에이블된다. 또한, 상기 제 1 스테이지(ST2701)가 디스에이블된다. 즉, 상기 제 1 스테이지(ST2701)의 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)가 제 2 직류 전압원(Vdc2)으로 방전되고, 상기 제 1 스테이지(ST2701)의 제 1 디스에이블용 노드(QB1)가 제 1 교류 전압원(Vac1)으로 충전된다. 다시말하면, 기수번째 스테이지(ST2701, ST2703, ST2705, ...)인 제 1 스테이지(ST2701)에는 제 1 교류 전압원(Vac1)이 공급되는데, 이 제 1 교류 전압원(Vac1) 은 제 1 프레임 기간동안 하이 상태이므로 상기 제 1 스테이지(ST2701)가 디스에이블될 때 상기 제 1 스테이지(ST2701)의 제 1 디스에이블용 노드(QB1)만 충전상태로 유지된다.Accordingly, the second gate line is driven in the second period T2, and the third stage ST2703 is enabled. In addition, the first stage ST2701 is disabled. That is, the enable node Q and the second disable node QB2 of the first stage ST2701 are discharged to the second DC voltage source Vdc2, and the first disc of the first stage ST2701 is discharged. The enable node QB1 is charged with the first AC voltage source Vac1. In other words, the first AC voltage source Vac1 is supplied to the first stage ST2701 which is the odd stage ST2701, ST2703, ST2705, ..., which is used during the first frame period. Since it is a high state, when the first stage ST2701 is disabled, only the first disable node QB1 of the first stage ST2701 remains in a charged state.
요약하면, 제 2 기간(T2)에 제 3 스테이지(ST2703)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 3 스테이지(ST2703)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 4 스테이지(ST2704)의 제 1 디스에이블용 노드(QB1)가 방전된다. 또한, 제 1 스테이지(ST2701)의 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)가 방전되고, 제 1 디스에이블용 노드(QB1)가 충전된다.In summary, the enable node Q of the third stage ST2703 is charged in the second period T2. The first and second disable nodes QB1 and QB2 of the third stage ST2703 and the first disable node QB1 of the fourth stage ST2704 are discharged. In addition, the enable node Q and the second disable node QB2 of the first stage ST2701 are discharged, and the first disable node QB1 is charged.
이후, 제 3 기간(T3)에 제 3 클럭펄스(CLK3)가 상기 제 3 스테이지(ST2703)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 3 스캔펄스(Vout3)를 출력하고, 이를 제 3 게이트 라인, 제 4 스테이지(ST2704), 및 제 2 스테이지(ST2702)에 공급한다.Thereafter, the third clock pulse CLK3 is supplied to the pull-up switching device Tru provided in the third stage ST2703 in the third period T3. Then, the pull-up switching device Tru outputs the third scan pulse Vout3 and supplies it to the third gate line, the fourth stage ST2704, and the second stage ST2702.
따라서, 상기 제 3 기간(T3)에 제 3 게이트 라인이 구동됨과 아울러, 상기 제 4 스테이지(ST2704)가 인에이블된다. 또한, 상기 제 2 스테이지(ST2702)가 디스에이블된다. 즉, 상기 제 2 스테이지(ST2702)의 인에이블용 노드(Q), 제 1 디스에이블용 노드(QB1), 및 제 2 디스에이블용 노드(QB2)가 모두 방전된다. 다시말하면, 우수번째 스테이지(ST2702, ST2704, ST2706, ...)인 제 2 스테이지(ST2702)에는 제 2 교류 전압원(Vac2)이 공급되는데, 이 제 2 교류 전압원(Vac2)은 제 1 프레임 기간동안 로우 상태이므로 상기 제 2 스테이지(ST2702)가 디스에이블될 때 상기 제 2 스테이지(ST2702)의 모든 노드(Q, QB1, QB2)가 방전된다.Accordingly, the third gate line is driven in the third period T3 and the fourth stage ST2704 is enabled. In addition, the second stage ST2702 is disabled. That is, all of the enable node Q, the first disable node QB1, and the second disable node QB2 of the second stage ST2702 are discharged. In other words, the second AC voltage source Vac2 is supplied to the second stage ST2702 which is the even-numbered stages ST2702, ST2704, ST2706,..., And the second AC voltage source Vac2 is supplied during the first frame period. Since the state is low, all the nodes Q, QB1, and QB2 of the second stage ST2702 are discharged when the second stage ST2702 is disabled.
요약하면, 제 3 기간(T3)에 제 4 스테이지(ST2704)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 4 스테이지(ST2704)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 5 스테이지(ST2705)의 제 1 디스에이블용 노드(QB1)가 방전된다. 또한, 제 2 스테이지(ST2702)의 모든 노드(Q, QB1, QB2)가 방전된다.In summary, the enable node Q of the fourth stage ST2704 is charged in the third period T3. The first and second disable nodes QB1 and QB2 of the fourth stage ST2704 and the first disable node QB1 of the fifth stage ST2705 are discharged. In addition, all the nodes Q, QB1, and QB2 of the second stage ST2702 are discharged.
이후, 제 4 기간(T4)에 제 4 클럭펄스(CLK4)가 상기 제 4 스테이지(ST2704)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 4 스캔펄스(Vout4)를 출력하고, 이를 제 4 게이트 라인, 제 5 스테이지(ST2705), 및 제 3 스테이지(ST2703)에 공급한다.Thereafter, the fourth clock pulse CLK4 is supplied to the pull-up switching device Tru provided in the fourth stage ST2704 in the fourth period T4. Then, the pull-up switching device Tru outputs the fourth scan pulse Vout4 and supplies it to the fourth gate line, the fifth stage ST2705, and the third stage ST2703.
따라서, 상기 제 4 기간(T4)에 제 4 게이트 라인이 구동됨과 아울러, 상기 제 5 스테이지(ST2705)가 인에이블된다. 또한, 상기 제 3 스테이지(ST2703)가 디스에이블된다. 즉, 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)가 방전되고, 제 2 디스에이블용 노드(QB2)가 충전된다. 다시말하면, 기수번째 스테이지(ST2701, ST2703, ST2705, ...)인 제 3 스테이지(ST2703)에는 제 1 교류 전압원(Vac1)이 공급되는데, 이 제 1 교류 전압원(Vac1)은 제 1 프레임 기간동안 하이 상태이므로 상기 제 3 스테이지(ST2703)가 디스에이블될 때 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)만 충전상태로 유지된다.Accordingly, the fourth gate line is driven in the fourth period T4 and the fifth stage ST2705 is enabled. In addition, the third stage ST2703 is disabled. That is, the enable node Q and the second disable node QB2 of the third stage ST2703 are discharged, and the second disable node QB2 is charged. In other words, the first AC voltage source Vac1 is supplied to the third stage ST2703 which is the odd-numbered stages ST2701, ST2703, ST2705, ..., during the first frame period. Since the state is high, when the third stage ST2703 is disabled, only the first disable node QB1 of the third stage ST2703 is maintained in the charged state.
이때, 상기 제 4 기간(T4)에 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)가 충전상태로 변경됨에 따라, 이 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)에 접속된 제 2 스테이지(ST2702)의 제 2 디스에이블용 노드(QB2)도 방전상태에서 충전상태로 변경된다.In this case, as the first disable node QB1 of the third stage ST2703 is changed to a charged state in the fourth period T4, the first disable node of the third stage ST2703 ( The second disable node QB2 of the second stage ST2702 connected to QB1 is also changed from a discharge state to a charged state.
요약하면, 제 4 기간(T4)에 제 5 스테이지(ST2705)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 5 스테이지(ST2705)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 6 스테이지(ST2706)의 제 1 디스에이블용 노드(QB1)가 방전된다. 또한, 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1) 및 제 2 스테이지(ST2702)의 제 2 디스에이블용 노드(QB2)가 충전된다.In summary, the enable node Q of the fifth stage ST2705 is charged in the fourth period T4. The first and second disable nodes QB1 and QB2 of the fifth stage ST2705 and the first disable node QB1 of the sixth stage ST2706 are discharged. Further, the first disable node QB1 of the third stage ST2703 and the second disable node QB2 of the second stage ST2702 are charged.
이와 같은 방식으로 하여, 제 1 프레임 기간에 기수번째 스테이지(ST2701, ST2703, ST2705, ...)는 자신의 제 1 디스에이블용 노드(QB1)를 충전시킴으로써 디스에이블 동작을 수행한다. In this manner, the odd stages ST2701, ST2703, ST2705, ... in the first frame period perform the disable operation by charging their first disable node QB1.
그리고, 상기 제 1 프레임 기간에 우수번째 스테이지(ST2702, ST2704, ST2706, ...)는 자신의 모든 노드(Q, QB1, QB2)를 방전시킴으로써 디스에이블 동작을 수행한다. 이때, 상기 우수번째 스테이지(ST2702, ST2704, ST2706, ...)의 제 2 디스에이블용 노드(QB2)는, 자신으로부터 후단에 위치한 기수번째 스테이지(ST2701, ST2703, ST2705, ...)의 디스에이블 동작에 의해 방전상태에서 충전상태로 변화한다.In the first frame period, even-numbered stages ST2702, ST2704, ST2706, ... discharge all their nodes Q, QB1, and QB2 to perform the disable operation. At this time, the second disable node QB2 of the even-numbered stages ST2702, ST2704, ST2706,..., The discs of the odd-numbered stages ST2701, ST2703, ST2705,... The change from the discharge state to the charge state is made by the enable operation.
다음으로, 도 28b를 참조하여 제 2 프레임 기간동안의 동작을 설명한다. 상기 제 2 프레임 기간동안에 제 1 교류 전압원(Vac1)은 로우 상태(부극성)로 유지되고, 제 2 교류 전압원(Vac2)이 하이 상태(정극성)로 유지된다. Next, an operation during the second frame period will be described with reference to FIG. 28B. During the second frame period, the first AC voltage source Vac1 is kept low (negative polarity) and the second AC voltage source Vac2 is kept high (positive polarity).
초기 기간(T0)에 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 의해 제 1 스테이지(ST2701)가 인에이블된다. 즉, 상기 초기 기간(T0)에 상기 제 1 스테이지(ST2701)의 인에이블용 노드(Q)가 제 1 직류 전압원(Vdc1)으로 충전되고, 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 제 2 직류 전압원(Vdc2)으로 방전된다.In the initial period T0, the first stage ST2701 is enabled by the start pulse Vst from the timing controller. That is, in the initial period T0, the enabling node Q of the first stage ST2701 is charged with the first DC voltage source Vdc1 and the first and second disable nodes QB1 and QB2. Is discharged to the second DC voltage source Vdc2.
이에 따라, 상기 초기 기간(T0)에 상기 제 1 스테이지(ST2701)에 구비된 풀업 스위칭소자(Tru)는 턴-온되고, 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)는 모두 턴-오프된다.Accordingly, in the initial period T0, the pull-up switching device Tru included in the first stage ST2701 is turned on, and both the first and second pull-down switching devices Trd1 and Trd2 are turned off. do.
한편, 상기 제 1 스테이지(ST2701)의 제 2 디스에이블용 노드(QB2)와 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 접속되므로, 상기 제 1 스테이지(ST2701)의 제 2 디스에이블용 노드(QB2)와 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)가 동일한 전압으로 방전된다. 즉, 초기 기간(T0)에 상기 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.Meanwhile, since the second disable node QB2 of the first stage ST2701 and the first disable node QB1 of the second stage ST2702 are electrically connected to each other, the first stage ST2701 The second disable node QB2 and the first disable node QB1 of the second stage ST2702 are discharged to the same voltage. That is, in the initial period T0, the first disable node QB1 of the second stage ST2702 is also discharged to the second DC voltage source Vdc2.
요약하면, 초기 기간(T0)에 제 1 스테이지(ST2701)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 1 스테이지(ST2701)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)가 방전된다.In summary, the enable node Q of the first stage ST2701 is charged in the initial period T0. The first and second disable nodes QB1 and QB2 of the first stage ST2701 and the first disable node QB1 of the second stage ST2702 are discharged.
이후, 제 1 기간(T1)에 제 1 클럭펄스(CLK1)가 상기 제 1 스테이지(ST2701)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인 및 제 2 스테이지(ST2702)에 공급한다.Thereafter, the first clock pulse CLK1 is supplied to the pull-up switching device Tru provided in the first stage ST2701 in the first period T1. Then, the pull-up switching device Tru outputs the first scan pulse Vout1 and supplies it to the first gate line and the second stage ST2702.
따라서, 상기 제 1 기간(T1)에 제 1 게이트 라인이 구동됨과 아울러, 상기 제 2 스테이지(ST2702)가 인에이블된다.Accordingly, the first gate line is driven in the first period T1, and the second stage ST2702 is enabled.
즉, 상기 제 2 스테이지(ST2702)의 인에이블용 노드(Q)가 제 1 직류 전압원(Vdc1)으로 충전되고, 상기 제 2 스테이지(ST2702)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 제 2 직류 전압원(Vdc2)으로 방전된다. That is, the enable node Q of the second stage ST2702 is charged with the first DC voltage source Vdc1, and the first and second disable nodes QB1 and QB2 of the second stage ST2702 are charged. ) Is discharged to the second DC voltage source Vdc2.
이에 따라, 상기 제 1 기간(T1)에 상기 제 1 스테이지(ST2701)에 구비된 풀업 스위칭소자(Tru)는 턴-온되고, 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)는 모두 턴-오프된다.Accordingly, in the first period T1, the pull-up switching device Tru included in the first stage ST2701 is turned on, and both the first and second pull-down switching devices Trd1 and Trd2 are turned on. Is off.
한편, 상기 제 2 스테이지(ST2702)의 제 2 디스에이블용 노드(QB2)와 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 접속되므로, 상기 제 2 스테이지(ST2702)의 제 2 디스에이블용 노드(QB2)와 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)가 동일한 전압으로 방전된다. 즉, 제 1 기간(T1)에 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.On the other hand, since the second disable node QB2 of the second stage ST2702 and the first disable node QB1 of the third stage ST2703 are electrically connected to each other, the second stage ST2702 The second disable node QB2 and the first disable node QB1 of the third stage ST2703 are discharged to the same voltage. That is, in the first period T1, the first disable node QB1 of the third stage ST2703 is also discharged to the second DC voltage source Vdc2.
요약하면, 제 1 기간(T1)에 제 2 스테이지(ST2702)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 2 스테이지(ST2702)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)가 방전된다.In summary, the enable node Q of the second stage ST2702 is charged in the first period T1. The first and second disable nodes QB1 and QB2 of the second stage ST2702 and the first disable node QB1 of the third stage ST2703 are discharged.
이후, 제 2 기간(T2)에 제 2 클럭펄스(CLK2)가 상기 제 2 스테이지(ST2702)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 2 스캔펄스(Vout2)를 출력하고, 이를 제 2 게이트 라인, 제 3 스테이지(ST2703), 및 제 1 스테이지(ST2701)에 공급한다.Thereafter, in the second period T2, the second clock pulse CLK2 is supplied to the pull-up switching device Tru provided in the second stage ST2702. Then, the pull-up switching device Tru outputs the second scan pulse Vout2 and supplies it to the second gate line, the third stage ST2703, and the first stage ST2701.
따라서, 상기 제 2 기간(T2)에 제 2 게이트 라인이 구동됨과 아울러, 상기 제 3 스테이지(ST2703)가 인에이블된다. 또한, 상기 제 1 스테이지(ST2701)가 디스에이블된다. 즉, 상기 제 1 스테이지(ST2701)의 모든 노드(Q, QB1, QB2)가 방전된다. 다시말하면, 기수번째 스테이지(ST2701, ST2703, ST2705, ...)인 제 1 스테이지(ST2701)에는 제 1 교류 전압원(Vac1)이 공급되는데, 이 제 1 교류 전압원(Vac1)은 제 2 프레임 기간동안 로우 상태이므로 상기 제 1 스테이지(ST2701)가 디스에이블될 때 상기 제 1 스테이지(ST2701) 모든 노드(Q, QB1, QB2)가 방전된다.Accordingly, the second gate line is driven in the second period T2, and the third stage ST2703 is enabled. In addition, the first stage ST2701 is disabled. That is, all the nodes Q, QB1, and QB2 of the first stage ST2701 are discharged. In other words, the first AC voltage source Vac1 is supplied to the first stage ST2701 which is the odd stage ST2701, ST2703, ST2705, ..., during the second frame period. Since the state is low, all nodes Q, QB1, and QB2 of the first stage ST2701 are discharged when the first stage ST2701 is disabled.
요약하면, 제 2 기간(T2)에 제 3 스테이지(ST2703)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 3 스테이지(ST2703)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 4 스테이지(ST2704)의 제 1 디스에이블용 노드(QB1)가 방전된다. 또한, 제 1 스테이지(ST2701)의 모든 노드(Q, QB1, QB2)가 충전된다.In summary, the enable node Q of the third stage ST2703 is charged in the second period T2. The first and second disable nodes QB1 and QB2 of the third stage ST2703 and the first disable node QB1 of the fourth stage ST2704 are discharged. In addition, all the nodes Q, QB1, and QB2 of the first stage ST2701 are charged.
이후, 제 3 기간(T3)에 제 3 클럭펄스(CLK3)가 상기 제 3 스테이지(ST2703)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 3 스캔펄스(Vout3)를 출력하고, 이를 제 3 게이트 라인, 제 4 스테이지(ST2704), 및 제 2 스테이지(ST2702)에 공급한다.Thereafter, the third clock pulse CLK3 is supplied to the pull-up switching device Tru provided in the third stage ST2703 in the third period T3. Then, the pull-up switching device Tru outputs the third scan pulse Vout3 and supplies it to the third gate line, the fourth stage ST2704, and the second stage ST2702.
따라서, 상기 제 3 기간(T3)에 제 3 게이트 라인이 구동됨과 아울러, 상기 제 4 스테이지(ST2704)가 인에이블된다. 또한, 상기 제 2 스테이지(ST2702)가 디스에이블된다. 즉, 상기 제 2 스테이지(ST2702)의 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)가 방전되고, 제 1 디스에이블용 노드(QB1)가 충전된다. 다시말하면, 우수번째 스테이지(ST2702, ST2704, ST2706, ...)인 제 2 스테이지(ST2702) 에는 제 2 교류 전압원(Vac2)이 공급되는데, 이 제 2 교류 전압원(Vac2)은 제 2 프레임 기간동안 하이 상태이므로 상기 제 2 스테이지(ST2702)가 디스에이블될 때 상기 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)만 충전된다.Accordingly, the third gate line is driven in the third period T3 and the fourth stage ST2704 is enabled. In addition, the second stage ST2702 is disabled. That is, the enable node Q and the second disable node QB2 of the second stage ST2702 are discharged, and the first disable node QB1 is charged. In other words, a second AC voltage source Vac2 is supplied to the second stage ST2702 which is the even-numbered stages ST2702, ST2704, ST2706,... Which is supplied during the second frame period. Since it is a high state, when the second stage ST2702 is disabled, only the first disable node QB1 of the second stage ST2702 is charged.
이때, 상기 제 3 기간(T3)에 상기 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)가 충전상태로 변경됨에 따라, 이 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)에 접속된 제 1 스테이지(ST2701)의 제 2 디스에이블용 노드(QB2)도 방전상태에서 충전상태로 변경된다.At this time, as the first disable node QB1 of the second stage ST2702 is changed to a charged state in the third period T3, the first disable node of the second stage ST2702 ( The second disable node QB2 of the first stage ST2701 connected to QB1 is also changed from a discharge state to a charged state.
요약하면, 제 3 기간(T3)에 제 4 스테이지(ST2704)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 4 스테이지(ST2704)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 5 스테이지(ST2705)의 제 1 디스에이블용 노드(QB1)가 방전된다. 또한, 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1) 및 제 1 스테이지(ST2701)의 제 2 디스에이블용 노드(QB2)가 충전된다.In summary, the enable node Q of the fourth stage ST2704 is charged in the third period T3. The first and second disable nodes QB1 and QB2 of the fourth stage ST2704 and the first disable node QB1 of the fifth stage ST2705 are discharged. Further, the first disable node QB1 of the second stage ST2702 and the second disable node QB2 of the first stage ST2701 are charged.
이후, 제 4 기간(T4)에 제 4 클럭펄스(CLK4)가 상기 제 4 스테이지(ST2704)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 4 스캔펄스(Vout4)를 출력하고, 이를 제 4 게이트 라인, 제 5 스테이지(ST2705), 및 제 3 스테이지(ST2703)에 공급한다.Thereafter, the fourth clock pulse CLK4 is supplied to the pull-up switching device Tru provided in the fourth stage ST2704 in the fourth period T4. Then, the pull-up switching device Tru outputs the fourth scan pulse Vout4 and supplies it to the fourth gate line, the fifth stage ST2705, and the third stage ST2703.
따라서, 상기 제 4 기간(T4)에 제 4 게이트 라인이 구동됨과 아울러, 상기 제 5 스테이지(ST2705)가 인에이블된다. 또한, 상기 제 3 스테이지(ST2703)가 디스에이블된다. 즉, 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q), 제 1 디스에이블용 노드(QB1), 및 제 2 디스에이블용 노드(QB2)가 모두 방전된다. 다시말하면, 기수번째 스테이지(ST2701, ST2703, ST2705, ...)인 제 3 스테이지(ST2703)에는 제 1 교류 전압원(Vac1)이 공급되는데, 이 제 1 교류 전압원(Vac1)은 제 2 프레임 기간동안 로우 상태이므로 상기 제 3 스테이지(ST2703)가 디스에이블될 때 상기 제 3 스테이지(ST2703)의 모든 노드(Q, QB1, QB2)가 방전된다.Accordingly, the fourth gate line is driven in the fourth period T4 and the fifth stage ST2705 is enabled. In addition, the third stage ST2703 is disabled. That is, all of the enable node Q, the first disable node QB1, and the second disable node QB2 of the third stage ST2703 are discharged. In other words, the first AC voltage source Vac1 is supplied to the third stage ST2703 which is the odd-numbered stages ST2701, ST2703, ST2705, ..., during the second frame period. Since the state is low, all the nodes Q, QB1, and QB2 of the third stage ST2703 are discharged when the third stage ST2703 is disabled.
요약하면, 제 4 기간(T4)에 제 5 스테이지(ST2705)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 5 스테이지(ST2705)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 6 스테이지(ST2706)의 제 1 디스에이블용 노드(QB1)가 방전된다. 또한, 제 3 스테이지(ST2703)의 모든 노드(Q, QB1, QB2)가 방전된다.In summary, the enable node Q of the fifth stage ST2705 is charged in the fourth period T4. The first and second disable nodes QB1 and QB2 of the fifth stage ST2705 and the first disable node QB1 of the sixth stage ST2706 are discharged. In addition, all the nodes Q, QB1, QB2 of the third stage ST2703 are discharged.
이와 같은 방식으로 하여, 제 2 프레임 기간에 우수번째 스테이지(ST2702, ST2704, ST2706, ...)는 자신의 제 1 디스에이블용 노드(QB1)를 충전시킴으로써 디스에이블 동작을 수행한다. In this manner, the even-numbered stages ST2702, ST2704, ST2706, ... in the second frame period perform the disable operation by charging their first disable node QB1.
그리고, 상기 제 2 프레임 기간에 기수번째 스테이지(ST2701, ST2703, ST2705, ...)는 자신의 모든 노드(Q, QB1, QB2)를 방전시킴으로써 디스에이블 동작을 수행한다. 이때, 상기 기수번째 스테이지(ST2701, ST2703, ST2705, ...)의 제 2 디스에이블용 노드(QB2)는, 자신으로부터 후단에 위치한 우수번째 스테이지(ST2702, ST2704, ST2706, ...)의 디스에이블 동작에 의해 방전상태에서 충전상태로 변화한다.In the second frame period, the odd-numbered stages ST2701, ST2703, ST2705, ... discharge all their nodes Q, QB1, and QB2 to perform the disable operation. At this time, the second disable node QB2 of the odd stages ST2701, ST2703, ST2705, ... is the disc of the even-numbered stages ST2702, ST2704, ST2706,. The change from the discharge state to the charge state is made by the enable operation.
여기서, 상기 각 스테이지에 구비된 각 노드 제어부(2705)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.Here, the configuration of each
도 29a 및 도 29b는 도 27의 제 1 내지 제 4 스테이지에 구비된 노드 제어부 의 회로 구성을 나타낸 도면이다.29A and 29B are diagrams illustrating a circuit configuration of the node controller provided in the first to fourth stages of FIG. 27.
먼저, 각 스테이지들에 구비된 노드 제어부(2705)는, 도 29a 및 도 29b에 도시된 바와 같이, 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)를 갖는다.First, the
즉, 제 n 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 n-1 스테이지로부터의 스캔펄스의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n-1 스테이지의 인에이블용 노드(Q)에 제 1 직류 전압원(Vdc1)을 공급한다.That is, the first switching device Tr1 provided in the n-th stage is turned on or off according to the logic state of the scan pulse from the n-th stage, and when turned on, the first switching element Tr1 is turned on. The first DC voltage source Vdc1 is supplied to the node Q for the enable.
예를 들어, 도 29b의 제 3 스테이지(ST2703)에 구비된 제 1 스위칭소자(Tr1)는 제 2 스테이지(ST2702)로부터의 제 2 스캔펄스(Vout2)의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 제 1 직류 전압원(Vdc1)을 공급한다. For example, the first switching device Tr1 included in the third stage ST2703 of FIG. 29B is turned on or turned on depending on the logic state of the second scan pulse Vout2 from the second stage ST2702. When turned off, the first DC voltage source Vdc1 is supplied to the enabling node Q of the third stage ST2703 at turn-on.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스테이지(ST2701)의 출력단자에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 접속된다.To this end, the gate terminal of the first switching device Tr1 provided in the third stage ST2703 is connected to the output terminal of the first stage ST2701, and the drain terminal transmits the first DC voltage source Vdc1. The source terminal is connected to the enable node Q of the third stage ST2703.
상기 제 n 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 제 n 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 신호의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 n 스테이지의 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급한다.The second switching device Tr2 provided in the nth stage is turned on or turned off according to the logic state of the signal supplied to the first disable node QB1 of the nth stage. The second DC voltage source Vdc2 is supplied to the enabling node Q of the n stage.
예를들어, 도 29b의 제 3 스테이지(ST2703)에 구비된 제 2 스위칭소자(Tr2)는 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)에 공급된 신호의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급한다. For example, the second switching device Tr2 included in the third stage ST2703 of FIG. 29B may be based on a logic state of a signal supplied to the first disable node QB1 of the third stage ST2703. It is turned on or turned off, and when turned on, the second DC voltage source Vdc2 is supplied to the enabling node Q of the third stage ST2703.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.For this purpose, the gate terminal of the second switching element Tr2 provided in the third stage ST2703 is connected to the first disable node QB1 of the third stage ST2703, and the drain terminal of the third stage ST2703 It is connected to the enable node Q of the stage ST2703, and the source terminal is connected to the power supply line which transmits the said 2nd DC voltage source Vdc2.
상기 제 n 스테이지에 구비된 제 3 스위칭소자(Tr3)는 상기 제 n 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 신호의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n 스테이지의 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급한다.The third switching device Tr3 provided in the nth stage is turned on or turned off according to the logic state of the signal supplied to the second disable node QB2 of the nth stage. The second DC voltage source Vdc2 is supplied to the enabling node Q of the nth stage.
예를들어, 도 29b의 제 3 스테이지(ST2703)에 구비된 제 3 스위칭소자(Tr3)는 상기 제 3 스테이지(ST2703)의 제 2 디스에이블용 노드(QB2)에 공급된 신호의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급한다. For example, the third switching device Tr3 included in the third stage ST2703 of FIG. 29B may be based on a logic state of a signal supplied to the second disable node QB2 of the third stage ST2703. It is turned on or turned off, and when turned on, the second DC voltage source Vdc2 is supplied to the enabling node Q of the third stage ST2703.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 3 스테이지(ST2703)의 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the third switching element Tr3 provided in the third stage ST2703 is connected to the second disable node QB2 of the third stage ST2703, and the drain terminal of the third stage ST2703 is connected to the second disable node QB2. It is connected to the enabling node Q of the three stages ST2703, and the source terminal is connected to a power supply line for transmitting the second DC voltage source Vdc2.
상기 제 n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 n+1 스테이지로부터의 스캔펄스의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n 스 테이지의 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급한다.The fourth switching device Tr4 provided in the nth stage is turned on or turned off according to the logic state of the scan pulse from the n + 1th stage, and is enabled for the nth stage. The second DC voltage source Vdc2 is supplied to the node Q.
예를들어, 도 29b의 제 3 스테이지(ST2703)에 구비된 제 4 스위칭소자(Tr4)는 제 4 스테이지(ST2704)로부터의 제 4 스캔펄스(Vout4)의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급한다.For example, the fourth switching device Tr4 included in the third stage ST2703 of FIG. 29B is turned on or turned on according to the logic state of the fourth scan pulse Vout4 from the fourth stage ST2704. When turned off, the second DC voltage source Vdc2 is supplied to the enabling node Q of the third stage ST2703 at turn-on.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 4 스테이지(ST2704)의 출력단자에 접속되며, 드레인단자는 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the fourth switching device Tr4 provided in the third stage ST2703 is connected to the output terminal of the fourth stage ST2704, and the drain terminal of the third stage ST2703 is It is connected to the enable node Q, and a source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
상기 제 n 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)(또는 제 2 교류 전압원(Vac2))의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 공통 노드(N)에 상기 제 1 교류 전압원(Vac1)(또는 제 2 교류 전압원(Vac2))을 공급한다.The fifth switching device Tr5 provided in the n-th stage is turned on or turned off according to the logic state of the first AC voltage source Vac1 (or the second AC voltage source Vac2), and is common during turn-on. The first AC voltage source Vac1 (or the second AC voltage source Vac2) is supplied to the node N.
예를들어, 도 29b의 제 3 스테이지(ST2703)에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 스테이지(ST2703)의 공통 노드(N)에 상기 제 1 교류 전압원(Vac1)을 공급한다.For example, the fifth switching device Tr5 provided in the third stage ST2703 of FIG. 29B is turned on or turned off according to the logic state of the first AC voltage source Vac1, and when turned on, the third switching device Tr5 is turned on. The first AC voltage source Vac1 is supplied to the common node N of the stage ST2703.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자 및 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST2703)의 공통 노드(N)에 접속된다.To this end, the gate terminal and the drain terminal of the fifth switching device Tr5 provided in the third stage ST2703 are connected to a power line for transmitting the first AC voltage source Vac1, and the source terminal of the third stage ST2703 is connected to the power supply line. It is connected to the common node N of the stage ST2703.
상기 제 n 스테이지에 구비된 제 6 스위칭소자(Tr6)는, 상기 제 n 스테이지의 인에이블용 노드(Q)에 공급된 신호의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 공통 노드(N)에 제 2 직류 전압원(Vdc2)을 공급한다.The sixth switching device Tr6 provided in the nth stage is turned on or turned off according to a logic state of a signal supplied to the enabling node Q of the nth stage, The second DC voltage source Vdc2 is supplied to the common node N.
예를들어, 도 29b의 제 3 스테이지(ST2703)에 구비된 제 6 스위칭소자(Tr6)는, 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 공급된 신호의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 공통 노드(N)에 제 2 직류 전압원(Vdc2)을 공급한다.For example, the sixth switching device Tr6 included in the third stage ST2703 of FIG. 29B is turned in accordance with the logic state of the signal supplied to the enabling node Q of the third stage ST2703. It is turned on or turned off, and supplies a second DC voltage source Vdc2 to the common node N at turn-on.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST2703)의 공통 노드(N)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the sixth switching device Tr6 provided in the third stage ST2703 is connected to the enable node Q of the third stage ST2703, and the drain terminal of the third stage ST2703 is connected to the enable node Q. It is connected to the common node N of ST2703, and the source terminal is connected to the power supply line which transmits the said 2nd DC voltage source Vdc2.
상기 제 n 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 n 스테이지의 공통 노드(N)에 공급된 신호의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n 스테이지의 제 1 디스에이블용 노드(QB1)에 제 1 교류 전압원(Vac1)(또는 제 2 교류 전압원(Vac2))을 공급한다. The seventh switching device Tr7 provided in the nth stage is turned on or off according to a logic state of a signal supplied to the common node N of the nth stage, and when turned on, the nth stage The first AC voltage source Vac1 (or the second AC voltage source Vac2) is supplied to the first disable node QB1.
예를들어, 도 29b의 제 3 스테이지(ST2703)에 구비된 제 7 스위칭소자(Tr7)는 상기 제 3 스테이지(ST2703)의 공통 노드(N)에 공급된 신호의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)에 제 1 교류 전압원(Vac1)을 공급한다.For example, the seventh switching device Tr7 included in the third stage ST2703 of FIG. 29B may be turned on or turned on according to a logic state of a signal supplied to the common node N of the third stage ST2703. It is turned off and supplies a first AC voltage source Vac1 to the first disable node QB1 of the third stage ST2703 when it is turned on.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 3 스테이지(ST2703)의 공통 노드(N)에 접속되며, 드레인단자는 상가 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)에 접속된다.To this end, the gate terminal of the seventh switching element Tr7 provided in the third stage ST2703 is connected to the common node N of the third stage ST2703, and the drain terminal thereof is the first AC voltage source. Vac1) is connected to the power supply line, and the source terminal is connected to the first disable node QB1 of the third stage ST2703.
상기 제 n 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 n-1 스테이지로부터의 스캔펄스의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n 스테이지의 제 2 디스에이블용 노드(QB2)에 제 2 직류 전압원(Vdc2)을 공급한다.The eighth switching device Tr8 provided in the nth stage is turned on or off according to the logic state of the scan pulse from the n-1th stage, and when turned on, the second disable of the nth stage is disabled. The second DC voltage source Vdc2 is supplied to the dragon node QB2.
예를들어, 도 29b의 제 3 스테이지(ST2703)에 구비된 제 8 스위칭소자(Tr8)는 제 2 스테이지(ST2702)로부터의 제 2 스캔펄스(Vout2)의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST2703)의 제 2 디스에이블용 노드(QB2)에 제 2 직류 전압원(Vdc2)을 공급한다.For example, the eighth switching device Tr8 included in the third stage ST2703 of FIG. 29B is turned on or turned on depending on the logic state of the second scan pulse Vout2 from the second stage ST2702. When turned off, the second DC voltage source Vdc2 is supplied to the second disable node QB2 of the third stage ST2703.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 1 스테이지(ST2701)의 출력단자에 접속되며, 드레인단자는 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the eighth switching element Tr8 provided in the third stage ST2703 is connected to the output terminal of the first stage ST2701, and the drain terminal of the
상기 제 n 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 제 n 스테이지의 인에이블용 노드(Q)에 공급된 신호의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n 스테이지의 제 1 디스에이블용 노드(QB1)에 제 2 직류 전압원(Vdc2)을 공급한다.The ninth switching device Tr9 provided in the nth stage is turned on or turned off according to the logic state of the signal supplied to the enable node Q of the nth stage, The second DC voltage source Vdc2 is supplied to the first disable node QB1 of the n stage.
예를들어, 도 29b의 제 3 스테이지(ST2703)에 구비된 제 9 스위칭소자(Tr9)는 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 공급된 신호의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)에 제 2 직류 전압원(Vdc2)을 공급한다.For example, the ninth switching device Tr9 of the third stage ST2703 of FIG. 29B is turned on in accordance with the logic state of the signal supplied to the enabling node Q of the third stage ST2703. On or off, the second DC voltage source Vdc2 is supplied to the first disable node QB1 of the third stage ST2703 during turn-on.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the ninth switching element Tr9 provided in the third stage ST2703 is connected to the enable node Q of the third stage ST2703, and the drain terminal of the third stage ST2703 It is connected to the first disable node QB1 of ST2703, and a source terminal is connected to a power supply line for transmitting the second DC voltage source Vdc2.
한편, 제 1 스테이지(ST2701)의 전단에는 스테이지가 존재하지 않으므로, 상기 제 1 스테이지(ST2701)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)를 공급받아 턴-온 또는 턴-오프된다.On the other hand, since the stage does not exist in front of the first stage ST2701, the first and eighth switching elements Tr1 and Tr8 included in the first stage ST2701 receive the start pulse Vst from the timing controller. Supply is turned on or off.
그리고, 상기 스테이지들 중 기수번째 스테이지(ST2701, ST2703, ST2705, ...)에 구비된 제 5 스위칭소자(Tr5)에는 제 1 교류 전압원(Vac1)이 공급되고, 우수번째 스테이지(ST2702, ST2704, ST2706, ...)에 구비된 제 5 스위칭소자(Tr5)에는 제 2 교류 전압원(Vac2)이 공급된다.The first AC voltage source Vac1 is supplied to the fifth switching device Tr5 provided in the odd stages ST2701, ST2703, ST2705, ... among the stages, and the even-numbered stages ST2702, ST2704, The second AC voltage source Vac2 is supplied to the fifth switching device Tr5 provided in ST2706, ...).
이와 같은 회로 구성이 적용된 스테이지들을 갖는 쉬프트 레지스터의 동작을 설명하면 다음과 같다.The operation of the shift register having stages to which such a circuit configuration is applied is as follows.
먼저, 도 28a, 도 29a, 및 도 29b를 참조하여 제 1 프레임 기간동안의 동작을 설명한다. 상기 제 1 프레임 기간동안에 제 1 교류 전압원(Vac1)은 하이 상태로 유지되고, 제 2 교류 전압원(Vac2)이 로우 상태로 유지된다.First, the operation during the first frame period will be described with reference to FIGS. 28A, 29A, and 29B. During the first frame period, the first AC voltage source Vac1 is kept high and the second AC voltage source Vac2 is kept low.
한편, 이후 설명 중에 로우 상태라고 특별히 언급하지 않는 한, 클럭펄스, 스타트 펄스(Vst), 및 스캔펄스는 하이 상태를 나타낸다.On the other hand, the clock pulses, the start pulses Vst, and the scan pulses show high states unless otherwise stated in the following description.
상기 초기 기간(T0)동안에는, 도 28a에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 스타트 펄스(Vst)만 하이 상태를 유지하고, 나머지 클럭펄스는 로우 상태를 유지한다.During the initial period T0, as shown in FIG. 28A, only the start pulse Vst output from the timing controller is kept high and the remaining clock pulses are kept low.
상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(Vst)는 제 1 스테이지(ST2701)에 입력된다.The start pulse Vst output from the timing controller is input to the first stage ST2701.
즉, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST2701)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 8 스위칭소자(Tr8)의 게이트단자에 공급된다. That is, the start pulse Vst is supplied to the gate terminal of the first switching element Tr1 and the gate terminal of the eighth switching element Tr8 provided in the first stage ST2701.
그러면, 상기 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 1 직류 전압원(Vdc1)이 인에이블용 노드(Q)에 인가된다. 이에 따라, 상기 인에이블용 노드(Q)가 충전되며, 상기 충전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Tru), 제 6 스위칭소자(Tr6), 및 제 9 스위칭소자(Tr9)가 턴-온된다. Then, the first and eighth switching devices Tr1 and Tr8 are turned on, and at this time, the first DC voltage source Vdc1 is enabled through the turned-on first switching device Tr1. Is applied. Accordingly, the enable node Q is charged, and the pull-up switching device Tru, the sixth switching device Tr6, and the ninth switching device having a gate terminal connected to the charged enable node Q. Element Tr9 is turned on.
여기서, 상기 턴-온된 제 9 스위칭소자(Tr9)를 통해 제 2 직류 전압원(Vdc2)이 제 1 디스에이블용 노드(QB1)에 공급되며, 상기 턴-온된 제 8 스위칭소자(Tr8)를 통해 제 2 직류 전압원(Vdc2)이 제 2 디스에이블용 노드(QB2)에 공급된다. Here, the second DC voltage source Vdc2 is supplied to the first disable node QB1 through the turned-on ninth switching element Tr9, and is made of the eighth switching element Tr8 through the turned-on eighth switching element Tr8. 2 DC voltage source Vdc2 is supplied to the second disable node QB2.
따라서, 상기 제 2 직류 전압원(Vdc2)에 의해 상기 제 1 스테이지(ST2701)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)는 방전된다. Therefore, the first and second disable nodes QB1 and QB2 of the first stage ST2701 are discharged by the second DC voltage source Vdc2.
이에 따라, 상기 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 2 스위칭소자(Tr2) 및 제 1 풀다운 스위칭소자(Trd1)가 턴-오프되고, 상기 제 2 디스에이블용 노드(QB2)에 게이트단자가 접속된 제 3 스위칭소자(Tr3) 및 제 2 풀다운 스위칭소자(Trd2)가 턴-오프된다.Accordingly, the second switching device Tr2 and the first pull-down switching device Trd1 having the gate terminal connected to the first disable node QB1 are turned off, and the second disable node QB2 is turned off. ), The third switching device Tr3 and the second pull-down switching device Trd2 having the gate terminal connected thereto are turned off.
한편, 상기 제 1 프레임 기간동안 상기 제 1 교류 전압원(Vac1)이 하이 상태로 유지되므로, 상기 제 1 교류 전압원(Vac1)을 공급받는 제 1 스테이지(ST2701)의 제 5 스위칭소자(Tr5)는 제 1 프레임 기간동안 턴-온 상태를 유지한다. 이 턴-온된 제 5 스위칭소자(Tr5)를 통해 제 1 교류 전압원(Vac1)이 제 1 스테이지(ST2701)의 공통 노드(N)에 공급된다. On the other hand, since the first AC voltage source Vac1 is kept high for the first frame period, the fifth switching device Tr5 of the first stage ST2701 supplied with the first AC voltage source Vac1 is formed in the fifth state. It remains turned on for one frame period. The first AC voltage source Vac1 is supplied to the common node N of the first stage ST2701 through the turned-on fifth switching device Tr5.
또한, 상기 제 1 스테이지(ST2701)의 공통 노드(N)에는 상기 턴-온된 제 6 스위칭소자(Tr6)를 통해 출력되는 제 2 직류 전압원(Vdc2)도 공급된다. 즉, 상기 제 1 스테이지(ST2701)의 공통 노드(N)에는 하이 상태의 제 1 교류 전압원(Vac1)과 로우 상태의 제 2 직류 전압원(Vdc2)이 동시에 공급된다.In addition, a second DC voltage source Vdc2 output through the turned-on sixth switching device Tr6 is also supplied to the common node N of the first stage ST2701. That is, the first AC voltage source Vac1 in the high state and the second DC voltage source Vdc2 in the low state are simultaneously supplied to the common node N of the first stage ST2701.
그런데, 상기 제 2 직류 전압원(Vdc2)을 공급하는 제 6 스위칭소자(Tr6)의 채널폭이 상기 제 1 교류 전압원(Vac1)을 공급하는 제 5 스위칭소자(Tr5)의 채널폭보다 더 크게 설정되므로, 상기 제 1 스테이지(ST2701)의 공통 노드(N)는 상기 제 2 직류 전압원(Vdc2)으로 유지된다. 따라서, 상기 공통 노드(N)는 방전되고, 이 방전된 공통 노드(N)에 게이트단자가 접속된 제 1 스테이지(ST2701)의 제 7 스위칭소자(Tr7)는 턴-오프된다. However, the channel width of the sixth switching device Tr6 for supplying the second DC voltage source Vdc2 is set larger than the channel width of the fifth switching device Tr5 for supplying the first AC voltage source Vac1. The common node N of the first stage ST2701 is maintained as the second DC voltage source Vdc2. Accordingly, the common node N is discharged, and the seventh switching element Tr7 of the first stage ST2701 having the gate terminal connected to the discharged common node N is turned off.
이와 같이, 상기 제 1 스테이지(ST2701)는 상기 스타트 펄스(Vst)에 응답하여 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)를 방전시킨다. 즉, 상기 제 1 스테이지(ST2701)는 인에이블된다.As described above, the first stage ST2701 charges its enable node Q in response to the start pulse Vst, and charges its own first and second disable nodes QB1 and QB2. Discharge. That is, the first stage ST2701 is enabled.
여기서, 상기 제 1 스테이지(ST2701)의 제 2 디스에이블용 노드(QB2)와 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)가 서로 접속되어 있으므로, 상기 초기 기간(T0)에 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다. Here, since the second disable node QB2 of the first stage ST2701 and the first disable node QB1 of the second stage ST2702 are connected to each other, the second disable node QB2 is connected to the initial period T0. The first disable node QB1 of the second stage ST2702 is also discharged to the second DC voltage source Vdc2.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.Next, the operation during the first period T1 will be described.
제 1 기간(T1)에는, 도 28a에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만이 하이 상태를 나타내고, 상기 스타트 펄스(Vst) 및 나머지 클럭펄스들이 로우 상태를 나타낸다.In the first period T1, as shown in FIG. 28A, only the first clock pulse CLK1 represents a high state, and the start pulse Vst and the remaining clock pulses represent a low state.
여기서, 상기 제 1 스테이지(ST2701)의 인에이블용 노드(Q)가 상기 제 1 초기 기간(T0A)동안 인가되었던 제 1 직류 전압원(Vdc1)에 의해 계속 충전상태로 유지됨에 따라, 상기 제 1 스테이지(ST2701)의 풀업 스위칭소자(Tru)는 턴-온 상태를 유지한다. Here, as the enabling node Q of the first stage ST2701 is kept charged by the first DC voltage source Vdc1 applied during the first initial period T0A, the first stage The pull-up switching device Tru of ST2701 maintains a turn-on state.
이때, 상기 턴-온된 풀업 스위칭소자(Tru)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(ST2701)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)은 부트스트랩핑에 의해 증폭된다.In this case, as the first clock pulse CLK1 is applied to the drain terminal of the turned-on pull-up switching device Tru, a first DC charged in the enable node Q of the first stage ST2701. The voltage source Vdc1 is amplified by bootstrapping.
따라서, 상기 제 1 스테이지(ST2701)의 풀업 스위칭소자(Tru)의 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Tru)(Tru)의 소스단자를 통해 안정적으로 출력된다. 이때, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인에 인가되어 상기 제 1 게이트 라인을 구동시키는 제 1 스캔펄스(Vout1)로서 기능한다.Therefore, the first clock pulse CLK1 applied to the drain terminal of the pull-up switching device Tru of the first stage ST2701 is stably output through the source terminal of the pull-up switching device Tru. In this case, the output first clock pulse CLK1 functions as a first scan pulse Vout1 applied to the first gate line to drive the first gate line.
또한, 상기 제 1 기간(T1)에 제 1 스테이지(ST2701)로부터 출력된 제 1 스캔 펄스(Vout1)는, 제 2 스테이지(ST2702)에도 입력된다. 구체적으로, 도 29a에 도시된 바와 같이, 상기 제 1 스캔펄스(Vout1)는 상기 제 3 스테이지(ST2703)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)의 게이트단자에 입력된다.The first scan pulse Vout1 output from the first stage ST2701 in the first period T1 is also input to the second stage ST2702. Specifically, as shown in FIG. 29A, the first scan pulse Vout1 is input to the gate terminals of the first and eighth switching elements Tr1 and Tr8 provided in the third stage ST2703.
그러면, 상기 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 1 직류 전압원(Vdc1)이 제 2 스테이지(ST2702)의 인에이블용 노드(Q)에 인가된다. 이에 따라, 상기 인에이블용 노드(Q)가 충전되며, 상기 충전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Tru), 제 6 스위칭소자(Tr6), 및 제 9 스위칭소자(Tr9)가 턴-온된다. Then, the first and eighth switching devices Tr1 and Tr8 are turned on, and the first DC voltage source Vdc1 is turned on through the turned-on first switching device Tr1 to the second stage ST2702. Is applied to the enabling node Q of. Accordingly, the enable node Q is charged, and the pull-up switching device Tru, the sixth switching device Tr6, and the ninth switching device having a gate terminal connected to the charged enable node Q. Element Tr9 is turned on.
여기서, 상기 턴-온된 제 9 스위칭소자(Tr9)를 통해 제 2 직류 전압원(Vdc2)이 제 1 디스에이블용 노드(QB1)에 공급되며, 상기 턴-온된 제 8 스위칭소자(Tr8)를 통해 제 2 직류 전압원(Vdc2)이 제 2 디스에이블용 노드(QB2)에 공급된다. Here, the second DC voltage source Vdc2 is supplied to the first disable node QB1 through the turned-on ninth switching element Tr9, and is made of the eighth switching element Tr8 through the turned-on eighth switching element Tr8. 2 DC voltage source Vdc2 is supplied to the second disable node QB2.
따라서, 상기 제 2 직류 전압원(Vdc2)에 의해 상기 제 2 스테이지(ST2702)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)는 방전된다.Therefore, the first and second disable nodes QB1 and QB2 of the second stage ST2702 are discharged by the second DC voltage source Vdc2.
이에 따라, 상기 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 2 스위칭소자(Tr2) 및 제 1 풀다운 스위칭소자(Trd1)가 턴-오프되고, 상기 제 2 디스에이블용 노드(QB2)에 게이트단자가 접속된 제 3 스위칭소자(Tr3) 및 제 2 풀다운 스위칭소자(Trd2)가 턴-오프된다.Accordingly, the second switching device Tr2 and the first pull-down switching device Trd1 having the gate terminal connected to the first disable node QB1 are turned off, and the second disable node QB2 is turned off. ), The third switching device Tr3 and the second pull-down switching device Trd2 having the gate terminal connected thereto are turned off.
한편, 상기 제 1 프레임 기간동안 상기 제 2 교류 전압원(Vac2)이 로우 상태로 유지되므로, 상기 제 2 교류 전압원(Vac2)을 공급받는 제 2 스테이지(ST2702)의 제 5 스위칭소자(Tr5)는 제 1 프레임 기간동안 턴-오프 상태를 유지한다. Meanwhile, since the second AC voltage source Vac2 is kept low for the first frame period, the fifth switching device Tr5 of the second stage ST2702 supplied with the second AC voltage source Vac2 is formed in the second state. The turn-off state is maintained for one frame period.
그리고, 상기 턴-온된 제 6 스위칭소자(Tr6)를 통해 출력되는 제 2 직류 전압원(Vdc2)이 상기 제 2 스테이지(ST2702)의 공통 노드(N)에 공급된다. 이에 따라, 상기 제 2 스테이지(ST2702)의 공통 노드(N)는 상기 제 2 직류 전압원(Vdc2)에 의해 방전된다. 따라서, 이 방전된 공통 노드(N)에 게이트단자가 접속된 제 2 스테이지(ST2702)의 제 7 스위칭소자(Tr7)는 턴-오프된다.In addition, the second DC voltage source Vdc2 output through the turned-on sixth switching device Tr6 is supplied to the common node N of the second stage ST2702. Accordingly, the common node N of the second stage ST2702 is discharged by the second DC voltage source Vdc2. Therefore, the seventh switching element Tr7 of the second stage ST2702 having the gate terminal connected to the discharged common node N is turned off.
이와 같이, 상기 제 1 기간(T1)에 상기 제 2 스테이지(ST2702)는 상기 스타트 펄스(Vst)에 응답하여 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)를 방전시킨다.As such, in the first period T1, the second stage ST2702 charges its enable node Q in response to the start pulse Vst, and disables its first and second disables. The discharge nodes QB1 and QB2 are discharged.
여기서, 상기 제 2 스테이지(ST2702)의 제 2 디스에이블용 노드(QB2)와 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)가 서로 접속되어 있으므로, 상기 제 1 기간(T1)에 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.Here, the second disable node QB2 of the second stage ST2702 and the first disable node QB1 of the third stage ST2703 are connected to each other, and thus, in the first period T1. The first disable node QB1 of the third stage ST2703 is also discharged to the second DC voltage source Vdc2.
이어서, 제 2 기간(T2) 동안의 동작을 설명하면 다음과 같다. Next, the operation during the second period T2 will be described.
제 2 기간(T2)동안에는, 도 28a에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이 상태를 유지한다. 그리고, 스타트 펄스(Vst), 제 1 스캔펄스(Vout1), 및 나머지 클럭펄스들은 로우 상태를 유지한다.During the second period T2, as shown in Fig. 28A, only the second clock pulse CLK2 remains high. The start pulse Vst, the first scan pulse Vout1, and the remaining clock pulses remain low.
이 제 2 클럭펄스(CLK2)는 제 2 스테이지(ST2702)에 공급된다. 구체적으로, 상기 제 2 클럭펄스(CLK2)는 상기 제 2 스테이지(ST2702)에 구비된 풀업 스위칭소자(Tru)의 드레인단자에 공급된다. 따라서, 상기 제 2 스테이지(ST2702)에 구비된 풀업 스위칭소자(Tru)는 상기 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출 력한다. 그리고, 이 제 2 스캔펄스(Vout2)를 제 2 게이트 라인에 공급하여 상기 제 2 게이트 라인을 구동한다.The second clock pulse CLK2 is supplied to the second stage ST2702. In detail, the second clock pulse CLK2 is supplied to the drain terminal of the pull-up switching device Tru provided in the second stage ST2702. Therefore, the pull-up switching device Tru provided in the second stage ST2702 outputs the second clock pulse CLK2 as the second scan pulse Vout2. The second scan pulse Vout2 is supplied to the second gate line to drive the second gate line.
또한, 상기 제 2 기간(T2)에 상기 제 2 스테이지(ST2702)로부터 출력된 제 2 스캔펄스(Vout2)는, 제 3 스테이지(ST2703) 및 제 1 스테이지(ST2701)에도 공급된다.In addition, the second scan pulse Vout2 output from the second stage ST2702 in the second period T2 is also supplied to the third stage ST2703 and the first stage ST2701.
상기 제 3 스테이지(ST2703)에 공급된 제 2 스캔펄스(Vout2)는, 상술한 바와 같은 방식으로 제 3 스테이지(ST2703)를 인에이블시킨다. 즉, 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)가 충전되고, 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 방전된다. 이때, 상기 제 3 스테이지(ST2703)의 제 2 디스에이블용 노드(QB2)가 방전됨에 따라, 이 제 3 스테이지(ST2703)의 제 2 디스에이블용 노드(QB2)에 접속된 제 4 스테이지(ST2704)의 제 1 디스에이블용 노드(QB1)도 방전된다.The second scan pulse Vout2 supplied to the third stage ST2703 enables the third stage ST2703 in the manner described above. That is, the enable node Q of the third stage ST2703 is charged, and the first and second disable nodes QB1 and QB2 are discharged. At this time, as the second disable node QB2 of the third stage ST2703 is discharged, the fourth stage ST2704 connected to the second disable node QB2 of the third stage ST2703. The first disable node QB1 of is also discharged.
그리고, 상기 제 1 스테이지(ST2701)에 공급된 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(ST2701)를 디스에이블시킨다. 기수번째 스테이지(ST2701, ST2703, ST2705, ...)인 제 1 스테이지(ST2701)의 디스에이블 동작을 구체적으로 설명하면 다음과 같다.In addition, the second scan pulse Vout2 supplied to the first stage ST2701 disables the first stage ST2701. The disable operation of the first stage ST2701 which is the odd stage ST2701, ST2703, ST2705, ... will be described in detail as follows.
즉, 상기 제 2 기간(T2)에 상기 제 2 스테이지(ST2702)로부터 출력된 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(ST2701)에 공급된다. 구체적으로, 상기 제 2 스캔펄스(Vout2)는 제 1 스테이지(ST2701)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자에 공급된다. 그러면, 상기 제 4 스위칭소자(Tr4)는 턴-온되고, 이 턴-온 된 제 4 스위칭소자(Tr4)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 1 스테이지(ST2701)의 인에이블용 노드(Q)에 공급된다.That is, the second scan pulse Vout2 output from the second stage ST2702 in the second period T2 is supplied to the first stage ST2701. Specifically, the second scan pulse Vout2 is supplied to the gate terminal of the fourth switching device Tr4 provided in the first stage ST2701. Then, the fourth switching device Tr4 is turned on, and the second DC voltage source Vdc2 is enabled for the node of the first stage ST2701 through the turned-on fourth switching device Tr4. It is supplied to (Q).
따라서, 상기 인에이블용 노드(Q)는 방전되고, 상기 방전된 인에이블용 노드(Q)에 게이트단자가 접속된 제 1 스테이지(ST2701)의 풀업 스위칭소자(Tru), 제 6 스위칭소자(Tr6), 및 제 9 스위칭소자(Tr9)가 모두 턴-오프된다.Accordingly, the enable node Q is discharged and the pull-up switching device Tru and the sixth switching device Tr6 of the first stage ST2701 having a gate terminal connected to the discharged enabling node Q. And the ninth switching element Tr9 are all turned off.
상기 제 6 스위칭소자(Tr6)가 턴-오프됨에 따라, 상기 제 1 스테이지(ST2701)의 공통 노드(N)에는 제 5 스위칭소자(Tr5)를 통해 출력되는 제 1 교류 전압원(Vac1)이 공급된다. 이에 따라, 상기 제 1 스테이지(ST2701)의 공통 노드(N)가 충전되고, 이 충전된 공통 노드(N)에 게이트단자가 접속된 상기 제 1 스테이지(ST2701)의 제 7 스위칭소자(Tr7)가 턴-온된다. As the sixth switching device Tr6 is turned off, the first AC voltage source Vac1 output through the fifth switching device Tr5 is supplied to the common node N of the first stage ST2701. . Accordingly, the common node N of the first stage ST2701 is charged, and the seventh switching element Tr7 of the first stage ST2701 having the gate terminal connected to the charged common node N is Is turned on.
그리고, 이 턴-온된 제 7 스위칭소자(Tr7)를 통해 상기 제 1 교류 전압원(Vac1)이 상기 제 1 스테이지(ST2701)의 제 1 디스에이블용 노드(QB1)에 공급된다. 그러면, 상기 제 1 스테이지(ST2701)의 제 1 디스에이블용 노드(QB1)가 충전되고, 이 충전된 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 1 스테이지(ST2701)의 제 1 풀다운 스위칭소자(Trd1) 및 제 2 스위칭소자(Tr2)가 턴-온된다. 상기 제 2 스위칭소자(Tr2)는 상기 제 1 스테이지(ST2701)의 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급함으로써, 상기 인에이블용 노드(Q)의 방전을 더욱 가속화시킨다.The first AC voltage source Vac1 is supplied to the first disable node QB1 of the first stage ST2701 through the turned-on seventh switching device Tr7. Then, the first disable node QB1 of the first stage ST2701 is charged, and the first stage ST2701 of the first stage ST2701 having a gate terminal connected to the charged first disable node QB1. The pull-down switching device Trd1 and the second switching device Tr2 are turned on. The second switching device Tr2 further accelerates the discharge of the enable node Q by supplying a second DC voltage source Vdc2 to the enable node Q of the first stage ST2701. .
이와 같이 상기 제 2 기간(T2)동안 상기 제 1 스테이지(ST2701)의 풀업 스위칭소자(Tru)가 턴-오프되고 제 1 풀다운 스위칭소자(Trd1)가 턴-온됨으로써, 상기 제 1 스테이지(ST2701)는 상기 턴-온된 제 1 풀다운 스위칭소자(Trd1)를 통해 제 2 직류 전압원(Vdc2)을 출력한다. 이 제 2 직류 전압원(Vdc2)은 제 1 게이트 라인에 공급되어 상기 제 1 게이트 라인을 비활성화시키는 오프 전압원으로서 기능한다.As such, the pull-up switching device Tru of the first stage ST2701 is turned off and the first pull-down switching device Trd1 is turned on during the second period T2, thereby the first stage ST2701. Outputs a second DC voltage source Vdc2 through the turned-on first pull-down switching device Trd1. This second DC voltage source Vdc2 serves as an off voltage source that is supplied to the first gate line to deactivate the first gate line.
요약하면, 상기 제 1 스테이지(ST2701)는 상기 제 2 스캔펄스(Vout2)(Vout4)에 응답하여 자신의 인에이블용 노드(Q)를 방전시키고, 자신의 제 1 디스에이블용 노드(QB1)를 충전시킨다. 즉, 상기 제 1 스테이지(ST2701)는 디스에이블된다. 이때, 상기 제 1 스테이지(ST2701)의 제 2 디스에이블용 노드(QB2)는 방전 상태를 그대로 유지한다.In summary, the first stage ST2701 discharges its enable node Q in response to the second scan pulses Vout2 and Vout4, and decodes its first disable node QB1. Charge it. That is, the first stage ST2701 is disabled. At this time, the second disable node QB2 of the first stage ST2701 maintains a discharge state.
이어서, 제 3 기간(T3) 동안의 동작을 설명하면 다음과 같다.Next, the operation during the third period T3 will be described.
제 3 기간(T3)동안에는, 도 28a에 도시된 바와 같이, 제 3 클럭펄스(CLK3)만 하이 상태를 유지한다. 그리고, 스타트 펄스(Vst), 제 1 스캔펄스(Vout1), 제 2 스캔펄스(Vout2), 및 나머지 클럭펄스들은 로우 상태를 유지한다.During the third period T3, as shown in FIG. 28A, only the third clock pulse CLK3 remains high. The start pulse Vst, the first scan pulse Vout1, the second scan pulse Vout2, and the remaining clock pulses remain low.
이 제 3 클럭펄스(CLK3)는 상기 인에이블된 제 3 스테이지(ST2703)에 공급된다. 구체적으로, 상기 제 3 클럭펄스(CLK3)는 상기 제 3 스테이지(ST2703)에 구비된 풀업 스위칭소자(Tru)의 드레인단자에 공급된다. 따라서, 상기 제 3 스테이지(ST2703)에 구비된 풀업 스위칭소자(Tru)는 상기 제 3 클럭펄스(CLK3)를 제 3 스캔펄스(Vout3)로서 출력한다. 그리고, 이 제 3 스캔펄스(Vout3)를 제 3 게이트 라인, 제 4 스테이지(ST2704), 및 제 2 스테이지(ST2702)에 공급한다.The third clock pulse CLK3 is supplied to the enabled third stage ST2703. Specifically, the third clock pulse CLK3 is supplied to the drain terminal of the pull-up switching device Tru provided in the third stage ST2703. Therefore, the pull-up switching device Tru provided in the third stage ST2703 outputs the third clock pulse CLK3 as a third scan pulse Vout3. The third scan pulse Vout3 is supplied to the third gate line, the fourth stage ST2704, and the second stage ST2702.
즉, 상기 제 3 스캔펄스(Vout3)는 상기 제 3 게이트 라인을 구동하고, 상기 제 4 스테이지(ST2704)를 인에이블시키고, 제 2 스테이지(ST2702)를 디스에이블 시 킨다.That is, the third scan pulse Vout3 drives the third gate line, enables the fourth stage ST2704, and disables the second stage ST2702.
여기서, 상기 제 4 스테이지(ST2704)의 제 2 디스에이블용 노드(QB2)와 제 5 스테이지(ST2705)의 제 1 디스에이블용 노드(QB1)가 서로 접속되어 있으므로, 상기 제 3 기간(T3)에 제 5 스테이지(ST2705)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.Here, the second disable node QB2 of the fourth stage ST2704 and the first disable node QB1 of the fifth stage ST2705 are connected to each other, and thus, in the third period T3. The first disable node QB1 of the fifth stage ST2705 is also discharged to the second DC voltage source Vdc2.
여기서, 우수번째 스테이지(ST2702, ST2704, ST2706, ...)인 제 2 스테이지(ST2702)의 디스에이블 동작을 구체적으로 설명하면 다음과 같다.Here, the disable operation of the second stage ST2702 which is the even-numbered stages ST2702, ST2704, ST2706, ... will be described in detail.
즉, 상기 제 3 기간(T3)에 상기 제 3 스테이지(ST2703)로부터 출력된 제 3 스캔펄스(Vout3)는 상기 제 2 스테이지(ST2702)에 공급된다. 구체적으로, 상기 제 3 스캔펄스(Vout3)는 제 3 스테이지(ST2703)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자에 공급된다. 그러면, 상기 제 4 스위칭소자(Tr4)는 턴-온되고, 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 공급된다.That is, the third scan pulse Vout3 output from the third stage ST2703 in the third period T3 is supplied to the second stage ST2702. In detail, the third scan pulse Vout3 is supplied to the gate terminal of the fourth switching device Tr4 provided in the third stage ST2703. Then, the fourth switching device Tr4 is turned on, and the second DC voltage source Vdc2 is enabled through the turned-on fourth switching device Tr4 to enable the node of the third stage ST2703. Q) is supplied.
따라서, 상기 인에이블용 노드(Q)는 방전되고, 상기 방전된 인에이블용 노드(Q)에 게이트단자가 접속된 제 3 스테이지(ST2703)의 풀업 스위칭소자(Tru), 제 6 스위칭소자(Tr6), 및 제 9 스위칭소자(Tr9)가 모두 턴-오프된다.Accordingly, the enable node Q is discharged and the pull-up switching device Tru and the sixth switching device Tr6 of the third stage ST2703 having a gate terminal connected to the discharged enabling node Q. And the ninth switching element Tr9 are all turned off.
한편, 상술한 바와 같이, 제 2 교류 전압원(Vac2)을 공급받는 제 2 스테이에 구비된 제 5 스위칭소자(Tr5)는 제 1 프레임 기간동안 턴-오프 상태이므로, 이 제 2 스테이지(ST2702)의 공통 노드(N)는 여전히 방전 상태이다. 이에 따라, 상기 공통 노드(N)에 게이트단자가 접속된 제 7 스위칭소자(Tr7)도 턴-오프 상태를 그대로 유지한다. 따라서, 상기 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)는 여전히 방전 상태를 유지한다.On the other hand, as described above, since the fifth switching device Tr5 provided in the second stay supplied with the second AC voltage source Vac2 is turned off during the first frame period, the second stage ST2702 The common node N is still in a discharged state. Accordingly, the seventh switching device Tr7 having the gate terminal connected to the common node N also maintains the turn-off state. Therefore, the first disable node QB1 of the second stage ST2702 still maintains a discharge state.
결국, 상기 제 3 기간(T3)에 우수번째 스테이지(ST2702, ST2704, ST2706, ...)인 제 2 스테이지(ST2702)의 모든 노드(Q, QB1, QB2)가 방전 상태로 유지된다.As a result, all the nodes Q, QB1 and QB2 of the second stage ST2702 which are even-numbered stages ST2702, ST2704, ST2706, ... are maintained in the discharge state in the third period T3.
이어서, 제 4 기간(T4) 동안의 동작을 설명하면 다음과 같다.Next, the operation during the fourth period T4 will be described.
제 4 기간(T4)동안에는, 도 4에 도시된 바와 같이, 제 4 클럭펄스(CLK4)만 하이 상태를 유지한다. 그리고 스타트 펄스(Vst), 제 1 내지 제 3 스캔펄스(Vout3), 및 나머지 클럭펄스들은 로우 상태를 유지한다.During the fourth period T4, as shown in FIG. 4, only the fourth clock pulse CLK4 remains high. The start pulse Vst, the first to third scan pulses Vout3, and the remaining clock pulses remain low.
이 제 4 클럭펄스(CLK4)는 상기 인에이블된 제 4 스테이지(ST2704)에 공급된다. 구체적으로, 상기 제 4 클럭펄스(CLK4)는 상기 제 4 스테이지(ST2704)에 구비된 풀업 스위칭소자(Tru)의 드레인단자에 공급된다. 따라서, 상기 제 4 스테이지(ST2704)에 구비된 풀업 스위칭소자(Tru)는 상기 제 4 클럭펄스(CLK4)를 제 4 스캔펄스(Vout4)로서 출력한다. 그리고, 이 제 4 스캔펄스(Vout4)를 제 4 게이트 라인, 제 5 스테이지(ST2705), 및 제 3 스테이지(ST2703)에 공급한다. The fourth clock pulse CLK4 is supplied to the enabled fourth stage ST2704. Specifically, the fourth clock pulse CLK4 is supplied to the drain terminal of the pull-up switching device Tru provided in the fourth stage ST2704. Therefore, the pull-up switching device Tru provided in the fourth stage ST2704 outputs the fourth clock pulse CLK4 as a fourth scan pulse Vout4. The fourth scan pulse Vout4 is supplied to the fourth gate line, the fifth stage ST2705, and the third stage ST2703.
즉, 상기 제 4 스캔펄스(Vout4)는 상기 제 4 게이트 라인을 구동하고, 상기 제 5 스테이지(ST2705)를 인에이블시키고, 제 3 스테이지(ST2703)를 디스에이블 시킨다.That is, the fourth scan pulse Vout4 drives the fourth gate line, enables the fifth stage ST2705, and disables the third stage ST2703.
여기서, 상기 제 5 스테이지(ST2705)의 제 2 디스에이블용 노드(QB2)와 제 6 스테이지(ST2706)의 제 1 디스에이블용 노드(QB1)가 서로 접속되어 있으므로, 상기 제 4 기간(T4)에 제 6 스테이지(ST2706)의 제 1 디스에이블용 노드(QB1)도 제 2 직 류 전압원(Vdc2)으로 방전된다.Here, the second disable node QB2 of the fifth stage ST2705 and the first disable node QB1 of the sixth stage ST2706 are connected to each other, and thus, in the fourth period T4. The first disable node QB1 of the sixth stage ST2706 is also discharged to the second DC voltage source Vdc2.
상기 제 4 스테이지(ST2704)로부터 출력된 제 4 스캔펄스(Vout4)가 제 3 스테이지(ST2703)를 디스에이블시킴에 따라, 기수번째 스테이지(ST2701, ST2703, ST2705, ...)인 제 3 스테이지(ST2703)(즉, 제 1 교류 전압원(Vac1)을 공급받는 스테이지)는 자신의 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)를 방전시키고, 제 1 디스에이블용 노드(QB1)를 제 1 교류 전압원(Vac1)으로 충전시킨다.As the fourth scan pulse Vout4 output from the fourth stage ST2704 disables the third stage ST2703, the third stage that is the odd stage ST2701, ST2703, ST2705, ... ST2703 (that is, a stage supplied with the first AC voltage source Vac1) discharges its enable node Q and the second disable node QB2, and the first disable node QB1. Is charged with a first AC voltage source Vac1.
여기서, 상기 디스에이블된 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)는 제 2 스테이지(ST2702)의 제 2 디스에이블용 노드(QB2)가 연결되어 있으므로, 상기 제 4 기간(T4)에 상기 제 2 스테이지(ST2702)의 제 2 디스에이블용 노드(QB2)도 제 1 교류 전압원(Vac1)으로 충전된다. The fourth disable node QB1 of the disabled third stage ST2703 is connected to the second disable node QB2 of the second stage ST2702, and thus, the fourth period T4. ), The second disable node QB2 of the second stage ST2702 is also charged by the first AC voltage source Vac1.
다시말하면, 상기 제 4 기간(T4)에 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1) 및 제 2 스테이지(ST2702)의 제 2 디스에이블용 노드(QB2)가 제 1 교류 전압원(Vac1)으로 충전된다.In other words, during the fourth period T4, the first disable node QB1 of the third stage ST2703 and the second disable node QB2 of the second stage ST2702 are connected to the first AC voltage source ( Vac1).
이와 같은 방식으로, 제 6 기간(T6)에는 제 5 스테이지(ST2705)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST2704)의 제 2 디스에이블용 노드(QB2)가 제 1 교류 전압원(Vac1)으로 충전된다.In this manner, in the sixth period T6, the first disable node QB1 of the fifth stage ST2705 and the second disable node QB2 of the fourth stage ST2704 are connected to the first AC voltage source. It is charged to (Vac1).
다음으로, 제 2 프레임 기간동안의 동작을 설명하면 다음과 같다.Next, the operation during the second frame period will be described.
도 28b, 도 29a, 및 도 29b를 참조하여 제 2 프레임 기간동안의 동작을 설명한다. 상기 제 2 프레임 기간동안에 제 1 교류 전압원(Vac1)은 로우 상태로 유지되고, 제 2 교류 전압원(Vac2)이 하이 상태로 유지된다.Operations during the second frame period will be described with reference to FIGS. 28B, 29A, and 29B. During the second frame period, the first AC voltage source Vac1 is kept low and the second AC voltage source Vac2 is kept high.
따라서, 이 제 2 프레임 기간에 우수번째 스테이지(ST2702, ST2704, ST2706, ...)는 자신의 제 1 디스에이블용 노드(QB1)를 충전시킴으로써 디스에이블 동작을 수행한다. Therefore, in this second frame period, even-numbered stages ST2702, ST2704, ST2706, ... perform the disable operation by charging their first disable node QB1.
그리고, 상기 제 2 프레임 기간에 기수번째 스테이지(ST2701, ST2703, ST2705, ...)는 자신의 모든 노드(Q, QB1, QB2)를 방전시킴으로써 디스에이블 동작을 수행한다. 이때, 상기 기수번째 스테이지(ST2701, ST2703, ST2705, ...)의 제 2 디스에이블용 노드(QB2)는, 자신으로부터 후단에 위치한 우수번째 스테이지(ST2702, ST2704, ST2706, ...)의 디스에이블 동작에 의해 방전상태에서 충전상태로 변화한다.In the second frame period, the odd-numbered stages ST2701, ST2703, ST2705, ... discharge all their nodes Q, QB1, and QB2 to perform the disable operation. At this time, the second disable node QB2 of the odd stages ST2701, ST2703, ST2705, ... is the disc of the even-numbered stages ST2702, ST2704, ST2706,. The change from the discharge state to the charge state is made by the enable operation.
한편, 상기 각 스테이지는 다음과 같은 스위칭소자를 더 포함하여 구성될 수 있다.On the other hand, each stage may further comprise a switching device as follows.
도 30은 도 27의 제 3 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.FIG. 30 is a diagram illustrating another circuit configuration of the node controller provided in the third stage of FIG. 27.
도 30에 도시된 회로는 도 28a 및 도 28b에 도시된 회로 구성에 제 10 내지 제 12 스위칭소자(Tr10 내지 Tr12)가 더 포함된 구조를 갖는다.The circuit shown in FIG. 30 has a structure in which the tenth to twelfth switching elements Tr10 to Tr12 are further included in the circuit configuration shown in FIGS. 28A and 28B.
이때, 상기 각 스테이지는 제 10 내지 제 12 스위칭소자들(Tr10 내지 Tr12) 중 어느 하나, 둘, 또는 세 개를 모두 가질 수 있다.In this case, each stage may have any one, two, or all three of the tenth to twelfth switching elements Tr10 to Tr12.
제 n 스테이지에 구비된 제 10 스위칭소자(Tr10)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)의 논라상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지의 공통 노드에 제 2 직류 전압원(Vdc2)을 공급한다.The tenth switching device Tr10 provided in the nth stage is turned on or turned off according to the non-state of the start pulse Vst from the timing controller, and when turned on, a second direct current is applied to the common node of the nth stage. Supply voltage source (Vdc2).
예를들어, 도 30의 제 3 스테이지(ST2703)에 구비된 제 10 스위칭소자(Tr10)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)의 논리상태에 따라 턴-온 도는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST2703)의 공통 노드에 제 2 직류 전압원(Vdc2)을 공급한다.For example, the tenth switching device Tr10 included in the third stage ST2703 of FIG. 30 is turned off according to the logic state of the start pulse Vst from the timing controller. The second DC voltage source Vdc2 is supplied to the common node of the third stage ST2703.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 10 스위칭소자(Tr10)의 게이트단자는 상기 스타트 펄스(Vst)를 전송하는 클럭전송라인에 접속되며, 드레인단자는 상기 공통 노드에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the tenth switching element Tr10 provided in the third stage ST2703 is connected to a clock transmission line for transmitting the start pulse Vst, and the drain terminal is connected to the common node. The source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
상기 제 n 스테이지에 구비된 제 11 스위칭소자(Tr11)는 제 1 교류 전압원(Vac1)(또는 제 2 교류 전압원(Vac2))의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n 스테이지의 제 2 디스에이블용 노드(QB2)에 제 2 직류 전압원(Vdc2)을 공급한다.The eleventh switching element Tr11 provided in the nth stage is turned on or turned off according to the logic state of the first AC voltage source Vac1 (or the second AC voltage source Vac2). The second DC voltage source Vdc2 is supplied to the second disable node QB2 of the nth stage.
예를 들어, 도 30의 제 3 스테이지(ST2703)에 구비된 제 11 스위칭소자(Tr11)는 제 1 교류 전압원(Vac1)의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST2703)의 제 2 디스에이블용 노드(QB2)에 제 2 직류 전압원(Vdc2)을 공급한다.For example, the eleventh switching element Tr11 included in the third stage ST2703 of FIG. 30 is turned on or turned off according to the logic state of the first AC voltage source Vac1, and when turned on, the eleventh switching element T270 is turned on. The second DC voltage source Vdc2 is supplied to the second disable node QB2 of the third stage ST2703.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 11 스위칭소자(Tr11)의 게이트단자는 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 스테이지(ST2703)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the eleventh switching element Tr11 provided in the third stage ST2703 is connected to a power line for transmitting a first AC voltage source Vac1, and the drain terminal of the third stage ST2703 is connected to the power line. Is connected to a second disable node QB2, and a source terminal thereof is connected to a power line for transmitting the second DC voltage source Vdc2.
상기 제 n 스테이지에 구비된 제 12 스위칭소자(Tr12)는 제 n-1 스테이지로부터의 스캔펄스의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n 스테이지의 제 1 디스에이블용 노드(QB1)에 제 2 직류 전압원(Vdc2)을 공급한다.The twelfth switching element Tr12 provided in the nth stage is turned on or off according to the logic state of the scan pulse from the n-1th stage, and when turned on, the first disable of the nth stage is disabled. The second DC voltage source Vdc2 is supplied to the dragon node QB1.
예를 들어, 도 30의 제 3 스테이지(ST2703)에 구비된 제 12 스위칭소자(Tr12)는 제 2 스테이지(ST2702)로부터의 제 2 스캔펄스(Vout2)의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)에 제 2 직류 전압원(Vdc2)을 공급한다.For example, the twelfth switching element Tr12 included in the third stage ST2703 of FIG. 30 is turned on or turned on depending on the logic state of the second scan pulse Vout2 from the second stage ST2702. When turned off, the second DC voltage source Vdc2 is supplied to the first disable node QB1 of the third stage ST2703.
한편, 상기 각 스테이지는 다음과 같은 회로 구성을 가질 수 있다.On the other hand, each stage may have a circuit configuration as follows.
도 31은 도 27의 제 3 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.FIG. 31 is a diagram illustrating still another circuit configuration of the node controller provided in the third stage of FIG. 27.
각 스테이지는, 도 31에 도시된 바와 같이, 제 1 내지 제 10 스위칭소자(Tr1 내지 Tr10)를 포함한다.Each stage includes first to tenth switching elements Tr1 to Tr10 as shown in FIG. 31.
여기서, 도 31d 도시된 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4)는 도 29a 및 도 29b의 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4)와 동일한 역할을 하므로, 이에 대한 설명은 생략한다.Here, since the first to fourth switching devices Tr1 to Tr4 illustrated in FIG. 31D play the same role as the first to fourth switching devices Tr1 to Tr4 of FIGS. 29A and 29B, description thereof will be omitted.
또한, 도 31에 도시된 제 7 스위칭소자(Tr7)는 도 29a 및 도 29b의 제 8 스위칭소자(Tr8)와 동일한 역할을 하고, 도 31에 도시된 제 8 스위칭소자(Tr8)는 도 29a 및 도 29b의 제 9 스위칭소자(Tr9)와 동일한 역할을 하고, 도 31에 도시된 제 9 스위칭소자(Tr9)는 도 30의 제 11 스위칭소자(Tr11)와 동일한 역할을 하고, 도 31에 도시된 제 10 스위칭소자(Tr10)는 도 30의 제 12 스위칭소자(Tr12)와 동일한 역할을 하므로, 이들에 대한 설명은 생략한다.In addition, the seventh switching device Tr7 illustrated in FIG. 31 plays the same role as the eighth switching device Tr8 of FIGS. 29A and 29B, and the eighth switching device Tr8 illustrated in FIG. 31 is illustrated in FIGS. 29A and 29B. 29B plays the same role as the ninth switching device Tr9, and the ninth switching device Tr9 shown in FIG. 31 plays the same role as the eleventh switching device Tr11 of FIG. 30, and is shown in FIG. 31. Since the tenth switching device Tr10 plays the same role as the twelfth switching device Tr12 of FIG. 30, description thereof will be omitted.
제 n 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)(또는 제 2 교류 전압원(Vac2))의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n 스테이지의 제 1 디스에이블용 노드(QB1)에 상기 제 1 교류 전압원(Vac1)(또는 제 2 교루 전압원)을 공급한다.The fifth switching device Tr5 provided in the nth stage is turned on or turned off according to the logic state of the first AC voltage source Vac1 (or the second AC voltage source Vac2), and when turned on, the fifth switching device Tr5 is turned on. The first AC voltage source Vac1 (or the second through voltage source) is supplied to the first disable node QB1 of the n stage.
예를 들어, 도 31의 제 3 스테이지(ST2703)에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)에 상기 제 1 교류 전압원(Vac1)을 공급한다.For example, the fifth switching device Tr5 provided in the third stage ST2703 of FIG. 31 is turned on or turned off according to the logic state of the first AC voltage source Vac1, and when turned on, the fifth switching device Tr5 is turned on. The first AC voltage source Vac1 is supplied to the first disable node QB1 of the third stage ST2703.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자 및 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)에 접속된다.To this end, the gate terminal and the drain terminal of the fifth switching device Tr5 included in the third stage ST2703 are connected to a power line for transmitting the first AC voltage source Vac1, and the source terminal of the third stage ST2703 is connected to the third terminal ST2703. It is connected to the first disable node QB1 of the stage ST2703.
제 n 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 n+1 스테이지로부터의 스캔펄스의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n 스테이지의 제 1 디스에이블용 노드(QB1)에 제 1 교류 전압원(Vac1)(또는 제 2 교류 전압원(Vac2))을 공급한다.The sixth switching device Tr6 provided in the nth stage is turned on or turned off according to the logic state of the scan pulse from the n + 1th stage, and when turned on, the first switching device for the first disablement of the nth stage is performed. The first AC voltage source Vac1 (or the second AC voltage source Vac2) is supplied to the node QB1.
예를 들어, 도 31의 제 3 스테이지(ST2703)에 구비된 제 6 스위칭소자(Tr6)는 제 4 스테이지(ST2704)로부터의 제 4 스캔펄스(Vout4)의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노 드(QB1)에 제 1 교류 전압원(Vac1)을 공급한다.For example, the sixth switching device Tr6 included in the third stage ST2703 of FIG. 31 is turned on or turned on according to the logic state of the fourth scan pulse Vout4 from the fourth stage ST2704. When turned off, the first AC voltage source Vac1 is supplied to the first disable node QB1 of the third stage ST2703.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 제 4 스테이지(ST2704)의 출력단자에 접속되며, 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)에 접속된다.To this end, the gate terminal of the sixth switching device Tr6 provided in the third stage ST2703 is connected to the output terminal of the fourth stage ST2704, and the drain terminal transmits the first AC voltage source Vac1. The source terminal is connected to the first disable node QB1 of the third stage ST2703.
이하, 본 발명의 제 7 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.Hereinafter, the shift register according to the seventh embodiment of the present invention will be described in detail.
도 32는 본 발명의 제 7 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 33a 및 도 33b는 도 32의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다.32 is a diagram illustrating a shift register according to a seventh embodiment of the present invention, and FIGS. 33A and 33B are diagrams illustrating waveforms of an input signal supplied to each stage of FIG. 32 and an output signal output from each stage.
본 발명의 제 7 실시예에 따른 쉬프트 레지스터는, 도 32에 도시된 바와 같이, 다수의 스테이지(ST3201, ST3202, ST3203, ...)를 가진다.The shift register according to the seventh embodiment of the present invention has a plurality of stages ST3201, ST3202, ST3203, ... as shown in FIG.
여기서, 각 스테이지(ST3201, ST3202, ST3203, ...)의 구성은 제 6 실시예의 그것과 동일하며, 단지 각 스테이지(ST3201, ST3202, ST3203, ...)간의 접속관계가 다르므로 이 접속관계에 대하여 설명하기로 한다.Here, the configuration of each stage ST3201, ST3202, ST3203, ... is the same as that of the sixth embodiment, and only this connection relationship is different between the stages ST3201, ST3202, ST3203, .... This will be described.
제 n 스테이지는 제 n-2 스테이지로부터의 스캔펄스에 응답하여 인에이블되며, 제 n+1 스테이지로부터의 제 n+2 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다.The nth stage is enabled in response to the scan pulse from the n-2 stage, and is disabled in response to the scan pulse from the n + 2 stage from the n + 1 stage.
한편, 제 1 스테이지(ST3201)의 두 번째 전단에는 스테이지가 존재하지 않는다. 따라서, 상기 제 1 스테이지(ST3201)는 타이밍 콘트롤러로부터의 제 1 스타 트 펄스(Vst1)에 응답하여 인에이블된다. On the other hand, the stage does not exist in the second front end of the first stage ST3201. Therefore, the first stage ST3201 is enabled in response to the first start pulse Vst1 from the timing controller.
또한, 제 2 스테이지(ST3202)의 두 번째 전단에도 스테이지가 존재하지 않는다. 따라서, 상기 제 2 스테이지(ST3202)는 타이밍 콘트롤러로부터의 제 2 스타트 펄스(Vst2)에 응답하여 인에이블된다.In addition, the stage does not exist in the second front end of the second stage ST3202. Accordingly, the second stage ST3202 is enabled in response to the second start pulse Vst2 from the timing controller.
한편, 각 스테이지는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 공급받는다, 서로 인접한 기간에 출력되는 클럭펄스들간이 일정 기간동안 동시에 액티브 상태를 유지한다. 즉, 서로 인접한 기간에 출력되는 클럭펄스가 일정 기간 동안 동시에 하이 상태를 나타낸다.On the other hand, each stage is supplied with the first to fourth clock pulses CLK1 to CLK4, and the clock pulses output in adjacent periods are simultaneously maintained for a predetermined period. In other words, clock pulses output in adjacent periods are simultaneously in a high state for a predetermined period.
따라서, 인접한 스테이지간에 출력되는 스캔펄스들도 일정 기간동안 동시에 하이 상태를 나타낸다.Accordingly, scan pulses output between adjacent stages also exhibit high states for a certain period of time.
이와 같이 구성된 스테이지를 갖는 쉬프트 레지스터의 동작을 설명하면 다음과 같다.The operation of the shift register having the stage configured as described above is as follows.
먼저, 도 33a를 참조하여 제 1 프레임 기간동안의 동작을 설명한다. 상기 제 1 프레임 기간동안에 제 1 교류 전압원(Vac1)은 하이 상태로 유지되고, 제 2 교류 전압원(Vac2)이 로우 상태로 유지된다.First, the operation during the first frame period will be described with reference to FIG. 33A. During the first frame period, the first AC voltage source Vac1 is kept high and the second AC voltage source Vac2 is kept low.
제 1 초기 기간(T0A)에 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst1)에 의해 제 1 스테이지(ST3201)가 인에이블된다. 즉, 상기 제 1 초기 기간(T0A)에 상기 제 1 스테이지(ST3201)의 인에이블용 노드(Q)가 제 1 직류 전압원(Vdc1)으로 충전되고, 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 제 2 직류 전압원(Vdc2)으로 방전된다.In the first initial period T0A, the first stage ST3201 is enabled by the first start pulse Vst1 from the timing controller. That is, in the first initial period T0A, the enabling node Q of the first stage ST3201 is charged with the first DC voltage source Vdc1, and the first and second disable nodes QB1, QB2) is discharged to the second DC voltage source Vdc2.
이에 따라, 상기 제 1 초기 기간(T0A)에 상기 제 1 스테이지(ST3201)에 구비된 풀업 스위칭소자(Tru)는 턴-온되고, 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)는 모두 턴-오프된다.Accordingly, in the first initial period T0A, the pull-up switching device Tru included in the first stage ST3201 is turned on, and both the first and second pull-down switching devices Trd1 and Trd2 are turned on. -Off.
한편, 상기 제 1 스테이지(ST3201)의 제 2 디스에이블용 노드(QB2)와 제 2 스테이지(ST3202)의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 접속되므로, 상기 제 1 스테이지(ST3201)의 제 2 디스에이블용 노드(QB2)와 제 2 스테이지(ST3202)의 제 1 디스에이블용 노드(QB1)가 동일한 전압으로 방전된다. 즉, 초기 기간(T0)에 상기 제 2 스테이지(ST3202)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.Meanwhile, since the second disable node QB2 of the first stage ST3201 and the first disable node QB1 of the second stage ST3202 are electrically connected to each other, the first stage ST3201 The second disable node QB2 and the first disable node QB1 of the second stage ST3202 are discharged to the same voltage. That is, in the initial period T0, the first disable node QB1 of the second stage ST3202 is also discharged to the second DC voltage source Vdc2.
요약하면, 제 1 초기 기간(T0A)에 제 1 스테이지(ST3201)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 1 스테이지(ST3201)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 2 스테이지(ST3202)의 제 1 디스에이블용 노드(QB1)가 방전된다.In summary, the enable node Q of the first stage ST3201 is charged in the first initial period T0A. The first and second disable nodes QB1 and QB2 of the first stage ST3201 and the first disable node QB1 of the second stage ST3202 are discharged.
이후, 제 2 초기 기간(T0B)에 타이밍 콘트롤러로부터의 제 2 스타트 펄스(Vst2)에 의해 제 2 스테이지(ST3202)가 인에이블된다. 즉, 상기 제 2 초기 기간(T0B)에 상기 제 2 스테이지(ST3202)의 인에이블용 노드(Q)가 제 1 직류 전압원(Vdc1)으로 충전되고, 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 제 2 직류 전압원(Vdc2)으로 방전된다.Thereafter, the second stage ST3202 is enabled by the second start pulse Vst2 from the timing controller in the second initial period T0B. That is, in the second initial period T0B, the enabling node Q of the second stage ST3202 is charged with the first DC voltage source Vdc1, and the first and second disable nodes QB1, QB2) is discharged to the second DC voltage source Vdc2.
이에 따라, 상기 제 2 초기 기간(T0B)에 상기 제 2 스테이지(ST3202)에 구비된 풀업 스위칭소자(Tru)는 턴-온되고, 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)는 모두 턴-오프된다.Accordingly, in the second initial period T0B, the pull-up switching device Tru included in the second stage ST3202 is turned on, and both of the first and second pull-down switching devices Trd1 and Trd2 are turned on. -Off.
한편, 상기 제 2 스테이지(ST3202)의 제 2 디스에이블용 노드(QB2)와 제 3 스테이지(ST3203)의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 접속되므로, 상기 제 2 스테이지(ST3202)의 제 2 디스에이블용 노드(QB2)와 제 3 스테이지(ST3203)의 제 1 디스에이블용 노드(QB1)가 동일한 전압으로 방전된다. 즉, 제 2 초기 기간(T0B)에 상기 제 3 스테이지(ST3203)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.Meanwhile, since the second disable node QB2 of the second stage ST3202 and the first disable node QB1 of the third stage ST3203 are electrically connected to each other, the second stage ST3202 The second disable node QB2 and the first disable node QB1 of the third stage ST3203 are discharged to the same voltage. That is, in the second initial period T0B, the first disable node QB1 of the third stage ST3203 is also discharged to the second DC voltage source Vdc2.
이후, 제 1 기간(T1)에 제 1 클럭펄스(CLK1)가 상기 제 1 스테이지(ST3201)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인 및 제 3 스테이지(ST3203)에 공급한다.Thereafter, the first clock pulse CLK1 is supplied to the pull-up switching device Tru provided in the first stage ST3201 in the first period T1. Then, the pull-up switching device Tru outputs the first scan pulse Vout1 and supplies it to the first gate line and the third stage ST3203.
따라서, 상기 제 1 기간(T1)에 제 1 게이트 라인이 구동됨과 아울러, 상기 제 3 스테이지(ST3203)가 인에이블된다.Therefore, the first gate line is driven in the first period T1, and the third stage ST3203 is enabled.
즉, 상기 제 3 스테이지(ST3203)의 인에이블용 노드(Q)가 제 1 직류 전압원(Vdc1)으로 충전되고, 상기 제 3 스테이지(ST3203)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 제 2 직류 전압원(Vdc2)으로 방전된다. That is, the enable node Q of the third stage ST3203 is charged with the first DC voltage source Vdc1, and the first and second disable nodes QB1 and QB2 of the third stage ST3203 are charged. ) Is discharged to the second DC voltage source Vdc2.
이에 따라, 상기 제 1 기간(T1)에 상기 제 3 스테이지(ST3203)에 구비된 풀업 스위칭소자(Tru)는 턴-온되고, 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)는 모두 턴-오프된다.Accordingly, the pull-up switching device Tru provided in the third stage ST3203 is turned on in the first period T1, and both the first and second pull-down switching devices Trd1 and Trd2 are turned on. Is off.
한편, 상기 제 3 스테이지(ST3203)의 제 2 디스에이블용 노드(QB2)와 제 4 스테이지(ST3204)의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 접속되므로, 상기 제 3 스테이지(ST3203)의 제 2 디스에이블용 노드(QB2)와 제 4 스테이지(ST3204)의 제 1 디스에이블용 노드(QB1)가 동일한 전압으로 방전된다. 즉, 제 1 기간(T1)에 상기 제 4 스테이지(ST3204)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.Meanwhile, since the second disable node QB2 of the third stage ST3203 and the first disable node QB1 of the fourth stage ST3204 are electrically connected to each other, the third stage ST3203 The second disable node QB2 and the first disable node QB1 of the fourth stage ST3204 are discharged to the same voltage. That is, in the first period T1, the first disable node QB1 of the fourth stage ST3204 is also discharged to the second DC voltage source Vdc2.
요약하면, 제 1 기간(T1)에 제 3 스테이지(ST3203)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 3 스테이지(ST3203)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 4 스테이지(ST3204)의 제 1 디스에이블용 노드(QB1)가 방전된다.In summary, the enable node Q of the third stage ST3203 is charged in the first period T1. The first and second disable nodes QB1 and QB2 of the third stage ST3203 and the first disable node QB1 of the fourth stage ST3204 are discharged.
이후, 제 2 기간(T2)에 제 2 클럭펄스(CLK2)가 상기 제 2 스테이지(ST3202)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 2 스캔펄스(Vout2)를 출력하고, 이를 제 2 게이트 라인 및 제 4 스테이지(ST3204)에 공급한다.Thereafter, in the second period T2, the second clock pulse CLK2 is supplied to the pull-up switching device Tru provided in the second stage ST3202. Then, the pull-up switching device Tru outputs the second scan pulse Vout2 and supplies it to the second gate line and the fourth stage ST3204.
따라서, 상기 제 2 기간(T2)에 제 2 게이트 라인이 구동됨과 아울러, 상기 제 4 스테이지(ST3204)가 인에이블된다. Accordingly, the second gate line is driven in the second period T2, and the fourth stage ST3204 is enabled.
이에 따라, 상기 제 2 기간(T2)에 상기 제 4 스테이지(ST3204)에 구비된 풀업 스위칭소자(Tru)는 턴-온되고, 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)는 모두 턴-오프된다.Accordingly, in the second period T2, the pull-up switching device Tru included in the fourth stage ST3204 is turned on, and both the first and second pull-down switching devices Trd1 and Trd2 are turned on. Is off.
한편, 상기 제 4 스테이지(ST3204)의 제 2 디스에이블용 노드(QB2)와 제 5 스테이지(ST3205)의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 접속되므로, 상기 제 4 스테이지(ST3204)의 제 2 디스에이블용 노드(QB2)와 제 5 스테이지(ST3205)의 제 1 디스에이블용 노드(QB1)가 동일한 전압으로 방전된다. 즉, 제 2 기간(T2)에 상기 제 5 스테이지(ST3205)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.Meanwhile, since the second disable node QB2 of the fourth stage ST3204 and the first disable node QB1 of the fifth stage ST3205 are electrically connected to each other, the fourth stage ST3204 The second disable node QB2 and the first disable node QB1 of the fifth stage ST3205 are discharged to the same voltage. That is, in the second period T2, the first disable node QB1 of the fifth stage ST3205 is also discharged to the second DC voltage source Vdc2.
요약하면, 제 2 기간(T2)에 제 4 스테이지(ST3204)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 4 스테이지(ST3204)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 5 스테이지(ST3205)의 제 1 디스에이블용 노드(QB1)가 방전된다.In summary, the enable node Q of the fourth stage ST3204 is charged in the second period T2. The first and second disable nodes QB1 and QB2 of the fourth stage ST3204 and the first disable node QB1 of the fifth stage ST3205 are discharged.
이후, 제 3 기간(T3)에 제 3 클럭펄스(CLK3)가 상기 제 3 스테이지(ST3203)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 3 스캔펄스(Vout3)를 출력하고, 이를 제 3 게이트 라인, 제 5 스테이지(ST3205), 및 제 1 스테이지(ST3201)에 공급한다.Thereafter, the third clock pulse CLK3 is supplied to the pull-up switching device Tru provided in the third stage ST3203 in the third period T3. Then, the pull-up switching device Tru outputs the third scan pulse Vout3 and supplies it to the third gate line, the fifth stage ST3205, and the first stage ST3201.
따라서, 상기 제 3 기간(T3)에 제 3 게이트 라인이 구동됨과 아울러, 상기 제 5 스테이지(ST3205)가 인에이블된다. 또한, 상기 제 1 스테이지(ST3201)가 디스에이블된다. 즉, 상기 제 1 스테이지(ST3201)의 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)가 제 2 직류 전압원(Vdc2)으로 방전되고, 상기 제 1 스테이지(ST3201)의 제 1 디스에이블용 노드(QB1)가 제 1 교류 전압원(Vac1)으로 충전된다. 다시말하면, 기수번째 스테이지(ST2701, ST2703, ST2705, ...)인 제 1 스테이지(ST3201)에는 제 1 교류 전압원(Vac1)이 공급되는데, 이 제 1 교류 전압원(Vac1)은 제 1 프레임 기간동안 하이 상태이므로 상기 제 1 스테이지(ST3201)가 디스에이 블될 때 상기 제 1 스테이지(ST3201)의 제 1 디스에이블용 노드(QB1)만 충전상태로 유지된다.Accordingly, the third gate line is driven in the third period T3 and the fifth stage ST3205 is enabled. In addition, the first stage ST3201 is disabled. That is, the enable node Q and the second disable node QB2 of the first stage ST3201 are discharged to the second DC voltage source Vdc2, and the first disc of the first stage ST3201 is discharged. The enable node QB1 is charged with the first AC voltage source Vac1. In other words, the first AC voltage source Vac1 is supplied to the first stage ST3201 which is the odd stage ST2701, ST2703, ST2705, ..., and the first AC voltage source Vac1 is supplied during the first frame period. Since the state is high, only the first disable node QB1 of the first stage ST3201 is maintained in the charged state when the first stage ST3201 is disabled.
요약하면, 제 3 기간(T3)에 제 5 스테이지(ST3205)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 5 스테이지(ST3205)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 6 스테이지(ST3206)의 제 1 디스에이블용 노드(QB1)가 방전된다. 또한, 제 1 스테이지(ST3201)의 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)가 방전되고, 제 1 디스에이블용 노드(QB1)가 충전된다.In summary, the enable node Q of the fifth stage ST3205 is charged in the third period T3. The first and second disable nodes QB1 and QB2 of the fifth stage ST3205 and the first disable node QB1 of the sixth stage ST3206 are discharged. In addition, the enable node Q and the second disable node QB2 of the first stage ST3201 are discharged, and the first disable node QB1 is charged.
이후, 제 4 기간(T4)에 제 4 클럭펄스(CLK4)가 상기 제 4 스테이지(ST3204)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 4 스캔펄스(Vout4)를 출력하고, 이를 제 4 게이트 라인, 제 6 스테이지(ST3206), 및 제 2 스테이지(ST3202)에 공급한다.Thereafter, the fourth clock pulse CLK4 is supplied to the pull-up switching device Tru provided in the fourth stage ST3204 in the fourth period T4. Then, the pull-up switching device Tru outputs the fourth scan pulse Vout4 and supplies it to the fourth gate line, the sixth stage ST3206, and the second stage ST3202.
따라서, 상기 제 4 기간(T4)에 제 4 게이트 라인이 구동됨과 아울러, 상기 제 6 스테이지(ST3206)가 인에이블된다. 또한, 상기 제 2 스테이지(ST3202)가 디스에이블된다. 즉, 상기 제 2 스테이지(ST3202)의 인에이블용 노드(Q), 제 1 디스에이블용 노드(QB1), 및 제 2 디스에이블용 노드(QB2)가 모두 방전된다. 다시말하면, 우수번째 스테이지(ST2702, ST2704, ST2706, ...)인 제 2 스테이지(ST3202)에는 제 2 교류 전압원(Vac2)이 공급되는데, 이 제 2 교류 전압원(Vac2)은 제 1 프레임 기간동안 로우 상태이므로 상기 제 2 스테이지(ST3202)가 디스에이블될 때 상기 제 2 스테이지(ST3202)의 모든 노드(Q, QB1, QB2)가 방전된다.Accordingly, the fourth gate line is driven in the fourth period T4, and the sixth stage ST3206 is enabled. In addition, the second stage ST3202 is disabled. That is, the enable node Q, the first disable node QB1, and the second disable node QB2 of the second stage ST3202 are all discharged. In other words, a second AC voltage source Vac2 is supplied to the second stage ST3202 which is the even-numbered stages ST2702, ST2704, ST2706,..., And the second AC voltage source Vac2 is supplied during the first frame period. Since the state is low, all the nodes Q, QB1, and QB2 of the second stage ST3202 are discharged when the second stage ST3202 is disabled.
요약하면, 제 4 기간(T4)에 제 6 스테이지(ST3206)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 6 스테이지(ST3206)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 7 스테이지의 제 1 디스에이블용 노드(QB1)가 방전된다. 또한, 제 2 스테이지(ST3202)의 모든 노드(Q, QB1, QB2)가 방전된다.In summary, the enable node Q of the sixth stage ST3206 is charged in the fourth period T4. The first and second disable nodes QB1 and QB2 of the sixth stage ST3206 and the first disable node QB1 of the seventh stage are discharged. In addition, all the nodes Q, QB1, and QB2 of the second stage ST3202 are discharged.
이후, 제 5 기간(T5)에 제 1 클럭펄스(CLK1)가 상기 제 5 스테이지(ST3205)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 5 스캔펄스(Vout5)를 출력하고, 이를 제 5 게이트 라인, 제 7 스테이지, 및 제 3 스테이지(ST3203)에 공급한다.Thereafter, the first clock pulse CLK1 is supplied to the pull-up switching device Tru provided in the fifth stage ST3205 in the fifth period T5. Then, the pull-up switching device Tru outputs the fifth scan pulse Vout5 and supplies it to the fifth gate line, the seventh stage, and the third stage ST3203.
따라서, 상기 제 5 기간(T5)에 제 5 게이트 라인이 구동됨과 아울러, 상기 제 7 스테이지가 인에이블된다. 또한, 상기 제 3 스테이지(ST3203)가 디스에이블된다. 즉, 상기 제 3 스테이지(ST3203)의 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)가 방전되고, 제 1 디스에이블용 노드(QB1)가 충전된다. 다시말하면, 기수번째 스테이지(ST2701, ST2703, ST2705, ...)인 제 3 스테이지(ST3203)에는 제 1 교류 전압원(Vac1)이 공급되는데, 이 제 1 교류 전압원(Vac1)은 제 1 프레임 기간동안 하이 상태이므로 상기 제 3 스테이지(ST3203)가 디스에이블될 때 상기 제 3 스테이지(ST3203)의 제 1 디스에이블용 노드(QB1)만 충전상태로 유지된다.Therefore, the fifth gate line is driven in the fifth period T5 and the seventh stage is enabled. In addition, the third stage ST3203 is disabled. That is, the enable node Q and the second disable node QB2 of the third stage ST3203 are discharged, and the first disable node QB1 is charged. In other words, the first AC voltage source Vac1 is supplied to the third stage ST3203 which is the odd-numbered stages ST2701, ST2703, ST2705,... Which is supplied during the first frame period. Since the state is high, when the third stage ST3203 is disabled, only the first disable node QB1 of the third stage ST3203 is maintained in the charged state.
이때, 상기 제 5 기간(T5)에 상기 제 3 스테이지(ST3203)의 제 1 디스에이블용 노드(QB1)가 충전상태로 변경됨에 따라, 이 제 3 스테이지(ST3203)의 제 1 디스에이블용 노드(QB1)에 접속된 제 2 스테이지(ST3202)의 제 2 디스에이블용 노드(QB2)도 방전상태에서 충전상태로 변경된다.At this time, as the first disable node QB1 of the third stage ST3203 is changed to a charged state in the fifth period T5, the first disable node (3) of the third stage ST3203 is changed. The second disable node QB2 of the second stage ST3202 connected to QB1 is also changed from a discharge state to a charged state.
요약하면, 제 5 기간(T5)에 제 7 스테이지의 인에이블용 노드(Q)가 충전된 다. 그리고, 상기 제 7 스테이지의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 8 스테이지의 제 1 디스에이블용 노드(QB1)가 방전된다. 또한, 제 3 스테이지(ST3203)의 제 1 디스에이블용 노드(QB1) 및 제 2 스테이지(ST3202)의 제 2 디스에이블용 노드(QB2)가 충전된다.In summary, the enable node Q of the seventh stage is charged in the fifth period T5. The first and second disable nodes QB1 and QB2 of the seventh stage and the first disable node QB1 of the eighth stage are discharged. Further, the first disable node QB1 of the third stage ST3203 and the second disable node QB2 of the second stage ST3202 are charged.
이와 같은 방식으로 하여, 제 1 프레임 기간에 기수번째 스테이지(ST2701, ST2703, ST2705, ...)는 자신의 제 1 디스에이블용 노드(QB1)를 충전시킴으로써 디스에이블 동작을 수행한다. In this manner, the odd stages ST2701, ST2703, ST2705, ... in the first frame period perform the disable operation by charging their first disable node QB1.
그리고, 상기 제 1 프레임 기간에 우수번째 스테이지(ST2702, ST2704, ST2706, ...)는 자신의 모든 노드(Q, QB1, QB2)를 방전시킴으로써 디스에이블 동작을 수행한다. 이때, 상기 우수번째 스테이지(ST2702, ST2704, ST2706, ...)의 제 2 디스에이블용 노드(QB2)는, 자신으로부터 후단에 위치한 기수번째 스테이지(ST2701, ST2703, ST2705, ...)의 디스에이블 동작에 의해 방전상태에서 충전상태로 변화한다.In the first frame period, even-numbered stages ST2702, ST2704, ST2706, ... discharge all their nodes Q, QB1, and QB2 to perform the disable operation. At this time, the second disable node QB2 of the even-numbered stages ST2702, ST2704, ST2706,..., The discs of the odd-numbered stages ST2701, ST2703, ST2705,... The change from the discharge state to the charge state is made by the enable operation.
다음으로, 도 33b를 참조하여 제 2 프레임 기간동안의 동작을 설명한다. 상기 제 2 프레임 기간동안에 제 1 교류 전압원(Vac1)은 로우 상태로 유지되고, 제 2 교류 전압원(Vac2)이 하이 상태로 유지된다. Next, the operation during the second frame period will be described with reference to FIG. 33B. During the second frame period, the first AC voltage source Vac1 is kept low and the second AC voltage source Vac2 is kept high.
제 1 초기 기간(T0A)에 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst1)에 의해 제 1 스테이지(ST3201)가 인에이블된다. 즉, 상기 제 1 초기 기간(T0A)에 상기 제 1 스테이지(ST3201)의 인에이블용 노드(Q)가 제 1 직류 전압원(Vdc1)으로 충전되고, 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 제 2 직류 전압원(Vdc2)으로 방전된다.In the first initial period T0A, the first stage ST3201 is enabled by the first start pulse Vst1 from the timing controller. That is, in the first initial period T0A, the enabling node Q of the first stage ST3201 is charged with the first DC voltage source Vdc1, and the first and second disable nodes QB1, QB2) is discharged to the second DC voltage source Vdc2.
이에 따라, 상기 제 1 초기 기간(T0A)에 상기 제 1 스테이지(ST3201)에 구비된 풀업 스위칭소자(Tru)는 턴-온되고, 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)는 모두 턴-오프된다.Accordingly, in the first initial period T0A, the pull-up switching device Tru included in the first stage ST3201 is turned on, and both the first and second pull-down switching devices Trd1 and Trd2 are turned on. -Off.
한편, 상기 제 1 스테이지(ST3201)의 제 2 디스에이블용 노드(QB2)와 제 2 스테이지(ST3202)의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 접속되므로, 상기 제 1 스테이지(ST3201)의 제 2 디스에이블용 노드(QB2)와 제 2 스테이지(ST3202)의 제 1 디스에이블용 노드(QB1)가 동일한 전압으로 방전된다. 즉, 초기 기간(T0)에 상기 제 2 스테이지(ST3202)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.Meanwhile, since the second disable node QB2 of the first stage ST3201 and the first disable node QB1 of the second stage ST3202 are electrically connected to each other, the first stage ST3201 The second disable node QB2 and the first disable node QB1 of the second stage ST3202 are discharged to the same voltage. That is, in the initial period T0, the first disable node QB1 of the second stage ST3202 is also discharged to the second DC voltage source Vdc2.
요약하면, 제 1 초기 기간(T0A)에 제 1 스테이지(ST3201)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 1 스테이지(ST3201)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 2 스테이지(ST3202)의 제 1 디스에이블용 노드(QB1)가 방전된다.In summary, the enable node Q of the first stage ST3201 is charged in the first initial period T0A. The first and second disable nodes QB1 and QB2 of the first stage ST3201 and the first disable node QB1 of the second stage ST3202 are discharged.
이후, 제 2 초기 기간(T0B)에 타이밍 콘트롤러로부터의 제 2 스타트 펄스(Vst2)에 의해 제 2 스테이지(ST3202)가 인에이블된다. 즉, 상기 제 2 초기 기간(T0B)에 상기 제 2 스테이지(ST3202)의 인에이블용 노드(Q)가 제 1 직류 전압원(Vdc1)으로 충전되고, 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 제 2 직류 전압원(Vdc2)으로 방전된다.Thereafter, the second stage ST3202 is enabled by the second start pulse Vst2 from the timing controller in the second initial period T0B. That is, in the second initial period T0B, the enabling node Q of the second stage ST3202 is charged with the first DC voltage source Vdc1, and the first and second disable nodes QB1, QB2) is discharged to the second DC voltage source Vdc2.
이에 따라, 상기 제 2 초기 기간(T0B)에 상기 제 2 스테이지(ST3202)에 구비 된 풀업 스위칭소자(Tru)는 턴-온되고, 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)는 모두 턴-오프된다.Accordingly, in the second initial period T0B, the pull-up switching device Tru provided in the second stage ST3202 is turned on, and both the first and second pull-down switching devices Trd1 and Trd2 are turned on. -Off.
한편, 상기 제 2 스테이지(ST3202)의 제 2 디스에이블용 노드(QB2)와 제 3 스테이지(ST3203)의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 접속되므로, 상기 제 2 스테이지(ST3202)의 제 2 디스에이블용 노드(QB2)와 제 3 스테이지(ST3203)의 제 1 디스에이블용 노드(QB1)가 동일한 전압으로 방전된다. 즉, 제 2 초기 기간(T0B)에 상기 제 3 스테이지(ST3203)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.Meanwhile, since the second disable node QB2 of the second stage ST3202 and the first disable node QB1 of the third stage ST3203 are electrically connected to each other, the second stage ST3202 The second disable node QB2 and the first disable node QB1 of the third stage ST3203 are discharged to the same voltage. That is, in the second initial period T0B, the first disable node QB1 of the third stage ST3203 is also discharged to the second DC voltage source Vdc2.
이후, 제 1 기간(T1)에 제 1 클럭펄스(CLK1)가 상기 제 1 스테이지(ST3201)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인 및 제 3 스테이지(ST3203)에 공급한다.Thereafter, the first clock pulse CLK1 is supplied to the pull-up switching device Tru provided in the first stage ST3201 in the first period T1. Then, the pull-up switching device Tru outputs the first scan pulse Vout1 and supplies it to the first gate line and the third stage ST3203.
따라서, 상기 제 1 기간(T1)에 제 1 게이트 라인이 구동됨과 아울러, 상기 제 3 스테이지(ST3203)가 인에이블된다.Therefore, the first gate line is driven in the first period T1, and the third stage ST3203 is enabled.
즉, 상기 제 3 스테이지(ST3203)의 인에이블용 노드(Q)가 제 1 직류 전압원(Vdc1)으로 충전되고, 상기 제 3 스테이지(ST3203)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 제 2 직류 전압원(Vdc2)으로 방전된다. That is, the enable node Q of the third stage ST3203 is charged with the first DC voltage source Vdc1, and the first and second disable nodes QB1 and QB2 of the third stage ST3203 are charged. ) Is discharged to the second DC voltage source Vdc2.
이에 따라, 상기 제 1 기간(T1)에 상기 제 3 스테이지(ST3203)에 구비된 풀업 스위칭소자(Tru)는 턴-온되고, 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)는 모두 턴-오프된다.Accordingly, the pull-up switching device Tru provided in the third stage ST3203 is turned on in the first period T1, and both the first and second pull-down switching devices Trd1 and Trd2 are turned on. Is off.
한편, 상기 제 3 스테이지(ST3203)의 제 2 디스에이블용 노드(QB2)와 제 4 스테이지(ST3204)의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 접속되므로, 상기 제 3 스테이지(ST3203)의 제 2 디스에이블용 노드(QB2)와 제 4 스테이지(ST3204)의 제 1 디스에이블용 노드(QB1)가 동일한 전압으로 방전된다. 즉, 제 1 기간(T1)에 상기 제 4 스테이지(ST3204)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.Meanwhile, since the second disable node QB2 of the third stage ST3203 and the first disable node QB1 of the fourth stage ST3204 are electrically connected to each other, the third stage ST3203 The second disable node QB2 and the first disable node QB1 of the fourth stage ST3204 are discharged to the same voltage. That is, in the first period T1, the first disable node QB1 of the fourth stage ST3204 is also discharged to the second DC voltage source Vdc2.
요약하면, 제 1 기간(T1)에 제 3 스테이지(ST3203)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 3 스테이지(ST3203)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 4 스테이지(ST3204)의 제 1 디스에이블용 노드(QB1)가 방전된다.In summary, the enable node Q of the third stage ST3203 is charged in the first period T1. The first and second disable nodes QB1 and QB2 of the third stage ST3203 and the first disable node QB1 of the fourth stage ST3204 are discharged.
이후, 제 2 기간(T2)에 제 2 클럭펄스(CLK2)가 상기 제 2 스테이지(ST3202)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 2 스캔펄스(Vout2)를 출력하고, 이를 제 2 게이트 라인 및 제 4 스테이지(ST3204)에 공급한다.Thereafter, in the second period T2, the second clock pulse CLK2 is supplied to the pull-up switching device Tru provided in the second stage ST3202. Then, the pull-up switching device Tru outputs the second scan pulse Vout2 and supplies it to the second gate line and the fourth stage ST3204.
따라서, 상기 제 2 기간(T2)에 제 2 게이트 라인이 구동됨과 아울러, 상기 제 4 스테이지(ST3204)가 인에이블된다. Accordingly, the second gate line is driven in the second period T2, and the fourth stage ST3204 is enabled.
이에 따라, 상기 제 2 기간(T2)에 상기 제 4 스테이지(ST3204)에 구비된 풀업 스위칭소자(Tru)는 턴-온되고, 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)는 모두 턴-오프된다.Accordingly, in the second period T2, the pull-up switching device Tru included in the fourth stage ST3204 is turned on, and both the first and second pull-down switching devices Trd1 and Trd2 are turned on. Is off.
한편, 상기 제 4 스테이지(ST3204)의 제 2 디스에이블용 노드(QB2)와 제 5 스테이지(ST3205)의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 접속되므로, 상기 제 4 스테이지(ST3204)의 제 2 디스에이블용 노드(QB2)와 제 5 스테이지(ST3205)의 제 1 디스에이블용 노드(QB1)가 동일한 전압으로 방전된다. 즉, 제 2 기간(T2)에 상기 제 5 스테이지(ST3205)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.Meanwhile, since the second disable node QB2 of the fourth stage ST3204 and the first disable node QB1 of the fifth stage ST3205 are electrically connected to each other, the fourth stage ST3204 The second disable node QB2 and the first disable node QB1 of the fifth stage ST3205 are discharged to the same voltage. That is, in the second period T2, the first disable node QB1 of the fifth stage ST3205 is also discharged to the second DC voltage source Vdc2.
요약하면, 제 2 기간(T2)에 제 4 스테이지(ST3204)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 4 스테이지(ST3204)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 5 스테이지(ST3205)의 제 1 디스에이블용 노드(QB1)가 방전된다.In summary, the enable node Q of the fourth stage ST3204 is charged in the second period T2. The first and second disable nodes QB1 and QB2 of the fourth stage ST3204 and the first disable node QB1 of the fifth stage ST3205 are discharged.
이후, 제 3 기간(T3)에 제 3 클럭펄스(CLK3)가 상기 제 3 스테이지(ST3203)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 3 스캔펄스(Vout3)를 출력하고, 이를 제 3 게이트 라인, 제 5 스테이지(ST3205), 및 제 1 스테이지(ST3201)에 공급한다.Thereafter, the third clock pulse CLK3 is supplied to the pull-up switching device Tru provided in the third stage ST3203 in the third period T3. Then, the pull-up switching device Tru outputs the third scan pulse Vout3 and supplies it to the third gate line, the fifth stage ST3205, and the first stage ST3201.
따라서, 상기 제 3 기간(T3)에 제 3 게이트 라인이 구동됨과 아울러, 상기 제 5 스테이지(ST3205)가 인에이블된다. 또한, 상기 제 1 스테이지(ST3201)가 디스에이블된다. 즉, 상기 제 1 스테이지(ST3201)의 인에이블용 노드(Q), 제 1 디스에이블용 노드(QB1), 및 제 2 디스에이블용 노드(QB2)가 제 2 직류 전압원(Vdc2)으로 방전된다. 다시말하면, 기수번째 스테이지(ST2701, ST2703, ST2705, ...)인 제 1 스테이지(ST3201)에는 제 1 교류 전압원(Vac1)이 공급되는데, 이 제 1 교류 전압원(Vac1)은 제 2 프레임 기간동안 로우 상태이므로 상기 제 1 스테이지(ST3201)가 디스에이블될 때 상기 제 1 스테이지(ST3201)의 모든 노드(Q, QB1, QB2)가 방전상태를 유지한다.Accordingly, the third gate line is driven in the third period T3 and the fifth stage ST3205 is enabled. In addition, the first stage ST3201 is disabled. That is, the enable node Q, the first disable node QB1, and the second disable node QB2 of the first stage ST3201 are discharged to the second DC voltage source Vdc2. In other words, the first AC voltage source Vac1 is supplied to the first stage ST3201 which is the odd stage ST2701, ST2703, ST2705, ..., during the second frame period. Since it is a low state, when the first stage ST3201 is disabled, all nodes Q, QB1, and QB2 of the first stage ST3201 maintain a discharge state.
요약하면, 제 3 기간(T3)에 제 5 스테이지(ST3205)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 5 스테이지(ST3205)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 6 스테이지(ST3206)의 제 1 디스에이블용 노드(QB1)가 방전된다. 또한, 제 1 스테이지(ST3201)의 모든 노드(Q, QB1, QB2)가 방전된다.In summary, the enable node Q of the fifth stage ST3205 is charged in the third period T3. The first and second disable nodes QB1 and QB2 of the fifth stage ST3205 and the first disable node QB1 of the sixth stage ST3206 are discharged. In addition, all the nodes Q, QB1, and QB2 of the first stage ST3201 are discharged.
이후, 제 4 기간(T4)에 제 4 클럭펄스(CLK4)가 상기 제 4 스테이지(ST3204)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 4 스캔펄스(Vout4)를 출력하고, 이를 제 4 게이트 라인, 제 6 스테이지(ST3206), 및 제 2 스테이지(ST3202)에 공급한다.Thereafter, the fourth clock pulse CLK4 is supplied to the pull-up switching device Tru provided in the fourth stage ST3204 in the fourth period T4. Then, the pull-up switching device Tru outputs the fourth scan pulse Vout4 and supplies it to the fourth gate line, the sixth stage ST3206, and the second stage ST3202.
따라서, 상기 제 4 기간(T4)에 제 4 게이트 라인이 구동됨과 아울러, 상기 제 6 스테이지(ST3206)가 인에이블된다. 또한, 상기 제 2 스테이지(ST3202)가 디스에이블된다. 즉, 상기 제 2 스테이지(ST3202)의 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)가 방전되고, 제 1 디스에이블용 노드(QB1)가 충전된다. 다시말하면, 우수번째 스테이지(ST2702, ST2704, ST2706, ...)인 제 2 스테이지(ST3202)에는 제 2 교류 전압원(Vac2)이 공급되는데, 이 제 2 교류 전압원(Vac2)은 제 2 프레임 기간동안 하이 상태이므로 상기 제 2 스테이지(ST3202)가 디스에이블될 때 상기 제 2 스테이지(ST3202)의 제 1 디스에이블용 노드(QB1)만 충전된다.Accordingly, the fourth gate line is driven in the fourth period T4, and the sixth stage ST3206 is enabled. In addition, the second stage ST3202 is disabled. That is, the enable node Q and the second disable node QB2 of the second stage ST3202 are discharged, and the first disable node QB1 is charged. In other words, a second AC voltage source Vac2 is supplied to the second stage ST3202 which is the even-numbered stages ST2702, ST2704, ST2706,..., And the second AC voltage source Vac2 is supplied during the second frame period. Since it is a high state, only the first disable node QB1 of the second stage ST3202 is charged when the second stage ST3202 is disabled.
이때, 상기 제 4 기간(T4)에 상기 제 2 스테이지(ST3202)의 제 1 디스에이블용 노드(QB1)가 충전상태로 변경됨에 따라, 이 제 2 스테이지(ST3202)의 제 1 디스 에이블용 노드(QB1)에 접속된 제 1 스테이지(ST3201)의 제 2 디스에이블용 노드(QB2)도 방전상태에서 충전상태로 변경된다.At this time, as the first disable node QB1 of the second stage ST3202 is changed to a charged state in the fourth period T4, the first disable node (ie, the first disable node of the second stage ST3202). The second disable node QB2 of the first stage ST3201 connected to QB1 is also changed from a discharge state to a charged state.
요약하면, 제 4 기간(T4)에 제 6 스테이지(ST3206)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 6 스테이지(ST3206)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 7 스테이지의 제 1 디스에이블용 노드(QB1)가 방전된다. 또한, 제 2 스테이지(ST3202)의 제 1 디스에이블용 노드(QB1) 및 제 1 스테이지(ST3201)의 제 2 디스에이블용 노드(QB2)가 충전된다.In summary, the enable node Q of the sixth stage ST3206 is charged in the fourth period T4. The first and second disable nodes QB1 and QB2 of the sixth stage ST3206 and the first disable node QB1 of the seventh stage are discharged. Also, the first disable node QB1 of the second stage ST3202 and the second disable node QB2 of the first stage ST3201 are charged.
이후, 제 5 기간(T5)에 제 1 클럭펄스(CLK1)가 상기 제 5 스테이지(ST3205)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 5 스캔펄스(Vout5)를 출력하고, 이를 제 5 게이트 라인, 제 7 스테이지, 및 제 3 스테이지(ST3203)에 공급한다.Thereafter, the first clock pulse CLK1 is supplied to the pull-up switching device Tru provided in the fifth stage ST3205 in the fifth period T5. Then, the pull-up switching device Tru outputs the fifth scan pulse Vout5 and supplies it to the fifth gate line, the seventh stage, and the third stage ST3203.
따라서, 상기 제 5 기간(T5)에 제 5 게이트 라인이 구동됨과 아울러, 상기 제 7 스테이지가 인에이블된다. 또한, 상기 제 3 스테이지(ST3203)가 디스에이블된다. 즉, 상기 제 3 스테이지(ST3203)의 인에이블용 노드(Q), 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 방전된다. 다시말하면, 기수번째 스테이지(ST2701, ST2703, ST2705, ...)인 제 3 스테이지(ST3203)에는 제 1 교류 전압원(Vac1)이 공급되는데, 이 제 1 교류 전압원(Vac1)은 제 2 프레임 기간동안 로우 상태이므로 상기 제 3 스테이지(ST3203)가 디스에이블될 때 상기 제 3 스테이지(ST3203)의 모든 노드(Q, QB1, QB2)가 방전상태로 유지된다.Therefore, the fifth gate line is driven in the fifth period T5 and the seventh stage is enabled. In addition, the third stage ST3203 is disabled. That is, the enable node Q and the first and second disable nodes QB1 and QB2 of the third stage ST3203 are discharged. In other words, the first AC voltage source Vac1 is supplied to the third stage ST3203 which is the odd-numbered stages ST2701, ST2703, ST2705, ... during the second frame period. Since it is a low state, when the third stage ST3203 is disabled, all nodes Q, QB1, and QB2 of the third stage ST3203 are kept in a discharged state.
요약하면, 제 5 기간(T5)에 제 7 스테이지의 인에이블용 노드(Q)가 충전된 다. 그리고, 상기 제 7 스테이지의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 8 스테이지의 제 1 디스에이블용 노드(QB1)가 방전된다. 또한, 제 3 스테이지(ST3203)의 모든 노드(Q, QB1, QB2)가 방전된다.In summary, the enable node Q of the seventh stage is charged in the fifth period T5. The first and second disable nodes QB1 and QB2 of the seventh stage and the first disable node QB1 of the eighth stage are discharged. In addition, all the nodes Q, QB1, and QB2 of the third stage ST3203 are discharged.
이와 같은 방식으로 하여, 제 2 프레임 기간에 우수번째 스테이지(ST2702, ST2704, ST2706, ...)는 자신의 제 1 디스에이블용 노드(QB1)를 충전시킴으로써 디스에이블 동작을 수행한다. In this manner, the even-numbered stages ST2702, ST2704, ST2706, ... in the second frame period perform the disable operation by charging their first disable node QB1.
그리고, 상기 제 2 프레임 기간에 기수번째 스테이지(ST2701, ST2703, ST2705, ...)는 자신의 모든 노드(Q, QB1, QB2)를 방전시킴으로써 디스에이블 동작을 수행한다. 이때, 상기 기수번째 스테이지(ST2701, ST2703, ST2705, ...)의 제 2 디스에이블용 노드(QB2)는, 자신으로부터 후단에 위치한 우수번째 스테이지(ST2702, ST2704, ST2706, ...)의 디스에이블 동작에 의해 방전상태에서 충전상태로 변화한다.In the second frame period, the odd-numbered stages ST2701, ST2703, ST2705, ... discharge all their nodes Q, QB1, and QB2 to perform the disable operation. At this time, the second disable node QB2 of the odd stages ST2701, ST2703, ST2705, ... is the disc of the even-numbered stages ST2702, ST2704, ST2706,. The change from the discharge state to the charge state is made by the enable operation.
여기서, 상기 각 스테이지에 구비된 각 노드 제어부(3205)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.Herein, the configuration of each
도 34a 및 도 34b는 도 32의 제 1 내지 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면이다.34A and 34B are diagrams illustrating a circuit configuration of the node controller provided in the first to fourth stages of FIG. 32.
먼저, 각 스테이지들에 구비된 노드 제어부(3205)는, 도 34a 및 도 34b에 도시된 바와 같이, 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)를 갖는다.First, the
도 34a 및 도 34b에 도시된 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)는 도 29a 및 도 29b에 도시된 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)와 동일하다.The first to ninth switching elements Tr1 to Tr9 shown in FIGS. 34A and 34B are the same as the first to ninth switching elements Tr1 to Tr9 shown in FIGS. 29A and 29B.
단, 도 34a 및 도 34b에 도시된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 두 번째 전단 스테이지로부터의 스캔펄스에 의해 제어되며, 제 4 스위칭소자(Tr4)는 두 번째 다음단 스테이지로부터의 스캔펄스에 의해 제어된다.34A and 34B, however, the first and eighth switching elements Tr1 and Tr8 are controlled by the scan pulses from the second front stage, and the fourth switching element Tr4 is controlled from the second next stage. It is controlled by the scan pulse of.
즉, 제 n 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 n-2 스테이지로부터의 스캔펄스의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n-2 스테이지의 인에이블용 노드(Q)에 제 1 직류 전압원(Vdc1)을 공급한다. That is, the first switching device Tr1 provided in the n-th stage is turned on or off according to the logic state of the scan pulse from the n-th stage, and when turned on, the first switching element Tr1 is turned off. The first DC voltage source Vdc1 is supplied to the node Q for the enable.
예를 들어, 도 34b의 제 3 스테이지(ST3203)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST3201)로부터의 제 1 스캔펄스(Vout1)의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST3203)의 인에이블용 노드(Q)에 제 1 직류 전압원(Vdc1)을 공급한다. For example, the first switching device Tr1 included in the third stage ST3203 of FIG. 34B is turned on or turned on according to the logic state of the first scan pulse Vout1 from the first stage ST3201. When turned off, the first DC voltage source Vdc1 is supplied to the enabling node Q of the third stage ST3203 at turn-on.
이를 위해, 상기 제 3 스테이지(ST3203)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스테이지(ST3201)의 출력단자에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST3203)의 인에이블용 노드(Q)에 접속된다.To this end, the gate terminal of the first switching device Tr1 provided in the third stage ST3203 is connected to the output terminal of the first stage ST3201, and the drain terminal transmits the first DC voltage source Vdc1. The source terminal is connected to the enable node Q of the third stage ST3203.
상기 제 n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 n+2 스테이지로부터의 스캔펄스의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n 스테이지의 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급한다.The fourth switching device Tr4 provided in the nth stage is turned on or off according to the logic state of the scan pulse from the n + 2th stage, and the node for enabling the nth stage is turned on when the fourth switching element Tr4 is turned on. The second DC voltage source Vdc2 is supplied to (Q).
예를들어, 도 34b의 제 3 스테이지(ST3203)에 구비된 제 4 스위칭소자(Tr4)는 제 5 스테이지(ST3205)로부터의 스캔펄스의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST3203)의 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급한다.For example, the fourth switching device Tr4 included in the third stage ST3203 of FIG. 34B is turned on or turned off according to the logic state of the scan pulse from the fifth stage ST3205. When turned on, the second DC voltage source Vdc2 is supplied to the enabling node Q of the third stage ST3203.
이를 위해, 상기 제 3 스테이지(ST3203)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 5 스테이지(ST3205)의 출력단자에 접속되며, 드레인단자는 상기 제 3 스테이지(ST3203)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the fourth switching device Tr4 provided in the third stage ST3203 is connected to the output terminal of the fifth stage ST3205, and the drain terminal of the third stage ST3203 is connected to the output terminal of the third stage ST3203. It is connected to the enable node Q, and a source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
상기 제 n 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 n-2 스테이지로부터의 스캔펄스의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n 스테이지의 제 2 디스에이블용 노드(QB2)에 제 2 직류 전압원(Vdc2)을 공급한다.The eighth switching device Tr8 provided in the nth stage is turned on or off according to the logic state of the scan pulse from the n-2th stage, and when turned on, the second disable of the nth stage is disabled. The second DC voltage source Vdc2 is supplied to the dragon node QB2.
예를들어, 도 34의 제 3 스테이지(ST3203)에 구비된 제 8 스위칭소자(Tr8)는 제 1 스테이지(ST3201)로부터의 제 1 스캔펄스(Vout1)의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST3203)의 제 2 디스에이블용 노드(QB2)에 제 2 직류 전압원(Vdc2)을 공급한다.For example, the eighth switching device Tr8 included in the third stage ST3203 of FIG. 34 is turned on or turned on depending on the logic state of the first scan pulse Vout1 from the first stage ST3201. When turned off, the second DC voltage source Vdc2 is supplied to the second disable node QB2 of the third stage ST3203.
이를 위해, 상기 제 3 스테이지(ST3203)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 1 스테이지(ST3201)의 출력단자에 접속되며, 드레인단자는 상기 제 3 스테이지(ST3203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the eighth switching device Tr8 provided in the third stage ST3203 is connected to the output terminal of the first stage ST3201, and the drain terminal of the
한편, 제 1 스테이지(ST3201)의 두 번째 전단 및 제 2 스테이지(ST3202)의 두 번째 전단에는 스테이지가 존재하지 않으므로, 상기 제 1 스테이지(ST3201)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 타이밍 콘트롤러로부터의 제 1 및 제 2 스타트 펄스(Vst1, Vst2)를 공급받아 턴-온 또는 턴-오프된다.On the other hand, since the stage does not exist in the second front end of the first stage ST3201 and the second front end of the second stage ST3202, the first and eighth switching elements Tr1, which are provided in the first stage ST3201, Tr8 is turned on or off by receiving the first and second start pulses Vst1 and Vst2 from the timing controller.
그리고, 상기 스테이지들 중 기수번째 스테이지(ST2701, ST2703, ST2705, ...)에 구비된 제 5 스위칭소자(Tr5)에는 제 1 교류 전압원(Vac1)이 공급되고, 우수번째 스테이지(ST2702, ST2704, ST2706, ...)에 구비된 제 5 스위칭소자(Tr5)에는 제 2 교류 전압원(Vac2)이 공급된다.The first AC voltage source Vac1 is supplied to the fifth switching device Tr5 provided in the odd stages ST2701, ST2703, ST2705, ... among the stages, and the even-numbered stages ST2702, ST2704, The second AC voltage source Vac2 is supplied to the fifth switching device Tr5 provided in ST2706, ...).
이와 같은 회로 구성이 적용된 스테이지들을 갖는 쉬프트 레지스터의 동작은, 도 29a 및 도 29b에 도시된 회로의 동작과 동일하다.The operation of the shift register with stages to which such a circuit configuration is applied is the same as the operation of the circuit shown in Figs. 29A and 29B.
단, 도 34a 및 도 34b의 제 1 스테이지(ST3201)에 구비된 제 1 및 제 8 스위칭소자(Tr8)는 제 1 스타트 펄스(Vst1)에 의해서 제어된다. 그리고, 제 2 스테이지(ST3202)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 제 2 스타트 펄스(Vst2)에 의해서 제어된다. 그리고, 제 3 스테이지(ST3203)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 상기 제 1 스테이지(ST3201)로부터의 제 1 스캔펄스(Vout1)에 의해서 제어된다. 그리고, 제 4 스테이지(ST3204)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 상기 제 2 스테이지(ST3202)로부터의 제 2 스캔펄스(Vout2)에 의해서 제어된다. However, the first and eighth switching elements Tr8 included in the first stage ST3201 of FIGS. 34A and 34B are controlled by the first start pulse Vst1. The first and eighth switching elements Tr1 and Tr8 included in the second stage ST3202 are controlled by the second start pulse Vst2. The first and eighth switching elements Tr1 and Tr8 included in the third stage ST3203 are controlled by the first scan pulse Vout1 from the first stage ST3201. The first and eighth switching elements Tr1 and Tr8 included in the fourth stage ST3204 are controlled by the second scan pulse Vout2 from the second stage ST3202.
그리고, 상기 제 1 스테이지(ST3201)에 구비된 제 4 스위칭소자(Tr4)는 제 3 스테이지(ST3203)로부터의 제 3 스캔펄스(Vout3)에 의해서 제어된다. 그리고, 제 2 스테이지(ST3202)에 구비된 제 4 스위칭소자(Tr4)는 제 4 스테이지(ST3204)로부터의 제 4 스캔펄스(Vout4)에 의해서 제어된다. 그리고, 제 3 스테이지(ST3203)에 구비된 제 4 스위칭소자(Tr4)는 제 5 스테이지(ST3205)로부터의 제 5 스캔펄스(Vout5)에 의해서 제어된다. 그리고, 제 4 스테이지(ST3204)에 구비된 제 4 스위 칭소자(Tr4)는 제 6 스테이지(ST3206)로부터의 제 6 스캔펄스(Vout6)에 의해서 제어된다.In addition, the fourth switching device Tr4 included in the first stage ST3201 is controlled by the third scan pulse Vout3 from the third stage ST3203. The fourth switching device Tr4 provided in the second stage ST3202 is controlled by the fourth scan pulse Vout4 from the fourth stage ST3204. The fourth switching device Tr4 provided in the third stage ST3203 is controlled by the fifth scan pulse Vout5 from the fifth stage ST3205. The fourth switching element Tr4 provided in the fourth stage ST3204 is controlled by the sixth scan pulse Vout6 from the sixth stage ST3206.
한편, 본 발명의 제 7 실시예에 따른 쉬프트 레지스터는 상술한 도 30 또는 도 31에 도시된 회로 구성을 가질 수 있다.Meanwhile, the shift register according to the seventh embodiment of the present invention may have the circuit configuration shown in FIG. 30 or 31.
도 35는 본 발명의 제 8 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 36a는 도 35의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다. 도 36b는 도 35의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 또 다른 파형을 나타낸 도면이다.35 is a diagram illustrating a shift register according to an eighth embodiment of the present invention, and FIG. 36A is a diagram illustrating waveforms of an input signal supplied to each stage of FIG. 35 and an output signal output from each stage. FIG. 36B illustrates another waveform of an input signal supplied to each stage of FIG. 35 and an output signal output from each stage.
본 발명의 제 8 실시예에 따른 쉬프트 레지스터는, 도 35에 도시된 바와 같이, 다수의 스테이지(ST3501, ST3502, ST3503, ...)를 가진다.The shift register according to the eighth embodiment of the present invention has a plurality of stages ST3501, ST3502, ST3503, ... as shown in FIG.
여기서, 각 스테이지(ST3501, ST3502, ST3503, ...)의 구성은 제 6 실시예의 그것과 동일하며, 단지 각 스테이지(ST3501, ST3502, ST3503, ...)간의 접속관계가 다르므로 이 접속관계에 대하여 설명하기로 한다.Here, the configuration of each stage ST3501, ST3502, ST3503, ... is the same as that of the sixth embodiment, and only the connection relationship between the stages ST3501, ST3502, ST3503, ... is different. This will be described.
제 2n-1 스테이지는 제 2n-3 스테이지로부터의 스캔펄스에 응답하여 인에이블되며, 제 2n+2 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다. The 2n-1 stage is enabled in response to the scan pulse from the 2n-3 stage and is disabled in response to the scan pulse from the 2n + 2 stage.
제 2n 스테이지는 제 2n-2 스테이지로부터의 스캔펄스에 응답하여 인에이블되며, 상기 제 2n+2 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다.The second 2n stage is enabled in response to the scan pulse from the 2n-2 stage and is disabled in response to the scan pulse from the 2n + 2 stage.
한편, 제 1 스테이지(ST3501)의 두 번째 전단에는 스테이지가 존재하지 않는다. 따라서, 상기 제 1 스테이지(ST3501)는 타이밍 콘트롤러로부터의 스타트 펄 스(Vst)에 응답하여 인에이블된다.On the other hand, the stage does not exist in the second front end of the first stage ST3501. Therefore, the first stage ST3501 is enabled in response to the start pulse Vst from the timing controller.
또한, 제 2 스테이지(ST3502)의 두 번째 전단에도 스테이지가 존재하지 않는다. 따라서, 상기 제 2 스테이지(ST3502)도 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.In addition, the stage does not exist in the second front end of the second stage ST3502. Accordingly, the second stage ST3502 is also enabled in response to the start pulse Vst from the timing controller.
그리고, 서로 인접한 두 개의 스테이지의 제 1 디스에이블용 노드(QB1)끼리 서로 전기적으로 접속되어 있으며, 서로 인접한 두 개의 스테이지의 제 2 디스에이블용 노드(QB2)끼리 서로 전기적으로 접속되어 있다.The first disable nodes QB1 of two stages adjacent to each other are electrically connected to each other, and the second disable nodes QB2 of two adjacent stages are electrically connected to each other.
한편, 상기 제 2n-1 스테이지는 제 2n+2 스테이지 대신에 제 2n+1 스테이지로부터의 스캔펄스에 의해 인에이블될 수 있다.Meanwhile, the 2n-1 stage may be enabled by the scan pulse from the 2n + 1 stage instead of the 2n + 2 stage.
이와 같은 접속관계를 갖는 스테이지들(ST3501, ST3502, ST3503, ...)은, 도 36a에 도시된 바와 같이, 서로 위상차를 가지며 중첩하지 않는 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 어느 하나를 공급받고, 이를 스캔펄스로서 출력한다.Stages ST3501, ST3502, ST3503, ... having such a connection relationship are among the first to fourth clock pulses CLK1 to CLK4 that have a phase difference and do not overlap each other, as shown in FIG. 36A. Either one is supplied and output as a scan pulse.
또한, 이와 같은 접속관계를 갖는 스테이지들(ST3501, ST3502, ST3503, ...)은, 도 36b에 도시된 바와 같이, 1/3H 기간씩 중첩된 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 어느 하나를 공급받고, 이를 스캔펄스로서 출력할 수 있다.In addition, the stages ST3501, ST3502, ST3503,... Having such a connection relationship include the first to fourth clock pulses CLK1 to CLK4 overlapped by 1 / 3H periods, as shown in FIG. 36B. ) Can be supplied and output as a scan pulse.
각 스테이지(ST3501, ST3502, ST3503, ...)에 구비된 노드 제어부(3505)의 회로구성을 설명하면 다음과 같다.The circuit configuration of the
도 37은 도 35의 제 3 및 제 4 스테이지에 구비된 회로구성을 나타낸 도면이다.FIG. 37 is a diagram illustrating a circuit configuration of the third and fourth stages of FIG. 35.
본 발명의 제 8 실시예에 따른 각 스테이지의 노드 제어부들 중, 제 2n-1 스 테이지의 노드 제어부는 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)를 포함하며, 제 2n 스테이지의 노드 제어부는 제 1 내지 제 10 스위칭소자(Tr1 내지 Tr10)를 포함한다.Among the node controllers of each stage according to the eighth embodiment of the present invention, the node controllers of the 2n-1 stages include the first to ninth switching elements Tr1 to Tr9, and the node controllers of the second nn stages The first to tenth switching elements Tr1 to Tr10 are included.
상기 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)는, 도 4의 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)와 동일하므로 이에 대한 설명은 생략한다.Since the first to ninth switching elements Tr1 to Tr9 are the same as the first to ninth switching elements Tr1 to Tr9 in FIG. 4, description thereof will be omitted.
제 2n 스테이지의 제 10 스위칭소자(Tr10)는 제 2n-1 스테이지의 인에이블용 노드(Q)의 신호상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n 스테이지의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The tenth switching element Tr10 of the 2n stage is turned on or off according to the signal state of the enable node Q of the 2n-1 stage, and when turned on, the common node of the second n stage ( N) is discharged to the second DC voltage source Vdc2.
상기 제 10 스위칭소자(Tr10)는, 상기 회로에 도 36b에 도시된 바와 같이 서로 중첩된 기간을 갖는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)가 공급될 때, 각 스테이지(ST3501, ST3502, ST3503, ...)의 인에이블용 노드(Q)의 부트스트랩핑 효과를 증가시킨다.When the first to fourth clock pulses CLK1 to CLK4 are supplied to the circuit, the first to fourth clock pulses CLK1 to CLK4 having overlapping periods as shown in FIG. 36B are provided. Increase the bootstrapping effect of the enabling node Q of ST3503, ...).
도 38은 본 발명의 제 9 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 39a는 도 38의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다. FIG. 38 is a diagram illustrating a shift register according to a ninth embodiment of the present invention, and FIG. 39A is a diagram illustrating waveforms of an input signal supplied to each stage of FIG. 38 and an output signal output from each stage.
이하, 모든 스위칭소자들, 풀업 스위칭소자, 및 풀다운 스위칭소자는 N형 MOS(Metal Oxide Semiconductor) 트랜지스터 및 P형 MOS 트랜지스터 중 하나이며, 본 발명에서는 N형 MOS 트랜지스터를 사용하여 설명하기로 한다. Hereinafter, all the switching elements, the pull-up switching element, and the pull-down switching element are one of an N-type metal oxide semiconductor (MOS) transistor and a P-type MOS transistor, and the present invention will be described using an N-type MOS transistor.
본 발명의 제 9 실시예에 따른 쉬프트 레지스터는, 도 38에 도시된 바와 같이, 다수의 게이트 라인들을 구동하기 위한 다수의 스테이지(ST3801, ST3802, ST3803, ...)를 가진다.The shift register according to the ninth embodiment of the present invention has a plurality of stages ST3801, ST3802, ST3803, ... for driving the plurality of gate lines, as shown in FIG.
이러한 쉬프트 레지스터는, 다수의 스테이지 블록들(SB1, SB2, ...)을 포함하는데, 각 스테이지 블록(SB1, SB2, ...)은 하나의 서버 스테이지와 두 개의 클라이언트 스테이지들을 포함한다.This shift register includes a number of stage blocks SB1, SB2, ..., each stage block SB1, SB2, ... comprising one server stage and two client stages.
이 서버 스테이지 및 클라이언트 스테이지는, 이전 실시예에서 상술한 바와 같이, 노드 제어부(3805), 인에이블용 노드(Q), 제 1 디스에이블용 노드(QB1), 제 2 디스에이블용 노드(QB2), 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)를 포함한다.The server stage and the client stage are the
각 스테이지 블록(SB1, SB2)의 구성은 동일하므로, 대표적으로 제 1 스테이지 블록(SB1)에 구비된 서버 스테이지, 제 1 클라이언트 스테이지, 및 제 2 클라이언트 스테이지를 설명하면 다음과 같다. Since the stage blocks SB1 and SB2 have the same configuration, the server stage, the first client stage, and the second client stage included in the first stage block SB1 will be described as follows.
제 1 스테이지 블록(SB1)에 구비된 서버 스테이지(제 1 스테이지(ST3801)의 제 1 디스에이블용 노드(QB1)는, 상기 제 1 스테이지(ST3801) 블록에 구비된 제 1 클라이언트 스테이지(제 2 스테이지(ST3802))의 제 1 디스에이블용 노드(QB1), 및 상기 제 1 스테이지 블록(SB1)에 구비된 제 2 클라이언트 스테이지(제 3 스테이지(ST3803))의 제 1 디스에이블용 노드(QB1)와 전기적으로 연결된다.The server stage (first disabling node QB1 of the first stage ST3801) included in the first stage block SB1 is a first client stage (second stage) provided in the first stage ST3801 block. Node QB1 of the first disable node (ST3802), and the first disable node QB1 of the second client stage (third stage ST3803) provided in the first stage block SB1; Electrically connected.
또한, 상기 제 1 스테이지 블록(SB1)에 구비된 서버 스테이지의 제 2 디스에이블용 노드(QB2)는, 상기 제 1 스테이지 블록(SB1)에 구비된 제 1 클라이언트 스테이지의 제 2 디스에이블용 노드(QB2), 및 상기 제 1 스테이지 블록(SB1)에 구비된 제 2 클라이언트 스테이지의 제 2 디스에이블용 노드(QB2)와 전기적으로 연결된 다.In addition, the second disable node QB2 of the server stage provided in the first stage block SB1 is the second disable node of the first client stage provided in the first stage block SB1 ( QB2) and the second disable node QB2 of the second client stage provided in the first stage block SB1.
상기 제 1 스테이지 블록(SB1)내의 서버 스테이지에 구비된 노드 제어부(3805)는 제 1 및 제 2 교류 전압원(Vac1, Vac2)을 사용하여, 상기 클라이언트 스테이지들(제 2 및 제 3 스테이지(ST3802, ST3803))의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)의 신호 상태를 제어한다.The
이에 따라, 제 1 스테이지 블록(SB1)에서 상기 서버 스테이지만이 제 1 및 제 2 교류 전압원(Vac1, Vac2)을 직접적으로 공급받는다.Accordingly, only the server stage is directly supplied with the first and second AC voltage sources Vac1 and Vac2 in the first stage block SB1.
p 번째 스테이지 블록(p는 자연수)에 구비된 스테이지들은 p-k 번째 스테이지 블록(k는 p보다 작은 자연수)에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여 인에이블된다.Stages included in the p-th stage block (p is a natural number) are enabled in response to scan pulses from any of the stages included in the p-k-th stage block (k is a natural number less than p).
그리고, 상기 p 번째 스테이지 블록(p는 자연수)에 구비된 스테이지들은 p+i 번째 스테이지 블록(i는 p보다 큰 자연수)에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여 디스에이블된다.The stages included in the p-th stage block (p is a natural number) are disabled in response to a scan pulse from any one of the stages included in the p + i-th stage block (i is a natural number larger than p).
예를들어, 제 2 스테이지 블록(SB2)에 구비된 서버 스테이지 및 클라이언트 스테이지들은, 제 1 스테이지 블록(SB1)에 구비된 서버 스테이지로부터의 스캔펄스에 응답하여 인에이블된다.For example, the server stage and the client stage provided in the second stage block SB2 are enabled in response to the scan pulse from the server stage provided in the first stage block SB1.
그리고, 상기 제 2 스테이지 블록(SB2)에 구비된 서버 스테이지 및 클라이언트 스테이지들은, 제 3 스테이지(ST3803) 블록에 구비된 서버 스테이지로부터의 스캔펄스에 응답하여 인에이블된다.In addition, the server stage and the client stage included in the second stage block SB2 are enabled in response to the scan pulse from the server stage provided in the third stage ST3803.
여기서, 상기 제 1 스테이지 블록(SB1)의 이전단에는 스테이지 블록이 존재 하지 않으므로, 상기 제 1 스테이지 블록(SB1)에 구비된 서버 스테이지 및 클라이언트 스테이지들은 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.Here, since the stage block does not exist in the previous stage of the first stage block SB1, the server stage and the client stages included in the first stage block SB1 may respond to the start pulse Vst from the timing controller. Is enabled.
제 1 내지 제 7 실시예에서 설명한 각 쉬프트 레지스터에 구비된 각 스테이지는 서로 상호보완적으로 자신 및 자신과 인접한 스테이지의 디스에이블용 노드를 제어하는 반면, 제 8 실시예에서 설명한 쉬프트 레지스터에 구비된 서버 스테이지는 클라이언트 스테이지의 디스에이블용 노드를 일방적으로 제어한다.Each stage provided in each shift register described in the first to seventh embodiments controls itself and a node for disabling the stages adjacent to each other while complementary to each other, while the stages included in the shift register described in the eighth embodiment The server stage unilaterally controls the node for disabling of the client stage.
이에 따라, 각 클라이언트 스테이지의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)는 자신이 포함된 스테이지 블록내의 서버 스테이지의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)의 신호 상태를 따라가게 된다.Accordingly, the first and second disable nodes QB1 and QB2 of each client stage may determine the signal states of the first and second disable nodes QB1 and QB2 of the server stage in the stage block in which they are included. To follow.
이와 같은 구성을 갖는 쉬프트 레지스터에 구비된 각 스테이지는, 도 36에 도시된 바와 같이, 6상의 클럭펄스(제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6))를 공급받아, 차례로 클럭펄스를 출력한다.Each stage included in the shift register having such a configuration receives clock signals (first to sixth clock pulses CLK1 to CLK6) of six phases, as shown in FIG. 36, and sequentially outputs clock pulses. .
한편, 도 39b는 도 38의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 또 다른 파형을 나타낸 도면으로서, 도 38에 도시된 쉬프트 레지스터는 도 39b에 도시된 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)를 공급받을 수 있다.39B is a view illustrating another waveform of an input signal supplied to each stage of FIG. 38 and an output signal output from each stage, wherein the shift registers of FIG. 38 are the first to sixth shown in FIG. 39B. Clock pulses CLK1 to CLK6 may be supplied.
제 1 클럭펄스(CLK1)는 3H 기간동안은 하이 상태를 나타내고, 연속하는 다음 3H 기간동안은 로우 상태를 나타낸다. 이 제 1 클럭펄스(CLK1)는 상기 하이 상태와 로우 상태를 반복적으로 갖는다.The first clock pulse CLK1 exhibits a high state during the 3H period and a low state during the subsequent 3H period. The first clock pulse CLK1 has the high state and the low state repeatedly.
제 2 클럭펄스(CLK2)는 1H 기간동안 하이 상태를 나타내고, 연속하는 다음 5H 기간동안 로우 상태를 나타낸다. 이 제 2 클럭펄스(CLK2)는 상기 하이 상태와 로우 상태를 반복적으로 갖는다. 여기서, 상기 제 2 클럭펄스(CLK2)의 하이 구간은 상기 제 1 클럭펄스(CLK1)의 하이 구간 중 첫 번째 하이 구간과 동일 시간대에 위치한다.The second clock pulse CLK2 shows a high state for a 1H period and a low state for a subsequent 5H period. The second clock pulse CLK2 has the high state and the low state repeatedly. Here, the high section of the second clock pulse CLK2 is located at the same time zone as the first high section of the high section of the first clock pulse CLK1.
즉, 상기 제 1 클럭펄스(CLK1)의 하나의 하이 구간은 3H 시간을 갖는데, 이 3H 시간을 갖는 하이 구간을 1H씩의 시간을 갖는 3개의 구간으로 나눌 경우, 상기 제 2 클럭펄스(CLK2)의 하이 구간은 상기 제 1 클럭펄스(CLK1)의 3개의 구간들 중 시간적으로 가장 빠른 첫 번째 구간과 시간적으로 중첩한다.That is, one high section of the first clock pulse CLK1 has a 3H time, and when the high section having the 3H time is divided into three sections having a time of 1H, the second clock pulse CLK2 The high period of overlaps in time with the earliest first time interval of the three periods of the first clock pulse CLK1.
상기 제 3 클럭펄스(CLK3)는 1H 기간동안 하이 상태를 나타내고, 연속하는 다음 5H 기간동안 로우 상태를 나타낸다. 이 제 3 클럭펄스(CLK3)는 상기 하이 상태와 로우 상태를 반복적으로 갖는다. 여기서, 상기 제 3 클럭펄스(CLK3)의 하이 구간은 상기 제 1 클럭펄스(CLK1)의 하이 구간 중 두 번째 하이 구간과 동일 시간대에 위치한다.The third clock pulse CLK3 indicates a high state for a 1H period and a low state for a subsequent next 5H period. The third clock pulse CLK3 has the high state and the low state repeatedly. Here, the high section of the third clock pulse CLK3 is located at the same time zone as the second high section of the high section of the first clock pulse CLK1.
즉, 상기 제 1 클럭펄스(CLK1)의 하나의 하이 구간은 3H 시간을 갖는데, 이 3H 시간을 갖는 하이 구간을 1H씩의 시간을 갖는 3개의 구간으로 나눌 경우, 상기 제 3 클럭펄스(CLK3)의 하이 구간은 상기 제 1 클럭펄스(CLK1)의 3개의 구간들 중 시간적으로 두 번째로 빠른 두 번째 구간과 시간적으로 중첩한다.That is, one high section of the first clock pulse CLK1 has a 3H time, and when the high section having the 3H time is divided into three sections having a time of 1H, the third clock pulse CLK3 The high period of overlaps in time with the second fastest time period among the three periods of the first clock pulse CLK1.
제 4 클럭펄스(CLK4)는 상기 제 1 클럭펄스(CLK1)와 동일한 듀티율을 가지며, 상기 제 1 클럭펄스(CLK1)에 대하여 180도 위상 반전된 형태를 갖는다.The fourth clock pulse CLK4 has the same duty ratio as the first clock pulse CLK1 and has a phase inverted 180 degrees with respect to the first clock pulse CLK1.
제 5 클럭펄스(CLK5)는 1H 기간동안 하이 상태를 나타내고, 연속하는 다음 5H 기간동안 로우 상태를 나타낸다. 이 제 5 클럭펄스(CLK5)는 상기 하이 상태와 로우 상태를 반복적으로 갖는다. 여기서, 상기 제 5 클럭펄스(CLK5)의 하이 구간은 상기 제 4 클럭펄스(CLK4)의 하이 구간 중 첫 번째 하이 구간과 동일 시간대에 위치한다.The fifth clock pulse CLK5 indicates a high state for a 1H period and a low state for a subsequent 5H period. The fifth clock pulse CLK5 has the high state and the low state repeatedly. Here, the high section of the fifth clock pulse CLK5 is located at the same time zone as the first high section of the high section of the fourth clock pulse CLK4.
즉, 상기 제 4 클럭펄스(CLK4)의 하나의 하이 구간은 3H 시간을 갖는데, 이 3H 시간을 갖는 하이 구간을 1H씩의 시간을 갖는 3개의 구간으로 나눌 경우, 상기 제 5 클럭펄스(CLK5)의 하이 구간은 상기 제 4 클럭펄스(CLK4)의 3개의 구간들 중 시간적으로 가장 빠른 첫 번째 구간과 시간적으로 중첩한다.That is, one high section of the fourth clock pulse CLK4 has a 3H time, and when the high section having the 3H time is divided into three sections having a time of 1H, the fifth clock pulse CLK5 The high period of overlaps temporally with the earliest first time period among the three periods of the fourth clock pulse CLK4.
제 6 클럭펄스(CLK6)는 1H 기간동안 하이 상태를 나타내고, 연속하는 다음 5H 기간동안 로우 상태를 나타낸다. 이 제 6 클럭펄스(CLK6)는 상기 하이 상태와 로우 상태를 반복적으로 갖는다. 여기서, 상기 제 6 클럭펄스(CLK6)의 하이 구간은 상기 제 4 클럭펄스(CLK4)의 하이 구간 중 두 번째 하이 구간과 동일 시간대에 위치한다.The sixth clock pulse CLK6 indicates a high state for a 1H period and a low state for a subsequent 5H period. The sixth clock pulse CLK6 has the high state and the low state repeatedly. Here, the high section of the sixth clock pulse CLK6 is located at the same time zone as the second high section of the high section of the fourth clock pulse CLK4.
즉, 상기 제 4 클럭펄스(CLK4)의 하나의 하이 구간은 3H 시간을 갖는데, 이 3H 시간을 갖는 하이 구간을 1H씩의 시간을 갖는 3개의 구간으로 나눌 경우, 상기 제 6 클럭펄스(CLK6)의 하이 구간은 상기 제 4 클럭펄스(CLK4)의 3개의 구간들 중 시간적으로 두 번째로 빠른 두 번째 구간과 시간적으로 중첩한다.That is, one high section of the fourth clock pulse CLK4 has a 3H time, and when the high section having the 3H time is divided into three sections having a time of 1H, the sixth clock pulse CLK6 The high period of overlaps in time with the second fastest second time interval of the three periods of the fourth clock pulse CLK4.
각 스테이지(서버 스테이지 및 클라이언트 스테이지)는 상술한 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)들 중 어느 하나를 공급받고, 이를 스캔펄스로서 출력 한다.Each stage (server stage and client stage) receives one of the above-described first to sixth clock pulses CLK1 to CLK6 and outputs it as a scan pulse.
즉, 제 4n+1 스테이지는 제 1 클럭펄스(CLK1)를 공급받아 스캔펄스를 출력하고, 제 4n+2 스테이지는 제 2 클럭펄스(CLK2)를 공급받아 스캔펄스를 출력하고, 제 4n+3 스테이지는 제 3 클럭펄스(CLK3)를 공급받아 스캔펄스를 출력하며, 그리고 제 4n+4 스테이지는 제 4 클럭펄스(CLK4)를 공급받아 스캔펄스를 출력한다.That is, the 4n + 1 stage receives the first clock pulse CLK1 and outputs the scan pulse. The 4n + 2 stage receives the second clock pulse CLK2 and outputs the scan pulse. The stage receives the third clock pulse CLK3 and outputs the scan pulse, and the fourth n + 4 stage receives the fourth clock pulse CLK4 and outputs the scan pulse.
여기서, 하나의 스테이지 블록내의 스테이지들은 순차적으로 스캔펄스를 출력한다. 단, 이 스캔펄스의 출력순서는 상기 스테이지들의 위치 순서에 따르지 않는다.Here, the stages in one stage block sequentially output scan pulses. However, the output order of this scan pulse does not depend on the position order of the stages.
즉, 도 39b에 도시된 제 1 내지 제 3 스캔펄스(Vout1 내지 Vout3)를 살펴보면, 제 1 스캔펄스(Vout1)와 제 2 스캔펄스(Vout2)가 동시에 출력되고, 이후 제 3 스캔펄스(Vout3)가 출력된다.That is, referring to the first to third scan pulses Vout1 to Vout3 illustrated in FIG. 39B, the first scan pulse Vout1 and the second scan pulse Vout2 are simultaneously output and then the third scan pulse Vout3. Is output.
상기 제 1 스캔펄스(Vout1)는 상술한 제 1 클럭펄스(CLK1)와 동일하게 3H 기간동안 하이 상태를 나타내며, 상기 제 2 스캔펄스(Vout2)는 상술한 제 2 클럭펄스(CLK2)와 동일하게 1H 기간동안 하이 상태를 나타내며, 상기 제 3 스캔펄스(Vout3)는 상술한 제 3 클럭펄스(CLK3)와 동일하게 1H 기간동안 하이 상태를 나타낸다.The first scan pulse Vout1 has a high state for a period of 3H in the same manner as the first clock pulse CLK1 described above, and the second scan pulse Vout2 has the same state as the second clock pulse CLK2 described above. The third scan pulse Vout3 indicates a high state for a 1 H period, similarly to the third clock pulse CLK3 described above.
상기 제 1 스캔펄스(Vout1)와 제 2 스캔펄스(Vout2)가 동시에 출력되는 기간, 즉 제 2 기간(T2)에는 액정패널에 제 2 스캔펄스(Vout2)에 동기된 데이터 신호가 공급된다. 그리고, 상기 제 1 스캔펄스(Vout1)와 제 3 스캔펄스(Vout3)가 동시에 출력되는 기간, 즉 제 3 기간(T3)에는 상기 액정패널에 제 3 스캔펄스(Vout3)에 동기된 데이터 신호가 공급된다. 그리고, 상기 제 1 스캔펄스(Vout1)만이 하이 상태를 나타내는 제 4 기간(T4)에는 상기 액정패널에 상기 제 1 스캔펄스(Vout1)에 동기된 데이터 신호가 공급된다.The data signal synchronized with the second scan pulse Vout2 is supplied to the liquid crystal panel in a period during which the first scan pulse Vout1 and the second scan pulse Vout2 are simultaneously output, that is, the second period T2. The data signal synchronized with the third scan pulse Vout3 is supplied to the liquid crystal panel in a period during which the first scan pulse Vout1 and the third scan pulse Vout3 are simultaneously output, that is, in the third period T3. do. The data signal synchronized with the first scan pulse Vout1 is supplied to the liquid crystal panel in the fourth period T4 in which only the first scan pulse Vout1 has a high state.
여기서, 상기 제 1 스캔펄스(Vout1)는 제 1 내지 제 3 기간(T3)동안 하이 상태를 나타내기 때문에 이 제 1 스캔펄스(Vout1)를 공급받는 한 화소의 박막트랜지스터는 상기 제 1 내지 제 3 기간(T3)동안 턴-온상태를 유지한다. 따라서, 이 화소에는 상기 제 2 스캔펄스(Vout2)에 동기된 데이터 신호, 및 상기 제 3 스캔펄스(Vout3)에 동기된 데이터 신호가 공급되지만, 결국 제 3 기간(T3)의 제 1 스캔펄스(Vout1)에 동기된 데이터 신호에 의해 원래의 데이터 신호에 따른 화상을 표시하게 된다.Here, since the first scan pulse Vout1 exhibits a high state during the first to third periods T3, the thin film transistor of one pixel supplied with the first scan pulse Vout1 may be configured to be the first to third transistors. The turn-on state is maintained for the period T3. Therefore, the data signal synchronized with the second scan pulse Vout2 and the data signal synchronized with the third scan pulse Vout3 are supplied to this pixel, but eventually the first scan pulse of the third period T3 ( The image signal corresponding to the original data signal is displayed by the data signal synchronized with Vout1).
즉, 이 화소는 상기 제 1 및 제 2 기간(T1, T2)동안 자신에 해당하지 않는 데이터 신호에 따른 화상을 표시하지만, 결국 제 3 기간(T3)에 자신에 해당하는 데이터 신호에 따른 화상을 표시하게 된다.That is, this pixel displays an image according to a data signal not corresponding to itself during the first and second periods T1 and T2, but eventually displays an image according to a data signal corresponding to itself in the third period T3. Will be displayed.
예를들어, 제 1 스테이지 블록(SB1)에 구비된 제 1 내지 제 3 스테이지(ST3803)가 각각 제 1 내지 제 3 스캔펄스(Vout3)를 출력하여, 제 1 내지 제 3 게이트 라인에 공급한다고 가정하자. 그리고, 상기 제 1 게이트 라인에 제 1 화소가 접속되고, 상기 제 2 게이트 라인에 제 3 화소가 접속되고, 그리고 상기 제 3 게이트 라인에 제 3 화소가 접속된다고 가정하자. 또한, 상기 제 1 내지 제 3 화소가 하나의 데이터 라인에 공통으로 접속된다고 가정하자.For example, it is assumed that the first to third stages ST3803 included in the first stage block SB1 output the first to third scan pulses Vout3 and supply them to the first to third gate lines, respectively. lets do it. Suppose that a first pixel is connected to the first gate line, a third pixel is connected to the second gate line, and a third pixel is connected to the third gate line. Also, assume that the first to third pixels are commonly connected to one data line.
여기서, 상기 스캔펄스가 출력되는 시점에 동기되어, 상기 데이터 라인에는 제 1 내지 제 3 데이터 신호가 차례로 공급된다. 이때, 상기 제 1 데이터 신호가 제 1 화소에 화상을 표시하기 위한 신호이고, 상기 제 2 데이터 신호가 상기 제 2 화소에 화상을 표시하기 위한 신호이고, 상기 제 3 데이터 신호가 상기 제 3 화소에 화상을 표시하기 위한 신호라고 가정하자.Here, in synchronization with the timing at which the scan pulse is output, first to third data signals are sequentially supplied to the data lines. In this case, the first data signal is a signal for displaying an image on a first pixel, the second data signal is a signal for displaying an image on the second pixel, and the third data signal is applied to the third pixel. Assume that this is a signal for displaying an image.
이와 같은 가정하에 제 1 내지 제 3 기간(T1 내지 T3)동안의 동작을 설명하면 다음과 같다.The operation during the first to third periods T1 to T3 is described as follows under this assumption.
제 1 기간(T1)에 상기 제 1 및 제 2 스캔펄스(Vout1, Vout2)가 동시에 하이 상태를 나타내므로, 상기 제 1 및 제 2 게이트 라인이 동시에 구동되어, 이 제 1 및 제 2 게이트 라인에 접속된 제 1 및 제 2 화소의 박막트랜지스터가 턴-온된다.In the first period T1, the first and second scan pulses Vout1 and Vout2 simultaneously show a high state, so that the first and second gate lines are driven at the same time, so that the first and second gate lines are simultaneously driven. The thin film transistors of the connected first and second pixels are turned on.
이 제 1 기간(T1)에 제 2 데이터 신호가 데이터 라인에 공급되어 상기 제 1 및 제 2 화소에 동시에 공급된다. 이에 따라, 상기 제 1 기간(T1)에 상기 제 1 및 제 2 화소가 제 2 데이터 신호에 따른 화상을 표시한다. 이 제 2 데이터 신호는 제 2 화소에 해당하는 신호이므로, 상기 제 1 화소는 이 제 1 기간(T1)에 잘못된 화상을 표시하게 된다.In this first period T1, a second data signal is supplied to the data line and simultaneously supplied to the first and second pixels. Accordingly, the first and second pixels display the image according to the second data signal in the first period T1. Since the second data signal is a signal corresponding to the second pixel, the first pixel displays a wrong image in the first period T1.
이후, 제 2 기간(T2)에 상기 제 1 및 제 3 스캔펄스(Vout1, Vout3)가 동시에 하이 상태를 나타내므로, 상기 제 1 및 제 3 게이트 라인이 동시에 구동되어, 이 제 1 및 제 3 게이트 라인에 접속된 제 1 및 제 3 화소의 박막트랜지스터가 턴-온된다.Thereafter, since the first and third scan pulses Vout1 and Vout3 simultaneously show a high state in the second period T2, the first and third gate lines are simultaneously driven, thereby providing the first and third gates. The thin film transistors of the first and third pixels connected to the line are turned on.
이 제 2 기간(T2)에 제 3 데이터 신호가 데이터 라인에 공급되어 상기 제 1 및 제 3 화소에 동시에 공급된다. 이에 따라, 상기 제 2 기간(T2)에 상기 제 1 및 제 3 화소가 제 3 데이터 신호에 따른 화상을 표시한다. 이 제 3 데이터 신호는 제 3 화소에 해당하는 신호이므로, 상기 제 1 화소는 이 제 2 기간(T2)에 잘못된 화상을 표시하게 된다.In this second period T2, a third data signal is supplied to the data line and simultaneously supplied to the first and third pixels. Accordingly, the first and third pixels display an image according to a third data signal in the second period T2. Since the third data signal is a signal corresponding to the third pixel, the first pixel displays an incorrect image in the second period T2.
이후, 제 3 기간(T3)에 상기 제 1 스캔펄스(Vout1)만 하이 상태를 나타내므로, 상기 제 1 게이트 라인만 구동되어, 이 제 1 게이트 라인에 접속된 제 1 화소의 박막트랜지스터만 턴-온된다.Thereafter, only the first scan pulse Vout1 has a high state in the third period T3, so that only the first gate line is driven to turn only the thin film transistor of the first pixel connected to the first gate line. Is on.
이 제 3 기간(T3)에 제 1 데이터 신호가 데이터 라인에 공급되어 상기 제 1 화소에 공급된다. 이에 따라, 상기 제 3 기간(T3)에 상기 제 1 화소가 제 1 데이터 신호에 따른 화상을 표시한다. 이 제 1 데이터 신호는 제 3 화소에 해당하는 신호이므로, 상기 제 1 화소는 이 제 3 기간(T3)에 올바른 화상을 표시하게 된다. 결국, 상기 제 1 화소는 최종적으로 자신에 해당하는 데이터 신호를 공급받아 올바른 화상을 표시한다.In this third period T3, a first data signal is supplied to the data line and supplied to the first pixel. Accordingly, the first pixel displays an image according to the first data signal in the third period T3. Since the first data signal is a signal corresponding to the third pixel, the first pixel displays a correct image in this third period T3. As a result, the first pixel finally receives the data signal corresponding to the first pixel to display the correct image.
한편, 도 39c는 도 38의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 또 다른 파형을 나타낸 도면으로서, 도 38에 도시된 쉬프트 레지스터는 도 39c에 도시된 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 공급받을 수 있다.39C is a diagram illustrating another waveform of an input signal supplied to each stage of FIG. 38 and an output signal output from each stage, wherein the shift registers of FIG. 38 are first to fourth shown in FIG. 39C. Clock pulses CLK1 to CLK4 may be supplied.
제 1 클럭펄스(CLK1)는 3H 기간동안은 하이 상태를 나타내고, 연속하는 다음 3H 기간동안은 로우 상태를 나타낸다. 이 제 1 클럭펄스(CLK1)는 상기 하이 상태와 로우 상태를 반복적으로 갖는다.The first clock pulse CLK1 exhibits a high state during the 3H period and a low state during the subsequent 3H period. The first clock pulse CLK1 has the high state and the low state repeatedly.
제 2 클럭펄스(CLK2)는 1H 기간동안 하이 상태를 나타내고, 연속하는 다음 2H 기간동안 로우 상태를 나타낸다. 이 제 2 클럭펄스(CLK2)는 상기 하이 상태와 로우 상태를 반복적으로 갖는다. 여기서, 상기 제 2 클럭펄스(CLK2)의 제 1 하이 구간은 상기 제 1 클럭펄스(CLK1)의 하이 구간 중 첫 번째 하이 구간과 동일 시간대에 위치한다. 또한, 상기 제 2 클럭펄스(CLK2)의 제 2 하이 구간은 상기 제 1 클럭펄스(CLK1)의 로우 구간 중 첫 번째 로우 구간과 동일 시간대에 위치한다. 상기 제 1 클럭펄스(CLK1)에는 제 1 하이 구간과 제 2 하이 구간이 교번적으로 나타난다.The second clock pulse CLK2 shows a high state for a 1H period and a low state for a subsequent next 2H period. The second clock pulse CLK2 has the high state and the low state repeatedly. Here, the first high section of the second clock pulse CLK2 is located at the same time zone as the first high section of the high section of the first clock pulse CLK1. In addition, the second high period of the second clock pulse CLK2 is located at the same time zone as the first low period of the low period of the first clock pulse CLK1. The first high period and the second high period alternately appear in the first clock pulse CLK1.
즉, 상기 제 1 클럭펄스(CLK1)의 하나의 하이 구간은 3H 시간을 갖는데, 이 3H 시간을 갖는 하이 구간을 1H씩의 시간을 갖는 3개의 구간으로 나눌 경우, 상기 제 2 클럭펄스(CLK2)의 제 1 하이 구간은 상기 제 1 클럭펄스(CLK1)의 3개의 구간들 중 시간적으로 가장 빠른 첫 번째 구간과 시간적으로 중첩한다.That is, one high section of the first clock pulse CLK1 has a 3H time, and when the high section having the 3H time is divided into three sections having a time of 1H, the second clock pulse CLK2 The first high interval of may overlap in time with the earliest first time interval of the three periods of the first clock pulse CLK1.
또한, 상기 제 1 클럭펄스(CLK1)의 하나의 로우 구간은 3H 시간을 갖는데, 이 3H 시간을 갖는 로우 구간을 1H씩의 시간을 갖는 3개의 구간으로 나눌 경우, 상기 제 2 클럭펄스(CLK2)의 제 2 하이 구간은 상기 제 1 클럭펄스(CLK1)의 3개의 구간들 중 시간적으로 가장 빠른 첫 번째 구간과 시간적으로 중첩한다.In addition, one row of the first clock pulse CLK1 has a 3H time, and when the row section having the 3H time is divided into three sections having a time of 1H, the second clock pulse CLK2 The second high interval of may overlap in time with the fastest first interval of the three periods of the first clock pulse CLK1.
제 3 클럭펄스(CLK3)는 1H 기간동안 하이 상태를 나타내고, 연속하는 다음 2H 기간동안 로우 상태를 나타낸다. 이 제 3 클럭펄스(CLK3)는 상기 하이 상태와 로우 상태를 반복적으로 갖는다. 여기서, 상기 제 3 클럭펄스(CLK3)의 제 1 하이 구간은 상기 제 1 클럭펄스(CLK1)의 하이 구간 중 두 번째 하이 구간과 동일 시간대에 위치한다. 또한, 상기 제 2 클럭펄스(CLK2)의 제 2 하이 구간은 상기 제 1 클 럭펄스(CLK1)의 로우 구간 중 두 번째 로우 구간과 동일 시간대에 위치한다. 상기 제 1 클럭펄스(CLK1)에는 제 1 하이 구간과 제 2 하이 구간이 교번적으로 나타난다.The third clock pulse CLK3 shows a high state for a 1H period and a low state for a subsequent next 2H period. The third clock pulse CLK3 has the high state and the low state repeatedly. Here, the first high section of the third clock pulse CLK3 is located at the same time zone as the second high section of the high section of the first clock pulse CLK1. In addition, the second high period of the second clock pulse CLK2 is located at the same time zone as the second low period of the low period of the first clock pulse CLK1. The first high period and the second high period alternately appear in the first clock pulse CLK1.
즉, 상기 제 1 클럭펄스(CLK1)의 하나의 하이 구간은 3H 시간을 갖는데, 이 3H 시간을 갖는 하이 구간을 1H씩의 시간을 갖는 3개의 구간으로 나눌 경우, 상기 제 3 클럭펄스(CLK3)의 제 1 하이 구간은 상기 제 1 클럭펄스(CLK1)의 3개의 구간들 중 시간적으로 두 번째로 빠른 두 번째 구간과 시간적으로 중첩한다.That is, one high section of the first clock pulse CLK1 has a 3H time, and when the high section having the 3H time is divided into three sections having a time of 1H, the third clock pulse CLK3 The first high interval of may overlap in time with the second fastest second period of the three periods of the first clock pulse CLK1.
또한, 상기 제 1 클럭펄스(CLK1)의 하나의 로우 구간은 3H 시간을 갖는데, 이 3H 시간을 갖는 로우 구간을 1H씩의 시간을 갖는 3개의 구간으로 나눌 경우, 상기 제 3 클럭펄스(CLK3)의 제 2 하이 구간은 상기 제 1 클럭펄스(CLK1)의 3개의 구간들 중 시간적으로 두 번째로 빠른 두 번째 구간과 시간적으로 중첩한다.In addition, one row of the first clock pulse CLK1 has a 3H time, and when the row section having the 3H time is divided into three sections having a time of 1H, the third clock pulse CLK3 The second high interval of may overlap in time with the second fastest second interval of the three intervals of the first clock pulse CLK1.
제 4 클럭펄스(CLK4)는 상기 제 1 클럭펄스(CLK1)와 동일한 듀티율을 가지며, 상기 제 1 클럭펄스(CLK1)에 대하여 180도 위상 반전된 형태를 갖는다.The fourth clock pulse CLK4 has the same duty ratio as the first clock pulse CLK1 and has a phase inverted 180 degrees with respect to the first clock pulse CLK1.
각 스테이지(서버 스테이지 및 클라이언트 스테이지)는 상술한 제 1 내지 제 4 클럭펄스(CLK4)들 중 어느 하나를 공급받고, 이를 스캔펄스로서 출력한다.Each stage (server stage and client stage) receives one of the first to fourth clock pulses CLK4 described above and outputs it as a scan pulse.
상기와 같은 클럭펄스에 의해서, 제 4n+1 스테이지는 3H 시간의 하이 기간을 갖는 제 1 스캔펄스(Vout1)를 출력하고, 제 4n+2 스테이지는 1H 시간의 제 1 하이 기간 및 제 2 하이 기간을 갖는 제 2 스캔펄스(Vout2)를 출력하고, 제 4n+3 스테이지는 1H 시간의 제 1 하이 기간 및 제 2 하이 기간을 갖는 제 3 스캔펄스(Vout3)를 출력하고, 제 4n+4 스테이지는 3H 시간의 하이 기간을 갖는 제 4 스캔펄스(Vout4) 를 출력한다.By the clock pulse as described above, the 4n + 1 stage outputs the first scan pulse Vout1 having a high period of 3H time, and the 4n + 2 stage outputs the first high period and the second high period of 1H time. Outputs a second scan pulse Vout2 having a second output pulse, and the fourth n + 3 stage outputs a third scan pulse Vout3 having a first high period and a second high period of 1H time, and a fourth n + 4 stage The fourth scan pulse Vout4 having a high period of 3H time is output.
상기 제 2 및 제 3 스캔펄스(Vout2, Vout3)는 한 프레임 기간 중에 두 번의 하이 기간을 가지므로, 이 제 1 및 제 3 스캔펄스(Vout3)를 공급받는 화소의 박막트랜지스터는 한 프레임 기간에 두 번 턴-온된다. 이때, 상기 화소의 박막트랜지스터는 제 1 하이 기간에는 타 화소의 데이터 신호에 의해 예비충전되고, 제 2 하이 기간에 자신에 해당하는 데이터 신호로 올바르게 충전된다.Since the second and third scan pulses Vout2 and Vout3 have two high periods in one frame period, the thin film transistors of the pixels supplied with the first and third scan pulses Vout3 have two high periods in one frame period. Turn-on once. In this case, the thin film transistor of the pixel is precharged by the data signal of another pixel in the first high period, and correctly charged with the data signal corresponding to the same in the second high period.
여기서, 각 스테이지의 구성을 좀 더 구체적으로 설명하면 다음과 같다.Here, the configuration of each stage in more detail as follows.
도 40은 도 38의 제 4 스테이지의 회로 구성을 나타낸 도면이다.40 is a diagram illustrating a circuit configuration of the fourth stage of FIG. 38.
상기 제 4 스테이지(ST3804)는 제 2 스테이지 블록(SB2)에 구비된 서버 스테이지로서, 이 서버 스테이지의 노드 제어부(3805)는 제 1 내지 제 16 스위칭소자(Tr1 내지 Tr16)를 포함한다.The fourth stage ST3804 is a server stage provided in the second stage block SB2, and the
제 n 스테이지 블록의 서버 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 n-1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여, 상기 서버 스테이지의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST3801)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 4 스테이지(ST3804)의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스테이지(ST3801)의 출력단자에 접속되며, 드레인단자는 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 그리고 소스단자는 상기 제 4 스테이 지(ST3804)의 인에이블용 노드(Q)에 접속된다.The first switching device Tr1 provided in the server stage of the nth stage block responds to the scan pulse from any one of the stages provided in the n-1th stage block, and enables the node Q of the server stage. ) Is charged to the first DC voltage source Vdc1. That is, the first switching device Tr1 provided in the fourth stage ST3804 responds to the first scan pulse Vout1 from the first stage ST3801, and enables the node of the fourth stage ST3804. (Q) is charged to the first DC voltage source Vdc1. To this end, the gate terminal of the first switching device Tr1 provided in the fourth stage ST3804 is connected to the output terminal of the first stage ST3801, and the drain terminal transmits the first DC voltage source Vdc1. It is connected to the power line, and the source terminal is connected to the enable node (Q) of the fourth stage (ST3804).
제 n 스테이지 블록의 서버 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 서버 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여, 상기 서버 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 2 스위칭소자(Tr2)는 상기 제 4 스테이지(ST3804)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여, 상기 제 4 스테이지(ST3804)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 4 스테이지(ST3804)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST3804)의 제 1 디스에이블용 노드(QB1)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.The second switching element Tr2 provided in the server stage of the nth stage block responds to the first DC voltage source Vdc1 charged in the enabling node Q of the server stage, and thus, the first disc of the server stage. The enable node QB1 is discharged to the second DC voltage source Vdc2. That is, the second switching device Tr2 provided in the fourth stage ST3804 responds to the first DC voltage source Vdc1 charged in the enabling node Q of the fourth stage ST3804. The first disable node QB1 of the fourth stage ST3804 is discharged to the second DC voltage source Vdc2. To this end, the gate terminal of the second switching element Tr2 provided in the fourth stage ST3804 is connected to the enable node Q of the fourth stage ST3804, and the drain terminal of the fourth stage ST3804. It is connected to the first disable node QB1 of ST3804, and the source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 3 스위칭소자(Tr3)는 상기 서버 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여, 상기 서버 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 3 스위칭소자(Tr3)는 상기 제 4 스테이지(ST3804)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여, 상기 제 4 스테이지(ST3804)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 4 스테이지(ST3804)의 인에이 블용 노드(Q)에 접속되며, 드레인단자는 상기 제 2 디스에이블용 노드(QB2)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.The third switching device Tr3 included in the server stage of the nth stage block responds to the first DC voltage source Vdc1 charged in the enabling node Q of the server stage, and thus, the second disc of the server stage. The enable node QB2 is discharged to the second DC voltage source Vdc2. That is, the third switching device Tr3 included in the fourth stage ST3804 responds to the first DC voltage source Vdc1 charged in the enabling node Q of the fourth stage ST3804. The second disable node QB2 of the fourth stage ST3804 is discharged to the second DC voltage source Vdc2. To this end, the gate terminal of the third switching device Tr3 provided in the fourth stage ST3804 is connected to the enable node Q of the fourth stage ST3804, and the drain terminal of the second switch It is connected to the enable node QB2, and a source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 n-1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여, 상기 제 n 스테이지 블록에 구비된 서버 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 4 스위칭소자(Tr4)는 제 1 스테이지(ST3801)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 4 스테이지(ST3804)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 4 스위칭소자(Tr4)의 게이트단자는 제 1 스테이지(ST3801)의 출력단자에 접속되며, 드레인단자는 상기 제 1 디스에이블용 노드(QB1)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.The fourth switching device Tr4 included in the server stage of the nth stage block responds to the scan pulse from any one of the stages included in the n-1th stage block, and thus the server stage provided in the nth stage block. The first disable node QB1 is discharged to the second DC voltage source Vdc2. That is, the fourth switching device Tr4 provided in the fourth stage ST3804 may disable the first of the fourth stage ST3804 in response to the first scan pulse Vout1 from the first stage ST3801. The dragon node QB1 is discharged to the second DC voltage source Vdc2. To this end, the gate terminal of the fourth switching device Tr4 is connected to the output terminal of the first stage ST3801, the drain terminal is connected to the first disable node QB1, and the source terminal is It is connected to a power line for transmitting the second DC voltage source Vdc2.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 n-1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여, 상기 서버 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 5 스위칭소자(Tr5)는 제 1 스테이지(ST3801)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 4 스테이지(ST3804)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 제 1 스테이지(ST3801)의 출력단자에 접속되며, 드레인단자는 상기 제 4 스테이지(ST3804)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.The fifth switching device Tr5 provided in the server stage of the nth stage block responds to the scan pulse from any one of the stages provided in the n-1th stage block, and thus, the node for the second disable of the server stage. QB2 is discharged to the second DC voltage source Vdc2. That is, the fifth switching device Tr5 provided in the fourth stage ST3804 disables the second of the fourth stage ST3804 in response to the first scan pulse Vout1 from the first stage ST3801. The dragon node QB2 is discharged to the second DC voltage source Vdc2. To this end, the gate terminal of the fifth switching element Tr5 provided in the fourth stage ST3804 is connected to the output terminal of the first stage ST3801, and the drain terminal of the fourth stage ST3804 is connected to the second terminal of the fourth stage ST3804. It is connected to the disable node QB2, and the source terminal is connected to the power supply line which transmits the said 2nd DC voltage source Vdc2.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 1 교류 전압원(Vac1)을 출력한다. 즉, 제 4 스테이지(ST3804)에 구비된 제 6 스위칭소자(Tr6)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 1 교류 전압원(Vac1)을 출력한다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자 및 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속된다.The sixth switching device Tr6 provided in the server stage of the nth stage block is turned on or turned off in response to the first AC voltage source Vac1, and outputs the first AC voltage source Vac1 when turned on. do. That is, the sixth switching device Tr6 provided in the fourth stage ST3804 is turned on or turned off in response to the first AC voltage source Vac1, and when turned on, the sixth switching device Tr6 turns off the first AC voltage source Vac1. Output To this end, the gate terminal and the drain terminal of the sixth switching device Tr6 provided in the fourth stage ST3804 are connected to a power line for transmitting the first AC voltage source Vac1.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 7 스위칭소자(Tr7)는, 상기 제 6 스위칭소자(Tr6)로부터 출력된 상기 제 1 교류 전압원(Vac1)에 응답하여 상기 서버 스테이지의 제 1 디스에이블용 노드(QB1)를 제 1 교류 전압원(Vac1)으로 충전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 7 스위칭소자(Tr7)는 상기 제 6 스위칭소자(Tr6)로부터 출력된 상기 제 1 교류 전압원(Vac1)에 응답하여 상기 제 4 스테이지(ST3804)의 제 1 디스에이블용 노드(QB1)를 제 1 교류 전압원(Vac1)으로 충전시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 6 스위칭소자(Tr6)의 소스단자에 접속되며, 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 그리고 소스단자는 상기 제 4 스테이지(ST3804)의 제 1 인에이블용 노드(Q)(QB1)에 접속된 다.The seventh switching device Tr7 included in the server stage of the nth stage block is configured to disable the first stage of the server stage in response to the first AC voltage source Vac1 output from the sixth switching device Tr6. The node QB1 is charged with the first AC voltage source Vac1. That is, the seventh switching device Tr7 included in the fourth stage ST3804 is configured to generate the fourth stage ST3804 in response to the first AC voltage source Vac1 output from the sixth switching device Tr6. The first disable node QB1 is charged with the first AC voltage source Vac1. To this end, the gate terminal of the seventh switching device Tr7 provided in the fourth stage ST3804 is connected to the source terminal of the sixth switching device Tr6, and the drain terminal of the first AC voltage source Vac1. And a source terminal are connected to a first enable node (Q) QB1 of the fourth stage ST3804.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여, 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 8 스위칭소자(Tr8)는 상기 제 4 스테이지(ST3804)의 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여, 상기 제 4 스테이지(ST3804)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)의 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 4 스테이지(ST3804)의 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST3804)의 인에이블용 노드(Q)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.The eighth switching device Tr8 included in the server stage of the nth stage block removes the enable node Q in response to the first AC voltage source Vac1 charged in the first disable node QB1. 2 Discharge to DC voltage source (Vdc2). That is, the eighth switching device Tr8 included in the fourth stage ST3804 responds to the first AC voltage source Vac1 charged in the first disable node QB1 of the fourth stage ST3804. The enable node Q of the fourth stage ST3804 is discharged to the second DC voltage source Vdc2. To this end, the gate terminal of the eighth switching element Tr8 of the fourth stage ST3804 is connected to the first disable node QB1 of the fourth stage ST3804, and the drain terminal of the fourth stage ST3804. It is connected to the enabling node Q of ST3804, and the source terminal is connected to a power supply line for transmitting the second DC voltage source Vdc2.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 서버 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여, 제 7 스위칭소자(Tr7)의 게이트단자에 제 2 직류 전압원(Vdc2)을 공급함으로써 상기 제 7 스위칭소자(Tr7)를 턴-오프시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 9 스위칭소자(Tr9)는 상기 제 4 스테이지(ST3804)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여, 상기 제 7 스위칭소자(Tr7)의 게이트단자에 제 2 직류 전압원(Vdc2)을 공급함으로써 상기 제 7 스위칭소자(Tr7)를 턴-오프시킨다. 이를 위해, 상기 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 4 스테이지(ST3804)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 7 스위칭소 자(Tr7)의 게이트단자에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.The ninth switching device Tr9 provided in the server stage of the nth stage block responds to the first DC voltage source Vdc1 charged in the enabling node Q of the server stage, and is the seventh switching device Tr7. The seventh switching device Tr7 is turned off by supplying a second DC voltage source Vdc2 to the gate terminal of the second terminal. That is, the ninth switching device Tr9 included in the fourth stage ST3804 responds to the first DC voltage source Vdc1 charged in the enabling node Q of the fourth stage ST3804. The seventh switching device Tr7 is turned off by supplying a second DC voltage source Vdc2 to the gate terminal of the seventh switching device Tr7. To this end, the gate terminal of the ninth switching element Tr9 is connected to the enabling node Q of the fourth stage ST3804, and the drain terminal of the ninth switching element Tr9 is connected to the gate terminal of the seventh switching element Tr7. And a source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 10 스위칭소자(Tr10)는 제 n-1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여, 제 7 스위칭소자(Tr7)의 게이트단자에 제 2 직류 전압원(Vdc2)을 공급함으로써 상기 제 7 스위칭소자(Tr7)를 턴-오프시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 10 스위칭소자(Tr10)는 제 1 스테이지(ST3801)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 7 스위칭소자(Tr7)의 게이트단자에 제 2 직류 전압원(Vdc2)을 공급함으로써 상기 제 7 스위칭소자(Tr7)를 턴-오프시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 10 스위칭소자(Tr10)의 게이트단자는 상기 제 1 스테이지(ST3801)의 출력단자에 접속되며, 드레인단자는 상기 제 7 스위칭소자(Tr7)의 게이트단자에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.The tenth switching device Tr10 provided in the server stage of the nth stage block responds to the scan pulse from any one of the stages provided in the n−1th stage block, and thus, the gate terminal of the seventh switching device Tr7. The seventh switching device Tr7 is turned off by supplying a second DC voltage source Vdc2 to the second switching device Tr7. That is, the tenth switching device Tr10 of the fourth stage ST3804 is connected to the gate terminal of the seventh switching device Tr7 in response to the first scan pulse Vout1 from the first stage ST3801. The seventh switching device Tr7 is turned off by supplying a second DC voltage source Vdc2. To this end, the gate terminal of the tenth switching element Tr10 provided in the fourth stage ST3804 is connected to the output terminal of the first stage ST3801, and the drain terminal of the seventh switching element Tr7. It is connected to the gate terminal, and the source terminal is connected to the power line for transmitting the second DC voltage source (Vdc2).
제 n 스테이지 블록의 서버 스테이지에 구비된 제 11 스위칭소자(Tr11)는, 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 교류 전압원(Vac2)을 출력한다. 즉, 제 4 스테이지(ST3804)에 구비된 제 11 스위칭소자(Tr11)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 교류 전압원(Vac2)을 출력한다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 11 스위칭소자(Tr11)의 게이트단자 및 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속된다. The eleventh switching element Tr11 provided in the server stage of the nth stage block is turned on or turned off in response to the second AC voltage source Vac2, and turns on the second AC voltage source Vac2 when turned on. Output That is, the eleventh switching element Tr11 provided in the fourth stage ST3804 is turned on or turned off in response to the second AC voltage source Vac2, and when turned on, the eleventh switching element Tr11 turns off the second AC voltage source Vac2. Output To this end, the gate terminal and the drain terminal of the eleventh switching element Tr11 provided in the fourth stage ST3804 are connected to a power line for transmitting the second AC voltage source Vac2.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 12 스위칭소자(Tr12)는 상기 제 11 스위칭소자(Tr11)로부터 출력된 제 2 교류 전압원(Vac2)에 응답하여, 제 2 디스에이블용 노드(QB2)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 12 스위칭소자(Tr12)는 상기 제 11 스위칭소자(Tr11)로부터 출력된 제 2 교류 전압원(Vac2)에 응답하여, 제 2 디스에이블용 노드(QB2)를 상기 제 2 교류 직류 전압원으로 충전시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 12 스위칭소자(Tr12)의 게이트단자는 상기 제 11 스위칭소자(Tr11)의 소스단자에 접속되며, 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 그리고 소스단자는 제 2 디스에이블용 노드(QB2)에 접속된다.The twelfth switching element Tr12 included in the server stage of the nth stage block responds to the second alternating voltage source Vac2 output from the eleventh switching element Tr11, and thus provides the second disable node QB2. The second AC voltage source Vac2 is charged. That is, the twelfth switching device Tr12 provided in the fourth stage ST3804 responds to the second AC voltage source Vac2 output from the eleventh switching device Tr11, and thus, the second disable node QB2. Is charged to the second alternating current DC voltage source. To this end, the gate terminal of the twelfth switching element Tr12 provided in the fourth stage ST3804 is connected to the source terminal of the eleventh switching element Tr11, and the drain terminal of the second AC voltage source Vac2. Is connected to a power supply line for transmitting a signal, and a source terminal is connected to a second disable node (QB2).
제 n 스테이지 블록의 서버 스테이지에 구비된 제 13 스위칭소자(Tr13)는 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여, 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 13 스위칭소자(Tr13)는 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여, 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 13 스위칭소자(Tr13)의 게이트단자는 상기 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 인에이블용 노드(Q)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.The thirteenth switching element Tr13 included in the server stage of the nth stage block removes the enable node Q in response to the second AC voltage source Vac2 charged in the second disable node QB2. 2 Discharge to DC voltage source (Vdc2). That is, the thirteenth switching element Tr13 included in the fourth stage ST3804 responds to the enable node Q in response to the second AC voltage source Vac2 charged in the second disable node QB2. Discharge to the second DC voltage source Vdc2. To this end, the gate terminal of the thirteenth switching element Tr13 included in the fourth stage ST3804 is connected to the second disable node QB2, and the drain terminal is connected to the enable node Q. And, the source terminal is connected to the power line for transmitting the second DC voltage source (Vdc2).
제 n 스테이지 블록의 서버 스테이지에 구비된 제 14 스위칭소자(Tr14)는 인 에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여, 상기 제 12 스위칭소자(Tr12)의 게이트단자에 제 2 직률 전압원을 공급함으로써 상기 제 12 스위칭소자(Tr12)를 턴-오프시킨다. 즉, 제 n 스테이지 블록의 서버 스테이지에 구비된 제 14 스위칭소자(Tr14)는 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여, 상기 제 12 스위칭소자(Tr12)의 게이트단자에 제 2 직률 전압원을 공급함으로써 상기 제 12 스위칭소자(Tr12)를 턴-오프시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)의 제 14 스위칭소자(Tr14)의 게이트단자는 상기 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 12 스위칭소자(Tr12)의 게이트단자에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.The fourteenth switching element Tr14 included in the server stage of the nth stage block is the gate terminal of the twelfth switching element Tr12 in response to the first DC voltage source Vdc1 charged in the enable node Q. The twelfth switching element Tr12 is turned off by supplying a second direct voltage voltage source to the twelfth switching element. That is, the fourteenth switching device Tr14 included in the server stage of the nth stage block may be configured in response to the first DC voltage source Vdc1 charged in the enable node Q. The twelfth switching element Tr12 is turned off by supplying a second series voltage source to the gate terminal. To this end, the gate terminal of the fourteenth switching element Tr14 of the fourth stage ST3804 is connected to the enable node Q, and the drain terminal thereof is connected to the gate terminal of the twelfth switching element Tr12. And, the source terminal is connected to the power line for transmitting the second DC voltage source (Vdc2).
제 n 스테이지 블록의 서버 스테이지에 구비된 제 15 스위칭소자(Tr15)는 제 n-1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여, 상기 제 12 스위칭소자(Tr12)의 게이트단자에 제 2 직류 전압원(Vdc2)을 공급함으로써 상기 제 12 스위칭소자(Tr12)를 턴-오프시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 15 스위칭소자(Tr15)는 제 1 스테이지(ST3801)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 12 스위칭소자(Tr12)를 턴-오프시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 15 스위칭소자(Tr15)의 게이트단자는 상기 제 1 스테이지(ST3801)의 출력단자에 접속되며, 드레인단자는 상기 제 12 스위칭소자(Tr12)의 게이트단자에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.The fifteenth switching element Tr15 included in the server stage of the nth stage block responds to a scan pulse from any one of the stages included in the n-1th stage block, so that the gate of the twelfth switching element Tr12 The twelfth switching element Tr12 is turned off by supplying a second DC voltage source Vdc2 to the terminal. That is, the fifteenth switching device Tr15 of the fourth stage ST3804 turns off the twelfth switching device Tr12 in response to the first scan pulse Vout1 from the first stage ST3801. Let's do it. To this end, the gate terminal of the fifteenth switching element Tr15 provided in the fourth stage ST3804 is connected to the output terminal of the first stage ST3801, and the drain terminal of the twelfth switching element Tr12 It is connected to the gate terminal, and the source terminal is connected to the power line for transmitting the second DC voltage source (Vdc2).
제 n 스테이지 블록의 서버 스테이지에 구비된 제 16 스위칭소자(Tr16)는 제 n+1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여, 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 상기 제 4 스테이지(ST3804)에 구비된 제 16 스위칭소자(Tr16)는 제 7 스테이지로부터의 제 7 스캔펄스(Vout7)에 응답하여, 상기 제 4 스테이지(ST3804)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해서, 상기 제 4 스테이지(ST3804)에 구비된 제 16 스위칭소자(Tr16)의 게이트단자는 상기 제 7 스테이지의 출력단자에 접속되며, 드레인단자는 상기 인에이블용 노드(Q)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.The sixteenth switching element Tr16 included in the server stage of the nth stage block responds to the scan pulse from any one of the stages included in the n + 1th stage block, thereby enabling the node Q for enabling the second node. Discharge to DC voltage source (Vdc2). That is, the sixteenth switching element Tr16 of the fourth stage ST3804 may enable the node Q for enabling the fourth stage ST3804 in response to the seventh scan pulse Vout7 from the seventh stage. ) Is discharged to the second DC voltage source Vdc2. To this end, the gate terminal of the sixteenth switching element Tr16 of the fourth stage ST3804 is connected to the output terminal of the seventh stage, the drain terminal is connected to the enable node Q, The source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
한편, 제 1 스테이지 블록(SB1)내의 제 1 내지 제 3 스테이지(ST3801 내지 ST3803) 각각에 구비된 제 1 , 제 4, 제 5, 제 10, 및 제 15 스위칭소자(Tr1, Tr4, Tr5, Tr10, 및 Tr15)는 스타트 펄스(Vst)에 의해 턴-온된다. Meanwhile, the first, fourth, fifth, tenth, and fifteenth switching elements Tr1, Tr4, Tr5, and Tr10 provided in each of the first to third stages ST3801 to ST3803 in the first stage block SB1. , And Tr15 are turned on by the start pulse Vst.
도 41은 도 38의 제 5 및 제 6 스테이지의 회로 구성을 나타낸 도면이다.FIG. 41 is a diagram illustrating a circuit configuration of the fifth and sixth stages of FIG. 38.
상기 제 5 및 제 6 스테이지(ST3805, ST3806)는 제 2 스테이지 블록(SB2)에 구비된 제 1 및 제 2 클라이언트 스테이지로서, 제 1 및 제 2 클라이언트 스테이지의 노드 제어부(3805)는 제 1 내지 제 4 스위칭소자(Tr4)를 포함한다.The fifth and sixth stages ST3805 and ST3806 are first and second client stages provided in the second stage block SB2, and the
여기서, 제 1 및 제 2 클라이언트 스테이지의 회로 구성은 동일하므로, 제 1 클라이언트 스테이지의 회로 구성만을 설명하기로 한다.Here, since the circuit configurations of the first and second client stages are the same, only the circuit configuration of the first client stage will be described.
제 n 스테이지 블록의 제 1 클라이언트 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 n-1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔 펄스를 공급받아 상기 제 1 클라이언트 스테이지의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. 즉, 제 5 스테이지(ST3805)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST3801)로부터의 제 1 스캔펄스(Vout1)를 공급받아 상기 제 1 클라이언트 스테이지의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. 이를 위해, 상기 제 5 스테이지(ST3805)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 1 스테이지(ST3801)의 출력단자에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 그리고 소스단자는 상기 인에이블용 노드(Q)에 접속된다.The first switching device Tr1 provided in the first client stage of the nth stage block receives scan pulses from any one of the stages provided in the n-1th stage block, and enables the first client stage. The node Q is charged with the first DC voltage source Vdc1. That is, the first switching device Tr1 provided in the fifth stage ST3805 receives the first scan pulse Vout1 from the first stage ST3801 and enables the node Q for enabling the first client stage. Charge to the first DC voltage source (Vdc1). To this end, the gate terminal of the first switching device Tr1 provided in the fifth stage ST3805 is connected to the output terminal of the first stage ST3801, and the drain terminal of the first DC voltage source Vdc1. It is connected to the transmitting power line, and the source terminal is connected to the enable node (Q).
제 n 스테이지 블록의 제 1 클라이언트 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 제 1 클라이언트 스테이지의 제 1 인에이블용 노드(Q)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 1 클라이언트 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 5 스테이지(ST3805)에 구비된 제 2 스위칭소자(Tr2)는 상기 제 5 스테이지(ST3805)의 제 1 인에이블용 노드(Q)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 1 클라이언트 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 5 스테이지(ST3805)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 인에이블용 노드(Q)에 접속되며, 그리고 소스단자는 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.The second switching element Tr2 included in the first client stage of the nth stage block is the first AC voltage source Vac1 supplied to the first enable node Q of the first client stage. The enable node Q of the first client stage is discharged to the second DC voltage source Vdc2. That is, the second switching device Tr2 included in the fifth stage ST3805 may respond to the first AC voltage source Vac1 supplied to the first enable node Q of the fifth stage ST3805. The enable node Q of the first client stage is discharged to the second DC voltage source Vdc2. To this end, the gate terminal of the second switching element Tr2 provided in the fifth stage ST3805 is connected to the first disable node QB1, and the drain terminal is connected to the enable node Q. And, the source terminal is connected to the power line for transmitting the second DC voltage source (Vdc2).
제 n 스테이지 블록의 제 1 클라이언트 스테이지에 구비된 제 3 스위칭소 자(Tr3)는 상기 제 1 클라이언트 스테이지의 제 2 인에이블용 노드(Q)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 1 클라이언트 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 5 스테이지(ST3805)에 구비된 제 3 스위칭소자(Tr3)는 상기 제 5 스테이지(ST3805)의 제 2 인에이블용 노드(Q)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 1 클라이언트 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 5 스테이지(ST3805)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 인에이블용 노드(Q)에 접속되며, 그리고 소스단자는 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.The third switching element Tr3 provided in the first client stage of the nth stage block is in response to the second AC voltage source Vac2 supplied to the second enable node Q of the first client stage. The enable node Q of the first client stage is discharged to the second DC voltage source Vdc2. That is, the third switching device Tr3 included in the fifth stage ST3805 may respond to the second AC voltage source Vac2 supplied to the second enable node Q of the fifth stage ST3805. The enable node Q of the first client stage is discharged to the second DC voltage source Vdc2. To this end, the gate terminal of the second switching element Tr2 provided in the fifth stage ST3805 is connected to the second disable node QB2, and the drain terminal is connected to the enable node Q. And, the source terminal is connected to the power line for transmitting the second DC voltage source (Vdc2).
제 n 스테이지 블록의 제 1 클라이언트 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 n+1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스를 공급받아 상기 제 1 클라이언트 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 5 스테이지(ST3805)에 구비된 제 4 스위칭소자(Tr4)는 제 7 스테이지로부터의 제 7 스캔펄스를 공급받아 상기 제 5 스테이지(ST3805)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 5 스테이지(ST3805)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 7 스테이지의 출력단자에 접속되며, 드레인단자는 상기 인에이블용 노드(Q)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.The fourth switching device Tr4 provided in the first client stage of the nth stage block receives scan pulses from any one of the stages provided in the n + 1th stage block for enabling the first client stage. The node Q is discharged to the second DC voltage source Vdc2. That is, the fourth switching device Tr4 provided in the fifth stage ST3805 receives the seventh scan pulse from the seventh stage and supplies the enable node Q of the fifth stage ST3805 to the second direct current. Discharge to voltage source Vdc2. To this end, the gate terminal of the fourth switching device Tr4 provided in the fifth stage ST3805 is connected to the output terminal of the seventh stage, the drain terminal is connected to the enable node Q, The source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
이와 같이 구성된 본 발명의 실시예에 따른 쉬프트 레지스터의 동작을 설명하면 다음과 같다.The operation of the shift register according to the embodiment of the present invention configured as described above is as follows.
여기서, 제 1 프레임 기간동안 제 1 교류 전압원(Vac1)이 정극성의 전압으로 유지되고, 제 2 교류 전압원(Vac2)이 부극성의 전압으로 유지된다고 가정하고, 제 2 프레임 기간동안 상기 제 1 교류 전압원(Vac1)이 부극성의 전압으로 유지되고, 상기 제 2 교류 전압원(Vac2)이 정극성의 전압으로 유지된다고 가정한다. 즉, 홀수 번째 프레임 기간동안 상기 제 1 교류 전압원(Vac1)이 정극성으로 유지되고, 제 2 교류 전압원(Vac2)이 부극성으로 유지된다고 가정하고, 짝수 번째 프레임 기간동안 상기 제 1 교류 전압원(Vac1)이 부극성으로 유지되고, 상기 제 2 교류 전압원(Vac2)이 정극성으로 유지된다고 가정한다.Here, it is assumed that the first AC voltage source Vac1 is maintained at the positive voltage during the first frame period, and the second AC voltage source Vac2 is maintained at the negative voltage, and the first AC voltage source is maintained during the second frame period. Assume that Vac1 is maintained at a negative voltage, and the second AC voltage source Vac2 is maintained at a positive voltage. That is, assuming that the first AC voltage source Vac1 remains positive and the second AC voltage source Vac2 remains negative during the odd frame period, the first AC voltage source Vac1 during the even frame period. Is maintained at the negative polarity, and the second AC voltage source Vac2 is maintained at the positive polarity.
먼저, 스타트 펄스(Vst)는 제 1 스테이지(ST3801)의 제 1, 제 4, 제 5, 제 10, 및 제 15 스위칭소자(Tr1, Tr4, Tr5, Tr10, Tr15)를 턴-온시킨다. 그러면, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 상기 제 1 직류 전압원(Vdc1)이 인에이블용 노드(Q)에 공급된다. 이때, 상기 인에이블용 노드(Q)가 상기 제 1 직류 전압원(Vdc1)으로 충전됨에 따라, 상기 인에이블용 노드(Q)에 게이트단자가 접속된 제 2, 제 3, 제 9, 제 14, 및 풀업 스위칭소자(Tr2, Tr3, Tr9, Tr14, Tru)가 턴-온된다. First, the start pulse Vst turns on the first, fourth, fifth, tenth, and fifteenth switching elements Tr1, Tr4, Tr5, Tr10, and Tr15 of the first stage ST3801. Then, the first DC voltage source Vdc1 is supplied to the enable node Q through the turned-on first switching device Tr1. In this case, as the enable node Q is charged with the first DC voltage source Vdc1, the second, third, ninth, 14, and 14 gate terminals are connected to the enable node Q. And pull-up switching devices Tr2, Tr3, Tr9, Tr14, and Tru are turned on.
그리고, 상기 턴-온된 제 2 및 제 4 스위칭소자(Tr2, Tr4)를 통해, 제 2 직류 전압원(Vdc2)이 제 1 디스에이블용 노드(QB1)에 공급된다. 이에 따라, 상기 제 1 디스에이블용 노드(QB1)가 방전되며, 상기 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 8 및 제 1 풀다운 스위칭소자(Tr8, Trd1)가 턴-오프된다.The second DC voltage source Vdc2 is supplied to the first disable node QB1 through the turned-on second and fourth switching devices Tr2 and Tr4. Accordingly, the first disable node QB1 is discharged, and the eighth and first pull-down switching devices Tr8 and Trd1 having a gate terminal connected to the first disable node QB1 are turned off. do.
그리고, 상기 턴-온된 제 3 및 제 5 스위칭소자(Tr3, Tr5)를 통해, 제 2 직류 전압원(Vdc2)이 제 2 디스에이블용 노드(QB2)에 공급된다. 이에 따라, 상기 제 2 디스에이블용 노드(QB2)가 방전되며, 상기 제 2 디스에이블용 노드(QB2)에 게이트단자가 접속된 제 13 및 제 2 풀다운 스위칭소자(Tr13, Trd2)가 턴-오프된다.The second DC voltage source Vdc2 is supplied to the second disable node QB2 through the turned-on third and fifth switching devices Tr3 and Tr5. Accordingly, the second disable node QB2 is discharged, and the thirteenth and second pull-down switching devices Tr13 and Trd2 having a gate terminal connected to the second disable node QB2 are turned off. do.
그리고, 상기 턴-온된 제 9 및 제 10 스위칭소자(Tr9, Tr10)를 통해, 제 2 직류 전압원(Vdc2)이 제 7 스위칭소자(Tr7)의 게이트단자에 공급된다. 또한, 정극 성의 제 1 교류 전압원(Vac1)에 의해서 제 1 프레임 기간동안 항상 턴-온상태를 유지하는 제 6 스위칭소자(Tr6)를 통해, 상기 제 1 교류 전압원(Vac1)이 상기 제 7 스위칭소자(Tr7)의 게이트단자에 공급된다. 따라서, 상기 제 7 스위칭소자(Tr7)의 게이트단자에는 제 2 직류 전압원(Vdc2)과 제 1 교류 전압원(Vac1)이 함께 공급된다. 이때, 상기 제 7 스위칭소자(Tr7)의 게이트단자에 제 2 직류 전압원(Vdc2)을 공급하는 스위칭소자의 수가 상기 제 7 스위칭소자(Tr7)의 게이트단자에 제 1 교류 전압원(Vac1)을 공급하는 스위칭소자의 수보다 더 많으므로, 상기 제 7 스위칭소자(Tr7)의 게이트단자에는 제 2 직류 전압원(Vdc2)으로 유지된다. 따라서, 상기 제 7 스위칭소자(Tr7)는 턴-오프된다.The second DC voltage source Vdc2 is supplied to the gate terminal of the seventh switching device Tr7 through the turned-on ninth and tenth switching devices Tr9 and Tr10. In addition, the seventh switching element is driven by the first alternating voltage source Vac1 through the sixth switching element Tr6 which is always turned on during the first frame period by the first alternating voltage source Vac1 having a positive polarity. It is supplied to the gate terminal of Tr7. Therefore, the second DC voltage source Vdc2 and the first AC voltage source Vac1 are supplied together to the gate terminal of the seventh switching element Tr7. In this case, the number of switching elements for supplying the second DC voltage source Vdc2 to the gate terminal of the seventh switching element Tr7 supplies the first AC voltage source Vac1 to the gate terminal of the seventh switching element Tr7. Since it is larger than the number of switching elements, the gate terminal of the seventh switching element Tr7 is maintained as the second DC voltage source Vdc2. Thus, the seventh switching element Tr7 is turned off.
그리고, 상기 턴-온된 제 14 및 제 15 스위칭소자(Tr14, Tr15)를 통해, 제 2 직류 전압원(Vdc2)이 제 12 스위칭소자(Tr12)의 게이트단자에 공급된다. 따라서, 상기 제 12 스위칭소자(Tr12)는 턴-오프된다. 한편, 제 11 스위칭소자(Tr11)는 부극성의 제 2 교류 전압원(Vac2)에 의해서 한 프레임동안 항상 턴-오프상태를 유지한다.The second DC voltage source Vdc2 is supplied to the gate terminal of the twelfth switching element Tr12 through the turned on fourteenth and fifteenth switching elements Tr14 and Tr15. Thus, the twelfth switching element Tr12 is turned off. On the other hand, the eleventh switching element Tr11 is always turned off for one frame by the negative second AC voltage source Vac2.
이와 같이, 상기 스타트 펄스(Vst)에 의해서 상기 제 1 스테이지(ST3801)의 인에이블용 노드(Q)가 충전되고, 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 방전된다. 즉, 상기 제 1 스테이지(ST3801)는 상기 스타트 펄스(Vst)에 의해서 인에이블된다. As described above, the enable node Q of the first stage ST3801 is charged by the start pulse Vst, and the first and second disable nodes QB1 and QB2 are discharged. That is, the first stage ST3801 is enabled by the start pulse Vst.
한편, 상기 스타트 펄스(Vst)는 제 2 및 제 3 스테이지(ST3802, ST3803)에도 공급되어 상기 제 2 및 제 3 스테이지(ST3802, ST3803)를 인에이블시킨다.The start pulse Vst is also supplied to the second and third stages ST3802 and ST3803 to enable the second and third stages ST3802 and ST3803.
즉, 상기 스타트 펄스(Vst)는 제 2 스테이지(ST3802)의 제 1 스위칭소자(Tr1)를 턴-온시킨다. 그러면, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 상기 제 1 직류 전압원(Vdc1)이 인에이블용 노드(Q)에 공급된다. 이때, 상기 인에이블용 노드(Q)가 상기 제 1 직류 전압원(Vdc1)으로 충전됨에 따라, 상기 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Tru)가 턴-온된다. 또한, 상기 제 2 스테이지(ST3802)의 제 1 디스에이블용 노드(QB1)는 상기 제 1 스테이지(ST3801)의 제 1 디스에이블용 노드(QB1)와 전기적으로 연결되어 있기 때문에, 상기 제 2 스테이지(ST3802)의 제 1 디스에이블용 노드(QB1)는 방전 상태로 유지된다. 또한, 상기 제 2 스테이지(ST3802)의 제 2 디스에이블용 노드(QB2)는 상기 제 1 스테이지(ST3801)의 제 2 디스에이블용 노드(QB2)와 전기적으로 연결되어 있기 때문에, 상기 제 2 스테이지(ST3802)의 제 2 디스에이블용 노드(QB2)는 방전 상태로 유지된다.That is, the start pulse Vst turns on the first switching device Tr1 of the second stage ST3802. Then, the first DC voltage source Vdc1 is supplied to the enable node Q through the turned-on first switching device Tr1. In this case, as the enable node Q is charged with the first DC voltage source Vdc1, the pull-up switching device Tru having a gate terminal connected to the enable node Q is turned on. In addition, since the first disable node QB1 of the second stage ST3802 is electrically connected to the first disable node QB1 of the first stage ST3801, the second disable node QB1 is electrically connected to the first disable node QB1. The first disable node QB1 of ST3802 is maintained in a discharged state. Further, since the second disable node QB2 of the second stage ST3802 is electrically connected to the second disable node QB2 of the first stage ST3801, the second disable node QB2 is electrically connected to the second disable node QB2. The second disable node QB2 of ST3802 is maintained in a discharged state.
이와 마찬가지로, 상기 제 3 스테이지(ST3803)의 인에이블용 노드(Q)는 충전 상태로 되고, 제 1 및 제 2 디스에이블용 노드(QB1, QB2)는 방전 상태로 된다.Similarly, the enable node Q of the third stage ST3803 is in a charged state, and the first and second disable nodes QB1 and QB2 are in a discharged state.
이와 같이 상기 스타트 펄스(Vst)에 의해서 제 1 스테이지 블록(SB1)에 구비된 제 1 내지 제 3 스테이지(ST3801 내지 ST3803)가 인에이블된다.As described above, the first to third stages ST3801 to ST3803 provided in the first stage block SB1 are enabled by the start pulse Vst.
이후, 상기 제 1 스테이지(ST3801)의 풀업 스위칭소자(Tru)에 제 1 클럭펄스(CLK1)가 공급되면, 상기 풀업 스위칭소자(Tru)는 상기 제 1 클럭펄스(CLK1)를 제 1 스캔펄스(Vout1)로서 출력하고, 이를 제 1 게이트 라인, 제 2 스테이지 블록(SB2)에 구비된 스테이지들에 공급한다.Subsequently, when the first clock pulse CLK1 is supplied to the pull-up switching device Tru of the first stage ST3801, the pull-up switching device Tru receives the first clock pulse CLK1 as the first scan pulse. Vout1) and supplies it to the stages provided in the first gate line and the second stage block SB2.
즉, 상기 제 1 스테이지(ST3801)로부터 출력된 제 1 스캔펄스(Vout1)는 제 2 스테이지 블록(SB2)의 스테이지들(제 4, 제 5, 및 제 6 스테이지(ST3804, ST3805, ST3806))에 공급되는데, 상기 제 1 스캔펄스(Vout1)는 상기 제 4 내지 제 6 스테이지(ST3804 내지 ST3806)를 인에이블시키는 스타트 펄스(Vst)로서 작용한다. 이에 따라, 상기 제 4 내지 제 6 스테이지(ST3804 내지 ST3806)가 상술한 바와 같은 동작을 통해 동시에 인에이블된다. That is, the first scan pulse Vout1 output from the first stage ST3801 is applied to the stages (fourth, fifth, and sixth stages ST3804, ST3805, ST3806) of the second stage block SB2. The first scan pulse Vout1 serves as a start pulse Vst for enabling the fourth to sixth stages ST3804 to ST3806. Accordingly, the fourth to sixth stages ST3804 to ST3806 are simultaneously enabled through the operation as described above.
이후, 상기 제 2 스테이지(ST3802)의 풀업 스위칭소자(Tru)에 제 2 클럭펄스(CLK2)가 공급되면, 상기 풀업 스위칭소자(Tru)는 상기 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력하고, 이를 제 2 게이트 라인에 공급한다.Thereafter, when the second clock pulse CLK2 is supplied to the pull-up switching device Tru of the second stage ST3802, the pull-up switching device Tru receives the second clock pulse CLK2 as a second scan pulse ( Output as Vout2) and supply it to the second gate line.
이후, 상기 제 3 스테이지(ST3803)의 풀업 스위칭소자(Tru)에 제 3 클럭펄스(CLK3)가 공급되면, 상기 풀업 스위칭소자(Tru)는 상기 제 3 클럭펄스(CLK3)를 제 3 스캔펄스(Vout3)로서 출력하고, 이를 제 3 게이트 라인에 공급한다.Thereafter, when the third clock pulse CLK3 is supplied to the pull-up switching device Tru of the third stage ST3803, the pull-up switching device Tru receives the third clock pulse CLK3 as a third scan pulse. Output as Vout3) and supply it to the third gate line.
이후, 상기 제 4 스테이지(ST3804)의 풀업 스위칭소자(Tru)에 제 4 클럭펄스(CLK4)가 공급되면, 상기 풀업 스위칭소자(Tru)는 상기 제 4 클럭펄스(CLK4)를 제 4 스캔펄스(Vout4)로서 출력하고, 이를 제 4 게이트 라인, 제 3 스테이지 블록에 구비된 스테이지들에 공급한다. 또한, 상기 제 4 스테이지(ST3804)는 상기 제 4 스캔펄스(Vout4)를 제 1 스테이지 블록(SB1)의 스테이지들(제 1, 제 2, 및 제 3 스테이지(ST3801, ST3802, ST3803))에 공급하여 상기 제 1 내지 제 3 스테이지(ST3801 내지 ST3803)들을 디스에이블시킨다.Thereafter, when the fourth clock pulse CLK4 is supplied to the pull-up switching device Tru of the fourth stage ST3804, the pull-up switching device Tru receives the fourth clock pulse CLK4 as a fourth scan pulse. Vout4) and supplies it to the stages provided in the fourth gate line and the third stage block. In addition, the fourth stage ST3804 supplies the fourth scan pulse Vout4 to stages (first, second, and third stages ST3801, ST3802, ST3803) of the first stage block SB1. Thus, the first to third stages ST3801 to ST3803 are disabled.
이 디스에이블 동작을 설명하면 다음과 같다.This disable operation is described as follows.
즉, 상기 제 4 스테이지(ST3804)로부터 출력된 제 4 스캔펄스(Vout4)는 제 1 스테이지(ST3801)의 제 16 스위칭소자(Tr16)에도 공급된다. 즉, 상기 제 4 스캔펄스(Vout4)는 상기 제 1 스테이지(ST3801)에 구비된 제 16 스위칭소자(Tr16)의 게이트단자에 공급된다. 이에 따라, 상기 제 1 스테이지(ST3801)가 디스에이블된다.That is, the fourth scan pulse Vout4 output from the fourth stage ST3804 is also supplied to the sixteenth switching element Tr16 of the first stage ST3801. That is, the fourth scan pulse Vout4 is supplied to the gate terminal of the sixteenth switching element Tr16 provided in the first stage ST3801. Accordingly, the first stage ST3801 is disabled.
구체적으로, 상기 제 4 스캔펄스(Vout4)는 상기 제 1 스테이지(ST3801)에 구비된 제 16 스위칭소자(Tr16)를 턴-온시킨다. 그러면, 제 2 직류 전압원(Vdc2)이 상기 턴-온된 제 16 스위칭소자(Tr16)를 통해 제 1 스테이지(ST3801)의 인에이블용 노드(Q)에 공급된다. 이에 따라, 상기 제 1 스테이지(ST3801)의 인에이블용 노드(Q)가 방전된다. 따라서, 상기 제 1 스테이지(ST3801)의 인에이블용 노드(Q)에 접속된 제 2, 제 3, 제 9, 제 14, 및 풀업 스위칭소자(Tr2, Tr3, Tr9, Tr14, Tru)가 턴-오프된다. 또한, 이때 상기 스타트 펄스(Vst)가 로우로 변화함에 따라 상기 로우 상태의 스타트 펄스(Vst)를 공급받는 제 1 스테이지(ST3801)의 제 1, 제 4, 제 5, 제 10, 및 제 15 스위칭소자(Tr1, Tr4, Tr5, Tr10, Tr15)가 턴-오프된다.In detail, the fourth scan pulse Vout4 turns on the sixteenth switching element Tr16 included in the first stage ST3801. Then, the second DC voltage source Vdc2 is supplied to the enabling node Q of the first stage ST3801 through the turned-on sixteenth switching element Tr16. As a result, the enable node Q of the first stage ST3801 is discharged. Accordingly, the second, third, ninth, fourteenth, and pull-up switching elements Tr2, Tr3, Tr9, Tr14, and Tru connected to the enabling node Q of the first stage ST3801 are turned on. Is off. In addition, at this time, the first, fourth, fifth, tenth, and fifteenth switching of the first stage ST3801 supplied with the start pulse Vst in the low state as the start pulse Vst changes to low. Elements Tr1, Tr4, Tr5, Tr10, and Tr15 are turned off.
여기서, 상기 제 1 스테이지(ST3801)의 제 2, 제 4, 제 9, 및 제 10 스위칭소자(Tr2, Tr4, Tr9, Tr10)가 턴-오프됨에 따라, 상기 제 1 스테이지(ST3801)의 제 1 디스에이블용 노드(QB1)는 제 7 스위칭소자(Tr7)를 통해 인가되는 제 1 교류 전압원(Vac1)으로 충전된다. 따라서, 상기 제 1 스테이지(ST3801)의 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 8 및 제 1 풀다운 스위칭소자(Tr8, Trd1)가 턴-온된다.Here, as the second, fourth, ninth, and tenth switching elements Tr2, Tr4, Tr9, and Tr10 of the first stage ST3801 are turned off, the first stage of the first stage ST3801 is turned off. The disable node QB1 is charged with the first AC voltage source Vac1 applied through the seventh switching element Tr7. Therefore, the eighth and first pull-down switching devices Tr8 and Trd1 having the gate terminal connected to the first disable node QB1 of the first stage ST3801 are turned on.
그리고, 상기 제 1 스테이지(ST3801)의 제 3 및 제 5 스위칭소자(Tr3, Tr5) 가 턴-오프됨에 따라, 제 1 스테이지(ST3801)의 제 2 디스에이블용 노드(QB2)는 방전상태를 유지한다. 따라서, 상기 제 1 스테이지(ST3801)의 제 2 디스에이블용 노드(QB2)에 게이트단자가 접속된 제 13 및 제 2 풀다운 스위칭소자(Tr13, Trd2)가 턴-오프상태를 유지한다.As the third and fifth switching devices Tr3 and Tr5 of the first stage ST3801 are turned off, the second disable node QB2 of the first stage ST3801 maintains a discharge state. do. Accordingly, the thirteenth and second pull-down switching devices Tr13 and Trd2 having the gate terminal connected to the second disable node QB2 of the first stage ST3801 maintain the turn-off state.
이와 같이, 상기 제 4 스테이지(ST3804)로부터의 제 4 스캔펄스(Vout4)에 의해 상기 제 1 스테이지(ST3801)의 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)는 방전되고, 제 1 디스에이블용 노드(QB1)가 충전된다. 즉, 상기 제 1 스테이지(ST3801)는 상기 제 4 스테이지(ST3804)로부터의 제 4 스캔펄스(Vout4)에 응답하여, 디스에이블된다. 이 디스에이블된 제 1 스테이지(ST3801)는, 자신에 구비된 제 1 풀다운 스위칭소자(Trd1)를 통해 제 2 직류 전압원(Vdc2)을 출력한다. 그리고, 이 제 2 직류 전압원(Vdc2)을 제 1 게이트 라인에 공급한다.In this manner, the enable node Q and the second disable node QB2 of the first stage ST3801 are discharged by the fourth scan pulse Vout4 from the fourth stage ST3804. The first disable node QB1 is charged. That is, the first stage ST3801 is disabled in response to the fourth scan pulse Vout4 from the fourth stage ST3804. The disabled first stage ST3801 outputs the second DC voltage source Vdc2 through the first pull-down switching device Trd1 provided therein. Then, the second DC voltage source Vdc2 is supplied to the first gate line.
상기 제 4 스테이지(ST3804)로부터의 제 4 스캔펄스(Vout4)는 상기 제 2 및 제 3 스테이지(ST3802, ST3803)에도 공급되어, 상기 제 2 및 제 3 스테이지(ST3802, ST3803)를 디스에이블시킨다.The fourth scan pulse Vout4 from the fourth stage ST3804 is also supplied to the second and third stages ST3802 and ST3803 to disable the second and third stages ST3802 and ST3803.
이 디스에이블 동작을 설명하면 다음과 같다.This disable operation is described as follows.
즉, 상기 제 4 스테이지(ST3804)로부터 출력된 제 4 스캔펄스(Vout4)는 제 2 스테이지(ST3802)의 제 4 스위칭소자(Tr4)에 공급된다. 그러면, 상기 제 4 스위칭소자(Tr4)가 턴-온되고, 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 2 스테이지(ST3802)의 인에이블용 노드(Q)에 공급된다. 이에 따라, 상기 인에이블용 노드(Q)가 방전되고, 이 방전된 인에이블용 노드(Q)에 게이 트단자가 접속된 풀업 스위칭소자(Tru)가 턴-오픈된다.That is, the fourth scan pulse Vout4 output from the fourth stage ST3804 is supplied to the fourth switching device Tr4 of the second stage ST3802. Then, the fourth switching device Tr4 is turned on, and the second DC voltage source Vdc2 is enabled through the turned-on fourth switching device Tr4 to enable the node of the second stage ST3802. Q) is supplied. As a result, the enable node Q is discharged, and the pull-up switching device Tru, which has a gate terminal connected to the discharged enable node Q, is turned on.
이 제 2 스테이지(ST3802)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)의 상태는 상기 제 1 스테이지(ST3801)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)의 상태와 동일하다.The states of the first and second disable nodes QB1 and QB2 of the second stage ST3802 are different from the states of the first and second disable nodes QB1 and QB2 of the first stage ST3801. same.
즉, 상기 제 1 스테이지(ST3801)가 디스에이블될 때, 상기 제 2 스테이지(ST3802)의 제 1 디스에이블용 노드(QB1)는 충전되고, 제 2 디스에이블용 노드(QB2)는 방전된다. 이에 따라, 상기 제 2 스테이지(ST3802)의 제 1 풀다운 스위칭소자(Trd1)는 턴-온되고, 제 2 풀다운 스위칭소자(Trd2)는 턴-오프상태이다.That is, when the first stage ST3801 is disabled, the first disable node QB1 of the second stage ST3802 is charged, and the second disable node QB2 is discharged. Accordingly, the first pull-down switching device Trd1 of the second stage ST3802 is turned on and the second pull-down switching device Trd2 is turned off.
종합하면, 상기 제 2 스테이지(ST3802)가 디스에이블 되면, 상기 제 2 스테이지(ST3802)의 풀업 스위칭소자(Tru) 및 제 2 풀다운 스위칭소자(Trd2)는 턴-오프되고, 제 1 풀다운 스위칭소자(Trd1)는 턴-온된다. 이 턴-온된 제 1 풀다운 스위칭소자(Trd1)를 통해 제 2 직류 전압원(Vdc2)이 제 2 게이트 라인에 공급된다.In summary, when the second stage ST3802 is disabled, the pull-up switching device Tru and the second pull-down switching device Trd2 of the second stage ST3802 are turned off and the first pull-down switching device Trd1) is turned on. The second DC voltage source Vdc2 is supplied to the second gate line through the turned-on first pull-down switching device Trd1.
상기 제 4 스캔펄스(Vout4)를 공급받는 제 3 스테이지(ST3803)도 상기 제 2 스테이지(ST3802)와 마찬가지 방식으로 디스에이블된다.The third stage ST3803, which receives the fourth scan pulse Vout4, is also disabled in the same manner as the second stage ST3802.
한편, 제 2 프레임 기간에는 상기 제 1 교류 전압원(Vac1)이 부극성으로 유지되고, 상기 제 2 교류 전압원(Vac2)이 정극성으로 유지된다. 이에 의해, 상기 각 스테이지(ST3801, ST3802, ST3803, ...)가 디스에이블될 때, 각 스테이지(ST3801, ST3802, ST3803, ...)의 제 1 디스에이블용 노드(QB1)가 방전되고, 제 2 디스에이블용 노드(QB2)가 충전된다. 따라서, 상기 각 스테이지가 디스에이블될 때, 상기 제 2 디스에이블용 노드(QB2)에 게이트단자가 접속된 제 2 풀다운 스위칭소 자(Trd2)를 통해 제 2 직류 전압원(Vdc2)이 출력된다. Meanwhile, in the second frame period, the first AC voltage source Vac1 is maintained as negative polarity, and the second AC voltage source Vac2 is maintained as positive polarity. Thus, when the stages ST3801, ST3802, ST3803, ... are disabled, the first disable node QB1 of each stage ST3801, ST3802, ST3803, ... is discharged, The second disable node QB2 is charged. Therefore, when each stage is disabled, the second DC voltage source Vdc2 is output through the second pull-down switching element Trd2 having a gate terminal connected to the second disable node QB2.
한편, 서버 스테이지는 다음과 같은 회로 구성을 가질 수 있다.On the other hand, the server stage may have the following circuit configuration.
도 42는 도 38의 제 4 스테이지의 또 다른 회로 구성을 나타낸 도면이다.FIG. 42 is a diagram illustrating still another circuit configuration of the fourth stage of FIG. 38.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 n-1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여, 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST3801)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스테이지(ST3801)(EST1)의 출력단자에 접속되며, 드레인단자는 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 그리고 소스단자는 상기 인에이블용 노드(Q)에 접속된다.The first switching device Tr1 provided in the server stage of the nth stage block responds to the scan pulse from any one of the stages provided in the n-1th stage block, thereby enabling the node Q for enabling the first node. Charge with DC voltage source (Vdc1). That is, in response to the first scan pulse Vout1 from the first stage ST3801, the first switching device Tr1 included in the fourth stage ST3804 supplies the enable node Q to the first DC voltage source. Charge to (Vdc1). To this end, the gate terminal of the first switching device Tr1 provided in the fourth stage ST3804 is connected to the output terminal of the first stage ST3801 EST1, and the drain terminal of the first DC voltage source Vdc1. It is connected to the power supply line for transmitting the, and the source terminal is connected to the enable node (Q).
제 n 스테이지 블록의 서버 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 n-1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여, 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 2 스위칭소자(Tr2)는, 제 1 스테이지(ST3801)(EST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 1 스테이지(ST3801)(EST1)에 접속되며, 드레인단자는 제 1 디스에이블용 노드(QB1)에 접속 되며, 그리고 소스단자는 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.The second switching device Tr2 provided in the server stage of the nth stage block responds to the scan pulse from any one of the stages provided in the n-1th stage block, thereby turning off the first disable node QB1. Discharge to the second DC voltage source Vdc2. That is, the second switching device Tr2 included in the fourth stage ST3804 responds to the first scan pulse Vout1 from the first stage ST3801 and EST1, and thus the first disable node QB1. Is discharged to the second DC voltage source Vdc2. For this purpose, the gate terminal of the second switching element Tr2 provided in the fourth stage ST3804 is connected to the first stage ST3801 EST1, and the drain terminal is the first disable node QB1. And a source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 3 스위칭소자(Tr3)는 제 n-1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여, 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 3 스위칭소자(Tr3)는 제 1 스테이지(ST3801)(EST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 3 스위칭소자(Tr3)의 게이트단자는 제 1 스테이지(ST3801)(EST1)에 접속되며, 드레인단자는 제 1 디스에이블용 노드(QB1)에 접속되며, 그리고 소스단자는 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.Provided in the server stage of the nth stage block The third switching device Tr3 discharges the second disable node QB2 to the second DC voltage source Vdc2 in response to a scan pulse from any one of the stages provided in the n-1 stage block. . That is, the third switching device Tr3 included in the fourth stage ST3804 responds to the first scan pulse Vout1 from the first stage ST3801 and EST1, and thus the second disable node QB2. ) Is discharged to the second DC voltage source Vdc2. To this end, the gate terminal of the third switching element Tr3 is connected to the first stage ST3801 (EST1), the drain terminal is connected to the first disable node QB1, and the source terminal is connected to the second terminal. It is connected to a power supply line that transmits a DC voltage source Vdc2.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 1 디스에이블용 노드(QB1)를 제 1 교류 전압원(Vac1)으로 충전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 4 스위칭소자(Tr4)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 1 디스에이블용 노드(QB1)를 제 1 교류 전압원(Vac1)으로 충전시킨다. 이를 위해 제 4 스테이지(ST3804)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 그리고 소스단자는 제 1 디스에이블용 노드(QB1)에 접속된다. The fourth switching device Tr4 provided in the server stage of the nth stage block is turned on or turned off in response to the first AC voltage source Vac1, and turns on the first disable node QB1 at turn-on. The first AC voltage source Vac1 is charged. That is, the fourth switching device Tr4 provided in the fourth stage ST3804 is turned on or turned off in response to the first AC voltage source Vac1, and when turned on, the first disable node QB1 is turned on. Is charged with a first AC voltage source Vac1. To this end, the gate terminal of the fourth switching element Tr4 provided in the fourth stage ST3804 is connected to a power line for transmitting the first AC voltage source Vac1, and the drain terminal of the fourth switching element Tr4 is connected to the first AC voltage source Vac1. Is connected to a power supply line for transmitting a signal, and a source terminal is connected to a first disable node (QB1).
제 n 스테이지 블록의 서버 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)에 응답하여, 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)에 응답하여, 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 제 4 스테이지(ST3804)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 드레인단자는 제 2 디스에이블용 노드(QB2)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.The fifth switching device Tr5 provided in the server stage of the nth stage block discharges the second disable node QB2 to the second DC voltage source Vdc2 in response to the first AC voltage source Vac1. That is, the fifth switching device Tr5 of the fourth stage ST3804 discharges the second disable node QB2 to the second DC voltage source Vdc2 in response to the first AC voltage source Vac1. . To this end, the gate terminal of the fifth switching device Tr5 provided in the fourth stage ST3804 is connected to a power line for transmitting the first AC voltage source Vac1, and the drain terminal is connected to a second disable node ( QB2), and a source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 디스에이블용 노드(QB2)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 6 스위칭소자(Tr6)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 디스에이블용 노드(QB2)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다. 이를 위해, 상기 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 디스에이블용 노드(QB2)에 접속된다. The sixth switching device Tr6 included in the server stage of the nth stage block is turned on or turned off in response to the second AC voltage source Vac2, and turns on the second disable node QB2 at turn-on. The second AC voltage source Vac2 is charged. That is, the sixth switching device Tr6 included in the fourth stage ST3804 is turned on or turned off in response to the second AC voltage source Vac2, and when turned on, the second disable node QB2 is turned on. Charge to the second AC voltage source (Vac2). To this end, the gate terminal of the sixth switching element Tr6 is connected to a power line for transmitting the second AC voltage source Vac2, and the drain terminal is connected to a power line for transmitting the second AC voltage source Vac2. The source terminal is connected to the second disable node QB2.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 7 스위칭소자(Tr7)는 제 2 교류 전압원(Vac2)에 응답하여, 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 7 스위칭소 자(Tr7)는 제 2 교류 전압원(Vac2)에 응답하여, 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 디스에이블용 노드(QB1)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.The seventh switching device Tr7 included in the server stage of the nth stage block discharges the first disable node QB1 to the second DC voltage source Vdc2 in response to the second AC voltage source Vac2. That is, the seventh switching element Tr7 provided in the fourth stage ST3804 discharges the first disable node QB1 to the second DC voltage source Vdc2 in response to the second AC voltage source Vac2. Let's do it. To this end, the gate terminal of the seventh switching element Tr7 is connected to a power line for transmitting the second AC voltage source Vac2, the drain terminal is connected to the first disable node QB1, and The source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 8 스위칭소자(Tr8)는 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여, 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 8 스위칭소자(Tr8)는 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여, 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 8 스위칭소자(Tr8)의 게이트단자는 상기 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 1 디스에이블용 노드(QB1)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.The eighth switching device Tr8 included in the server stage of the nth stage block may select the first disable node QB1 in response to the first DC voltage source Vdc1 charged in the enable node Q. 2 Discharge to DC voltage source (Vdc2). That is, the eighth switching device Tr8 included in the fourth stage ST3804 responds to the first DC voltage source Vdc1 charged in the enabling node Q, and thus, the first disable node QB1 is turned off. Discharge to the second DC voltage source Vdc2. To this end, a gate terminal of the eighth switching element Tr8 is connected to the enable node Q, a drain terminal is connected to the first disable node QB1, and a source terminal of the eighth switching element Tr8 is connected. 2 It is connected to the power line for transmitting DC voltage source (Vdc2).
제 n 스테이지 블록의 서버 스테이지에 구비된 제 9 스위칭소자(Tr9)는 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여, 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 9 스위칭소자(Tr9)는 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여, 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 9 스위칭소자(Tr9)의 게이트단자는 인에이블용 노 드(Q)에 접속되며, 드레인단자는 제 2 디스에이블용 노드(QB2)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.The ninth switching element Tr9 included in the server stage of the nth stage block responds to the first DC voltage source Vdc1 charged in the enabling node Q, thereby removing the second disable node QB2. 2 Discharge to DC voltage source (Vdc2). That is, the ninth switching element Tr9 provided in the fourth stage ST3804 responds to the first DC voltage source Vdc1 charged in the enable node Q, and thus the second disable node QB2. Discharge to the second DC voltage source Vdc2. To this end, the gate terminal of the ninth switching element Tr9 is connected to the enable node Q, the drain terminal is connected to the second disable node QB2, and the source terminal is connected to the second node. It is connected to a power supply line that transmits a DC voltage source Vdc2.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 10 스위칭소자(Tr10)는 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여, 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 10 스위칭소자(Tr10)는 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여, 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 10 스위칭소자(Tr10)의 게이트단자는 상기 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 인에이블용 노드(Q)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.The tenth switching device Tr10 included in the server stage of the nth stage block may remove the enable node Q in response to the first AC voltage source Vac1 charged in the first disable node QB1. 2 Discharge to DC voltage source (Vdc2). That is, the tenth switching element Tr10 included in the fourth stage ST3804 responds to the first alternating voltage source Vac1 charged in the first disable node QB1 and turns on the enable node Q. FIG. Discharge to the second DC voltage source Vdc2. To this end, the gate terminal of the tenth switching element Tr10 is connected to the first disable node QB1, the drain terminal is connected to the enable node Q, and the source terminal is connected to the second node. It is connected to a power supply line that transmits a DC voltage source Vdc2.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 11 스위칭소자(Tr11)는 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여, 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 11 스위칭소자(Tr11)는 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여, 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 11 스위칭소자(Tr11)의 게이트단자는 상기 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 인에이블용 노드(Q)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.The eleventh switching element Tr11 included in the server stage of the nth stage block removes the enable node Q in response to the second AC voltage source Vac2 charged in the second disable node QB2. 2 Discharge to DC voltage source (Vdc2). That is, the eleventh switching element Tr11 provided in the fourth stage ST3804 responds to the enable node Q in response to the second AC voltage source Vac2 charged in the second disable node QB2. Discharge to the second DC voltage source Vdc2. To this end, the gate terminal of the eleventh switching element Tr11 is connected to the second disable node QB2, the drain terminal is connected to the enable node Q, and the source terminal is connected to the second node. It is connected to a power supply line that transmits a DC voltage source Vdc2.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 12 스위칭소자(Tr12)는 제 n+1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여, 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 12 스위칭소자(Tr12)는 제 7 스테이지로부터의 제 7 스캔펄스에 응답하여, 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 제 4 스테이지(ST3804)에 구비된 제 12 스위칭소자(Tr12)의 게이트단자는 제 7 스테이지의 출력단자에 접속되며, 드레인단자는 인에이블용 노드(Q)에 접속되며, 그리고 소스단자는 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.The twelfth switching element Tr12 provided in the server stage of the nth stage block responds to the scan pulse from any one of the stages provided in the n + 1th stage block, thereby enabling the node Q for enabling the second node. Discharge to DC voltage source (Vdc2). That is, the twelfth switching element Tr12 included in the fourth stage ST3804 discharges the enable node Q to the second DC voltage source Vdc2 in response to the seventh scan pulse from the seventh stage. . To this end, the gate terminal of the twelfth switching element Tr12 provided in the fourth stage ST3804 is connected to the output terminal of the seventh stage, the drain terminal is connected to the enable node Q, and the source terminal. Is connected to a power line for transmitting the second DC voltage source Vdc2.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 13 스위칭소자(Tr13)는 제 n+1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여, 제 1 디스에이블용 노드(QB1)에 제 1 교류 전압원(Vac1)을 공급한다. 즉, 제 4 스테이지(ST3804)에 구비된 제 12 스위칭소자(Tr12)는 제 7 스테이지로부터의 제 7 스캔펄스에 응답하여, 제 1 디스에이블용 노드(QB1)(Q)에 제 1 교류 전압원(Vac1)을 공급한다. 이를 위해, 제 4 스테이지(ST3804)에 구비된 제 13 스위칭소자(Tr13)의 게이트단자는 제 7 스테이지의 출력단자에 접속되며, 드레인단자는 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 그리고 소스단자는 제 1 디스에이블용 노드(QB1)에 접속된다. 이때, 상기 제 1 디스에이블용 노드(QB1)는 상기 제 1 교류 전압원(Vac1)의 극성에 따라 충전 또는 방전된다.The thirteenth switching device Tr13 included in the server stage of the nth stage block is connected to the first disable node QB1 in response to a scan pulse from any one of the stages included in the n + 1th stage block. The first AC voltage source Vac1 is supplied. That is, the twelfth switching element Tr12 included in the fourth stage ST3804 may respond to the seventh scan pulse from the seventh stage, so that the first alternating voltage source Q is connected to the first disable node QB1 Q. Supply Vac1). To this end, the gate terminal of the thirteenth switching element Tr13 provided in the fourth stage ST3804 is connected to the output terminal of the seventh stage, and the drain terminal thereof is connected to a power line for transmitting the first AC voltage source Vac1. The source terminal is connected to the first disable node QB1. In this case, the first disable node QB1 is charged or discharged according to the polarity of the first AC voltage source Vac1.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 14 스위칭소자(Tr14)는 제 n+1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여, 제 2 디스에이블용 노드(QB2)에 제 2 교류 전압원(Vac2)을 공급한다. 즉, 제 4 스테이지(ST3804)에 구비된 제 12 스위칭소자(Tr12)는 제 7 스테이지로부터의 제 7 스캔펄스에 응답하여, 제 2 디스에이블용 노드(QB2)에 제 2 교류 전압원(Vac2)을 공급한다. 이를 위해, 제 4 스테이지(ST3804)에 구비된 제 12 스위칭소자(Tr12)의 게이트단자는 제 7 스테이지의 출력단자에 접속되며, 드레인단자는 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 그리고 소스단자는 제 2 디스에이블용 노드(QB2)에 접속된다. 이때, 상기 제 2 디스에이블용 노드(QB2)는 상기 제 2 교류 전압원(Vac2)의 극성에 따라 충전 또는 방전된다.The fourteenth switching element Tr14 included in the server stage of the nth stage block is connected to the second disable node QB2 in response to a scan pulse from any one of the stages included in the n + 1th stage block. The second AC voltage source Vac2 is supplied. That is, the twelfth switching element Tr12 included in the fourth stage ST3804 supplies the second alternating voltage source Vac2 to the second disable node QB2 in response to the seventh scan pulse from the seventh stage. Supply. To this end, the gate terminal of the twelfth switching element Tr12 provided in the fourth stage ST3804 is connected to the output terminal of the seventh stage, and the drain terminal thereof is connected to a power line for transmitting the second AC voltage source Vac2. The source terminal is connected to the second disable node QB2. In this case, the second disable node QB2 is charged or discharged according to the polarity of the second AC voltage source Vac2.
이와 같이 구성된 서브 스테이지는 전술한 바와 같은 클럭펄스를 들을 공급받아 스캔펄스를 출력한다.The sub-stage configured as described above receives the clock pulses as described above and outputs the scan pulses.
이하, 본 발명의 제 10 실시예에 따른 쉬프트 레지스터를 설명하면 다음과 같다.Hereinafter, the shift register according to the tenth embodiment of the present invention will be described.
도 43은 본 발명의 제 10 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 44는 도 43의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다. 43 is a diagram illustrating a shift register according to a tenth embodiment of the present invention, and FIG. 44 is a diagram illustrating waveforms of an input signal supplied to each stage of FIG. 43 and an output signal output from each stage.
본 발명의 제 10 실시예에 따른 쉬프트 레지스터는, 도 43에 도시된 바와 같이, 다수의 게이트 라인들을 구동하기 위한 다수의 스테이지(ST4301, ST4302, ST4303, ...)를 갖는다.The shift register according to the tenth embodiment of the present invention has a plurality of stages (ST4301, ST4302, ST4303, ...) for driving a plurality of gate lines, as shown in FIG.
이러한 쉬프트 레지스터는, 다수의 스테이지 블록들(SB1, SB2, ...)을 포함 하는데, 각 스테이지 블록(SB1, SB2, ...)에는 하나의 서버 스테이지와 두 개의 클라이언트 스테이지들을 포함한다.This shift register includes a plurality of stage blocks SB1, SB2, ..., each stage block SB1, SB2, ... containing one server stage and two client stages.
이 서버 스테이지 및 클라이언트 스테이지는, 이전 실시예에서 상술한 바와 같이, 노드 제어부(4305), 인에이블용 노드(Q), 제 1 디스에이블용 노드(QB1), 제 2 디스에이블용 노드(QB2), 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)를 포함한다.The server stage and the client stage are the
각 스테이지 블록(SB1, SB2, ...)의 구성은 동일하므로, 대표적으로 제 1 스테이지 블록(SB1)에 구비된 서버 스테이지, 제 1 클라이언트 스테이지, 및 제 2 클라이언트 스테이지를 설명하면 다음과 같다. Since the configuration of each stage block SB1, SB2, ... is the same, the server stage, the first client stage, and the second client stage included in the first stage block SB1 will be described as follows.
제 1 스테이지 블록(SB1)에 구비된 서버 스테이지(제 1 스테이지(ST4301))의 제 1 디스에이블용 노드(QB1)는, 상기 제 1 스테이지 블록(SB1)에 구비된 제 1 클라이언트 스테이지(제 2 스테이지(ST4302))의 제 1 디스에이블용 노드(QB1), 및 상기 제 1 스테이지 블록(SB1)에 구비된 제 2 클라이언트 스테이지(제 3 스테이지(ST4303))의 제 1 디스에이블용 노드(QB1)와 전기적으로 연결된다.The first disable node QB1 of the server stage (first stage ST4301) included in the first stage block SB1 is a first client stage (second) provided in the first stage block SB1. The node QB1 for the first disable of the stage ST4302, and the node QB1 for the first disable of the second client stage (the third stage ST4303) included in the first stage block SB1. Is electrically connected to the
제 n 스테이지 블록에 구비된 첫 번째 스테이지는 제 n-1 스테이지 블록에 구비된 첫 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블된다. 그리고, 이 제 n 스테이지 블록의 인에이블된 첫 번째 스테이지는 클럭펄스를 공급받아 스캔펄스를 출력하고, 이 스캔펄스를 해당 게이트 라인, 제 n 스테이지 블록의 세 번째 스테이지, 제 n+1 스테이지 블록의 첫 번째 스테이지, 및 제 n-1 스테이지 블록의 모든 스테이지들에 공급한다.The first stage provided in the n-th stage block is enabled in response to the scan pulse from the first stage provided in the n-th stage block. The enabled first stage of the nth stage block is supplied with a clock pulse to output a scan pulse, and the scan pulse is applied to the corresponding gate line, the third stage of the nth stage block, and the n + 1th stage block. The first stage and all stages of the n-th stage block are supplied.
제 n 스테이지 블록에 구비된 두 번째 스테이지는 제 n-1 스테이지 블록에 구비된 세 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블된다. 그리고, 이 제 n 스테이지 블록의 인에이블된 두 번째 스테이지는 클럭펄스를 공급받아 스캔펄스를 출력하고, 이 스캔펄스를 해당 게이트 라인에 공급한다.The second stage provided in the n-th stage block is enabled in response to the scan pulse from the third stage provided in the n-th stage block. The enabled second stage of the n-th stage block receives a clock pulse to output a scan pulse, and supplies the scan pulse to a corresponding gate line.
제 n 스테이지 블록에 구비된 세 번째 스테이지는 상기 제 n 스테이지 블록에 구비된 첫 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블된다. 그리고, 이 제 n 스테이지 블록의 인에이블된 세 번째 스테이지는 클럭펄스를 공급받아 스캔펄스를 출력하고, 이 스캔펄스를 해당 게이트 라인 및 제 n+1 스테이지 블록의 두 번째 스테이지에 공급한다.The third stage provided in the nth stage block is enabled in response to the scan pulse from the first stage provided in the nth stage block. The enabled third stage of the nth stage block receives a clock pulse to output a scan pulse, and supplies the scan pulse to the second stage of the corresponding gate line and the n + 1th stage block.
이러한 구성을 갖는 각 스테이지는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 어느 하나를 공급받고, 이를 스캔펄스를 출력한다.Each stage having such a configuration receives one of the first to fourth clock pulses CLK1 to CLK4 and outputs a scan pulse thereof.
이 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 도 38c에서 설명한 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)와 동일하므로 이에 대한 설명은 생략한다.Since the first to fourth clock pulses CLK1 to CLK4 are the same as the first to fourth clock pulses CLK1 to CLK4 described with reference to FIG. 38C, description thereof will be omitted.
각 스테이지의 구성은 상술한 회로 구성들 중 어느 하나를 가질 수 있다.The configuration of each stage can have any of the circuit configurations described above.
한편, 서버 스테이지는 클라이언트 스테이지에 비하여 더 많은 수의 스위칭소자를 갖기 때문에, 서버 스테이지의 사이즈가 상기 클라이언트 스테이지의 사이즈보다 더 클 수 밖에 없다.On the other hand, since the server stage has a larger number of switching elements than the client stage, the size of the server stage is inevitably larger than the size of the client stage.
이와 같이 구성된 서버 스테이지 및 클라이언트 스테이지가 일방향으로 배열될 때, 이 서버 스테이지 및 클라이언트 스테이지를 포함하는 쉬프트 레지스터의 폭은 사이즈가 큰 서버 스테이지의 폭에 의해 좌우된다.When the server stage and the client stage thus constructed are arranged in one direction, the width of the shift register including the server stage and the client stage depends on the width of the large server stage.
상기 서버 스테이지에 구비된 몇 개의 스위칭소자들을 상기 클라이언트 스테이지로 이동시킴으로써 상기 서버 스테이지의 폭을 더 줄일 수 있다. 이렇게 함으로써 쉬프트 레지스터의 폭을 줄일 수 있다.The width of the server stage may be further reduced by moving some switching elements included in the server stage to the client stage. This reduces the width of the shift register.
한편, 도 4, 도 6, 도 29a, 도 29b, 도 30, 도 31, 도 34a, 도 34b, 도 37, 도 40, 도 41, 도 42에 도시된 제 1 스위칭소자(Tr1)는 다음과 같이 변경할 수 있다.Meanwhile, the first switching device Tr1 illustrated in FIGS. 4, 6, 29a, 29b, 30, 31, 34a, 34b, 37, 40, 41, and 42 is as follows. You can change it as well.
도 45는 제 1 스위칭소자의 다른 회로구성을 나타낸 도면이다.45 is a diagram showing another circuit configuration of the first switching device.
먼저, 상술한 도면의 제 1 스위칭소자(Tr1)는, 도 35의 (a)에 도시된 바와 같이, 다이오드 구성을 가질 수 있다. 이와 같이 구성된 제 1 스위칭소자(Tr1)는 타이밍 콘트롤러로부터의 스타트 펄스 또는 전단 스테이지로부터의 스캔펄스에 응답하여 인에이블용 노드(Q)를 상기 스타트 펄스 또는 상기 스캔펄스로 충전시킨다.First, the first switching device Tr1 of the above-described drawing may have a diode configuration, as shown in FIG. 35A. The first switching device Tr1 configured as described above charges the enable node Q with the start pulse or the scan pulse in response to a start pulse from the timing controller or a scan pulse from the front stage.
도 35의 (a)에 도시된 제 1 단자(511)는 도 4에 도시된 제 8 스위칭소자(Tr8)의 게이트단자(또는, 도 6에 도시된 제 6 스위칭소자(Tr6)의 게이트단자)에 접속되며, 제 2 단자는 인에이블용 노드(Q)에 접속된다. 이와 같이 구성할 경우, 본 발명에서 제 1 직류 전압원(Vdc1)은 필요하지 않다.The
그리고, 상술한 도면에 도시된 제 1 스위칭소자(Tr1)는, 도 35의 (b)에 도시된 바와 같이, 직렬로 접속된 제 A 및 제 B 스위칭소자(TrA, TrB)로 구성될 수 있다. In addition, the first switching device Tr1 illustrated in the above-described drawings may include the A and B switching devices TrA and TrB connected in series, as shown in FIG. 35B. .
여기서, 상기 제 A 스위칭소자(TrA)는 상술한 다이오드 구성을 가지며, 상기 B 스위칭소자(TrB)의 드레인단자는 상기 제 A 스위칭소자(TrA)의 소스단자에 접속 된다.The A switching element TrA has the diode configuration described above, and the drain terminal of the B switching element TrB is connected to the source terminal of the A switching element TrA.
이 제 A 스위칭소자(TrA)의 게이트단자 및 드레인단자에는 타이밍 콘트롤러로부터의 스타트 펄스(Vst) 또는 전단 스테이지로부터의 스캔펄스가 공급된다. 그리고, 제 B 스위칭소자(TrB)의 게이트단자에는 상기 제 A 스위칭소자(TrA)에 공급되는 스타트 펄스 또는 상기 스캔펄스에 동기된 클럭펄스가 공급된다. The gate terminal and the drain terminal of the A switching element TrA are supplied with the start pulse Vst from the timing controller or the scan pulse from the previous stage. The gate terminal of the B switching element TrB is supplied with a start pulse supplied to the A switching element TrA or a clock pulse synchronized with the scan pulse.
이와 같이 이루어진 제 1 스위칭소자(Tr1)는 스타트 펄스 및 클럭펄스, 또는 스캔펄스 및 클럭펄스에 응답하여 인에이블용 노드(Q)를 상기 스타트 펄스 또는 스캔펄스로 충전시킨다. The first switching device Tr1 configured as described above charges the enable node Q with the start pulse or the scan pulse in response to the start pulse and the clock pulse or the scan pulse and the clock pulse.
도 35의 (b)에 도시된 제 1 단자(521)는 도 4에 도시된 제 8 스위칭소자(Tr8)의 게이트단자(또는, 도 6에 도시된 제 6 스위칭소자(Tr6)의 게이트단자)에 접속되며, 제 2 단자(522)는 인에이블용 노드(Q)에 접속된다. 이와 같이 구성할 경우, 본 발명에서 제 1 직류 전압원(Vdc1)(Vdc1)은 필요하지 않다. 한편, 상기 제 1 단자(521) 대신에 제 3 단자(523)가 상기 제 8 스위칭소자(Tr8)의 게이트단자(또는, 제 6 스위칭소자(Tr6)의 게이트단자)에 접속될 수 있다.The
그리고, 도 4 및 도 6에 도시된 제 1 스위칭소자(Tr1)는, 도 27의 (c)에 도시된 바와 같이, 병렬로 접속된 제 A 및 제 B 스위칭소자(TrA, TrB)로 구성될 수 있다.4 and 6, the first switching device Tr1 shown in FIG. 27 (c) may be composed of the A and B switching devices TrA and TrB connected in parallel. Can be.
여기서, 제 A 스위칭소자(TrA)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst) 또는 전단 스테이지로부터의 스캔펄스에 응답하여 제 1 직류 전압원(Vdc1)을 출력한다. 그리고, 제 B 스위칭소자(TrB)는 클럭펄스에 응답하여 상기 제 1 직류 전압 원(Vdc1)을 출력한다. 상기 제 A 스위칭소자(TrA)의 드레인단자는 상기 제 B 스위칭소자(TrB)의 드레인단자와 서로 연결되며, 제 A 스위칭소자(TrA)의 소스단자는 상기 제 B 스위칭소자(TrB)의 소스단자와 서로 연결된다. 상기 클럭펄스는 상기 스타트 펄스(Vst) 또는 스캔펄스에 동기된다. Here, the A switching device TrA outputs the first DC voltage source Vdc1 in response to the start pulse Vst from the timing controller or the scan pulse from the previous stage. The B switching element TrB outputs the first DC voltage source Vdc1 in response to a clock pulse. The drain terminal of the A switching element TrA is connected to the drain terminal of the B switching element TrB, and the source terminal of the A switching element TrA is the source terminal of the B switching element TrB. And are connected to each other. The clock pulse is synchronized with the start pulse Vst or scan pulse.
도 35의 (c)에 도시된 제 1 단자(531)는 도 4에 도시된 제 8 스위칭소자(Tr8)의 게이트단자(또는, 도 6에 도시된 제 6 스위칭소자(Tr6)의 게이트단자)에 접속되며, 제 2 단자(532)는 인에이블용 노드(Q)에 접속된다. 한편, 상기 제 1 단자(531) 대신에 제 3 단자(533)가 상기 제 8 스위칭소자(Tr8)의 게이트단자(또는, 제 6 스위칭소자(Tr6)의 게이트단자)에 접속될 수 있다.The
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.
이상에서 설명한 바와 같은 본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.The shift register according to the present invention as described above has the following effects.
본 발명에 따른 쉬프트 레지스터에서, 각 스테이지에 구비된 노드 제어부는 자신이 속한 스테이지의 노드의 상태 뿐만 아니라 다른 스테이지의 노드의 상태도 같이 제어한다.In the shift register according to the present invention, the node controller provided in each stage controls not only the state of the node of the stage to which it belongs, but also the state of the node of the other stage.
따라서, 각 노드 제어부에 구비되는 스위칭소자의 수를 줄일 수 있으며, 각 스테이 지의 면적도 줄일 수 있다.Therefore, the number of switching elements included in each node controller can be reduced, and the area of each stage can be reduced.
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Cited By (9)
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KR101245438B1 (en) * | 2009-12-15 | 2013-03-19 | 샤프 가부시키가이샤 | Scanning signal line drive circuit and display device including the same |
KR101394929B1 (en) * | 2007-08-08 | 2014-05-15 | 엘지디스플레이 주식회사 | A shift register |
KR20140111433A (en) * | 2013-03-11 | 2014-09-19 | 엘지디스플레이 주식회사 | Gate shift register and display device using the same |
KR101451575B1 (en) * | 2007-11-15 | 2014-10-16 | 엘지디스플레이 주식회사 | A shift register |
KR20140129731A (en) * | 2013-04-30 | 2014-11-07 | 엘지디스플레이 주식회사 | Gate shift register and display device using the same |
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KR20150002250A (en) * | 2013-06-28 | 2015-01-07 | 엘지디스플레이 주식회사 | Gate driver and flat panel display device inculding the same |
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Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101394929B1 (en) * | 2007-08-08 | 2014-05-15 | 엘지디스플레이 주식회사 | A shift register |
KR101451575B1 (en) * | 2007-11-15 | 2014-10-16 | 엘지디스플레이 주식회사 | A shift register |
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KR20150002250A (en) * | 2013-06-28 | 2015-01-07 | 엘지디스플레이 주식회사 | Gate driver and flat panel display device inculding the same |
JP2019501414A (en) * | 2015-12-28 | 2019-01-17 | 深▲せん▼市華星光電技術有限公司Shenzhen China Star Optoelectronics Technology Co., Ltd. | Gate drive circuit and display device |
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